drivers/pci/probe.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * PCI detection and setup code
   4  */
   5
   6 #include <linux/kernel.h>
   7 #include <linux/delay.h>
   8 #include <linux/init.h>
   9 #include <linux/pci.h>
  10 #include <linux/of_device.h>
  11 #include <linux/of_pci.h>
  12 #include <linux/pci_hotplug.h>
  13 #include <linux/slab.h>
  14 #include <linux/module.h>
  15 #include <linux/cpumask.h>
  16 #include <linux/aer.h>
  17 #include <linux/acpi.h>
  18 #include <linux/hypervisor.h>
  19 #include <linux/irqdomain.h>
  20 #include <linux/pm_runtime.h>
  21 #include "pci.h"
  22
  23 #define CARDBUS_LATENCY_TIMER   176     /* secondary latency timer */
  24 #define CARDBUS_RESERVE_BUSNR   3
  25
  26 static struct resource busn_resource = {
  27         .name   = "PCI busn",
  28         .start  = 0,
  29         .end    = 255,
  30         .flags  = IORESOURCE_BUS,
  31 };
  32
  33 /* Ugh.  Need to stop exporting this to modules. */
  34 LIST_HEAD(pci_root_buses);
  35 EXPORT_SYMBOL(pci_root_buses);
  36
  37 static LIST_HEAD(pci_domain_busn_res_list);
  38
  39 struct pci_domain_busn_res {
  40         struct list_head list;
  41         struct resource res;
  42         int domain_nr;
  43 };
  44
  45 static struct resource *get_pci_domain_busn_res(int domain_nr)
  46 {
  47         struct pci_domain_busn_res *r;
  48
  49         list_for_each_entry(r, &pci_domain_busn_res_list, list)
  50                 if (r->domain_nr == domain_nr)
  51                         return &r->res;
  52
  53         r = kzalloc(sizeof(*r), GFP_KERNEL);
  54         if (!r)
  55                 return NULL;
  56
  57         r->domain_nr = domain_nr;
  58         r->res.start = 0;
  59         r->res.end = 0xff;
  60         r->res.flags = IORESOURCE_BUS | IORESOURCE_PCI_FIXED;
  61
  62         list_add_tail(&r->list, &pci_domain_busn_res_list);
  63
  64         return &r->res;
  65 }
  66
  67 static int find_anything(struct device *dev, void *data)
  68 {
  69         return 1;
  70 }
  71
  72 /*
  73  * Some device drivers need know if PCI is initiated.
  74  * Basically, we think PCI is not initiated when there
  75  * is no device to be found on the pci_bus_type.
  76  */
  77 int no_pci_devices(void)
  78 {
  79         struct device *dev;
  80         int no_devices;
  81
  82         dev = bus_find_device(&pci_bus_type, NULL, NULL, find_anything);
  83         no_devices = (dev == NULL);
  84         put_device(dev);
  85         return no_devices;
  86 }
  87 EXPORT_SYMBOL(no_pci_devices);
  88
  89 /*
  90  * PCI Bus Class
  91  */
  92 static void release_pcibus_dev(struct device *dev)
  93 {
  94         struct pci_bus *pci_bus = to_pci_bus(dev);
  95
  96         put_device(pci_bus->bridge);
  97         pci_bus_remove_resources(pci_bus);
  98         pci_release_bus_of_node(pci_bus);
  99         kfree(pci_bus);
 100 }
 101
 102 static struct class pcibus_class = {
 103         .name           = "pci_bus",
 104         .dev_release    = &release_pcibus_dev,
 105         .dev_groups     = pcibus_groups,
 106 };
 107
 108 static int __init pcibus_class_init(void)
 109 {
 110         return class_register(&pcibus_class);
 111 }
 112 postcore_initcall(pcibus_class_init);
 113
 114 static u64 pci_size(u64 base, u64 maxbase, u64 mask)
 115 {
 116         u64 size = mask & maxbase;      /* Find the significant bits */
 117         if (!size)
 118                 return 0;
 119
 120         /*
 121          * Get the lowest of them to find the decode size, and from that
 122          * the extent.
 123          */
 124         size = size & ~(size-1);
 125
 126         /*
 127          * base == maxbase can be valid only if the BAR has already been
 128          * programmed with all 1s.
 129          */
 130         if (base == maxbase && ((base | (size - 1)) & mask) != mask)
 131                 return 0;
 132
 133         return size;
 134 }
 135
 136 static inline unsigned long decode_bar(struct pci_dev *dev, u32 bar)
 137 {
 138         u32 mem_type;
 139         unsigned long flags;
 140
 141         if ((bar & PCI_BASE_ADDRESS_SPACE) == PCI_BASE_ADDRESS_SPACE_IO) {
 142                 flags = bar & ~PCI_BASE_ADDRESS_IO_MASK;
 143                 flags |= IORESOURCE_IO;
 144                 return flags;
 145         }
 146
 147         flags = bar & ~PCI_BASE_ADDRESS_MEM_MASK;
 148         flags |= IORESOURCE_MEM;
 149         if (flags & PCI_BASE_ADDRESS_MEM_PREFETCH)
 150                 flags |= IORESOURCE_PREFETCH;
 151
 152         mem_type = bar & PCI_BASE_ADDRESS_MEM_TYPE_MASK;
 153         switch (mem_type) {
 154         case PCI_BASE_ADDRESS_MEM_TYPE_32:
 155                 break;
 156         case PCI_BASE_ADDRESS_MEM_TYPE_1M:
 157                 /* 1M mem BAR treated as 32-bit BAR */
 158                 break;
 159         case PCI_BASE_ADDRESS_MEM_TYPE_64:
 160                 flags |= IORESOURCE_MEM_64;
 161                 break;
 162         default:
 163                 /* mem unknown type treated as 32-bit BAR */
 164                 break;
 165         }
 166         return flags;
 167 }
 168
 169 #define PCI_COMMAND_DECODE_ENABLE       (PCI_COMMAND_MEMORY | PCI_COMMAND_IO)
 170
 171 /**
 172  * pci_read_base - Read a PCI BAR
 173  * @dev: the PCI device
 174  * @type: type of the BAR
 175  * @res: resource buffer to be filled in
 176  * @pos: BAR position in the config space
 177  *
 178  * Returns 1 if the BAR is 64-bit, or 0 if 32-bit.
 179  */
 180 int __pci_read_base(struct pci_dev *dev, enum pci_bar_type type,
 181                     struct resource *res, unsigned int pos)
 182 {
 183         u32 l = 0, sz = 0, mask;
 184         u64 l64, sz64, mask64;
 185         u16 orig_cmd;
 186         struct pci_bus_region region, inverted_region;
 187
 188         mask = type ? PCI_ROM_ADDRESS_MASK : ~0;
 189
 190         /* No printks while decoding is disabled! */
 191         if (!dev->mmio_always_on) {
 192                 pci_read_config_word(dev, PCI_COMMAND, &orig_cmd);
 193                 if (orig_cmd & PCI_COMMAND_DECODE_ENABLE) {
 194                         pci_write_config_word(dev, PCI_COMMAND,
 195                                 orig_cmd & ~PCI_COMMAND_DECODE_ENABLE);
 196                 }
 197         }
 198
 199         res->name = pci_name(dev);
 200
 201         pci_read_config_dword(dev, pos, &l);
 202         pci_write_config_dword(dev, pos, l | mask);
 203         pci_read_config_dword(dev, pos, &sz);
 204         pci_write_config_dword(dev, pos, l);
 205
 206         /*
 207          * All bits set in sz means the device isn't working properly.
 208          * If the BAR isn't implemented, all bits must be 0.  If it's a
 209          * memory BAR or a ROM, bit 0 must be clear; if it's an io BAR, bit
 210          * 1 must be clear.
 211          */
 212         if (sz == 0xffffffff)
 213                 sz = 0;
 214
 215         /*
 216          * I don't know how l can have all bits set.  Copied from old code.
 217          * Maybe it fixes a bug on some ancient platform.
 218          */
 219         if (l == 0xffffffff)
 220                 l = 0;
 221
 222         if (type == pci_bar_unknown) {
 223                 res->flags = decode_bar(dev, l);
 224                 res->flags |= IORESOURCE_SIZEALIGN;
 225                 if (res->flags & IORESOURCE_IO) {
 226                         l64 = l & PCI_BASE_ADDRESS_IO_MASK;
 227                         sz64 = sz & PCI_BASE_ADDRESS_IO_MASK;
 228                         mask64 = PCI_BASE_ADDRESS_IO_MASK & (u32)IO_SPACE_LIMIT;
 229                 } else {
 230                         l64 = l & PCI_BASE_ADDRESS_MEM_MASK;
 231                         sz64 = sz & PCI_BASE_ADDRESS_MEM_MASK;
 232                         mask64 = (u32)PCI_BASE_ADDRESS_MEM_MASK;
 233                 }
 234         } else {
 235                 if (l & PCI_ROM_ADDRESS_ENABLE)
 236                         res->flags |= IORESOURCE_ROM_ENABLE;
 237                 l64 = l & PCI_ROM_ADDRESS_MASK;
 238                 sz64 = sz & PCI_ROM_ADDRESS_MASK;
 239                 mask64 = PCI_ROM_ADDRESS_MASK;
 240         }
 241
 242         if (res->flags & IORESOURCE_MEM_64) {
 243                 pci_read_config_dword(dev, pos + 4, &l);
 244                 pci_write_config_dword(dev, pos + 4, ~0);
 245                 pci_read_config_dword(dev, pos + 4, &sz);
 246                 pci_write_config_dword(dev, pos + 4, l);
 247
 248                 l64 |= ((u64)l << 32);
 249                 sz64 |= ((u64)sz << 32);
 250                 mask64 |= ((u64)~0 << 32);
 251         }
 252
 253         if (!dev->mmio_always_on && (orig_cmd & PCI_COMMAND_DECODE_ENABLE))
 254                 pci_write_config_word(dev, PCI_COMMAND, orig_cmd);
 255
 256         if (!sz64)
 257                 goto fail;
 258
 259         sz64 = pci_size(l64, sz64, mask64);
 260         if (!sz64) {
 261                 pci_info(dev, FW_BUG "reg 0x%x: invalid BAR (can't size)\n",
 262                          pos);
 263                 goto fail;
 264         }
 265
 266         if (res->flags & IORESOURCE_MEM_64) {
 267                 if ((sizeof(pci_bus_addr_t) < 8 || sizeof(resource_size_t) < 8)
 268                     && sz64 > 0x100000000ULL) {
 269                         res->flags |= IORESOURCE_UNSET | IORESOURCE_DISABLED;
 270                         res->start = 0;
 271                         res->end = 0;
 272                         pci_err(dev, "reg 0x%x: can't handle BAR larger than 4GB (size %#010llx)\n",
 273                                 pos, (unsigned long long)sz64);
 274                         goto out;
 275                 }
 276
 277                 if ((sizeof(pci_bus_addr_t) < 8) && l) {
 278                         /* Above 32-bit boundary; try to reallocate */
 279                         res->flags |= IORESOURCE_UNSET;
 280                         res->start = 0;
 281                         res->end = sz64 - 1;
 282                         pci_info(dev, "reg 0x%x: can't handle BAR above 4GB (bus address %#010llx)\n",
 283                                  pos, (unsigned long long)l64);
 284                         goto out;
 285                 }
 286         }
 287
 288         region.start = l64;
 289         region.end = l64 + sz64 - 1;
 290
 291         pcibios_bus_to_resource(dev->bus, res, &region);
 292         pcibios_resource_to_bus(dev->bus, &inverted_region, res);
 293
 294         /*
 295          * If "A" is a BAR value (a bus address), "bus_to_resource(A)" is
 296          * the corresponding resource address (the physical address used by
 297          * the CPU.  Converting that resource address back to a bus address
 298          * should yield the original BAR value:
 299          *
 300          *     resource_to_bus(bus_to_resource(A)) == A
 301          *
 302          * If it doesn't, CPU accesses to "bus_to_resource(A)" will not
 303          * be claimed by the device.
 304          */
 305         if (inverted_region.start != region.start) {
 306                 res->flags |= IORESOURCE_UNSET;
 307                 res->start = 0;
 308                 res->end = region.end - region.start;
 309                 pci_info(dev, "reg 0x%x: initial BAR value %#010llx invalid\n",
 310                          pos, (unsigned long long)region.start);
 311         }
 312
 313         goto out;
 314
 315
 316 fail:
 317         res->flags = 0;
 318 out:
 319         if (res->flags)
 320                 pci_printk(KERN_DEBUG, dev, "reg 0x%x: %pR\n", pos, res);
 321
 322         return (res->flags & IORESOURCE_MEM_64) ? 1 : 0;
 323 }
 324
 325 static void pci_read_bases(struct pci_dev *dev, unsigned int howmany, int rom)
 326 {
 327         unsigned int pos, reg;
 328
 329         if (dev->non_compliant_bars)
 330                 return;
 331
 332         /* Per PCIe r4.0, sec 9.3.4.1.11, the VF BARs are all RO Zero */
 333         if (dev->is_virtfn)
 334                 return;
 335
 336         for (pos = 0; pos < howmany; pos++) {
 337                 struct resource *res = &dev->resource[pos];
 338                 reg = PCI_BASE_ADDRESS_0 + (pos << 2);
 339                 pos += __pci_read_base(dev, pci_bar_unknown, res, reg);
 340         }
 341
 342         if (rom) {
 343                 struct resource *res = &dev->resource[PCI_ROM_RESOURCE];
 344                 dev->rom_base_reg = rom;
 345                 res->flags = IORESOURCE_MEM | IORESOURCE_PREFETCH |
 346                                 IORESOURCE_READONLY | IORESOURCE_SIZEALIGN;
 347                 __pci_read_base(dev, pci_bar_mem32, res, rom);
 348         }
 349 }
 350
 351 static void pci_read_bridge_windows(struct pci_dev *bridge)
 352 {
 353         u16 io;
 354         u32 pmem, tmp;
 355
 356         pci_read_config_word(bridge, PCI_IO_BASE, &io);
 357         if (!io) {
 358                 pci_write_config_word(bridge, PCI_IO_BASE, 0xe0f0);
 359                 pci_read_config_word(bridge, PCI_IO_BASE, &io);
 360                 pci_write_config_word(bridge, PCI_IO_BASE, 0x0);
 361         }
 362         if (io)
 363                 bridge->io_window = 1;
 364
 365         /*
 366          * DECchip 21050 pass 2 errata: the bridge may miss an address
 367          * disconnect boundary by one PCI data phase.  Workaround: do not
 368          * use prefetching on this device.
 369          */
 370         if (bridge->vendor == PCI_VENDOR_ID_DEC && bridge->device == 0x0001)
 371                 return;
 372
 373         pci_read_config_dword(bridge, PCI_PREF_MEMORY_BASE, &pmem);
 374         if (!pmem) {
 375                 pci_write_config_dword(bridge, PCI_PREF_MEMORY_BASE,
 376                                                0xffe0fff0);
 377                 pci_read_config_dword(bridge, PCI_PREF_MEMORY_BASE, &pmem);
 378                 pci_write_config_dword(bridge, PCI_PREF_MEMORY_BASE, 0x0);
 379         }
 380         if (!pmem)
 381                 return;
 382
 383         bridge->pref_window = 1;
 384
 385         if ((pmem & PCI_PREF_RANGE_TYPE_MASK) == PCI_PREF_RANGE_TYPE_64) {
 386
 387                 /*
 388                  * Bridge claims to have a 64-bit prefetchable memory
 389                  * window; verify that the upper bits are actually
 390                  * writable.
 391                  */
 392                 pci_read_config_dword(bridge, PCI_PREF_BASE_UPPER32, &pmem);
 393                 pci_write_config_dword(bridge, PCI_PREF_BASE_UPPER32,
 394                                        0xffffffff);
 395                 pci_read_config_dword(bridge, PCI_PREF_BASE_UPPER32, &tmp);
 396                 pci_write_config_dword(bridge, PCI_PREF_BASE_UPPER32, pmem);
 397                 if (tmp)
 398                         bridge->pref_64_window = 1;
 399         }
 400 }
 401
 402 static void pci_read_bridge_io(struct pci_bus *child)
 403 {
 404         struct pci_dev *dev = child->self;
 405         u8 io_base_lo, io_limit_lo;
 406         unsigned long io_mask, io_granularity, base, limit;
 407         struct pci_bus_region region;
 408         struct resource *res;
 409
 410         io_mask = PCI_IO_RANGE_MASK;
 411         io_granularity = 0x1000;
 412         if (dev->io_window_1k) {
 413                 /* Support 1K I/O space granularity */
 414                 io_mask = PCI_IO_1K_RANGE_MASK;
 415                 io_granularity = 0x400;
 416         }
 417
 418         res = child->resource[0];
 419         pci_read_config_byte(dev, PCI_IO_BASE, &io_base_lo);
 420         pci_read_config_byte(dev, PCI_IO_LIMIT, &io_limit_lo);
 421         base = (io_base_lo & io_mask) << 8;
 422         limit = (io_limit_lo & io_mask) << 8;
 423
 424         if ((io_base_lo & PCI_IO_RANGE_TYPE_MASK) == PCI_IO_RANGE_TYPE_32) {
 425                 u16 io_base_hi, io_limit_hi;
 426
 427                 pci_read_config_word(dev, PCI_IO_BASE_UPPER16, &io_base_hi);
 428                 pci_read_config_word(dev, PCI_IO_LIMIT_UPPER16, &io_limit_hi);
 429                 base |= ((unsigned long) io_base_hi << 16);
 430                 limit |= ((unsigned long) io_limit_hi << 16);
 431         }
 432
 433         if (base <= limit) {
 434                 res->flags = (io_base_lo & PCI_IO_RANGE_TYPE_MASK) | IORESOURCE_IO;
 435                 region.start = base;
 436                 region.end = limit + io_granularity - 1;
 437                 pcibios_bus_to_resource(dev->bus, res, &region);
 438                 pci_printk(KERN_DEBUG, dev, "  bridge window %pR\n", res);
 439         }
 440 }
 441
 442 static void pci_read_bridge_mmio(struct pci_bus *child)
 443 {
 444         struct pci_dev *dev = child->self;
 445         u16 mem_base_lo, mem_limit_lo;
 446         unsigned long base, limit;
 447         struct pci_bus_region region;
 448         struct resource *res;
 449
 450         res = child->resource[1];
 451         pci_read_config_word(dev, PCI_MEMORY_BASE, &mem_base_lo);
 452         pci_read_config_word(dev, PCI_MEMORY_LIMIT, &mem_limit_lo);
 453         base = ((unsigned long) mem_base_lo & PCI_MEMORY_RANGE_MASK) << 16;
 454         limit = ((unsigned long) mem_limit_lo & PCI_MEMORY_RANGE_MASK) << 16;
 455         if (base <= limit) {
 456                 res->flags = (mem_base_lo & PCI_MEMORY_RANGE_TYPE_MASK) | IORESOURCE_MEM;
 457                 region.start = base;
 458                 region.end = limit + 0xfffff;
 459                 pcibios_bus_to_resource(dev->bus, res, &region);
 460                 pci_printk(KERN_DEBUG, dev, "  bridge window %pR\n", res);
 461         }
 462 }
 463
 464 static void pci_read_bridge_mmio_pref(struct pci_bus *child)
 465 {
 466         struct pci_dev *dev = child->self;
 467         u16 mem_base_lo, mem_limit_lo;
 468         u64 base64, limit64;
 469         pci_bus_addr_t base, limit;
 470         struct pci_bus_region region;
 471         struct resource *res;
 472
 473         res = child->resource[2];
 474         pci_read_config_word(dev, PCI_PREF_MEMORY_BASE, &mem_base_lo);
 475         pci_read_config_word(dev, PCI_PREF_MEMORY_LIMIT, &mem_limit_lo);
 476         base64 = (mem_base_lo & PCI_PREF_RANGE_MASK) << 16;
 477         limit64 = (mem_limit_lo & PCI_PREF_RANGE_MASK) << 16;
 478
 479         if ((mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) == PCI_PREF_RANGE_TYPE_64) {
 480                 u32 mem_base_hi, mem_limit_hi;
 481
 482                 pci_read_config_dword(dev, PCI_PREF_BASE_UPPER32, &mem_base_hi);
 483                 pci_read_config_dword(dev, PCI_PREF_LIMIT_UPPER32, &mem_limit_hi);
 484
 485                 /*
 486                  * Some bridges set the base > limit by default, and some
 487                  * (broken) BIOSes do not initialize them.  If we find
 488                  * this, just assume they are not being used.
 489                  */
 490                 if (mem_base_hi <= mem_limit_hi) {
 491                         base64 |= (u64) mem_base_hi << 32;
 492                         limit64 |= (u64) mem_limit_hi << 32;
 493                 }
 494         }
 495
 496         base = (pci_bus_addr_t) base64;
 497         limit = (pci_bus_addr_t) limit64;
 498
 499         if (base != base64) {
 500                 pci_err(dev, "can't handle bridge window above 4GB (bus address %#010llx)\n",
 501                         (unsigned long long) base64);
 502                 return;
 503         }
 504
 505         if (base <= limit) {
 506                 res->flags = (mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) |
 507                                          IORESOURCE_MEM | IORESOURCE_PREFETCH;
 508                 if (res->flags & PCI_PREF_RANGE_TYPE_64)
 509                         res->flags |= IORESOURCE_MEM_64;
 510                 region.start = base;
 511                 region.end = limit + 0xfffff;
 512                 pcibios_bus_to_resource(dev->bus, res, &region);
 513                 pci_printk(KERN_DEBUG, dev, "  bridge window %pR\n", res);
 514         }
 515 }
 516
 517 void pci_read_bridge_bases(struct pci_bus *child)
 518 {
 519         struct pci_dev *dev = child->self;
 520         struct resource *res;
 521         int i;
 522
 523         if (pci_is_root_bus(child))     /* It's a host bus, nothing to read */
 524                 return;
 525
 526         pci_info(dev, "PCI bridge to %pR%s\n",
 527                  &child->busn_res,
 528                  dev->transparent ? " (subtractive decode)" : "");
 529
 530         pci_bus_remove_resources(child);
 531         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++)
 532                 child->resource[i] = &dev->resource[PCI_BRIDGE_RESOURCES+i];
 533
 534         pci_read_bridge_io(child);
 535         pci_read_bridge_mmio(child);
 536         pci_read_bridge_mmio_pref(child);
 537
 538         if (dev->transparent) {
 539                 pci_bus_for_each_resource(child->parent, res, i) {
 540                         if (res && res->flags) {
 541                                 pci_bus_add_resource(child, res,
 542                                                      PCI_SUBTRACTIVE_DECODE);
 543                                 pci_printk(KERN_DEBUG, dev,
 544                                            "  bridge window %pR (subtractive decode)\n",
 545                                            res);
 546                         }
 547                 }
 548         }
 549 }
 550
 551 static struct pci_bus *pci_alloc_bus(struct pci_bus *parent)
 552 {
 553         struct pci_bus *b;
 554
 555         b = kzalloc(sizeof(*b), GFP_KERNEL);
 556         if (!b)
 557                 return NULL;
 558
 559         INIT_LIST_HEAD(&b->node);
 560         INIT_LIST_HEAD(&b->children);
 561         INIT_LIST_HEAD(&b->devices);
 562         INIT_LIST_HEAD(&b->slots);
 563         INIT_LIST_HEAD(&b->resources);
 564         b->max_bus_speed = PCI_SPEED_UNKNOWN;
 565         b->cur_bus_speed = PCI_SPEED_UNKNOWN;
 566 #ifdef CONFIG_PCI_DOMAINS_GENERIC
 567         if (parent)
 568                 b->domain_nr = parent->domain_nr;
 569 #endif
 570         return b;
 571 }
 572
 573 static void devm_pci_release_host_bridge_dev(struct device *dev)
 574 {
 575         struct pci_host_bridge *bridge = to_pci_host_bridge(dev);
 576
 577         if (bridge->release_fn)
 578                 bridge->release_fn(bridge);
 579
 580         pci_free_resource_list(&bridge->windows);
 581 }
 582
 583 static void pci_release_host_bridge_dev(struct device *dev)
 584 {
 585         devm_pci_release_host_bridge_dev(dev);
 586         kfree(to_pci_host_bridge(dev));
 587 }
 588
 589 struct pci_host_bridge *pci_alloc_host_bridge(size_t priv)
 590 {
 591         struct pci_host_bridge *bridge;
 592
 593         bridge = kzalloc(sizeof(*bridge) + priv, GFP_KERNEL);
 594         if (!bridge)
 595                 return NULL;
 596
 597         INIT_LIST_HEAD(&bridge->windows);
 598         bridge->dev.release = pci_release_host_bridge_dev;
 599
 600         /*
 601          * We assume we can manage these PCIe features.  Some systems may
 602          * reserve these for use by the platform itself, e.g., an ACPI BIOS
 603          * may implement its own AER handling and use _OSC to prevent the
 604          * OS from interfering.
 605          */
 606         bridge->native_aer = 1;
 607         bridge->native_pcie_hotplug = 1;
 608         bridge->native_shpc_hotplug = 1;
 609         bridge->native_pme = 1;
 610         bridge->native_ltr = 1;
 611
 612         return bridge;
 613 }
 614 EXPORT_SYMBOL(pci_alloc_host_bridge);
 615
 616 struct pci_host_bridge *devm_pci_alloc_host_bridge(struct device *dev,
 617                                                    size_t priv)
 618 {
 619         struct pci_host_bridge *bridge;
 620
 621         bridge = devm_kzalloc(dev, sizeof(*bridge) + priv, GFP_KERNEL);
 622         if (!bridge)
 623                 return NULL;
 624
 625         INIT_LIST_HEAD(&bridge->windows);
 626         bridge->dev.release = devm_pci_release_host_bridge_dev;
 627
 628         return bridge;
 629 }
 630 EXPORT_SYMBOL(devm_pci_alloc_host_bridge);
 631
 632 void pci_free_host_bridge(struct pci_host_bridge *bridge)
 633 {
 634         pci_free_resource_list(&bridge->windows);
 635
 636         kfree(bridge);
 637 }
 638 EXPORT_SYMBOL(pci_free_host_bridge);
 639
 640 static const unsigned char pcix_bus_speed[] = {
 641         PCI_SPEED_UNKNOWN,              /* 0 */
 642         PCI_SPEED_66MHz_PCIX,           /* 1 */
 643         PCI_SPEED_100MHz_PCIX,          /* 2 */
 644         PCI_SPEED_133MHz_PCIX,          /* 3 */
 645         PCI_SPEED_UNKNOWN,              /* 4 */
 646         PCI_SPEED_66MHz_PCIX_ECC,       /* 5 */
 647         PCI_SPEED_100MHz_PCIX_ECC,      /* 6 */
 648         PCI_SPEED_133MHz_PCIX_ECC,      /* 7 */
 649         PCI_SPEED_UNKNOWN,              /* 8 */
 650         PCI_SPEED_66MHz_PCIX_266,       /* 9 */
 651         PCI_SPEED_100MHz_PCIX_266,      /* A */
 652         PCI_SPEED_133MHz_PCIX_266,      /* B */
 653         PCI_SPEED_UNKNOWN,              /* C */
 654         PCI_SPEED_66MHz_PCIX_533,       /* D */
 655         PCI_SPEED_100MHz_PCIX_533,      /* E */
 656         PCI_SPEED_133MHz_PCIX_533       /* F */
 657 };
 658
 659 const unsigned char pcie_link_speed[] = {
 660         PCI_SPEED_UNKNOWN,              /* 0 */
 661         PCIE_SPEED_2_5GT,               /* 1 */
 662         PCIE_SPEED_5_0GT,               /* 2 */
 663         PCIE_SPEED_8_0GT,               /* 3 */
 664         PCIE_SPEED_16_0GT,              /* 4 */
 665         PCI_SPEED_UNKNOWN,              /* 5 */
 666         PCI_SPEED_UNKNOWN,              /* 6 */
 667         PCI_SPEED_UNKNOWN,              /* 7 */
 668         PCI_SPEED_UNKNOWN,              /* 8 */
 669         PCI_SPEED_UNKNOWN,              /* 9 */
 670         PCI_SPEED_UNKNOWN,              /* A */
 671         PCI_SPEED_UNKNOWN,              /* B */
 672         PCI_SPEED_UNKNOWN,              /* C */
 673         PCI_SPEED_UNKNOWN,              /* D */
 674         PCI_SPEED_UNKNOWN,              /* E */
 675         PCI_SPEED_UNKNOWN               /* F */
 676 };
 677
 678 void pcie_update_link_speed(struct pci_bus *bus, u16 linksta)
 679 {
 680         bus->cur_bus_speed = pcie_link_speed[linksta & PCI_EXP_LNKSTA_CLS];
 681 }
 682 EXPORT_SYMBOL_GPL(pcie_update_link_speed);
 683
 684 static unsigned char agp_speeds[] = {
 685         AGP_UNKNOWN,
 686         AGP_1X,
 687         AGP_2X,
 688         AGP_4X,
 689         AGP_8X
 690 };
 691
 692 static enum pci_bus_speed agp_speed(int agp3, int agpstat)
 693 {
 694         int index = 0;
 695
 696         if (agpstat & 4)
 697                 index = 3;
 698         else if (agpstat & 2)
 699                 index = 2;
 700         else if (agpstat & 1)
 701                 index = 1;
 702         else
 703                 goto out;
 704
 705         if (agp3) {
 706                 index += 2;
 707                 if (index == 5)
 708                         index = 0;
 709         }
 710
 711  out:
 712         return agp_speeds[index];
 713 }
 714
 715 static void pci_set_bus_speed(struct pci_bus *bus)
 716 {
 717         struct pci_dev *bridge = bus->self;
 718         int pos;
 719
 720         pos = pci_find_capability(bridge, PCI_CAP_ID_AGP);
 721         if (!pos)
 722                 pos = pci_find_capability(bridge, PCI_CAP_ID_AGP3);
 723         if (pos) {
 724                 u32 agpstat, agpcmd;
 725
 726                 pci_read_config_dword(bridge, pos + PCI_AGP_STATUS, &agpstat);
 727                 bus->max_bus_speed = agp_speed(agpstat & 8, agpstat & 7);
 728
 729                 pci_read_config_dword(bridge, pos + PCI_AGP_COMMAND, &agpcmd);
 730                 bus->cur_bus_speed = agp_speed(agpstat & 8, agpcmd & 7);
 731         }
 732
 733         pos = pci_find_capability(bridge, PCI_CAP_ID_PCIX);
 734         if (pos) {
 735                 u16 status;
 736                 enum pci_bus_speed max;
 737
 738                 pci_read_config_word(bridge, pos + PCI_X_BRIDGE_SSTATUS,
 739                                      &status);
 740
 741                 if (status & PCI_X_SSTATUS_533MHZ) {
 742                         max = PCI_SPEED_133MHz_PCIX_533;
 743                 } else if (status & PCI_X_SSTATUS_266MHZ) {
 744                         max = PCI_SPEED_133MHz_PCIX_266;
 745                 } else if (status & PCI_X_SSTATUS_133MHZ) {
 746                         if ((status & PCI_X_SSTATUS_VERS) == PCI_X_SSTATUS_V2)
 747                                 max = PCI_SPEED_133MHz_PCIX_ECC;
 748                         else
 749                                 max = PCI_SPEED_133MHz_PCIX;
 750                 } else {
 751                         max = PCI_SPEED_66MHz_PCIX;
 752                 }
 753
 754                 bus->max_bus_speed = max;
 755                 bus->cur_bus_speed = pcix_bus_speed[
 756                         (status & PCI_X_SSTATUS_FREQ) >> 6];
 757
 758                 return;
 759         }
 760
 761         if (pci_is_pcie(bridge)) {
 762                 u32 linkcap;
 763                 u16 linksta;
 764
 765                 pcie_capability_read_dword(bridge, PCI_EXP_LNKCAP, &linkcap);
 766                 bus->max_bus_speed = pcie_link_speed[linkcap & PCI_EXP_LNKCAP_SLS];
 767                 bridge->link_active_reporting = !!(linkcap & PCI_EXP_LNKCAP_DLLLARC);
 768
 769                 pcie_capability_read_word(bridge, PCI_EXP_LNKSTA, &linksta);
 770                 pcie_update_link_speed(bus, linksta);
 771         }
 772 }
 773
 774 static struct irq_domain *pci_host_bridge_msi_domain(struct pci_bus *bus)
 775 {
 776         struct irq_domain *d;
 777
 778         /*
 779          * Any firmware interface that can resolve the msi_domain
 780          * should be called from here.
 781          */
 782         d = pci_host_bridge_of_msi_domain(bus);
 783         if (!d)
 784                 d = pci_host_bridge_acpi_msi_domain(bus);
 785
 786 #ifdef CONFIG_PCI_MSI_IRQ_DOMAIN
 787         /*
 788          * If no IRQ domain was found via the OF tree, try looking it up
 789          * directly through the fwnode_handle.
 790          */
 791         if (!d) {
 792                 struct fwnode_handle *fwnode = pci_root_bus_fwnode(bus);
 793
 794                 if (fwnode)
 795                         d = irq_find_matching_fwnode(fwnode,
 796                                                      DOMAIN_BUS_PCI_MSI);
 797         }
 798 #endif
 799
 800         return d;
 801 }
 802
 803 static void pci_set_bus_msi_domain(struct pci_bus *bus)
 804 {
 805         struct irq_domain *d;
 806         struct pci_bus *b;
 807
 808         /*
 809          * The bus can be a root bus, a subordinate bus, or a virtual bus
 810          * created by an SR-IOV device.  Walk up to the first bridge device
 811          * found or derive the domain from the host bridge.
 812          */
 813         for (b = bus, d = NULL; !d && !pci_is_root_bus(b); b = b->parent) {
 814                 if (b->self)
 815                         d = dev_get_msi_domain(&b->self->dev);
 816         }
 817
 818         if (!d)
 819                 d = pci_host_bridge_msi_domain(b);
 820
 821         dev_set_msi_domain(&bus->dev, d);
 822 }
 823
 824 static int pci_register_host_bridge(struct pci_host_bridge *bridge)
 825 {
 826         struct device *parent = bridge->dev.parent;
 827         struct resource_entry *window, *n;
 828         struct pci_bus *bus, *b;
 829         resource_size_t offset;
 830         LIST_HEAD(resources);
 831         struct resource *res;
 832         char addr[64], *fmt;
 833         const char *name;
 834         int err;
 835
 836         bus = pci_alloc_bus(NULL);
 837         if (!bus)
 838                 return -ENOMEM;
 839
 840         bridge->bus = bus;
 841
 842         /* Temporarily move resources off the list */
 843         list_splice_init(&bridge->windows, &resources);
 844         bus->sysdata = bridge->sysdata;
 845         bus->msi = bridge->msi;
 846         bus->ops = bridge->ops;
 847         bus->number = bus->busn_res.start = bridge->busnr;
 848 #ifdef CONFIG_PCI_DOMAINS_GENERIC
 849         bus->domain_nr = pci_bus_find_domain_nr(bus, parent);
 850 #endif
 851
 852         b = pci_find_bus(pci_domain_nr(bus), bridge->busnr);
 853         if (b) {
 854                 /* Ignore it if we already got here via a different bridge */
 855                 dev_dbg(&b->dev, "bus already known\n");
 856                 err = -EEXIST;
 857                 goto free;
 858         }
 859
 860         dev_set_name(&bridge->dev, "pci%04x:%02x", pci_domain_nr(bus),
 861                      bridge->busnr);
 862
 863         err = pcibios_root_bridge_prepare(bridge);
 864         if (err)
 865                 goto free;
 866
 867         err = device_register(&bridge->dev);
 868         if (err)
 869                 put_device(&bridge->dev);
 870
 871         bus->bridge = get_device(&bridge->dev);
 872         device_enable_async_suspend(bus->bridge);
 873         pci_set_bus_of_node(bus);
 874         pci_set_bus_msi_domain(bus);
 875
 876         if (!parent)
 877                 set_dev_node(bus->bridge, pcibus_to_node(bus));
 878
 879         bus->dev.class = &pcibus_class;
 880         bus->dev.parent = bus->bridge;
 881
 882         dev_set_name(&bus->dev, "%04x:%02x", pci_domain_nr(bus), bus->number);
 883         name = dev_name(&bus->dev);
 884
 885         err = device_register(&bus->dev);
 886         if (err)
 887                 goto unregister;
 888
 889         pcibios_add_bus(bus);
 890
 891         /* Create legacy_io and legacy_mem files for this bus */
 892         pci_create_legacy_files(bus);
 893
 894         if (parent)
 895                 dev_info(parent, "PCI host bridge to bus %s\n", name);
 896         else
 897                 pr_info("PCI host bridge to bus %s\n", name);
 898
 899         /* Add initial resources to the bus */
 900         resource_list_for_each_entry_safe(window, n, &resources) {
 901                 list_move_tail(&window->node, &bridge->windows);
 902                 offset = window->offset;
 903                 res = window->res;
 904
 905                 if (res->flags & IORESOURCE_BUS)
 906                         pci_bus_insert_busn_res(bus, bus->number, res->end);
 907                 else
 908                         pci_bus_add_resource(bus, res, 0);
 909
 910                 if (offset) {
 911                         if (resource_type(res) == IORESOURCE_IO)
 912                                 fmt = " (bus address [%#06llx-%#06llx])";
 913                         else
 914                                 fmt = " (bus address [%#010llx-%#010llx])";
 915
 916                         snprintf(addr, sizeof(addr), fmt,
 917                                  (unsigned long long)(res->start - offset),
 918                                  (unsigned long long)(res->end - offset));
 919                 } else
 920                         addr[0] = '\0';
 921
 922                 dev_info(&bus->dev, "root bus resource %pR%s\n", res, addr);
 923         }
 924
 925         down_write(&pci_bus_sem);
 926         list_add_tail(&bus->node, &pci_root_buses);
 927         up_write(&pci_bus_sem);
 928
 929         return 0;
 930
 931 unregister:
 932         put_device(&bridge->dev);
 933         device_unregister(&bridge->dev);
 934
 935 free:
 936         kfree(bus);
 937         return err;
 938 }
 939
 940 static bool pci_bridge_child_ext_cfg_accessible(struct pci_dev *bridge)
 941 {
 942         int pos;
 943         u32 status;
 944
 945         /*
 946          * If extended config space isn't accessible on a bridge's primary
 947          * bus, we certainly can't access it on the secondary bus.
 948          */
 949         if (bridge->bus->bus_flags & PCI_BUS_FLAGS_NO_EXTCFG)
 950                 return false;
 951
 952         /*
 953          * PCIe Root Ports and switch ports are PCIe on both sides, so if
 954          * extended config space is accessible on the primary, it's also
 955          * accessible on the secondary.
 956          */
 957         if (pci_is_pcie(bridge) &&
 958             (pci_pcie_type(bridge) == PCI_EXP_TYPE_ROOT_PORT ||
 959              pci_pcie_type(bridge) == PCI_EXP_TYPE_UPSTREAM ||
 960              pci_pcie_type(bridge) == PCI_EXP_TYPE_DOWNSTREAM))
 961                 return true;
 962
 963         /*
 964          * For the other bridge types:
 965          *   - PCI-to-PCI bridges
 966          *   - PCIe-to-PCI/PCI-X forward bridges
 967          *   - PCI/PCI-X-to-PCIe reverse bridges
 968          * extended config space on the secondary side is only accessible
 969          * if the bridge supports PCI-X Mode 2.
 970          */
 971         pos = pci_find_capability(bridge, PCI_CAP_ID_PCIX);
 972         if (!pos)
 973                 return false;
 974
 975         pci_read_config_dword(bridge, pos + PCI_X_STATUS, &status);
 976         return status & (PCI_X_STATUS_266MHZ | PCI_X_STATUS_533MHZ);
 977 }
 978
 979 static struct pci_bus *pci_alloc_child_bus(struct pci_bus *parent,
 980                                            struct pci_dev *bridge, int busnr)
 981 {
 982         struct pci_bus *child;
 983         int i;
 984         int ret;
 985
 986         /* Allocate a new bus and inherit stuff from the parent */
 987         child = pci_alloc_bus(parent);
 988         if (!child)
 989                 return NULL;
 990
 991         child->parent = parent;
 992         child->ops = parent->ops;
 993         child->msi = parent->msi;
 994         child->sysdata = parent->sysdata;
 995         child->bus_flags = parent->bus_flags;
 996
 997         /*
 998          * Initialize some portions of the bus device, but don't register
 999          * it now as the parent is not properly set up yet.
1000          */
1001         child->dev.class = &pcibus_class;
1002         dev_set_name(&child->dev, "%04x:%02x", pci_domain_nr(child), busnr);
1003
1004         /* Set up the primary, secondary and subordinate bus numbers */
1005         child->number = child->busn_res.start = busnr;
1006         child->primary = parent->busn_res.start;
1007         child->busn_res.end = 0xff;
1008
1009         if (!bridge) {
1010                 child->dev.parent = parent->bridge;
1011                 goto add_dev;
1012         }
1013
1014         child->self = bridge;
1015         child->bridge = get_device(&bridge->dev);
1016         child->dev.parent = child->bridge;
1017         pci_set_bus_of_node(child);
1018         pci_set_bus_speed(child);
1019
1020         /*
1021          * Check whether extended config space is accessible on the child
1022          * bus.  Note that we currently assume it is always accessible on
1023          * the root bus.
1024          */
1025         if (!pci_bridge_child_ext_cfg_accessible(bridge)) {
1026                 child->bus_flags |= PCI_BUS_FLAGS_NO_EXTCFG;
1027                 pci_info(child, "extended config space not accessible\n");
1028         }
1029
1030         /* Set up default resource pointers and names */
1031         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++) {
1032                 child->resource[i] = &bridge->resource[PCI_BRIDGE_RESOURCES+i];
1033                 child->resource[i]->name = child->name;
1034         }
1035         bridge->subordinate = child;
1036
1037 add_dev:
1038         pci_set_bus_msi_domain(child);
1039         ret = device_register(&child->dev);
1040         WARN_ON(ret < 0);
1041
1042         pcibios_add_bus(child);
1043
1044         if (child->ops->add_bus) {
1045                 ret = child->ops->add_bus(child);
1046                 if (WARN_ON(ret < 0))
1047                         dev_err(&child->dev, "failed to add bus: %d\n", ret);
1048         }
1049
1050         /* Create legacy_io and legacy_mem files for this bus */
1051         pci_create_legacy_files(child);
1052
1053         return child;
1054 }
1055
1056 struct pci_bus *pci_add_new_bus(struct pci_bus *parent, struct pci_dev *dev,
1057                                 int busnr)
1058 {
1059         struct pci_bus *child;
1060
1061         child = pci_alloc_child_bus(parent, dev, busnr);
1062         if (child) {
1063                 down_write(&pci_bus_sem);
1064                 list_add_tail(&child->node, &parent->children);
1065                 up_write(&pci_bus_sem);
1066         }
1067         return child;
1068 }
1069 EXPORT_SYMBOL(pci_add_new_bus);
1070
1071 static void pci_enable_crs(struct pci_dev *pdev)
1072 {
1073         u16 root_cap = 0;
1074
1075         /* Enable CRS Software Visibility if supported */
1076         pcie_capability_read_word(pdev, PCI_EXP_RTCAP, &root_cap);
1077         if (root_cap & PCI_EXP_RTCAP_CRSVIS)
1078                 pcie_capability_set_word(pdev, PCI_EXP_RTCTL,
1079                                          PCI_EXP_RTCTL_CRSSVE);
1080 }
1081
1082 static unsigned int pci_scan_child_bus_extend(struct pci_bus *bus,
1083                                               unsigned int available_buses);
1084
1085 /*
1086  * pci_scan_bridge_extend() - Scan buses behind a bridge
1087  * @bus: Parent bus the bridge is on
1088  * @dev: Bridge itself
1089  * @max: Starting subordinate number of buses behind this bridge
1090  * @available_buses: Total number of buses available for this bridge and
1091  *                   the devices below. After the minimal bus space has
1092  *                   been allocated the remaining buses will be
1093  *                   distributed equally between hotplug-capable bridges.
1094  * @pass: Either %0 (scan already configured bridges) or %1 (scan bridges
1095  *        that need to be reconfigured.
1096  *
1097  * If it's a bridge, configure it and scan the bus behind it.
1098  * For CardBus bridges, we don't scan behind as the devices will
1099  * be handled by the bridge driver itself.
1100  *
1101  * We need to process bridges in two passes -- first we scan those
1102  * already configured by the BIOS and after we are done with all of
1103  * them, we proceed to assigning numbers to the remaining buses in
1104  * order to avoid overlaps between old and new bus numbers.
1105  *
1106  * Return: New subordinate number covering all buses behind this bridge.
1107  */
1108 static int pci_scan_bridge_extend(struct pci_bus *bus, struct pci_dev *dev,
1109                                   int max, unsigned int available_buses,
1110                                   int pass)
1111 {
1112         struct pci_bus *child;
1113         int is_cardbus = (dev->hdr_type == PCI_HEADER_TYPE_CARDBUS);
1114         u32 buses, i, j = 0;
1115         u16 bctl;
1116         u8 primary, secondary, subordinate;
1117         int broken = 0;
1118
1119         /*
1120          * Make sure the bridge is powered on to be able to access config
1121          * space of devices below it.
1122          */
1123         pm_runtime_get_sync(&dev->dev);
1124
1125         pci_read_config_dword(dev, PCI_PRIMARY_BUS, &buses);
1126         primary = buses & 0xFF;
1127         secondary = (buses >> 8) & 0xFF;
1128         subordinate = (buses >> 16) & 0xFF;
1129
1130         pci_dbg(dev, "scanning [bus %02x-%02x] behind bridge, pass %d\n",
1131                 secondary, subordinate, pass);
1132
1133         if (!primary && (primary != bus->number) && secondary && subordinate) {
1134                 pci_warn(dev, "Primary bus is hard wired to 0\n");
1135                 primary = bus->number;
1136         }
1137
1138         /* Check if setup is sensible at all */
1139         if (!pass &&
1140             (primary != bus->number || secondary <= bus->number ||
1141              secondary > subordinate)) {
1142                 pci_info(dev, "bridge configuration invalid ([bus %02x-%02x]), reconfiguring\n",
1143                          secondary, subordinate);
1144                 broken = 1;
1145         }
1146
1147         /*
1148          * Disable Master-Abort Mode during probing to avoid reporting of
1149          * bus errors in some architectures.
1150          */
1151         pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &bctl);
1152         pci_write_config_word(dev, PCI_BRIDGE_CONTROL,
1153                               bctl & ~PCI_BRIDGE_CTL_MASTER_ABORT);
1154
1155         pci_enable_crs(dev);
1156
1157         if ((secondary || subordinate) && !pcibios_assign_all_busses() &&
1158             !is_cardbus && !broken) {
1159                 unsigned int cmax;
1160
1161                 /*
1162                  * Bus already configured by firmware, process it in the
1163                  * first pass and just note the configuration.
1164                  */
1165                 if (pass)
1166                         goto out;
1167
1168                 /*
1169                  * The bus might already exist for two reasons: Either we
1170                  * are rescanning the bus or the bus is reachable through
1171                  * more than one bridge. The second case can happen with
1172                  * the i450NX chipset.
1173                  */
1174                 child = pci_find_bus(pci_domain_nr(bus), secondary);
1175                 if (!child) {
1176                         child = pci_add_new_bus(bus, dev, secondary);
1177                         if (!child)
1178                                 goto out;
1179                         child->primary = primary;
1180                         pci_bus_insert_busn_res(child, secondary, subordinate);
1181                         child->bridge_ctl = bctl;
1182                 }
1183
1184                 cmax = pci_scan_child_bus(child);
1185                 if (cmax > subordinate)
1186                         pci_warn(dev, "bridge has subordinate %02x but max busn %02x\n",
1187                                  subordinate, cmax);
1188
1189                 /* Subordinate should equal child->busn_res.end */
1190                 if (subordinate > max)
1191                         max = subordinate;
1192         } else {
1193
1194                 /*
1195                  * We need to assign a number to this bus which we always
1196                  * do in the second pass.
1197                  */
1198                 if (!pass) {
1199                         if (pcibios_assign_all_busses() || broken || is_cardbus)
1200
1201                                 /*
1202                                  * Temporarily disable forwarding of the
1203                                  * configuration cycles on all bridges in
1204                                  * this bus segment to avoid possible
1205                                  * conflicts in the second pass between two
1206                                  * bridges programmed with overlapping bus
1207                                  * ranges.
1208                                  */
1209                                 pci_write_config_dword(dev, PCI_PRIMARY_BUS,
1210                                                        buses & ~0xffffff);
1211                         goto out;
1212                 }
1213
1214                 /* Clear errors */
1215                 pci_write_config_word(dev, PCI_STATUS, 0xffff);
1216
1217                 /*
1218                  * Prevent assigning a bus number that already exists.
1219                  * This can happen when a bridge is hot-plugged, so in this
1220                  * case we only re-scan this bus.
1221                  */
1222                 child = pci_find_bus(pci_domain_nr(bus), max+1);
1223                 if (!child) {
1224                         child = pci_add_new_bus(bus, dev, max+1);
1225                         if (!child)
1226                                 goto out;
1227                         pci_bus_insert_busn_res(child, max+1,
1228                                                 bus->busn_res.end);
1229                 }
1230                 max++;
1231                 if (available_buses)
1232                         available_buses--;
1233
1234                 buses = (buses & 0xff000000)
1235                       | ((unsigned int)(child->primary)     <<  0)
1236                       | ((unsigned int)(child->busn_res.start)   <<  8)
1237                       | ((unsigned int)(child->busn_res.end) << 16);
1238
1239                 /*
1240                  * yenta.c forces a secondary latency timer of 176.
1241                  * Copy that behaviour here.
1242                  */
1243                 if (is_cardbus) {
1244                         buses &= ~0xff000000;
1245                         buses |= CARDBUS_LATENCY_TIMER << 24;
1246                 }
1247
1248                 /* We need to blast all three values with a single write */
1249                 pci_write_config_dword(dev, PCI_PRIMARY_BUS, buses);
1250
1251                 if (!is_cardbus) {
1252                         child->bridge_ctl = bctl;
1253                         max = pci_scan_child_bus_extend(child, available_buses);
1254                 } else {
1255
1256                         /*
1257                          * For CardBus bridges, we leave 4 bus numbers as
1258                          * cards with a PCI-to-PCI bridge can be inserted
1259                          * later.
1260                          */
1261                         for (i = 0; i < CARDBUS_RESERVE_BUSNR; i++) {
1262                                 struct pci_bus *parent = bus;
1263                                 if (pci_find_bus(pci_domain_nr(bus),
1264                                                         max+i+1))
1265                                         break;
1266                                 while (parent->parent) {
1267                                         if ((!pcibios_assign_all_busses()) &&
1268                                             (parent->busn_res.end > max) &&
1269                                             (parent->busn_res.end <= max+i)) {
1270                                                 j = 1;
1271                                         }
1272                                         parent = parent->parent;
1273                                 }
1274                                 if (j) {
1275
1276                                         /*
1277                                          * Often, there are two CardBus
1278                                          * bridges -- try to leave one
1279                                          * valid bus number for each one.
1280                                          */
1281                                         i /= 2;
1282                                         break;
1283                                 }
1284                         }
1285                         max += i;
1286                 }
1287
1288                 /* Set subordinate bus number to its real value */
1289                 pci_bus_update_busn_res_end(child, max);
1290                 pci_write_config_byte(dev, PCI_SUBORDINATE_BUS, max);
1291         }
1292
1293         sprintf(child->name,
1294                 (is_cardbus ? "PCI CardBus %04x:%02x" : "PCI Bus %04x:%02x"),
1295                 pci_domain_nr(bus), child->number);
1296
1297         /* Check that all devices are accessible */
1298         while (bus->parent) {
1299                 if ((child->busn_res.end > bus->busn_res.end) ||
1300                     (child->number > bus->busn_res.end) ||
1301                     (child->number < bus->number) ||
1302                     (child->busn_res.end < bus->number)) {
1303                         dev_info(&dev->dev, "devices behind bridge are unusable because %pR cannot be assigned for them\n",
1304                                  &child->busn_res);
1305                         break;
1306                 }
1307                 bus = bus->parent;
1308         }
1309
1310 out:
1311         pci_write_config_word(dev, PCI_BRIDGE_CONTROL, bctl);
1312
1313         pm_runtime_put(&dev->dev);
1314
1315         return max;
1316 }
1317
1318 /*
1319  * pci_scan_bridge() - Scan buses behind a bridge
1320  * @bus: Parent bus the bridge is on
1321  * @dev: Bridge itself
1322  * @max: Starting subordinate number of buses behind this bridge
1323  * @pass: Either %0 (scan already configured bridges) or %1 (scan bridges
1324  *        that need to be reconfigured.
1325  *
1326  * If it's a bridge, configure it and scan the bus behind it.
1327  * For CardBus bridges, we don't scan behind as the devices will
1328  * be handled by the bridge driver itself.
1329  *
1330  * We need to process bridges in two passes -- first we scan those
1331  * already configured by the BIOS and after we are done with all of
1332  * them, we proceed to assigning numbers to the remaining buses in
1333  * order to avoid overlaps between old and new bus numbers.
1334  *
1335  * Return: New subordinate number covering all buses behind this bridge.
1336  */
1337 int pci_scan_bridge(struct pci_bus *bus, struct pci_dev *dev, int max, int pass)
1338 {
1339         return pci_scan_bridge_extend(bus, dev, max, 0, pass);
1340 }
1341 EXPORT_SYMBOL(pci_scan_bridge);
1342
1343 /*
1344  * Read interrupt line and base address registers.
1345  * The architecture-dependent code can tweak these, of course.
1346  */
1347 static void pci_read_irq(struct pci_dev *dev)
1348 {
1349         unsigned char irq;
1350
1351         /* VFs are not allowed to use INTx, so skip the config reads */
1352         if (dev->is_virtfn) {
1353                 dev->pin = 0;
1354                 dev->irq = 0;
1355                 return;
1356         }
1357
1358         pci_read_config_byte(dev, PCI_INTERRUPT_PIN, &irq);
1359         dev->pin = irq;
1360         if (irq)
1361                 pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
1362         dev->irq = irq;
1363 }
1364
1365 void set_pcie_port_type(struct pci_dev *pdev)
1366 {
1367         int pos;
1368         u16 reg16;
1369         int type;
1370         struct pci_dev *parent;
1371
1372         pos = pci_find_capability(pdev, PCI_CAP_ID_EXP);
1373         if (!pos)
1374                 return;
1375
1376         pdev->pcie_cap = pos;
1377         pci_read_config_word(pdev, pos + PCI_EXP_FLAGS, &reg16);
1378         pdev->pcie_flags_reg = reg16;
1379         pci_read_config_word(pdev, pos + PCI_EXP_DEVCAP, &reg16);
1380         pdev->pcie_mpss = reg16 & PCI_EXP_DEVCAP_PAYLOAD;
1381
1382         /*
1383          * A Root Port or a PCI-to-PCIe bridge is always the upstream end
1384          * of a Link.  No PCIe component has two Links.  Two Links are
1385          * connected by a Switch that has a Port on each Link and internal
1386          * logic to connect the two Ports.
1387          */
1388         type = pci_pcie_type(pdev);
1389         if (type == PCI_EXP_TYPE_ROOT_PORT ||
1390             type == PCI_EXP_TYPE_PCIE_BRIDGE)
1391                 pdev->has_secondary_link = 1;
1392         else if (type == PCI_EXP_TYPE_UPSTREAM ||
1393                  type == PCI_EXP_TYPE_DOWNSTREAM) {
1394                 parent = pci_upstream_bridge(pdev);
1395
1396                 /*
1397                  * Usually there's an upstream device (Root Port or Switch
1398                  * Downstream Port), but we can't assume one exists.
1399                  */
1400                 if (parent && !parent->has_secondary_link)
1401                         pdev->has_secondary_link = 1;
1402         }
1403 }
1404
1405 void set_pcie_hotplug_bridge(struct pci_dev *pdev)
1406 {
1407         u32 reg32;
1408
1409         pcie_capability_read_dword(pdev, PCI_EXP_SLTCAP, &reg32);
1410         if (reg32 & PCI_EXP_SLTCAP_HPC)
1411                 pdev->is_hotplug_bridge = 1;
1412 }
1413
1414 static void set_pcie_thunderbolt(struct pci_dev *dev)
1415 {
1416         int vsec = 0;
1417         u32 header;
1418
1419         while ((vsec = pci_find_next_ext_capability(dev, vsec,
1420                                                     PCI_EXT_CAP_ID_VNDR))) {
1421                 pci_read_config_dword(dev, vsec + PCI_VNDR_HEADER, &header);
1422
1423                 /* Is the device part of a Thunderbolt controller? */
1424                 if (dev->vendor == PCI_VENDOR_ID_INTEL &&
1425                     PCI_VNDR_HEADER_ID(header) == PCI_VSEC_ID_INTEL_TBT) {
1426                         dev->is_thunderbolt = 1;
1427                         return;
1428                 }
1429         }
1430 }
1431
1432 static void set_pcie_untrusted(struct pci_dev *dev)
1433 {
1434         struct pci_dev *parent;
1435
1436         /*
1437          * If the upstream bridge is untrusted we treat this device
1438          * untrusted as well.
1439          */
1440         parent = pci_upstream_bridge(dev);
1441         if (parent && parent->untrusted)
1442                 dev->untrusted = true;
1443 }
1444
1445 /**
1446  * pci_ext_cfg_is_aliased - Is ext config space just an alias of std config?
1447  * @dev: PCI device
1448  *
1449  * PCI Express to PCI/PCI-X Bridge Specification, rev 1.0, 4.1.4 says that
1450  * when forwarding a type1 configuration request the bridge must check that
1451  * the extended register address field is zero.  The bridge is not permitted
1452  * to forward the transactions and must handle it as an Unsupported Request.
1453  * Some bridges do not follow this rule and simply drop the extended register
1454  * bits, resulting in the standard config space being aliased, every 256
1455  * bytes across the entire configuration space.  Test for this condition by
1456  * comparing the first dword of each potential alias to the vendor/device ID.
1457  * Known offenders:
1458  *   ASM1083/1085 PCIe-to-PCI Reversible Bridge (1b21:1080, rev 01 & 03)
1459  *   AMD/ATI SBx00 PCI to PCI Bridge (1002:4384, rev 40)
1460  */
1461 static bool pci_ext_cfg_is_aliased(struct pci_dev *dev)
1462 {
1463 #ifdef CONFIG_PCI_QUIRKS
1464         int pos;
1465         u32 header, tmp;
1466
1467         pci_read_config_dword(dev, PCI_VENDOR_ID, &header);
1468
1469         for (pos = PCI_CFG_SPACE_SIZE;
1470              pos < PCI_CFG_SPACE_EXP_SIZE; pos += PCI_CFG_SPACE_SIZE) {
1471                 if (pci_read_config_dword(dev, pos, &tmp) != PCIBIOS_SUCCESSFUL
1472                     || header != tmp)
1473                         return false;
1474         }
1475
1476         return true;
1477 #else
1478         return false;
1479 #endif
1480 }
1481
1482 /**
1483  * pci_cfg_space_size - Get the configuration space size of the PCI device
1484  * @dev: PCI device
1485  *
1486  * Regular PCI devices have 256 bytes, but PCI-X 2 and PCI Express devices
1487  * have 4096 bytes.  Even if the device is capable, that doesn't mean we can
1488  * access it.  Maybe we don't have a way to generate extended config space
1489  * accesses, or the device is behind a reverse Express bridge.  So we try
1490  * reading the dword at 0x100 which must either be 0 or a valid extended
1491  * capability header.
1492  */
1493 static int pci_cfg_space_size_ext(struct pci_dev *dev)
1494 {
1495         u32 status;
1496         int pos = PCI_CFG_SPACE_SIZE;
1497
1498         if (pci_read_config_dword(dev, pos, &status) != PCIBIOS_SUCCESSFUL)
1499                 return PCI_CFG_SPACE_SIZE;
1500         if (status == 0xffffffff || pci_ext_cfg_is_aliased(dev))
1501                 return PCI_CFG_SPACE_SIZE;
1502
1503         return PCI_CFG_SPACE_EXP_SIZE;
1504 }
1505
1506 #ifdef CONFIG_PCI_IOV
1507 static bool is_vf0(struct pci_dev *dev)
1508 {
1509         if (pci_iov_virtfn_devfn(dev->physfn, 0) == dev->devfn &&
1510             pci_iov_virtfn_bus(dev->physfn, 0) == dev->bus->number)
1511                 return true;
1512
1513         return false;
1514 }
1515 #endif
1516
1517 int pci_cfg_space_size(struct pci_dev *dev)
1518 {
1519         int pos;
1520         u32 status;
1521         u16 class;
1522
1523 #ifdef CONFIG_PCI_IOV
1524         /* Read cached value for all VFs except for VF0 */
1525         if (dev->is_virtfn && !is_vf0(dev))
1526                 return dev->physfn->sriov->cfg_size;
1527 #endif
1528
1529         if (dev->bus->bus_flags & PCI_BUS_FLAGS_NO_EXTCFG)
1530                 return PCI_CFG_SPACE_SIZE;
1531
1532         class = dev->class >> 8;
1533         if (class == PCI_CLASS_BRIDGE_HOST)
1534                 return pci_cfg_space_size_ext(dev);
1535
1536         if (pci_is_pcie(dev))
1537                 return pci_cfg_space_size_ext(dev);
1538
1539         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1540         if (!pos)
1541                 return PCI_CFG_SPACE_SIZE;
1542
1543         pci_read_config_dword(dev, pos + PCI_X_STATUS, &status);
1544         if (status & (PCI_X_STATUS_266MHZ | PCI_X_STATUS_533MHZ))
1545                 return pci_cfg_space_size_ext(dev);
1546
1547         return PCI_CFG_SPACE_SIZE;
1548 }
1549
1550 static u32 pci_class(struct pci_dev *dev)
1551 {
1552         u32 class;
1553
1554 #ifdef CONFIG_PCI_IOV
1555         if (dev->is_virtfn)
1556                 return dev->physfn->sriov->class;
1557 #endif
1558         pci_read_config_dword(dev, PCI_CLASS_REVISION, &class);
1559         return class;
1560 }
1561
1562 static void pci_subsystem_ids(struct pci_dev *dev, u16 *vendor, u16 *device)
1563 {
1564 #ifdef CONFIG_PCI_IOV
1565         if (dev->is_virtfn) {
1566                 *vendor = dev->physfn->sriov->subsystem_vendor;
1567                 *device = dev->physfn->sriov->subsystem_device;
1568                 return;
1569         }
1570 #endif
1571         pci_read_config_word(dev, PCI_SUBSYSTEM_VENDOR_ID, vendor);
1572         pci_read_config_word(dev, PCI_SUBSYSTEM_ID, device);
1573 }
1574
1575 static u8 pci_hdr_type(struct pci_dev *dev)
1576 {
1577         u8 hdr_type;
1578
1579 #ifdef CONFIG_PCI_IOV
1580         if (dev->is_virtfn)
1581                 return dev->physfn->sriov->hdr_type;
1582 #endif
1583         pci_read_config_byte(dev, PCI_HEADER_TYPE, &hdr_type);
1584         return hdr_type;
1585 }
1586
1587 #define LEGACY_IO_RESOURCE      (IORESOURCE_IO | IORESOURCE_PCI_FIXED)
1588
1589 static void pci_msi_setup_pci_dev(struct pci_dev *dev)
1590 {
1591         /*
1592          * Disable the MSI hardware to avoid screaming interrupts
1593          * during boot.  This is the power on reset default so
1594          * usually this should be a noop.
1595          */
1596         dev->msi_cap = pci_find_capability(dev, PCI_CAP_ID_MSI);
1597         if (dev->msi_cap)
1598                 pci_msi_set_enable(dev, 0);
1599
1600         dev->msix_cap = pci_find_capability(dev, PCI_CAP_ID_MSIX);
1601         if (dev->msix_cap)
1602                 pci_msix_clear_and_set_ctrl(dev, PCI_MSIX_FLAGS_ENABLE, 0);
1603 }
1604
1605 /**
1606  * pci_intx_mask_broken - Test PCI_COMMAND_INTX_DISABLE writability
1607  * @dev: PCI device
1608  *
1609  * Test whether PCI_COMMAND_INTX_DISABLE is writable for @dev.  Check this
1610  * at enumeration-time to avoid modifying PCI_COMMAND at run-time.
1611  */
1612 static int pci_intx_mask_broken(struct pci_dev *dev)
1613 {
1614         u16 orig, toggle, new;
1615
1616         pci_read_config_word(dev, PCI_COMMAND, &orig);
1617         toggle = orig ^ PCI_COMMAND_INTX_DISABLE;
1618         pci_write_config_word(dev, PCI_COMMAND, toggle);
1619         pci_read_config_word(dev, PCI_COMMAND, &new);
1620
1621         pci_write_config_word(dev, PCI_COMMAND, orig);
1622
1623         /*
1624          * PCI_COMMAND_INTX_DISABLE was reserved and read-only prior to PCI
1625          * r2.3, so strictly speaking, a device is not *broken* if it's not
1626          * writable.  But we'll live with the misnomer for now.
1627          */
1628         if (new != toggle)
1629                 return 1;
1630         return 0;
1631 }
1632
1633 static void early_dump_pci_device(struct pci_dev *pdev)
1634 {
1635         u32 value[256 / 4];
1636         int i;
1637
1638         pci_info(pdev, "config space:\n");
1639
1640         for (i = 0; i < 256; i += 4)
1641                 pci_read_config_dword(pdev, i, &value[i / 4]);
1642
1643         print_hex_dump(KERN_INFO, "", DUMP_PREFIX_OFFSET, 16, 1,
1644                        value, 256, false);
1645 }
1646
1647 /**
1648  * pci_setup_device - Fill in class and map information of a device
1649  * @dev: the device structure to fill
1650  *
1651  * Initialize the device structure with information about the device's
1652  * vendor,class,memory and IO-space addresses, IRQ lines etc.
1653  * Called at initialisation of the PCI subsystem and by CardBus services.
1654  * Returns 0 on success and negative if unknown type of device (not normal,
1655  * bridge or CardBus).
1656  */
1657 int pci_setup_device(struct pci_dev *dev)
1658 {
1659         u32 class;
1660         u16 cmd;
1661         u8 hdr_type;
1662         int pos = 0;
1663         struct pci_bus_region region;
1664         struct resource *res;
1665
1666         hdr_type = pci_hdr_type(dev);
1667
1668         dev->sysdata = dev->bus->sysdata;
1669         dev->dev.parent = dev->bus->bridge;
1670         dev->dev.bus = &pci_bus_type;
1671         dev->hdr_type = hdr_type & 0x7f;
1672         dev->multifunction = !!(hdr_type & 0x80);
1673         dev->error_state = pci_channel_io_normal;
1674         set_pcie_port_type(dev);
1675
1676         pci_dev_assign_slot(dev);
1677
1678         /*
1679          * Assume 32-bit PCI; let 64-bit PCI cards (which are far rarer)
1680          * set this higher, assuming the system even supports it.
1681          */
1682         dev->dma_mask = 0xffffffff;
1683
1684         dev_set_name(&dev->dev, "%04x:%02x:%02x.%d", pci_domain_nr(dev->bus),
1685                      dev->bus->number, PCI_SLOT(dev->devfn),
1686                      PCI_FUNC(dev->devfn));
1687
1688         class = pci_class(dev);
1689
1690         dev->revision = class & 0xff;
1691         dev->class = class >> 8;                    /* upper 3 bytes */
1692
1693         pci_printk(KERN_DEBUG, dev, "[%04x:%04x] type %02x class %#08x\n",
1694                    dev->vendor, dev->device, dev->hdr_type, dev->class);
1695
1696         if (pci_early_dump)
1697                 early_dump_pci_device(dev);
1698
1699         /* Need to have dev->class ready */
1700         dev->cfg_size = pci_cfg_space_size(dev);
1701
1702         /* Need to have dev->cfg_size ready */
1703         set_pcie_thunderbolt(dev);
1704
1705         set_pcie_untrusted(dev);
1706
1707         /* "Unknown power state" */
1708         dev->current_state = PCI_UNKNOWN;
1709
1710         /* Early fixups, before probing the BARs */
1711         pci_fixup_device(pci_fixup_early, dev);
1712
1713         /* Device class may be changed after fixup */
1714         class = dev->class >> 8;
1715
1716         if (dev->non_compliant_bars) {
1717                 pci_read_config_word(dev, PCI_COMMAND, &cmd);
1718                 if (cmd & (PCI_COMMAND_IO | PCI_COMMAND_MEMORY)) {
1719                         pci_info(dev, "device has non-compliant BARs; disabling IO/MEM decoding\n");
1720                         cmd &= ~PCI_COMMAND_IO;
1721                         cmd &= ~PCI_COMMAND_MEMORY;
1722                         pci_write_config_word(dev, PCI_COMMAND, cmd);
1723                 }
1724         }
1725
1726         dev->broken_intx_masking = pci_intx_mask_broken(dev);
1727
1728         switch (dev->hdr_type) {                    /* header type */
1729         case PCI_HEADER_TYPE_NORMAL:                /* standard header */
1730                 if (class == PCI_CLASS_BRIDGE_PCI)
1731                         goto bad;
1732                 pci_read_irq(dev);
1733                 pci_read_bases(dev, 6, PCI_ROM_ADDRESS);
1734
1735                 pci_subsystem_ids(dev, &dev->subsystem_vendor, &dev->subsystem_device);
1736
1737                 /*
1738                  * Do the ugly legacy mode stuff here rather than broken chip
1739                  * quirk code. Legacy mode ATA controllers have fixed
1740                  * addresses. These are not always echoed in BAR0-3, and
1741                  * BAR0-3 in a few cases contain junk!
1742                  */
1743                 if (class == PCI_CLASS_STORAGE_IDE) {
1744                         u8 progif;
1745                         pci_read_config_byte(dev, PCI_CLASS_PROG, &progif);
1746                         if ((progif & 1) == 0) {
1747                                 region.start = 0x1F0;
1748                                 region.end = 0x1F7;
1749                                 res = &dev->resource[0];
1750                                 res->flags = LEGACY_IO_RESOURCE;
1751                                 pcibios_bus_to_resource(dev->bus, res, &region);
1752                                 pci_info(dev, "legacy IDE quirk: reg 0x10: %pR\n",
1753                                          res);
1754                                 region.start = 0x3F6;
1755                                 region.end = 0x3F6;
1756                                 res = &dev->resource[1];
1757                                 res->flags = LEGACY_IO_RESOURCE;
1758                                 pcibios_bus_to_resource(dev->bus, res, &region);
1759                                 pci_info(dev, "legacy IDE quirk: reg 0x14: %pR\n",
1760                                          res);
1761                         }
1762                         if ((progif & 4) == 0) {
1763                                 region.start = 0x170;
1764                                 region.end = 0x177;
1765                                 res = &dev->resource[2];
1766                                 res->flags = LEGACY_IO_RESOURCE;
1767                                 pcibios_bus_to_resource(dev->bus, res, &region);
1768                                 pci_info(dev, "legacy IDE quirk: reg 0x18: %pR\n",
1769                                          res);
1770                                 region.start = 0x376;
1771                                 region.end = 0x376;
1772                                 res = &dev->resource[3];
1773                                 res->flags = LEGACY_IO_RESOURCE;
1774                                 pcibios_bus_to_resource(dev->bus, res, &region);
1775                                 pci_info(dev, "legacy IDE quirk: reg 0x1c: %pR\n",
1776                                          res);
1777                         }
1778                 }
1779                 break;
1780
1781         case PCI_HEADER_TYPE_BRIDGE:                /* bridge header */
1782                 /*
1783                  * The PCI-to-PCI bridge spec requires that subtractive
1784                  * decoding (i.e. transparent) bridge must have programming
1785                  * interface code of 0x01.
1786                  */
1787                 pci_read_irq(dev);
1788                 dev->transparent = ((dev->class & 0xff) == 1);
1789                 pci_read_bases(dev, 2, PCI_ROM_ADDRESS1);
1790                 pci_read_bridge_windows(dev);
1791                 set_pcie_hotplug_bridge(dev);
1792                 pos = pci_find_capability(dev, PCI_CAP_ID_SSVID);
1793                 if (pos) {
1794                         pci_read_config_word(dev, pos + PCI_SSVID_VENDOR_ID, &dev->subsystem_vendor);
1795                         pci_read_config_word(dev, pos + PCI_SSVID_DEVICE_ID, &dev->subsystem_device);
1796                 }
1797                 break;
1798
1799         case PCI_HEADER_TYPE_CARDBUS:               /* CardBus bridge header */
1800                 if (class != PCI_CLASS_BRIDGE_CARDBUS)
1801                         goto bad;
1802                 pci_read_irq(dev);
1803                 pci_read_bases(dev, 1, 0);
1804                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_VENDOR_ID, &dev->subsystem_vendor);
1805                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_ID, &dev->subsystem_device);
1806                 break;
1807
1808         default:                                    /* unknown header */
1809                 pci_err(dev, "unknown header type %02x, ignoring device\n",
1810                         dev->hdr_type);
1811                 return -EIO;
1812
1813         bad:
1814                 pci_err(dev, "ignoring class %#08x (doesn't match header type %02x)\n",
1815                         dev->class, dev->hdr_type);
1816                 dev->class = PCI_CLASS_NOT_DEFINED << 8;
1817         }
1818
1819         /* We found a fine healthy device, go go go... */
1820         return 0;
1821 }
1822
1823 static void pci_configure_mps(struct pci_dev *dev)
1824 {
1825         struct pci_dev *bridge = pci_upstream_bridge(dev);
1826         int mps, mpss, p_mps, rc;
1827
1828         if (!pci_is_pcie(dev) || !bridge || !pci_is_pcie(bridge))
1829                 return;
1830
1831         /* MPS and MRRS fields are of type 'RsvdP' for VFs, short-circuit out */
1832         if (dev->is_virtfn)
1833                 return;
1834
1835         mps = pcie_get_mps(dev);
1836         p_mps = pcie_get_mps(bridge);
1837
1838         if (mps == p_mps)
1839                 return;
1840
1841         if (pcie_bus_config == PCIE_BUS_TUNE_OFF) {
1842                 pci_warn(dev, "Max Payload Size %d, but upstream %s set to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
1843                          mps, pci_name(bridge), p_mps);
1844                 return;
1845         }
1846
1847         /*
1848          * Fancier MPS configuration is done later by
1849          * pcie_bus_configure_settings()
1850          */
1851         if (pcie_bus_config != PCIE_BUS_DEFAULT)
1852                 return;
1853
1854         mpss = 128 << dev->pcie_mpss;
1855         if (mpss < p_mps && pci_pcie_type(bridge) == PCI_EXP_TYPE_ROOT_PORT) {
1856                 pcie_set_mps(bridge, mpss);
1857                 pci_info(dev, "Upstream bridge's Max Payload Size set to %d (was %d, max %d)\n",
1858                          mpss, p_mps, 128 << bridge->pcie_mpss);
1859                 p_mps = pcie_get_mps(bridge);
1860         }
1861
1862         rc = pcie_set_mps(dev, p_mps);
1863         if (rc) {
1864                 pci_warn(dev, "can't set Max Payload Size to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
1865                          p_mps);
1866                 return;
1867         }
1868
1869         pci_info(dev, "Max Payload Size set to %d (was %d, max %d)\n",
1870                  p_mps, mps, mpss);
1871 }
1872
1873 static struct hpp_type0 pci_default_type0 = {
1874         .revision = 1,
1875         .cache_line_size = 8,
1876         .latency_timer = 0x40,
1877         .enable_serr = 0,
1878         .enable_perr = 0,
1879 };
1880
1881 static void program_hpp_type0(struct pci_dev *dev, struct hpp_type0 *hpp)
1882 {
1883         u16 pci_cmd, pci_bctl;
1884
1885         if (!hpp)
1886                 hpp = &pci_default_type0;
1887
1888         if (hpp->revision > 1) {
1889                 pci_warn(dev, "PCI settings rev %d not supported; using defaults\n",
1890                          hpp->revision);
1891                 hpp = &pci_default_type0;
1892         }
1893
1894         pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE, hpp->cache_line_size);
1895         pci_write_config_byte(dev, PCI_LATENCY_TIMER, hpp->latency_timer);
1896         pci_read_config_word(dev, PCI_COMMAND, &pci_cmd);
1897         if (hpp->enable_serr)
1898                 pci_cmd |= PCI_COMMAND_SERR;
1899         if (hpp->enable_perr)
1900                 pci_cmd |= PCI_COMMAND_PARITY;
1901         pci_write_config_word(dev, PCI_COMMAND, pci_cmd);
1902
1903         /* Program bridge control value */
1904         if ((dev->class >> 8) == PCI_CLASS_BRIDGE_PCI) {
1905                 pci_write_config_byte(dev, PCI_SEC_LATENCY_TIMER,
1906                                       hpp->latency_timer);
1907                 pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &pci_bctl);
1908                 if (hpp->enable_perr)
1909                         pci_bctl |= PCI_BRIDGE_CTL_PARITY;
1910                 pci_write_config_word(dev, PCI_BRIDGE_CONTROL, pci_bctl);
1911         }
1912 }
1913
1914 static void program_hpp_type1(struct pci_dev *dev, struct hpp_type1 *hpp)
1915 {
1916         int pos;
1917
1918         if (!hpp)
1919                 return;
1920
1921         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1922         if (!pos)
1923                 return;
1924
1925         pci_warn(dev, "PCI-X settings not supported\n");
1926 }
1927
1928 static bool pcie_root_rcb_set(struct pci_dev *dev)
1929 {
1930         struct pci_dev *rp = pcie_find_root_port(dev);
1931         u16 lnkctl;
1932
1933         if (!rp)
1934                 return false;
1935
1936         pcie_capability_read_word(rp, PCI_EXP_LNKCTL, &lnkctl);
1937         if (lnkctl & PCI_EXP_LNKCTL_RCB)
1938                 return true;
1939
1940         return false;
1941 }
1942
1943 static void program_hpp_type2(struct pci_dev *dev, struct hpp_type2 *hpp)
1944 {
1945         int pos;
1946         u32 reg32;
1947
1948         if (!hpp)
1949                 return;
1950
1951         if (!pci_is_pcie(dev))
1952                 return;
1953
1954         if (hpp->revision > 1) {
1955                 pci_warn(dev, "PCIe settings rev %d not supported\n",
1956                          hpp->revision);
1957                 return;
1958         }
1959
1960         /*
1961          * Don't allow _HPX to change MPS or MRRS settings.  We manage
1962          * those to make sure they're consistent with the rest of the
1963          * platform.
1964          */
1965         hpp->pci_exp_devctl_and |= PCI_EXP_DEVCTL_PAYLOAD |
1966                                     PCI_EXP_DEVCTL_READRQ;
1967         hpp->pci_exp_devctl_or &= ~(PCI_EXP_DEVCTL_PAYLOAD |
1968                                     PCI_EXP_DEVCTL_READRQ);
1969
1970         /* Initialize Device Control Register */
1971         pcie_capability_clear_and_set_word(dev, PCI_EXP_DEVCTL,
1972                         ~hpp->pci_exp_devctl_and, hpp->pci_exp_devctl_or);
1973
1974         /* Initialize Link Control Register */
1975         if (pcie_cap_has_lnkctl(dev)) {
1976
1977                 /*
1978                  * If the Root Port supports Read Completion Boundary of
1979                  * 128, set RCB to 128.  Otherwise, clear it.
1980                  */
1981                 hpp->pci_exp_lnkctl_and |= PCI_EXP_LNKCTL_RCB;
1982                 hpp->pci_exp_lnkctl_or &= ~PCI_EXP_LNKCTL_RCB;
1983                 if (pcie_root_rcb_set(dev))
1984                         hpp->pci_exp_lnkctl_or |= PCI_EXP_LNKCTL_RCB;
1985
1986                 pcie_capability_clear_and_set_word(dev, PCI_EXP_LNKCTL,
1987                         ~hpp->pci_exp_lnkctl_and, hpp->pci_exp_lnkctl_or);
1988         }
1989
1990         /* Find Advanced Error Reporting Enhanced Capability */
1991         pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ERR);
1992         if (!pos)
1993                 return;
1994
1995         /* Initialize Uncorrectable Error Mask Register */
1996         pci_read_config_dword(dev, pos + PCI_ERR_UNCOR_MASK, &reg32);
1997         reg32 = (reg32 & hpp->unc_err_mask_and) | hpp->unc_err_mask_or;
1998         pci_write_config_dword(dev, pos + PCI_ERR_UNCOR_MASK, reg32);
1999
2000         /* Initialize Uncorrectable Error Severity Register */
2001         pci_read_config_dword(dev, pos + PCI_ERR_UNCOR_SEVER, &reg32);
2002         reg32 = (reg32 & hpp->unc_err_sever_and) | hpp->unc_err_sever_or;
2003         pci_write_config_dword(dev, pos + PCI_ERR_UNCOR_SEVER, reg32);
2004
2005         /* Initialize Correctable Error Mask Register */
2006         pci_read_config_dword(dev, pos + PCI_ERR_COR_MASK, &reg32);
2007         reg32 = (reg32 & hpp->cor_err_mask_and) | hpp->cor_err_mask_or;
2008         pci_write_config_dword(dev, pos + PCI_ERR_COR_MASK, reg32);
2009
2010         /* Initialize Advanced Error Capabilities and Control Register */
2011         pci_read_config_dword(dev, pos + PCI_ERR_CAP, &reg32);
2012         reg32 = (reg32 & hpp->adv_err_cap_and) | hpp->adv_err_cap_or;
2013
2014         /* Don't enable ECRC generation or checking if unsupported */
2015         if (!(reg32 & PCI_ERR_CAP_ECRC_GENC))
2016                 reg32 &= ~PCI_ERR_CAP_ECRC_GENE;
2017         if (!(reg32 & PCI_ERR_CAP_ECRC_CHKC))
2018                 reg32 &= ~PCI_ERR_CAP_ECRC_CHKE;
2019         pci_write_config_dword(dev, pos + PCI_ERR_CAP, reg32);
2020
2021         /*
2022          * FIXME: The following two registers are not supported yet.
2023          *
2024          *   o Secondary Uncorrectable Error Severity Register
2025          *   o Secondary Uncorrectable Error Mask Register
2026          */
2027 }
2028
2029 int pci_configure_extended_tags(struct pci_dev *dev, void *ign)
2030 {
2031         struct pci_host_bridge *host;
2032         u32 cap;
2033         u16 ctl;
2034         int ret;
2035
2036         if (!pci_is_pcie(dev))
2037                 return 0;
2038
2039         ret = pcie_capability_read_dword(dev, PCI_EXP_DEVCAP, &cap);
2040         if (ret)
2041                 return 0;
2042
2043         if (!(cap & PCI_EXP_DEVCAP_EXT_TAG))
2044                 return 0;
2045
2046         ret = pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &ctl);
2047         if (ret)
2048                 return 0;
2049
2050         host = pci_find_host_bridge(dev->bus);
2051         if (!host)
2052                 return 0;
2053
2054         /*
2055          * If some device in the hierarchy doesn't handle Extended Tags
2056          * correctly, make sure they're disabled.
2057          */
2058         if (host->no_ext_tags) {
2059                 if (ctl & PCI_EXP_DEVCTL_EXT_TAG) {
2060                         pci_info(dev, "disabling Extended Tags\n");
2061                         pcie_capability_clear_word(dev, PCI_EXP_DEVCTL,
2062                                                    PCI_EXP_DEVCTL_EXT_TAG);
2063                 }
2064                 return 0;
2065         }
2066
2067         if (!(ctl & PCI_EXP_DEVCTL_EXT_TAG)) {
2068                 pci_info(dev, "enabling Extended Tags\n");
2069                 pcie_capability_set_word(dev, PCI_EXP_DEVCTL,
2070                                          PCI_EXP_DEVCTL_EXT_TAG);
2071         }
2072         return 0;
2073 }
2074
2075 /**
2076  * pcie_relaxed_ordering_enabled - Probe for PCIe relaxed ordering enable
2077  * @dev: PCI device to query
2078  *
2079  * Returns true if the device has enabled relaxed ordering attribute.
2080  */
2081 bool pcie_relaxed_ordering_enabled(struct pci_dev *dev)
2082 {
2083         u16 v;
2084
2085         pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &v);
2086
2087         return !!(v & PCI_EXP_DEVCTL_RELAX_EN);
2088 }
2089 EXPORT_SYMBOL(pcie_relaxed_ordering_enabled);
2090
2091 static void pci_configure_relaxed_ordering(struct pci_dev *dev)
2092 {
2093         struct pci_dev *root;
2094
2095         /* PCI_EXP_DEVICE_RELAX_EN is RsvdP in VFs */
2096         if (dev->is_virtfn)
2097                 return;
2098
2099         if (!pcie_relaxed_ordering_enabled(dev))
2100                 return;
2101
2102         /*
2103          * For now, we only deal with Relaxed Ordering issues with Root
2104          * Ports. Peer-to-Peer DMA is another can of worms.
2105          */
2106         root = pci_find_pcie_root_port(dev);
2107         if (!root)
2108                 return;
2109
2110         if (root->dev_flags & PCI_DEV_FLAGS_NO_RELAXED_ORDERING) {
2111                 pcie_capability_clear_word(dev, PCI_EXP_DEVCTL,
2112                                            PCI_EXP_DEVCTL_RELAX_EN);
2113                 pci_info(dev, "Relaxed Ordering disabled because the Root Port didn't support it\n");
2114         }
2115 }
2116
2117 static void pci_configure_ltr(struct pci_dev *dev)
2118 {
2119 #ifdef CONFIG_PCIEASPM
2120         struct pci_host_bridge *host = pci_find_host_bridge(dev->bus);
2121         struct pci_dev *bridge;
2122         u32 cap, ctl;
2123
2124         if (!pci_is_pcie(dev))
2125                 return;
2126
2127         pcie_capability_read_dword(dev, PCI_EXP_DEVCAP2, &cap);
2128         if (!(cap & PCI_EXP_DEVCAP2_LTR))
2129                 return;
2130
2131         pcie_capability_read_dword(dev, PCI_EXP_DEVCTL2, &ctl);
2132         if (ctl & PCI_EXP_DEVCTL2_LTR_EN) {
2133                 if (pci_pcie_type(dev) == PCI_EXP_TYPE_ROOT_PORT) {
2134                         dev->ltr_path = 1;
2135                         return;
2136                 }
2137
2138                 bridge = pci_upstream_bridge(dev);
2139                 if (bridge && bridge->ltr_path)
2140                         dev->ltr_path = 1;
2141
2142                 return;
2143         }
2144
2145         if (!host->native_ltr)
2146                 return;
2147
2148         /*
2149          * Software must not enable LTR in an Endpoint unless the Root
2150          * Complex and all intermediate Switches indicate support for LTR.
2151          * PCIe r4.0, sec 6.18.
2152          */
2153         if (pci_pcie_type(dev) == PCI_EXP_TYPE_ROOT_PORT ||
2154             ((bridge = pci_upstream_bridge(dev)) &&
2155               bridge->ltr_path)) {
2156                 pcie_capability_set_word(dev, PCI_EXP_DEVCTL2,
2157                                          PCI_EXP_DEVCTL2_LTR_EN);
2158                 dev->ltr_path = 1;
2159         }
2160 #endif
2161 }
2162
2163 static void pci_configure_eetlp_prefix(struct pci_dev *dev)
2164 {
2165 #ifdef CONFIG_PCI_PASID
2166         struct pci_dev *bridge;
2167         int pcie_type;
2168         u32 cap;
2169
2170         if (!pci_is_pcie(dev))
2171                 return;
2172
2173         pcie_capability_read_dword(dev, PCI_EXP_DEVCAP2, &cap);
2174         if (!(cap & PCI_EXP_DEVCAP2_EE_PREFIX))
2175                 return;
2176
2177         pcie_type = pci_pcie_type(dev);
2178         if (pcie_type == PCI_EXP_TYPE_ROOT_PORT ||
2179             pcie_type == PCI_EXP_TYPE_RC_END)
2180                 dev->eetlp_prefix_path = 1;
2181         else {
2182                 bridge = pci_upstream_bridge(dev);
2183                 if (bridge && bridge->eetlp_prefix_path)
2184                         dev->eetlp_prefix_path = 1;
2185         }
2186 #endif
2187 }
2188
2189 static void pci_configure_serr(struct pci_dev *dev)
2190 {
2191         u16 control;
2192
2193         if (dev->hdr_type == PCI_HEADER_TYPE_BRIDGE) {
2194
2195                 /*
2196                  * A bridge will not forward ERR_ messages coming from an
2197                  * endpoint unless SERR# forwarding is enabled.
2198                  */
2199                 pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &control);
2200                 if (!(control & PCI_BRIDGE_CTL_SERR)) {
2201                         control |= PCI_BRIDGE_CTL_SERR;
2202                         pci_write_config_word(dev, PCI_BRIDGE_CONTROL, control);
2203                 }
2204         }
2205 }
2206
2207 static void pci_configure_device(struct pci_dev *dev)
2208 {
2209         struct hotplug_params hpp;
2210         int ret;
2211
2212         pci_configure_mps(dev);
2213         pci_configure_extended_tags(dev, NULL);
2214         pci_configure_relaxed_ordering(dev);
2215         pci_configure_ltr(dev);
2216         pci_configure_eetlp_prefix(dev);
2217         pci_configure_serr(dev);
2218
2219         memset(&hpp, 0, sizeof(hpp));
2220         ret = pci_get_hp_params(dev, &hpp);
2221         if (ret)
2222                 return;
2223
2224         program_hpp_type2(dev, hpp.t2);
2225         program_hpp_type1(dev, hpp.t1);
2226         program_hpp_type0(dev, hpp.t0);
2227 }
2228
2229 static void pci_release_capabilities(struct pci_dev *dev)
2230 {
2231         pci_aer_exit(dev);
2232         pci_vpd_release(dev);
2233         pci_iov_release(dev);
2234         pci_free_cap_save_buffers(dev);
2235 }
2236
2237 /**
2238  * pci_release_dev - Free a PCI device structure when all users of it are
2239  *                   finished
2240  * @dev: device that's been disconnected
2241  *
2242  * Will be called only by the device core when all users of this PCI device are
2243  * done.
2244  */
2245 static void pci_release_dev(struct device *dev)
2246 {
2247         struct pci_dev *pci_dev;
2248
2249         pci_dev = to_pci_dev(dev);
2250         pci_release_capabilities(pci_dev);
2251         pci_release_of_node(pci_dev);
2252         pcibios_release_device(pci_dev);
2253         pci_bus_put(pci_dev->bus);
2254         kfree(pci_dev->driver_override);
2255         bitmap_free(pci_dev->dma_alias_mask);
2256         kfree(pci_dev);
2257 }
2258
2259 struct pci_dev *pci_alloc_dev(struct pci_bus *bus)
2260 {
2261         struct pci_dev *dev;
2262
2263         dev = kzalloc(sizeof(struct pci_dev), GFP_KERNEL);
2264         if (!dev)
2265                 return NULL;
2266
2267         INIT_LIST_HEAD(&dev->bus_list);
2268         dev->dev.type = &pci_dev_type;
2269         dev->bus = pci_bus_get(bus);
2270
2271         return dev;
2272 }
2273 EXPORT_SYMBOL(pci_alloc_dev);
2274
2275 static bool pci_bus_crs_vendor_id(u32 l)
2276 {
2277         return (l & 0xffff) == 0x0001;
2278 }
2279
2280 static bool pci_bus_wait_crs(struct pci_bus *bus, int devfn, u32 *l,
2281                              int timeout)
2282 {
2283         int delay = 1;
2284
2285         if (!pci_bus_crs_vendor_id(*l))
2286                 return true;    /* not a CRS completion */
2287
2288         if (!timeout)
2289                 return false;   /* CRS, but caller doesn't want to wait */
2290
2291         /*
2292          * We got the reserved Vendor ID that indicates a completion with
2293          * Configuration Request Retry Status (CRS).  Retry until we get a
2294          * valid Vendor ID or we time out.
2295          */
2296         while (pci_bus_crs_vendor_id(*l)) {
2297                 if (delay > timeout) {
2298                         pr_warn("pci %04x:%02x:%02x.%d: not ready after %dms; giving up\n",
2299                                 pci_domain_nr(bus), bus->number,
2300                                 PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2301
2302                         return false;
2303                 }
2304                 if (delay >= 1000)
2305                         pr_info("pci %04x:%02x:%02x.%d: not ready after %dms; waiting\n",
2306                                 pci_domain_nr(bus), bus->number,
2307                                 PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2308
2309                 msleep(delay);
2310                 delay *= 2;
2311
2312                 if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
2313                         return false;
2314         }
2315
2316         if (delay >= 1000)
2317                 pr_info("pci %04x:%02x:%02x.%d: ready after %dms\n",
2318                         pci_domain_nr(bus), bus->number,
2319                         PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2320
2321         return true;
2322 }
2323
2324 bool pci_bus_generic_read_dev_vendor_id(struct pci_bus *bus, int devfn, u32 *l,
2325                                         int timeout)
2326 {
2327         if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
2328                 return false;
2329
2330         /* Some broken boards return 0 or ~0 if a slot is empty: */
2331         if (*l == 0xffffffff || *l == 0x00000000 ||
2332             *l == 0x0000ffff || *l == 0xffff0000)
2333                 return false;
2334
2335         if (pci_bus_crs_vendor_id(*l))
2336                 return pci_bus_wait_crs(bus, devfn, l, timeout);
2337
2338         return true;
2339 }
2340
2341 bool pci_bus_read_dev_vendor_id(struct pci_bus *bus, int devfn, u32 *l,
2342                                 int timeout)
2343 {
2344 #ifdef CONFIG_PCI_QUIRKS
2345         struct pci_dev *bridge = bus->self;
2346
2347         /*
2348          * Certain IDT switches have an issue where they improperly trigger
2349          * ACS Source Validation errors on completions for config reads.
2350          */
2351         if (bridge && bridge->vendor == PCI_VENDOR_ID_IDT &&
2352             bridge->device == 0x80b5)
2353                 return pci_idt_bus_quirk(bus, devfn, l, timeout);
2354 #endif
2355
2356         return pci_bus_generic_read_dev_vendor_id(bus, devfn, l, timeout);
2357 }
2358 EXPORT_SYMBOL(pci_bus_read_dev_vendor_id);
2359
2360 /*
2361  * Read the config data for a PCI device, sanity-check it,
2362  * and fill in the dev structure.
2363  */
2364 static struct pci_dev *pci_scan_device(struct pci_bus *bus, int devfn)
2365 {
2366         struct pci_dev *dev;
2367         u32 l;
2368
2369         if (!pci_bus_read_dev_vendor_id(bus, devfn, &l, 60*1000))
2370                 return NULL;
2371
2372         dev = pci_alloc_dev(bus);
2373         if (!dev)
2374                 return NULL;
2375
2376         dev->devfn = devfn;
2377         dev->vendor = l & 0xffff;
2378         dev->device = (l >> 16) & 0xffff;
2379
2380         pci_set_of_node(dev);
2381
2382         if (pci_setup_device(dev)) {
2383                 pci_bus_put(dev->bus);
2384                 kfree(dev);
2385                 return NULL;
2386         }
2387
2388         return dev;
2389 }
2390
2391 static void pcie_report_downtraining(struct pci_dev *dev)
2392 {
2393         if (!pci_is_pcie(dev))
2394                 return;
2395
2396         /* Look from the device up to avoid downstream ports with no devices */
2397         if ((pci_pcie_type(dev) != PCI_EXP_TYPE_ENDPOINT) &&
2398             (pci_pcie_type(dev) != PCI_EXP_TYPE_LEG_END) &&
2399             (pci_pcie_type(dev) != PCI_EXP_TYPE_UPSTREAM))
2400                 return;
2401
2402         /* Multi-function PCIe devices share the same link/status */
2403         if (PCI_FUNC(dev->devfn) != 0 || dev->is_virtfn)
2404                 return;
2405
2406         /* Print link status only if the device is constrained by the fabric */
2407         __pcie_print_link_status(dev, false);
2408 }
2409
2410 static void pci_init_capabilities(struct pci_dev *dev)
2411 {
2412         /* Enhanced Allocation */
2413         pci_ea_init(dev);
2414
2415         /* Setup MSI caps & disable MSI/MSI-X interrupts */
2416         pci_msi_setup_pci_dev(dev);
2417
2418         /* Buffers for saving PCIe and PCI-X capabilities */
2419         pci_allocate_cap_save_buffers(dev);
2420
2421         /* Power Management */
2422         pci_pm_init(dev);
2423
2424         /* Vital Product Data */
2425         pci_vpd_init(dev);
2426
2427         /* Alternative Routing-ID Forwarding */
2428         pci_configure_ari(dev);
2429
2430         /* Single Root I/O Virtualization */
2431         pci_iov_init(dev);
2432
2433         /* Address Translation Services */
2434         pci_ats_init(dev);
2435
2436         /* Enable ACS P2P upstream forwarding */
2437         pci_enable_acs(dev);
2438
2439         /* Precision Time Measurement */
2440         pci_ptm_init(dev);
2441
2442         /* Advanced Error Reporting */
2443         pci_aer_init(dev);
2444
2445         pcie_report_downtraining(dev);
2446
2447         if (pci_probe_reset_function(dev) == 0)
2448                 dev->reset_fn = 1;
2449 }
2450
2451 /*
2452  * This is the equivalent of pci_host_bridge_msi_domain() that acts on
2453  * devices. Firmware interfaces that can select the MSI domain on a
2454  * per-device basis should be called from here.
2455  */
2456 static struct irq_domain *pci_dev_msi_domain(struct pci_dev *dev)
2457 {
2458         struct irq_domain *d;
2459
2460         /*
2461          * If a domain has been set through the pcibios_add_device()
2462          * callback, then this is the one (platform code knows best).
2463          */
2464         d = dev_get_msi_domain(&dev->dev);
2465         if (d)
2466                 return d;
2467
2468         /*
2469          * Let's see if we have a firmware interface able to provide
2470          * the domain.
2471          */
2472         d = pci_msi_get_device_domain(dev);
2473         if (d)
2474                 return d;
2475
2476         return NULL;
2477 }
2478
2479 static void pci_set_msi_domain(struct pci_dev *dev)
2480 {
2481         struct irq_domain *d;
2482
2483         /*
2484          * If the platform or firmware interfaces cannot supply a
2485          * device-specific MSI domain, then inherit the default domain
2486          * from the host bridge itself.
2487          */
2488         d = pci_dev_msi_domain(dev);
2489         if (!d)
2490                 d = dev_get_msi_domain(&dev->bus->dev);
2491
2492         dev_set_msi_domain(&dev->dev, d);
2493 }
2494
2495 void pci_device_add(struct pci_dev *dev, struct pci_bus *bus)
2496 {
2497         int ret;
2498
2499         pci_configure_device(dev);
2500
2501         device_initialize(&dev->dev);
2502         dev->dev.release = pci_release_dev;
2503
2504         set_dev_node(&dev->dev, pcibus_to_node(bus));
2505         dev->dev.dma_mask = &dev->dma_mask;
2506         dev->dev.dma_parms = &dev->dma_parms;
2507         dev->dev.coherent_dma_mask = 0xffffffffull;
2508
2509         dma_set_max_seg_size(&dev->dev, 65536);
2510         dma_set_seg_boundary(&dev->dev, 0xffffffff);
2511
2512         /* Fix up broken headers */
2513         pci_fixup_device(pci_fixup_header, dev);
2514
2515         /* Moved out from quirk header fixup code */
2516         pci_reassigndev_resource_alignment(dev);
2517
2518         /* Clear the state_saved flag */
2519         dev->state_saved = false;
2520
2521         /* Initialize various capabilities */
2522         pci_init_capabilities(dev);
2523
2524         /*
2525          * Add the device to our list of discovered devices
2526          * and the bus list for fixup functions, etc.
2527          */
2528         down_write(&pci_bus_sem);
2529         list_add_tail(&dev->bus_list, &bus->devices);
2530         up_write(&pci_bus_sem);
2531
2532         ret = pcibios_add_device(dev);
2533         WARN_ON(ret < 0);
2534
2535         /* Set up MSI IRQ domain */
2536         pci_set_msi_domain(dev);
2537
2538         /* Notifier could use PCI capabilities */
2539         dev->match_driver = false;
2540         ret = device_add(&dev->dev);
2541         WARN_ON(ret < 0);
2542 }
2543
2544 struct pci_dev *pci_scan_single_device(struct pci_bus *bus, int devfn)
2545 {
2546         struct pci_dev *dev;
2547
2548         dev = pci_get_slot(bus, devfn);
2549         if (dev) {
2550                 pci_dev_put(dev);
2551                 return dev;
2552         }
2553
2554         dev = pci_scan_device(bus, devfn);
2555         if (!dev)
2556                 return NULL;
2557
2558         pci_device_add(dev, bus);
2559
2560         return dev;
2561 }
2562 EXPORT_SYMBOL(pci_scan_single_device);
2563
2564 static unsigned next_fn(struct pci_bus *bus, struct pci_dev *dev, unsigned fn)
2565 {
2566         int pos;
2567         u16 cap = 0;
2568         unsigned next_fn;
2569
2570         if (pci_ari_enabled(bus)) {
2571                 if (!dev)
2572                         return 0;
2573                 pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ARI);
2574                 if (!pos)
2575                         return 0;
2576
2577                 pci_read_config_word(dev, pos + PCI_ARI_CAP, &cap);
2578                 next_fn = PCI_ARI_CAP_NFN(cap);
2579                 if (next_fn <= fn)
2580                         return 0;       /* protect against malformed list */
2581
2582                 return next_fn;
2583         }
2584
2585         /* dev may be NULL for non-contiguous multifunction devices */
2586         if (!dev || dev->multifunction)
2587                 return (fn + 1) % 8;
2588
2589         return 0;
2590 }
2591
2592 static int only_one_child(struct pci_bus *bus)
2593 {
2594         struct pci_dev *bridge = bus->self;
2595
2596         /*
2597          * Systems with unusual topologies set PCI_SCAN_ALL_PCIE_DEVS so
2598          * we scan for all possible devices, not just Device 0.
2599          */
2600         if (pci_has_flag(PCI_SCAN_ALL_PCIE_DEVS))
2601                 return 0;
2602
2603         /*
2604          * A PCIe Downstream Port normally leads to a Link with only Device
2605          * 0 on it (PCIe spec r3.1, sec 7.3.1).  As an optimization, scan
2606          * only for Device 0 in that situation.
2607          *
2608          * Checking has_secondary_link is a hack to identify Downstream
2609          * Ports because sometimes Switches are configured such that the
2610          * PCIe Port Type labels are backwards.
2611          */
2612         if (bridge && pci_is_pcie(bridge) && bridge->has_secondary_link)
2613                 return 1;
2614
2615         return 0;
2616 }
2617
2618 /**
2619  * pci_scan_slot - Scan a PCI slot on a bus for devices
2620  * @bus: PCI bus to scan
2621  * @devfn: slot number to scan (must have zero function)
2622  *
2623  * Scan a PCI slot on the specified PCI bus for devices, adding
2624  * discovered devices to the @bus->devices list.  New devices
2625  * will not have is_added set.
2626  *
2627  * Returns the number of new devices found.
2628  */
2629 int pci_scan_slot(struct pci_bus *bus, int devfn)
2630 {
2631         unsigned fn, nr = 0;
2632         struct pci_dev *dev;
2633
2634         if (only_one_child(bus) && (devfn > 0))
2635                 return 0; /* Already scanned the entire slot */
2636
2637         dev = pci_scan_single_device(bus, devfn);
2638         if (!dev)
2639                 return 0;
2640         if (!pci_dev_is_added(dev))
2641                 nr++;
2642
2643         for (fn = next_fn(bus, dev, 0); fn > 0; fn = next_fn(bus, dev, fn)) {
2644                 dev = pci_scan_single_device(bus, devfn + fn);
2645                 if (dev) {
2646                         if (!pci_dev_is_added(dev))
2647                                 nr++;
2648                         dev->multifunction = 1;
2649                 }
2650         }
2651
2652         /* Only one slot has PCIe device */
2653         if (bus->self && nr)
2654                 pcie_aspm_init_link_state(bus->self);
2655
2656         return nr;
2657 }
2658 EXPORT_SYMBOL(pci_scan_slot);
2659
2660 static int pcie_find_smpss(struct pci_dev *dev, void *data)
2661 {
2662         u8 *smpss = data;
2663
2664         if (!pci_is_pcie(dev))
2665                 return 0;
2666
2667         /*
2668          * We don't have a way to change MPS settings on devices that have
2669          * drivers attached.  A hot-added device might support only the minimum
2670          * MPS setting (MPS=128).  Therefore, if the fabric contains a bridge
2671          * where devices may be hot-added, we limit the fabric MPS to 128 so
2672          * hot-added devices will work correctly.
2673          *
2674          * However, if we hot-add a device to a slot directly below a Root
2675          * Port, it's impossible for there to be other existing devices below
2676          * the port.  We don't limit the MPS in this case because we can
2677          * reconfigure MPS on both the Root Port and the hot-added device,
2678          * and there are no other devices involved.
2679          *
2680          * Note that this PCIE_BUS_SAFE path assumes no peer-to-peer DMA.
2681          */
2682         if (dev->is_hotplug_bridge &&
2683             pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT)
2684                 *smpss = 0;
2685
2686         if (*smpss > dev->pcie_mpss)
2687                 *smpss = dev->pcie_mpss;
2688
2689         return 0;
2690 }
2691
2692 static void pcie_write_mps(struct pci_dev *dev, int mps)
2693 {
2694         int rc;
2695
2696         if (pcie_bus_config == PCIE_BUS_PERFORMANCE) {
2697                 mps = 128 << dev->pcie_mpss;
2698
2699                 if (pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT &&
2700                     dev->bus->self)
2701
2702                         /*
2703                          * For "Performance", the assumption is made that
2704                          * downstream communication will never be larger than
2705                          * the MRRS.  So, the MPS only needs to be configured
2706                          * for the upstream communication.  This being the case,
2707                          * walk from the top down and set the MPS of the child
2708                          * to that of the parent bus.
2709                          *
2710                          * Configure the device MPS with the smaller of the
2711                          * device MPSS or the bridge MPS (which is assumed to be
2712                          * properly configured at this point to the largest
2713                          * allowable MPS based on its parent bus).
2714                          */
2715                         mps = min(mps, pcie_get_mps(dev->bus->self));
2716         }
2717
2718         rc = pcie_set_mps(dev, mps);
2719         if (rc)
2720                 pci_err(dev, "Failed attempting to set the MPS\n");
2721 }
2722
2723 static void pcie_write_mrrs(struct pci_dev *dev)
2724 {
2725         int rc, mrrs;
2726
2727         /*
2728          * In the "safe" case, do not configure the MRRS.  There appear to be
2729          * issues with setting MRRS to 0 on a number of devices.
2730          */
2731         if (pcie_bus_config != PCIE_BUS_PERFORMANCE)
2732                 return;
2733
2734         /*
2735          * For max performance, the MRRS must be set to the largest supported
2736          * value.  However, it cannot be configured larger than the MPS the
2737          * device or the bus can support.  This should already be properly
2738          * configured by a prior call to pcie_write_mps().
2739          */
2740         mrrs = pcie_get_mps(dev);
2741
2742         /*
2743          * MRRS is a R/W register.  Invalid values can be written, but a
2744          * subsequent read will verify if the value is acceptable or not.
2745          * If the MRRS value provided is not acceptable (e.g., too large),
2746          * shrink the value until it is acceptable to the HW.
2747          */
2748         while (mrrs != pcie_get_readrq(dev) && mrrs >= 128) {
2749                 rc = pcie_set_readrq(dev, mrrs);
2750                 if (!rc)
2751                         break;
2752
2753                 pci_warn(dev, "Failed attempting to set the MRRS\n");
2754                 mrrs /= 2;
2755         }
2756
2757         if (mrrs < 128)
2758                 pci_err(dev, "MRRS was unable to be configured with a safe value.  If problems are experienced, try running with pci=pcie_bus_safe\n");
2759 }
2760
2761 static int pcie_bus_configure_set(struct pci_dev *dev, void *data)
2762 {
2763         int mps, orig_mps;
2764
2765         if (!pci_is_pcie(dev))
2766                 return 0;
2767
2768         if (pcie_bus_config == PCIE_BUS_TUNE_OFF ||
2769             pcie_bus_config == PCIE_BUS_DEFAULT)
2770                 return 0;
2771
2772         mps = 128 << *(u8 *)data;
2773         orig_mps = pcie_get_mps(dev);
2774
2775         pcie_write_mps(dev, mps);
2776         pcie_write_mrrs(dev);
2777
2778         pci_info(dev, "Max Payload Size set to %4d/%4d (was %4d), Max Read Rq %4d\n",
2779                  pcie_get_mps(dev), 128 << dev->pcie_mpss,
2780                  orig_mps, pcie_get_readrq(dev));
2781
2782         return 0;
2783 }
2784
2785 /*
2786  * pcie_bus_configure_settings() requires that pci_walk_bus work in a top-down,
2787  * parents then children fashion.  If this changes, then this code will not
2788  * work as designed.
2789  */
2790 void pcie_bus_configure_settings(struct pci_bus *bus)
2791 {
2792         u8 smpss = 0;
2793
2794         if (!bus->self)
2795                 return;
2796
2797         if (!pci_is_pcie(bus->self))
2798                 return;
2799
2800         /*
2801          * FIXME - Peer to peer DMA is possible, though the endpoint would need
2802          * to be aware of the MPS of the destination.  To work around this,
2803          * simply force the MPS of the entire system to the smallest possible.
2804          */
2805         if (pcie_bus_config == PCIE_BUS_PEER2PEER)
2806                 smpss = 0;
2807
2808         if (pcie_bus_config == PCIE_BUS_SAFE) {
2809                 smpss = bus->self->pcie_mpss;
2810
2811                 pcie_find_smpss(bus->self, &smpss);
2812                 pci_walk_bus(bus, pcie_find_smpss, &smpss);
2813         }
2814
2815         pcie_bus_configure_set(bus->self, &smpss);
2816         pci_walk_bus(bus, pcie_bus_configure_set, &smpss);
2817 }
2818 EXPORT_SYMBOL_GPL(pcie_bus_configure_settings);
2819
2820 /*
2821  * Called after each bus is probed, but before its children are examined.  This
2822  * is marked as __weak because multiple architectures define it.
2823  */
2824 void __weak pcibios_fixup_bus(struct pci_bus *bus)
2825 {
2826        /* nothing to do, expected to be removed in the future */
2827 }
2828
2829 /**
2830  * pci_scan_child_bus_extend() - Scan devices below a bus
2831  * @bus: Bus to scan for devices
2832  * @available_buses: Total number of buses available (%0 does not try to
2833  *                   extend beyond the minimal)
2834  *
2835  * Scans devices below @bus including subordinate buses. Returns new
2836  * subordinate number including all the found devices. Passing
2837  * @available_buses causes the remaining bus space to be distributed
2838  * equally between hotplug-capable bridges to allow future extension of the
2839  * hierarchy.
2840  */
2841 static unsigned int pci_scan_child_bus_extend(struct pci_bus *bus,
2842                                               unsigned int available_buses)
2843 {
2844         unsigned int used_buses, normal_bridges = 0, hotplug_bridges = 0;
2845         unsigned int start = bus->busn_res.start;
2846         unsigned int devfn, fn, cmax, max = start;
2847         struct pci_dev *dev;
2848         int nr_devs;
2849
2850         dev_dbg(&bus->dev, "scanning bus\n");
2851
2852         /* Go find them, Rover! */
2853         for (devfn = 0; devfn < 256; devfn += 8) {
2854                 nr_devs = pci_scan_slot(bus, devfn);
2855
2856                 /*
2857                  * The Jailhouse hypervisor may pass individual functions of a
2858                  * multi-function device to a guest without passing function 0.
2859                  * Look for them as well.
2860                  */
2861                 if (jailhouse_paravirt() && nr_devs == 0) {
2862                         for (fn = 1; fn < 8; fn++) {
2863                                 dev = pci_scan_single_device(bus, devfn + fn);
2864                                 if (dev)
2865                                         dev->multifunction = 1;
2866                         }
2867                 }
2868         }
2869
2870         /* Reserve buses for SR-IOV capability */
2871         used_buses = pci_iov_bus_range(bus);
2872         max += used_buses;
2873
2874         /*
2875          * After performing arch-dependent fixup of the bus, look behind
2876          * all PCI-to-PCI bridges on this bus.
2877          */
2878         if (!bus->is_added) {
2879                 dev_dbg(&bus->dev, "fixups for bus\n");
2880                 pcibios_fixup_bus(bus);
2881                 bus->is_added = 1;
2882         }
2883
2884         /*
2885          * Calculate how many hotplug bridges and normal bridges there
2886          * are on this bus. We will distribute the additional available
2887          * buses between hotplug bridges.
2888          */
2889         for_each_pci_bridge(dev, bus) {
2890                 if (dev->is_hotplug_bridge)
2891                         hotplug_bridges++;
2892                 else
2893                         normal_bridges++;
2894         }
2895
2896         /*
2897          * Scan bridges that are already configured. We don't touch them
2898          * unless they are misconfigured (which will be done in the second
2899          * scan below).
2900          */
2901         for_each_pci_bridge(dev, bus) {
2902                 cmax = max;
2903                 max = pci_scan_bridge_extend(bus, dev, max, 0, 0);
2904
2905                 /*
2906                  * Reserve one bus for each bridge now to avoid extending
2907                  * hotplug bridges too much during the second scan below.
2908                  */
2909                 used_buses++;
2910                 if (cmax - max > 1)
2911                         used_buses += cmax - max - 1;
2912         }
2913
2914         /* Scan bridges that need to be reconfigured */
2915         for_each_pci_bridge(dev, bus) {
2916                 unsigned int buses = 0;
2917
2918                 if (!hotplug_bridges && normal_bridges == 1) {
2919
2920                         /*
2921                          * There is only one bridge on the bus (upstream
2922                          * port) so it gets all available buses which it
2923                          * can then distribute to the possible hotplug
2924                          * bridges below.
2925                          */
2926                         buses = available_buses;
2927                 } else if (dev->is_hotplug_bridge) {
2928
2929                         /*
2930                          * Distribute the extra buses between hotplug
2931                          * bridges if any.
2932                          */
2933                         buses = available_buses / hotplug_bridges;
2934                         buses = min(buses, available_buses - used_buses + 1);
2935                 }
2936
2937                 cmax = max;
2938                 max = pci_scan_bridge_extend(bus, dev, cmax, buses, 1);
2939                 /* One bus is already accounted so don't add it again */
2940                 if (max - cmax > 1)
2941                         used_buses += max - cmax - 1;
2942         }
2943
2944         /*
2945          * Make sure a hotplug bridge has at least the minimum requested
2946          * number of buses but allow it to grow up to the maximum available
2947          * bus number of there is room.
2948          */
2949         if (bus->self && bus->self->is_hotplug_bridge) {
2950                 used_buses = max_t(unsigned int, available_buses,
2951                                    pci_hotplug_bus_size - 1);
2952                 if (max - start < used_buses) {
2953                         max = start + used_buses;
2954
2955                         /* Do not allocate more buses than we have room left */
2956                         if (max > bus->busn_res.end)
2957                                 max = bus->busn_res.end;
2958
2959                         dev_dbg(&bus->dev, "%pR extended by %#02x\n",
2960                                 &bus->busn_res, max - start);
2961                 }
2962         }
2963
2964         /*
2965          * We've scanned the bus and so we know all about what's on
2966          * the other side of any bridges that may be on this bus plus
2967          * any devices.
2968          *
2969          * Return how far we've got finding sub-buses.
2970          */
2971         dev_dbg(&bus->dev, "bus scan returning with max=%02x\n", max);
2972         return max;
2973 }
2974
2975 /**
2976  * pci_scan_child_bus() - Scan devices below a bus
2977  * @bus: Bus to scan for devices
2978  *
2979  * Scans devices below @bus including subordinate buses. Returns new
2980  * subordinate number including all the found devices.
2981  */
2982 unsigned int pci_scan_child_bus(struct pci_bus *bus)
2983 {
2984         return pci_scan_child_bus_extend(bus, 0);
2985 }
2986 EXPORT_SYMBOL_GPL(pci_scan_child_bus);
2987
2988 /**
2989  * pcibios_root_bridge_prepare - Platform-specific host bridge setup
2990  * @bridge: Host bridge to set up
2991  *
2992  * Default empty implementation.  Replace with an architecture-specific setup
2993  * routine, if necessary.
2994  */
2995 int __weak pcibios_root_bridge_prepare(struct pci_host_bridge *bridge)
2996 {
2997         return 0;
2998 }
2999
3000 void __weak pcibios_add_bus(struct pci_bus *bus)
3001 {
3002 }
3003
3004 void __weak pcibios_remove_bus(struct pci_bus *bus)
3005 {
3006 }
3007
3008 struct pci_bus *pci_create_root_bus(struct device *parent, int bus,
3009                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
3010 {
3011         int error;
3012         struct pci_host_bridge *bridge;
3013
3014         bridge = pci_alloc_host_bridge(0);
3015         if (!bridge)
3016                 return NULL;
3017
3018         bridge->dev.parent = parent;
3019
3020         list_splice_init(resources, &bridge->windows);
3021         bridge->sysdata = sysdata;
3022         bridge->busnr = bus;
3023         bridge->ops = ops;
3024
3025         error = pci_register_host_bridge(bridge);
3026         if (error < 0)
3027                 goto err_out;
3028
3029         return bridge->bus;
3030
3031 err_out:
3032         kfree(bridge);
3033         return NULL;
3034 }
3035 EXPORT_SYMBOL_GPL(pci_create_root_bus);
3036
3037 int pci_host_probe(struct pci_host_bridge *bridge)
3038 {
3039         struct pci_bus *bus, *child;
3040         int ret;
3041
3042         ret = pci_scan_root_bus_bridge(bridge);
3043         if (ret < 0) {
3044                 dev_err(bridge->dev.parent, "Scanning root bridge failed");
3045                 return ret;
3046         }
3047
3048         bus = bridge->bus;
3049
3050         /*
3051          * We insert PCI resources into the iomem_resource and
3052          * ioport_resource trees in either pci_bus_claim_resources()
3053          * or pci_bus_assign_resources().
3054          */
3055         if (pci_has_flag(PCI_PROBE_ONLY)) {
3056                 pci_bus_claim_resources(bus);
3057         } else {
3058                 pci_bus_size_bridges(bus);
3059                 pci_bus_assign_resources(bus);
3060
3061                 list_for_each_entry(child, &bus->children, node)
3062                         pcie_bus_configure_settings(child);
3063         }
3064
3065         pci_bus_add_devices(bus);
3066         return 0;
3067 }
3068 EXPORT_SYMBOL_GPL(pci_host_probe);
3069
3070 int pci_bus_insert_busn_res(struct pci_bus *b, int bus, int bus_max)
3071 {
3072         struct resource *res = &b->busn_res;
3073         struct resource *parent_res, *conflict;
3074
3075         res->start = bus;
3076         res->end = bus_max;
3077         res->flags = IORESOURCE_BUS;
3078
3079         if (!pci_is_root_bus(b))
3080                 parent_res = &b->parent->busn_res;
3081         else {
3082                 parent_res = get_pci_domain_busn_res(pci_domain_nr(b));
3083                 res->flags |= IORESOURCE_PCI_FIXED;
3084         }
3085
3086         conflict = request_resource_conflict(parent_res, res);
3087
3088         if (conflict)
3089                 dev_printk(KERN_DEBUG, &b->dev,
3090                            "busn_res: can not insert %pR under %s%pR (conflicts with %s %pR)\n",
3091                             res, pci_is_root_bus(b) ? "domain " : "",
3092                             parent_res, conflict->name, conflict);
3093
3094         return conflict == NULL;
3095 }
3096
3097 int pci_bus_update_busn_res_end(struct pci_bus *b, int bus_max)
3098 {
3099         struct resource *res = &b->busn_res;
3100         struct resource old_res = *res;
3101         resource_size_t size;
3102         int ret;
3103
3104         if (res->start > bus_max)
3105                 return -EINVAL;
3106
3107         size = bus_max - res->start + 1;
3108         ret = adjust_resource(res, res->start, size);
3109         dev_printk(KERN_DEBUG, &b->dev,
3110                         "busn_res: %pR end %s updated to %02x\n",
3111                         &old_res, ret ? "can not be" : "is", bus_max);
3112
3113         if (!ret && !res->parent)
3114                 pci_bus_insert_busn_res(b, res->start, res->end);
3115
3116         return ret;
3117 }
3118
3119 void pci_bus_release_busn_res(struct pci_bus *b)
3120 {
3121         struct resource *res = &b->busn_res;
3122         int ret;
3123
3124         if (!res->flags || !res->parent)
3125                 return;
3126
3127         ret = release_resource(res);
3128         dev_printk(KERN_DEBUG, &b->dev,
3129                         "busn_res: %pR %s released\n",
3130                         res, ret ? "can not be" : "is");
3131 }
3132
3133 int pci_scan_root_bus_bridge(struct pci_host_bridge *bridge)
3134 {
3135         struct resource_entry *window;
3136         bool found = false;
3137         struct pci_bus *b;
3138         int max, bus, ret;
3139
3140         if (!bridge)
3141                 return -EINVAL;
3142
3143         resource_list_for_each_entry(window, &bridge->windows)
3144                 if (window->res->flags & IORESOURCE_BUS) {
3145                         found = true;
3146                         break;
3147                 }
3148
3149         ret = pci_register_host_bridge(bridge);
3150         if (ret < 0)
3151                 return ret;
3152
3153         b = bridge->bus;
3154         bus = bridge->busnr;
3155
3156         if (!found) {
3157                 dev_info(&b->dev,
3158                  "No busn resource found for root bus, will use [bus %02x-ff]\n",
3159                         bus);
3160                 pci_bus_insert_busn_res(b, bus, 255);
3161         }
3162
3163         max = pci_scan_child_bus(b);
3164
3165         if (!found)
3166                 pci_bus_update_busn_res_end(b, max);
3167
3168         return 0;
3169 }
3170 EXPORT_SYMBOL(pci_scan_root_bus_bridge);
3171
3172 struct pci_bus *pci_scan_root_bus(struct device *parent, int bus,
3173                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
3174 {
3175         struct resource_entry *window;
3176         bool found = false;
3177         struct pci_bus *b;
3178         int max;
3179
3180         resource_list_for_each_entry(window, resources)
3181                 if (window->res->flags & IORESOURCE_BUS) {
3182                         found = true;
3183                         break;
3184                 }
3185
3186         b = pci_create_root_bus(parent, bus, ops, sysdata, resources);
3187         if (!b)
3188                 return NULL;
3189
3190         if (!found) {
3191                 dev_info(&b->dev,
3192                  "No busn resource found for root bus, will use [bus %02x-ff]\n",
3193                         bus);
3194                 pci_bus_insert_busn_res(b, bus, 255);
3195         }
3196
3197         max = pci_scan_child_bus(b);
3198
3199         if (!found)
3200                 pci_bus_update_busn_res_end(b, max);
3201
3202         return b;
3203 }
3204 EXPORT_SYMBOL(pci_scan_root_bus);
3205
3206 struct pci_bus *pci_scan_bus(int bus, struct pci_ops *ops,
3207                                         void *sysdata)
3208 {
3209         LIST_HEAD(resources);
3210         struct pci_bus *b;
3211
3212         pci_add_resource(&resources, &ioport_resource);
3213         pci_add_resource(&resources, &iomem_resource);
3214         pci_add_resource(&resources, &busn_resource);
3215         b = pci_create_root_bus(NULL, bus, ops, sysdata, &resources);
3216         if (b) {
3217                 pci_scan_child_bus(b);
3218         } else {
3219                 pci_free_resource_list(&resources);
3220         }
3221         return b;
3222 }
3223 EXPORT_SYMBOL(pci_scan_bus);
3224
3225 /**
3226  * pci_rescan_bus_bridge_resize - Scan a PCI bus for devices
3227  * @bridge: PCI bridge for the bus to scan
3228  *
3229  * Scan a PCI bus and child buses for new devices, add them,
3230  * and enable them, resizing bridge mmio/io resource if necessary
3231  * and possible.  The caller must ensure the child devices are already
3232  * removed for resizing to occur.
3233  *
3234  * Returns the max number of subordinate bus discovered.
3235  */
3236 unsigned int pci_rescan_bus_bridge_resize(struct pci_dev *bridge)
3237 {
3238         unsigned int max;
3239         struct pci_bus *bus = bridge->subordinate;
3240
3241         max = pci_scan_child_bus(bus);
3242
3243         pci_assign_unassigned_bridge_resources(bridge);
3244
3245         pci_bus_add_devices(bus);
3246
3247         return max;
3248 }
3249
3250 /**
3251  * pci_rescan_bus - Scan a PCI bus for devices
3252  * @bus: PCI bus to scan
3253  *
3254  * Scan a PCI bus and child buses for new devices, add them,
3255  * and enable them.
3256  *
3257  * Returns the max number of subordinate bus discovered.
3258  */
3259 unsigned int pci_rescan_bus(struct pci_bus *bus)
3260 {
3261         unsigned int max;
3262
3263         max = pci_scan_child_bus(bus);
3264         pci_assign_unassigned_bus_resources(bus);
3265         pci_bus_add_devices(bus);
3266
3267         return max;
3268 }
3269 EXPORT_SYMBOL_GPL(pci_rescan_bus);
3270
3271 /*
3272  * pci_rescan_bus(), pci_rescan_bus_bridge_resize() and PCI device removal
3273  * routines should always be executed under this mutex.
3274  */
3275 static DEFINE_MUTEX(pci_rescan_remove_lock);
3276
3277 void pci_lock_rescan_remove(void)
3278 {
3279         mutex_lock(&pci_rescan_remove_lock);
3280 }
3281 EXPORT_SYMBOL_GPL(pci_lock_rescan_remove);
3282
3283 void pci_unlock_rescan_remove(void)
3284 {
3285         mutex_unlock(&pci_rescan_remove_lock);
3286 }
3287 EXPORT_SYMBOL_GPL(pci_unlock_rescan_remove);
3288
3289 static int __init pci_sort_bf_cmp(const struct device *d_a,
3290                                   const struct device *d_b)
3291 {
3292         const struct pci_dev *a = to_pci_dev(d_a);
3293         const struct pci_dev *b = to_pci_dev(d_b);
3294
3295         if      (pci_domain_nr(a->bus) < pci_domain_nr(b->bus)) return -1;
3296         else if (pci_domain_nr(a->bus) > pci_domain_nr(b->bus)) return  1;
3297
3298         if      (a->bus->number < b->bus->number) return -1;
3299         else if (a->bus->number > b->bus->number) return  1;
3300
3301         if      (a->devfn < b->devfn) return -1;
3302         else if (a->devfn > b->devfn) return  1;
3303
3304         return 0;
3305 }
3306
3307 void __init pci_sort_breadthfirst(void)
3308 {
3309         bus_sort_breadthfirst(&pci_bus_type, &pci_sort_bf_cmp);
3310 }
3311
3312 int pci_hp_add_bridge(struct pci_dev *dev)
3313 {
3314         struct pci_bus *parent = dev->bus;
3315         int busnr, start = parent->busn_res.start;
3316         unsigned int available_buses = 0;
3317         int end = parent->busn_res.end;
3318
3319         for (busnr = start; busnr <= end; busnr++) {
3320                 if (!pci_find_bus(pci_domain_nr(parent), busnr))
3321                         break;
3322         }
3323         if (busnr-- > end) {
3324                 pci_err(dev, "No bus number available for hot-added bridge\n");
3325                 return -1;
3326         }
3327
3328         /* Scan bridges that are already configured */
3329         busnr = pci_scan_bridge(parent, dev, busnr, 0);
3330
3331         /*
3332          * Distribute the available bus numbers between hotplug-capable
3333          * bridges to make extending the chain later possible.
3334          */
3335         available_buses = end - busnr;
3336
3337         /* Scan bridges that need to be reconfigured */
3338         pci_scan_bridge_extend(parent, dev, busnr, available_buses, 1);
3339
3340         if (!dev->subordinate)
3341                 return -1;
3342
3343         return 0;
3344 }
3345 EXPORT_SYMBOL_GPL(pci_hp_add_bridge);