drivers/net/ethernet/mellanox/mlx5/core/en.h

   1 /*
   2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32 #ifndef __MLX5_EN_H__
  33 #define __MLX5_EN_H__
  34
  35 #include <linux/if_vlan.h>
  36 #include <linux/etherdevice.h>
  37 #include <linux/timecounter.h>
  38 #include <linux/net_tstamp.h>
  39 #include <linux/ptp_clock_kernel.h>
  40 #include <linux/crash_dump.h>
  41 #include <linux/mlx5/driver.h>
  42 #include <linux/mlx5/qp.h>
  43 #include <linux/mlx5/cq.h>
  44 #include <linux/mlx5/port.h>
  45 #include <linux/mlx5/vport.h>
  46 #include <linux/mlx5/transobj.h>
  47 #include <linux/mlx5/fs.h>
  48 #include <linux/rhashtable.h>
  49 #include <net/switchdev.h>
  50 #include <net/xdp.h>
  51 #include <linux/net_dim.h>
  52 #include "wq.h"
  53 #include "mlx5_core.h"
  54 #include "en_stats.h"
  55
  56 struct page_pool;
  57
  58 #define MLX5E_METADATA_ETHER_TYPE (0x8CE4)
  59 #define MLX5E_METADATA_ETHER_LEN 8
  60
  61 #define MLX5_SET_CFG(p, f, v) MLX5_SET(create_flow_group_in, p, f, v)
  62
  63 #define MLX5E_ETH_HARD_MTU (ETH_HLEN + VLAN_HLEN + ETH_FCS_LEN)
  64
  65 #define MLX5E_HW2SW_MTU(params, hwmtu) ((hwmtu) - ((params)->hard_mtu))
  66 #define MLX5E_SW2HW_MTU(params, swmtu) ((swmtu) + ((params)->hard_mtu))
  67
  68 #define MLX5E_MAX_PRIORITY      8
  69 #define MLX5E_MAX_DSCP          64
  70 #define MLX5E_MAX_NUM_TC        8
  71
  72 #define MLX5_RX_HEADROOM NET_SKB_PAD
  73 #define MLX5_SKB_FRAG_SZ(len)   (SKB_DATA_ALIGN(len) +  \
  74                                  SKB_DATA_ALIGN(sizeof(struct skb_shared_info)))
  75
  76 #define MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev) \
  77         (6 + MLX5_CAP_GEN(mdev, cache_line_128byte)) /* HW restriction */
  78 #define MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, req) \
  79         max_t(u32, MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev), req)
  80 #define MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev)       MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 6)
  81 #define MLX5_MPWRQ_CQE_CMPRS_LOG_STRIDE_SZ(mdev) MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 8)
  82 #define MLX5E_MPWQE_STRIDE_SZ(mdev, cqe_cmprs) \
  83         (cqe_cmprs ? MLX5_MPWRQ_CQE_CMPRS_LOG_STRIDE_SZ(mdev) : \
  84         MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev))
  85
  86 #define MLX5_MPWRQ_LOG_WQE_SZ                   18
  87 #define MLX5_MPWRQ_WQE_PAGE_ORDER  (MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT > 0 ? \
  88                                     MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT : 0)
  89 #define MLX5_MPWRQ_PAGES_PER_WQE                BIT(MLX5_MPWRQ_WQE_PAGE_ORDER)
  90
  91 #define MLX5_MTT_OCTW(npages) (ALIGN(npages, 8) / 2)
  92 #define MLX5E_REQUIRED_WQE_MTTS         (ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8))
  93 #define MLX5E_LOG_ALIGNED_MPWQE_PPW     (ilog2(MLX5E_REQUIRED_WQE_MTTS))
  94 #define MLX5E_REQUIRED_MTTS(wqes)       (wqes * MLX5E_REQUIRED_WQE_MTTS)
  95 #define MLX5E_MAX_RQ_NUM_MTTS   \
  96         ((1 << 16) * 2) /* So that MLX5_MTT_OCTW(num_mtts) fits into u16 */
  97 #define MLX5E_ORDER2_MAX_PACKET_MTU (order_base_2(10 * 1024))
  98 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW    \
  99                 (ilog2(MLX5E_MAX_RQ_NUM_MTTS / MLX5E_REQUIRED_WQE_MTTS))
 100 #define MLX5E_LOG_MAX_RQ_NUM_PACKETS_MPW \
 101         (MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW + \
 102          (MLX5_MPWRQ_LOG_WQE_SZ - MLX5E_ORDER2_MAX_PACKET_MTU))
 103
 104 #define MLX5E_MIN_SKB_FRAG_SZ           (MLX5_SKB_FRAG_SZ(MLX5_RX_HEADROOM))
 105 #define MLX5E_LOG_MAX_RX_WQE_BULK       \
 106         (ilog2(PAGE_SIZE / roundup_pow_of_two(MLX5E_MIN_SKB_FRAG_SZ)))
 107
 108 #define MLX5E_PARAMS_MINIMUM_LOG_SQ_SIZE                0x6
 109 #define MLX5E_PARAMS_DEFAULT_LOG_SQ_SIZE                0xa
 110 #define MLX5E_PARAMS_MAXIMUM_LOG_SQ_SIZE                0xd
 111
 112 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE (1 + MLX5E_LOG_MAX_RX_WQE_BULK)
 113 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE                0xa
 114 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE min_t(u8, 0xd, \
 115                                                MLX5E_LOG_MAX_RQ_NUM_PACKETS_MPW)
 116
 117 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW            0x2
 118
 119 #define MLX5E_RX_MAX_HEAD (256)
 120
 121 #define MLX5E_PARAMS_DEFAULT_LRO_WQE_SZ                 (64 * 1024)
 122 #define MLX5E_DEFAULT_LRO_TIMEOUT                       32
 123 #define MLX5E_LRO_TIMEOUT_ARR_SIZE                      4
 124
 125 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC      0x10
 126 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC_FROM_CQE 0x3
 127 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_PKTS      0x20
 128 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC      0x10
 129 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC_FROM_CQE 0x10
 130 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_PKTS      0x20
 131 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES                0x80
 132 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW            0x2
 133
 134 #define MLX5E_LOG_INDIR_RQT_SIZE       0x7
 135 #define MLX5E_INDIR_RQT_SIZE           BIT(MLX5E_LOG_INDIR_RQT_SIZE)
 136 #define MLX5E_MIN_NUM_CHANNELS         0x1
 137 #define MLX5E_MAX_NUM_CHANNELS         (MLX5E_INDIR_RQT_SIZE >> 1)
 138 #define MLX5E_MAX_NUM_SQS              (MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC)
 139 #define MLX5E_TX_CQ_POLL_BUDGET        128
 140 #define MLX5E_SQ_RECOVER_MIN_INTERVAL  500 /* msecs */
 141
 142 #define MLX5E_UMR_WQE_INLINE_SZ \
 143         (sizeof(struct mlx5e_umr_wqe) + \
 144          ALIGN(MLX5_MPWRQ_PAGES_PER_WQE * sizeof(struct mlx5_mtt), \
 145                MLX5_UMR_MTT_ALIGNMENT))
 146 #define MLX5E_UMR_WQEBBS \
 147         (DIV_ROUND_UP(MLX5E_UMR_WQE_INLINE_SZ, MLX5_SEND_WQE_BB))
 148 #define MLX5E_ICOSQ_MAX_WQEBBS MLX5E_UMR_WQEBBS
 149
 150 #define MLX5E_XDP_MIN_INLINE (ETH_HLEN + VLAN_HLEN)
 151 #define MLX5E_XDP_TX_DS_COUNT \
 152         ((sizeof(struct mlx5e_tx_wqe) / MLX5_SEND_WQE_DS) + 1 /* SG DS */)
 153
 154 #define MLX5E_NUM_MAIN_GROUPS 9
 155
 156 #define MLX5E_MSG_LEVEL                 NETIF_MSG_LINK
 157
 158 #define mlx5e_dbg(mlevel, priv, format, ...)                    \
 159 do {                                                            \
 160         if (NETIF_MSG_##mlevel & (priv)->msglevel)              \
 161                 netdev_warn(priv->netdev, format,               \
 162                             ##__VA_ARGS__);                     \
 163 } while (0)
 164
 165
 166 static inline u16 mlx5_min_rx_wqes(int wq_type, u32 wq_size)
 167 {
 168         switch (wq_type) {
 169         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
 170                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW,
 171                              wq_size / 2);
 172         default:
 173                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES,
 174                              wq_size / 2);
 175         }
 176 }
 177
 178 static inline int mlx5e_get_max_num_channels(struct mlx5_core_dev *mdev)
 179 {
 180         return is_kdump_kernel() ?
 181                 MLX5E_MIN_NUM_CHANNELS :
 182                 min_t(int, mdev->priv.eq_table.num_comp_vectors,
 183                       MLX5E_MAX_NUM_CHANNELS);
 184 }
 185
 186 struct mlx5e_tx_wqe {
 187         struct mlx5_wqe_ctrl_seg ctrl;
 188         struct mlx5_wqe_eth_seg  eth;
 189         struct mlx5_wqe_data_seg data[0];
 190 };
 191
 192 struct mlx5e_rx_wqe_ll {
 193         struct mlx5_wqe_srq_next_seg  next;
 194         struct mlx5_wqe_data_seg      data[0];
 195 };
 196
 197 struct mlx5e_rx_wqe_cyc {
 198         struct mlx5_wqe_data_seg      data[0];
 199 };
 200
 201 struct mlx5e_umr_wqe {
 202         struct mlx5_wqe_ctrl_seg       ctrl;
 203         struct mlx5_wqe_umr_ctrl_seg   uctrl;
 204         struct mlx5_mkey_seg           mkc;
 205         struct mlx5_mtt                inline_mtts[0];
 206 };
 207
 208 extern const char mlx5e_self_tests[][ETH_GSTRING_LEN];
 209
 210 static const char mlx5e_priv_flags[][ETH_GSTRING_LEN] = {
 211         "rx_cqe_moder",
 212         "tx_cqe_moder",
 213         "rx_cqe_compress",
 214         "rx_striding_rq",
 215 };
 216
 217 enum mlx5e_priv_flag {
 218         MLX5E_PFLAG_RX_CQE_BASED_MODER = (1 << 0),
 219         MLX5E_PFLAG_TX_CQE_BASED_MODER = (1 << 1),
 220         MLX5E_PFLAG_RX_CQE_COMPRESS = (1 << 2),
 221         MLX5E_PFLAG_RX_STRIDING_RQ = (1 << 3),
 222 };
 223
 224 #define MLX5E_SET_PFLAG(params, pflag, enable)                  \
 225         do {                                                    \
 226                 if (enable)                                     \
 227                         (params)->pflags |= (pflag);            \
 228                 else                                            \
 229                         (params)->pflags &= ~(pflag);           \
 230         } while (0)
 231
 232 #define MLX5E_GET_PFLAG(params, pflag) (!!((params)->pflags & (pflag)))
 233
 234 #ifdef CONFIG_MLX5_CORE_EN_DCB
 235 #define MLX5E_MAX_BW_ALLOC 100 /* Max percentage of BW allocation */
 236 #endif
 237
 238 struct mlx5e_params {
 239         u8  log_sq_size;
 240         u8  rq_wq_type;
 241         u8  log_rq_mtu_frames;
 242         u16 num_channels;
 243         u8  num_tc;
 244         bool rx_cqe_compress_def;
 245         struct net_dim_cq_moder rx_cq_moderation;
 246         struct net_dim_cq_moder tx_cq_moderation;
 247         bool lro_en;
 248         u32 lro_wqe_sz;
 249         u8  tx_min_inline_mode;
 250         u8  rss_hfunc;
 251         u8  toeplitz_hash_key[40];
 252         u32 indirection_rqt[MLX5E_INDIR_RQT_SIZE];
 253         bool vlan_strip_disable;
 254         bool scatter_fcs_en;
 255         bool rx_dim_enabled;
 256         bool tx_dim_enabled;
 257         u32 lro_timeout;
 258         u32 pflags;
 259         struct bpf_prog *xdp_prog;
 260         unsigned int sw_mtu;
 261         int hard_mtu;
 262 };
 263
 264 #ifdef CONFIG_MLX5_CORE_EN_DCB
 265 struct mlx5e_cee_config {
 266         /* bw pct for priority group */
 267         u8                         pg_bw_pct[CEE_DCBX_MAX_PGS];
 268         u8                         prio_to_pg_map[CEE_DCBX_MAX_PRIO];
 269         bool                       pfc_setting[CEE_DCBX_MAX_PRIO];
 270         bool                       pfc_enable;
 271 };
 272
 273 enum {
 274         MLX5_DCB_CHG_RESET,
 275         MLX5_DCB_NO_CHG,
 276         MLX5_DCB_CHG_NO_RESET,
 277 };
 278
 279 struct mlx5e_dcbx {
 280         enum mlx5_dcbx_oper_mode   mode;
 281         struct mlx5e_cee_config    cee_cfg; /* pending configuration */
 282         u8                         dscp_app_cnt;
 283
 284         /* The only setting that cannot be read from FW */
 285         u8                         tc_tsa[IEEE_8021QAZ_MAX_TCS];
 286         u8                         cap;
 287
 288         /* Buffer configuration */
 289         bool                       manual_buffer;
 290         u32                        cable_len;
 291         u32                        xoff;
 292 };
 293
 294 struct mlx5e_dcbx_dp {
 295         u8                         dscp2prio[MLX5E_MAX_DSCP];
 296         u8                         trust_state;
 297 };
 298 #endif
 299
 300 enum {
 301         MLX5E_RQ_STATE_ENABLED,
 302         MLX5E_RQ_STATE_AM,
 303 };
 304
 305 struct mlx5e_cq {
 306         /* data path - accessed per cqe */
 307         struct mlx5_cqwq           wq;
 308
 309         /* data path - accessed per napi poll */
 310         u16                        event_ctr;
 311         struct napi_struct        *napi;
 312         struct mlx5_core_cq        mcq;
 313         struct mlx5e_channel      *channel;
 314
 315         /* cqe decompression */
 316         struct mlx5_cqe64          title;
 317         struct mlx5_mini_cqe8      mini_arr[MLX5_MINI_CQE_ARRAY_SIZE];
 318         u8                         mini_arr_idx;
 319         u16                        decmprs_left;
 320         u16                        decmprs_wqe_counter;
 321
 322         /* control */
 323         struct mlx5_core_dev      *mdev;
 324         struct mlx5_wq_ctrl        wq_ctrl;
 325 } ____cacheline_aligned_in_smp;
 326
 327 struct mlx5e_tx_wqe_info {
 328         struct sk_buff *skb;
 329         u32 num_bytes;
 330         u8  num_wqebbs;
 331         u8  num_dma;
 332 };
 333
 334 enum mlx5e_dma_map_type {
 335         MLX5E_DMA_MAP_SINGLE,
 336         MLX5E_DMA_MAP_PAGE
 337 };
 338
 339 struct mlx5e_sq_dma {
 340         dma_addr_t              addr;
 341         u32                     size;
 342         enum mlx5e_dma_map_type type;
 343 };
 344
 345 enum {
 346         MLX5E_SQ_STATE_ENABLED,
 347         MLX5E_SQ_STATE_RECOVERING,
 348         MLX5E_SQ_STATE_IPSEC,
 349         MLX5E_SQ_STATE_AM,
 350         MLX5E_SQ_STATE_TLS,
 351 };
 352
 353 struct mlx5e_sq_wqe_info {
 354         u8  opcode;
 355 };
 356
 357 struct mlx5e_txqsq {
 358         /* data path */
 359
 360         /* dirtied @completion */
 361         u16                        cc;
 362         u32                        dma_fifo_cc;
 363         struct net_dim             dim; /* Adaptive Moderation */
 364
 365         /* dirtied @xmit */
 366         u16                        pc ____cacheline_aligned_in_smp;
 367         u32                        dma_fifo_pc;
 368
 369         struct mlx5e_cq            cq;
 370
 371         /* write@xmit, read@completion */
 372         struct {
 373                 struct mlx5e_sq_dma       *dma_fifo;
 374                 struct mlx5e_tx_wqe_info  *wqe_info;
 375         } db;
 376
 377         /* read only */
 378         struct mlx5_wq_cyc         wq;
 379         u32                        dma_fifo_mask;
 380         struct mlx5e_sq_stats     *stats;
 381         void __iomem              *uar_map;
 382         struct netdev_queue       *txq;
 383         u32                        sqn;
 384         u8                         min_inline_mode;
 385         struct device             *pdev;
 386         __be32                     mkey_be;
 387         unsigned long              state;
 388         struct hwtstamp_config    *tstamp;
 389         struct mlx5_clock         *clock;
 390
 391         /* control path */
 392         struct mlx5_wq_ctrl        wq_ctrl;
 393         struct mlx5e_channel      *channel;
 394         int                        txq_ix;
 395         u32                        rate_limit;
 396         struct mlx5e_txqsq_recover {
 397                 struct work_struct         recover_work;
 398                 u64                        last_recover;
 399         } recover;
 400 } ____cacheline_aligned_in_smp;
 401
 402 struct mlx5e_xdpsq {
 403         /* data path */
 404
 405         /* dirtied @rx completion */
 406         u16                        cc;
 407         u16                        pc;
 408
 409         struct mlx5e_cq            cq;
 410
 411         /* write@xmit, read@completion */
 412         struct {
 413                 struct mlx5e_dma_info     *di;
 414                 bool                       doorbell;
 415                 bool                       redirect_flush;
 416         } db;
 417
 418         /* read only */
 419         struct mlx5_wq_cyc         wq;
 420         void __iomem              *uar_map;
 421         u32                        sqn;
 422         struct device             *pdev;
 423         __be32                     mkey_be;
 424         u8                         min_inline_mode;
 425         unsigned long              state;
 426
 427         /* control path */
 428         struct mlx5_wq_ctrl        wq_ctrl;
 429         struct mlx5e_channel      *channel;
 430 } ____cacheline_aligned_in_smp;
 431
 432 struct mlx5e_icosq {
 433         /* data path */
 434
 435         /* dirtied @xmit */
 436         u16                        pc ____cacheline_aligned_in_smp;
 437
 438         struct mlx5e_cq            cq;
 439
 440         /* write@xmit, read@completion */
 441         struct {
 442                 struct mlx5e_sq_wqe_info *ico_wqe;
 443         } db;
 444
 445         /* read only */
 446         struct mlx5_wq_cyc         wq;
 447         void __iomem              *uar_map;
 448         u32                        sqn;
 449         unsigned long              state;
 450
 451         /* control path */
 452         struct mlx5_wq_ctrl        wq_ctrl;
 453         struct mlx5e_channel      *channel;
 454 } ____cacheline_aligned_in_smp;
 455
 456 static inline bool
 457 mlx5e_wqc_has_room_for(struct mlx5_wq_cyc *wq, u16 cc, u16 pc, u16 n)
 458 {
 459         return (mlx5_wq_cyc_ctr2ix(wq, cc - pc) >= n) || (cc == pc);
 460 }
 461
 462 struct mlx5e_dma_info {
 463         struct page     *page;
 464         dma_addr_t      addr;
 465 };
 466
 467 struct mlx5e_wqe_frag_info {
 468         struct mlx5e_dma_info *di;
 469         u32 offset;
 470         bool last_in_page;
 471 };
 472
 473 struct mlx5e_umr_dma_info {
 474         struct mlx5e_dma_info  dma_info[MLX5_MPWRQ_PAGES_PER_WQE];
 475 };
 476
 477 struct mlx5e_mpw_info {
 478         struct mlx5e_umr_dma_info umr;
 479         u16 consumed_strides;
 480         DECLARE_BITMAP(xdp_xmit_bitmap, MLX5_MPWRQ_PAGES_PER_WQE);
 481 };
 482
 483 #define MLX5E_MAX_RX_FRAGS 4
 484
 485 /* a single cache unit is capable to serve one napi call (for non-striding rq)
 486  * or a MPWQE (for striding rq).
 487  */
 488 #define MLX5E_CACHE_UNIT        (MLX5_MPWRQ_PAGES_PER_WQE > NAPI_POLL_WEIGHT ? \
 489                                  MLX5_MPWRQ_PAGES_PER_WQE : NAPI_POLL_WEIGHT)
 490 #define MLX5E_CACHE_SIZE        (4 * roundup_pow_of_two(MLX5E_CACHE_UNIT))
 491 struct mlx5e_page_cache {
 492         u32 head;
 493         u32 tail;
 494         struct mlx5e_dma_info page_cache[MLX5E_CACHE_SIZE];
 495 };
 496
 497 struct mlx5e_rq;
 498 typedef void (*mlx5e_fp_handle_rx_cqe)(struct mlx5e_rq*, struct mlx5_cqe64*);
 499 typedef struct sk_buff *
 500 (*mlx5e_fp_skb_from_cqe_mpwrq)(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
 501                                u16 cqe_bcnt, u32 head_offset, u32 page_idx);
 502 typedef struct sk_buff *
 503 (*mlx5e_fp_skb_from_cqe)(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe,
 504                          struct mlx5e_wqe_frag_info *wi, u32 cqe_bcnt);
 505 typedef bool (*mlx5e_fp_post_rx_wqes)(struct mlx5e_rq *rq);
 506 typedef void (*mlx5e_fp_dealloc_wqe)(struct mlx5e_rq*, u16);
 507
 508 enum mlx5e_rq_flag {
 509         MLX5E_RQ_FLAG_XDP_XMIT = BIT(0),
 510 };
 511
 512 struct mlx5e_rq_frag_info {
 513         int frag_size;
 514         int frag_stride;
 515 };
 516
 517 struct mlx5e_rq_frags_info {
 518         struct mlx5e_rq_frag_info arr[MLX5E_MAX_RX_FRAGS];
 519         u8 num_frags;
 520         u8 log_num_frags;
 521         u8 wqe_bulk;
 522 };
 523
 524 struct mlx5e_rq {
 525         /* data path */
 526         union {
 527                 struct {
 528                         struct mlx5_wq_cyc          wq;
 529                         struct mlx5e_wqe_frag_info *frags;
 530                         struct mlx5e_dma_info      *di;
 531                         struct mlx5e_rq_frags_info  info;
 532                         mlx5e_fp_skb_from_cqe       skb_from_cqe;
 533                 } wqe;
 534                 struct {
 535                         struct mlx5_wq_ll      wq;
 536                         struct mlx5e_umr_wqe   umr_wqe;
 537                         struct mlx5e_mpw_info *info;
 538                         mlx5e_fp_skb_from_cqe_mpwrq skb_from_cqe_mpwrq;
 539                         u16                    num_strides;
 540                         u8                     log_stride_sz;
 541                         bool                   umr_in_progress;
 542                 } mpwqe;
 543         };
 544         struct {
 545                 u16            headroom;
 546                 u8             map_dir;   /* dma map direction */
 547         } buff;
 548
 549         struct mlx5e_channel  *channel;
 550         struct device         *pdev;
 551         struct net_device     *netdev;
 552         struct mlx5e_rq_stats *stats;
 553         struct mlx5e_cq        cq;
 554         struct mlx5e_page_cache page_cache;
 555         struct hwtstamp_config *tstamp;
 556         struct mlx5_clock      *clock;
 557
 558         mlx5e_fp_handle_rx_cqe handle_rx_cqe;
 559         mlx5e_fp_post_rx_wqes  post_wqes;
 560         mlx5e_fp_dealloc_wqe   dealloc_wqe;
 561
 562         unsigned long          state;
 563         int                    ix;
 564
 565         struct net_dim         dim; /* Dynamic Interrupt Moderation */
 566
 567         /* XDP */
 568         struct bpf_prog       *xdp_prog;
 569         unsigned int           hw_mtu;
 570         struct mlx5e_xdpsq     xdpsq;
 571         DECLARE_BITMAP(flags, 8);
 572         struct page_pool      *page_pool;
 573
 574         /* control */
 575         struct mlx5_wq_ctrl    wq_ctrl;
 576         __be32                 mkey_be;
 577         u8                     wq_type;
 578         u32                    rqn;
 579         struct mlx5_core_dev  *mdev;
 580         struct mlx5_core_mkey  umr_mkey;
 581
 582         /* XDP read-mostly */
 583         struct xdp_rxq_info    xdp_rxq;
 584 } ____cacheline_aligned_in_smp;
 585
 586 struct mlx5e_channel {
 587         /* data path */
 588         struct mlx5e_rq            rq;
 589         struct mlx5e_txqsq         sq[MLX5E_MAX_NUM_TC];
 590         struct mlx5e_icosq         icosq;   /* internal control operations */
 591         bool                       xdp;
 592         struct napi_struct         napi;
 593         struct device             *pdev;
 594         struct net_device         *netdev;
 595         __be32                     mkey_be;
 596         u8                         num_tc;
 597
 598         /* data path - accessed per napi poll */
 599         struct irq_desc *irq_desc;
 600         struct mlx5e_ch_stats     *stats;
 601
 602         /* control */
 603         struct mlx5e_priv         *priv;
 604         struct mlx5_core_dev      *mdev;
 605         struct hwtstamp_config    *tstamp;
 606         int                        ix;
 607         int                        cpu;
 608 };
 609
 610 struct mlx5e_channels {
 611         struct mlx5e_channel **c;
 612         unsigned int           num;
 613         struct mlx5e_params    params;
 614 };
 615
 616 struct mlx5e_channel_stats {
 617         struct mlx5e_ch_stats ch;
 618         struct mlx5e_sq_stats sq[MLX5E_MAX_NUM_TC];
 619         struct mlx5e_rq_stats rq;
 620 } ____cacheline_aligned_in_smp;
 621
 622 enum mlx5e_traffic_types {
 623         MLX5E_TT_IPV4_TCP,
 624         MLX5E_TT_IPV6_TCP,
 625         MLX5E_TT_IPV4_UDP,
 626         MLX5E_TT_IPV6_UDP,
 627         MLX5E_TT_IPV4_IPSEC_AH,
 628         MLX5E_TT_IPV6_IPSEC_AH,
 629         MLX5E_TT_IPV4_IPSEC_ESP,
 630         MLX5E_TT_IPV6_IPSEC_ESP,
 631         MLX5E_TT_IPV4,
 632         MLX5E_TT_IPV6,
 633         MLX5E_TT_ANY,
 634         MLX5E_NUM_TT,
 635         MLX5E_NUM_INDIR_TIRS = MLX5E_TT_ANY,
 636 };
 637
 638 enum mlx5e_tunnel_types {
 639         MLX5E_TT_IPV4_GRE,
 640         MLX5E_TT_IPV6_GRE,
 641         MLX5E_NUM_TUNNEL_TT,
 642 };
 643
 644 enum {
 645         MLX5E_STATE_ASYNC_EVENTS_ENABLED,
 646         MLX5E_STATE_OPENED,
 647         MLX5E_STATE_DESTROYING,
 648 };
 649
 650 struct mlx5e_vxlan_db {
 651         spinlock_t                      lock; /* protect vxlan table */
 652         struct radix_tree_root          tree;
 653 };
 654
 655 struct mlx5e_l2_rule {
 656         u8  addr[ETH_ALEN + 2];
 657         struct mlx5_flow_handle *rule;
 658 };
 659
 660 struct mlx5e_flow_table {
 661         int num_groups;
 662         struct mlx5_flow_table *t;
 663         struct mlx5_flow_group **g;
 664 };
 665
 666 #define MLX5E_L2_ADDR_HASH_SIZE BIT(BITS_PER_BYTE)
 667
 668 struct mlx5e_tc_table {
 669         struct mlx5_flow_table          *t;
 670
 671         struct rhashtable               ht;
 672
 673         DECLARE_HASHTABLE(mod_hdr_tbl, 8);
 674         DECLARE_HASHTABLE(hairpin_tbl, 8);
 675 };
 676
 677 struct mlx5e_vlan_table {
 678         struct mlx5e_flow_table         ft;
 679         DECLARE_BITMAP(active_cvlans, VLAN_N_VID);
 680         DECLARE_BITMAP(active_svlans, VLAN_N_VID);
 681         struct mlx5_flow_handle *active_cvlans_rule[VLAN_N_VID];
 682         struct mlx5_flow_handle *active_svlans_rule[VLAN_N_VID];
 683         struct mlx5_flow_handle *untagged_rule;
 684         struct mlx5_flow_handle *any_cvlan_rule;
 685         struct mlx5_flow_handle *any_svlan_rule;
 686         bool                    cvlan_filter_disabled;
 687 };
 688
 689 struct mlx5e_l2_table {
 690         struct mlx5e_flow_table    ft;
 691         struct hlist_head          netdev_uc[MLX5E_L2_ADDR_HASH_SIZE];
 692         struct hlist_head          netdev_mc[MLX5E_L2_ADDR_HASH_SIZE];
 693         struct mlx5e_l2_rule       broadcast;
 694         struct mlx5e_l2_rule       allmulti;
 695         struct mlx5e_l2_rule       promisc;
 696         bool                       broadcast_enabled;
 697         bool                       allmulti_enabled;
 698         bool                       promisc_enabled;
 699 };
 700
 701 /* L3/L4 traffic type classifier */
 702 struct mlx5e_ttc_table {
 703         struct mlx5e_flow_table  ft;
 704         struct mlx5_flow_handle  *rules[MLX5E_NUM_TT];
 705         struct mlx5_flow_handle  *tunnel_rules[MLX5E_NUM_TUNNEL_TT];
 706 };
 707
 708 #define ARFS_HASH_SHIFT BITS_PER_BYTE
 709 #define ARFS_HASH_SIZE BIT(BITS_PER_BYTE)
 710 struct arfs_table {
 711         struct mlx5e_flow_table  ft;
 712         struct mlx5_flow_handle  *default_rule;
 713         struct hlist_head        rules_hash[ARFS_HASH_SIZE];
 714 };
 715
 716 enum  arfs_type {
 717         ARFS_IPV4_TCP,
 718         ARFS_IPV6_TCP,
 719         ARFS_IPV4_UDP,
 720         ARFS_IPV6_UDP,
 721         ARFS_NUM_TYPES,
 722 };
 723
 724 struct mlx5e_arfs_tables {
 725         struct arfs_table arfs_tables[ARFS_NUM_TYPES];
 726         /* Protect aRFS rules list */
 727         spinlock_t                     arfs_lock;
 728         struct list_head               rules;
 729         int                            last_filter_id;
 730         struct workqueue_struct        *wq;
 731 };
 732
 733 /* NIC prio FTS */
 734 enum {
 735         MLX5E_VLAN_FT_LEVEL = 0,
 736         MLX5E_L2_FT_LEVEL,
 737         MLX5E_TTC_FT_LEVEL,
 738         MLX5E_INNER_TTC_FT_LEVEL,
 739         MLX5E_ARFS_FT_LEVEL
 740 };
 741
 742 enum {
 743         MLX5E_TC_FT_LEVEL = 0,
 744         MLX5E_TC_TTC_FT_LEVEL,
 745 };
 746
 747 struct mlx5e_ethtool_table {
 748         struct mlx5_flow_table *ft;
 749         int                    num_rules;
 750 };
 751
 752 #define ETHTOOL_NUM_L3_L4_FTS 7
 753 #define ETHTOOL_NUM_L2_FTS 4
 754
 755 struct mlx5e_ethtool_steering {
 756         struct mlx5e_ethtool_table      l3_l4_ft[ETHTOOL_NUM_L3_L4_FTS];
 757         struct mlx5e_ethtool_table      l2_ft[ETHTOOL_NUM_L2_FTS];
 758         struct list_head                rules;
 759         int                             tot_num_rules;
 760 };
 761
 762 struct mlx5e_flow_steering {
 763         struct mlx5_flow_namespace      *ns;
 764         struct mlx5e_ethtool_steering   ethtool;
 765         struct mlx5e_tc_table           tc;
 766         struct mlx5e_vlan_table         vlan;
 767         struct mlx5e_l2_table           l2;
 768         struct mlx5e_ttc_table          ttc;
 769         struct mlx5e_ttc_table          inner_ttc;
 770         struct mlx5e_arfs_tables        arfs;
 771 };
 772
 773 struct mlx5e_rqt {
 774         u32              rqtn;
 775         bool             enabled;
 776 };
 777
 778 struct mlx5e_tir {
 779         u32               tirn;
 780         struct mlx5e_rqt  rqt;
 781         struct list_head  list;
 782 };
 783
 784 enum {
 785         MLX5E_TC_PRIO = 0,
 786         MLX5E_NIC_PRIO
 787 };
 788
 789 struct mlx5e_priv {
 790         /* priv data path fields - start */
 791         struct mlx5e_txqsq *txq2sq[MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC];
 792         int channel_tc2txq[MLX5E_MAX_NUM_CHANNELS][MLX5E_MAX_NUM_TC];
 793 #ifdef CONFIG_MLX5_CORE_EN_DCB
 794         struct mlx5e_dcbx_dp       dcbx_dp;
 795 #endif
 796         /* priv data path fields - end */
 797
 798         u32                        msglevel;
 799         unsigned long              state;
 800         struct mutex               state_lock; /* Protects Interface state */
 801         struct mlx5e_rq            drop_rq;
 802
 803         struct mlx5e_channels      channels;
 804         u32                        tisn[MLX5E_MAX_NUM_TC];
 805         struct mlx5e_rqt           indir_rqt;
 806         struct mlx5e_tir           indir_tir[MLX5E_NUM_INDIR_TIRS];
 807         struct mlx5e_tir           inner_indir_tir[MLX5E_NUM_INDIR_TIRS];
 808         struct mlx5e_tir           direct_tir[MLX5E_MAX_NUM_CHANNELS];
 809         u32                        tx_rates[MLX5E_MAX_NUM_SQS];
 810
 811         struct mlx5e_flow_steering fs;
 812         struct mlx5e_vxlan_db      vxlan;
 813
 814         struct workqueue_struct    *wq;
 815         struct work_struct         update_carrier_work;
 816         struct work_struct         set_rx_mode_work;
 817         struct work_struct         tx_timeout_work;
 818         struct delayed_work        update_stats_work;
 819
 820         struct mlx5_core_dev      *mdev;
 821         struct net_device         *netdev;
 822         struct mlx5e_stats         stats;
 823         struct mlx5e_channel_stats channel_stats[MLX5E_MAX_NUM_CHANNELS];
 824         u8                         max_opened_tc;
 825         struct hwtstamp_config     tstamp;
 826         u16                        q_counter;
 827         u16                        drop_rq_q_counter;
 828 #ifdef CONFIG_MLX5_CORE_EN_DCB
 829         struct mlx5e_dcbx          dcbx;
 830 #endif
 831
 832         const struct mlx5e_profile *profile;
 833         void                      *ppriv;
 834 #ifdef CONFIG_MLX5_EN_IPSEC
 835         struct mlx5e_ipsec        *ipsec;
 836 #endif
 837 #ifdef CONFIG_MLX5_EN_TLS
 838         struct mlx5e_tls          *tls;
 839 #endif
 840 };
 841
 842 struct mlx5e_profile {
 843         void    (*init)(struct mlx5_core_dev *mdev,
 844                         struct net_device *netdev,
 845                         const struct mlx5e_profile *profile, void *ppriv);
 846         void    (*cleanup)(struct mlx5e_priv *priv);
 847         int     (*init_rx)(struct mlx5e_priv *priv);
 848         void    (*cleanup_rx)(struct mlx5e_priv *priv);
 849         int     (*init_tx)(struct mlx5e_priv *priv);
 850         void    (*cleanup_tx)(struct mlx5e_priv *priv);
 851         void    (*enable)(struct mlx5e_priv *priv);
 852         void    (*disable)(struct mlx5e_priv *priv);
 853         void    (*update_stats)(struct mlx5e_priv *priv);
 854         void    (*update_carrier)(struct mlx5e_priv *priv);
 855         int     (*max_nch)(struct mlx5_core_dev *mdev);
 856         struct {
 857                 mlx5e_fp_handle_rx_cqe handle_rx_cqe;
 858                 mlx5e_fp_handle_rx_cqe handle_rx_cqe_mpwqe;
 859         } rx_handlers;
 860         void    (*netdev_registered_init)(struct mlx5e_priv *priv);
 861         void    (*netdev_registered_remove)(struct mlx5e_priv *priv);
 862         int     max_tc;
 863 };
 864
 865 void mlx5e_build_ptys2ethtool_map(void);
 866
 867 u16 mlx5e_select_queue(struct net_device *dev, struct sk_buff *skb,
 868                        void *accel_priv, select_queue_fallback_t fallback);
 869 netdev_tx_t mlx5e_xmit(struct sk_buff *skb, struct net_device *dev);
 870 netdev_tx_t mlx5e_sq_xmit(struct mlx5e_txqsq *sq, struct sk_buff *skb,
 871                           struct mlx5e_tx_wqe *wqe, u16 pi);
 872
 873 void mlx5e_completion_event(struct mlx5_core_cq *mcq);
 874 void mlx5e_cq_error_event(struct mlx5_core_cq *mcq, enum mlx5_event event);
 875 int mlx5e_napi_poll(struct napi_struct *napi, int budget);
 876 bool mlx5e_poll_tx_cq(struct mlx5e_cq *cq, int napi_budget);
 877 int mlx5e_poll_rx_cq(struct mlx5e_cq *cq, int budget);
 878 bool mlx5e_poll_xdpsq_cq(struct mlx5e_cq *cq);
 879 void mlx5e_free_txqsq_descs(struct mlx5e_txqsq *sq);
 880 void mlx5e_free_xdpsq_descs(struct mlx5e_xdpsq *sq);
 881
 882 bool mlx5e_check_fragmented_striding_rq_cap(struct mlx5_core_dev *mdev);
 883 bool mlx5e_striding_rq_possible(struct mlx5_core_dev *mdev,
 884                                 struct mlx5e_params *params);
 885
 886 void mlx5e_page_release(struct mlx5e_rq *rq, struct mlx5e_dma_info *dma_info,
 887                         bool recycle);
 888 void mlx5e_handle_rx_cqe(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
 889 void mlx5e_handle_rx_cqe_mpwrq(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
 890 bool mlx5e_post_rx_wqes(struct mlx5e_rq *rq);
 891 bool mlx5e_post_rx_mpwqes(struct mlx5e_rq *rq);
 892 void mlx5e_dealloc_rx_wqe(struct mlx5e_rq *rq, u16 ix);
 893 void mlx5e_dealloc_rx_mpwqe(struct mlx5e_rq *rq, u16 ix);
 894 void mlx5e_free_rx_mpwqe(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi);
 895 struct sk_buff *
 896 mlx5e_skb_from_cqe_mpwrq_linear(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
 897                                 u16 cqe_bcnt, u32 head_offset, u32 page_idx);
 898 struct sk_buff *
 899 mlx5e_skb_from_cqe_mpwrq_nonlinear(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
 900                                    u16 cqe_bcnt, u32 head_offset, u32 page_idx);
 901 struct sk_buff *
 902 mlx5e_skb_from_cqe_linear(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe,
 903                           struct mlx5e_wqe_frag_info *wi, u32 cqe_bcnt);
 904 struct sk_buff *
 905 mlx5e_skb_from_cqe_nonlinear(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe,
 906                              struct mlx5e_wqe_frag_info *wi, u32 cqe_bcnt);
 907
 908 void mlx5e_update_stats(struct mlx5e_priv *priv);
 909
 910 int mlx5e_create_flow_steering(struct mlx5e_priv *priv);
 911 void mlx5e_destroy_flow_steering(struct mlx5e_priv *priv);
 912 void mlx5e_init_l2_addr(struct mlx5e_priv *priv);
 913 void mlx5e_destroy_flow_table(struct mlx5e_flow_table *ft);
 914 int mlx5e_self_test_num(struct mlx5e_priv *priv);
 915 void mlx5e_self_test(struct net_device *ndev, struct ethtool_test *etest,
 916                      u64 *buf);
 917 int mlx5e_ethtool_get_flow(struct mlx5e_priv *priv, struct ethtool_rxnfc *info,
 918                            int location);
 919 int mlx5e_ethtool_get_all_flows(struct mlx5e_priv *priv,
 920                                 struct ethtool_rxnfc *info, u32 *rule_locs);
 921 int mlx5e_ethtool_flow_replace(struct mlx5e_priv *priv,
 922                                struct ethtool_rx_flow_spec *fs);
 923 int mlx5e_ethtool_flow_remove(struct mlx5e_priv *priv,
 924                               int location);
 925 void mlx5e_ethtool_init_steering(struct mlx5e_priv *priv);
 926 void mlx5e_ethtool_cleanup_steering(struct mlx5e_priv *priv);
 927 void mlx5e_set_rx_mode_work(struct work_struct *work);
 928
 929 int mlx5e_hwstamp_set(struct mlx5e_priv *priv, struct ifreq *ifr);
 930 int mlx5e_hwstamp_get(struct mlx5e_priv *priv, struct ifreq *ifr);
 931 int mlx5e_modify_rx_cqe_compression_locked(struct mlx5e_priv *priv, bool val);
 932
 933 int mlx5e_vlan_rx_add_vid(struct net_device *dev, __always_unused __be16 proto,
 934                           u16 vid);
 935 int mlx5e_vlan_rx_kill_vid(struct net_device *dev, __always_unused __be16 proto,
 936                            u16 vid);
 937 void mlx5e_enable_cvlan_filter(struct mlx5e_priv *priv);
 938 void mlx5e_disable_cvlan_filter(struct mlx5e_priv *priv);
 939 void mlx5e_timestamp_init(struct mlx5e_priv *priv);
 940
 941 struct mlx5e_redirect_rqt_param {
 942         bool is_rss;
 943         union {
 944                 u32 rqn; /* Direct RQN (Non-RSS) */
 945                 struct {
 946                         u8 hfunc;
 947                         struct mlx5e_channels *channels;
 948                 } rss; /* RSS data */
 949         };
 950 };
 951
 952 int mlx5e_redirect_rqt(struct mlx5e_priv *priv, u32 rqtn, int sz,
 953                        struct mlx5e_redirect_rqt_param rrp);
 954 void mlx5e_build_indir_tir_ctx_hash(struct mlx5e_params *params,
 955                                     enum mlx5e_traffic_types tt,
 956                                     void *tirc, bool inner);
 957
 958 int mlx5e_open_locked(struct net_device *netdev);
 959 int mlx5e_close_locked(struct net_device *netdev);
 960
 961 int mlx5e_open_channels(struct mlx5e_priv *priv,
 962                         struct mlx5e_channels *chs);
 963 void mlx5e_close_channels(struct mlx5e_channels *chs);
 964
 965 /* Function pointer to be used to modify WH settings while
 966  * switching channels
 967  */
 968 typedef int (*mlx5e_fp_hw_modify)(struct mlx5e_priv *priv);
 969 void mlx5e_switch_priv_channels(struct mlx5e_priv *priv,
 970                                 struct mlx5e_channels *new_chs,
 971                                 mlx5e_fp_hw_modify hw_modify);
 972 void mlx5e_activate_priv_channels(struct mlx5e_priv *priv);
 973 void mlx5e_deactivate_priv_channels(struct mlx5e_priv *priv);
 974
 975 void mlx5e_build_default_indir_rqt(u32 *indirection_rqt, int len,
 976                                    int num_channels);
 977 void mlx5e_set_tx_cq_mode_params(struct mlx5e_params *params,
 978                                  u8 cq_period_mode);
 979 void mlx5e_set_rx_cq_mode_params(struct mlx5e_params *params,
 980                                  u8 cq_period_mode);
 981 void mlx5e_set_rq_type(struct mlx5_core_dev *mdev, struct mlx5e_params *params);
 982 void mlx5e_init_rq_type_params(struct mlx5_core_dev *mdev,
 983                                struct mlx5e_params *params);
 984
 985 static inline bool mlx5e_tunnel_inner_ft_supported(struct mlx5_core_dev *mdev)
 986 {
 987         return (MLX5_CAP_ETH(mdev, tunnel_stateless_gre) &&
 988                 MLX5_CAP_FLOWTABLE_NIC_RX(mdev, ft_field_support.inner_ip_version));
 989 }
 990
 991 static inline void mlx5e_sq_fetch_wqe(struct mlx5e_txqsq *sq,
 992                                       struct mlx5e_tx_wqe **wqe,
 993                                       u16 *pi)
 994 {
 995         struct mlx5_wq_cyc *wq = &sq->wq;
 996
 997         *pi  = mlx5_wq_cyc_ctr2ix(wq, sq->pc);
 998         *wqe = mlx5_wq_cyc_get_wqe(wq, *pi);
 999         memset(*wqe, 0, sizeof(**wqe));
1000 }
1001
1002 static inline
1003 struct mlx5e_tx_wqe *mlx5e_post_nop(struct mlx5_wq_cyc *wq, u32 sqn, u16 *pc)
1004 {
1005         u16                         pi   = mlx5_wq_cyc_ctr2ix(wq, *pc);
1006         struct mlx5e_tx_wqe        *wqe  = mlx5_wq_cyc_get_wqe(wq, pi);
1007         struct mlx5_wqe_ctrl_seg   *cseg = &wqe->ctrl;
1008
1009         memset(cseg, 0, sizeof(*cseg));
1010
1011         cseg->opmod_idx_opcode = cpu_to_be32((*pc << 8) | MLX5_OPCODE_NOP);
1012         cseg->qpn_ds           = cpu_to_be32((sqn << 8) | 0x01);
1013
1014         (*pc)++;
1015
1016         return wqe;
1017 }
1018
1019 static inline
1020 void mlx5e_notify_hw(struct mlx5_wq_cyc *wq, u16 pc,
1021                      void __iomem *uar_map,
1022                      struct mlx5_wqe_ctrl_seg *ctrl)
1023 {
1024         ctrl->fm_ce_se = MLX5_WQE_CTRL_CQ_UPDATE;
1025         /* ensure wqe is visible to device before updating doorbell record */
1026         dma_wmb();
1027
1028         *wq->db = cpu_to_be32(pc);
1029
1030         /* ensure doorbell record is visible to device before ringing the
1031          * doorbell
1032          */
1033         wmb();
1034
1035         mlx5_write64((__be32 *)ctrl, uar_map, NULL);
1036 }
1037
1038 static inline void mlx5e_cq_arm(struct mlx5e_cq *cq)
1039 {
1040         struct mlx5_core_cq *mcq;
1041
1042         mcq = &cq->mcq;
1043         mlx5_cq_arm(mcq, MLX5_CQ_DB_REQ_NOT, mcq->uar->map, cq->wq.cc);
1044 }
1045
1046 extern const struct ethtool_ops mlx5e_ethtool_ops;
1047 #ifdef CONFIG_MLX5_CORE_EN_DCB
1048 extern const struct dcbnl_rtnl_ops mlx5e_dcbnl_ops;
1049 int mlx5e_dcbnl_ieee_setets_core(struct mlx5e_priv *priv, struct ieee_ets *ets);
1050 void mlx5e_dcbnl_initialize(struct mlx5e_priv *priv);
1051 void mlx5e_dcbnl_init_app(struct mlx5e_priv *priv);
1052 void mlx5e_dcbnl_delete_app(struct mlx5e_priv *priv);
1053 #endif
1054
1055 #ifndef CONFIG_RFS_ACCEL
1056 static inline int mlx5e_arfs_create_tables(struct mlx5e_priv *priv)
1057 {
1058         return 0;
1059 }
1060
1061 static inline void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv) {}
1062
1063 static inline int mlx5e_arfs_enable(struct mlx5e_priv *priv)
1064 {
1065         return -EOPNOTSUPP;
1066 }
1067
1068 static inline int mlx5e_arfs_disable(struct mlx5e_priv *priv)
1069 {
1070         return -EOPNOTSUPP;
1071 }
1072 #else
1073 int mlx5e_arfs_create_tables(struct mlx5e_priv *priv);
1074 void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv);
1075 int mlx5e_arfs_enable(struct mlx5e_priv *priv);
1076 int mlx5e_arfs_disable(struct mlx5e_priv *priv);
1077 int mlx5e_rx_flow_steer(struct net_device *dev, const struct sk_buff *skb,
1078                         u16 rxq_index, u32 flow_id);
1079 #endif
1080
1081 int mlx5e_create_tir(struct mlx5_core_dev *mdev,
1082                      struct mlx5e_tir *tir, u32 *in, int inlen);
1083 void mlx5e_destroy_tir(struct mlx5_core_dev *mdev,
1084                        struct mlx5e_tir *tir);
1085 int mlx5e_create_mdev_resources(struct mlx5_core_dev *mdev);
1086 void mlx5e_destroy_mdev_resources(struct mlx5_core_dev *mdev);
1087 int mlx5e_refresh_tirs(struct mlx5e_priv *priv, bool enable_uc_lb);
1088
1089 /* common netdev helpers */
1090 int mlx5e_create_indirect_rqt(struct mlx5e_priv *priv);
1091
1092 int mlx5e_create_indirect_tirs(struct mlx5e_priv *priv);
1093 void mlx5e_destroy_indirect_tirs(struct mlx5e_priv *priv);
1094
1095 int mlx5e_create_direct_rqts(struct mlx5e_priv *priv);
1096 void mlx5e_destroy_direct_rqts(struct mlx5e_priv *priv);
1097 int mlx5e_create_direct_tirs(struct mlx5e_priv *priv);
1098 void mlx5e_destroy_direct_tirs(struct mlx5e_priv *priv);
1099 void mlx5e_destroy_rqt(struct mlx5e_priv *priv, struct mlx5e_rqt *rqt);
1100
1101 struct ttc_params {
1102         struct mlx5_flow_table_attr ft_attr;
1103         u32 any_tt_tirn;
1104         u32 indir_tirn[MLX5E_NUM_INDIR_TIRS];
1105         struct mlx5e_ttc_table *inner_ttc;
1106 };
1107
1108 void mlx5e_set_ttc_basic_params(struct mlx5e_priv *priv, struct ttc_params *ttc_params);
1109 void mlx5e_set_ttc_ft_params(struct ttc_params *ttc_params);
1110 void mlx5e_set_inner_ttc_ft_params(struct ttc_params *ttc_params);
1111
1112 int mlx5e_create_ttc_table(struct mlx5e_priv *priv, struct ttc_params *params,
1113                            struct mlx5e_ttc_table *ttc);
1114 void mlx5e_destroy_ttc_table(struct mlx5e_priv *priv,
1115                              struct mlx5e_ttc_table *ttc);
1116
1117 int mlx5e_create_inner_ttc_table(struct mlx5e_priv *priv, struct ttc_params *params,
1118                                  struct mlx5e_ttc_table *ttc);
1119 void mlx5e_destroy_inner_ttc_table(struct mlx5e_priv *priv,
1120                                    struct mlx5e_ttc_table *ttc);
1121
1122 int mlx5e_create_tis(struct mlx5_core_dev *mdev, int tc,
1123                      u32 underlay_qpn, u32 *tisn);
1124 void mlx5e_destroy_tis(struct mlx5_core_dev *mdev, u32 tisn);
1125
1126 int mlx5e_create_tises(struct mlx5e_priv *priv);
1127 void mlx5e_cleanup_nic_tx(struct mlx5e_priv *priv);
1128 int mlx5e_close(struct net_device *netdev);
1129 int mlx5e_open(struct net_device *netdev);
1130 void mlx5e_update_stats_work(struct work_struct *work);
1131
1132 int mlx5e_bits_invert(unsigned long a, int size);
1133
1134 typedef int (*change_hw_mtu_cb)(struct mlx5e_priv *priv);
1135 int mlx5e_change_mtu(struct net_device *netdev, int new_mtu,
1136                      change_hw_mtu_cb set_mtu_cb);
1137
1138 /* ethtool helpers */
1139 void mlx5e_ethtool_get_drvinfo(struct mlx5e_priv *priv,
1140                                struct ethtool_drvinfo *drvinfo);
1141 void mlx5e_ethtool_get_strings(struct mlx5e_priv *priv,
1142                                uint32_t stringset, uint8_t *data);
1143 int mlx5e_ethtool_get_sset_count(struct mlx5e_priv *priv, int sset);
1144 void mlx5e_ethtool_get_ethtool_stats(struct mlx5e_priv *priv,
1145                                      struct ethtool_stats *stats, u64 *data);
1146 void mlx5e_ethtool_get_ringparam(struct mlx5e_priv *priv,
1147                                  struct ethtool_ringparam *param);
1148 int mlx5e_ethtool_set_ringparam(struct mlx5e_priv *priv,
1149                                 struct ethtool_ringparam *param);
1150 void mlx5e_ethtool_get_channels(struct mlx5e_priv *priv,
1151                                 struct ethtool_channels *ch);
1152 int mlx5e_ethtool_set_channels(struct mlx5e_priv *priv,
1153                                struct ethtool_channels *ch);
1154 int mlx5e_ethtool_get_coalesce(struct mlx5e_priv *priv,
1155                                struct ethtool_coalesce *coal);
1156 int mlx5e_ethtool_set_coalesce(struct mlx5e_priv *priv,
1157                                struct ethtool_coalesce *coal);
1158 int mlx5e_ethtool_get_ts_info(struct mlx5e_priv *priv,
1159                               struct ethtool_ts_info *info);
1160 int mlx5e_ethtool_flash_device(struct mlx5e_priv *priv,
1161                                struct ethtool_flash *flash);
1162
1163 /* mlx5e generic netdev management API */
1164 struct net_device*
1165 mlx5e_create_netdev(struct mlx5_core_dev *mdev, const struct mlx5e_profile *profile,
1166                     void *ppriv);
1167 int mlx5e_attach_netdev(struct mlx5e_priv *priv);
1168 void mlx5e_detach_netdev(struct mlx5e_priv *priv);
1169 void mlx5e_destroy_netdev(struct mlx5e_priv *priv);
1170 void mlx5e_build_nic_params(struct mlx5_core_dev *mdev,
1171                             struct mlx5e_params *params,
1172                             u16 max_channels, u16 mtu);
1173 u8 mlx5e_params_calculate_tx_min_inline(struct mlx5_core_dev *mdev);
1174 void mlx5e_rx_dim_work(struct work_struct *work);
1175 void mlx5e_tx_dim_work(struct work_struct *work);
1176 #endif /* __MLX5_EN_H__ */