drivers/net/ethernet/marvell/mvpp2/mvpp2.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2 /*
   3  * Definitions for Marvell PPv2 network controller for Armada 375 SoC.
   4  *
   5  * Copyright (C) 2014 Marvell
   6  *
   7  * Marcin Wojtas <mw@semihalf.com>
   8  */
   9 #ifndef _MVPP2_H_
  10 #define _MVPP2_H_
  11
  12 #include <linux/interrupt.h>
  13 #include <linux/kernel.h>
  14 #include <linux/netdevice.h>
  15 #include <linux/phy.h>
  16 #include <linux/phylink.h>
  17
  18 /* Fifo Registers */
  19 #define MVPP2_RX_DATA_FIFO_SIZE_REG(port)       (0x00 + 4 * (port))
  20 #define MVPP2_RX_ATTR_FIFO_SIZE_REG(port)       (0x20 + 4 * (port))
  21 #define MVPP2_RX_MIN_PKT_SIZE_REG               0x60
  22 #define MVPP2_RX_FIFO_INIT_REG                  0x64
  23 #define MVPP22_TX_FIFO_THRESH_REG(port)         (0x8840 + 4 * (port))
  24 #define MVPP22_TX_FIFO_SIZE_REG(port)           (0x8860 + 4 * (port))
  25
  26 /* RX DMA Top Registers */
  27 #define MVPP2_RX_CTRL_REG(port)                 (0x140 + 4 * (port))
  28 #define     MVPP2_RX_LOW_LATENCY_PKT_SIZE(s)    (((s) & 0xfff) << 16)
  29 #define     MVPP2_RX_USE_PSEUDO_FOR_CSUM_MASK   BIT(31)
  30 #define MVPP2_POOL_BUF_SIZE_REG(pool)           (0x180 + 4 * (pool))
  31 #define     MVPP2_POOL_BUF_SIZE_OFFSET          5
  32 #define MVPP2_RXQ_CONFIG_REG(rxq)               (0x800 + 4 * (rxq))
  33 #define     MVPP2_SNOOP_PKT_SIZE_MASK           0x1ff
  34 #define     MVPP2_SNOOP_BUF_HDR_MASK            BIT(9)
  35 #define     MVPP2_RXQ_POOL_SHORT_OFFS           20
  36 #define     MVPP21_RXQ_POOL_SHORT_MASK          0x700000
  37 #define     MVPP22_RXQ_POOL_SHORT_MASK          0xf00000
  38 #define     MVPP2_RXQ_POOL_LONG_OFFS            24
  39 #define     MVPP21_RXQ_POOL_LONG_MASK           0x7000000
  40 #define     MVPP22_RXQ_POOL_LONG_MASK           0xf000000
  41 #define     MVPP2_RXQ_PACKET_OFFSET_OFFS        28
  42 #define     MVPP2_RXQ_PACKET_OFFSET_MASK        0x70000000
  43 #define     MVPP2_RXQ_DISABLE_MASK              BIT(31)
  44
  45 /* Top Registers */
  46 #define MVPP2_MH_REG(port)                      (0x5040 + 4 * (port))
  47 #define MVPP2_DSA_EXTENDED                      BIT(5)
  48
  49 /* Parser Registers */
  50 #define MVPP2_PRS_INIT_LOOKUP_REG               0x1000
  51 #define     MVPP2_PRS_PORT_LU_MAX               0xf
  52 #define     MVPP2_PRS_PORT_LU_MASK(port)        (0xff << ((port) * 4))
  53 #define     MVPP2_PRS_PORT_LU_VAL(port, val)    ((val) << ((port) * 4))
  54 #define MVPP2_PRS_INIT_OFFS_REG(port)           (0x1004 + ((port) & 4))
  55 #define     MVPP2_PRS_INIT_OFF_MASK(port)       (0x3f << (((port) % 4) * 8))
  56 #define     MVPP2_PRS_INIT_OFF_VAL(port, val)   ((val) << (((port) % 4) * 8))
  57 #define MVPP2_PRS_MAX_LOOP_REG(port)            (0x100c + ((port) & 4))
  58 #define     MVPP2_PRS_MAX_LOOP_MASK(port)       (0xff << (((port) % 4) * 8))
  59 #define     MVPP2_PRS_MAX_LOOP_VAL(port, val)   ((val) << (((port) % 4) * 8))
  60 #define MVPP2_PRS_TCAM_IDX_REG                  0x1100
  61 #define MVPP2_PRS_TCAM_DATA_REG(idx)            (0x1104 + (idx) * 4)
  62 #define     MVPP2_PRS_TCAM_INV_MASK             BIT(31)
  63 #define MVPP2_PRS_SRAM_IDX_REG                  0x1200
  64 #define MVPP2_PRS_SRAM_DATA_REG(idx)            (0x1204 + (idx) * 4)
  65 #define MVPP2_PRS_TCAM_CTRL_REG                 0x1230
  66 #define     MVPP2_PRS_TCAM_EN_MASK              BIT(0)
  67 #define MVPP2_PRS_TCAM_HIT_IDX_REG              0x1240
  68 #define MVPP2_PRS_TCAM_HIT_CNT_REG              0x1244
  69 #define     MVPP2_PRS_TCAM_HIT_CNT_MASK         GENMASK(15, 0)
  70
  71 /* RSS Registers */
  72 #define MVPP22_RSS_INDEX                        0x1500
  73 #define     MVPP22_RSS_INDEX_TABLE_ENTRY(idx)   (idx)
  74 #define     MVPP22_RSS_INDEX_TABLE(idx)         ((idx) << 8)
  75 #define     MVPP22_RSS_INDEX_QUEUE(idx)         ((idx) << 16)
  76 #define MVPP22_RXQ2RSS_TABLE                    0x1504
  77 #define     MVPP22_RSS_TABLE_POINTER(p)         (p)
  78 #define MVPP22_RSS_TABLE_ENTRY                  0x1508
  79 #define MVPP22_RSS_WIDTH                        0x150c
  80
  81 /* Classifier Registers */
  82 #define MVPP2_CLS_MODE_REG                      0x1800
  83 #define     MVPP2_CLS_MODE_ACTIVE_MASK          BIT(0)
  84 #define MVPP2_CLS_PORT_WAY_REG                  0x1810
  85 #define     MVPP2_CLS_PORT_WAY_MASK(port)       (1 << (port))
  86 #define MVPP2_CLS_LKP_INDEX_REG                 0x1814
  87 #define     MVPP2_CLS_LKP_INDEX_WAY_OFFS        6
  88 #define MVPP2_CLS_LKP_TBL_REG                   0x1818
  89 #define     MVPP2_CLS_LKP_TBL_RXQ_MASK          0xff
  90 #define     MVPP2_CLS_LKP_FLOW_PTR(flow)        ((flow) << 16)
  91 #define     MVPP2_CLS_LKP_TBL_LOOKUP_EN_MASK    BIT(25)
  92 #define MVPP2_CLS_FLOW_INDEX_REG                0x1820
  93 #define MVPP2_CLS_FLOW_TBL0_REG                 0x1824
  94 #define     MVPP2_CLS_FLOW_TBL0_LAST            BIT(0)
  95 #define     MVPP2_CLS_FLOW_TBL0_ENG_MASK        0x7
  96 #define     MVPP2_CLS_FLOW_TBL0_OFFS            1
  97 #define     MVPP2_CLS_FLOW_TBL0_ENG(x)          ((x) << 1)
  98 #define     MVPP2_CLS_FLOW_TBL0_PORT_ID_MASK    0xff
  99 #define     MVPP2_CLS_FLOW_TBL0_PORT_ID(port)   ((port) << 4)
 100 #define     MVPP2_CLS_FLOW_TBL0_PORT_ID_SEL     BIT(23)
 101 #define MVPP2_CLS_FLOW_TBL1_REG                 0x1828
 102 #define     MVPP2_CLS_FLOW_TBL1_N_FIELDS_MASK   0x7
 103 #define     MVPP2_CLS_FLOW_TBL1_N_FIELDS(x)     (x)
 104 #define     MVPP2_CLS_FLOW_TBL1_PRIO_MASK       0x3f
 105 #define     MVPP2_CLS_FLOW_TBL1_PRIO(x)         ((x) << 9)
 106 #define     MVPP2_CLS_FLOW_TBL1_SEQ_MASK        0x7
 107 #define     MVPP2_CLS_FLOW_TBL1_SEQ(x)          ((x) << 15)
 108 #define MVPP2_CLS_FLOW_TBL2_REG                 0x182c
 109 #define     MVPP2_CLS_FLOW_TBL2_FLD_MASK        0x3f
 110 #define     MVPP2_CLS_FLOW_TBL2_FLD_OFFS(n)     ((n) * 6)
 111 #define     MVPP2_CLS_FLOW_TBL2_FLD(n, x)       ((x) << ((n) * 6))
 112 #define MVPP2_CLS_OVERSIZE_RXQ_LOW_REG(port)    (0x1980 + ((port) * 4))
 113 #define     MVPP2_CLS_OVERSIZE_RXQ_LOW_BITS     3
 114 #define     MVPP2_CLS_OVERSIZE_RXQ_LOW_MASK     0x7
 115 #define MVPP2_CLS_SWFWD_P2HQ_REG(port)          (0x19b0 + ((port) * 4))
 116 #define MVPP2_CLS_SWFWD_PCTRL_REG               0x19d0
 117 #define     MVPP2_CLS_SWFWD_PCTRL_MASK(port)    (1 << (port))
 118
 119 /* Classifier C2 engine Registers */
 120 #define MVPP22_CLS_C2_TCAM_IDX                  0x1b00
 121 #define MVPP22_CLS_C2_TCAM_DATA0                0x1b10
 122 #define MVPP22_CLS_C2_TCAM_DATA1                0x1b14
 123 #define MVPP22_CLS_C2_TCAM_DATA2                0x1b18
 124 #define MVPP22_CLS_C2_TCAM_DATA3                0x1b1c
 125 #define MVPP22_CLS_C2_TCAM_DATA4                0x1b20
 126 #define     MVPP22_CLS_C2_PORT_ID(port)         ((port) << 8)
 127 #define MVPP22_CLS_C2_ACT                       0x1b60
 128 #define     MVPP22_CLS_C2_ACT_RSS_EN(act)       (((act) & 0x3) << 19)
 129 #define     MVPP22_CLS_C2_ACT_FWD(act)          (((act) & 0x7) << 13)
 130 #define     MVPP22_CLS_C2_ACT_QHIGH(act)        (((act) & 0x3) << 11)
 131 #define     MVPP22_CLS_C2_ACT_QLOW(act)         (((act) & 0x3) << 9)
 132 #define MVPP22_CLS_C2_ATTR0                     0x1b64
 133 #define     MVPP22_CLS_C2_ATTR0_QHIGH(qh)       (((qh) & 0x1f) << 24)
 134 #define     MVPP22_CLS_C2_ATTR0_QHIGH_MASK      0x1f
 135 #define     MVPP22_CLS_C2_ATTR0_QHIGH_OFFS      24
 136 #define     MVPP22_CLS_C2_ATTR0_QLOW(ql)        (((ql) & 0x7) << 21)
 137 #define     MVPP22_CLS_C2_ATTR0_QLOW_MASK       0x7
 138 #define     MVPP22_CLS_C2_ATTR0_QLOW_OFFS       21
 139 #define MVPP22_CLS_C2_ATTR1                     0x1b68
 140 #define MVPP22_CLS_C2_ATTR2                     0x1b6c
 141 #define     MVPP22_CLS_C2_ATTR2_RSS_EN          BIT(30)
 142 #define MVPP22_CLS_C2_ATTR3                     0x1b70
 143
 144 /* Descriptor Manager Top Registers */
 145 #define MVPP2_RXQ_NUM_REG                       0x2040
 146 #define MVPP2_RXQ_DESC_ADDR_REG                 0x2044
 147 #define     MVPP22_DESC_ADDR_OFFS               8
 148 #define MVPP2_RXQ_DESC_SIZE_REG                 0x2048
 149 #define     MVPP2_RXQ_DESC_SIZE_MASK            0x3ff0
 150 #define MVPP2_RXQ_STATUS_UPDATE_REG(rxq)        (0x3000 + 4 * (rxq))
 151 #define     MVPP2_RXQ_NUM_PROCESSED_OFFSET      0
 152 #define     MVPP2_RXQ_NUM_NEW_OFFSET            16
 153 #define MVPP2_RXQ_STATUS_REG(rxq)               (0x3400 + 4 * (rxq))
 154 #define     MVPP2_RXQ_OCCUPIED_MASK             0x3fff
 155 #define     MVPP2_RXQ_NON_OCCUPIED_OFFSET       16
 156 #define     MVPP2_RXQ_NON_OCCUPIED_MASK         0x3fff0000
 157 #define MVPP2_RXQ_THRESH_REG                    0x204c
 158 #define     MVPP2_OCCUPIED_THRESH_OFFSET        0
 159 #define     MVPP2_OCCUPIED_THRESH_MASK          0x3fff
 160 #define MVPP2_RXQ_INDEX_REG                     0x2050
 161 #define MVPP2_TXQ_NUM_REG                       0x2080
 162 #define MVPP2_TXQ_DESC_ADDR_REG                 0x2084
 163 #define MVPP2_TXQ_DESC_SIZE_REG                 0x2088
 164 #define     MVPP2_TXQ_DESC_SIZE_MASK            0x3ff0
 165 #define MVPP2_TXQ_THRESH_REG                    0x2094
 166 #define     MVPP2_TXQ_THRESH_OFFSET             16
 167 #define     MVPP2_TXQ_THRESH_MASK               0x3fff
 168 #define MVPP2_AGGR_TXQ_UPDATE_REG               0x2090
 169 #define MVPP2_TXQ_INDEX_REG                     0x2098
 170 #define MVPP2_TXQ_PREF_BUF_REG                  0x209c
 171 #define     MVPP2_PREF_BUF_PTR(desc)            ((desc) & 0xfff)
 172 #define     MVPP2_PREF_BUF_SIZE_4               (BIT(12) | BIT(13))
 173 #define     MVPP2_PREF_BUF_SIZE_16              (BIT(12) | BIT(14))
 174 #define     MVPP2_PREF_BUF_THRESH(val)          ((val) << 17)
 175 #define     MVPP2_TXQ_DRAIN_EN_MASK             BIT(31)
 176 #define MVPP2_TXQ_PENDING_REG                   0x20a0
 177 #define     MVPP2_TXQ_PENDING_MASK              0x3fff
 178 #define MVPP2_TXQ_INT_STATUS_REG                0x20a4
 179 #define MVPP2_TXQ_SENT_REG(txq)                 (0x3c00 + 4 * (txq))
 180 #define     MVPP2_TRANSMITTED_COUNT_OFFSET      16
 181 #define     MVPP2_TRANSMITTED_COUNT_MASK        0x3fff0000
 182 #define MVPP2_TXQ_RSVD_REQ_REG                  0x20b0
 183 #define     MVPP2_TXQ_RSVD_REQ_Q_OFFSET         16
 184 #define MVPP2_TXQ_RSVD_RSLT_REG                 0x20b4
 185 #define     MVPP2_TXQ_RSVD_RSLT_MASK            0x3fff
 186 #define MVPP2_TXQ_RSVD_CLR_REG                  0x20b8
 187 #define     MVPP2_TXQ_RSVD_CLR_OFFSET           16
 188 #define MVPP2_AGGR_TXQ_DESC_ADDR_REG(cpu)       (0x2100 + 4 * (cpu))
 189 #define     MVPP22_AGGR_TXQ_DESC_ADDR_OFFS      8
 190 #define MVPP2_AGGR_TXQ_DESC_SIZE_REG(cpu)       (0x2140 + 4 * (cpu))
 191 #define     MVPP2_AGGR_TXQ_DESC_SIZE_MASK       0x3ff0
 192 #define MVPP2_AGGR_TXQ_STATUS_REG(cpu)          (0x2180 + 4 * (cpu))
 193 #define     MVPP2_AGGR_TXQ_PENDING_MASK         0x3fff
 194 #define MVPP2_AGGR_TXQ_INDEX_REG(cpu)           (0x21c0 + 4 * (cpu))
 195
 196 /* MBUS bridge registers */
 197 #define MVPP2_WIN_BASE(w)                       (0x4000 + ((w) << 2))
 198 #define MVPP2_WIN_SIZE(w)                       (0x4020 + ((w) << 2))
 199 #define MVPP2_WIN_REMAP(w)                      (0x4040 + ((w) << 2))
 200 #define MVPP2_BASE_ADDR_ENABLE                  0x4060
 201
 202 /* AXI Bridge Registers */
 203 #define MVPP22_AXI_BM_WR_ATTR_REG               0x4100
 204 #define MVPP22_AXI_BM_RD_ATTR_REG               0x4104
 205 #define MVPP22_AXI_AGGRQ_DESCR_RD_ATTR_REG      0x4110
 206 #define MVPP22_AXI_TXQ_DESCR_WR_ATTR_REG        0x4114
 207 #define MVPP22_AXI_TXQ_DESCR_RD_ATTR_REG        0x4118
 208 #define MVPP22_AXI_RXQ_DESCR_WR_ATTR_REG        0x411c
 209 #define MVPP22_AXI_RX_DATA_WR_ATTR_REG          0x4120
 210 #define MVPP22_AXI_TX_DATA_RD_ATTR_REG          0x4130
 211 #define MVPP22_AXI_RD_NORMAL_CODE_REG           0x4150
 212 #define MVPP22_AXI_RD_SNOOP_CODE_REG            0x4154
 213 #define MVPP22_AXI_WR_NORMAL_CODE_REG           0x4160
 214 #define MVPP22_AXI_WR_SNOOP_CODE_REG            0x4164
 215
 216 /* Values for AXI Bridge registers */
 217 #define MVPP22_AXI_ATTR_CACHE_OFFS              0
 218 #define MVPP22_AXI_ATTR_DOMAIN_OFFS             12
 219
 220 #define MVPP22_AXI_CODE_CACHE_OFFS              0
 221 #define MVPP22_AXI_CODE_DOMAIN_OFFS             4
 222
 223 #define MVPP22_AXI_CODE_CACHE_NON_CACHE         0x3
 224 #define MVPP22_AXI_CODE_CACHE_WR_CACHE          0x7
 225 #define MVPP22_AXI_CODE_CACHE_RD_CACHE          0xb
 226
 227 #define MVPP22_AXI_CODE_DOMAIN_OUTER_DOM        2
 228 #define MVPP22_AXI_CODE_DOMAIN_SYSTEM           3
 229
 230 /* Interrupt Cause and Mask registers */
 231 #define MVPP2_ISR_TX_THRESHOLD_REG(port)        (0x5140 + 4 * (port))
 232 #define     MVPP2_MAX_ISR_TX_THRESHOLD          0xfffff0
 233
 234 #define MVPP2_ISR_RX_THRESHOLD_REG(rxq)         (0x5200 + 4 * (rxq))
 235 #define     MVPP2_MAX_ISR_RX_THRESHOLD          0xfffff0
 236 #define MVPP21_ISR_RXQ_GROUP_REG(port)          (0x5400 + 4 * (port))
 237
 238 #define MVPP22_ISR_RXQ_GROUP_INDEX_REG          0x5400
 239 #define MVPP22_ISR_RXQ_GROUP_INDEX_SUBGROUP_MASK 0xf
 240 #define MVPP22_ISR_RXQ_GROUP_INDEX_GROUP_MASK   0x380
 241 #define MVPP22_ISR_RXQ_GROUP_INDEX_GROUP_OFFSET 7
 242
 243 #define MVPP22_ISR_RXQ_GROUP_INDEX_SUBGROUP_MASK 0xf
 244 #define MVPP22_ISR_RXQ_GROUP_INDEX_GROUP_MASK   0x380
 245
 246 #define MVPP22_ISR_RXQ_SUB_GROUP_CONFIG_REG     0x5404
 247 #define MVPP22_ISR_RXQ_SUB_GROUP_STARTQ_MASK    0x1f
 248 #define MVPP22_ISR_RXQ_SUB_GROUP_SIZE_MASK      0xf00
 249 #define MVPP22_ISR_RXQ_SUB_GROUP_SIZE_OFFSET    8
 250
 251 #define MVPP2_ISR_ENABLE_REG(port)              (0x5420 + 4 * (port))
 252 #define     MVPP2_ISR_ENABLE_INTERRUPT(mask)    ((mask) & 0xffff)
 253 #define     MVPP2_ISR_DISABLE_INTERRUPT(mask)   (((mask) << 16) & 0xffff0000)
 254 #define MVPP2_ISR_RX_TX_CAUSE_REG(port)         (0x5480 + 4 * (port))
 255 #define     MVPP2_CAUSE_RXQ_OCCUP_DESC_ALL_MASK 0xffff
 256 #define     MVPP2_CAUSE_TXQ_OCCUP_DESC_ALL_MASK 0xff0000
 257 #define     MVPP2_CAUSE_TXQ_OCCUP_DESC_ALL_OFFSET       16
 258 #define     MVPP2_CAUSE_RX_FIFO_OVERRUN_MASK    BIT(24)
 259 #define     MVPP2_CAUSE_FCS_ERR_MASK            BIT(25)
 260 #define     MVPP2_CAUSE_TX_FIFO_UNDERRUN_MASK   BIT(26)
 261 #define     MVPP2_CAUSE_TX_EXCEPTION_SUM_MASK   BIT(29)
 262 #define     MVPP2_CAUSE_RX_EXCEPTION_SUM_MASK   BIT(30)
 263 #define     MVPP2_CAUSE_MISC_SUM_MASK           BIT(31)
 264 #define MVPP2_ISR_RX_TX_MASK_REG(port)          (0x54a0 + 4 * (port))
 265 #define MVPP2_ISR_PON_RX_TX_MASK_REG            0x54bc
 266 #define     MVPP2_PON_CAUSE_RXQ_OCCUP_DESC_ALL_MASK     0xffff
 267 #define     MVPP2_PON_CAUSE_TXP_OCCUP_DESC_ALL_MASK     0x3fc00000
 268 #define     MVPP2_PON_CAUSE_MISC_SUM_MASK               BIT(31)
 269 #define MVPP2_ISR_MISC_CAUSE_REG                0x55b0
 270
 271 /* Buffer Manager registers */
 272 #define MVPP2_BM_POOL_BASE_REG(pool)            (0x6000 + ((pool) * 4))
 273 #define     MVPP2_BM_POOL_BASE_ADDR_MASK        0xfffff80
 274 #define MVPP2_BM_POOL_SIZE_REG(pool)            (0x6040 + ((pool) * 4))
 275 #define     MVPP2_BM_POOL_SIZE_MASK             0xfff0
 276 #define MVPP2_BM_POOL_READ_PTR_REG(pool)        (0x6080 + ((pool) * 4))
 277 #define     MVPP2_BM_POOL_GET_READ_PTR_MASK     0xfff0
 278 #define MVPP2_BM_POOL_PTRS_NUM_REG(pool)        (0x60c0 + ((pool) * 4))
 279 #define     MVPP2_BM_POOL_PTRS_NUM_MASK         0xfff0
 280 #define MVPP2_BM_BPPI_READ_PTR_REG(pool)        (0x6100 + ((pool) * 4))
 281 #define MVPP2_BM_BPPI_PTRS_NUM_REG(pool)        (0x6140 + ((pool) * 4))
 282 #define     MVPP2_BM_BPPI_PTR_NUM_MASK          0x7ff
 283 #define MVPP22_BM_POOL_PTRS_NUM_MASK            0xfff8
 284 #define     MVPP2_BM_BPPI_PREFETCH_FULL_MASK    BIT(16)
 285 #define MVPP2_BM_POOL_CTRL_REG(pool)            (0x6200 + ((pool) * 4))
 286 #define     MVPP2_BM_START_MASK                 BIT(0)
 287 #define     MVPP2_BM_STOP_MASK                  BIT(1)
 288 #define     MVPP2_BM_STATE_MASK                 BIT(4)
 289 #define     MVPP2_BM_LOW_THRESH_OFFS            8
 290 #define     MVPP2_BM_LOW_THRESH_MASK            0x7f00
 291 #define     MVPP2_BM_LOW_THRESH_VALUE(val)      ((val) << \
 292                                                 MVPP2_BM_LOW_THRESH_OFFS)
 293 #define     MVPP2_BM_HIGH_THRESH_OFFS           16
 294 #define     MVPP2_BM_HIGH_THRESH_MASK           0x7f0000
 295 #define     MVPP2_BM_HIGH_THRESH_VALUE(val)     ((val) << \
 296                                                 MVPP2_BM_HIGH_THRESH_OFFS)
 297 #define MVPP2_BM_INTR_CAUSE_REG(pool)           (0x6240 + ((pool) * 4))
 298 #define     MVPP2_BM_RELEASED_DELAY_MASK        BIT(0)
 299 #define     MVPP2_BM_ALLOC_FAILED_MASK          BIT(1)
 300 #define     MVPP2_BM_BPPE_EMPTY_MASK            BIT(2)
 301 #define     MVPP2_BM_BPPE_FULL_MASK             BIT(3)
 302 #define     MVPP2_BM_AVAILABLE_BP_LOW_MASK      BIT(4)
 303 #define MVPP2_BM_INTR_MASK_REG(pool)            (0x6280 + ((pool) * 4))
 304 #define MVPP2_BM_PHY_ALLOC_REG(pool)            (0x6400 + ((pool) * 4))
 305 #define     MVPP2_BM_PHY_ALLOC_GRNTD_MASK       BIT(0)
 306 #define MVPP2_BM_VIRT_ALLOC_REG                 0x6440
 307 #define MVPP22_BM_ADDR_HIGH_ALLOC               0x6444
 308 #define     MVPP22_BM_ADDR_HIGH_PHYS_MASK       0xff
 309 #define     MVPP22_BM_ADDR_HIGH_VIRT_MASK       0xff00
 310 #define     MVPP22_BM_ADDR_HIGH_VIRT_SHIFT      8
 311 #define MVPP2_BM_PHY_RLS_REG(pool)              (0x6480 + ((pool) * 4))
 312 #define     MVPP2_BM_PHY_RLS_MC_BUFF_MASK       BIT(0)
 313 #define     MVPP2_BM_PHY_RLS_PRIO_EN_MASK       BIT(1)
 314 #define     MVPP2_BM_PHY_RLS_GRNTD_MASK         BIT(2)
 315 #define MVPP2_BM_VIRT_RLS_REG                   0x64c0
 316 #define MVPP22_BM_ADDR_HIGH_RLS_REG             0x64c4
 317 #define     MVPP22_BM_ADDR_HIGH_PHYS_RLS_MASK   0xff
 318 #define     MVPP22_BM_ADDR_HIGH_VIRT_RLS_MASK   0xff00
 319 #define     MVPP22_BM_ADDR_HIGH_VIRT_RLS_SHIFT  8
 320
 321 /* TX Scheduler registers */
 322 #define MVPP2_TXP_SCHED_PORT_INDEX_REG          0x8000
 323 #define MVPP2_TXP_SCHED_Q_CMD_REG               0x8004
 324 #define     MVPP2_TXP_SCHED_ENQ_MASK            0xff
 325 #define     MVPP2_TXP_SCHED_DISQ_OFFSET         8
 326 #define MVPP2_TXP_SCHED_CMD_1_REG               0x8010
 327 #define MVPP2_TXP_SCHED_PERIOD_REG              0x8018
 328 #define MVPP2_TXP_SCHED_MTU_REG                 0x801c
 329 #define     MVPP2_TXP_MTU_MAX                   0x7FFFF
 330 #define MVPP2_TXP_SCHED_REFILL_REG              0x8020
 331 #define     MVPP2_TXP_REFILL_TOKENS_ALL_MASK    0x7ffff
 332 #define     MVPP2_TXP_REFILL_PERIOD_ALL_MASK    0x3ff00000
 333 #define     MVPP2_TXP_REFILL_PERIOD_MASK(v)     ((v) << 20)
 334 #define MVPP2_TXP_SCHED_TOKEN_SIZE_REG          0x8024
 335 #define     MVPP2_TXP_TOKEN_SIZE_MAX            0xffffffff
 336 #define MVPP2_TXQ_SCHED_REFILL_REG(q)           (0x8040 + ((q) << 2))
 337 #define     MVPP2_TXQ_REFILL_TOKENS_ALL_MASK    0x7ffff
 338 #define     MVPP2_TXQ_REFILL_PERIOD_ALL_MASK    0x3ff00000
 339 #define     MVPP2_TXQ_REFILL_PERIOD_MASK(v)     ((v) << 20)
 340 #define MVPP2_TXQ_SCHED_TOKEN_SIZE_REG(q)       (0x8060 + ((q) << 2))
 341 #define     MVPP2_TXQ_TOKEN_SIZE_MAX            0x7fffffff
 342 #define MVPP2_TXQ_SCHED_TOKEN_CNTR_REG(q)       (0x8080 + ((q) << 2))
 343 #define     MVPP2_TXQ_TOKEN_CNTR_MAX            0xffffffff
 344
 345 /* TX general registers */
 346 #define MVPP2_TX_SNOOP_REG                      0x8800
 347 #define MVPP2_TX_PORT_FLUSH_REG                 0x8810
 348 #define     MVPP2_TX_PORT_FLUSH_MASK(port)      (1 << (port))
 349
 350 /* LMS registers */
 351 #define MVPP2_SRC_ADDR_MIDDLE                   0x24
 352 #define MVPP2_SRC_ADDR_HIGH                     0x28
 353 #define MVPP2_PHY_AN_CFG0_REG                   0x34
 354 #define     MVPP2_PHY_AN_STOP_SMI0_MASK         BIT(7)
 355 #define MVPP2_MNG_EXTENDED_GLOBAL_CTRL_REG      0x305c
 356 #define     MVPP2_EXT_GLOBAL_CTRL_DEFAULT       0x27
 357
 358 /* Per-port registers */
 359 #define MVPP2_GMAC_CTRL_0_REG                   0x0
 360 #define     MVPP2_GMAC_PORT_EN_MASK             BIT(0)
 361 #define     MVPP2_GMAC_PORT_TYPE_MASK           BIT(1)
 362 #define     MVPP2_GMAC_MAX_RX_SIZE_OFFS         2
 363 #define     MVPP2_GMAC_MAX_RX_SIZE_MASK         0x7ffc
 364 #define     MVPP2_GMAC_MIB_CNTR_EN_MASK         BIT(15)
 365 #define MVPP2_GMAC_CTRL_1_REG                   0x4
 366 #define     MVPP2_GMAC_PERIODIC_XON_EN_MASK     BIT(1)
 367 #define     MVPP2_GMAC_GMII_LB_EN_MASK          BIT(5)
 368 #define     MVPP2_GMAC_PCS_LB_EN_BIT            6
 369 #define     MVPP2_GMAC_PCS_LB_EN_MASK           BIT(6)
 370 #define     MVPP2_GMAC_SA_LOW_OFFS              7
 371 #define MVPP2_GMAC_CTRL_2_REG                   0x8
 372 #define     MVPP2_GMAC_INBAND_AN_MASK           BIT(0)
 373 #define     MVPP2_GMAC_FLOW_CTRL_MASK           GENMASK(2, 1)
 374 #define     MVPP2_GMAC_PCS_ENABLE_MASK          BIT(3)
 375 #define     MVPP2_GMAC_INTERNAL_CLK_MASK        BIT(4)
 376 #define     MVPP2_GMAC_DISABLE_PADDING          BIT(5)
 377 #define     MVPP2_GMAC_PORT_RESET_MASK          BIT(6)
 378 #define MVPP2_GMAC_AUTONEG_CONFIG               0xc
 379 #define     MVPP2_GMAC_FORCE_LINK_DOWN          BIT(0)
 380 #define     MVPP2_GMAC_FORCE_LINK_PASS          BIT(1)
 381 #define     MVPP2_GMAC_IN_BAND_AUTONEG          BIT(2)
 382 #define     MVPP2_GMAC_IN_BAND_AUTONEG_BYPASS   BIT(3)
 383 #define     MVPP2_GMAC_IN_BAND_RESTART_AN       BIT(4)
 384 #define     MVPP2_GMAC_CONFIG_MII_SPEED BIT(5)
 385 #define     MVPP2_GMAC_CONFIG_GMII_SPEED        BIT(6)
 386 #define     MVPP2_GMAC_AN_SPEED_EN              BIT(7)
 387 #define     MVPP2_GMAC_FC_ADV_EN                BIT(9)
 388 #define     MVPP2_GMAC_FC_ADV_ASM_EN            BIT(10)
 389 #define     MVPP2_GMAC_FLOW_CTRL_AUTONEG        BIT(11)
 390 #define     MVPP2_GMAC_CONFIG_FULL_DUPLEX       BIT(12)
 391 #define     MVPP2_GMAC_AN_DUPLEX_EN             BIT(13)
 392 #define MVPP2_GMAC_STATUS0                      0x10
 393 #define     MVPP2_GMAC_STATUS0_LINK_UP          BIT(0)
 394 #define     MVPP2_GMAC_STATUS0_GMII_SPEED       BIT(1)
 395 #define     MVPP2_GMAC_STATUS0_MII_SPEED        BIT(2)
 396 #define     MVPP2_GMAC_STATUS0_FULL_DUPLEX      BIT(3)
 397 #define     MVPP2_GMAC_STATUS0_RX_PAUSE         BIT(6)
 398 #define     MVPP2_GMAC_STATUS0_TX_PAUSE         BIT(7)
 399 #define     MVPP2_GMAC_STATUS0_AN_COMPLETE      BIT(11)
 400 #define MVPP2_GMAC_PORT_FIFO_CFG_1_REG          0x1c
 401 #define     MVPP2_GMAC_TX_FIFO_MIN_TH_OFFS      6
 402 #define     MVPP2_GMAC_TX_FIFO_MIN_TH_ALL_MASK  0x1fc0
 403 #define     MVPP2_GMAC_TX_FIFO_MIN_TH_MASK(v)   (((v) << 6) & \
 404                                         MVPP2_GMAC_TX_FIFO_MIN_TH_ALL_MASK)
 405 #define MVPP22_GMAC_INT_STAT                    0x20
 406 #define     MVPP22_GMAC_INT_STAT_LINK           BIT(1)
 407 #define MVPP22_GMAC_INT_MASK                    0x24
 408 #define     MVPP22_GMAC_INT_MASK_LINK_STAT      BIT(1)
 409 #define MVPP22_GMAC_CTRL_4_REG                  0x90
 410 #define     MVPP22_CTRL4_EXT_PIN_GMII_SEL       BIT(0)
 411 #define     MVPP22_CTRL4_RX_FC_EN               BIT(3)
 412 #define     MVPP22_CTRL4_TX_FC_EN               BIT(4)
 413 #define     MVPP22_CTRL4_DP_CLK_SEL             BIT(5)
 414 #define     MVPP22_CTRL4_SYNC_BYPASS_DIS        BIT(6)
 415 #define     MVPP22_CTRL4_QSGMII_BYPASS_ACTIVE   BIT(7)
 416 #define MVPP22_GMAC_INT_SUM_MASK                0xa4
 417 #define     MVPP22_GMAC_INT_SUM_MASK_LINK_STAT  BIT(1)
 418
 419 /* Per-port XGMAC registers. PPv2.2 only, only for GOP port 0,
 420  * relative to port->base.
 421  */
 422 #define MVPP22_XLG_CTRL0_REG                    0x100
 423 #define     MVPP22_XLG_CTRL0_PORT_EN            BIT(0)
 424 #define     MVPP22_XLG_CTRL0_MAC_RESET_DIS      BIT(1)
 425 #define     MVPP22_XLG_CTRL0_RX_FLOW_CTRL_EN    BIT(7)
 426 #define     MVPP22_XLG_CTRL0_TX_FLOW_CTRL_EN    BIT(8)
 427 #define     MVPP22_XLG_CTRL0_MIB_CNT_DIS        BIT(14)
 428 #define MVPP22_XLG_CTRL1_REG                    0x104
 429 #define     MVPP22_XLG_CTRL1_FRAMESIZELIMIT_OFFS        0
 430 #define     MVPP22_XLG_CTRL1_FRAMESIZELIMIT_MASK        0x1fff
 431 #define MVPP22_XLG_STATUS                       0x10c
 432 #define     MVPP22_XLG_STATUS_LINK_UP           BIT(0)
 433 #define MVPP22_XLG_INT_STAT                     0x114
 434 #define     MVPP22_XLG_INT_STAT_LINK            BIT(1)
 435 #define MVPP22_XLG_INT_MASK                     0x118
 436 #define     MVPP22_XLG_INT_MASK_LINK            BIT(1)
 437 #define MVPP22_XLG_CTRL3_REG                    0x11c
 438 #define     MVPP22_XLG_CTRL3_MACMODESELECT_MASK (7 << 13)
 439 #define     MVPP22_XLG_CTRL3_MACMODESELECT_GMAC (0 << 13)
 440 #define     MVPP22_XLG_CTRL3_MACMODESELECT_10G  (1 << 13)
 441 #define MVPP22_XLG_EXT_INT_MASK                 0x15c
 442 #define     MVPP22_XLG_EXT_INT_MASK_XLG         BIT(1)
 443 #define     MVPP22_XLG_EXT_INT_MASK_GIG         BIT(2)
 444 #define MVPP22_XLG_CTRL4_REG                    0x184
 445 #define     MVPP22_XLG_CTRL4_FWD_FC             BIT(5)
 446 #define     MVPP22_XLG_CTRL4_FWD_PFC            BIT(6)
 447 #define     MVPP22_XLG_CTRL4_MACMODSELECT_GMAC  BIT(12)
 448 #define     MVPP22_XLG_CTRL4_EN_IDLE_CHECK      BIT(14)
 449
 450 /* SMI registers. PPv2.2 only, relative to priv->iface_base. */
 451 #define MVPP22_SMI_MISC_CFG_REG                 0x1204
 452 #define     MVPP22_SMI_POLLING_EN               BIT(10)
 453
 454 #define MVPP22_GMAC_BASE(port)          (0x7000 + (port) * 0x1000 + 0xe00)
 455
 456 #define MVPP2_CAUSE_TXQ_SENT_DESC_ALL_MASK      0xff
 457
 458 /* Descriptor ring Macros */
 459 #define MVPP2_QUEUE_NEXT_DESC(q, index) \
 460         (((index) < (q)->last_desc) ? ((index) + 1) : 0)
 461
 462 /* XPCS registers. PPv2.2 only */
 463 #define MVPP22_MPCS_BASE(port)                  (0x7000 + (port) * 0x1000)
 464 #define MVPP22_MPCS_CTRL                        0x14
 465 #define     MVPP22_MPCS_CTRL_FWD_ERR_CONN       BIT(10)
 466 #define MVPP22_MPCS_CLK_RESET                   0x14c
 467 #define     MAC_CLK_RESET_SD_TX                 BIT(0)
 468 #define     MAC_CLK_RESET_SD_RX                 BIT(1)
 469 #define     MAC_CLK_RESET_MAC                   BIT(2)
 470 #define     MVPP22_MPCS_CLK_RESET_DIV_RATIO(n)  ((n) << 4)
 471 #define     MVPP22_MPCS_CLK_RESET_DIV_SET       BIT(11)
 472
 473 /* XPCS registers. PPv2.2 only */
 474 #define MVPP22_XPCS_BASE(port)                  (0x7400 + (port) * 0x1000)
 475 #define MVPP22_XPCS_CFG0                        0x0
 476 #define     MVPP22_XPCS_CFG0_PCS_MODE(n)        ((n) << 3)
 477 #define     MVPP22_XPCS_CFG0_ACTIVE_LANE(n)     ((n) << 5)
 478
 479 /* System controller registers. Accessed through a regmap. */
 480 #define GENCONF_SOFT_RESET1                             0x1108
 481 #define     GENCONF_SOFT_RESET1_GOP                     BIT(6)
 482 #define GENCONF_PORT_CTRL0                              0x1110
 483 #define     GENCONF_PORT_CTRL0_BUS_WIDTH_SELECT         BIT(1)
 484 #define     GENCONF_PORT_CTRL0_RX_DATA_SAMPLE           BIT(29)
 485 #define     GENCONF_PORT_CTRL0_CLK_DIV_PHASE_CLR        BIT(31)
 486 #define GENCONF_PORT_CTRL1                              0x1114
 487 #define     GENCONF_PORT_CTRL1_EN(p)                    BIT(p)
 488 #define     GENCONF_PORT_CTRL1_RESET(p)                 (BIT(p) << 28)
 489 #define GENCONF_CTRL0                                   0x1120
 490 #define     GENCONF_CTRL0_PORT0_RGMII                   BIT(0)
 491 #define     GENCONF_CTRL0_PORT1_RGMII_MII               BIT(1)
 492 #define     GENCONF_CTRL0_PORT1_RGMII                   BIT(2)
 493
 494 /* Various constants */
 495
 496 /* Coalescing */
 497 #define MVPP2_TXDONE_COAL_PKTS_THRESH   64
 498 #define MVPP2_TXDONE_HRTIMER_PERIOD_NS  1000000UL
 499 #define MVPP2_TXDONE_COAL_USEC          1000
 500 #define MVPP2_RX_COAL_PKTS              32
 501 #define MVPP2_RX_COAL_USEC              64
 502
 503 /* The two bytes Marvell header. Either contains a special value used
 504  * by Marvell switches when a specific hardware mode is enabled (not
 505  * supported by this driver) or is filled automatically by zeroes on
 506  * the RX side. Those two bytes being at the front of the Ethernet
 507  * header, they allow to have the IP header aligned on a 4 bytes
 508  * boundary automatically: the hardware skips those two bytes on its
 509  * own.
 510  */
 511 #define MVPP2_MH_SIZE                   2
 512 #define MVPP2_ETH_TYPE_LEN              2
 513 #define MVPP2_PPPOE_HDR_SIZE            8
 514 #define MVPP2_VLAN_TAG_LEN              4
 515 #define MVPP2_VLAN_TAG_EDSA_LEN         8
 516
 517 /* Lbtd 802.3 type */
 518 #define MVPP2_IP_LBDT_TYPE              0xfffa
 519
 520 #define MVPP2_TX_CSUM_MAX_SIZE          9800
 521
 522 /* Timeout constants */
 523 #define MVPP2_TX_DISABLE_TIMEOUT_MSEC   1000
 524 #define MVPP2_TX_PENDING_TIMEOUT_MSEC   1000
 525
 526 #define MVPP2_TX_MTU_MAX                0x7ffff
 527
 528 /* Maximum number of T-CONTs of PON port */
 529 #define MVPP2_MAX_TCONT                 16
 530
 531 /* Maximum number of supported ports */
 532 #define MVPP2_MAX_PORTS                 4
 533
 534 /* Maximum number of TXQs used by single port */
 535 #define MVPP2_MAX_TXQ                   8
 536
 537 /* MVPP2_MAX_TSO_SEGS is the maximum number of fragments to allow in the GSO
 538  * skb. As we need a maxium of two descriptors per fragments (1 header, 1 data),
 539  * multiply this value by two to count the maximum number of skb descs needed.
 540  */
 541 #define MVPP2_MAX_TSO_SEGS              300
 542 #define MVPP2_MAX_SKB_DESCS             (MVPP2_MAX_TSO_SEGS * 2 + MAX_SKB_FRAGS)
 543
 544 /* Dfault number of RXQs in use */
 545 #define MVPP2_DEFAULT_RXQ               1
 546
 547 /* Max number of Rx descriptors */
 548 #define MVPP2_MAX_RXD_MAX               1024
 549 #define MVPP2_MAX_RXD_DFLT              128
 550
 551 /* Max number of Tx descriptors */
 552 #define MVPP2_MAX_TXD_MAX               2048
 553 #define MVPP2_MAX_TXD_DFLT              1024
 554
 555 /* Amount of Tx descriptors that can be reserved at once by CPU */
 556 #define MVPP2_CPU_DESC_CHUNK            64
 557
 558 /* Max number of Tx descriptors in each aggregated queue */
 559 #define MVPP2_AGGR_TXQ_SIZE             256
 560
 561 /* Descriptor aligned size */
 562 #define MVPP2_DESC_ALIGNED_SIZE         32
 563
 564 /* Descriptor alignment mask */
 565 #define MVPP2_TX_DESC_ALIGN             (MVPP2_DESC_ALIGNED_SIZE - 1)
 566
 567 /* RX FIFO constants */
 568 #define MVPP2_RX_FIFO_PORT_DATA_SIZE_32KB       0x8000
 569 #define MVPP2_RX_FIFO_PORT_DATA_SIZE_8KB        0x2000
 570 #define MVPP2_RX_FIFO_PORT_DATA_SIZE_4KB        0x1000
 571 #define MVPP2_RX_FIFO_PORT_ATTR_SIZE_32KB       0x200
 572 #define MVPP2_RX_FIFO_PORT_ATTR_SIZE_8KB        0x80
 573 #define MVPP2_RX_FIFO_PORT_ATTR_SIZE_4KB        0x40
 574 #define MVPP2_RX_FIFO_PORT_MIN_PKT              0x80
 575
 576 /* TX FIFO constants */
 577 #define MVPP22_TX_FIFO_DATA_SIZE_10KB           0xa
 578 #define MVPP22_TX_FIFO_DATA_SIZE_3KB            0x3
 579 #define MVPP2_TX_FIFO_THRESHOLD_MIN             256
 580 #define MVPP2_TX_FIFO_THRESHOLD_10KB    \
 581         (MVPP22_TX_FIFO_DATA_SIZE_10KB * 1024 - MVPP2_TX_FIFO_THRESHOLD_MIN)
 582 #define MVPP2_TX_FIFO_THRESHOLD_3KB     \
 583         (MVPP22_TX_FIFO_DATA_SIZE_3KB * 1024 - MVPP2_TX_FIFO_THRESHOLD_MIN)
 584
 585 /* RX buffer constants */
 586 #define MVPP2_SKB_SHINFO_SIZE \
 587         SKB_DATA_ALIGN(sizeof(struct skb_shared_info))
 588
 589 #define MVPP2_RX_PKT_SIZE(mtu) \
 590         ALIGN((mtu) + MVPP2_MH_SIZE + MVPP2_VLAN_TAG_LEN + \
 591               ETH_HLEN + ETH_FCS_LEN, cache_line_size())
 592
 593 #define MVPP2_RX_BUF_SIZE(pkt_size)     ((pkt_size) + NET_SKB_PAD)
 594 #define MVPP2_RX_TOTAL_SIZE(buf_size)   ((buf_size) + MVPP2_SKB_SHINFO_SIZE)
 595 #define MVPP2_RX_MAX_PKT_SIZE(total_size) \
 596         ((total_size) - NET_SKB_PAD - MVPP2_SKB_SHINFO_SIZE)
 597
 598 #define MVPP2_BIT_TO_BYTE(bit)          ((bit) / 8)
 599 #define MVPP2_BIT_TO_WORD(bit)          ((bit) / 32)
 600 #define MVPP2_BIT_IN_WORD(bit)          ((bit) % 32)
 601
 602 /* RSS constants */
 603 #define MVPP22_RSS_TABLE_ENTRIES        32
 604
 605 /* IPv6 max L3 address size */
 606 #define MVPP2_MAX_L3_ADDR_SIZE          16
 607
 608 /* Port flags */
 609 #define MVPP2_F_LOOPBACK                BIT(0)
 610
 611 /* Marvell tag types */
 612 enum mvpp2_tag_type {
 613         MVPP2_TAG_TYPE_NONE = 0,
 614         MVPP2_TAG_TYPE_MH   = 1,
 615         MVPP2_TAG_TYPE_DSA  = 2,
 616         MVPP2_TAG_TYPE_EDSA = 3,
 617         MVPP2_TAG_TYPE_VLAN = 4,
 618         MVPP2_TAG_TYPE_LAST = 5
 619 };
 620
 621 /* L2 cast enum */
 622 enum mvpp2_prs_l2_cast {
 623         MVPP2_PRS_L2_UNI_CAST,
 624         MVPP2_PRS_L2_MULTI_CAST,
 625 };
 626
 627 /* L3 cast enum */
 628 enum mvpp2_prs_l3_cast {
 629         MVPP2_PRS_L3_UNI_CAST,
 630         MVPP2_PRS_L3_MULTI_CAST,
 631         MVPP2_PRS_L3_BROAD_CAST
 632 };
 633
 634 /* BM constants */
 635 #define MVPP2_BM_JUMBO_BUF_NUM          512
 636 #define MVPP2_BM_LONG_BUF_NUM           1024
 637 #define MVPP2_BM_SHORT_BUF_NUM          2048
 638 #define MVPP2_BM_POOL_SIZE_MAX          (16*1024 - MVPP2_BM_POOL_PTR_ALIGN/4)
 639 #define MVPP2_BM_POOL_PTR_ALIGN         128
 640
 641 /* BM cookie (32 bits) definition */
 642 #define MVPP2_BM_COOKIE_POOL_OFFS       8
 643 #define MVPP2_BM_COOKIE_CPU_OFFS        24
 644
 645 #define MVPP2_BM_SHORT_FRAME_SIZE               512
 646 #define MVPP2_BM_LONG_FRAME_SIZE                2048
 647 #define MVPP2_BM_JUMBO_FRAME_SIZE               10240
 648 /* BM short pool packet size
 649  * These value assure that for SWF the total number
 650  * of bytes allocated for each buffer will be 512
 651  */
 652 #define MVPP2_BM_SHORT_PKT_SIZE MVPP2_RX_MAX_PKT_SIZE(MVPP2_BM_SHORT_FRAME_SIZE)
 653 #define MVPP2_BM_LONG_PKT_SIZE  MVPP2_RX_MAX_PKT_SIZE(MVPP2_BM_LONG_FRAME_SIZE)
 654 #define MVPP2_BM_JUMBO_PKT_SIZE MVPP2_RX_MAX_PKT_SIZE(MVPP2_BM_JUMBO_FRAME_SIZE)
 655
 656 #define MVPP21_ADDR_SPACE_SZ            0
 657 #define MVPP22_ADDR_SPACE_SZ            SZ_64K
 658
 659 #define MVPP2_MAX_THREADS               8
 660 #define MVPP2_MAX_QVECS                 MVPP2_MAX_THREADS
 661
 662 /* GMAC MIB Counters register definitions */
 663 #define MVPP21_MIB_COUNTERS_OFFSET              0x1000
 664 #define MVPP21_MIB_COUNTERS_PORT_SZ             0x400
 665 #define MVPP22_MIB_COUNTERS_OFFSET              0x0
 666 #define MVPP22_MIB_COUNTERS_PORT_SZ             0x100
 667
 668 #define MVPP2_MIB_GOOD_OCTETS_RCVD              0x0
 669 #define MVPP2_MIB_BAD_OCTETS_RCVD               0x8
 670 #define MVPP2_MIB_CRC_ERRORS_SENT               0xc
 671 #define MVPP2_MIB_UNICAST_FRAMES_RCVD           0x10
 672 #define MVPP2_MIB_BROADCAST_FRAMES_RCVD         0x18
 673 #define MVPP2_MIB_MULTICAST_FRAMES_RCVD         0x1c
 674 #define MVPP2_MIB_FRAMES_64_OCTETS              0x20
 675 #define MVPP2_MIB_FRAMES_65_TO_127_OCTETS       0x24
 676 #define MVPP2_MIB_FRAMES_128_TO_255_OCTETS      0x28
 677 #define MVPP2_MIB_FRAMES_256_TO_511_OCTETS      0x2c
 678 #define MVPP2_MIB_FRAMES_512_TO_1023_OCTETS     0x30
 679 #define MVPP2_MIB_FRAMES_1024_TO_MAX_OCTETS     0x34
 680 #define MVPP2_MIB_GOOD_OCTETS_SENT              0x38
 681 #define MVPP2_MIB_UNICAST_FRAMES_SENT           0x40
 682 #define MVPP2_MIB_MULTICAST_FRAMES_SENT         0x48
 683 #define MVPP2_MIB_BROADCAST_FRAMES_SENT         0x4c
 684 #define MVPP2_MIB_FC_SENT                       0x54
 685 #define MVPP2_MIB_FC_RCVD                       0x58
 686 #define MVPP2_MIB_RX_FIFO_OVERRUN               0x5c
 687 #define MVPP2_MIB_UNDERSIZE_RCVD                0x60
 688 #define MVPP2_MIB_FRAGMENTS_RCVD                0x64
 689 #define MVPP2_MIB_OVERSIZE_RCVD                 0x68
 690 #define MVPP2_MIB_JABBER_RCVD                   0x6c
 691 #define MVPP2_MIB_MAC_RCV_ERROR                 0x70
 692 #define MVPP2_MIB_BAD_CRC_EVENT                 0x74
 693 #define MVPP2_MIB_COLLISION                     0x78
 694 #define MVPP2_MIB_LATE_COLLISION                0x7c
 695
 696 #define MVPP2_MIB_COUNTERS_STATS_DELAY          (1 * HZ)
 697
 698 #define MVPP2_DESC_DMA_MASK     DMA_BIT_MASK(40)
 699
 700 /* Definitions */
 701
 702 /* Shared Packet Processor resources */
 703 struct mvpp2 {
 704         /* Shared registers' base addresses */
 705         void __iomem *lms_base;
 706         void __iomem *iface_base;
 707
 708         /* On PPv2.2, each "software thread" can access the base
 709          * register through a separate address space, each 64 KB apart
 710          * from each other. Typically, such address spaces will be
 711          * used per CPU.
 712          */
 713         void __iomem *swth_base[MVPP2_MAX_THREADS];
 714
 715         /* On PPv2.2, some port control registers are located into the system
 716          * controller space. These registers are accessible through a regmap.
 717          */
 718         struct regmap *sysctrl_base;
 719
 720         /* Common clocks */
 721         struct clk *pp_clk;
 722         struct clk *gop_clk;
 723         struct clk *mg_clk;
 724         struct clk *mg_core_clk;
 725         struct clk *axi_clk;
 726
 727         /* List of pointers to port structures */
 728         int port_count;
 729         struct mvpp2_port *port_list[MVPP2_MAX_PORTS];
 730
 731         /* Aggregated TXQs */
 732         struct mvpp2_tx_queue *aggr_txqs;
 733
 734         /* BM pools */
 735         struct mvpp2_bm_pool *bm_pools;
 736
 737         /* PRS shadow table */
 738         struct mvpp2_prs_shadow *prs_shadow;
 739         /* PRS auxiliary table for double vlan entries control */
 740         bool *prs_double_vlans;
 741
 742         /* Tclk value */
 743         u32 tclk;
 744
 745         /* HW version */
 746         enum { MVPP21, MVPP22 } hw_version;
 747
 748         /* Maximum number of RXQs per port */
 749         unsigned int max_port_rxqs;
 750
 751         /* Workqueue to gather hardware statistics */
 752         char queue_name[30];
 753         struct workqueue_struct *stats_queue;
 754
 755         /* Debugfs root entry */
 756         struct dentry *dbgfs_dir;
 757 };
 758
 759 struct mvpp2_pcpu_stats {
 760         struct  u64_stats_sync syncp;
 761         u64     rx_packets;
 762         u64     rx_bytes;
 763         u64     tx_packets;
 764         u64     tx_bytes;
 765 };
 766
 767 /* Per-CPU port control */
 768 struct mvpp2_port_pcpu {
 769         struct hrtimer tx_done_timer;
 770         bool timer_scheduled;
 771         /* Tasklet for egress finalization */
 772         struct tasklet_struct tx_done_tasklet;
 773 };
 774
 775 struct mvpp2_queue_vector {
 776         int irq;
 777         struct napi_struct napi;
 778         enum { MVPP2_QUEUE_VECTOR_SHARED, MVPP2_QUEUE_VECTOR_PRIVATE } type;
 779         int sw_thread_id;
 780         u16 sw_thread_mask;
 781         int first_rxq;
 782         int nrxqs;
 783         u32 pending_cause_rx;
 784         struct mvpp2_port *port;
 785 };
 786
 787 struct mvpp2_port {
 788         u8 id;
 789
 790         /* Index of the port from the "group of ports" complex point
 791          * of view
 792          */
 793         int gop_id;
 794
 795         int link_irq;
 796
 797         struct mvpp2 *priv;
 798
 799         /* Firmware node associated to the port */
 800         struct fwnode_handle *fwnode;
 801
 802         /* Is a PHY always connected to the port */
 803         bool has_phy;
 804
 805         /* Per-port registers' base address */
 806         void __iomem *base;
 807         void __iomem *stats_base;
 808
 809         struct mvpp2_rx_queue **rxqs;
 810         unsigned int nrxqs;
 811         struct mvpp2_tx_queue **txqs;
 812         unsigned int ntxqs;
 813         struct net_device *dev;
 814
 815         int pkt_size;
 816
 817         /* Per-CPU port control */
 818         struct mvpp2_port_pcpu __percpu *pcpu;
 819
 820         /* Flags */
 821         unsigned long flags;
 822
 823         u16 tx_ring_size;
 824         u16 rx_ring_size;
 825         struct mvpp2_pcpu_stats __percpu *stats;
 826         u64 *ethtool_stats;
 827
 828         /* Per-port work and its lock to gather hardware statistics */
 829         struct mutex gather_stats_lock;
 830         struct delayed_work stats_work;
 831
 832         struct device_node *of_node;
 833
 834         phy_interface_t phy_interface;
 835         struct phylink *phylink;
 836         struct phy *comphy;
 837
 838         struct mvpp2_bm_pool *pool_long;
 839         struct mvpp2_bm_pool *pool_short;
 840
 841         /* Index of first port's physical RXQ */
 842         u8 first_rxq;
 843
 844         struct mvpp2_queue_vector qvecs[MVPP2_MAX_QVECS];
 845         unsigned int nqvecs;
 846         bool has_tx_irqs;
 847
 848         u32 tx_time_coal;
 849
 850         /* RSS indirection table */
 851         u32 indir[MVPP22_RSS_TABLE_ENTRIES];
 852 };
 853
 854 /* The mvpp2_tx_desc and mvpp2_rx_desc structures describe the
 855  * layout of the transmit and reception DMA descriptors, and their
 856  * layout is therefore defined by the hardware design
 857  */
 858
 859 #define MVPP2_TXD_L3_OFF_SHIFT          0
 860 #define MVPP2_TXD_IP_HLEN_SHIFT         8
 861 #define MVPP2_TXD_L4_CSUM_FRAG          BIT(13)
 862 #define MVPP2_TXD_L4_CSUM_NOT           BIT(14)
 863 #define MVPP2_TXD_IP_CSUM_DISABLE       BIT(15)
 864 #define MVPP2_TXD_PADDING_DISABLE       BIT(23)
 865 #define MVPP2_TXD_L4_UDP                BIT(24)
 866 #define MVPP2_TXD_L3_IP6                BIT(26)
 867 #define MVPP2_TXD_L_DESC                BIT(28)
 868 #define MVPP2_TXD_F_DESC                BIT(29)
 869
 870 #define MVPP2_RXD_ERR_SUMMARY           BIT(15)
 871 #define MVPP2_RXD_ERR_CODE_MASK         (BIT(13) | BIT(14))
 872 #define MVPP2_RXD_ERR_CRC               0x0
 873 #define MVPP2_RXD_ERR_OVERRUN           BIT(13)
 874 #define MVPP2_RXD_ERR_RESOURCE          (BIT(13) | BIT(14))
 875 #define MVPP2_RXD_BM_POOL_ID_OFFS       16
 876 #define MVPP2_RXD_BM_POOL_ID_MASK       (BIT(16) | BIT(17) | BIT(18))
 877 #define MVPP2_RXD_HWF_SYNC              BIT(21)
 878 #define MVPP2_RXD_L4_CSUM_OK            BIT(22)
 879 #define MVPP2_RXD_IP4_HEADER_ERR        BIT(24)
 880 #define MVPP2_RXD_L4_TCP                BIT(25)
 881 #define MVPP2_RXD_L4_UDP                BIT(26)
 882 #define MVPP2_RXD_L3_IP4                BIT(28)
 883 #define MVPP2_RXD_L3_IP6                BIT(30)
 884 #define MVPP2_RXD_BUF_HDR               BIT(31)
 885
 886 /* HW TX descriptor for PPv2.1 */
 887 struct mvpp21_tx_desc {
 888         __le32 command;         /* Options used by HW for packet transmitting.*/
 889         u8  packet_offset;      /* the offset from the buffer beginning */
 890         u8  phys_txq;           /* destination queue ID                 */
 891         __le16 data_size;       /* data size of transmitted packet in bytes */
 892         __le32 buf_dma_addr;    /* physical addr of transmitted buffer  */
 893         __le32 buf_cookie;      /* cookie for access to TX buffer in tx path */
 894         __le32 reserved1[3];    /* hw_cmd (for future use, BM, PON, PNC) */
 895         __le32 reserved2;       /* reserved (for future use)            */
 896 };
 897
 898 /* HW RX descriptor for PPv2.1 */
 899 struct mvpp21_rx_desc {
 900         __le32 status;          /* info about received packet           */
 901         __le16 reserved1;       /* parser_info (for future use, PnC)    */
 902         __le16 data_size;       /* size of received packet in bytes     */
 903         __le32 buf_dma_addr;    /* physical address of the buffer       */
 904         __le32 buf_cookie;      /* cookie for access to RX buffer in rx path */
 905         __le16 reserved2;       /* gem_port_id (for future use, PON)    */
 906         __le16 reserved3;       /* csum_l4 (for future use, PnC)        */
 907         u8  reserved4;          /* bm_qset (for future use, BM)         */
 908         u8  reserved5;
 909         __le16 reserved6;       /* classify_info (for future use, PnC)  */
 910         __le32 reserved7;       /* flow_id (for future use, PnC) */
 911         __le32 reserved8;
 912 };
 913
 914 /* HW TX descriptor for PPv2.2 */
 915 struct mvpp22_tx_desc {
 916         __le32 command;
 917         u8  packet_offset;
 918         u8  phys_txq;
 919         __le16 data_size;
 920         __le64 reserved1;
 921         __le64 buf_dma_addr_ptp;
 922         __le64 buf_cookie_misc;
 923 };
 924
 925 /* HW RX descriptor for PPv2.2 */
 926 struct mvpp22_rx_desc {
 927         __le32 status;
 928         __le16 reserved1;
 929         __le16 data_size;
 930         __le32 reserved2;
 931         __le32 reserved3;
 932         __le64 buf_dma_addr_key_hash;
 933         __le64 buf_cookie_misc;
 934 };
 935
 936 /* Opaque type used by the driver to manipulate the HW TX and RX
 937  * descriptors
 938  */
 939 struct mvpp2_tx_desc {
 940         union {
 941                 struct mvpp21_tx_desc pp21;
 942                 struct mvpp22_tx_desc pp22;
 943         };
 944 };
 945
 946 struct mvpp2_rx_desc {
 947         union {
 948                 struct mvpp21_rx_desc pp21;
 949                 struct mvpp22_rx_desc pp22;
 950         };
 951 };
 952
 953 struct mvpp2_txq_pcpu_buf {
 954         /* Transmitted SKB */
 955         struct sk_buff *skb;
 956
 957         /* Physical address of transmitted buffer */
 958         dma_addr_t dma;
 959
 960         /* Size transmitted */
 961         size_t size;
 962 };
 963
 964 /* Per-CPU Tx queue control */
 965 struct mvpp2_txq_pcpu {
 966         int cpu;
 967
 968         /* Number of Tx DMA descriptors in the descriptor ring */
 969         int size;
 970
 971         /* Number of currently used Tx DMA descriptor in the
 972          * descriptor ring
 973          */
 974         int count;
 975
 976         int wake_threshold;
 977         int stop_threshold;
 978
 979         /* Number of Tx DMA descriptors reserved for each CPU */
 980         int reserved_num;
 981
 982         /* Infos about transmitted buffers */
 983         struct mvpp2_txq_pcpu_buf *buffs;
 984
 985         /* Index of last TX DMA descriptor that was inserted */
 986         int txq_put_index;
 987
 988         /* Index of the TX DMA descriptor to be cleaned up */
 989         int txq_get_index;
 990
 991         /* DMA buffer for TSO headers */
 992         char *tso_headers;
 993         dma_addr_t tso_headers_dma;
 994 };
 995
 996 struct mvpp2_tx_queue {
 997         /* Physical number of this Tx queue */
 998         u8 id;
 999
1000         /* Logical number of this Tx queue */
1001         u8 log_id;
1002
1003         /* Number of Tx DMA descriptors in the descriptor ring */
1004         int size;
1005
1006         /* Number of currently used Tx DMA descriptor in the descriptor ring */
1007         int count;
1008
1009         /* Per-CPU control of physical Tx queues */
1010         struct mvpp2_txq_pcpu __percpu *pcpu;
1011
1012         u32 done_pkts_coal;
1013
1014         /* Virtual address of thex Tx DMA descriptors array */
1015         struct mvpp2_tx_desc *descs;
1016
1017         /* DMA address of the Tx DMA descriptors array */
1018         dma_addr_t descs_dma;
1019
1020         /* Index of the last Tx DMA descriptor */
1021         int last_desc;
1022
1023         /* Index of the next Tx DMA descriptor to process */
1024         int next_desc_to_proc;
1025 };
1026
1027 struct mvpp2_rx_queue {
1028         /* RX queue number, in the range 0-31 for physical RXQs */
1029         u8 id;
1030
1031         /* Num of rx descriptors in the rx descriptor ring */
1032         int size;
1033
1034         u32 pkts_coal;
1035         u32 time_coal;
1036
1037         /* Virtual address of the RX DMA descriptors array */
1038         struct mvpp2_rx_desc *descs;
1039
1040         /* DMA address of the RX DMA descriptors array */
1041         dma_addr_t descs_dma;
1042
1043         /* Index of the last RX DMA descriptor */
1044         int last_desc;
1045
1046         /* Index of the next RX DMA descriptor to process */
1047         int next_desc_to_proc;
1048
1049         /* ID of port to which physical RXQ is mapped */
1050         int port;
1051
1052         /* Port's logic RXQ number to which physical RXQ is mapped */
1053         int logic_rxq;
1054 };
1055
1056 struct mvpp2_bm_pool {
1057         /* Pool number in the range 0-7 */
1058         int id;
1059
1060         /* Buffer Pointers Pool External (BPPE) size */
1061         int size;
1062         /* BPPE size in bytes */
1063         int size_bytes;
1064         /* Number of buffers for this pool */
1065         int buf_num;
1066         /* Pool buffer size */
1067         int buf_size;
1068         /* Packet size */
1069         int pkt_size;
1070         int frag_size;
1071
1072         /* BPPE virtual base address */
1073         u32 *virt_addr;
1074         /* BPPE DMA base address */
1075         dma_addr_t dma_addr;
1076
1077         /* Ports using BM pool */
1078         u32 port_map;
1079 };
1080
1081 #define IS_TSO_HEADER(txq_pcpu, addr) \
1082         ((addr) >= (txq_pcpu)->tso_headers_dma && \
1083          (addr) < (txq_pcpu)->tso_headers_dma + \
1084          (txq_pcpu)->size * TSO_HEADER_SIZE)
1085
1086 #define MVPP2_DRIVER_NAME "mvpp2"
1087 #define MVPP2_DRIVER_VERSION "1.0"
1088
1089 void mvpp2_write(struct mvpp2 *priv, u32 offset, u32 data);
1090 u32 mvpp2_read(struct mvpp2 *priv, u32 offset);
1091
1092 u32 mvpp2_read_relaxed(struct mvpp2 *priv, u32 offset);
1093
1094 void mvpp2_percpu_write(struct mvpp2 *priv, int cpu, u32 offset, u32 data);
1095 u32 mvpp2_percpu_read(struct mvpp2 *priv, int cpu, u32 offset);
1096
1097 void mvpp2_percpu_write_relaxed(struct mvpp2 *priv, int cpu, u32 offset,
1098                                 u32 data);
1099
1100 void mvpp2_dbgfs_init(struct mvpp2 *priv, const char *name);
1101
1102 void mvpp2_dbgfs_cleanup(struct mvpp2 *priv);
1103
1104 #endif