drivers/net/can/flexcan.c

   1 /*
   2  * flexcan.c - FLEXCAN CAN controller driver
   3  *
   4  * Copyright (c) 2005-2006 Varma Electronics Oy
   5  * Copyright (c) 2009 Sascha Hauer, Pengutronix
   6  * Copyright (c) 2010-2017 Pengutronix, Marc Kleine-Budde <kernel@pengutronix.de>
   7  * Copyright (c) 2014 David Jander, Protonic Holland
   8  *
   9  * Based on code originally by Andrey Volkov <avolkov@varma-el.com>
  10  *
  11  * LICENCE:
  12  * This program is free software; you can redistribute it and/or
  13  * modify it under the terms of the GNU General Public License as
  14  * published by the Free Software Foundation version 2.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  * GNU General Public License for more details.
  20  *
  21  */
  22
  23 #include <linux/netdevice.h>
  24 #include <linux/can.h>
  25 #include <linux/can/dev.h>
  26 #include <linux/can/error.h>
  27 #include <linux/can/led.h>
  28 #include <linux/can/rx-offload.h>
  29 #include <linux/clk.h>
  30 #include <linux/delay.h>
  31 #include <linux/interrupt.h>
  32 #include <linux/io.h>
  33 #include <linux/module.h>
  34 #include <linux/of.h>
  35 #include <linux/of_device.h>
  36 #include <linux/platform_device.h>
  37 #include <linux/regulator/consumer.h>
  38
  39 #define DRV_NAME                        "flexcan"
  40
  41 /* 8 for RX fifo and 2 error handling */
  42 #define FLEXCAN_NAPI_WEIGHT             (8 + 2)
  43
  44 /* FLEXCAN module configuration register (CANMCR) bits */
  45 #define FLEXCAN_MCR_MDIS                BIT(31)
  46 #define FLEXCAN_MCR_FRZ                 BIT(30)
  47 #define FLEXCAN_MCR_FEN                 BIT(29)
  48 #define FLEXCAN_MCR_HALT                BIT(28)
  49 #define FLEXCAN_MCR_NOT_RDY             BIT(27)
  50 #define FLEXCAN_MCR_WAK_MSK             BIT(26)
  51 #define FLEXCAN_MCR_SOFTRST             BIT(25)
  52 #define FLEXCAN_MCR_FRZ_ACK             BIT(24)
  53 #define FLEXCAN_MCR_SUPV                BIT(23)
  54 #define FLEXCAN_MCR_SLF_WAK             BIT(22)
  55 #define FLEXCAN_MCR_WRN_EN              BIT(21)
  56 #define FLEXCAN_MCR_LPM_ACK             BIT(20)
  57 #define FLEXCAN_MCR_WAK_SRC             BIT(19)
  58 #define FLEXCAN_MCR_DOZE                BIT(18)
  59 #define FLEXCAN_MCR_SRX_DIS             BIT(17)
  60 #define FLEXCAN_MCR_IRMQ                BIT(16)
  61 #define FLEXCAN_MCR_LPRIO_EN            BIT(13)
  62 #define FLEXCAN_MCR_AEN                 BIT(12)
  63 /* MCR_MAXMB: maximum used MBs is MAXMB + 1 */
  64 #define FLEXCAN_MCR_MAXMB(x)            ((x) & 0x7f)
  65 #define FLEXCAN_MCR_IDAM_A              (0x0 << 8)
  66 #define FLEXCAN_MCR_IDAM_B              (0x1 << 8)
  67 #define FLEXCAN_MCR_IDAM_C              (0x2 << 8)
  68 #define FLEXCAN_MCR_IDAM_D              (0x3 << 8)
  69
  70 /* FLEXCAN control register (CANCTRL) bits */
  71 #define FLEXCAN_CTRL_PRESDIV(x)         (((x) & 0xff) << 24)
  72 #define FLEXCAN_CTRL_RJW(x)             (((x) & 0x03) << 22)
  73 #define FLEXCAN_CTRL_PSEG1(x)           (((x) & 0x07) << 19)
  74 #define FLEXCAN_CTRL_PSEG2(x)           (((x) & 0x07) << 16)
  75 #define FLEXCAN_CTRL_BOFF_MSK           BIT(15)
  76 #define FLEXCAN_CTRL_ERR_MSK            BIT(14)
  77 #define FLEXCAN_CTRL_CLK_SRC            BIT(13)
  78 #define FLEXCAN_CTRL_LPB                BIT(12)
  79 #define FLEXCAN_CTRL_TWRN_MSK           BIT(11)
  80 #define FLEXCAN_CTRL_RWRN_MSK           BIT(10)
  81 #define FLEXCAN_CTRL_SMP                BIT(7)
  82 #define FLEXCAN_CTRL_BOFF_REC           BIT(6)
  83 #define FLEXCAN_CTRL_TSYN               BIT(5)
  84 #define FLEXCAN_CTRL_LBUF               BIT(4)
  85 #define FLEXCAN_CTRL_LOM                BIT(3)
  86 #define FLEXCAN_CTRL_PROPSEG(x)         ((x) & 0x07)
  87 #define FLEXCAN_CTRL_ERR_BUS            (FLEXCAN_CTRL_ERR_MSK)
  88 #define FLEXCAN_CTRL_ERR_STATE \
  89         (FLEXCAN_CTRL_TWRN_MSK | FLEXCAN_CTRL_RWRN_MSK | \
  90          FLEXCAN_CTRL_BOFF_MSK)
  91 #define FLEXCAN_CTRL_ERR_ALL \
  92         (FLEXCAN_CTRL_ERR_BUS | FLEXCAN_CTRL_ERR_STATE)
  93
  94 /* FLEXCAN control register 2 (CTRL2) bits */
  95 #define FLEXCAN_CTRL2_ECRWRE            BIT(29)
  96 #define FLEXCAN_CTRL2_WRMFRZ            BIT(28)
  97 #define FLEXCAN_CTRL2_RFFN(x)           (((x) & 0x0f) << 24)
  98 #define FLEXCAN_CTRL2_TASD(x)           (((x) & 0x1f) << 19)
  99 #define FLEXCAN_CTRL2_MRP               BIT(18)
 100 #define FLEXCAN_CTRL2_RRS               BIT(17)
 101 #define FLEXCAN_CTRL2_EACEN             BIT(16)
 102
 103 /* FLEXCAN memory error control register (MECR) bits */
 104 #define FLEXCAN_MECR_ECRWRDIS           BIT(31)
 105 #define FLEXCAN_MECR_HANCEI_MSK         BIT(19)
 106 #define FLEXCAN_MECR_FANCEI_MSK         BIT(18)
 107 #define FLEXCAN_MECR_CEI_MSK            BIT(16)
 108 #define FLEXCAN_MECR_HAERRIE            BIT(15)
 109 #define FLEXCAN_MECR_FAERRIE            BIT(14)
 110 #define FLEXCAN_MECR_EXTERRIE           BIT(13)
 111 #define FLEXCAN_MECR_RERRDIS            BIT(9)
 112 #define FLEXCAN_MECR_ECCDIS             BIT(8)
 113 #define FLEXCAN_MECR_NCEFAFRZ           BIT(7)
 114
 115 /* FLEXCAN error and status register (ESR) bits */
 116 #define FLEXCAN_ESR_TWRN_INT            BIT(17)
 117 #define FLEXCAN_ESR_RWRN_INT            BIT(16)
 118 #define FLEXCAN_ESR_BIT1_ERR            BIT(15)
 119 #define FLEXCAN_ESR_BIT0_ERR            BIT(14)
 120 #define FLEXCAN_ESR_ACK_ERR             BIT(13)
 121 #define FLEXCAN_ESR_CRC_ERR             BIT(12)
 122 #define FLEXCAN_ESR_FRM_ERR             BIT(11)
 123 #define FLEXCAN_ESR_STF_ERR             BIT(10)
 124 #define FLEXCAN_ESR_TX_WRN              BIT(9)
 125 #define FLEXCAN_ESR_RX_WRN              BIT(8)
 126 #define FLEXCAN_ESR_IDLE                BIT(7)
 127 #define FLEXCAN_ESR_TXRX                BIT(6)
 128 #define FLEXCAN_EST_FLT_CONF_SHIFT      (4)
 129 #define FLEXCAN_ESR_FLT_CONF_MASK       (0x3 << FLEXCAN_EST_FLT_CONF_SHIFT)
 130 #define FLEXCAN_ESR_FLT_CONF_ACTIVE     (0x0 << FLEXCAN_EST_FLT_CONF_SHIFT)
 131 #define FLEXCAN_ESR_FLT_CONF_PASSIVE    (0x1 << FLEXCAN_EST_FLT_CONF_SHIFT)
 132 #define FLEXCAN_ESR_BOFF_INT            BIT(2)
 133 #define FLEXCAN_ESR_ERR_INT             BIT(1)
 134 #define FLEXCAN_ESR_WAK_INT             BIT(0)
 135 #define FLEXCAN_ESR_ERR_BUS \
 136         (FLEXCAN_ESR_BIT1_ERR | FLEXCAN_ESR_BIT0_ERR | \
 137          FLEXCAN_ESR_ACK_ERR | FLEXCAN_ESR_CRC_ERR | \
 138          FLEXCAN_ESR_FRM_ERR | FLEXCAN_ESR_STF_ERR)
 139 #define FLEXCAN_ESR_ERR_STATE \
 140         (FLEXCAN_ESR_TWRN_INT | FLEXCAN_ESR_RWRN_INT | FLEXCAN_ESR_BOFF_INT)
 141 #define FLEXCAN_ESR_ERR_ALL \
 142         (FLEXCAN_ESR_ERR_BUS | FLEXCAN_ESR_ERR_STATE)
 143 #define FLEXCAN_ESR_ALL_INT \
 144         (FLEXCAN_ESR_TWRN_INT | FLEXCAN_ESR_RWRN_INT | \
 145          FLEXCAN_ESR_BOFF_INT | FLEXCAN_ESR_ERR_INT)
 146
 147 /* FLEXCAN interrupt flag register (IFLAG) bits */
 148 /* Errata ERR005829 step7: Reserve first valid MB */
 149 #define FLEXCAN_TX_MB_RESERVED_OFF_FIFO 8
 150 #define FLEXCAN_TX_MB_OFF_FIFO          9
 151 #define FLEXCAN_TX_MB_RESERVED_OFF_TIMESTAMP    0
 152 #define FLEXCAN_TX_MB_OFF_TIMESTAMP             1
 153 #define FLEXCAN_RX_MB_OFF_TIMESTAMP_FIRST       (FLEXCAN_TX_MB_OFF_TIMESTAMP + 1)
 154 #define FLEXCAN_RX_MB_OFF_TIMESTAMP_LAST        63
 155 #define FLEXCAN_IFLAG_MB(x)             BIT(x)
 156 #define FLEXCAN_IFLAG_RX_FIFO_OVERFLOW  BIT(7)
 157 #define FLEXCAN_IFLAG_RX_FIFO_WARN      BIT(6)
 158 #define FLEXCAN_IFLAG_RX_FIFO_AVAILABLE BIT(5)
 159
 160 /* FLEXCAN message buffers */
 161 #define FLEXCAN_MB_CODE_MASK            (0xf << 24)
 162 #define FLEXCAN_MB_CODE_RX_BUSY_BIT     (0x1 << 24)
 163 #define FLEXCAN_MB_CODE_RX_INACTIVE     (0x0 << 24)
 164 #define FLEXCAN_MB_CODE_RX_EMPTY        (0x4 << 24)
 165 #define FLEXCAN_MB_CODE_RX_FULL         (0x2 << 24)
 166 #define FLEXCAN_MB_CODE_RX_OVERRUN      (0x6 << 24)
 167 #define FLEXCAN_MB_CODE_RX_RANSWER      (0xa << 24)
 168
 169 #define FLEXCAN_MB_CODE_TX_INACTIVE     (0x8 << 24)
 170 #define FLEXCAN_MB_CODE_TX_ABORT        (0x9 << 24)
 171 #define FLEXCAN_MB_CODE_TX_DATA         (0xc << 24)
 172 #define FLEXCAN_MB_CODE_TX_TANSWER      (0xe << 24)
 173
 174 #define FLEXCAN_MB_CNT_SRR              BIT(22)
 175 #define FLEXCAN_MB_CNT_IDE              BIT(21)
 176 #define FLEXCAN_MB_CNT_RTR              BIT(20)
 177 #define FLEXCAN_MB_CNT_LENGTH(x)        (((x) & 0xf) << 16)
 178 #define FLEXCAN_MB_CNT_TIMESTAMP(x)     ((x) & 0xffff)
 179
 180 #define FLEXCAN_TIMEOUT_US              (50)
 181
 182 /* FLEXCAN hardware feature flags
 183  *
 184  * Below is some version info we got:
 185  *    SOC   Version   IP-Version  Glitch- [TR]WRN_INT IRQ Err Memory err RTR re-
 186  *                                Filter? connected?  Passive detection  ception in MB
 187  *   MX25  FlexCAN2  03.00.00.00     no        no         ?       no        no
 188  *   MX28  FlexCAN2  03.00.04.00    yes       yes        no       no        no
 189  *   MX35  FlexCAN2  03.00.00.00     no        no         ?       no        no
 190  *   MX53  FlexCAN2  03.00.00.00    yes        no        no       no        no
 191  *   MX6s  FlexCAN3  10.00.12.00    yes       yes        no       no       yes
 192  *   VF610 FlexCAN3  ?               no       yes         ?      yes       yes?
 193  *
 194  * Some SOCs do not have the RX_WARN & TX_WARN interrupt line connected.
 195  */
 196 #define FLEXCAN_QUIRK_BROKEN_WERR_STATE BIT(1) /* [TR]WRN_INT not connected */
 197 #define FLEXCAN_QUIRK_DISABLE_RXFG      BIT(2) /* Disable RX FIFO Global mask */
 198 #define FLEXCAN_QUIRK_ENABLE_EACEN_RRS  BIT(3) /* Enable EACEN and RRS bit in ctrl2 */
 199 #define FLEXCAN_QUIRK_DISABLE_MECR      BIT(4) /* Disable Memory error detection */
 200 #define FLEXCAN_QUIRK_USE_OFF_TIMESTAMP BIT(5) /* Use timestamp based offloading */
 201 #define FLEXCAN_QUIRK_BROKEN_PERR_STATE BIT(6) /* No interrupt for error passive */
 202
 203 /* Structure of the message buffer */
 204 struct flexcan_mb {
 205         u32 can_ctrl;
 206         u32 can_id;
 207         u32 data[2];
 208 };
 209
 210 /* Structure of the hardware registers */
 211 struct flexcan_regs {
 212         u32 mcr;                /* 0x00 */
 213         u32 ctrl;               /* 0x04 */
 214         u32 timer;              /* 0x08 */
 215         u32 _reserved1;         /* 0x0c */
 216         u32 rxgmask;            /* 0x10 */
 217         u32 rx14mask;           /* 0x14 */
 218         u32 rx15mask;           /* 0x18 */
 219         u32 ecr;                /* 0x1c */
 220         u32 esr;                /* 0x20 */
 221         u32 imask2;             /* 0x24 */
 222         u32 imask1;             /* 0x28 */
 223         u32 iflag2;             /* 0x2c */
 224         u32 iflag1;             /* 0x30 */
 225         union {                 /* 0x34 */
 226                 u32 gfwr_mx28;  /* MX28, MX53 */
 227                 u32 ctrl2;      /* MX6, VF610 */
 228         };
 229         u32 esr2;               /* 0x38 */
 230         u32 imeur;              /* 0x3c */
 231         u32 lrfr;               /* 0x40 */
 232         u32 crcr;               /* 0x44 */
 233         u32 rxfgmask;           /* 0x48 */
 234         u32 rxfir;              /* 0x4c */
 235         u32 _reserved3[12];     /* 0x50 */
 236         struct flexcan_mb mb[64];       /* 0x80 */
 237         /* FIFO-mode:
 238          *                      MB
 239          * 0x080...0x08f        0       RX message buffer
 240          * 0x090...0x0df        1-5     reserverd
 241          * 0x0e0...0x0ff        6-7     8 entry ID table
 242          *                              (mx25, mx28, mx35, mx53)
 243          * 0x0e0...0x2df        6-7..37 8..128 entry ID table
 244          *                              size conf'ed via ctrl2::RFFN
 245          *                              (mx6, vf610)
 246          */
 247         u32 _reserved4[256];    /* 0x480 */
 248         u32 rximr[64];          /* 0x880 */
 249         u32 _reserved5[24];     /* 0x980 */
 250         u32 gfwr_mx6;           /* 0x9e0 - MX6 */
 251         u32 _reserved6[63];     /* 0x9e4 */
 252         u32 mecr;               /* 0xae0 */
 253         u32 erriar;             /* 0xae4 */
 254         u32 erridpr;            /* 0xae8 */
 255         u32 errippr;            /* 0xaec */
 256         u32 rerrar;             /* 0xaf0 */
 257         u32 rerrdr;             /* 0xaf4 */
 258         u32 rerrsynr;           /* 0xaf8 */
 259         u32 errsr;              /* 0xafc */
 260 };
 261
 262 struct flexcan_devtype_data {
 263         u32 quirks;             /* quirks needed for different IP cores */
 264 };
 265
 266 struct flexcan_priv {
 267         struct can_priv can;
 268         struct can_rx_offload offload;
 269
 270         struct flexcan_regs __iomem *regs;
 271         struct flexcan_mb __iomem *tx_mb;
 272         struct flexcan_mb __iomem *tx_mb_reserved;
 273         u8 tx_mb_idx;
 274         u32 reg_ctrl_default;
 275         u32 reg_imask1_default;
 276         u32 reg_imask2_default;
 277
 278         struct clk *clk_ipg;
 279         struct clk *clk_per;
 280         const struct flexcan_devtype_data *devtype_data;
 281         struct regulator *reg_xceiver;
 282 };
 283
 284 static const struct flexcan_devtype_data fsl_p1010_devtype_data = {
 285         .quirks = FLEXCAN_QUIRK_BROKEN_WERR_STATE,
 286 };
 287
 288 static const struct flexcan_devtype_data fsl_imx28_devtype_data = {
 289         .quirks = FLEXCAN_QUIRK_BROKEN_PERR_STATE,
 290 };
 291
 292 static const struct flexcan_devtype_data fsl_imx6q_devtype_data = {
 293         .quirks = FLEXCAN_QUIRK_DISABLE_RXFG | FLEXCAN_QUIRK_ENABLE_EACEN_RRS |
 294                 FLEXCAN_QUIRK_USE_OFF_TIMESTAMP | FLEXCAN_QUIRK_BROKEN_PERR_STATE,
 295 };
 296
 297 static const struct flexcan_devtype_data fsl_vf610_devtype_data = {
 298         .quirks = FLEXCAN_QUIRK_DISABLE_RXFG | FLEXCAN_QUIRK_ENABLE_EACEN_RRS |
 299                 FLEXCAN_QUIRK_DISABLE_MECR | FLEXCAN_QUIRK_USE_OFF_TIMESTAMP,
 300 };
 301
 302 static const struct can_bittiming_const flexcan_bittiming_const = {
 303         .name = DRV_NAME,
 304         .tseg1_min = 4,
 305         .tseg1_max = 16,
 306         .tseg2_min = 2,
 307         .tseg2_max = 8,
 308         .sjw_max = 4,
 309         .brp_min = 1,
 310         .brp_max = 256,
 311         .brp_inc = 1,
 312 };
 313
 314 /* Abstract off the read/write for arm versus ppc. This
 315  * assumes that PPC uses big-endian registers and everything
 316  * else uses little-endian registers, independent of CPU
 317  * endianness.
 318  */
 319 #if defined(CONFIG_PPC)
 320 static inline u32 flexcan_read(void __iomem *addr)
 321 {
 322         return in_be32(addr);
 323 }
 324
 325 static inline void flexcan_write(u32 val, void __iomem *addr)
 326 {
 327         out_be32(addr, val);
 328 }
 329 #else
 330 static inline u32 flexcan_read(void __iomem *addr)
 331 {
 332         return readl(addr);
 333 }
 334
 335 static inline void flexcan_write(u32 val, void __iomem *addr)
 336 {
 337         writel(val, addr);
 338 }
 339 #endif
 340
 341 static inline void flexcan_error_irq_enable(const struct flexcan_priv *priv)
 342 {
 343         struct flexcan_regs __iomem *regs = priv->regs;
 344         u32 reg_ctrl = (priv->reg_ctrl_default | FLEXCAN_CTRL_ERR_MSK);
 345
 346         flexcan_write(reg_ctrl, &regs->ctrl);
 347 }
 348
 349 static inline void flexcan_error_irq_disable(const struct flexcan_priv *priv)
 350 {
 351         struct flexcan_regs __iomem *regs = priv->regs;
 352         u32 reg_ctrl = (priv->reg_ctrl_default & ~FLEXCAN_CTRL_ERR_MSK);
 353
 354         flexcan_write(reg_ctrl, &regs->ctrl);
 355 }
 356
 357 static inline int flexcan_transceiver_enable(const struct flexcan_priv *priv)
 358 {
 359         if (!priv->reg_xceiver)
 360                 return 0;
 361
 362         return regulator_enable(priv->reg_xceiver);
 363 }
 364
 365 static inline int flexcan_transceiver_disable(const struct flexcan_priv *priv)
 366 {
 367         if (!priv->reg_xceiver)
 368                 return 0;
 369
 370         return regulator_disable(priv->reg_xceiver);
 371 }
 372
 373 static int flexcan_chip_enable(struct flexcan_priv *priv)
 374 {
 375         struct flexcan_regs __iomem *regs = priv->regs;
 376         unsigned int timeout = FLEXCAN_TIMEOUT_US / 10;
 377         u32 reg;
 378
 379         reg = flexcan_read(&regs->mcr);
 380         reg &= ~FLEXCAN_MCR_MDIS;
 381         flexcan_write(reg, &regs->mcr);
 382
 383         while (timeout-- && (flexcan_read(&regs->mcr) & FLEXCAN_MCR_LPM_ACK))
 384                 udelay(10);
 385
 386         if (flexcan_read(&regs->mcr) & FLEXCAN_MCR_LPM_ACK)
 387                 return -ETIMEDOUT;
 388
 389         return 0;
 390 }
 391
 392 static int flexcan_chip_disable(struct flexcan_priv *priv)
 393 {
 394         struct flexcan_regs __iomem *regs = priv->regs;
 395         unsigned int timeout = FLEXCAN_TIMEOUT_US / 10;
 396         u32 reg;
 397
 398         reg = flexcan_read(&regs->mcr);
 399         reg |= FLEXCAN_MCR_MDIS;
 400         flexcan_write(reg, &regs->mcr);
 401
 402         while (timeout-- && !(flexcan_read(&regs->mcr) & FLEXCAN_MCR_LPM_ACK))
 403                 udelay(10);
 404
 405         if (!(flexcan_read(&regs->mcr) & FLEXCAN_MCR_LPM_ACK))
 406                 return -ETIMEDOUT;
 407
 408         return 0;
 409 }
 410
 411 static int flexcan_chip_freeze(struct flexcan_priv *priv)
 412 {
 413         struct flexcan_regs __iomem *regs = priv->regs;
 414         unsigned int timeout = 1000 * 1000 * 10 / priv->can.bittiming.bitrate;
 415         u32 reg;
 416
 417         reg = flexcan_read(&regs->mcr);
 418         reg |= FLEXCAN_MCR_HALT;
 419         flexcan_write(reg, &regs->mcr);
 420
 421         while (timeout-- && !(flexcan_read(&regs->mcr) & FLEXCAN_MCR_FRZ_ACK))
 422                 udelay(100);
 423
 424         if (!(flexcan_read(&regs->mcr) & FLEXCAN_MCR_FRZ_ACK))
 425                 return -ETIMEDOUT;
 426
 427         return 0;
 428 }
 429
 430 static int flexcan_chip_unfreeze(struct flexcan_priv *priv)
 431 {
 432         struct flexcan_regs __iomem *regs = priv->regs;
 433         unsigned int timeout = FLEXCAN_TIMEOUT_US / 10;
 434         u32 reg;
 435
 436         reg = flexcan_read(&regs->mcr);
 437         reg &= ~FLEXCAN_MCR_HALT;
 438         flexcan_write(reg, &regs->mcr);
 439
 440         while (timeout-- && (flexcan_read(&regs->mcr) & FLEXCAN_MCR_FRZ_ACK))
 441                 udelay(10);
 442
 443         if (flexcan_read(&regs->mcr) & FLEXCAN_MCR_FRZ_ACK)
 444                 return -ETIMEDOUT;
 445
 446         return 0;
 447 }
 448
 449 static int flexcan_chip_softreset(struct flexcan_priv *priv)
 450 {
 451         struct flexcan_regs __iomem *regs = priv->regs;
 452         unsigned int timeout = FLEXCAN_TIMEOUT_US / 10;
 453
 454         flexcan_write(FLEXCAN_MCR_SOFTRST, &regs->mcr);
 455         while (timeout-- && (flexcan_read(&regs->mcr) & FLEXCAN_MCR_SOFTRST))
 456                 udelay(10);
 457
 458         if (flexcan_read(&regs->mcr) & FLEXCAN_MCR_SOFTRST)
 459                 return -ETIMEDOUT;
 460
 461         return 0;
 462 }
 463
 464 static int __flexcan_get_berr_counter(const struct net_device *dev,
 465                                       struct can_berr_counter *bec)
 466 {
 467         const struct flexcan_priv *priv = netdev_priv(dev);
 468         struct flexcan_regs __iomem *regs = priv->regs;
 469         u32 reg = flexcan_read(&regs->ecr);
 470
 471         bec->txerr = (reg >> 0) & 0xff;
 472         bec->rxerr = (reg >> 8) & 0xff;
 473
 474         return 0;
 475 }
 476
 477 static int flexcan_get_berr_counter(const struct net_device *dev,
 478                                     struct can_berr_counter *bec)
 479 {
 480         const struct flexcan_priv *priv = netdev_priv(dev);
 481         int err;
 482
 483         err = clk_prepare_enable(priv->clk_ipg);
 484         if (err)
 485                 return err;
 486
 487         err = clk_prepare_enable(priv->clk_per);
 488         if (err)
 489                 goto out_disable_ipg;
 490
 491         err = __flexcan_get_berr_counter(dev, bec);
 492
 493         clk_disable_unprepare(priv->clk_per);
 494  out_disable_ipg:
 495         clk_disable_unprepare(priv->clk_ipg);
 496
 497         return err;
 498 }
 499
 500 static int flexcan_start_xmit(struct sk_buff *skb, struct net_device *dev)
 501 {
 502         const struct flexcan_priv *priv = netdev_priv(dev);
 503         struct can_frame *cf = (struct can_frame *)skb->data;
 504         u32 can_id;
 505         u32 data;
 506         u32 ctrl = FLEXCAN_MB_CODE_TX_DATA | (cf->can_dlc << 16);
 507
 508         if (can_dropped_invalid_skb(dev, skb))
 509                 return NETDEV_TX_OK;
 510
 511         netif_stop_queue(dev);
 512
 513         if (cf->can_id & CAN_EFF_FLAG) {
 514                 can_id = cf->can_id & CAN_EFF_MASK;
 515                 ctrl |= FLEXCAN_MB_CNT_IDE | FLEXCAN_MB_CNT_SRR;
 516         } else {
 517                 can_id = (cf->can_id & CAN_SFF_MASK) << 18;
 518         }
 519
 520         if (cf->can_id & CAN_RTR_FLAG)
 521                 ctrl |= FLEXCAN_MB_CNT_RTR;
 522
 523         if (cf->can_dlc > 0) {
 524                 data = be32_to_cpup((__be32 *)&cf->data[0]);
 525                 flexcan_write(data, &priv->tx_mb->data[0]);
 526         }
 527         if (cf->can_dlc > 3) {
 528                 data = be32_to_cpup((__be32 *)&cf->data[4]);
 529                 flexcan_write(data, &priv->tx_mb->data[1]);
 530         }
 531
 532         can_put_echo_skb(skb, dev, 0);
 533
 534         flexcan_write(can_id, &priv->tx_mb->can_id);
 535         flexcan_write(ctrl, &priv->tx_mb->can_ctrl);
 536
 537         /* Errata ERR005829 step8:
 538          * Write twice INACTIVE(0x8) code to first MB.
 539          */
 540         flexcan_write(FLEXCAN_MB_CODE_TX_INACTIVE,
 541                       &priv->tx_mb_reserved->can_ctrl);
 542         flexcan_write(FLEXCAN_MB_CODE_TX_INACTIVE,
 543                       &priv->tx_mb_reserved->can_ctrl);
 544
 545         return NETDEV_TX_OK;
 546 }
 547
 548 static void flexcan_irq_bus_err(struct net_device *dev, u32 reg_esr)
 549 {
 550         struct flexcan_priv *priv = netdev_priv(dev);
 551         struct sk_buff *skb;
 552         struct can_frame *cf;
 553         bool rx_errors = false, tx_errors = false;
 554
 555         skb = alloc_can_err_skb(dev, &cf);
 556         if (unlikely(!skb))
 557                 return;
 558
 559         cf->can_id |= CAN_ERR_PROT | CAN_ERR_BUSERROR;
 560
 561         if (reg_esr & FLEXCAN_ESR_BIT1_ERR) {
 562                 netdev_dbg(dev, "BIT1_ERR irq\n");
 563                 cf->data[2] |= CAN_ERR_PROT_BIT1;
 564                 tx_errors = true;
 565         }
 566         if (reg_esr & FLEXCAN_ESR_BIT0_ERR) {
 567                 netdev_dbg(dev, "BIT0_ERR irq\n");
 568                 cf->data[2] |= CAN_ERR_PROT_BIT0;
 569                 tx_errors = true;
 570         }
 571         if (reg_esr & FLEXCAN_ESR_ACK_ERR) {
 572                 netdev_dbg(dev, "ACK_ERR irq\n");
 573                 cf->can_id |= CAN_ERR_ACK;
 574                 cf->data[3] = CAN_ERR_PROT_LOC_ACK;
 575                 tx_errors = true;
 576         }
 577         if (reg_esr & FLEXCAN_ESR_CRC_ERR) {
 578                 netdev_dbg(dev, "CRC_ERR irq\n");
 579                 cf->data[2] |= CAN_ERR_PROT_BIT;
 580                 cf->data[3] = CAN_ERR_PROT_LOC_CRC_SEQ;
 581                 rx_errors = true;
 582         }
 583         if (reg_esr & FLEXCAN_ESR_FRM_ERR) {
 584                 netdev_dbg(dev, "FRM_ERR irq\n");
 585                 cf->data[2] |= CAN_ERR_PROT_FORM;
 586                 rx_errors = true;
 587         }
 588         if (reg_esr & FLEXCAN_ESR_STF_ERR) {
 589                 netdev_dbg(dev, "STF_ERR irq\n");
 590                 cf->data[2] |= CAN_ERR_PROT_STUFF;
 591                 rx_errors = true;
 592         }
 593
 594         priv->can.can_stats.bus_error++;
 595         if (rx_errors)
 596                 dev->stats.rx_errors++;
 597         if (tx_errors)
 598                 dev->stats.tx_errors++;
 599
 600         can_rx_offload_irq_queue_err_skb(&priv->offload, skb);
 601 }
 602
 603 static void flexcan_irq_state(struct net_device *dev, u32 reg_esr)
 604 {
 605         struct flexcan_priv *priv = netdev_priv(dev);
 606         struct sk_buff *skb;
 607         struct can_frame *cf;
 608         enum can_state new_state, rx_state, tx_state;
 609         int flt;
 610         struct can_berr_counter bec;
 611
 612         flt = reg_esr & FLEXCAN_ESR_FLT_CONF_MASK;
 613         if (likely(flt == FLEXCAN_ESR_FLT_CONF_ACTIVE)) {
 614                 tx_state = unlikely(reg_esr & FLEXCAN_ESR_TX_WRN) ?
 615                         CAN_STATE_ERROR_WARNING : CAN_STATE_ERROR_ACTIVE;
 616                 rx_state = unlikely(reg_esr & FLEXCAN_ESR_RX_WRN) ?
 617                         CAN_STATE_ERROR_WARNING : CAN_STATE_ERROR_ACTIVE;
 618                 new_state = max(tx_state, rx_state);
 619         } else {
 620                 __flexcan_get_berr_counter(dev, &bec);
 621                 new_state = flt == FLEXCAN_ESR_FLT_CONF_PASSIVE ?
 622                         CAN_STATE_ERROR_PASSIVE : CAN_STATE_BUS_OFF;
 623                 rx_state = bec.rxerr >= bec.txerr ? new_state : 0;
 624                 tx_state = bec.rxerr <= bec.txerr ? new_state : 0;
 625         }
 626
 627         /* state hasn't changed */
 628         if (likely(new_state == priv->can.state))
 629                 return;
 630
 631         skb = alloc_can_err_skb(dev, &cf);
 632         if (unlikely(!skb))
 633                 return;
 634
 635         can_change_state(dev, cf, tx_state, rx_state);
 636
 637         if (unlikely(new_state == CAN_STATE_BUS_OFF))
 638                 can_bus_off(dev);
 639
 640         can_rx_offload_irq_queue_err_skb(&priv->offload, skb);
 641 }
 642
 643 static inline struct flexcan_priv *rx_offload_to_priv(struct can_rx_offload *offload)
 644 {
 645         return container_of(offload, struct flexcan_priv, offload);
 646 }
 647
 648 static unsigned int flexcan_mailbox_read(struct can_rx_offload *offload,
 649                                          struct can_frame *cf,
 650                                          u32 *timestamp, unsigned int n)
 651 {
 652         struct flexcan_priv *priv = rx_offload_to_priv(offload);
 653         struct flexcan_regs __iomem *regs = priv->regs;
 654         struct flexcan_mb __iomem *mb = &regs->mb[n];
 655         u32 reg_ctrl, reg_id, reg_iflag1;
 656
 657         if (priv->devtype_data->quirks & FLEXCAN_QUIRK_USE_OFF_TIMESTAMP) {
 658                 u32 code;
 659
 660                 do {
 661                         reg_ctrl = flexcan_read(&mb->can_ctrl);
 662                 } while (reg_ctrl & FLEXCAN_MB_CODE_RX_BUSY_BIT);
 663
 664                 /* is this MB empty? */
 665                 code = reg_ctrl & FLEXCAN_MB_CODE_MASK;
 666                 if ((code != FLEXCAN_MB_CODE_RX_FULL) &&
 667                     (code != FLEXCAN_MB_CODE_RX_OVERRUN))
 668                         return 0;
 669
 670                 if (code == FLEXCAN_MB_CODE_RX_OVERRUN) {
 671                         /* This MB was overrun, we lost data */
 672                         offload->dev->stats.rx_over_errors++;
 673                         offload->dev->stats.rx_errors++;
 674                 }
 675         } else {
 676                 reg_iflag1 = flexcan_read(&regs->iflag1);
 677                 if (!(reg_iflag1 & FLEXCAN_IFLAG_RX_FIFO_AVAILABLE))
 678                         return 0;
 679
 680                 reg_ctrl = flexcan_read(&mb->can_ctrl);
 681         }
 682
 683         /* increase timstamp to full 32 bit */
 684         *timestamp = reg_ctrl << 16;
 685
 686         reg_id = flexcan_read(&mb->can_id);
 687         if (reg_ctrl & FLEXCAN_MB_CNT_IDE)
 688                 cf->can_id = ((reg_id >> 0) & CAN_EFF_MASK) | CAN_EFF_FLAG;
 689         else
 690                 cf->can_id = (reg_id >> 18) & CAN_SFF_MASK;
 691
 692         if (reg_ctrl & FLEXCAN_MB_CNT_RTR)
 693                 cf->can_id |= CAN_RTR_FLAG;
 694         cf->can_dlc = get_can_dlc((reg_ctrl >> 16) & 0xf);
 695
 696         *(__be32 *)(cf->data + 0) = cpu_to_be32(flexcan_read(&mb->data[0]));
 697         *(__be32 *)(cf->data + 4) = cpu_to_be32(flexcan_read(&mb->data[1]));
 698
 699         /* mark as read */
 700         if (priv->devtype_data->quirks & FLEXCAN_QUIRK_USE_OFF_TIMESTAMP) {
 701                 /* Clear IRQ */
 702                 if (n < 32)
 703                         flexcan_write(BIT(n), &regs->iflag1);
 704                 else
 705                         flexcan_write(BIT(n - 32), &regs->iflag2);
 706         } else {
 707                 flexcan_write(FLEXCAN_IFLAG_RX_FIFO_AVAILABLE, &regs->iflag1);
 708                 flexcan_read(&regs->timer);
 709         }
 710
 711         return 1;
 712 }
 713
 714
 715 static inline u64 flexcan_read_reg_iflag_rx(struct flexcan_priv *priv)
 716 {
 717         struct flexcan_regs __iomem *regs = priv->regs;
 718         u32 iflag1, iflag2;
 719
 720         iflag2 = flexcan_read(&regs->iflag2) & priv->reg_imask2_default;
 721         iflag1 = flexcan_read(&regs->iflag1) & priv->reg_imask1_default &
 722                 ~FLEXCAN_IFLAG_MB(priv->tx_mb_idx);
 723
 724         return (u64)iflag2 << 32 | iflag1;
 725 }
 726
 727 static irqreturn_t flexcan_irq(int irq, void *dev_id)
 728 {
 729         struct net_device *dev = dev_id;
 730         struct net_device_stats *stats = &dev->stats;
 731         struct flexcan_priv *priv = netdev_priv(dev);
 732         struct flexcan_regs __iomem *regs = priv->regs;
 733         irqreturn_t handled = IRQ_NONE;
 734         u32 reg_iflag1, reg_esr;
 735         enum can_state last_state = priv->can.state;
 736
 737         reg_iflag1 = flexcan_read(&regs->iflag1);
 738
 739         /* reception interrupt */
 740         if (priv->devtype_data->quirks & FLEXCAN_QUIRK_USE_OFF_TIMESTAMP) {
 741                 u64 reg_iflag;
 742                 int ret;
 743
 744                 while ((reg_iflag = flexcan_read_reg_iflag_rx(priv))) {
 745                         handled = IRQ_HANDLED;
 746                         ret = can_rx_offload_irq_offload_timestamp(&priv->offload,
 747                                                                    reg_iflag);
 748                         if (!ret)
 749                                 break;
 750                 }
 751         } else {
 752                 if (reg_iflag1 & FLEXCAN_IFLAG_RX_FIFO_AVAILABLE) {
 753                         handled = IRQ_HANDLED;
 754                         can_rx_offload_irq_offload_fifo(&priv->offload);
 755                 }
 756
 757                 /* FIFO overflow interrupt */
 758                 if (reg_iflag1 & FLEXCAN_IFLAG_RX_FIFO_OVERFLOW) {
 759                         handled = IRQ_HANDLED;
 760                         flexcan_write(FLEXCAN_IFLAG_RX_FIFO_OVERFLOW, &regs->iflag1);
 761                         dev->stats.rx_over_errors++;
 762                         dev->stats.rx_errors++;
 763                 }
 764         }
 765
 766         /* transmission complete interrupt */
 767         if (reg_iflag1 & FLEXCAN_IFLAG_MB(priv->tx_mb_idx)) {
 768                 handled = IRQ_HANDLED;
 769                 stats->tx_bytes += can_get_echo_skb(dev, 0);
 770                 stats->tx_packets++;
 771                 can_led_event(dev, CAN_LED_EVENT_TX);
 772
 773                 /* after sending a RTR frame MB is in RX mode */
 774                 flexcan_write(FLEXCAN_MB_CODE_TX_INACTIVE,
 775                               &priv->tx_mb->can_ctrl);
 776                 flexcan_write(FLEXCAN_IFLAG_MB(priv->tx_mb_idx), &regs->iflag1);
 777                 netif_wake_queue(dev);
 778         }
 779
 780         reg_esr = flexcan_read(&regs->esr);
 781
 782         /* ACK all bus error and state change IRQ sources */
 783         if (reg_esr & FLEXCAN_ESR_ALL_INT) {
 784                 handled = IRQ_HANDLED;
 785                 flexcan_write(reg_esr & FLEXCAN_ESR_ALL_INT, &regs->esr);
 786         }
 787
 788         /* state change interrupt or broken error state quirk fix is enabled */
 789         if ((reg_esr & FLEXCAN_ESR_ERR_STATE) ||
 790             (priv->devtype_data->quirks & (FLEXCAN_QUIRK_BROKEN_WERR_STATE |
 791                                            FLEXCAN_QUIRK_BROKEN_PERR_STATE)))
 792                 flexcan_irq_state(dev, reg_esr);
 793
 794         /* bus error IRQ - handle if bus error reporting is activated */
 795         if ((reg_esr & FLEXCAN_ESR_ERR_BUS) &&
 796             (priv->can.ctrlmode & CAN_CTRLMODE_BERR_REPORTING))
 797                 flexcan_irq_bus_err(dev, reg_esr);
 798
 799         /* availability of error interrupt among state transitions in case
 800          * bus error reporting is de-activated and
 801          * FLEXCAN_QUIRK_BROKEN_PERR_STATE is enabled:
 802          *  +--------------------------------------------------------------+
 803          *  | +----------------------------------------------+ [stopped /  |
 804          *  | |                                              |  sleeping] -+
 805          *  +-+-> active <-> warning <-> passive -> bus off -+
 806          *        ___________^^^^^^^^^^^^_______________________________
 807          *        disabled(1)  enabled             disabled
 808          *
 809          * (1): enabled if FLEXCAN_QUIRK_BROKEN_WERR_STATE is enabled
 810          */
 811         if ((last_state != priv->can.state) &&
 812             (priv->devtype_data->quirks & FLEXCAN_QUIRK_BROKEN_PERR_STATE) &&
 813             !(priv->can.ctrlmode & CAN_CTRLMODE_BERR_REPORTING)) {
 814                 switch (priv->can.state) {
 815                 case CAN_STATE_ERROR_ACTIVE:
 816                         if (priv->devtype_data->quirks &
 817                             FLEXCAN_QUIRK_BROKEN_WERR_STATE)
 818                                 flexcan_error_irq_enable(priv);
 819                         else
 820                                 flexcan_error_irq_disable(priv);
 821                         break;
 822
 823                 case CAN_STATE_ERROR_WARNING:
 824                         flexcan_error_irq_enable(priv);
 825                         break;
 826
 827                 case CAN_STATE_ERROR_PASSIVE:
 828                 case CAN_STATE_BUS_OFF:
 829                         flexcan_error_irq_disable(priv);
 830                         break;
 831
 832                 default:
 833                         break;
 834                 }
 835         }
 836
 837         return handled;
 838 }
 839
 840 static void flexcan_set_bittiming(struct net_device *dev)
 841 {
 842         const struct flexcan_priv *priv = netdev_priv(dev);
 843         const struct can_bittiming *bt = &priv->can.bittiming;
 844         struct flexcan_regs __iomem *regs = priv->regs;
 845         u32 reg;
 846
 847         reg = flexcan_read(&regs->ctrl);
 848         reg &= ~(FLEXCAN_CTRL_PRESDIV(0xff) |
 849                  FLEXCAN_CTRL_RJW(0x3) |
 850                  FLEXCAN_CTRL_PSEG1(0x7) |
 851                  FLEXCAN_CTRL_PSEG2(0x7) |
 852                  FLEXCAN_CTRL_PROPSEG(0x7) |
 853                  FLEXCAN_CTRL_LPB |
 854                  FLEXCAN_CTRL_SMP |
 855                  FLEXCAN_CTRL_LOM);
 856
 857         reg |= FLEXCAN_CTRL_PRESDIV(bt->brp - 1) |
 858                 FLEXCAN_CTRL_PSEG1(bt->phase_seg1 - 1) |
 859                 FLEXCAN_CTRL_PSEG2(bt->phase_seg2 - 1) |
 860                 FLEXCAN_CTRL_RJW(bt->sjw - 1) |
 861                 FLEXCAN_CTRL_PROPSEG(bt->prop_seg - 1);
 862
 863         if (priv->can.ctrlmode & CAN_CTRLMODE_LOOPBACK)
 864                 reg |= FLEXCAN_CTRL_LPB;
 865         if (priv->can.ctrlmode & CAN_CTRLMODE_LISTENONLY)
 866                 reg |= FLEXCAN_CTRL_LOM;
 867         if (priv->can.ctrlmode & CAN_CTRLMODE_3_SAMPLES)
 868                 reg |= FLEXCAN_CTRL_SMP;
 869
 870         netdev_dbg(dev, "writing ctrl=0x%08x\n", reg);
 871         flexcan_write(reg, &regs->ctrl);
 872
 873         /* print chip status */
 874         netdev_dbg(dev, "%s: mcr=0x%08x ctrl=0x%08x\n", __func__,
 875                    flexcan_read(&regs->mcr), flexcan_read(&regs->ctrl));
 876 }
 877
 878 /* flexcan_chip_start
 879  *
 880  * this functions is entered with clocks enabled
 881  *
 882  */
 883 static int flexcan_chip_start(struct net_device *dev)
 884 {
 885         struct flexcan_priv *priv = netdev_priv(dev);
 886         struct flexcan_regs __iomem *regs = priv->regs;
 887         u32 reg_mcr, reg_ctrl, reg_ctrl2, reg_mecr;
 888         int err, i;
 889
 890         /* enable module */
 891         err = flexcan_chip_enable(priv);
 892         if (err)
 893                 return err;
 894
 895         /* soft reset */
 896         err = flexcan_chip_softreset(priv);
 897         if (err)
 898                 goto out_chip_disable;
 899
 900         flexcan_set_bittiming(dev);
 901
 902         /* MCR
 903          *
 904          * enable freeze
 905          * enable fifo
 906          * halt now
 907          * only supervisor access
 908          * enable warning int
 909          * disable local echo
 910          * enable individual RX masking
 911          * choose format C
 912          * set max mailbox number
 913          */
 914         reg_mcr = flexcan_read(&regs->mcr);
 915         reg_mcr &= ~FLEXCAN_MCR_MAXMB(0xff);
 916         reg_mcr |= FLEXCAN_MCR_FRZ | FLEXCAN_MCR_HALT | FLEXCAN_MCR_SUPV |
 917                 FLEXCAN_MCR_WRN_EN | FLEXCAN_MCR_SRX_DIS | FLEXCAN_MCR_IRMQ |
 918                 FLEXCAN_MCR_IDAM_C;
 919
 920         if (priv->devtype_data->quirks & FLEXCAN_QUIRK_USE_OFF_TIMESTAMP) {
 921                 reg_mcr &= ~FLEXCAN_MCR_FEN;
 922                 reg_mcr |= FLEXCAN_MCR_MAXMB(priv->offload.mb_last);
 923         } else {
 924                 reg_mcr |= FLEXCAN_MCR_FEN |
 925                         FLEXCAN_MCR_MAXMB(priv->tx_mb_idx);
 926         }
 927         netdev_dbg(dev, "%s: writing mcr=0x%08x", __func__, reg_mcr);
 928         flexcan_write(reg_mcr, &regs->mcr);
 929
 930         /* CTRL
 931          *
 932          * disable timer sync feature
 933          *
 934          * disable auto busoff recovery
 935          * transmit lowest buffer first
 936          *
 937          * enable tx and rx warning interrupt
 938          * enable bus off interrupt
 939          * (== FLEXCAN_CTRL_ERR_STATE)
 940          */
 941         reg_ctrl = flexcan_read(&regs->ctrl);
 942         reg_ctrl &= ~FLEXCAN_CTRL_TSYN;
 943         reg_ctrl |= FLEXCAN_CTRL_BOFF_REC | FLEXCAN_CTRL_LBUF |
 944                 FLEXCAN_CTRL_ERR_STATE;
 945
 946         /* enable the "error interrupt" (FLEXCAN_CTRL_ERR_MSK),
 947          * on most Flexcan cores, too. Otherwise we don't get
 948          * any error warning or passive interrupts.
 949          */
 950         if (priv->devtype_data->quirks & FLEXCAN_QUIRK_BROKEN_WERR_STATE ||
 951             priv->can.ctrlmode & CAN_CTRLMODE_BERR_REPORTING)
 952                 reg_ctrl |= FLEXCAN_CTRL_ERR_MSK;
 953         else
 954                 reg_ctrl &= ~FLEXCAN_CTRL_ERR_MSK;
 955
 956         /* save for later use */
 957         priv->reg_ctrl_default = reg_ctrl;
 958         /* leave interrupts disabled for now */
 959         reg_ctrl &= ~FLEXCAN_CTRL_ERR_ALL;
 960         netdev_dbg(dev, "%s: writing ctrl=0x%08x", __func__, reg_ctrl);
 961         flexcan_write(reg_ctrl, &regs->ctrl);
 962
 963         if ((priv->devtype_data->quirks & FLEXCAN_QUIRK_ENABLE_EACEN_RRS)) {
 964                 reg_ctrl2 = flexcan_read(&regs->ctrl2);
 965                 reg_ctrl2 |= FLEXCAN_CTRL2_EACEN | FLEXCAN_CTRL2_RRS;
 966                 flexcan_write(reg_ctrl2, &regs->ctrl2);
 967         }
 968
 969         /* clear and invalidate all mailboxes first */
 970         for (i = priv->tx_mb_idx; i < ARRAY_SIZE(regs->mb); i++) {
 971                 flexcan_write(FLEXCAN_MB_CODE_RX_INACTIVE,
 972                               &regs->mb[i].can_ctrl);
 973         }
 974
 975         if (priv->devtype_data->quirks & FLEXCAN_QUIRK_USE_OFF_TIMESTAMP) {
 976                 for (i = priv->offload.mb_first; i <= priv->offload.mb_last; i++)
 977                         flexcan_write(FLEXCAN_MB_CODE_RX_EMPTY,
 978                                       &regs->mb[i].can_ctrl);
 979         }
 980
 981         /* Errata ERR005829: mark first TX mailbox as INACTIVE */
 982         flexcan_write(FLEXCAN_MB_CODE_TX_INACTIVE,
 983                       &priv->tx_mb_reserved->can_ctrl);
 984
 985         /* mark TX mailbox as INACTIVE */
 986         flexcan_write(FLEXCAN_MB_CODE_TX_INACTIVE,
 987                       &priv->tx_mb->can_ctrl);
 988
 989         /* acceptance mask/acceptance code (accept everything) */
 990         flexcan_write(0x0, &regs->rxgmask);
 991         flexcan_write(0x0, &regs->rx14mask);
 992         flexcan_write(0x0, &regs->rx15mask);
 993
 994         if (priv->devtype_data->quirks & FLEXCAN_QUIRK_DISABLE_RXFG)
 995                 flexcan_write(0x0, &regs->rxfgmask);
 996
 997         /* clear acceptance filters */
 998         for (i = 0; i < ARRAY_SIZE(regs->mb); i++)
 999                 flexcan_write(0, &regs->rximr[i]);
1000
1001         /* On Vybrid, disable memory error detection interrupts
1002          * and freeze mode.
1003          * This also works around errata e5295 which generates
1004          * false positive memory errors and put the device in
1005          * freeze mode.
1006          */
1007         if (priv->devtype_data->quirks & FLEXCAN_QUIRK_DISABLE_MECR) {
1008                 /* Follow the protocol as described in "Detection
1009                  * and Correction of Memory Errors" to write to
1010                  * MECR register
1011                  */
1012                 reg_ctrl2 = flexcan_read(&regs->ctrl2);
1013                 reg_ctrl2 |= FLEXCAN_CTRL2_ECRWRE;
1014                 flexcan_write(reg_ctrl2, &regs->ctrl2);
1015
1016                 reg_mecr = flexcan_read(&regs->mecr);
1017                 reg_mecr &= ~FLEXCAN_MECR_ECRWRDIS;
1018                 flexcan_write(reg_mecr, &regs->mecr);
1019                 reg_mecr &= ~(FLEXCAN_MECR_NCEFAFRZ | FLEXCAN_MECR_HANCEI_MSK |
1020                               FLEXCAN_MECR_FANCEI_MSK);
1021                 flexcan_write(reg_mecr, &regs->mecr);
1022         }
1023
1024         err = flexcan_transceiver_enable(priv);
1025         if (err)
1026                 goto out_chip_disable;
1027
1028         /* synchronize with the can bus */
1029         err = flexcan_chip_unfreeze(priv);
1030         if (err)
1031                 goto out_transceiver_disable;
1032
1033         priv->can.state = CAN_STATE_ERROR_ACTIVE;
1034
1035         /* enable interrupts atomically */
1036         disable_irq(dev->irq);
1037         flexcan_write(priv->reg_ctrl_default, &regs->ctrl);
1038         flexcan_write(priv->reg_imask1_default, &regs->imask1);
1039         flexcan_write(priv->reg_imask2_default, &regs->imask2);
1040         enable_irq(dev->irq);
1041
1042         /* print chip status */
1043         netdev_dbg(dev, "%s: reading mcr=0x%08x ctrl=0x%08x\n", __func__,
1044                    flexcan_read(&regs->mcr), flexcan_read(&regs->ctrl));
1045
1046         return 0;
1047
1048  out_transceiver_disable:
1049         flexcan_transceiver_disable(priv);
1050  out_chip_disable:
1051         flexcan_chip_disable(priv);
1052         return err;
1053 }
1054
1055 /* flexcan_chip_stop
1056  *
1057  * this functions is entered with clocks enabled
1058  */
1059 static void flexcan_chip_stop(struct net_device *dev)
1060 {
1061         struct flexcan_priv *priv = netdev_priv(dev);
1062         struct flexcan_regs __iomem *regs = priv->regs;
1063
1064         /* freeze + disable module */
1065         flexcan_chip_freeze(priv);
1066         flexcan_chip_disable(priv);
1067
1068         /* Disable all interrupts */
1069         flexcan_write(0, &regs->imask2);
1070         flexcan_write(0, &regs->imask1);
1071         flexcan_write(priv->reg_ctrl_default & ~FLEXCAN_CTRL_ERR_ALL,
1072                       &regs->ctrl);
1073
1074         flexcan_transceiver_disable(priv);
1075         priv->can.state = CAN_STATE_STOPPED;
1076 }
1077
1078 static int flexcan_open(struct net_device *dev)
1079 {
1080         struct flexcan_priv *priv = netdev_priv(dev);
1081         int err;
1082
1083         err = clk_prepare_enable(priv->clk_ipg);
1084         if (err)
1085                 return err;
1086
1087         err = clk_prepare_enable(priv->clk_per);
1088         if (err)
1089                 goto out_disable_ipg;
1090
1091         err = open_candev(dev);
1092         if (err)
1093                 goto out_disable_per;
1094
1095         err = request_irq(dev->irq, flexcan_irq, IRQF_SHARED, dev->name, dev);
1096         if (err)
1097                 goto out_close;
1098
1099         /* start chip and queuing */
1100         err = flexcan_chip_start(dev);
1101         if (err)
1102                 goto out_free_irq;
1103
1104         can_led_event(dev, CAN_LED_EVENT_OPEN);
1105
1106         can_rx_offload_enable(&priv->offload);
1107         netif_start_queue(dev);
1108
1109         return 0;
1110
1111  out_free_irq:
1112         free_irq(dev->irq, dev);
1113  out_close:
1114         close_candev(dev);
1115  out_disable_per:
1116         clk_disable_unprepare(priv->clk_per);
1117  out_disable_ipg:
1118         clk_disable_unprepare(priv->clk_ipg);
1119
1120         return err;
1121 }
1122
1123 static int flexcan_close(struct net_device *dev)
1124 {
1125         struct flexcan_priv *priv = netdev_priv(dev);
1126
1127         netif_stop_queue(dev);
1128         can_rx_offload_disable(&priv->offload);
1129         flexcan_chip_stop(dev);
1130
1131         free_irq(dev->irq, dev);
1132         clk_disable_unprepare(priv->clk_per);
1133         clk_disable_unprepare(priv->clk_ipg);
1134
1135         close_candev(dev);
1136
1137         can_led_event(dev, CAN_LED_EVENT_STOP);
1138
1139         return 0;
1140 }
1141
1142 static int flexcan_set_mode(struct net_device *dev, enum can_mode mode)
1143 {
1144         int err;
1145
1146         switch (mode) {
1147         case CAN_MODE_START:
1148                 err = flexcan_chip_start(dev);
1149                 if (err)
1150                         return err;
1151
1152                 netif_wake_queue(dev);
1153                 break;
1154
1155         default:
1156                 return -EOPNOTSUPP;
1157         }
1158
1159         return 0;
1160 }
1161
1162 static const struct net_device_ops flexcan_netdev_ops = {
1163         .ndo_open       = flexcan_open,
1164         .ndo_stop       = flexcan_close,
1165         .ndo_start_xmit = flexcan_start_xmit,
1166         .ndo_change_mtu = can_change_mtu,
1167 };
1168
1169 static int register_flexcandev(struct net_device *dev)
1170 {
1171         struct flexcan_priv *priv = netdev_priv(dev);
1172         struct flexcan_regs __iomem *regs = priv->regs;
1173         u32 reg, err;
1174
1175         err = clk_prepare_enable(priv->clk_ipg);
1176         if (err)
1177                 return err;
1178
1179         err = clk_prepare_enable(priv->clk_per);
1180         if (err)
1181                 goto out_disable_ipg;
1182
1183         /* select "bus clock", chip must be disabled */
1184         err = flexcan_chip_disable(priv);
1185         if (err)
1186                 goto out_disable_per;
1187         reg = flexcan_read(&regs->ctrl);
1188         reg |= FLEXCAN_CTRL_CLK_SRC;
1189         flexcan_write(reg, &regs->ctrl);
1190
1191         err = flexcan_chip_enable(priv);
1192         if (err)
1193                 goto out_chip_disable;
1194
1195         /* set freeze, halt and activate FIFO, restrict register access */
1196         reg = flexcan_read(&regs->mcr);
1197         reg |= FLEXCAN_MCR_FRZ | FLEXCAN_MCR_HALT |
1198                 FLEXCAN_MCR_FEN | FLEXCAN_MCR_SUPV;
1199         flexcan_write(reg, &regs->mcr);
1200
1201         /* Currently we only support newer versions of this core
1202          * featuring a RX hardware FIFO (although this driver doesn't
1203          * make use of it on some cores). Older cores, found on some
1204          * Coldfire derivates are not tested.
1205          */
1206         reg = flexcan_read(&regs->mcr);
1207         if (!(reg & FLEXCAN_MCR_FEN)) {
1208                 netdev_err(dev, "Could not enable RX FIFO, unsupported core\n");
1209                 err = -ENODEV;
1210                 goto out_chip_disable;
1211         }
1212
1213         err = register_candev(dev);
1214
1215         /* disable core and turn off clocks */
1216  out_chip_disable:
1217         flexcan_chip_disable(priv);
1218  out_disable_per:
1219         clk_disable_unprepare(priv->clk_per);
1220  out_disable_ipg:
1221         clk_disable_unprepare(priv->clk_ipg);
1222
1223         return err;
1224 }
1225
1226 static void unregister_flexcandev(struct net_device *dev)
1227 {
1228         unregister_candev(dev);
1229 }
1230
1231 static const struct of_device_id flexcan_of_match[] = {
1232         { .compatible = "fsl,imx6q-flexcan", .data = &fsl_imx6q_devtype_data, },
1233         { .compatible = "fsl,imx28-flexcan", .data = &fsl_imx28_devtype_data, },
1234         { .compatible = "fsl,p1010-flexcan", .data = &fsl_p1010_devtype_data, },
1235         { .compatible = "fsl,vf610-flexcan", .data = &fsl_vf610_devtype_data, },
1236         { /* sentinel */ },
1237 };
1238 MODULE_DEVICE_TABLE(of, flexcan_of_match);
1239
1240 static const struct platform_device_id flexcan_id_table[] = {
1241         { .name = "flexcan", .driver_data = (kernel_ulong_t)&fsl_p1010_devtype_data, },
1242         { /* sentinel */ },
1243 };
1244 MODULE_DEVICE_TABLE(platform, flexcan_id_table);
1245
1246 static int flexcan_probe(struct platform_device *pdev)
1247 {
1248         const struct of_device_id *of_id;
1249         const struct flexcan_devtype_data *devtype_data;
1250         struct net_device *dev;
1251         struct flexcan_priv *priv;
1252         struct regulator *reg_xceiver;
1253         struct resource *mem;
1254         struct clk *clk_ipg = NULL, *clk_per = NULL;
1255         struct flexcan_regs __iomem *regs;
1256         int err, irq;
1257         u32 clock_freq = 0;
1258
1259         reg_xceiver = devm_regulator_get(&pdev->dev, "xceiver");
1260         if (PTR_ERR(reg_xceiver) == -EPROBE_DEFER)
1261                 return -EPROBE_DEFER;
1262         else if (IS_ERR(reg_xceiver))
1263                 reg_xceiver = NULL;
1264
1265         if (pdev->dev.of_node)
1266                 of_property_read_u32(pdev->dev.of_node,
1267                                      "clock-frequency", &clock_freq);
1268
1269         if (!clock_freq) {
1270                 clk_ipg = devm_clk_get(&pdev->dev, "ipg");
1271                 if (IS_ERR(clk_ipg)) {
1272                         dev_err(&pdev->dev, "no ipg clock defined\n");
1273                         return PTR_ERR(clk_ipg);
1274                 }
1275
1276                 clk_per = devm_clk_get(&pdev->dev, "per");
1277                 if (IS_ERR(clk_per)) {
1278                         dev_err(&pdev->dev, "no per clock defined\n");
1279                         return PTR_ERR(clk_per);
1280                 }
1281                 clock_freq = clk_get_rate(clk_per);
1282         }
1283
1284         mem = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1285         irq = platform_get_irq(pdev, 0);
1286         if (irq <= 0)
1287                 return -ENODEV;
1288
1289         regs = devm_ioremap_resource(&pdev->dev, mem);
1290         if (IS_ERR(regs))
1291                 return PTR_ERR(regs);
1292
1293         of_id = of_match_device(flexcan_of_match, &pdev->dev);
1294         if (of_id) {
1295                 devtype_data = of_id->data;
1296         } else if (platform_get_device_id(pdev)->driver_data) {
1297                 devtype_data = (struct flexcan_devtype_data *)
1298                         platform_get_device_id(pdev)->driver_data;
1299         } else {
1300                 return -ENODEV;
1301         }
1302
1303         dev = alloc_candev(sizeof(struct flexcan_priv), 1);
1304         if (!dev)
1305                 return -ENOMEM;
1306
1307         platform_set_drvdata(pdev, dev);
1308         SET_NETDEV_DEV(dev, &pdev->dev);
1309
1310         dev->netdev_ops = &flexcan_netdev_ops;
1311         dev->irq = irq;
1312         dev->flags |= IFF_ECHO;
1313
1314         priv = netdev_priv(dev);
1315         priv->can.clock.freq = clock_freq;
1316         priv->can.bittiming_const = &flexcan_bittiming_const;
1317         priv->can.do_set_mode = flexcan_set_mode;
1318         priv->can.do_get_berr_counter = flexcan_get_berr_counter;
1319         priv->can.ctrlmode_supported = CAN_CTRLMODE_LOOPBACK |
1320                 CAN_CTRLMODE_LISTENONLY | CAN_CTRLMODE_3_SAMPLES |
1321                 CAN_CTRLMODE_BERR_REPORTING;
1322         priv->regs = regs;
1323         priv->clk_ipg = clk_ipg;
1324         priv->clk_per = clk_per;
1325         priv->devtype_data = devtype_data;
1326         priv->reg_xceiver = reg_xceiver;
1327
1328         if (priv->devtype_data->quirks & FLEXCAN_QUIRK_USE_OFF_TIMESTAMP) {
1329                 priv->tx_mb_idx = FLEXCAN_TX_MB_OFF_TIMESTAMP;
1330                 priv->tx_mb_reserved = &regs->mb[FLEXCAN_TX_MB_RESERVED_OFF_TIMESTAMP];
1331         } else {
1332                 priv->tx_mb_idx = FLEXCAN_TX_MB_OFF_FIFO;
1333                 priv->tx_mb_reserved = &regs->mb[FLEXCAN_TX_MB_RESERVED_OFF_FIFO];
1334         }
1335         priv->tx_mb = &regs->mb[priv->tx_mb_idx];
1336
1337         priv->reg_imask1_default = FLEXCAN_IFLAG_MB(priv->tx_mb_idx);
1338         priv->reg_imask2_default = 0;
1339
1340         priv->offload.mailbox_read = flexcan_mailbox_read;
1341
1342         if (priv->devtype_data->quirks & FLEXCAN_QUIRK_USE_OFF_TIMESTAMP) {
1343                 u64 imask;
1344
1345                 priv->offload.mb_first = FLEXCAN_RX_MB_OFF_TIMESTAMP_FIRST;
1346                 priv->offload.mb_last = FLEXCAN_RX_MB_OFF_TIMESTAMP_LAST;
1347
1348                 imask = GENMASK_ULL(priv->offload.mb_last, priv->offload.mb_first);
1349                 priv->reg_imask1_default |= imask;
1350                 priv->reg_imask2_default |= imask >> 32;
1351
1352                 err = can_rx_offload_add_timestamp(dev, &priv->offload);
1353         } else {
1354                 priv->reg_imask1_default |= FLEXCAN_IFLAG_RX_FIFO_OVERFLOW |
1355                         FLEXCAN_IFLAG_RX_FIFO_AVAILABLE;
1356                 err = can_rx_offload_add_fifo(dev, &priv->offload, FLEXCAN_NAPI_WEIGHT);
1357         }
1358         if (err)
1359                 goto failed_offload;
1360
1361         err = register_flexcandev(dev);
1362         if (err) {
1363                 dev_err(&pdev->dev, "registering netdev failed\n");
1364                 goto failed_register;
1365         }
1366
1367         devm_can_led_init(dev);
1368
1369         dev_info(&pdev->dev, "device registered (reg_base=%p, irq=%d)\n",
1370                  priv->regs, dev->irq);
1371
1372         return 0;
1373
1374  failed_offload:
1375  failed_register:
1376         free_candev(dev);
1377         return err;
1378 }
1379
1380 static int flexcan_remove(struct platform_device *pdev)
1381 {
1382         struct net_device *dev = platform_get_drvdata(pdev);
1383         struct flexcan_priv *priv = netdev_priv(dev);
1384
1385         unregister_flexcandev(dev);
1386         can_rx_offload_del(&priv->offload);
1387         free_candev(dev);
1388
1389         return 0;
1390 }
1391
1392 static int __maybe_unused flexcan_suspend(struct device *device)
1393 {
1394         struct net_device *dev = dev_get_drvdata(device);
1395         struct flexcan_priv *priv = netdev_priv(dev);
1396         int err;
1397
1398         if (netif_running(dev)) {
1399                 err = flexcan_chip_disable(priv);
1400                 if (err)
1401                         return err;
1402                 netif_stop_queue(dev);
1403                 netif_device_detach(dev);
1404         }
1405         priv->can.state = CAN_STATE_SLEEPING;
1406
1407         return 0;
1408 }
1409
1410 static int __maybe_unused flexcan_resume(struct device *device)
1411 {
1412         struct net_device *dev = dev_get_drvdata(device);
1413         struct flexcan_priv *priv = netdev_priv(dev);
1414         int err;
1415
1416         priv->can.state = CAN_STATE_ERROR_ACTIVE;
1417         if (netif_running(dev)) {
1418                 netif_device_attach(dev);
1419                 netif_start_queue(dev);
1420                 err = flexcan_chip_enable(priv);
1421                 if (err)
1422                         return err;
1423         }
1424         return 0;
1425 }
1426
1427 static SIMPLE_DEV_PM_OPS(flexcan_pm_ops, flexcan_suspend, flexcan_resume);
1428
1429 static struct platform_driver flexcan_driver = {
1430         .driver = {
1431                 .name = DRV_NAME,
1432                 .pm = &flexcan_pm_ops,
1433                 .of_match_table = flexcan_of_match,
1434         },
1435         .probe = flexcan_probe,
1436         .remove = flexcan_remove,
1437         .id_table = flexcan_id_table,
1438 };
1439
1440 module_platform_driver(flexcan_driver);
1441
1442 MODULE_AUTHOR("Sascha Hauer <kernel@pengutronix.de>, "
1443               "Marc Kleine-Budde <kernel@pengutronix.de>");
1444 MODULE_LICENSE("GPL v2");
1445 MODULE_DESCRIPTION("CAN port driver for flexcan based chip");