drivers/iommu/amd_iommu.c

   1 // SPDX-License-Identifier: GPL-2.0-only
   2 /*
   3  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   4  * Author: Joerg Roedel <jroedel@suse.de>
   5  *         Leo Duran <leo.duran@amd.com>
   6  */
   7
   8 #define pr_fmt(fmt)     "AMD-Vi: " fmt
   9 #define dev_fmt(fmt)    pr_fmt(fmt)
  10
  11 #include <linux/ratelimit.h>
  12 #include <linux/pci.h>
  13 #include <linux/acpi.h>
  14 #include <linux/amba/bus.h>
  15 #include <linux/platform_device.h>
  16 #include <linux/pci-ats.h>
  17 #include <linux/bitmap.h>
  18 #include <linux/slab.h>
  19 #include <linux/debugfs.h>
  20 #include <linux/scatterlist.h>
  21 #include <linux/dma-mapping.h>
  22 #include <linux/dma-direct.h>
  23 #include <linux/iommu-helper.h>
  24 #include <linux/iommu.h>
  25 #include <linux/delay.h>
  26 #include <linux/amd-iommu.h>
  27 #include <linux/notifier.h>
  28 #include <linux/export.h>
  29 #include <linux/irq.h>
  30 #include <linux/msi.h>
  31 #include <linux/dma-contiguous.h>
  32 #include <linux/irqdomain.h>
  33 #include <linux/percpu.h>
  34 #include <linux/iova.h>
  35 #include <asm/irq_remapping.h>
  36 #include <asm/io_apic.h>
  37 #include <asm/apic.h>
  38 #include <asm/hw_irq.h>
  39 #include <asm/msidef.h>
  40 #include <asm/proto.h>
  41 #include <asm/iommu.h>
  42 #include <asm/gart.h>
  43 #include <asm/dma.h>
  44
  45 #include "amd_iommu_proto.h"
  46 #include "amd_iommu_types.h"
  47 #include "irq_remapping.h"
  48
  49 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  50
  51 #define LOOP_TIMEOUT    100000
  52
  53 /* IO virtual address start page frame number */
  54 #define IOVA_START_PFN          (1)
  55 #define IOVA_PFN(addr)          ((addr) >> PAGE_SHIFT)
  56
  57 /* Reserved IOVA ranges */
  58 #define MSI_RANGE_START         (0xfee00000)
  59 #define MSI_RANGE_END           (0xfeefffff)
  60 #define HT_RANGE_START          (0xfd00000000ULL)
  61 #define HT_RANGE_END            (0xffffffffffULL)
  62
  63 /*
  64  * This bitmap is used to advertise the page sizes our hardware support
  65  * to the IOMMU core, which will then use this information to split
  66  * physically contiguous memory regions it is mapping into page sizes
  67  * that we support.
  68  *
  69  * 512GB Pages are not supported due to a hardware bug
  70  */
  71 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  72
  73 static DEFINE_SPINLOCK(pd_bitmap_lock);
  74
  75 /* List of all available dev_data structures */
  76 static LLIST_HEAD(dev_data_list);
  77
  78 LIST_HEAD(ioapic_map);
  79 LIST_HEAD(hpet_map);
  80 LIST_HEAD(acpihid_map);
  81
  82 /*
  83  * Domain for untranslated devices - only allocated
  84  * if iommu=pt passed on kernel cmd line.
  85  */
  86 const struct iommu_ops amd_iommu_ops;
  87
  88 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
  89 int amd_iommu_max_glx_val = -1;
  90
  91 static const struct dma_map_ops amd_iommu_dma_ops;
  92
  93 /*
  94  * general struct to manage commands send to an IOMMU
  95  */
  96 struct iommu_cmd {
  97         u32 data[4];
  98 };
  99
 100 struct kmem_cache *amd_iommu_irq_cache;
 101
 102 static void update_domain(struct protection_domain *domain);
 103 static int protection_domain_init(struct protection_domain *domain);
 104 static void detach_device(struct device *dev);
 105 static void iova_domain_flush_tlb(struct iova_domain *iovad);
 106
 107 /*
 108  * Data container for a dma_ops specific protection domain
 109  */
 110 struct dma_ops_domain {
 111         /* generic protection domain information */
 112         struct protection_domain domain;
 113
 114         /* IOVA RB-Tree */
 115         struct iova_domain iovad;
 116 };
 117
 118 static struct iova_domain reserved_iova_ranges;
 119 static struct lock_class_key reserved_rbtree_key;
 120
 121 /****************************************************************************
 122  *
 123  * Helper functions
 124  *
 125  ****************************************************************************/
 126
 127 static inline int match_hid_uid(struct device *dev,
 128                                 struct acpihid_map_entry *entry)
 129 {
 130         struct acpi_device *adev = ACPI_COMPANION(dev);
 131         const char *hid, *uid;
 132
 133         if (!adev)
 134                 return -ENODEV;
 135
 136         hid = acpi_device_hid(adev);
 137         uid = acpi_device_uid(adev);
 138
 139         if (!hid || !(*hid))
 140                 return -ENODEV;
 141
 142         if (!uid || !(*uid))
 143                 return strcmp(hid, entry->hid);
 144
 145         if (!(*entry->uid))
 146                 return strcmp(hid, entry->hid);
 147
 148         return (strcmp(hid, entry->hid) || strcmp(uid, entry->uid));
 149 }
 150
 151 static inline u16 get_pci_device_id(struct device *dev)
 152 {
 153         struct pci_dev *pdev = to_pci_dev(dev);
 154
 155         return pci_dev_id(pdev);
 156 }
 157
 158 static inline int get_acpihid_device_id(struct device *dev,
 159                                         struct acpihid_map_entry **entry)
 160 {
 161         struct acpihid_map_entry *p;
 162
 163         list_for_each_entry(p, &acpihid_map, list) {
 164                 if (!match_hid_uid(dev, p)) {
 165                         if (entry)
 166                                 *entry = p;
 167                         return p->devid;
 168                 }
 169         }
 170         return -EINVAL;
 171 }
 172
 173 static inline int get_device_id(struct device *dev)
 174 {
 175         int devid;
 176
 177         if (dev_is_pci(dev))
 178                 devid = get_pci_device_id(dev);
 179         else
 180                 devid = get_acpihid_device_id(dev, NULL);
 181
 182         return devid;
 183 }
 184
 185 static struct protection_domain *to_pdomain(struct iommu_domain *dom)
 186 {
 187         return container_of(dom, struct protection_domain, domain);
 188 }
 189
 190 static struct dma_ops_domain* to_dma_ops_domain(struct protection_domain *domain)
 191 {
 192         BUG_ON(domain->flags != PD_DMA_OPS_MASK);
 193         return container_of(domain, struct dma_ops_domain, domain);
 194 }
 195
 196 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 197 {
 198         struct iommu_dev_data *dev_data;
 199
 200         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 201         if (!dev_data)
 202                 return NULL;
 203
 204         spin_lock_init(&dev_data->lock);
 205         dev_data->devid = devid;
 206         ratelimit_default_init(&dev_data->rs);
 207
 208         llist_add(&dev_data->dev_data_list, &dev_data_list);
 209         return dev_data;
 210 }
 211
 212 static struct iommu_dev_data *search_dev_data(u16 devid)
 213 {
 214         struct iommu_dev_data *dev_data;
 215         struct llist_node *node;
 216
 217         if (llist_empty(&dev_data_list))
 218                 return NULL;
 219
 220         node = dev_data_list.first;
 221         llist_for_each_entry(dev_data, node, dev_data_list) {
 222                 if (dev_data->devid == devid)
 223                         return dev_data;
 224         }
 225
 226         return NULL;
 227 }
 228
 229 static int __last_alias(struct pci_dev *pdev, u16 alias, void *data)
 230 {
 231         *(u16 *)data = alias;
 232         return 0;
 233 }
 234
 235 static u16 get_alias(struct device *dev)
 236 {
 237         struct pci_dev *pdev = to_pci_dev(dev);
 238         u16 devid, ivrs_alias, pci_alias;
 239
 240         /* The callers make sure that get_device_id() does not fail here */
 241         devid = get_device_id(dev);
 242
 243         /* For ACPI HID devices, we simply return the devid as such */
 244         if (!dev_is_pci(dev))
 245                 return devid;
 246
 247         ivrs_alias = amd_iommu_alias_table[devid];
 248
 249         pci_for_each_dma_alias(pdev, __last_alias, &pci_alias);
 250
 251         if (ivrs_alias == pci_alias)
 252                 return ivrs_alias;
 253
 254         /*
 255          * DMA alias showdown
 256          *
 257          * The IVRS is fairly reliable in telling us about aliases, but it
 258          * can't know about every screwy device.  If we don't have an IVRS
 259          * reported alias, use the PCI reported alias.  In that case we may
 260          * still need to initialize the rlookup and dev_table entries if the
 261          * alias is to a non-existent device.
 262          */
 263         if (ivrs_alias == devid) {
 264                 if (!amd_iommu_rlookup_table[pci_alias]) {
 265                         amd_iommu_rlookup_table[pci_alias] =
 266                                 amd_iommu_rlookup_table[devid];
 267                         memcpy(amd_iommu_dev_table[pci_alias].data,
 268                                amd_iommu_dev_table[devid].data,
 269                                sizeof(amd_iommu_dev_table[pci_alias].data));
 270                 }
 271
 272                 return pci_alias;
 273         }
 274
 275         pci_info(pdev, "Using IVRS reported alias %02x:%02x.%d "
 276                 "for device [%04x:%04x], kernel reported alias "
 277                 "%02x:%02x.%d\n", PCI_BUS_NUM(ivrs_alias), PCI_SLOT(ivrs_alias),
 278                 PCI_FUNC(ivrs_alias), pdev->vendor, pdev->device,
 279                 PCI_BUS_NUM(pci_alias), PCI_SLOT(pci_alias),
 280                 PCI_FUNC(pci_alias));
 281
 282         /*
 283          * If we don't have a PCI DMA alias and the IVRS alias is on the same
 284          * bus, then the IVRS table may know about a quirk that we don't.
 285          */
 286         if (pci_alias == devid &&
 287             PCI_BUS_NUM(ivrs_alias) == pdev->bus->number) {
 288                 pci_add_dma_alias(pdev, ivrs_alias & 0xff);
 289                 pci_info(pdev, "Added PCI DMA alias %02x.%d\n",
 290                         PCI_SLOT(ivrs_alias), PCI_FUNC(ivrs_alias));
 291         }
 292
 293         return ivrs_alias;
 294 }
 295
 296 static struct iommu_dev_data *find_dev_data(u16 devid)
 297 {
 298         struct iommu_dev_data *dev_data;
 299         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
 300
 301         dev_data = search_dev_data(devid);
 302
 303         if (dev_data == NULL) {
 304                 dev_data = alloc_dev_data(devid);
 305                 if (!dev_data)
 306                         return NULL;
 307
 308                 if (translation_pre_enabled(iommu))
 309                         dev_data->defer_attach = true;
 310         }
 311
 312         return dev_data;
 313 }
 314
 315 struct iommu_dev_data *get_dev_data(struct device *dev)
 316 {
 317         return dev->archdata.iommu;
 318 }
 319 EXPORT_SYMBOL(get_dev_data);
 320
 321 /*
 322 * Find or create an IOMMU group for a acpihid device.
 323 */
 324 static struct iommu_group *acpihid_device_group(struct device *dev)
 325 {
 326         struct acpihid_map_entry *p, *entry = NULL;
 327         int devid;
 328
 329         devid = get_acpihid_device_id(dev, &entry);
 330         if (devid < 0)
 331                 return ERR_PTR(devid);
 332
 333         list_for_each_entry(p, &acpihid_map, list) {
 334                 if ((devid == p->devid) && p->group)
 335                         entry->group = p->group;
 336         }
 337
 338         if (!entry->group)
 339                 entry->group = generic_device_group(dev);
 340         else
 341                 iommu_group_ref_get(entry->group);
 342
 343         return entry->group;
 344 }
 345
 346 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 347 {
 348         static const int caps[] = {
 349                 PCI_EXT_CAP_ID_ATS,
 350                 PCI_EXT_CAP_ID_PRI,
 351                 PCI_EXT_CAP_ID_PASID,
 352         };
 353         int i, pos;
 354
 355         if (pci_ats_disabled())
 356                 return false;
 357
 358         for (i = 0; i < 3; ++i) {
 359                 pos = pci_find_ext_capability(pdev, caps[i]);
 360                 if (pos == 0)
 361                         return false;
 362         }
 363
 364         return true;
 365 }
 366
 367 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 368 {
 369         struct iommu_dev_data *dev_data;
 370
 371         dev_data = get_dev_data(&pdev->dev);
 372
 373         return dev_data->errata & (1 << erratum) ? true : false;
 374 }
 375
 376 /*
 377  * This function checks if the driver got a valid device from the caller to
 378  * avoid dereferencing invalid pointers.
 379  */
 380 static bool check_device(struct device *dev)
 381 {
 382         int devid;
 383
 384         if (!dev || !dev->dma_mask)
 385                 return false;
 386
 387         devid = get_device_id(dev);
 388         if (devid < 0)
 389                 return false;
 390
 391         /* Out of our scope? */
 392         if (devid > amd_iommu_last_bdf)
 393                 return false;
 394
 395         if (amd_iommu_rlookup_table[devid] == NULL)
 396                 return false;
 397
 398         return true;
 399 }
 400
 401 static void init_iommu_group(struct device *dev)
 402 {
 403         struct iommu_group *group;
 404
 405         group = iommu_group_get_for_dev(dev);
 406         if (IS_ERR(group))
 407                 return;
 408
 409         iommu_group_put(group);
 410 }
 411
 412 static int iommu_init_device(struct device *dev)
 413 {
 414         struct iommu_dev_data *dev_data;
 415         struct amd_iommu *iommu;
 416         int devid;
 417
 418         if (dev->archdata.iommu)
 419                 return 0;
 420
 421         devid = get_device_id(dev);
 422         if (devid < 0)
 423                 return devid;
 424
 425         iommu = amd_iommu_rlookup_table[devid];
 426
 427         dev_data = find_dev_data(devid);
 428         if (!dev_data)
 429                 return -ENOMEM;
 430
 431         dev_data->alias = get_alias(dev);
 432
 433         /*
 434          * By default we use passthrough mode for IOMMUv2 capable device.
 435          * But if amd_iommu=force_isolation is set (e.g. to debug DMA to
 436          * invalid address), we ignore the capability for the device so
 437          * it'll be forced to go into translation mode.
 438          */
 439         if ((iommu_default_passthrough() || !amd_iommu_force_isolation) &&
 440             dev_is_pci(dev) && pci_iommuv2_capable(to_pci_dev(dev))) {
 441                 struct amd_iommu *iommu;
 442
 443                 iommu = amd_iommu_rlookup_table[dev_data->devid];
 444                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 445         }
 446
 447         dev->archdata.iommu = dev_data;
 448
 449         iommu_device_link(&iommu->iommu, dev);
 450
 451         return 0;
 452 }
 453
 454 static void iommu_ignore_device(struct device *dev)
 455 {
 456         u16 alias;
 457         int devid;
 458
 459         devid = get_device_id(dev);
 460         if (devid < 0)
 461                 return;
 462
 463         alias = get_alias(dev);
 464
 465         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 466         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 467
 468         amd_iommu_rlookup_table[devid] = NULL;
 469         amd_iommu_rlookup_table[alias] = NULL;
 470 }
 471
 472 static void iommu_uninit_device(struct device *dev)
 473 {
 474         struct iommu_dev_data *dev_data;
 475         struct amd_iommu *iommu;
 476         int devid;
 477
 478         devid = get_device_id(dev);
 479         if (devid < 0)
 480                 return;
 481
 482         iommu = amd_iommu_rlookup_table[devid];
 483
 484         dev_data = search_dev_data(devid);
 485         if (!dev_data)
 486                 return;
 487
 488         if (dev_data->domain)
 489                 detach_device(dev);
 490
 491         iommu_device_unlink(&iommu->iommu, dev);
 492
 493         iommu_group_remove_device(dev);
 494
 495         /* Remove dma-ops */
 496         dev->dma_ops = NULL;
 497
 498         /*
 499          * We keep dev_data around for unplugged devices and reuse it when the
 500          * device is re-plugged - not doing so would introduce a ton of races.
 501          */
 502 }
 503
 504 /*
 505  * Helper function to get the first pte of a large mapping
 506  */
 507 static u64 *first_pte_l7(u64 *pte, unsigned long *page_size,
 508                          unsigned long *count)
 509 {
 510         unsigned long pte_mask, pg_size, cnt;
 511         u64 *fpte;
 512
 513         pg_size  = PTE_PAGE_SIZE(*pte);
 514         cnt      = PAGE_SIZE_PTE_COUNT(pg_size);
 515         pte_mask = ~((cnt << 3) - 1);
 516         fpte     = (u64 *)(((unsigned long)pte) & pte_mask);
 517
 518         if (page_size)
 519                 *page_size = pg_size;
 520
 521         if (count)
 522                 *count = cnt;
 523
 524         return fpte;
 525 }
 526
 527 /****************************************************************************
 528  *
 529  * Interrupt handling functions
 530  *
 531  ****************************************************************************/
 532
 533 static void dump_dte_entry(u16 devid)
 534 {
 535         int i;
 536
 537         for (i = 0; i < 4; ++i)
 538                 pr_err("DTE[%d]: %016llx\n", i,
 539                         amd_iommu_dev_table[devid].data[i]);
 540 }
 541
 542 static void dump_command(unsigned long phys_addr)
 543 {
 544         struct iommu_cmd *cmd = iommu_phys_to_virt(phys_addr);
 545         int i;
 546
 547         for (i = 0; i < 4; ++i)
 548                 pr_err("CMD[%d]: %08x\n", i, cmd->data[i]);
 549 }
 550
 551 static void amd_iommu_report_page_fault(u16 devid, u16 domain_id,
 552                                         u64 address, int flags)
 553 {
 554         struct iommu_dev_data *dev_data = NULL;
 555         struct pci_dev *pdev;
 556
 557         pdev = pci_get_domain_bus_and_slot(0, PCI_BUS_NUM(devid),
 558                                            devid & 0xff);
 559         if (pdev)
 560                 dev_data = get_dev_data(&pdev->dev);
 561
 562         if (dev_data && __ratelimit(&dev_data->rs)) {
 563                 pci_err(pdev, "Event logged [IO_PAGE_FAULT domain=0x%04x address=0x%llx flags=0x%04x]\n",
 564                         domain_id, address, flags);
 565         } else if (printk_ratelimit()) {
 566                 pr_err("Event logged [IO_PAGE_FAULT device=%02x:%02x.%x domain=0x%04x address=0x%llx flags=0x%04x]\n",
 567                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 568                         domain_id, address, flags);
 569         }
 570
 571         if (pdev)
 572                 pci_dev_put(pdev);
 573 }
 574
 575 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 576 {
 577         struct device *dev = iommu->iommu.dev;
 578         int type, devid, pasid, flags, tag;
 579         volatile u32 *event = __evt;
 580         int count = 0;
 581         u64 address;
 582
 583 retry:
 584         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 585         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 586         pasid   = PPR_PASID(*(u64 *)&event[0]);
 587         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 588         address = (u64)(((u64)event[3]) << 32) | event[2];
 589
 590         if (type == 0) {
 591                 /* Did we hit the erratum? */
 592                 if (++count == LOOP_TIMEOUT) {
 593                         pr_err("No event written to event log\n");
 594                         return;
 595                 }
 596                 udelay(1);
 597                 goto retry;
 598         }
 599
 600         if (type == EVENT_TYPE_IO_FAULT) {
 601                 amd_iommu_report_page_fault(devid, pasid, address, flags);
 602                 return;
 603         }
 604
 605         switch (type) {
 606         case EVENT_TYPE_ILL_DEV:
 607                 dev_err(dev, "Event logged [ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x]\n",
 608                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 609                         pasid, address, flags);
 610                 dump_dte_entry(devid);
 611                 break;
 612         case EVENT_TYPE_DEV_TAB_ERR:
 613                 dev_err(dev, "Event logged [DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 614                         "address=0x%llx flags=0x%04x]\n",
 615                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 616                         address, flags);
 617                 break;
 618         case EVENT_TYPE_PAGE_TAB_ERR:
 619                 dev_err(dev, "Event logged [PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x domain=0x%04x address=0x%llx flags=0x%04x]\n",
 620                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 621                         pasid, address, flags);
 622                 break;
 623         case EVENT_TYPE_ILL_CMD:
 624                 dev_err(dev, "Event logged [ILLEGAL_COMMAND_ERROR address=0x%llx]\n", address);
 625                 dump_command(address);
 626                 break;
 627         case EVENT_TYPE_CMD_HARD_ERR:
 628                 dev_err(dev, "Event logged [COMMAND_HARDWARE_ERROR address=0x%llx flags=0x%04x]\n",
 629                         address, flags);
 630                 break;
 631         case EVENT_TYPE_IOTLB_INV_TO:
 632                 dev_err(dev, "Event logged [IOTLB_INV_TIMEOUT device=%02x:%02x.%x address=0x%llx]\n",
 633                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 634                         address);
 635                 break;
 636         case EVENT_TYPE_INV_DEV_REQ:
 637                 dev_err(dev, "Event logged [INVALID_DEVICE_REQUEST device=%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x]\n",
 638                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 639                         pasid, address, flags);
 640                 break;
 641         case EVENT_TYPE_INV_PPR_REQ:
 642                 pasid = ((event[0] >> 16) & 0xFFFF)
 643                         | ((event[1] << 6) & 0xF0000);
 644                 tag = event[1] & 0x03FF;
 645                 dev_err(dev, "Event logged [INVALID_PPR_REQUEST device=%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x tag=0x%03x]\n",
 646                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 647                         pasid, address, flags, tag);
 648                 break;
 649         default:
 650                 dev_err(dev, "Event logged [UNKNOWN event[0]=0x%08x event[1]=0x%08x event[2]=0x%08x event[3]=0x%08x\n",
 651                         event[0], event[1], event[2], event[3]);
 652         }
 653
 654         memset(__evt, 0, 4 * sizeof(u32));
 655 }
 656
 657 static void iommu_poll_events(struct amd_iommu *iommu)
 658 {
 659         u32 head, tail;
 660
 661         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 662         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 663
 664         while (head != tail) {
 665                 iommu_print_event(iommu, iommu->evt_buf + head);
 666                 head = (head + EVENT_ENTRY_SIZE) % EVT_BUFFER_SIZE;
 667         }
 668
 669         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 670 }
 671
 672 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 673 {
 674         struct amd_iommu_fault fault;
 675
 676         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 677                 pr_err_ratelimited("Unknown PPR request received\n");
 678                 return;
 679         }
 680
 681         fault.address   = raw[1];
 682         fault.pasid     = PPR_PASID(raw[0]);
 683         fault.device_id = PPR_DEVID(raw[0]);
 684         fault.tag       = PPR_TAG(raw[0]);
 685         fault.flags     = PPR_FLAGS(raw[0]);
 686
 687         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 688 }
 689
 690 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 691 {
 692         u32 head, tail;
 693
 694         if (iommu->ppr_log == NULL)
 695                 return;
 696
 697         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 698         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 699
 700         while (head != tail) {
 701                 volatile u64 *raw;
 702                 u64 entry[2];
 703                 int i;
 704
 705                 raw = (u64 *)(iommu->ppr_log + head);
 706
 707                 /*
 708                  * Hardware bug: Interrupt may arrive before the entry is
 709                  * written to memory. If this happens we need to wait for the
 710                  * entry to arrive.
 711                  */
 712                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 713                         if (PPR_REQ_TYPE(raw[0]) != 0)
 714                                 break;
 715                         udelay(1);
 716                 }
 717
 718                 /* Avoid memcpy function-call overhead */
 719                 entry[0] = raw[0];
 720                 entry[1] = raw[1];
 721
 722                 /*
 723                  * To detect the hardware bug we need to clear the entry
 724                  * back to zero.
 725                  */
 726                 raw[0] = raw[1] = 0UL;
 727
 728                 /* Update head pointer of hardware ring-buffer */
 729                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 730                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 731
 732                 /* Handle PPR entry */
 733                 iommu_handle_ppr_entry(iommu, entry);
 734
 735                 /* Refresh ring-buffer information */
 736                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 737                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 738         }
 739 }
 740
 741 #ifdef CONFIG_IRQ_REMAP
 742 static int (*iommu_ga_log_notifier)(u32);
 743
 744 int amd_iommu_register_ga_log_notifier(int (*notifier)(u32))
 745 {
 746         iommu_ga_log_notifier = notifier;
 747
 748         return 0;
 749 }
 750 EXPORT_SYMBOL(amd_iommu_register_ga_log_notifier);
 751
 752 static void iommu_poll_ga_log(struct amd_iommu *iommu)
 753 {
 754         u32 head, tail, cnt = 0;
 755
 756         if (iommu->ga_log == NULL)
 757                 return;
 758
 759         head = readl(iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 760         tail = readl(iommu->mmio_base + MMIO_GA_TAIL_OFFSET);
 761
 762         while (head != tail) {
 763                 volatile u64 *raw;
 764                 u64 log_entry;
 765
 766                 raw = (u64 *)(iommu->ga_log + head);
 767                 cnt++;
 768
 769                 /* Avoid memcpy function-call overhead */
 770                 log_entry = *raw;
 771
 772                 /* Update head pointer of hardware ring-buffer */
 773                 head = (head + GA_ENTRY_SIZE) % GA_LOG_SIZE;
 774                 writel(head, iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 775
 776                 /* Handle GA entry */
 777                 switch (GA_REQ_TYPE(log_entry)) {
 778                 case GA_GUEST_NR:
 779                         if (!iommu_ga_log_notifier)
 780                                 break;
 781
 782                         pr_debug("%s: devid=%#x, ga_tag=%#x\n",
 783                                  __func__, GA_DEVID(log_entry),
 784                                  GA_TAG(log_entry));
 785
 786                         if (iommu_ga_log_notifier(GA_TAG(log_entry)) != 0)
 787                                 pr_err("GA log notifier failed.\n");
 788                         break;
 789                 default:
 790                         break;
 791                 }
 792         }
 793 }
 794 #endif /* CONFIG_IRQ_REMAP */
 795
 796 #define AMD_IOMMU_INT_MASK      \
 797         (MMIO_STATUS_EVT_INT_MASK | \
 798          MMIO_STATUS_PPR_INT_MASK | \
 799          MMIO_STATUS_GALOG_INT_MASK)
 800
 801 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 802 {
 803         struct amd_iommu *iommu = (struct amd_iommu *) data;
 804         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 805
 806         while (status & AMD_IOMMU_INT_MASK) {
 807                 /* Enable EVT and PPR and GA interrupts again */
 808                 writel(AMD_IOMMU_INT_MASK,
 809                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 810
 811                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 812                         pr_devel("Processing IOMMU Event Log\n");
 813                         iommu_poll_events(iommu);
 814                 }
 815
 816                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 817                         pr_devel("Processing IOMMU PPR Log\n");
 818                         iommu_poll_ppr_log(iommu);
 819                 }
 820
 821 #ifdef CONFIG_IRQ_REMAP
 822                 if (status & MMIO_STATUS_GALOG_INT_MASK) {
 823                         pr_devel("Processing IOMMU GA Log\n");
 824                         iommu_poll_ga_log(iommu);
 825                 }
 826 #endif
 827
 828                 /*
 829                  * Hardware bug: ERBT1312
 830                  * When re-enabling interrupt (by writing 1
 831                  * to clear the bit), the hardware might also try to set
 832                  * the interrupt bit in the event status register.
 833                  * In this scenario, the bit will be set, and disable
 834                  * subsequent interrupts.
 835                  *
 836                  * Workaround: The IOMMU driver should read back the
 837                  * status register and check if the interrupt bits are cleared.
 838                  * If not, driver will need to go through the interrupt handler
 839                  * again and re-clear the bits
 840                  */
 841                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 842         }
 843         return IRQ_HANDLED;
 844 }
 845
 846 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 847 {
 848         return IRQ_WAKE_THREAD;
 849 }
 850
 851 /****************************************************************************
 852  *
 853  * IOMMU command queuing functions
 854  *
 855  ****************************************************************************/
 856
 857 static int wait_on_sem(volatile u64 *sem)
 858 {
 859         int i = 0;
 860
 861         while (*sem == 0 && i < LOOP_TIMEOUT) {
 862                 udelay(1);
 863                 i += 1;
 864         }
 865
 866         if (i == LOOP_TIMEOUT) {
 867                 pr_alert("Completion-Wait loop timed out\n");
 868                 return -EIO;
 869         }
 870
 871         return 0;
 872 }
 873
 874 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 875                                struct iommu_cmd *cmd)
 876 {
 877         u8 *target;
 878
 879         target = iommu->cmd_buf + iommu->cmd_buf_tail;
 880
 881         iommu->cmd_buf_tail += sizeof(*cmd);
 882         iommu->cmd_buf_tail %= CMD_BUFFER_SIZE;
 883
 884         /* Copy command to buffer */
 885         memcpy(target, cmd, sizeof(*cmd));
 886
 887         /* Tell the IOMMU about it */
 888         writel(iommu->cmd_buf_tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 889 }
 890
 891 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 892 {
 893         u64 paddr = iommu_virt_to_phys((void *)address);
 894
 895         WARN_ON(address & 0x7ULL);
 896
 897         memset(cmd, 0, sizeof(*cmd));
 898         cmd->data[0] = lower_32_bits(paddr) | CMD_COMPL_WAIT_STORE_MASK;
 899         cmd->data[1] = upper_32_bits(paddr);
 900         cmd->data[2] = 1;
 901         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 902 }
 903
 904 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 905 {
 906         memset(cmd, 0, sizeof(*cmd));
 907         cmd->data[0] = devid;
 908         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 909 }
 910
 911 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 912                                   size_t size, u16 domid, int pde)
 913 {
 914         u64 pages;
 915         bool s;
 916
 917         pages = iommu_num_pages(address, size, PAGE_SIZE);
 918         s     = false;
 919
 920         if (pages > 1) {
 921                 /*
 922                  * If we have to flush more than one page, flush all
 923                  * TLB entries for this domain
 924                  */
 925                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 926                 s = true;
 927         }
 928
 929         address &= PAGE_MASK;
 930
 931         memset(cmd, 0, sizeof(*cmd));
 932         cmd->data[1] |= domid;
 933         cmd->data[2]  = lower_32_bits(address);
 934         cmd->data[3]  = upper_32_bits(address);
 935         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 936         if (s) /* size bit - we flush more than one 4kb page */
 937                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 938         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 939                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 940 }
 941
 942 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 943                                   u64 address, size_t size)
 944 {
 945         u64 pages;
 946         bool s;
 947
 948         pages = iommu_num_pages(address, size, PAGE_SIZE);
 949         s     = false;
 950
 951         if (pages > 1) {
 952                 /*
 953                  * If we have to flush more than one page, flush all
 954                  * TLB entries for this domain
 955                  */
 956                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 957                 s = true;
 958         }
 959
 960         address &= PAGE_MASK;
 961
 962         memset(cmd, 0, sizeof(*cmd));
 963         cmd->data[0]  = devid;
 964         cmd->data[0] |= (qdep & 0xff) << 24;
 965         cmd->data[1]  = devid;
 966         cmd->data[2]  = lower_32_bits(address);
 967         cmd->data[3]  = upper_32_bits(address);
 968         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 969         if (s)
 970                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 971 }
 972
 973 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 974                                   u64 address, bool size)
 975 {
 976         memset(cmd, 0, sizeof(*cmd));
 977
 978         address &= ~(0xfffULL);
 979
 980         cmd->data[0]  = pasid;
 981         cmd->data[1]  = domid;
 982         cmd->data[2]  = lower_32_bits(address);
 983         cmd->data[3]  = upper_32_bits(address);
 984         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 985         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 986         if (size)
 987                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 988         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 989 }
 990
 991 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 992                                   int qdep, u64 address, bool size)
 993 {
 994         memset(cmd, 0, sizeof(*cmd));
 995
 996         address &= ~(0xfffULL);
 997
 998         cmd->data[0]  = devid;
 999         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
1000         cmd->data[0] |= (qdep  & 0xff) << 24;
1001         cmd->data[1]  = devid;
1002         cmd->data[1] |= (pasid & 0xff) << 16;
1003         cmd->data[2]  = lower_32_bits(address);
1004         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
1005         cmd->data[3]  = upper_32_bits(address);
1006         if (size)
1007                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
1008         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
1009 }
1010
1011 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
1012                                int status, int tag, bool gn)
1013 {
1014         memset(cmd, 0, sizeof(*cmd));
1015
1016         cmd->data[0]  = devid;
1017         if (gn) {
1018                 cmd->data[1]  = pasid;
1019                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
1020         }
1021         cmd->data[3]  = tag & 0x1ff;
1022         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
1023
1024         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
1025 }
1026
1027 static void build_inv_all(struct iommu_cmd *cmd)
1028 {
1029         memset(cmd, 0, sizeof(*cmd));
1030         CMD_SET_TYPE(cmd, CMD_INV_ALL);
1031 }
1032
1033 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
1034 {
1035         memset(cmd, 0, sizeof(*cmd));
1036         cmd->data[0] = devid;
1037         CMD_SET_TYPE(cmd, CMD_INV_IRT);
1038 }
1039
1040 /*
1041  * Writes the command to the IOMMUs command buffer and informs the
1042  * hardware about the new command.
1043  */
1044 static int __iommu_queue_command_sync(struct amd_iommu *iommu,
1045                                       struct iommu_cmd *cmd,
1046                                       bool sync)
1047 {
1048         unsigned int count = 0;
1049         u32 left, next_tail;
1050
1051         next_tail = (iommu->cmd_buf_tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
1052 again:
1053         left      = (iommu->cmd_buf_head - next_tail) % CMD_BUFFER_SIZE;
1054
1055         if (left <= 0x20) {
1056                 /* Skip udelay() the first time around */
1057                 if (count++) {
1058                         if (count == LOOP_TIMEOUT) {
1059                                 pr_err("Command buffer timeout\n");
1060                                 return -EIO;
1061                         }
1062
1063                         udelay(1);
1064                 }
1065
1066                 /* Update head and recheck remaining space */
1067                 iommu->cmd_buf_head = readl(iommu->mmio_base +
1068                                             MMIO_CMD_HEAD_OFFSET);
1069
1070                 goto again;
1071         }
1072
1073         copy_cmd_to_buffer(iommu, cmd);
1074
1075         /* Do we need to make sure all commands are processed? */
1076         iommu->need_sync = sync;
1077
1078         return 0;
1079 }
1080
1081 static int iommu_queue_command_sync(struct amd_iommu *iommu,
1082                                     struct iommu_cmd *cmd,
1083                                     bool sync)
1084 {
1085         unsigned long flags;
1086         int ret;
1087
1088         raw_spin_lock_irqsave(&iommu->lock, flags);
1089         ret = __iommu_queue_command_sync(iommu, cmd, sync);
1090         raw_spin_unlock_irqrestore(&iommu->lock, flags);
1091
1092         return ret;
1093 }
1094
1095 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
1096 {
1097         return iommu_queue_command_sync(iommu, cmd, true);
1098 }
1099
1100 /*
1101  * This function queues a completion wait command into the command
1102  * buffer of an IOMMU
1103  */
1104 static int iommu_completion_wait(struct amd_iommu *iommu)
1105 {
1106         struct iommu_cmd cmd;
1107         unsigned long flags;
1108         int ret;
1109
1110         if (!iommu->need_sync)
1111                 return 0;
1112
1113
1114         build_completion_wait(&cmd, (u64)&iommu->cmd_sem);
1115
1116         raw_spin_lock_irqsave(&iommu->lock, flags);
1117
1118         iommu->cmd_sem = 0;
1119
1120         ret = __iommu_queue_command_sync(iommu, &cmd, false);
1121         if (ret)
1122                 goto out_unlock;
1123
1124         ret = wait_on_sem(&iommu->cmd_sem);
1125
1126 out_unlock:
1127         raw_spin_unlock_irqrestore(&iommu->lock, flags);
1128
1129         return ret;
1130 }
1131
1132 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1133 {
1134         struct iommu_cmd cmd;
1135
1136         build_inv_dte(&cmd, devid);
1137
1138         return iommu_queue_command(iommu, &cmd);
1139 }
1140
1141 static void amd_iommu_flush_dte_all(struct amd_iommu *iommu)
1142 {
1143         u32 devid;
1144
1145         for (devid = 0; devid <= 0xffff; ++devid)
1146                 iommu_flush_dte(iommu, devid);
1147
1148         iommu_completion_wait(iommu);
1149 }
1150
1151 /*
1152  * This function uses heavy locking and may disable irqs for some time. But
1153  * this is no issue because it is only called during resume.
1154  */
1155 static void amd_iommu_flush_tlb_all(struct amd_iommu *iommu)
1156 {
1157         u32 dom_id;
1158
1159         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
1160                 struct iommu_cmd cmd;
1161                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1162                                       dom_id, 1);
1163                 iommu_queue_command(iommu, &cmd);
1164         }
1165
1166         iommu_completion_wait(iommu);
1167 }
1168
1169 static void amd_iommu_flush_tlb_domid(struct amd_iommu *iommu, u32 dom_id)
1170 {
1171         struct iommu_cmd cmd;
1172
1173         build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1174                               dom_id, 1);
1175         iommu_queue_command(iommu, &cmd);
1176
1177         iommu_completion_wait(iommu);
1178 }
1179
1180 static void amd_iommu_flush_all(struct amd_iommu *iommu)
1181 {
1182         struct iommu_cmd cmd;
1183
1184         build_inv_all(&cmd);
1185
1186         iommu_queue_command(iommu, &cmd);
1187         iommu_completion_wait(iommu);
1188 }
1189
1190 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1191 {
1192         struct iommu_cmd cmd;
1193
1194         build_inv_irt(&cmd, devid);
1195
1196         iommu_queue_command(iommu, &cmd);
1197 }
1198
1199 static void amd_iommu_flush_irt_all(struct amd_iommu *iommu)
1200 {
1201         u32 devid;
1202
1203         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1204                 iommu_flush_irt(iommu, devid);
1205
1206         iommu_completion_wait(iommu);
1207 }
1208
1209 void iommu_flush_all_caches(struct amd_iommu *iommu)
1210 {
1211         if (iommu_feature(iommu, FEATURE_IA)) {
1212                 amd_iommu_flush_all(iommu);
1213         } else {
1214                 amd_iommu_flush_dte_all(iommu);
1215                 amd_iommu_flush_irt_all(iommu);
1216                 amd_iommu_flush_tlb_all(iommu);
1217         }
1218 }
1219
1220 /*
1221  * Command send function for flushing on-device TLB
1222  */
1223 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1224                               u64 address, size_t size)
1225 {
1226         struct amd_iommu *iommu;
1227         struct iommu_cmd cmd;
1228         int qdep;
1229
1230         qdep     = dev_data->ats.qdep;
1231         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1232
1233         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1234
1235         return iommu_queue_command(iommu, &cmd);
1236 }
1237
1238 /*
1239  * Command send function for invalidating a device table entry
1240  */
1241 static int device_flush_dte(struct iommu_dev_data *dev_data)
1242 {
1243         struct amd_iommu *iommu;
1244         u16 alias;
1245         int ret;
1246
1247         iommu = amd_iommu_rlookup_table[dev_data->devid];
1248         alias = dev_data->alias;
1249
1250         ret = iommu_flush_dte(iommu, dev_data->devid);
1251         if (!ret && alias != dev_data->devid)
1252                 ret = iommu_flush_dte(iommu, alias);
1253         if (ret)
1254                 return ret;
1255
1256         if (dev_data->ats.enabled)
1257                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1258
1259         return ret;
1260 }
1261
1262 /*
1263  * TLB invalidation function which is called from the mapping functions.
1264  * It invalidates a single PTE if the range to flush is within a single
1265  * page. Otherwise it flushes the whole TLB of the IOMMU.
1266  */
1267 static void __domain_flush_pages(struct protection_domain *domain,
1268                                  u64 address, size_t size, int pde)
1269 {
1270         struct iommu_dev_data *dev_data;
1271         struct iommu_cmd cmd;
1272         int ret = 0, i;
1273
1274         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1275
1276         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1277                 if (!domain->dev_iommu[i])
1278                         continue;
1279
1280                 /*
1281                  * Devices of this domain are behind this IOMMU
1282                  * We need a TLB flush
1283                  */
1284                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1285         }
1286
1287         list_for_each_entry(dev_data, &domain->dev_list, list) {
1288
1289                 if (!dev_data->ats.enabled)
1290                         continue;
1291
1292                 ret |= device_flush_iotlb(dev_data, address, size);
1293         }
1294
1295         WARN_ON(ret);
1296 }
1297
1298 static void domain_flush_pages(struct protection_domain *domain,
1299                                u64 address, size_t size)
1300 {
1301         __domain_flush_pages(domain, address, size, 0);
1302 }
1303
1304 /* Flush the whole IO/TLB for a given protection domain */
1305 static void domain_flush_tlb(struct protection_domain *domain)
1306 {
1307         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1308 }
1309
1310 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1311 static void domain_flush_tlb_pde(struct protection_domain *domain)
1312 {
1313         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1314 }
1315
1316 static void domain_flush_complete(struct protection_domain *domain)
1317 {
1318         int i;
1319
1320         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1321                 if (domain && !domain->dev_iommu[i])
1322                         continue;
1323
1324                 /*
1325                  * Devices of this domain are behind this IOMMU
1326                  * We need to wait for completion of all commands.
1327                  */
1328                 iommu_completion_wait(amd_iommus[i]);
1329         }
1330 }
1331
1332 /* Flush the not present cache if it exists */
1333 static void domain_flush_np_cache(struct protection_domain *domain,
1334                 dma_addr_t iova, size_t size)
1335 {
1336         if (unlikely(amd_iommu_np_cache)) {
1337                 unsigned long flags;
1338
1339                 spin_lock_irqsave(&domain->lock, flags);
1340                 domain_flush_pages(domain, iova, size);
1341                 domain_flush_complete(domain);
1342                 spin_unlock_irqrestore(&domain->lock, flags);
1343         }
1344 }
1345
1346
1347 /*
1348  * This function flushes the DTEs for all devices in domain
1349  */
1350 static void domain_flush_devices(struct protection_domain *domain)
1351 {
1352         struct iommu_dev_data *dev_data;
1353
1354         list_for_each_entry(dev_data, &domain->dev_list, list)
1355                 device_flush_dte(dev_data);
1356 }
1357
1358 /****************************************************************************
1359  *
1360  * The functions below are used the create the page table mappings for
1361  * unity mapped regions.
1362  *
1363  ****************************************************************************/
1364
1365 static void free_page_list(struct page *freelist)
1366 {
1367         while (freelist != NULL) {
1368                 unsigned long p = (unsigned long)page_address(freelist);
1369                 freelist = freelist->freelist;
1370                 free_page(p);
1371         }
1372 }
1373
1374 static struct page *free_pt_page(unsigned long pt, struct page *freelist)
1375 {
1376         struct page *p = virt_to_page((void *)pt);
1377
1378         p->freelist = freelist;
1379
1380         return p;
1381 }
1382
1383 #define DEFINE_FREE_PT_FN(LVL, FN)                                              \
1384 static struct page *free_pt_##LVL (unsigned long __pt, struct page *freelist)   \
1385 {                                                                               \
1386         unsigned long p;                                                        \
1387         u64 *pt;                                                                \
1388         int i;                                                                  \
1389                                                                                 \
1390         pt = (u64 *)__pt;                                                       \
1391                                                                                 \
1392         for (i = 0; i < 512; ++i) {                                             \
1393                 /* PTE present? */                                              \
1394                 if (!IOMMU_PTE_PRESENT(pt[i]))                                  \
1395                         continue;                                               \
1396                                                                                 \
1397                 /* Large PTE? */                                                \
1398                 if (PM_PTE_LEVEL(pt[i]) == 0 ||                                 \
1399                     PM_PTE_LEVEL(pt[i]) == 7)                                   \
1400                         continue;                                               \
1401                                                                                 \
1402                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);                       \
1403                 freelist = FN(p, freelist);                                     \
1404         }                                                                       \
1405                                                                                 \
1406         return free_pt_page((unsigned long)pt, freelist);                       \
1407 }
1408
1409 DEFINE_FREE_PT_FN(l2, free_pt_page)
1410 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1411 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1412 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1413 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1414
1415 static struct page *free_sub_pt(unsigned long root, int mode,
1416                                 struct page *freelist)
1417 {
1418         switch (mode) {
1419         case PAGE_MODE_NONE:
1420         case PAGE_MODE_7_LEVEL:
1421                 break;
1422         case PAGE_MODE_1_LEVEL:
1423                 freelist = free_pt_page(root, freelist);
1424                 break;
1425         case PAGE_MODE_2_LEVEL:
1426                 freelist = free_pt_l2(root, freelist);
1427                 break;
1428         case PAGE_MODE_3_LEVEL:
1429                 freelist = free_pt_l3(root, freelist);
1430                 break;
1431         case PAGE_MODE_4_LEVEL:
1432                 freelist = free_pt_l4(root, freelist);
1433                 break;
1434         case PAGE_MODE_5_LEVEL:
1435                 freelist = free_pt_l5(root, freelist);
1436                 break;
1437         case PAGE_MODE_6_LEVEL:
1438                 freelist = free_pt_l6(root, freelist);
1439                 break;
1440         default:
1441                 BUG();
1442         }
1443
1444         return freelist;
1445 }
1446
1447 static void free_pagetable(struct protection_domain *domain)
1448 {
1449         unsigned long root = (unsigned long)domain->pt_root;
1450         struct page *freelist = NULL;
1451
1452         BUG_ON(domain->mode < PAGE_MODE_NONE ||
1453                domain->mode > PAGE_MODE_6_LEVEL);
1454
1455         freelist = free_sub_pt(root, domain->mode, freelist);
1456
1457         free_page_list(freelist);
1458 }
1459
1460 /*
1461  * This function is used to add another level to an IO page table. Adding
1462  * another level increases the size of the address space by 9 bits to a size up
1463  * to 64 bits.
1464  */
1465 static bool increase_address_space(struct protection_domain *domain,
1466                                    gfp_t gfp)
1467 {
1468         unsigned long flags;
1469         bool ret = false;
1470         u64 *pte;
1471
1472         spin_lock_irqsave(&domain->lock, flags);
1473
1474         if (WARN_ON_ONCE(domain->mode == PAGE_MODE_6_LEVEL))
1475                 /* address space already 64 bit large */
1476                 goto out;
1477
1478         pte = (void *)get_zeroed_page(gfp);
1479         if (!pte)
1480                 goto out;
1481
1482         *pte             = PM_LEVEL_PDE(domain->mode,
1483                                         iommu_virt_to_phys(domain->pt_root));
1484         domain->pt_root  = pte;
1485         domain->mode    += 1;
1486
1487         ret = true;
1488
1489 out:
1490         spin_unlock_irqrestore(&domain->lock, flags);
1491
1492         return ret;
1493 }
1494
1495 static u64 *alloc_pte(struct protection_domain *domain,
1496                       unsigned long address,
1497                       unsigned long page_size,
1498                       u64 **pte_page,
1499                       gfp_t gfp,
1500                       bool *updated)
1501 {
1502         int level, end_lvl;
1503         u64 *pte, *page;
1504
1505         BUG_ON(!is_power_of_2(page_size));
1506
1507         while (address > PM_LEVEL_SIZE(domain->mode))
1508                 *updated = increase_address_space(domain, gfp) || *updated;
1509
1510         level   = domain->mode - 1;
1511         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1512         address = PAGE_SIZE_ALIGN(address, page_size);
1513         end_lvl = PAGE_SIZE_LEVEL(page_size);
1514
1515         while (level > end_lvl) {
1516                 u64 __pte, __npte;
1517                 int pte_level;
1518
1519                 __pte     = *pte;
1520                 pte_level = PM_PTE_LEVEL(__pte);
1521
1522                 /*
1523                  * If we replace a series of large PTEs, we need
1524                  * to tear down all of them.
1525                  */
1526                 if (IOMMU_PTE_PRESENT(__pte) &&
1527                     pte_level == PAGE_MODE_7_LEVEL) {
1528                         unsigned long count, i;
1529                         u64 *lpte;
1530
1531                         lpte = first_pte_l7(pte, NULL, &count);
1532
1533                         /*
1534                          * Unmap the replicated PTEs that still match the
1535                          * original large mapping
1536                          */
1537                         for (i = 0; i < count; ++i)
1538                                 cmpxchg64(&lpte[i], __pte, 0ULL);
1539
1540                         *updated = true;
1541                         continue;
1542                 }
1543
1544                 if (!IOMMU_PTE_PRESENT(__pte) ||
1545                     pte_level == PAGE_MODE_NONE) {
1546                         page = (u64 *)get_zeroed_page(gfp);
1547
1548                         if (!page)
1549                                 return NULL;
1550
1551                         __npte = PM_LEVEL_PDE(level, iommu_virt_to_phys(page));
1552
1553                         /* pte could have been changed somewhere. */
1554                         if (cmpxchg64(pte, __pte, __npte) != __pte)
1555                                 free_page((unsigned long)page);
1556                         else if (IOMMU_PTE_PRESENT(__pte))
1557                                 *updated = true;
1558
1559                         continue;
1560                 }
1561
1562                 /* No level skipping support yet */
1563                 if (pte_level != level)
1564                         return NULL;
1565
1566                 level -= 1;
1567
1568                 pte = IOMMU_PTE_PAGE(__pte);
1569
1570                 if (pte_page && level == end_lvl)
1571                         *pte_page = pte;
1572
1573                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1574         }
1575
1576         return pte;
1577 }
1578
1579 /*
1580  * This function checks if there is a PTE for a given dma address. If
1581  * there is one, it returns the pointer to it.
1582  */
1583 static u64 *fetch_pte(struct protection_domain *domain,
1584                       unsigned long address,
1585                       unsigned long *page_size)
1586 {
1587         int level;
1588         u64 *pte;
1589
1590         *page_size = 0;
1591
1592         if (address > PM_LEVEL_SIZE(domain->mode))
1593                 return NULL;
1594
1595         level      =  domain->mode - 1;
1596         pte        = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1597         *page_size =  PTE_LEVEL_PAGE_SIZE(level);
1598
1599         while (level > 0) {
1600
1601                 /* Not Present */
1602                 if (!IOMMU_PTE_PRESENT(*pte))
1603                         return NULL;
1604
1605                 /* Large PTE */
1606                 if (PM_PTE_LEVEL(*pte) == 7 ||
1607                     PM_PTE_LEVEL(*pte) == 0)
1608                         break;
1609
1610                 /* No level skipping support yet */
1611                 if (PM_PTE_LEVEL(*pte) != level)
1612                         return NULL;
1613
1614                 level -= 1;
1615
1616                 /* Walk to the next level */
1617                 pte        = IOMMU_PTE_PAGE(*pte);
1618                 pte        = &pte[PM_LEVEL_INDEX(level, address)];
1619                 *page_size = PTE_LEVEL_PAGE_SIZE(level);
1620         }
1621
1622         /*
1623          * If we have a series of large PTEs, make
1624          * sure to return a pointer to the first one.
1625          */
1626         if (PM_PTE_LEVEL(*pte) == PAGE_MODE_7_LEVEL)
1627                 pte = first_pte_l7(pte, page_size, NULL);
1628
1629         return pte;
1630 }
1631
1632 static struct page *free_clear_pte(u64 *pte, u64 pteval, struct page *freelist)
1633 {
1634         unsigned long pt;
1635         int mode;
1636
1637         while (cmpxchg64(pte, pteval, 0) != pteval) {
1638                 pr_warn("AMD-Vi: IOMMU pte changed since we read it\n");
1639                 pteval = *pte;
1640         }
1641
1642         if (!IOMMU_PTE_PRESENT(pteval))
1643                 return freelist;
1644
1645         pt   = (unsigned long)IOMMU_PTE_PAGE(pteval);
1646         mode = IOMMU_PTE_MODE(pteval);
1647
1648         return free_sub_pt(pt, mode, freelist);
1649 }
1650
1651 /*
1652  * Generic mapping functions. It maps a physical address into a DMA
1653  * address space. It allocates the page table pages if necessary.
1654  * In the future it can be extended to a generic mapping function
1655  * supporting all features of AMD IOMMU page tables like level skipping
1656  * and full 64 bit address spaces.
1657  */
1658 static int iommu_map_page(struct protection_domain *dom,
1659                           unsigned long bus_addr,
1660                           unsigned long phys_addr,
1661                           unsigned long page_size,
1662                           int prot,
1663                           gfp_t gfp)
1664 {
1665         struct page *freelist = NULL;
1666         bool updated = false;
1667         u64 __pte, *pte;
1668         int ret, i, count;
1669
1670         BUG_ON(!IS_ALIGNED(bus_addr, page_size));
1671         BUG_ON(!IS_ALIGNED(phys_addr, page_size));
1672
1673         ret = -EINVAL;
1674         if (!(prot & IOMMU_PROT_MASK))
1675                 goto out;
1676
1677         count = PAGE_SIZE_PTE_COUNT(page_size);
1678         pte   = alloc_pte(dom, bus_addr, page_size, NULL, gfp, &updated);
1679
1680         ret = -ENOMEM;
1681         if (!pte)
1682                 goto out;
1683
1684         for (i = 0; i < count; ++i)
1685                 freelist = free_clear_pte(&pte[i], pte[i], freelist);
1686
1687         if (freelist != NULL)
1688                 updated = true;
1689
1690         if (count > 1) {
1691                 __pte = PAGE_SIZE_PTE(__sme_set(phys_addr), page_size);
1692                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_PR | IOMMU_PTE_FC;
1693         } else
1694                 __pte = __sme_set(phys_addr) | IOMMU_PTE_PR | IOMMU_PTE_FC;
1695
1696         if (prot & IOMMU_PROT_IR)
1697                 __pte |= IOMMU_PTE_IR;
1698         if (prot & IOMMU_PROT_IW)
1699                 __pte |= IOMMU_PTE_IW;
1700
1701         for (i = 0; i < count; ++i)
1702                 pte[i] = __pte;
1703
1704         ret = 0;
1705
1706 out:
1707         if (updated) {
1708                 unsigned long flags;
1709
1710                 spin_lock_irqsave(&dom->lock, flags);
1711                 update_domain(dom);
1712                 spin_unlock_irqrestore(&dom->lock, flags);
1713         }
1714
1715         /* Everything flushed out, free pages now */
1716         free_page_list(freelist);
1717
1718         return ret;
1719 }
1720
1721 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1722                                       unsigned long bus_addr,
1723                                       unsigned long page_size)
1724 {
1725         unsigned long long unmapped;
1726         unsigned long unmap_size;
1727         u64 *pte;
1728
1729         BUG_ON(!is_power_of_2(page_size));
1730
1731         unmapped = 0;
1732
1733         while (unmapped < page_size) {
1734
1735                 pte = fetch_pte(dom, bus_addr, &unmap_size);
1736
1737                 if (pte) {
1738                         int i, count;
1739
1740                         count = PAGE_SIZE_PTE_COUNT(unmap_size);
1741                         for (i = 0; i < count; i++)
1742                                 pte[i] = 0ULL;
1743                 }
1744
1745                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1746                 unmapped += unmap_size;
1747         }
1748
1749         BUG_ON(unmapped && !is_power_of_2(unmapped));
1750
1751         return unmapped;
1752 }
1753
1754 /****************************************************************************
1755  *
1756  * The next functions belong to the address allocator for the dma_ops
1757  * interface functions.
1758  *
1759  ****************************************************************************/
1760
1761
1762 static unsigned long dma_ops_alloc_iova(struct device *dev,
1763                                         struct dma_ops_domain *dma_dom,
1764                                         unsigned int pages, u64 dma_mask)
1765 {
1766         unsigned long pfn = 0;
1767
1768         pages = __roundup_pow_of_two(pages);
1769
1770         if (dma_mask > DMA_BIT_MASK(32))
1771                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1772                                       IOVA_PFN(DMA_BIT_MASK(32)), false);
1773
1774         if (!pfn)
1775                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1776                                       IOVA_PFN(dma_mask), true);
1777
1778         return (pfn << PAGE_SHIFT);
1779 }
1780
1781 static void dma_ops_free_iova(struct dma_ops_domain *dma_dom,
1782                               unsigned long address,
1783                               unsigned int pages)
1784 {
1785         pages = __roundup_pow_of_two(pages);
1786         address >>= PAGE_SHIFT;
1787
1788         free_iova_fast(&dma_dom->iovad, address, pages);
1789 }
1790
1791 /****************************************************************************
1792  *
1793  * The next functions belong to the domain allocation. A domain is
1794  * allocated for every IOMMU as the default domain. If device isolation
1795  * is enabled, every device get its own domain. The most important thing
1796  * about domains is the page table mapping the DMA address space they
1797  * contain.
1798  *
1799  ****************************************************************************/
1800
1801 static u16 domain_id_alloc(void)
1802 {
1803         int id;
1804
1805         spin_lock(&pd_bitmap_lock);
1806         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1807         BUG_ON(id == 0);
1808         if (id > 0 && id < MAX_DOMAIN_ID)
1809                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1810         else
1811                 id = 0;
1812         spin_unlock(&pd_bitmap_lock);
1813
1814         return id;
1815 }
1816
1817 static void domain_id_free(int id)
1818 {
1819         spin_lock(&pd_bitmap_lock);
1820         if (id > 0 && id < MAX_DOMAIN_ID)
1821                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1822         spin_unlock(&pd_bitmap_lock);
1823 }
1824
1825 static void free_gcr3_tbl_level1(u64 *tbl)
1826 {
1827         u64 *ptr;
1828         int i;
1829
1830         for (i = 0; i < 512; ++i) {
1831                 if (!(tbl[i] & GCR3_VALID))
1832                         continue;
1833
1834                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1835
1836                 free_page((unsigned long)ptr);
1837         }
1838 }
1839
1840 static void free_gcr3_tbl_level2(u64 *tbl)
1841 {
1842         u64 *ptr;
1843         int i;
1844
1845         for (i = 0; i < 512; ++i) {
1846                 if (!(tbl[i] & GCR3_VALID))
1847                         continue;
1848
1849                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1850
1851                 free_gcr3_tbl_level1(ptr);
1852         }
1853 }
1854
1855 static void free_gcr3_table(struct protection_domain *domain)
1856 {
1857         if (domain->glx == 2)
1858                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1859         else if (domain->glx == 1)
1860                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1861         else
1862                 BUG_ON(domain->glx != 0);
1863
1864         free_page((unsigned long)domain->gcr3_tbl);
1865 }
1866
1867 static void dma_ops_domain_flush_tlb(struct dma_ops_domain *dom)
1868 {
1869         unsigned long flags;
1870
1871         spin_lock_irqsave(&dom->domain.lock, flags);
1872         domain_flush_tlb(&dom->domain);
1873         domain_flush_complete(&dom->domain);
1874         spin_unlock_irqrestore(&dom->domain.lock, flags);
1875 }
1876
1877 static void iova_domain_flush_tlb(struct iova_domain *iovad)
1878 {
1879         struct dma_ops_domain *dom;
1880
1881         dom = container_of(iovad, struct dma_ops_domain, iovad);
1882
1883         dma_ops_domain_flush_tlb(dom);
1884 }
1885
1886 /*
1887  * Free a domain, only used if something went wrong in the
1888  * allocation path and we need to free an already allocated page table
1889  */
1890 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1891 {
1892         if (!dom)
1893                 return;
1894
1895         put_iova_domain(&dom->iovad);
1896
1897         free_pagetable(&dom->domain);
1898
1899         if (dom->domain.id)
1900                 domain_id_free(dom->domain.id);
1901
1902         kfree(dom);
1903 }
1904
1905 /*
1906  * Allocates a new protection domain usable for the dma_ops functions.
1907  * It also initializes the page table and the address allocator data
1908  * structures required for the dma_ops interface
1909  */
1910 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1911 {
1912         struct dma_ops_domain *dma_dom;
1913
1914         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1915         if (!dma_dom)
1916                 return NULL;
1917
1918         if (protection_domain_init(&dma_dom->domain))
1919                 goto free_dma_dom;
1920
1921         dma_dom->domain.mode = PAGE_MODE_3_LEVEL;
1922         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
1923         dma_dom->domain.flags = PD_DMA_OPS_MASK;
1924         if (!dma_dom->domain.pt_root)
1925                 goto free_dma_dom;
1926
1927         init_iova_domain(&dma_dom->iovad, PAGE_SIZE, IOVA_START_PFN);
1928
1929         if (init_iova_flush_queue(&dma_dom->iovad, iova_domain_flush_tlb, NULL))
1930                 goto free_dma_dom;
1931
1932         /* Initialize reserved ranges */
1933         copy_reserved_iova(&reserved_iova_ranges, &dma_dom->iovad);
1934
1935         return dma_dom;
1936
1937 free_dma_dom:
1938         dma_ops_domain_free(dma_dom);
1939
1940         return NULL;
1941 }
1942
1943 /*
1944  * little helper function to check whether a given protection domain is a
1945  * dma_ops domain
1946  */
1947 static bool dma_ops_domain(struct protection_domain *domain)
1948 {
1949         return domain->flags & PD_DMA_OPS_MASK;
1950 }
1951
1952 static void set_dte_entry(u16 devid, struct protection_domain *domain,
1953                           bool ats, bool ppr)
1954 {
1955         u64 pte_root = 0;
1956         u64 flags = 0;
1957         u32 old_domid;
1958
1959         if (domain->mode != PAGE_MODE_NONE)
1960                 pte_root = iommu_virt_to_phys(domain->pt_root);
1961
1962         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
1963                     << DEV_ENTRY_MODE_SHIFT;
1964         pte_root |= DTE_FLAG_IR | DTE_FLAG_IW | DTE_FLAG_V | DTE_FLAG_TV;
1965
1966         flags = amd_iommu_dev_table[devid].data[1];
1967
1968         if (ats)
1969                 flags |= DTE_FLAG_IOTLB;
1970
1971         if (ppr) {
1972                 struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
1973
1974                 if (iommu_feature(iommu, FEATURE_EPHSUP))
1975                         pte_root |= 1ULL << DEV_ENTRY_PPR;
1976         }
1977
1978         if (domain->flags & PD_IOMMUV2_MASK) {
1979                 u64 gcr3 = iommu_virt_to_phys(domain->gcr3_tbl);
1980                 u64 glx  = domain->glx;
1981                 u64 tmp;
1982
1983                 pte_root |= DTE_FLAG_GV;
1984                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
1985
1986                 /* First mask out possible old values for GCR3 table */
1987                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
1988                 flags    &= ~tmp;
1989
1990                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
1991                 flags    &= ~tmp;
1992
1993                 /* Encode GCR3 table into DTE */
1994                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
1995                 pte_root |= tmp;
1996
1997                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
1998                 flags    |= tmp;
1999
2000                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
2001                 flags    |= tmp;
2002         }
2003
2004         flags &= ~DEV_DOMID_MASK;
2005         flags |= domain->id;
2006
2007         old_domid = amd_iommu_dev_table[devid].data[1] & DEV_DOMID_MASK;
2008         amd_iommu_dev_table[devid].data[1]  = flags;
2009         amd_iommu_dev_table[devid].data[0]  = pte_root;
2010
2011         /*
2012          * A kdump kernel might be replacing a domain ID that was copied from
2013          * the previous kernel--if so, it needs to flush the translation cache
2014          * entries for the old domain ID that is being overwritten
2015          */
2016         if (old_domid) {
2017                 struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
2018
2019                 amd_iommu_flush_tlb_domid(iommu, old_domid);
2020         }
2021 }
2022
2023 static void clear_dte_entry(u16 devid)
2024 {
2025         /* remove entry from the device table seen by the hardware */
2026         amd_iommu_dev_table[devid].data[0]  = DTE_FLAG_V | DTE_FLAG_TV;
2027         amd_iommu_dev_table[devid].data[1] &= DTE_FLAG_MASK;
2028
2029         amd_iommu_apply_erratum_63(devid);
2030 }
2031
2032 static void do_attach(struct iommu_dev_data *dev_data,
2033                       struct protection_domain *domain)
2034 {
2035         struct amd_iommu *iommu;
2036         u16 alias;
2037         bool ats;
2038
2039         iommu = amd_iommu_rlookup_table[dev_data->devid];
2040         alias = dev_data->alias;
2041         ats   = dev_data->ats.enabled;
2042
2043         /* Update data structures */
2044         dev_data->domain = domain;
2045         list_add(&dev_data->list, &domain->dev_list);
2046
2047         /* Do reference counting */
2048         domain->dev_iommu[iommu->index] += 1;
2049         domain->dev_cnt                 += 1;
2050
2051         /* Update device table */
2052         set_dte_entry(dev_data->devid, domain, ats, dev_data->iommu_v2);
2053         if (alias != dev_data->devid)
2054                 set_dte_entry(alias, domain, ats, dev_data->iommu_v2);
2055
2056         device_flush_dte(dev_data);
2057 }
2058
2059 static void do_detach(struct iommu_dev_data *dev_data)
2060 {
2061         struct protection_domain *domain = dev_data->domain;
2062         struct amd_iommu *iommu;
2063         u16 alias;
2064
2065         iommu = amd_iommu_rlookup_table[dev_data->devid];
2066         alias = dev_data->alias;
2067
2068         /* Update data structures */
2069         dev_data->domain = NULL;
2070         list_del(&dev_data->list);
2071         clear_dte_entry(dev_data->devid);
2072         if (alias != dev_data->devid)
2073                 clear_dte_entry(alias);
2074
2075         /* Flush the DTE entry */
2076         device_flush_dte(dev_data);
2077
2078         /* Flush IOTLB */
2079         domain_flush_tlb_pde(domain);
2080
2081         /* Wait for the flushes to finish */
2082         domain_flush_complete(domain);
2083
2084         /* decrease reference counters - needs to happen after the flushes */
2085         domain->dev_iommu[iommu->index] -= 1;
2086         domain->dev_cnt                 -= 1;
2087 }
2088
2089 static void pdev_iommuv2_disable(struct pci_dev *pdev)
2090 {
2091         pci_disable_ats(pdev);
2092         pci_disable_pri(pdev);
2093         pci_disable_pasid(pdev);
2094 }
2095
2096 /* FIXME: Change generic reset-function to do the same */
2097 static int pri_reset_while_enabled(struct pci_dev *pdev)
2098 {
2099         u16 control;
2100         int pos;
2101
2102         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2103         if (!pos)
2104                 return -EINVAL;
2105
2106         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
2107         control |= PCI_PRI_CTRL_RESET;
2108         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
2109
2110         return 0;
2111 }
2112
2113 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2114 {
2115         bool reset_enable;
2116         int reqs, ret;
2117
2118         /* FIXME: Hardcode number of outstanding requests for now */
2119         reqs = 32;
2120         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2121                 reqs = 1;
2122         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2123
2124         /* Only allow access to user-accessible pages */
2125         ret = pci_enable_pasid(pdev, 0);
2126         if (ret)
2127                 goto out_err;
2128
2129         /* First reset the PRI state of the device */
2130         ret = pci_reset_pri(pdev);
2131         if (ret)
2132                 goto out_err;
2133
2134         /* Enable PRI */
2135         ret = pci_enable_pri(pdev, reqs);
2136         if (ret)
2137                 goto out_err;
2138
2139         if (reset_enable) {
2140                 ret = pri_reset_while_enabled(pdev);
2141                 if (ret)
2142                         goto out_err;
2143         }
2144
2145         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2146         if (ret)
2147                 goto out_err;
2148
2149         return 0;
2150
2151 out_err:
2152         pci_disable_pri(pdev);
2153         pci_disable_pasid(pdev);
2154
2155         return ret;
2156 }
2157
2158 /*
2159  * If a device is not yet associated with a domain, this function makes the
2160  * device visible in the domain
2161  */
2162 static int attach_device(struct device *dev,
2163                          struct protection_domain *domain)
2164 {
2165         struct pci_dev *pdev;
2166         struct iommu_dev_data *dev_data;
2167         unsigned long flags;
2168         int ret;
2169
2170         spin_lock_irqsave(&domain->lock, flags);
2171
2172         dev_data = get_dev_data(dev);
2173
2174         spin_lock(&dev_data->lock);
2175
2176         ret = -EBUSY;
2177         if (dev_data->domain != NULL)
2178                 goto out;
2179
2180         if (!dev_is_pci(dev))
2181                 goto skip_ats_check;
2182
2183         pdev = to_pci_dev(dev);
2184         if (domain->flags & PD_IOMMUV2_MASK) {
2185                 ret = -EINVAL;
2186                 if (!dev_data->passthrough)
2187                         goto out;
2188
2189                 if (dev_data->iommu_v2) {
2190                         if (pdev_iommuv2_enable(pdev) != 0)
2191                                 goto out;
2192
2193                         dev_data->ats.enabled = true;
2194                         dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2195                         dev_data->pri_tlp     = pci_prg_resp_pasid_required(pdev);
2196                 }
2197         } else if (amd_iommu_iotlb_sup &&
2198                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2199                 dev_data->ats.enabled = true;
2200                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2201         }
2202
2203 skip_ats_check:
2204         ret = 0;
2205
2206         do_attach(dev_data, domain);
2207
2208         /*
2209          * We might boot into a crash-kernel here. The crashed kernel
2210          * left the caches in the IOMMU dirty. So we have to flush
2211          * here to evict all dirty stuff.
2212          */
2213         domain_flush_tlb_pde(domain);
2214
2215         domain_flush_complete(domain);
2216
2217 out:
2218         spin_unlock(&dev_data->lock);
2219
2220         spin_unlock_irqrestore(&domain->lock, flags);
2221
2222         return ret;
2223 }
2224
2225 /*
2226  * Removes a device from a protection domain (with devtable_lock held)
2227  */
2228 static void detach_device(struct device *dev)
2229 {
2230         struct protection_domain *domain;
2231         struct iommu_dev_data *dev_data;
2232         unsigned long flags;
2233
2234         dev_data = get_dev_data(dev);
2235         domain   = dev_data->domain;
2236
2237         spin_lock_irqsave(&domain->lock, flags);
2238
2239         spin_lock(&dev_data->lock);
2240
2241         /*
2242          * First check if the device is still attached. It might already
2243          * be detached from its domain because the generic
2244          * iommu_detach_group code detached it and we try again here in
2245          * our alias handling.
2246          */
2247         if (WARN_ON(!dev_data->domain))
2248                 goto out;
2249
2250         do_detach(dev_data);
2251
2252         if (!dev_is_pci(dev))
2253                 goto out;
2254
2255         if (domain->flags & PD_IOMMUV2_MASK && dev_data->iommu_v2)
2256                 pdev_iommuv2_disable(to_pci_dev(dev));
2257         else if (dev_data->ats.enabled)
2258                 pci_disable_ats(to_pci_dev(dev));
2259
2260         dev_data->ats.enabled = false;
2261
2262 out:
2263         spin_unlock(&dev_data->lock);
2264
2265         spin_unlock_irqrestore(&domain->lock, flags);
2266 }
2267
2268 static int amd_iommu_add_device(struct device *dev)
2269 {
2270         struct iommu_dev_data *dev_data;
2271         struct iommu_domain *domain;
2272         struct amd_iommu *iommu;
2273         int ret, devid;
2274
2275         if (!check_device(dev) || get_dev_data(dev))
2276                 return 0;
2277
2278         devid = get_device_id(dev);
2279         if (devid < 0)
2280                 return devid;
2281
2282         iommu = amd_iommu_rlookup_table[devid];
2283
2284         ret = iommu_init_device(dev);
2285         if (ret) {
2286                 if (ret != -ENOTSUPP)
2287                         dev_err(dev, "Failed to initialize - trying to proceed anyway\n");
2288
2289                 iommu_ignore_device(dev);
2290                 dev->dma_ops = NULL;
2291                 goto out;
2292         }
2293         init_iommu_group(dev);
2294
2295         dev_data = get_dev_data(dev);
2296
2297         BUG_ON(!dev_data);
2298
2299         if (dev_data->iommu_v2)
2300                 iommu_request_dm_for_dev(dev);
2301
2302         /* Domains are initialized for this device - have a look what we ended up with */
2303         domain = iommu_get_domain_for_dev(dev);
2304         if (domain->type == IOMMU_DOMAIN_IDENTITY)
2305                 dev_data->passthrough = true;
2306         else
2307                 dev->dma_ops = &amd_iommu_dma_ops;
2308
2309 out:
2310         iommu_completion_wait(iommu);
2311
2312         return 0;
2313 }
2314
2315 static void amd_iommu_remove_device(struct device *dev)
2316 {
2317         struct amd_iommu *iommu;
2318         int devid;
2319
2320         if (!check_device(dev))
2321                 return;
2322
2323         devid = get_device_id(dev);
2324         if (devid < 0)
2325                 return;
2326
2327         iommu = amd_iommu_rlookup_table[devid];
2328
2329         iommu_uninit_device(dev);
2330         iommu_completion_wait(iommu);
2331 }
2332
2333 static struct iommu_group *amd_iommu_device_group(struct device *dev)
2334 {
2335         if (dev_is_pci(dev))
2336                 return pci_device_group(dev);
2337
2338         return acpihid_device_group(dev);
2339 }
2340
2341 /*****************************************************************************
2342  *
2343  * The next functions belong to the dma_ops mapping/unmapping code.
2344  *
2345  *****************************************************************************/
2346
2347 /*
2348  * In the dma_ops path we only have the struct device. This function
2349  * finds the corresponding IOMMU, the protection domain and the
2350  * requestor id for a given device.
2351  * If the device is not yet associated with a domain this is also done
2352  * in this function.
2353  */
2354 static struct protection_domain *get_domain(struct device *dev)
2355 {
2356         struct protection_domain *domain;
2357         struct iommu_domain *io_domain;
2358
2359         if (!check_device(dev))
2360                 return ERR_PTR(-EINVAL);
2361
2362         domain = get_dev_data(dev)->domain;
2363         if (domain == NULL && get_dev_data(dev)->defer_attach) {
2364                 get_dev_data(dev)->defer_attach = false;
2365                 io_domain = iommu_get_domain_for_dev(dev);
2366                 domain = to_pdomain(io_domain);
2367                 attach_device(dev, domain);
2368         }
2369         if (domain == NULL)
2370                 return ERR_PTR(-EBUSY);
2371
2372         if (!dma_ops_domain(domain))
2373                 return ERR_PTR(-EBUSY);
2374
2375         return domain;
2376 }
2377
2378 static void update_device_table(struct protection_domain *domain)
2379 {
2380         struct iommu_dev_data *dev_data;
2381
2382         list_for_each_entry(dev_data, &domain->dev_list, list) {
2383                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled,
2384                               dev_data->iommu_v2);
2385
2386                 if (dev_data->devid == dev_data->alias)
2387                         continue;
2388
2389                 /* There is an alias, update device table entry for it */
2390                 set_dte_entry(dev_data->alias, domain, dev_data->ats.enabled,
2391                               dev_data->iommu_v2);
2392         }
2393 }
2394
2395 static void update_domain(struct protection_domain *domain)
2396 {
2397         update_device_table(domain);
2398
2399         domain_flush_devices(domain);
2400         domain_flush_tlb_pde(domain);
2401 }
2402
2403 static int dir2prot(enum dma_data_direction direction)
2404 {
2405         if (direction == DMA_TO_DEVICE)
2406                 return IOMMU_PROT_IR;
2407         else if (direction == DMA_FROM_DEVICE)
2408                 return IOMMU_PROT_IW;
2409         else if (direction == DMA_BIDIRECTIONAL)
2410                 return IOMMU_PROT_IW | IOMMU_PROT_IR;
2411         else
2412                 return 0;
2413 }
2414
2415 /*
2416  * This function contains common code for mapping of a physically
2417  * contiguous memory region into DMA address space. It is used by all
2418  * mapping functions provided with this IOMMU driver.
2419  * Must be called with the domain lock held.
2420  */
2421 static dma_addr_t __map_single(struct device *dev,
2422                                struct dma_ops_domain *dma_dom,
2423                                phys_addr_t paddr,
2424                                size_t size,
2425                                enum dma_data_direction direction,
2426                                u64 dma_mask)
2427 {
2428         dma_addr_t offset = paddr & ~PAGE_MASK;
2429         dma_addr_t address, start, ret;
2430         unsigned long flags;
2431         unsigned int pages;
2432         int prot = 0;
2433         int i;
2434
2435         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2436         paddr &= PAGE_MASK;
2437
2438         address = dma_ops_alloc_iova(dev, dma_dom, pages, dma_mask);
2439         if (!address)
2440                 goto out;
2441
2442         prot = dir2prot(direction);
2443
2444         start = address;
2445         for (i = 0; i < pages; ++i) {
2446                 ret = iommu_map_page(&dma_dom->domain, start, paddr,
2447                                      PAGE_SIZE, prot, GFP_ATOMIC);
2448                 if (ret)
2449                         goto out_unmap;
2450
2451                 paddr += PAGE_SIZE;
2452                 start += PAGE_SIZE;
2453         }
2454         address += offset;
2455
2456         domain_flush_np_cache(&dma_dom->domain, address, size);
2457
2458 out:
2459         return address;
2460
2461 out_unmap:
2462
2463         for (--i; i >= 0; --i) {
2464                 start -= PAGE_SIZE;
2465                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2466         }
2467
2468         spin_lock_irqsave(&dma_dom->domain.lock, flags);
2469         domain_flush_tlb(&dma_dom->domain);
2470         domain_flush_complete(&dma_dom->domain);
2471         spin_unlock_irqrestore(&dma_dom->domain.lock, flags);
2472
2473         dma_ops_free_iova(dma_dom, address, pages);
2474
2475         return DMA_MAPPING_ERROR;
2476 }
2477
2478 /*
2479  * Does the reverse of the __map_single function. Must be called with
2480  * the domain lock held too
2481  */
2482 static void __unmap_single(struct dma_ops_domain *dma_dom,
2483                            dma_addr_t dma_addr,
2484                            size_t size,
2485                            int dir)
2486 {
2487         dma_addr_t i, start;
2488         unsigned int pages;
2489
2490         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2491         dma_addr &= PAGE_MASK;
2492         start = dma_addr;
2493
2494         for (i = 0; i < pages; ++i) {
2495                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2496                 start += PAGE_SIZE;
2497         }
2498
2499         if (amd_iommu_unmap_flush) {
2500                 unsigned long flags;
2501
2502                 spin_lock_irqsave(&dma_dom->domain.lock, flags);
2503                 domain_flush_tlb(&dma_dom->domain);
2504                 domain_flush_complete(&dma_dom->domain);
2505                 spin_unlock_irqrestore(&dma_dom->domain.lock, flags);
2506                 dma_ops_free_iova(dma_dom, dma_addr, pages);
2507         } else {
2508                 pages = __roundup_pow_of_two(pages);
2509                 queue_iova(&dma_dom->iovad, dma_addr >> PAGE_SHIFT, pages, 0);
2510         }
2511 }
2512
2513 /*
2514  * The exported map_single function for dma_ops.
2515  */
2516 static dma_addr_t map_page(struct device *dev, struct page *page,
2517                            unsigned long offset, size_t size,
2518                            enum dma_data_direction dir,
2519                            unsigned long attrs)
2520 {
2521         phys_addr_t paddr = page_to_phys(page) + offset;
2522         struct protection_domain *domain;
2523         struct dma_ops_domain *dma_dom;
2524         u64 dma_mask;
2525
2526         domain = get_domain(dev);
2527         if (PTR_ERR(domain) == -EINVAL)
2528                 return (dma_addr_t)paddr;
2529         else if (IS_ERR(domain))
2530                 return DMA_MAPPING_ERROR;
2531
2532         dma_mask = *dev->dma_mask;
2533         dma_dom = to_dma_ops_domain(domain);
2534
2535         return __map_single(dev, dma_dom, paddr, size, dir, dma_mask);
2536 }
2537
2538 /*
2539  * The exported unmap_single function for dma_ops.
2540  */
2541 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2542                        enum dma_data_direction dir, unsigned long attrs)
2543 {
2544         struct protection_domain *domain;
2545         struct dma_ops_domain *dma_dom;
2546
2547         domain = get_domain(dev);
2548         if (IS_ERR(domain))
2549                 return;
2550
2551         dma_dom = to_dma_ops_domain(domain);
2552
2553         __unmap_single(dma_dom, dma_addr, size, dir);
2554 }
2555
2556 static int sg_num_pages(struct device *dev,
2557                         struct scatterlist *sglist,
2558                         int nelems)
2559 {
2560         unsigned long mask, boundary_size;
2561         struct scatterlist *s;
2562         int i, npages = 0;
2563
2564         mask          = dma_get_seg_boundary(dev);
2565         boundary_size = mask + 1 ? ALIGN(mask + 1, PAGE_SIZE) >> PAGE_SHIFT :
2566                                    1UL << (BITS_PER_LONG - PAGE_SHIFT);
2567
2568         for_each_sg(sglist, s, nelems, i) {
2569                 int p, n;
2570
2571                 s->dma_address = npages << PAGE_SHIFT;
2572                 p = npages % boundary_size;
2573                 n = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2574                 if (p + n > boundary_size)
2575                         npages += boundary_size - p;
2576                 npages += n;
2577         }
2578
2579         return npages;
2580 }
2581
2582 /*
2583  * The exported map_sg function for dma_ops (handles scatter-gather
2584  * lists).
2585  */
2586 static int map_sg(struct device *dev, struct scatterlist *sglist,
2587                   int nelems, enum dma_data_direction direction,
2588                   unsigned long attrs)
2589 {
2590         int mapped_pages = 0, npages = 0, prot = 0, i;
2591         struct protection_domain *domain;
2592         struct dma_ops_domain *dma_dom;
2593         struct scatterlist *s;
2594         unsigned long address;
2595         u64 dma_mask;
2596         int ret;
2597
2598         domain = get_domain(dev);
2599         if (IS_ERR(domain))
2600                 return 0;
2601
2602         dma_dom  = to_dma_ops_domain(domain);
2603         dma_mask = *dev->dma_mask;
2604
2605         npages = sg_num_pages(dev, sglist, nelems);
2606
2607         address = dma_ops_alloc_iova(dev, dma_dom, npages, dma_mask);
2608         if (!address)
2609                 goto out_err;
2610
2611         prot = dir2prot(direction);
2612
2613         /* Map all sg entries */
2614         for_each_sg(sglist, s, nelems, i) {
2615                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2616
2617                 for (j = 0; j < pages; ++j) {
2618                         unsigned long bus_addr, phys_addr;
2619
2620                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2621                         phys_addr = (sg_phys(s) & PAGE_MASK) + (j << PAGE_SHIFT);
2622                         ret = iommu_map_page(domain, bus_addr, phys_addr,
2623                                              PAGE_SIZE, prot,
2624                                              GFP_ATOMIC | __GFP_NOWARN);
2625                         if (ret)
2626                                 goto out_unmap;
2627
2628                         mapped_pages += 1;
2629                 }
2630         }
2631
2632         /* Everything is mapped - write the right values into s->dma_address */
2633         for_each_sg(sglist, s, nelems, i) {
2634                 /*
2635                  * Add in the remaining piece of the scatter-gather offset that
2636                  * was masked out when we were determining the physical address
2637                  * via (sg_phys(s) & PAGE_MASK) earlier.
2638                  */
2639                 s->dma_address += address + (s->offset & ~PAGE_MASK);
2640                 s->dma_length   = s->length;
2641         }
2642
2643         if (s)
2644                 domain_flush_np_cache(domain, s->dma_address, s->dma_length);
2645
2646         return nelems;
2647
2648 out_unmap:
2649         dev_err(dev, "IOMMU mapping error in map_sg (io-pages: %d reason: %d)\n",
2650                 npages, ret);
2651
2652         for_each_sg(sglist, s, nelems, i) {
2653                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2654
2655                 for (j = 0; j < pages; ++j) {
2656                         unsigned long bus_addr;
2657
2658                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2659                         iommu_unmap_page(domain, bus_addr, PAGE_SIZE);
2660
2661                         if (--mapped_pages == 0)
2662                                 goto out_free_iova;
2663                 }
2664         }
2665
2666 out_free_iova:
2667         free_iova_fast(&dma_dom->iovad, address >> PAGE_SHIFT, npages);
2668
2669 out_err:
2670         return 0;
2671 }
2672
2673 /*
2674  * The exported map_sg function for dma_ops (handles scatter-gather
2675  * lists).
2676  */
2677 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2678                      int nelems, enum dma_data_direction dir,
2679                      unsigned long attrs)
2680 {
2681         struct protection_domain *domain;
2682         struct dma_ops_domain *dma_dom;
2683         unsigned long startaddr;
2684         int npages;
2685
2686         domain = get_domain(dev);
2687         if (IS_ERR(domain))
2688                 return;
2689
2690         startaddr = sg_dma_address(sglist) & PAGE_MASK;
2691         dma_dom   = to_dma_ops_domain(domain);
2692         npages    = sg_num_pages(dev, sglist, nelems);
2693
2694         __unmap_single(dma_dom, startaddr, npages << PAGE_SHIFT, dir);
2695 }
2696
2697 /*
2698  * The exported alloc_coherent function for dma_ops.
2699  */
2700 static void *alloc_coherent(struct device *dev, size_t size,
2701                             dma_addr_t *dma_addr, gfp_t flag,
2702                             unsigned long attrs)
2703 {
2704         u64 dma_mask = dev->coherent_dma_mask;
2705         struct protection_domain *domain;
2706         struct dma_ops_domain *dma_dom;
2707         struct page *page;
2708
2709         domain = get_domain(dev);
2710         if (PTR_ERR(domain) == -EINVAL) {
2711                 page = alloc_pages(flag, get_order(size));
2712                 *dma_addr = page_to_phys(page);
2713                 return page_address(page);
2714         } else if (IS_ERR(domain))
2715                 return NULL;
2716
2717         dma_dom   = to_dma_ops_domain(domain);
2718         size      = PAGE_ALIGN(size);
2719         dma_mask  = dev->coherent_dma_mask;
2720         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2721         flag     |= __GFP_ZERO;
2722
2723         page = alloc_pages(flag | __GFP_NOWARN,  get_order(size));
2724         if (!page) {
2725                 if (!gfpflags_allow_blocking(flag))
2726                         return NULL;
2727
2728                 page = dma_alloc_from_contiguous(dev, size >> PAGE_SHIFT,
2729                                         get_order(size), flag & __GFP_NOWARN);
2730                 if (!page)
2731                         return NULL;
2732         }
2733
2734         if (!dma_mask)
2735                 dma_mask = *dev->dma_mask;
2736
2737         *dma_addr = __map_single(dev, dma_dom, page_to_phys(page),
2738                                  size, DMA_BIDIRECTIONAL, dma_mask);
2739
2740         if (*dma_addr == DMA_MAPPING_ERROR)
2741                 goto out_free;
2742
2743         return page_address(page);
2744
2745 out_free:
2746
2747         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2748                 __free_pages(page, get_order(size));
2749
2750         return NULL;
2751 }
2752
2753 /*
2754  * The exported free_coherent function for dma_ops.
2755  */
2756 static void free_coherent(struct device *dev, size_t size,
2757                           void *virt_addr, dma_addr_t dma_addr,
2758                           unsigned long attrs)
2759 {
2760         struct protection_domain *domain;
2761         struct dma_ops_domain *dma_dom;
2762         struct page *page;
2763
2764         page = virt_to_page(virt_addr);
2765         size = PAGE_ALIGN(size);
2766
2767         domain = get_domain(dev);
2768         if (IS_ERR(domain))
2769                 goto free_mem;
2770
2771         dma_dom = to_dma_ops_domain(domain);
2772
2773         __unmap_single(dma_dom, dma_addr, size, DMA_BIDIRECTIONAL);
2774
2775 free_mem:
2776         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2777                 __free_pages(page, get_order(size));
2778 }
2779
2780 /*
2781  * This function is called by the DMA layer to find out if we can handle a
2782  * particular device. It is part of the dma_ops.
2783  */
2784 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
2785 {
2786         if (!dma_direct_supported(dev, mask))
2787                 return 0;
2788         return check_device(dev);
2789 }
2790
2791 static const struct dma_map_ops amd_iommu_dma_ops = {
2792         .alloc          = alloc_coherent,
2793         .free           = free_coherent,
2794         .map_page       = map_page,
2795         .unmap_page     = unmap_page,
2796         .map_sg         = map_sg,
2797         .unmap_sg       = unmap_sg,
2798         .dma_supported  = amd_iommu_dma_supported,
2799         .mmap           = dma_common_mmap,
2800         .get_sgtable    = dma_common_get_sgtable,
2801 };
2802
2803 static int init_reserved_iova_ranges(void)
2804 {
2805         struct pci_dev *pdev = NULL;
2806         struct iova *val;
2807
2808         init_iova_domain(&reserved_iova_ranges, PAGE_SIZE, IOVA_START_PFN);
2809
2810         lockdep_set_class(&reserved_iova_ranges.iova_rbtree_lock,
2811                           &reserved_rbtree_key);
2812
2813         /* MSI memory range */
2814         val = reserve_iova(&reserved_iova_ranges,
2815                            IOVA_PFN(MSI_RANGE_START), IOVA_PFN(MSI_RANGE_END));
2816         if (!val) {
2817                 pr_err("Reserving MSI range failed\n");
2818                 return -ENOMEM;
2819         }
2820
2821         /* HT memory range */
2822         val = reserve_iova(&reserved_iova_ranges,
2823                            IOVA_PFN(HT_RANGE_START), IOVA_PFN(HT_RANGE_END));
2824         if (!val) {
2825                 pr_err("Reserving HT range failed\n");
2826                 return -ENOMEM;
2827         }
2828
2829         /*
2830          * Memory used for PCI resources
2831          * FIXME: Check whether we can reserve the PCI-hole completly
2832          */
2833         for_each_pci_dev(pdev) {
2834                 int i;
2835
2836                 for (i = 0; i < PCI_NUM_RESOURCES; ++i) {
2837                         struct resource *r = &pdev->resource[i];
2838
2839                         if (!(r->flags & IORESOURCE_MEM))
2840                                 continue;
2841
2842                         val = reserve_iova(&reserved_iova_ranges,
2843                                            IOVA_PFN(r->start),
2844                                            IOVA_PFN(r->end));
2845                         if (!val) {
2846                                 pci_err(pdev, "Reserve pci-resource range %pR failed\n", r);
2847                                 return -ENOMEM;
2848                         }
2849                 }
2850         }
2851
2852         return 0;
2853 }
2854
2855 int __init amd_iommu_init_api(void)
2856 {
2857         int ret, err = 0;
2858
2859         ret = iova_cache_get();
2860         if (ret)
2861                 return ret;
2862
2863         ret = init_reserved_iova_ranges();
2864         if (ret)
2865                 return ret;
2866
2867         err = bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
2868         if (err)
2869                 return err;
2870 #ifdef CONFIG_ARM_AMBA
2871         err = bus_set_iommu(&amba_bustype, &amd_iommu_ops);
2872         if (err)
2873                 return err;
2874 #endif
2875         err = bus_set_iommu(&platform_bus_type, &amd_iommu_ops);
2876         if (err)
2877                 return err;
2878
2879         return 0;
2880 }
2881
2882 int __init amd_iommu_init_dma_ops(void)
2883 {
2884         swiotlb        = (iommu_default_passthrough() || sme_me_mask) ? 1 : 0;
2885         iommu_detected = 1;
2886
2887         if (amd_iommu_unmap_flush)
2888                 pr_info("IO/TLB flush on unmap enabled\n");
2889         else
2890                 pr_info("Lazy IO/TLB flushing enabled\n");
2891
2892         return 0;
2893
2894 }
2895
2896 /*****************************************************************************
2897  *
2898  * The following functions belong to the exported interface of AMD IOMMU
2899  *
2900  * This interface allows access to lower level functions of the IOMMU
2901  * like protection domain handling and assignement of devices to domains
2902  * which is not possible with the dma_ops interface.
2903  *
2904  *****************************************************************************/
2905
2906 static void cleanup_domain(struct protection_domain *domain)
2907 {
2908         struct iommu_dev_data *entry;
2909         unsigned long flags;
2910
2911         spin_lock_irqsave(&domain->lock, flags);
2912
2913         while (!list_empty(&domain->dev_list)) {
2914                 entry = list_first_entry(&domain->dev_list,
2915                                          struct iommu_dev_data, list);
2916                 BUG_ON(!entry->domain);
2917                 do_detach(entry);
2918         }
2919
2920         spin_unlock_irqrestore(&domain->lock, flags);
2921 }
2922
2923 static void protection_domain_free(struct protection_domain *domain)
2924 {
2925         if (!domain)
2926                 return;
2927
2928         if (domain->id)
2929                 domain_id_free(domain->id);
2930
2931         kfree(domain);
2932 }
2933
2934 static int protection_domain_init(struct protection_domain *domain)
2935 {
2936         spin_lock_init(&domain->lock);
2937         mutex_init(&domain->api_lock);
2938         domain->id = domain_id_alloc();
2939         if (!domain->id)
2940                 return -ENOMEM;
2941         INIT_LIST_HEAD(&domain->dev_list);
2942
2943         return 0;
2944 }
2945
2946 static struct protection_domain *protection_domain_alloc(void)
2947 {
2948         struct protection_domain *domain;
2949
2950         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
2951         if (!domain)
2952                 return NULL;
2953
2954         if (protection_domain_init(domain))
2955                 goto out_err;
2956
2957         return domain;
2958
2959 out_err:
2960         kfree(domain);
2961
2962         return NULL;
2963 }
2964
2965 static struct iommu_domain *amd_iommu_domain_alloc(unsigned type)
2966 {
2967         struct protection_domain *pdomain;
2968         struct dma_ops_domain *dma_domain;
2969
2970         switch (type) {
2971         case IOMMU_DOMAIN_UNMANAGED:
2972                 pdomain = protection_domain_alloc();
2973                 if (!pdomain)
2974                         return NULL;
2975
2976                 pdomain->mode    = PAGE_MODE_3_LEVEL;
2977                 pdomain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2978                 if (!pdomain->pt_root) {
2979                         protection_domain_free(pdomain);
2980                         return NULL;
2981                 }
2982
2983                 pdomain->domain.geometry.aperture_start = 0;
2984                 pdomain->domain.geometry.aperture_end   = ~0ULL;
2985                 pdomain->domain.geometry.force_aperture = true;
2986
2987                 break;
2988         case IOMMU_DOMAIN_DMA:
2989                 dma_domain = dma_ops_domain_alloc();
2990                 if (!dma_domain) {
2991                         pr_err("Failed to allocate\n");
2992                         return NULL;
2993                 }
2994                 pdomain = &dma_domain->domain;
2995                 break;
2996         case IOMMU_DOMAIN_IDENTITY:
2997                 pdomain = protection_domain_alloc();
2998                 if (!pdomain)
2999                         return NULL;
3000
3001                 pdomain->mode = PAGE_MODE_NONE;
3002                 break;
3003         default:
3004                 return NULL;
3005         }
3006
3007         return &pdomain->domain;
3008 }
3009
3010 static void amd_iommu_domain_free(struct iommu_domain *dom)
3011 {
3012         struct protection_domain *domain;
3013         struct dma_ops_domain *dma_dom;
3014
3015         domain = to_pdomain(dom);
3016
3017         if (domain->dev_cnt > 0)
3018                 cleanup_domain(domain);
3019
3020         BUG_ON(domain->dev_cnt != 0);
3021
3022         if (!dom)
3023                 return;
3024
3025         switch (dom->type) {
3026         case IOMMU_DOMAIN_DMA:
3027                 /* Now release the domain */
3028                 dma_dom = to_dma_ops_domain(domain);
3029                 dma_ops_domain_free(dma_dom);
3030                 break;
3031         default:
3032                 if (domain->mode != PAGE_MODE_NONE)
3033                         free_pagetable(domain);
3034
3035                 if (domain->flags & PD_IOMMUV2_MASK)
3036                         free_gcr3_table(domain);
3037
3038                 protection_domain_free(domain);
3039                 break;
3040         }
3041 }
3042
3043 static void amd_iommu_detach_device(struct iommu_domain *dom,
3044                                     struct device *dev)
3045 {
3046         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3047         struct amd_iommu *iommu;
3048         int devid;
3049
3050         if (!check_device(dev))
3051                 return;
3052
3053         devid = get_device_id(dev);
3054         if (devid < 0)
3055                 return;
3056
3057         if (dev_data->domain != NULL)
3058                 detach_device(dev);
3059
3060         iommu = amd_iommu_rlookup_table[devid];
3061         if (!iommu)
3062                 return;
3063
3064 #ifdef CONFIG_IRQ_REMAP
3065         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) &&
3066             (dom->type == IOMMU_DOMAIN_UNMANAGED))
3067                 dev_data->use_vapic = 0;
3068 #endif
3069
3070         iommu_completion_wait(iommu);
3071 }
3072
3073 static int amd_iommu_attach_device(struct iommu_domain *dom,
3074                                    struct device *dev)
3075 {
3076         struct protection_domain *domain = to_pdomain(dom);
3077         struct iommu_dev_data *dev_data;
3078         struct amd_iommu *iommu;
3079         int ret;
3080
3081         if (!check_device(dev))
3082                 return -EINVAL;
3083
3084         dev_data = dev->archdata.iommu;
3085
3086         iommu = amd_iommu_rlookup_table[dev_data->devid];
3087         if (!iommu)
3088                 return -EINVAL;
3089
3090         if (dev_data->domain)
3091                 detach_device(dev);
3092
3093         ret = attach_device(dev, domain);
3094
3095 #ifdef CONFIG_IRQ_REMAP
3096         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
3097                 if (dom->type == IOMMU_DOMAIN_UNMANAGED)
3098                         dev_data->use_vapic = 1;
3099                 else
3100                         dev_data->use_vapic = 0;
3101         }
3102 #endif
3103
3104         iommu_completion_wait(iommu);
3105
3106         return ret;
3107 }
3108
3109 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3110                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3111 {
3112         struct protection_domain *domain = to_pdomain(dom);
3113         int prot = 0;
3114         int ret;
3115
3116         if (domain->mode == PAGE_MODE_NONE)
3117                 return -EINVAL;
3118
3119         if (iommu_prot & IOMMU_READ)
3120                 prot |= IOMMU_PROT_IR;
3121         if (iommu_prot & IOMMU_WRITE)
3122                 prot |= IOMMU_PROT_IW;
3123
3124         mutex_lock(&domain->api_lock);
3125         ret = iommu_map_page(domain, iova, paddr, page_size, prot, GFP_KERNEL);
3126         mutex_unlock(&domain->api_lock);
3127
3128         domain_flush_np_cache(domain, iova, page_size);
3129
3130         return ret;
3131 }
3132
3133 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3134                               size_t page_size,
3135                               struct iommu_iotlb_gather *gather)
3136 {
3137         struct protection_domain *domain = to_pdomain(dom);
3138         size_t unmap_size;
3139
3140         if (domain->mode == PAGE_MODE_NONE)
3141                 return 0;
3142
3143         mutex_lock(&domain->api_lock);
3144         unmap_size = iommu_unmap_page(domain, iova, page_size);
3145         mutex_unlock(&domain->api_lock);
3146
3147         return unmap_size;
3148 }
3149
3150 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3151                                           dma_addr_t iova)
3152 {
3153         struct protection_domain *domain = to_pdomain(dom);
3154         unsigned long offset_mask, pte_pgsize;
3155         u64 *pte, __pte;
3156
3157         if (domain->mode == PAGE_MODE_NONE)
3158                 return iova;
3159
3160         pte = fetch_pte(domain, iova, &pte_pgsize);
3161
3162         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3163                 return 0;
3164
3165         offset_mask = pte_pgsize - 1;
3166         __pte       = __sme_clr(*pte & PM_ADDR_MASK);
3167
3168         return (__pte & ~offset_mask) | (iova & offset_mask);
3169 }
3170
3171 static bool amd_iommu_capable(enum iommu_cap cap)
3172 {
3173         switch (cap) {
3174         case IOMMU_CAP_CACHE_COHERENCY:
3175                 return true;
3176         case IOMMU_CAP_INTR_REMAP:
3177                 return (irq_remapping_enabled == 1);
3178         case IOMMU_CAP_NOEXEC:
3179                 return false;
3180         default:
3181                 break;
3182         }
3183
3184         return false;
3185 }
3186
3187 static void amd_iommu_get_resv_regions(struct device *dev,
3188                                        struct list_head *head)
3189 {
3190         struct iommu_resv_region *region;
3191         struct unity_map_entry *entry;
3192         int devid;
3193
3194         devid = get_device_id(dev);
3195         if (devid < 0)
3196                 return;
3197
3198         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
3199                 int type, prot = 0;
3200                 size_t length;
3201
3202                 if (devid < entry->devid_start || devid > entry->devid_end)
3203                         continue;
3204
3205                 type   = IOMMU_RESV_DIRECT;
3206                 length = entry->address_end - entry->address_start;
3207                 if (entry->prot & IOMMU_PROT_IR)
3208                         prot |= IOMMU_READ;
3209                 if (entry->prot & IOMMU_PROT_IW)
3210                         prot |= IOMMU_WRITE;
3211                 if (entry->prot & IOMMU_UNITY_MAP_FLAG_EXCL_RANGE)
3212                         /* Exclusion range */
3213                         type = IOMMU_RESV_RESERVED;
3214
3215                 region = iommu_alloc_resv_region(entry->address_start,
3216                                                  length, prot, type);
3217                 if (!region) {
3218                         dev_err(dev, "Out of memory allocating dm-regions\n");
3219                         return;
3220                 }
3221                 list_add_tail(&region->list, head);
3222         }
3223
3224         region = iommu_alloc_resv_region(MSI_RANGE_START,
3225                                          MSI_RANGE_END - MSI_RANGE_START + 1,
3226                                          0, IOMMU_RESV_MSI);
3227         if (!region)
3228                 return;
3229         list_add_tail(&region->list, head);
3230
3231         region = iommu_alloc_resv_region(HT_RANGE_START,
3232                                          HT_RANGE_END - HT_RANGE_START + 1,
3233                                          0, IOMMU_RESV_RESERVED);
3234         if (!region)
3235                 return;
3236         list_add_tail(&region->list, head);
3237 }
3238
3239 static void amd_iommu_put_resv_regions(struct device *dev,
3240                                      struct list_head *head)
3241 {
3242         struct iommu_resv_region *entry, *next;
3243
3244         list_for_each_entry_safe(entry, next, head, list)
3245                 kfree(entry);
3246 }
3247
3248 static void amd_iommu_apply_resv_region(struct device *dev,
3249                                       struct iommu_domain *domain,
3250                                       struct iommu_resv_region *region)
3251 {
3252         struct dma_ops_domain *dma_dom = to_dma_ops_domain(to_pdomain(domain));
3253         unsigned long start, end;
3254
3255         start = IOVA_PFN(region->start);
3256         end   = IOVA_PFN(region->start + region->length - 1);
3257
3258         WARN_ON_ONCE(reserve_iova(&dma_dom->iovad, start, end) == NULL);
3259 }
3260
3261 static bool amd_iommu_is_attach_deferred(struct iommu_domain *domain,
3262                                          struct device *dev)
3263 {
3264         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3265         return dev_data->defer_attach;
3266 }
3267
3268 static void amd_iommu_flush_iotlb_all(struct iommu_domain *domain)
3269 {
3270         struct protection_domain *dom = to_pdomain(domain);
3271         unsigned long flags;
3272
3273         spin_lock_irqsave(&dom->lock, flags);
3274         domain_flush_tlb_pde(dom);
3275         domain_flush_complete(dom);
3276         spin_unlock_irqrestore(&dom->lock, flags);
3277 }
3278
3279 static void amd_iommu_iotlb_sync(struct iommu_domain *domain,
3280                                  struct iommu_iotlb_gather *gather)
3281 {
3282         amd_iommu_flush_iotlb_all(domain);
3283 }
3284
3285 const struct iommu_ops amd_iommu_ops = {
3286         .capable = amd_iommu_capable,
3287         .domain_alloc = amd_iommu_domain_alloc,
3288         .domain_free  = amd_iommu_domain_free,
3289         .attach_dev = amd_iommu_attach_device,
3290         .detach_dev = amd_iommu_detach_device,
3291         .map = amd_iommu_map,
3292         .unmap = amd_iommu_unmap,
3293         .iova_to_phys = amd_iommu_iova_to_phys,
3294         .add_device = amd_iommu_add_device,
3295         .remove_device = amd_iommu_remove_device,
3296         .device_group = amd_iommu_device_group,
3297         .get_resv_regions = amd_iommu_get_resv_regions,
3298         .put_resv_regions = amd_iommu_put_resv_regions,
3299         .apply_resv_region = amd_iommu_apply_resv_region,
3300         .is_attach_deferred = amd_iommu_is_attach_deferred,
3301         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3302         .flush_iotlb_all = amd_iommu_flush_iotlb_all,
3303         .iotlb_sync = amd_iommu_iotlb_sync,
3304 };
3305
3306 /*****************************************************************************
3307  *
3308  * The next functions do a basic initialization of IOMMU for pass through
3309  * mode
3310  *
3311  * In passthrough mode the IOMMU is initialized and enabled but not used for
3312  * DMA-API translation.
3313  *
3314  *****************************************************************************/
3315
3316 /* IOMMUv2 specific functions */
3317 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3318 {
3319         return atomic_notifier_chain_register(&ppr_notifier, nb);
3320 }
3321 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3322
3323 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3324 {
3325         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3326 }
3327 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3328
3329 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3330 {
3331         struct protection_domain *domain = to_pdomain(dom);
3332         unsigned long flags;
3333
3334         spin_lock_irqsave(&domain->lock, flags);
3335
3336         /* Update data structure */
3337         domain->mode    = PAGE_MODE_NONE;
3338
3339         /* Make changes visible to IOMMUs */
3340         update_domain(domain);
3341
3342         /* Page-table is not visible to IOMMU anymore, so free it */
3343         free_pagetable(domain);
3344
3345         spin_unlock_irqrestore(&domain->lock, flags);
3346 }
3347 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3348
3349 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3350 {
3351         struct protection_domain *domain = to_pdomain(dom);
3352         unsigned long flags;
3353         int levels, ret;
3354
3355         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3356                 return -EINVAL;
3357
3358         /* Number of GCR3 table levels required */
3359         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3360                 levels += 1;
3361
3362         if (levels > amd_iommu_max_glx_val)
3363                 return -EINVAL;
3364
3365         spin_lock_irqsave(&domain->lock, flags);
3366
3367         /*
3368          * Save us all sanity checks whether devices already in the
3369          * domain support IOMMUv2. Just force that the domain has no
3370          * devices attached when it is switched into IOMMUv2 mode.
3371          */
3372         ret = -EBUSY;
3373         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3374                 goto out;
3375
3376         ret = -ENOMEM;
3377         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3378         if (domain->gcr3_tbl == NULL)
3379                 goto out;
3380
3381         domain->glx      = levels;
3382         domain->flags   |= PD_IOMMUV2_MASK;
3383
3384         update_domain(domain);
3385
3386         ret = 0;
3387
3388 out:
3389         spin_unlock_irqrestore(&domain->lock, flags);
3390
3391         return ret;
3392 }
3393 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3394
3395 static int __flush_pasid(struct protection_domain *domain, int pasid,
3396                          u64 address, bool size)
3397 {
3398         struct iommu_dev_data *dev_data;
3399         struct iommu_cmd cmd;
3400         int i, ret;
3401
3402         if (!(domain->flags & PD_IOMMUV2_MASK))
3403                 return -EINVAL;
3404
3405         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3406
3407         /*
3408          * IOMMU TLB needs to be flushed before Device TLB to
3409          * prevent device TLB refill from IOMMU TLB
3410          */
3411         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
3412                 if (domain->dev_iommu[i] == 0)
3413                         continue;
3414
3415                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3416                 if (ret != 0)
3417                         goto out;
3418         }
3419
3420         /* Wait until IOMMU TLB flushes are complete */
3421         domain_flush_complete(domain);
3422
3423         /* Now flush device TLBs */
3424         list_for_each_entry(dev_data, &domain->dev_list, list) {
3425                 struct amd_iommu *iommu;
3426                 int qdep;
3427
3428                 /*
3429                    There might be non-IOMMUv2 capable devices in an IOMMUv2
3430                  * domain.
3431                  */
3432                 if (!dev_data->ats.enabled)
3433                         continue;
3434
3435                 qdep  = dev_data->ats.qdep;
3436                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3437
3438                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3439                                       qdep, address, size);
3440
3441                 ret = iommu_queue_command(iommu, &cmd);
3442                 if (ret != 0)
3443                         goto out;
3444         }
3445
3446         /* Wait until all device TLBs are flushed */
3447         domain_flush_complete(domain);
3448
3449         ret = 0;
3450
3451 out:
3452
3453         return ret;
3454 }
3455
3456 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3457                                   u64 address)
3458 {
3459         return __flush_pasid(domain, pasid, address, false);
3460 }
3461
3462 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3463                          u64 address)
3464 {
3465         struct protection_domain *domain = to_pdomain(dom);
3466         unsigned long flags;
3467         int ret;
3468
3469         spin_lock_irqsave(&domain->lock, flags);
3470         ret = __amd_iommu_flush_page(domain, pasid, address);
3471         spin_unlock_irqrestore(&domain->lock, flags);
3472
3473         return ret;
3474 }
3475 EXPORT_SYMBOL(amd_iommu_flush_page);
3476
3477 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3478 {
3479         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3480                              true);
3481 }
3482
3483 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3484 {
3485         struct protection_domain *domain = to_pdomain(dom);
3486         unsigned long flags;
3487         int ret;
3488
3489         spin_lock_irqsave(&domain->lock, flags);
3490         ret = __amd_iommu_flush_tlb(domain, pasid);
3491         spin_unlock_irqrestore(&domain->lock, flags);
3492
3493         return ret;
3494 }
3495 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3496
3497 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3498 {
3499         int index;
3500         u64 *pte;
3501
3502         while (true) {
3503
3504                 index = (pasid >> (9 * level)) & 0x1ff;
3505                 pte   = &root[index];
3506
3507                 if (level == 0)
3508                         break;
3509
3510                 if (!(*pte & GCR3_VALID)) {
3511                         if (!alloc)
3512                                 return NULL;
3513
3514                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3515                         if (root == NULL)
3516                                 return NULL;
3517
3518                         *pte = iommu_virt_to_phys(root) | GCR3_VALID;
3519                 }
3520
3521                 root = iommu_phys_to_virt(*pte & PAGE_MASK);
3522
3523                 level -= 1;
3524         }
3525
3526         return pte;
3527 }
3528
3529 static int __set_gcr3(struct protection_domain *domain, int pasid,
3530                       unsigned long cr3)
3531 {
3532         u64 *pte;
3533
3534         if (domain->mode != PAGE_MODE_NONE)
3535                 return -EINVAL;
3536
3537         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3538         if (pte == NULL)
3539                 return -ENOMEM;
3540
3541         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3542
3543         return __amd_iommu_flush_tlb(domain, pasid);
3544 }
3545
3546 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3547 {
3548         u64 *pte;
3549
3550         if (domain->mode != PAGE_MODE_NONE)
3551                 return -EINVAL;
3552
3553         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3554         if (pte == NULL)
3555                 return 0;
3556
3557         *pte = 0;
3558
3559         return __amd_iommu_flush_tlb(domain, pasid);
3560 }
3561
3562 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3563                               unsigned long cr3)
3564 {
3565         struct protection_domain *domain = to_pdomain(dom);
3566         unsigned long flags;
3567         int ret;
3568
3569         spin_lock_irqsave(&domain->lock, flags);
3570         ret = __set_gcr3(domain, pasid, cr3);
3571         spin_unlock_irqrestore(&domain->lock, flags);
3572
3573         return ret;
3574 }
3575 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3576
3577 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3578 {
3579         struct protection_domain *domain = to_pdomain(dom);
3580         unsigned long flags;
3581         int ret;
3582
3583         spin_lock_irqsave(&domain->lock, flags);
3584         ret = __clear_gcr3(domain, pasid);
3585         spin_unlock_irqrestore(&domain->lock, flags);
3586
3587         return ret;
3588 }
3589 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3590
3591 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3592                            int status, int tag)
3593 {
3594         struct iommu_dev_data *dev_data;
3595         struct amd_iommu *iommu;
3596         struct iommu_cmd cmd;
3597
3598         dev_data = get_dev_data(&pdev->dev);
3599         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3600
3601         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3602                            tag, dev_data->pri_tlp);
3603
3604         return iommu_queue_command(iommu, &cmd);
3605 }
3606 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3607
3608 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3609 {
3610         struct protection_domain *pdomain;
3611
3612         pdomain = get_domain(&pdev->dev);
3613         if (IS_ERR(pdomain))
3614                 return NULL;
3615
3616         /* Only return IOMMUv2 domains */
3617         if (!(pdomain->flags & PD_IOMMUV2_MASK))
3618                 return NULL;
3619
3620         return &pdomain->domain;
3621 }
3622 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3623
3624 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3625 {
3626         struct iommu_dev_data *dev_data;
3627
3628         if (!amd_iommu_v2_supported())
3629                 return;
3630
3631         dev_data = get_dev_data(&pdev->dev);
3632         dev_data->errata |= (1 << erratum);
3633 }
3634 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3635
3636 int amd_iommu_device_info(struct pci_dev *pdev,
3637                           struct amd_iommu_device_info *info)
3638 {
3639         int max_pasids;
3640         int pos;
3641
3642         if (pdev == NULL || info == NULL)
3643                 return -EINVAL;
3644
3645         if (!amd_iommu_v2_supported())
3646                 return -EINVAL;
3647
3648         memset(info, 0, sizeof(*info));
3649
3650         if (!pci_ats_disabled()) {
3651                 pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3652                 if (pos)
3653                         info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3654         }
3655
3656         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3657         if (pos)
3658                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3659
3660         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3661         if (pos) {
3662                 int features;
3663
3664                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3665                 max_pasids = min(max_pasids, (1 << 20));
3666
3667                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3668                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3669
3670                 features = pci_pasid_features(pdev);
3671                 if (features & PCI_PASID_CAP_EXEC)
3672                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3673                 if (features & PCI_PASID_CAP_PRIV)
3674                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3675         }
3676
3677         return 0;
3678 }
3679 EXPORT_SYMBOL(amd_iommu_device_info);
3680
3681 #ifdef CONFIG_IRQ_REMAP
3682
3683 /*****************************************************************************
3684  *
3685  * Interrupt Remapping Implementation
3686  *
3687  *****************************************************************************/
3688
3689 static struct irq_chip amd_ir_chip;
3690 static DEFINE_SPINLOCK(iommu_table_lock);
3691
3692 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3693 {
3694         u64 dte;
3695
3696         dte     = amd_iommu_dev_table[devid].data[2];
3697         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3698         dte     |= iommu_virt_to_phys(table->table);
3699         dte     |= DTE_IRQ_REMAP_INTCTL;
3700         dte     |= DTE_IRQ_TABLE_LEN;
3701         dte     |= DTE_IRQ_REMAP_ENABLE;
3702
3703         amd_iommu_dev_table[devid].data[2] = dte;
3704 }
3705
3706 static struct irq_remap_table *get_irq_table(u16 devid)
3707 {
3708         struct irq_remap_table *table;
3709
3710         if (WARN_ONCE(!amd_iommu_rlookup_table[devid],
3711                       "%s: no iommu for devid %x\n", __func__, devid))
3712                 return NULL;
3713
3714         table = irq_lookup_table[devid];
3715         if (WARN_ONCE(!table, "%s: no table for devid %x\n", __func__, devid))
3716                 return NULL;
3717
3718         return table;
3719 }
3720
3721 static struct irq_remap_table *__alloc_irq_table(void)
3722 {
3723         struct irq_remap_table *table;
3724
3725         table = kzalloc(sizeof(*table), GFP_KERNEL);
3726         if (!table)
3727                 return NULL;
3728
3729         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_KERNEL);
3730         if (!table->table) {
3731                 kfree(table);
3732                 return NULL;
3733         }
3734         raw_spin_lock_init(&table->lock);
3735
3736         if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
3737                 memset(table->table, 0,
3738                        MAX_IRQS_PER_TABLE * sizeof(u32));
3739         else
3740                 memset(table->table, 0,
3741                        (MAX_IRQS_PER_TABLE * (sizeof(u64) * 2)));
3742         return table;
3743 }
3744
3745 static void set_remap_table_entry(struct amd_iommu *iommu, u16 devid,
3746                                   struct irq_remap_table *table)
3747 {
3748         irq_lookup_table[devid] = table;
3749         set_dte_irq_entry(devid, table);
3750         iommu_flush_dte(iommu, devid);
3751 }
3752
3753 static struct irq_remap_table *alloc_irq_table(u16 devid)
3754 {
3755         struct irq_remap_table *table = NULL;
3756         struct irq_remap_table *new_table = NULL;
3757         struct amd_iommu *iommu;
3758         unsigned long flags;
3759         u16 alias;
3760
3761         spin_lock_irqsave(&iommu_table_lock, flags);
3762
3763         iommu = amd_iommu_rlookup_table[devid];
3764         if (!iommu)
3765                 goto out_unlock;
3766
3767         table = irq_lookup_table[devid];
3768         if (table)
3769                 goto out_unlock;
3770
3771         alias = amd_iommu_alias_table[devid];
3772         table = irq_lookup_table[alias];
3773         if (table) {
3774                 set_remap_table_entry(iommu, devid, table);
3775                 goto out_wait;
3776         }
3777         spin_unlock_irqrestore(&iommu_table_lock, flags);
3778
3779         /* Nothing there yet, allocate new irq remapping table */
3780         new_table = __alloc_irq_table();
3781         if (!new_table)
3782                 return NULL;
3783
3784         spin_lock_irqsave(&iommu_table_lock, flags);
3785
3786         table = irq_lookup_table[devid];
3787         if (table)
3788                 goto out_unlock;
3789
3790         table = irq_lookup_table[alias];
3791         if (table) {
3792                 set_remap_table_entry(iommu, devid, table);
3793                 goto out_wait;
3794         }
3795
3796         table = new_table;
3797         new_table = NULL;
3798
3799         set_remap_table_entry(iommu, devid, table);
3800         if (devid != alias)
3801                 set_remap_table_entry(iommu, alias, table);
3802
3803 out_wait:
3804         iommu_completion_wait(iommu);
3805
3806 out_unlock:
3807         spin_unlock_irqrestore(&iommu_table_lock, flags);
3808
3809         if (new_table) {
3810                 kmem_cache_free(amd_iommu_irq_cache, new_table->table);
3811                 kfree(new_table);
3812         }
3813         return table;
3814 }
3815
3816 static int alloc_irq_index(u16 devid, int count, bool align)
3817 {
3818         struct irq_remap_table *table;
3819         int index, c, alignment = 1;
3820         unsigned long flags;
3821         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
3822
3823         if (!iommu)
3824                 return -ENODEV;
3825
3826         table = alloc_irq_table(devid);
3827         if (!table)
3828                 return -ENODEV;
3829
3830         if (align)
3831                 alignment = roundup_pow_of_two(count);
3832
3833         raw_spin_lock_irqsave(&table->lock, flags);
3834
3835         /* Scan table for free entries */
3836         for (index = ALIGN(table->min_index, alignment), c = 0;
3837              index < MAX_IRQS_PER_TABLE;) {
3838                 if (!iommu->irte_ops->is_allocated(table, index)) {
3839                         c += 1;
3840                 } else {
3841                         c     = 0;
3842                         index = ALIGN(index + 1, alignment);
3843                         continue;
3844                 }
3845
3846                 if (c == count) {
3847                         for (; c != 0; --c)
3848                                 iommu->irte_ops->set_allocated(table, index - c + 1);
3849
3850                         index -= count - 1;
3851                         goto out;
3852                 }
3853
3854                 index++;
3855         }
3856
3857         index = -ENOSPC;
3858
3859 out:
3860         raw_spin_unlock_irqrestore(&table->lock, flags);
3861
3862         return index;
3863 }
3864
3865 static int modify_irte_ga(u16 devid, int index, struct irte_ga *irte,
3866                           struct amd_ir_data *data)
3867 {
3868         struct irq_remap_table *table;
3869         struct amd_iommu *iommu;
3870         unsigned long flags;
3871         struct irte_ga *entry;
3872
3873         iommu = amd_iommu_rlookup_table[devid];
3874         if (iommu == NULL)
3875                 return -EINVAL;
3876
3877         table = get_irq_table(devid);
3878         if (!table)
3879                 return -ENOMEM;
3880
3881         raw_spin_lock_irqsave(&table->lock, flags);
3882
3883         entry = (struct irte_ga *)table->table;
3884         entry = &entry[index];
3885         entry->lo.fields_remap.valid = 0;
3886         entry->hi.val = irte->hi.val;
3887         entry->lo.val = irte->lo.val;
3888         entry->lo.fields_remap.valid = 1;
3889         if (data)
3890                 data->ref = entry;
3891
3892         raw_spin_unlock_irqrestore(&table->lock, flags);
3893
3894         iommu_flush_irt(iommu, devid);
3895         iommu_completion_wait(iommu);
3896
3897         return 0;
3898 }
3899
3900 static int modify_irte(u16 devid, int index, union irte *irte)
3901 {
3902         struct irq_remap_table *table;
3903         struct amd_iommu *iommu;
3904         unsigned long flags;
3905
3906         iommu = amd_iommu_rlookup_table[devid];
3907         if (iommu == NULL)
3908                 return -EINVAL;
3909
3910         table = get_irq_table(devid);
3911         if (!table)
3912                 return -ENOMEM;
3913
3914         raw_spin_lock_irqsave(&table->lock, flags);
3915         table->table[index] = irte->val;
3916         raw_spin_unlock_irqrestore(&table->lock, flags);
3917
3918         iommu_flush_irt(iommu, devid);
3919         iommu_completion_wait(iommu);
3920
3921         return 0;
3922 }
3923
3924 static void free_irte(u16 devid, int index)
3925 {
3926         struct irq_remap_table *table;
3927         struct amd_iommu *iommu;
3928         unsigned long flags;
3929
3930         iommu = amd_iommu_rlookup_table[devid];
3931         if (iommu == NULL)
3932                 return;
3933
3934         table = get_irq_table(devid);
3935         if (!table)
3936                 return;
3937
3938         raw_spin_lock_irqsave(&table->lock, flags);
3939         iommu->irte_ops->clear_allocated(table, index);
3940         raw_spin_unlock_irqrestore(&table->lock, flags);
3941
3942         iommu_flush_irt(iommu, devid);
3943         iommu_completion_wait(iommu);
3944 }
3945
3946 static void irte_prepare(void *entry,
3947                          u32 delivery_mode, u32 dest_mode,
3948                          u8 vector, u32 dest_apicid, int devid)
3949 {
3950         union irte *irte = (union irte *) entry;
3951
3952         irte->val                = 0;
3953         irte->fields.vector      = vector;
3954         irte->fields.int_type    = delivery_mode;
3955         irte->fields.destination = dest_apicid;
3956         irte->fields.dm          = dest_mode;
3957         irte->fields.valid       = 1;
3958 }
3959
3960 static void irte_ga_prepare(void *entry,
3961                             u32 delivery_mode, u32 dest_mode,
3962                             u8 vector, u32 dest_apicid, int devid)
3963 {
3964         struct irte_ga *irte = (struct irte_ga *) entry;
3965
3966         irte->lo.val                      = 0;
3967         irte->hi.val                      = 0;
3968         irte->lo.fields_remap.int_type    = delivery_mode;
3969         irte->lo.fields_remap.dm          = dest_mode;
3970         irte->hi.fields.vector            = vector;
3971         irte->lo.fields_remap.destination = APICID_TO_IRTE_DEST_LO(dest_apicid);
3972         irte->hi.fields.destination       = APICID_TO_IRTE_DEST_HI(dest_apicid);
3973         irte->lo.fields_remap.valid       = 1;
3974 }
3975
3976 static void irte_activate(void *entry, u16 devid, u16 index)
3977 {
3978         union irte *irte = (union irte *) entry;
3979
3980         irte->fields.valid = 1;
3981         modify_irte(devid, index, irte);
3982 }
3983
3984 static void irte_ga_activate(void *entry, u16 devid, u16 index)
3985 {
3986         struct irte_ga *irte = (struct irte_ga *) entry;
3987
3988         irte->lo.fields_remap.valid = 1;
3989         modify_irte_ga(devid, index, irte, NULL);
3990 }
3991
3992 static void irte_deactivate(void *entry, u16 devid, u16 index)
3993 {
3994         union irte *irte = (union irte *) entry;
3995
3996         irte->fields.valid = 0;
3997         modify_irte(devid, index, irte);
3998 }
3999
4000 static void irte_ga_deactivate(void *entry, u16 devid, u16 index)
4001 {
4002         struct irte_ga *irte = (struct irte_ga *) entry;
4003
4004         irte->lo.fields_remap.valid = 0;
4005         modify_irte_ga(devid, index, irte, NULL);
4006 }
4007
4008 static void irte_set_affinity(void *entry, u16 devid, u16 index,
4009                               u8 vector, u32 dest_apicid)
4010 {
4011         union irte *irte = (union irte *) entry;
4012
4013         irte->fields.vector = vector;
4014         irte->fields.destination = dest_apicid;
4015         modify_irte(devid, index, irte);
4016 }
4017
4018 static void irte_ga_set_affinity(void *entry, u16 devid, u16 index,
4019                                  u8 vector, u32 dest_apicid)
4020 {
4021         struct irte_ga *irte = (struct irte_ga *) entry;
4022
4023         if (!irte->lo.fields_remap.guest_mode) {
4024                 irte->hi.fields.vector = vector;
4025                 irte->lo.fields_remap.destination =
4026                                         APICID_TO_IRTE_DEST_LO(dest_apicid);
4027                 irte->hi.fields.destination =
4028                                         APICID_TO_IRTE_DEST_HI(dest_apicid);
4029                 modify_irte_ga(devid, index, irte, NULL);
4030         }
4031 }
4032
4033 #define IRTE_ALLOCATED (~1U)
4034 static void irte_set_allocated(struct irq_remap_table *table, int index)
4035 {
4036         table->table[index] = IRTE_ALLOCATED;
4037 }
4038
4039 static void irte_ga_set_allocated(struct irq_remap_table *table, int index)
4040 {
4041         struct irte_ga *ptr = (struct irte_ga *)table->table;
4042         struct irte_ga *irte = &ptr[index];
4043
4044         memset(&irte->lo.val, 0, sizeof(u64));
4045         memset(&irte->hi.val, 0, sizeof(u64));
4046         irte->hi.fields.vector = 0xff;
4047 }
4048
4049 static bool irte_is_allocated(struct irq_remap_table *table, int index)
4050 {
4051         union irte *ptr = (union irte *)table->table;
4052         union irte *irte = &ptr[index];
4053
4054         return irte->val != 0;
4055 }
4056
4057 static bool irte_ga_is_allocated(struct irq_remap_table *table, int index)
4058 {
4059         struct irte_ga *ptr = (struct irte_ga *)table->table;
4060         struct irte_ga *irte = &ptr[index];
4061
4062         return irte->hi.fields.vector != 0;
4063 }
4064
4065 static void irte_clear_allocated(struct irq_remap_table *table, int index)
4066 {
4067         table->table[index] = 0;
4068 }
4069
4070 static void irte_ga_clear_allocated(struct irq_remap_table *table, int index)
4071 {
4072         struct irte_ga *ptr = (struct irte_ga *)table->table;
4073         struct irte_ga *irte = &ptr[index];
4074
4075         memset(&irte->lo.val, 0, sizeof(u64));
4076         memset(&irte->hi.val, 0, sizeof(u64));
4077 }
4078
4079 static int get_devid(struct irq_alloc_info *info)
4080 {
4081         int devid = -1;
4082
4083         switch (info->type) {
4084         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4085                 devid     = get_ioapic_devid(info->ioapic_id);
4086                 break;
4087         case X86_IRQ_ALLOC_TYPE_HPET:
4088                 devid     = get_hpet_devid(info->hpet_id);
4089                 break;
4090         case X86_IRQ_ALLOC_TYPE_MSI:
4091         case X86_IRQ_ALLOC_TYPE_MSIX:
4092                 devid = get_device_id(&info->msi_dev->dev);
4093                 break;
4094         default:
4095                 BUG_ON(1);
4096                 break;
4097         }
4098
4099         return devid;
4100 }
4101
4102 static struct irq_domain *get_ir_irq_domain(struct irq_alloc_info *info)
4103 {
4104         struct amd_iommu *iommu;
4105         int devid;
4106
4107         if (!info)
4108                 return NULL;
4109
4110         devid = get_devid(info);
4111         if (devid >= 0) {
4112                 iommu = amd_iommu_rlookup_table[devid];
4113                 if (iommu)
4114                         return iommu->ir_domain;
4115         }
4116
4117         return NULL;
4118 }
4119
4120 static struct irq_domain *get_irq_domain(struct irq_alloc_info *info)
4121 {
4122         struct amd_iommu *iommu;
4123         int devid;
4124
4125         if (!info)
4126                 return NULL;
4127
4128         switch (info->type) {
4129         case X86_IRQ_ALLOC_TYPE_MSI:
4130         case X86_IRQ_ALLOC_TYPE_MSIX:
4131                 devid = get_device_id(&info->msi_dev->dev);
4132                 if (devid < 0)
4133                         return NULL;
4134
4135                 iommu = amd_iommu_rlookup_table[devid];
4136                 if (iommu)
4137                         return iommu->msi_domain;
4138                 break;
4139         default:
4140                 break;
4141         }
4142
4143         return NULL;
4144 }
4145
4146 struct irq_remap_ops amd_iommu_irq_ops = {
4147         .prepare                = amd_iommu_prepare,
4148         .enable                 = amd_iommu_enable,
4149         .disable                = amd_iommu_disable,
4150         .reenable               = amd_iommu_reenable,
4151         .enable_faulting        = amd_iommu_enable_faulting,
4152         .get_ir_irq_domain      = get_ir_irq_domain,
4153         .get_irq_domain         = get_irq_domain,
4154 };
4155
4156 static void irq_remapping_prepare_irte(struct amd_ir_data *data,
4157                                        struct irq_cfg *irq_cfg,
4158                                        struct irq_alloc_info *info,
4159                                        int devid, int index, int sub_handle)
4160 {
4161         struct irq_2_irte *irte_info = &data->irq_2_irte;
4162         struct msi_msg *msg = &data->msi_entry;
4163         struct IO_APIC_route_entry *entry;
4164         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
4165
4166         if (!iommu)
4167                 return;
4168
4169         data->irq_2_irte.devid = devid;
4170         data->irq_2_irte.index = index + sub_handle;
4171         iommu->irte_ops->prepare(data->entry, apic->irq_delivery_mode,
4172                                  apic->irq_dest_mode, irq_cfg->vector,
4173                                  irq_cfg->dest_apicid, devid);
4174
4175         switch (info->type) {
4176         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4177                 /* Setup IOAPIC entry */
4178                 entry = info->ioapic_entry;
4179                 info->ioapic_entry = NULL;
4180                 memset(entry, 0, sizeof(*entry));
4181                 entry->vector        = index;
4182                 entry->mask          = 0;
4183                 entry->trigger       = info->ioapic_trigger;
4184                 entry->polarity      = info->ioapic_polarity;
4185                 /* Mask level triggered irqs. */
4186                 if (info->ioapic_trigger)
4187                         entry->mask = 1;
4188                 break;
4189
4190         case X86_IRQ_ALLOC_TYPE_HPET:
4191         case X86_IRQ_ALLOC_TYPE_MSI:
4192         case X86_IRQ_ALLOC_TYPE_MSIX:
4193                 msg->address_hi = MSI_ADDR_BASE_HI;
4194                 msg->address_lo = MSI_ADDR_BASE_LO;
4195                 msg->data = irte_info->index;
4196                 break;
4197
4198         default:
4199                 BUG_ON(1);
4200                 break;
4201         }
4202 }
4203
4204 struct amd_irte_ops irte_32_ops = {
4205         .prepare = irte_prepare,
4206         .activate = irte_activate,
4207         .deactivate = irte_deactivate,
4208         .set_affinity = irte_set_affinity,
4209         .set_allocated = irte_set_allocated,
4210         .is_allocated = irte_is_allocated,
4211         .clear_allocated = irte_clear_allocated,
4212 };
4213
4214 struct amd_irte_ops irte_128_ops = {
4215         .prepare = irte_ga_prepare,
4216         .activate = irte_ga_activate,
4217         .deactivate = irte_ga_deactivate,
4218         .set_affinity = irte_ga_set_affinity,
4219         .set_allocated = irte_ga_set_allocated,
4220         .is_allocated = irte_ga_is_allocated,
4221         .clear_allocated = irte_ga_clear_allocated,
4222 };
4223
4224 static int irq_remapping_alloc(struct irq_domain *domain, unsigned int virq,
4225                                unsigned int nr_irqs, void *arg)
4226 {
4227         struct irq_alloc_info *info = arg;
4228         struct irq_data *irq_data;
4229         struct amd_ir_data *data = NULL;
4230         struct irq_cfg *cfg;
4231         int i, ret, devid;
4232         int index;
4233
4234         if (!info)
4235                 return -EINVAL;
4236         if (nr_irqs > 1 && info->type != X86_IRQ_ALLOC_TYPE_MSI &&
4237             info->type != X86_IRQ_ALLOC_TYPE_MSIX)
4238                 return -EINVAL;
4239
4240         /*
4241          * With IRQ remapping enabled, don't need contiguous CPU vectors
4242          * to support multiple MSI interrupts.
4243          */
4244         if (info->type == X86_IRQ_ALLOC_TYPE_MSI)
4245                 info->flags &= ~X86_IRQ_ALLOC_CONTIGUOUS_VECTORS;
4246
4247         devid = get_devid(info);
4248         if (devid < 0)
4249                 return -EINVAL;
4250
4251         ret = irq_domain_alloc_irqs_parent(domain, virq, nr_irqs, arg);
4252         if (ret < 0)
4253                 return ret;
4254
4255         if (info->type == X86_IRQ_ALLOC_TYPE_IOAPIC) {
4256                 struct irq_remap_table *table;
4257                 struct amd_iommu *iommu;
4258
4259                 table = alloc_irq_table(devid);
4260                 if (table) {
4261                         if (!table->min_index) {
4262                                 /*
4263                                  * Keep the first 32 indexes free for IOAPIC
4264                                  * interrupts.
4265                                  */
4266                                 table->min_index = 32;
4267                                 iommu = amd_iommu_rlookup_table[devid];
4268                                 for (i = 0; i < 32; ++i)
4269                                         iommu->irte_ops->set_allocated(table, i);
4270                         }
4271                         WARN_ON(table->min_index != 32);
4272                         index = info->ioapic_pin;
4273                 } else {
4274                         index = -ENOMEM;
4275                 }
4276         } else {
4277                 bool align = (info->type == X86_IRQ_ALLOC_TYPE_MSI);
4278
4279                 index = alloc_irq_index(devid, nr_irqs, align);
4280         }
4281         if (index < 0) {
4282                 pr_warn("Failed to allocate IRTE\n");
4283                 ret = index;
4284                 goto out_free_parent;
4285         }
4286
4287         for (i = 0; i < nr_irqs; i++) {
4288                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4289                 cfg = irqd_cfg(irq_data);
4290                 if (!irq_data || !cfg) {
4291                         ret = -EINVAL;
4292                         goto out_free_data;
4293                 }
4294
4295                 ret = -ENOMEM;
4296                 data = kzalloc(sizeof(*data), GFP_KERNEL);
4297                 if (!data)
4298                         goto out_free_data;
4299
4300                 if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
4301                         data->entry = kzalloc(sizeof(union irte), GFP_KERNEL);
4302                 else
4303                         data->entry = kzalloc(sizeof(struct irte_ga),
4304                                                      GFP_KERNEL);
4305                 if (!data->entry) {
4306                         kfree(data);
4307                         goto out_free_data;
4308                 }
4309
4310                 irq_data->hwirq = (devid << 16) + i;
4311                 irq_data->chip_data = data;
4312                 irq_data->chip = &amd_ir_chip;
4313                 irq_remapping_prepare_irte(data, cfg, info, devid, index, i);
4314                 irq_set_status_flags(virq + i, IRQ_MOVE_PCNTXT);
4315         }
4316
4317         return 0;
4318
4319 out_free_data:
4320         for (i--; i >= 0; i--) {
4321                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4322                 if (irq_data)
4323                         kfree(irq_data->chip_data);
4324         }
4325         for (i = 0; i < nr_irqs; i++)
4326                 free_irte(devid, index + i);
4327 out_free_parent:
4328         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4329         return ret;
4330 }
4331
4332 static void irq_remapping_free(struct irq_domain *domain, unsigned int virq,
4333                                unsigned int nr_irqs)
4334 {
4335         struct irq_2_irte *irte_info;
4336         struct irq_data *irq_data;
4337         struct amd_ir_data *data;
4338         int i;
4339
4340         for (i = 0; i < nr_irqs; i++) {
4341                 irq_data = irq_domain_get_irq_data(domain, virq  + i);
4342                 if (irq_data && irq_data->chip_data) {
4343                         data = irq_data->chip_data;
4344                         irte_info = &data->irq_2_irte;
4345                         free_irte(irte_info->devid, irte_info->index);
4346                         kfree(data->entry);
4347                         kfree(data);
4348                 }
4349         }
4350         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4351 }
4352
4353 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
4354                                struct amd_ir_data *ir_data,
4355                                struct irq_2_irte *irte_info,
4356                                struct irq_cfg *cfg);
4357
4358 static int irq_remapping_activate(struct irq_domain *domain,
4359                                   struct irq_data *irq_data, bool reserve)
4360 {
4361         struct amd_ir_data *data = irq_data->chip_data;
4362         struct irq_2_irte *irte_info = &data->irq_2_irte;
4363         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4364         struct irq_cfg *cfg = irqd_cfg(irq_data);
4365
4366         if (!iommu)
4367                 return 0;
4368
4369         iommu->irte_ops->activate(data->entry, irte_info->devid,
4370                                   irte_info->index);
4371         amd_ir_update_irte(irq_data, iommu, data, irte_info, cfg);
4372         return 0;
4373 }
4374
4375 static void irq_remapping_deactivate(struct irq_domain *domain,
4376                                      struct irq_data *irq_data)
4377 {
4378         struct amd_ir_data *data = irq_data->chip_data;
4379         struct irq_2_irte *irte_info = &data->irq_2_irte;
4380         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4381
4382         if (iommu)
4383                 iommu->irte_ops->deactivate(data->entry, irte_info->devid,
4384                                             irte_info->index);
4385 }
4386
4387 static const struct irq_domain_ops amd_ir_domain_ops = {
4388         .alloc = irq_remapping_alloc,
4389         .free = irq_remapping_free,
4390         .activate = irq_remapping_activate,
4391         .deactivate = irq_remapping_deactivate,
4392 };
4393
4394 int amd_iommu_activate_guest_mode(void *data)
4395 {
4396         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4397         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4398
4399         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4400             !entry || entry->lo.fields_vapic.guest_mode)
4401                 return 0;
4402
4403         entry->lo.val = 0;
4404         entry->hi.val = 0;
4405
4406         entry->lo.fields_vapic.guest_mode  = 1;
4407         entry->lo.fields_vapic.ga_log_intr = 1;
4408         entry->hi.fields.ga_root_ptr       = ir_data->ga_root_ptr;
4409         entry->hi.fields.vector            = ir_data->ga_vector;
4410         entry->lo.fields_vapic.ga_tag      = ir_data->ga_tag;
4411
4412         return modify_irte_ga(ir_data->irq_2_irte.devid,
4413                               ir_data->irq_2_irte.index, entry, NULL);
4414 }
4415 EXPORT_SYMBOL(amd_iommu_activate_guest_mode);
4416
4417 int amd_iommu_deactivate_guest_mode(void *data)
4418 {
4419         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4420         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4421         struct irq_cfg *cfg = ir_data->cfg;
4422
4423         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4424             !entry || !entry->lo.fields_vapic.guest_mode)
4425                 return 0;
4426
4427         entry->lo.val = 0;
4428         entry->hi.val = 0;
4429
4430         entry->lo.fields_remap.dm          = apic->irq_dest_mode;
4431         entry->lo.fields_remap.int_type    = apic->irq_delivery_mode;
4432         entry->hi.fields.vector            = cfg->vector;
4433         entry->lo.fields_remap.destination =
4434                                 APICID_TO_IRTE_DEST_LO(cfg->dest_apicid);
4435         entry->hi.fields.destination =
4436                                 APICID_TO_IRTE_DEST_HI(cfg->dest_apicid);
4437
4438         return modify_irte_ga(ir_data->irq_2_irte.devid,
4439                               ir_data->irq_2_irte.index, entry, NULL);
4440 }
4441 EXPORT_SYMBOL(amd_iommu_deactivate_guest_mode);
4442
4443 static int amd_ir_set_vcpu_affinity(struct irq_data *data, void *vcpu_info)
4444 {
4445         int ret;
4446         struct amd_iommu *iommu;
4447         struct amd_iommu_pi_data *pi_data = vcpu_info;
4448         struct vcpu_data *vcpu_pi_info = pi_data->vcpu_data;
4449         struct amd_ir_data *ir_data = data->chip_data;
4450         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4451         struct iommu_dev_data *dev_data = search_dev_data(irte_info->devid);
4452
4453         /* Note:
4454          * This device has never been set up for guest mode.
4455          * we should not modify the IRTE
4456          */
4457         if (!dev_data || !dev_data->use_vapic)
4458                 return 0;
4459
4460         ir_data->cfg = irqd_cfg(data);
4461         pi_data->ir_data = ir_data;
4462
4463         /* Note:
4464          * SVM tries to set up for VAPIC mode, but we are in
4465          * legacy mode. So, we force legacy mode instead.
4466          */
4467         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
4468                 pr_debug("%s: Fall back to using intr legacy remap\n",
4469                          __func__);
4470                 pi_data->is_guest_mode = false;
4471         }
4472
4473         iommu = amd_iommu_rlookup_table[irte_info->devid];
4474         if (iommu == NULL)
4475                 return -EINVAL;
4476
4477         pi_data->prev_ga_tag = ir_data->cached_ga_tag;
4478         if (pi_data->is_guest_mode) {
4479                 ir_data->ga_root_ptr = (pi_data->base >> 12);
4480                 ir_data->ga_vector = vcpu_pi_info->vector;
4481                 ir_data->ga_tag = pi_data->ga_tag;
4482                 ret = amd_iommu_activate_guest_mode(ir_data);
4483                 if (!ret)
4484                         ir_data->cached_ga_tag = pi_data->ga_tag;
4485         } else {
4486                 ret = amd_iommu_deactivate_guest_mode(ir_data);
4487
4488                 /*
4489                  * This communicates the ga_tag back to the caller
4490                  * so that it can do all the necessary clean up.
4491                  */
4492                 if (!ret)
4493                         ir_data->cached_ga_tag = 0;
4494         }
4495
4496         return ret;
4497 }
4498
4499
4500 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
4501                                struct amd_ir_data *ir_data,
4502                                struct irq_2_irte *irte_info,
4503                                struct irq_cfg *cfg)
4504 {
4505
4506         /*
4507          * Atomically updates the IRTE with the new destination, vector
4508          * and flushes the interrupt entry cache.
4509          */
4510         iommu->irte_ops->set_affinity(ir_data->entry, irte_info->devid,
4511                                       irte_info->index, cfg->vector,
4512                                       cfg->dest_apicid);
4513 }
4514
4515 static int amd_ir_set_affinity(struct irq_data *data,
4516                                const struct cpumask *mask, bool force)
4517 {
4518         struct amd_ir_data *ir_data = data->chip_data;
4519         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4520         struct irq_cfg *cfg = irqd_cfg(data);
4521         struct irq_data *parent = data->parent_data;
4522         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4523         int ret;
4524
4525         if (!iommu)
4526                 return -ENODEV;
4527
4528         ret = parent->chip->irq_set_affinity(parent, mask, force);
4529         if (ret < 0 || ret == IRQ_SET_MASK_OK_DONE)
4530                 return ret;
4531
4532         amd_ir_update_irte(data, iommu, ir_data, irte_info, cfg);
4533         /*
4534          * After this point, all the interrupts will start arriving
4535          * at the new destination. So, time to cleanup the previous
4536          * vector allocation.
4537          */
4538         send_cleanup_vector(cfg);
4539
4540         return IRQ_SET_MASK_OK_DONE;
4541 }
4542
4543 static void ir_compose_msi_msg(struct irq_data *irq_data, struct msi_msg *msg)
4544 {
4545         struct amd_ir_data *ir_data = irq_data->chip_data;
4546
4547         *msg = ir_data->msi_entry;
4548 }
4549
4550 static struct irq_chip amd_ir_chip = {
4551         .name                   = "AMD-IR",
4552         .irq_ack                = apic_ack_irq,
4553         .irq_set_affinity       = amd_ir_set_affinity,
4554         .irq_set_vcpu_affinity  = amd_ir_set_vcpu_affinity,
4555         .irq_compose_msi_msg    = ir_compose_msi_msg,
4556 };
4557
4558 int amd_iommu_create_irq_domain(struct amd_iommu *iommu)
4559 {
4560         struct fwnode_handle *fn;
4561
4562         fn = irq_domain_alloc_named_id_fwnode("AMD-IR", iommu->index);
4563         if (!fn)
4564                 return -ENOMEM;
4565         iommu->ir_domain = irq_domain_create_tree(fn, &amd_ir_domain_ops, iommu);
4566         irq_domain_free_fwnode(fn);
4567         if (!iommu->ir_domain)
4568                 return -ENOMEM;
4569
4570         iommu->ir_domain->parent = arch_get_ir_parent_domain();
4571         iommu->msi_domain = arch_create_remap_msi_irq_domain(iommu->ir_domain,
4572                                                              "AMD-IR-MSI",
4573                                                              iommu->index);
4574         return 0;
4575 }
4576
4577 int amd_iommu_update_ga(int cpu, bool is_run, void *data)
4578 {
4579         unsigned long flags;
4580         struct amd_iommu *iommu;
4581         struct irq_remap_table *table;
4582         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4583         int devid = ir_data->irq_2_irte.devid;
4584         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4585         struct irte_ga *ref = (struct irte_ga *) ir_data->ref;
4586
4587         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4588             !ref || !entry || !entry->lo.fields_vapic.guest_mode)
4589                 return 0;
4590
4591         iommu = amd_iommu_rlookup_table[devid];
4592         if (!iommu)
4593                 return -ENODEV;
4594
4595         table = get_irq_table(devid);
4596         if (!table)
4597                 return -ENODEV;
4598
4599         raw_spin_lock_irqsave(&table->lock, flags);
4600
4601         if (ref->lo.fields_vapic.guest_mode) {
4602                 if (cpu >= 0) {
4603                         ref->lo.fields_vapic.destination =
4604                                                 APICID_TO_IRTE_DEST_LO(cpu);
4605                         ref->hi.fields.destination =
4606                                                 APICID_TO_IRTE_DEST_HI(cpu);
4607                 }
4608                 ref->lo.fields_vapic.is_run = is_run;
4609                 barrier();
4610         }
4611
4612         raw_spin_unlock_irqrestore(&table->lock, flags);
4613
4614         iommu_flush_irt(iommu, devid);
4615         iommu_completion_wait(iommu);
4616         return 0;
4617 }
4618 EXPORT_SYMBOL(amd_iommu_update_ga);
4619 #endif