drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include "amdgpu_ctx.h"
  32
  33 #include <linux/atomic.h>
  34 #include <linux/wait.h>
  35 #include <linux/list.h>
  36 #include <linux/kref.h>
  37 #include <linux/rbtree.h>
  38 #include <linux/hashtable.h>
  39 #include <linux/dma-fence.h>
  40
  41 #include <drm/ttm/ttm_bo_api.h>
  42 #include <drm/ttm/ttm_bo_driver.h>
  43 #include <drm/ttm/ttm_placement.h>
  44 #include <drm/ttm/ttm_module.h>
  45 #include <drm/ttm/ttm_execbuf_util.h>
  46
  47 #include <drm/amdgpu_drm.h>
  48 #include <drm/drm_gem.h>
  49 #include <drm/drm_ioctl.h>
  50 #include <drm/gpu_scheduler.h>
  51
  52 #include <kgd_kfd_interface.h>
  53 #include "dm_pp_interface.h"
  54 #include "kgd_pp_interface.h"
  55
  56 #include "amd_shared.h"
  57 #include "amdgpu_mode.h"
  58 #include "amdgpu_ih.h"
  59 #include "amdgpu_irq.h"
  60 #include "amdgpu_ucode.h"
  61 #include "amdgpu_ttm.h"
  62 #include "amdgpu_psp.h"
  63 #include "amdgpu_gds.h"
  64 #include "amdgpu_sync.h"
  65 #include "amdgpu_ring.h"
  66 #include "amdgpu_vm.h"
  67 #include "amdgpu_dpm.h"
  68 #include "amdgpu_acp.h"
  69 #include "amdgpu_uvd.h"
  70 #include "amdgpu_vce.h"
  71 #include "amdgpu_vcn.h"
  72 #include "amdgpu_mn.h"
  73 #include "amdgpu_gmc.h"
  74 #include "amdgpu_gfx.h"
  75 #include "amdgpu_sdma.h"
  76 #include "amdgpu_dm.h"
  77 #include "amdgpu_virt.h"
  78 #include "amdgpu_csa.h"
  79 #include "amdgpu_gart.h"
  80 #include "amdgpu_debugfs.h"
  81 #include "amdgpu_job.h"
  82 #include "amdgpu_bo_list.h"
  83 #include "amdgpu_gem.h"
  84 #include "amdgpu_doorbell.h"
  85 #include "amdgpu_amdkfd.h"
  86 #include "amdgpu_smu.h"
  87 #include "amdgpu_discovery.h"
  88 #include "amdgpu_mes.h"
  89 #include "amdgpu_umc.h"
  90
  91 #define MAX_GPU_INSTANCE                16
  92
  93 struct amdgpu_gpu_instance
  94 {
  95         struct amdgpu_device            *adev;
  96         int                             mgpu_fan_enabled;
  97 };
  98
  99 struct amdgpu_mgpu_info
 100 {
 101         struct amdgpu_gpu_instance      gpu_ins[MAX_GPU_INSTANCE];
 102         struct mutex                    mutex;
 103         uint32_t                        num_gpu;
 104         uint32_t                        num_dgpu;
 105         uint32_t                        num_apu;
 106 };
 107
 108 /*
 109  * Modules parameters.
 110  */
 111 extern int amdgpu_modeset;
 112 extern int amdgpu_vram_limit;
 113 extern int amdgpu_vis_vram_limit;
 114 extern int amdgpu_gart_size;
 115 extern int amdgpu_gtt_size;
 116 extern int amdgpu_moverate;
 117 extern int amdgpu_benchmarking;
 118 extern int amdgpu_testing;
 119 extern int amdgpu_audio;
 120 extern int amdgpu_disp_priority;
 121 extern int amdgpu_hw_i2c;
 122 extern int amdgpu_pcie_gen2;
 123 extern int amdgpu_msi;
 124 extern int amdgpu_dpm;
 125 extern int amdgpu_fw_load_type;
 126 extern int amdgpu_aspm;
 127 extern int amdgpu_runtime_pm;
 128 extern uint amdgpu_ip_block_mask;
 129 extern int amdgpu_bapm;
 130 extern int amdgpu_deep_color;
 131 extern int amdgpu_vm_size;
 132 extern int amdgpu_vm_block_size;
 133 extern int amdgpu_vm_fragment_size;
 134 extern int amdgpu_vm_fault_stop;
 135 extern int amdgpu_vm_debug;
 136 extern int amdgpu_vm_update_mode;
 137 extern int amdgpu_dc;
 138 extern int amdgpu_sched_jobs;
 139 extern int amdgpu_sched_hw_submission;
 140 extern uint amdgpu_pcie_gen_cap;
 141 extern uint amdgpu_pcie_lane_cap;
 142 extern uint amdgpu_cg_mask;
 143 extern uint amdgpu_pg_mask;
 144 extern uint amdgpu_sdma_phase_quantum;
 145 extern char *amdgpu_disable_cu;
 146 extern char *amdgpu_virtual_display;
 147 extern uint amdgpu_pp_feature_mask;
 148 extern int amdgpu_ngg;
 149 extern int amdgpu_prim_buf_per_se;
 150 extern int amdgpu_pos_buf_per_se;
 151 extern int amdgpu_cntl_sb_buf_per_se;
 152 extern int amdgpu_param_buf_per_se;
 153 extern int amdgpu_job_hang_limit;
 154 extern int amdgpu_lbpw;
 155 extern int amdgpu_compute_multipipe;
 156 extern int amdgpu_gpu_recovery;
 157 extern int amdgpu_emu_mode;
 158 extern uint amdgpu_smu_memory_pool_size;
 159 extern uint amdgpu_dc_feature_mask;
 160 extern uint amdgpu_dm_abm_level;
 161 extern struct amdgpu_mgpu_info mgpu_info;
 162 extern int amdgpu_ras_enable;
 163 extern uint amdgpu_ras_mask;
 164 extern int amdgpu_async_gfx_ring;
 165 extern int amdgpu_mcbp;
 166 extern int amdgpu_discovery;
 167 extern int amdgpu_mes;
 168 extern int amdgpu_noretry;
 169
 170 #ifdef CONFIG_DRM_AMDGPU_SI
 171 extern int amdgpu_si_support;
 172 #endif
 173 #ifdef CONFIG_DRM_AMDGPU_CIK
 174 extern int amdgpu_cik_support;
 175 #endif
 176
 177 #define AMDGPU_VM_MAX_NUM_CTX                   4096
 178 #define AMDGPU_SG_THRESHOLD                     (256*1024*1024)
 179 #define AMDGPU_DEFAULT_GTT_SIZE_MB              3072ULL /* 3GB by default */
 180 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
 181 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 182 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 183 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
 184 #define AMDGPU_IB_POOL_SIZE                     16
 185 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 186 #define AMDGPUFB_CONN_LIMIT                     4
 187 #define AMDGPU_BIOS_NUM_SCRATCH                 16
 188
 189 /* hard reset data */
 190 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 191
 192 /* reset flags */
 193 #define AMDGPU_RESET_GFX                        (1 << 0)
 194 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 195 #define AMDGPU_RESET_DMA                        (1 << 2)
 196 #define AMDGPU_RESET_CP                         (1 << 3)
 197 #define AMDGPU_RESET_GRBM                       (1 << 4)
 198 #define AMDGPU_RESET_DMA1                       (1 << 5)
 199 #define AMDGPU_RESET_RLC                        (1 << 6)
 200 #define AMDGPU_RESET_SEM                        (1 << 7)
 201 #define AMDGPU_RESET_IH                         (1 << 8)
 202 #define AMDGPU_RESET_VMC                        (1 << 9)
 203 #define AMDGPU_RESET_MC                         (1 << 10)
 204 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 205 #define AMDGPU_RESET_UVD                        (1 << 12)
 206 #define AMDGPU_RESET_VCE                        (1 << 13)
 207 #define AMDGPU_RESET_VCE1                       (1 << 14)
 208
 209 /* max cursor sizes (in pixels) */
 210 #define CIK_CURSOR_WIDTH 128
 211 #define CIK_CURSOR_HEIGHT 128
 212
 213 struct amdgpu_device;
 214 struct amdgpu_ib;
 215 struct amdgpu_cs_parser;
 216 struct amdgpu_job;
 217 struct amdgpu_irq_src;
 218 struct amdgpu_fpriv;
 219 struct amdgpu_bo_va_mapping;
 220 struct amdgpu_atif;
 221 struct kfd_vm_fault_info;
 222
 223 enum amdgpu_cp_irq {
 224         AMDGPU_CP_IRQ_GFX_ME0_PIPE0_EOP = 0,
 225         AMDGPU_CP_IRQ_GFX_ME0_PIPE1_EOP,
 226         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 227         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 228         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 229         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 230         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 231         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 232         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 233         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 234
 235         AMDGPU_CP_IRQ_LAST
 236 };
 237
 238 enum amdgpu_thermal_irq {
 239         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 240         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 241
 242         AMDGPU_THERMAL_IRQ_LAST
 243 };
 244
 245 enum amdgpu_kiq_irq {
 246         AMDGPU_CP_KIQ_IRQ_DRIVER0 = 0,
 247         AMDGPU_CP_KIQ_IRQ_LAST
 248 };
 249
 250 #define MAX_KIQ_REG_WAIT       5000 /* in usecs, 5ms */
 251 #define MAX_KIQ_REG_BAILOUT_INTERVAL   5 /* in msecs, 5ms */
 252 #define MAX_KIQ_REG_TRY 80 /* 20 -> 80 */
 253
 254 int amdgpu_device_ip_set_clockgating_state(void *dev,
 255                                            enum amd_ip_block_type block_type,
 256                                            enum amd_clockgating_state state);
 257 int amdgpu_device_ip_set_powergating_state(void *dev,
 258                                            enum amd_ip_block_type block_type,
 259                                            enum amd_powergating_state state);
 260 void amdgpu_device_ip_get_clockgating_state(struct amdgpu_device *adev,
 261                                             u32 *flags);
 262 int amdgpu_device_ip_wait_for_idle(struct amdgpu_device *adev,
 263                                    enum amd_ip_block_type block_type);
 264 bool amdgpu_device_ip_is_idle(struct amdgpu_device *adev,
 265                               enum amd_ip_block_type block_type);
 266
 267 #define AMDGPU_MAX_IP_NUM 16
 268
 269 struct amdgpu_ip_block_status {
 270         bool valid;
 271         bool sw;
 272         bool hw;
 273         bool late_initialized;
 274         bool hang;
 275 };
 276
 277 struct amdgpu_ip_block_version {
 278         const enum amd_ip_block_type type;
 279         const u32 major;
 280         const u32 minor;
 281         const u32 rev;
 282         const struct amd_ip_funcs *funcs;
 283 };
 284
 285 struct amdgpu_ip_block {
 286         struct amdgpu_ip_block_status status;
 287         const struct amdgpu_ip_block_version *version;
 288 };
 289
 290 int amdgpu_device_ip_block_version_cmp(struct amdgpu_device *adev,
 291                                        enum amd_ip_block_type type,
 292                                        u32 major, u32 minor);
 293
 294 struct amdgpu_ip_block *
 295 amdgpu_device_ip_get_ip_block(struct amdgpu_device *adev,
 296                               enum amd_ip_block_type type);
 297
 298 int amdgpu_device_ip_block_add(struct amdgpu_device *adev,
 299                                const struct amdgpu_ip_block_version *ip_block_version);
 300
 301 /*
 302  * BIOS.
 303  */
 304 bool amdgpu_get_bios(struct amdgpu_device *adev);
 305 bool amdgpu_read_bios(struct amdgpu_device *adev);
 306
 307 /*
 308  * Clocks
 309  */
 310
 311 #define AMDGPU_MAX_PPLL 3
 312
 313 struct amdgpu_clock {
 314         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 315         struct amdgpu_pll spll;
 316         struct amdgpu_pll mpll;
 317         /* 10 Khz units */
 318         uint32_t default_mclk;
 319         uint32_t default_sclk;
 320         uint32_t default_dispclk;
 321         uint32_t current_dispclk;
 322         uint32_t dp_extclk;
 323         uint32_t max_pixel_clock;
 324 };
 325
 326 /* sub-allocation manager, it has to be protected by another lock.
 327  * By conception this is an helper for other part of the driver
 328  * like the indirect buffer or semaphore, which both have their
 329  * locking.
 330  *
 331  * Principe is simple, we keep a list of sub allocation in offset
 332  * order (first entry has offset == 0, last entry has the highest
 333  * offset).
 334  *
 335  * When allocating new object we first check if there is room at
 336  * the end total_size - (last_object_offset + last_object_size) >=
 337  * alloc_size. If so we allocate new object there.
 338  *
 339  * When there is not enough room at the end, we start waiting for
 340  * each sub object until we reach object_offset+object_size >=
 341  * alloc_size, this object then become the sub object we return.
 342  *
 343  * Alignment can't be bigger than page size.
 344  *
 345  * Hole are not considered for allocation to keep things simple.
 346  * Assumption is that there won't be hole (all object on same
 347  * alignment).
 348  */
 349
 350 #define AMDGPU_SA_NUM_FENCE_LISTS       32
 351
 352 struct amdgpu_sa_manager {
 353         wait_queue_head_t       wq;
 354         struct amdgpu_bo        *bo;
 355         struct list_head        *hole;
 356         struct list_head        flist[AMDGPU_SA_NUM_FENCE_LISTS];
 357         struct list_head        olist;
 358         unsigned                size;
 359         uint64_t                gpu_addr;
 360         void                    *cpu_ptr;
 361         uint32_t                domain;
 362         uint32_t                align;
 363 };
 364
 365 /* sub-allocation buffer */
 366 struct amdgpu_sa_bo {
 367         struct list_head                olist;
 368         struct list_head                flist;
 369         struct amdgpu_sa_manager        *manager;
 370         unsigned                        soffset;
 371         unsigned                        eoffset;
 372         struct dma_fence                *fence;
 373 };
 374
 375 int amdgpu_fence_slab_init(void);
 376 void amdgpu_fence_slab_fini(void);
 377
 378 /*
 379  * IRQS.
 380  */
 381
 382 struct amdgpu_flip_work {
 383         struct delayed_work             flip_work;
 384         struct work_struct              unpin_work;
 385         struct amdgpu_device            *adev;
 386         int                             crtc_id;
 387         u32                             target_vblank;
 388         uint64_t                        base;
 389         struct drm_pending_vblank_event *event;
 390         struct amdgpu_bo                *old_abo;
 391         struct dma_fence                *excl;
 392         unsigned                        shared_count;
 393         struct dma_fence                **shared;
 394         struct dma_fence_cb             cb;
 395         bool                            async;
 396 };
 397
 398
 399 /*
 400  * CP & rings.
 401  */
 402
 403 struct amdgpu_ib {
 404         struct amdgpu_sa_bo             *sa_bo;
 405         uint32_t                        length_dw;
 406         uint64_t                        gpu_addr;
 407         uint32_t                        *ptr;
 408         uint32_t                        flags;
 409 };
 410
 411 extern const struct drm_sched_backend_ops amdgpu_sched_ops;
 412
 413 /*
 414  * file private structure
 415  */
 416
 417 struct amdgpu_fpriv {
 418         struct amdgpu_vm        vm;
 419         struct amdgpu_bo_va     *prt_va;
 420         struct amdgpu_bo_va     *csa_va;
 421         struct mutex            bo_list_lock;
 422         struct idr              bo_list_handles;
 423         struct amdgpu_ctx_mgr   ctx_mgr;
 424 };
 425
 426 int amdgpu_file_to_fpriv(struct file *filp, struct amdgpu_fpriv **fpriv);
 427 int amdgpu_device_get_job_timeout_settings(struct amdgpu_device *adev);
 428
 429 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 430                   unsigned size, struct amdgpu_ib *ib);
 431 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
 432                     struct dma_fence *f);
 433 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
 434                        struct amdgpu_ib *ibs, struct amdgpu_job *job,
 435                        struct dma_fence **f);
 436 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
 437 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
 438 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
 439
 440 /*
 441  * CS.
 442  */
 443 struct amdgpu_cs_chunk {
 444         uint32_t                chunk_id;
 445         uint32_t                length_dw;
 446         void                    *kdata;
 447 };
 448
 449 struct amdgpu_cs_post_dep {
 450         struct drm_syncobj *syncobj;
 451         struct dma_fence_chain *chain;
 452         u64 point;
 453 };
 454
 455 struct amdgpu_cs_parser {
 456         struct amdgpu_device    *adev;
 457         struct drm_file         *filp;
 458         struct amdgpu_ctx       *ctx;
 459
 460         /* chunks */
 461         unsigned                nchunks;
 462         struct amdgpu_cs_chunk  *chunks;
 463
 464         /* scheduler job object */
 465         struct amdgpu_job       *job;
 466         struct drm_sched_entity *entity;
 467
 468         /* buffer objects */
 469         struct ww_acquire_ctx           ticket;
 470         struct amdgpu_bo_list           *bo_list;
 471         struct amdgpu_mn                *mn;
 472         struct amdgpu_bo_list_entry     vm_pd;
 473         struct list_head                validated;
 474         struct dma_fence                *fence;
 475         uint64_t                        bytes_moved_threshold;
 476         uint64_t                        bytes_moved_vis_threshold;
 477         uint64_t                        bytes_moved;
 478         uint64_t                        bytes_moved_vis;
 479         struct amdgpu_bo_list_entry     *evictable;
 480
 481         /* user fence */
 482         struct amdgpu_bo_list_entry     uf_entry;
 483
 484         unsigned                        num_post_deps;
 485         struct amdgpu_cs_post_dep       *post_deps;
 486 };
 487
 488 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p,
 489                                       uint32_t ib_idx, int idx)
 490 {
 491         return p->job->ibs[ib_idx].ptr[idx];
 492 }
 493
 494 static inline void amdgpu_set_ib_value(struct amdgpu_cs_parser *p,
 495                                        uint32_t ib_idx, int idx,
 496                                        uint32_t value)
 497 {
 498         p->job->ibs[ib_idx].ptr[idx] = value;
 499 }
 500
 501 /*
 502  * Writeback
 503  */
 504 #define AMDGPU_MAX_WB 128       /* Reserve at most 128 WB slots for amdgpu-owned rings. */
 505
 506 struct amdgpu_wb {
 507         struct amdgpu_bo        *wb_obj;
 508         volatile uint32_t       *wb;
 509         uint64_t                gpu_addr;
 510         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
 511         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
 512 };
 513
 514 int amdgpu_device_wb_get(struct amdgpu_device *adev, u32 *wb);
 515 void amdgpu_device_wb_free(struct amdgpu_device *adev, u32 wb);
 516
 517 /*
 518  * Benchmarking
 519  */
 520 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
 521
 522
 523 /*
 524  * Testing
 525  */
 526 void amdgpu_test_moves(struct amdgpu_device *adev);
 527
 528 /*
 529  * ASIC specific register table accessible by UMD
 530  */
 531 struct amdgpu_allowed_register_entry {
 532         uint32_t reg_offset;
 533         bool grbm_indexed;
 534 };
 535
 536 enum amd_reset_method {
 537         AMD_RESET_METHOD_LEGACY = 0,
 538         AMD_RESET_METHOD_MODE0,
 539         AMD_RESET_METHOD_MODE1,
 540         AMD_RESET_METHOD_MODE2,
 541         AMD_RESET_METHOD_BACO
 542 };
 543
 544 /*
 545  * ASIC specific functions.
 546  */
 547 struct amdgpu_asic_funcs {
 548         bool (*read_disabled_bios)(struct amdgpu_device *adev);
 549         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
 550                                    u8 *bios, u32 length_bytes);
 551         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
 552                              u32 sh_num, u32 reg_offset, u32 *value);
 553         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
 554         int (*reset)(struct amdgpu_device *adev);
 555         enum amd_reset_method (*reset_method)(struct amdgpu_device *adev);
 556         /* get the reference clock */
 557         u32 (*get_xclk)(struct amdgpu_device *adev);
 558         /* MM block clocks */
 559         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
 560         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
 561         /* static power management */
 562         int (*get_pcie_lanes)(struct amdgpu_device *adev);
 563         void (*set_pcie_lanes)(struct amdgpu_device *adev, int lanes);
 564         /* get config memsize register */
 565         u32 (*get_config_memsize)(struct amdgpu_device *adev);
 566         /* flush hdp write queue */
 567         void (*flush_hdp)(struct amdgpu_device *adev, struct amdgpu_ring *ring);
 568         /* invalidate hdp read cache */
 569         void (*invalidate_hdp)(struct amdgpu_device *adev,
 570                                struct amdgpu_ring *ring);
 571         /* check if the asic needs a full reset of if soft reset will work */
 572         bool (*need_full_reset)(struct amdgpu_device *adev);
 573         /* initialize doorbell layout for specific asic*/
 574         void (*init_doorbell_index)(struct amdgpu_device *adev);
 575         /* PCIe bandwidth usage */
 576         void (*get_pcie_usage)(struct amdgpu_device *adev, uint64_t *count0,
 577                                uint64_t *count1);
 578         /* do we need to reset the asic at init time (e.g., kexec) */
 579         bool (*need_reset_on_init)(struct amdgpu_device *adev);
 580         /* PCIe replay counter */
 581         uint64_t (*get_pcie_replay_count)(struct amdgpu_device *adev);
 582 };
 583
 584 /*
 585  * IOCTL.
 586  */
 587 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
 588                                 struct drm_file *filp);
 589
 590 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 591 int amdgpu_cs_fence_to_handle_ioctl(struct drm_device *dev, void *data,
 592                                     struct drm_file *filp);
 593 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 594 int amdgpu_cs_wait_fences_ioctl(struct drm_device *dev, void *data,
 595                                 struct drm_file *filp);
 596
 597 /* VRAM scratch page for HDP bug, default vram page */
 598 struct amdgpu_vram_scratch {
 599         struct amdgpu_bo                *robj;
 600         volatile uint32_t               *ptr;
 601         u64                             gpu_addr;
 602 };
 603
 604 /*
 605  * ACPI
 606  */
 607 struct amdgpu_atcs_functions {
 608         bool get_ext_state;
 609         bool pcie_perf_req;
 610         bool pcie_dev_rdy;
 611         bool pcie_bus_width;
 612 };
 613
 614 struct amdgpu_atcs {
 615         struct amdgpu_atcs_functions functions;
 616 };
 617
 618 /*
 619  * Firmware VRAM reservation
 620  */
 621 struct amdgpu_fw_vram_usage {
 622         u64 start_offset;
 623         u64 size;
 624         struct amdgpu_bo *reserved_bo;
 625         void *va;
 626 };
 627
 628 /*
 629  * CGS
 630  */
 631 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
 632 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
 633
 634 /*
 635  * Core structure, functions and helpers.
 636  */
 637 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
 638 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
 639
 640 typedef uint64_t (*amdgpu_rreg64_t)(struct amdgpu_device*, uint32_t);
 641 typedef void (*amdgpu_wreg64_t)(struct amdgpu_device*, uint32_t, uint64_t);
 642
 643 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
 644 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
 645
 646
 647 /*
 648  * amdgpu nbio functions
 649  *
 650  */
 651 struct nbio_hdp_flush_reg {
 652         u32 ref_and_mask_cp0;
 653         u32 ref_and_mask_cp1;
 654         u32 ref_and_mask_cp2;
 655         u32 ref_and_mask_cp3;
 656         u32 ref_and_mask_cp4;
 657         u32 ref_and_mask_cp5;
 658         u32 ref_and_mask_cp6;
 659         u32 ref_and_mask_cp7;
 660         u32 ref_and_mask_cp8;
 661         u32 ref_and_mask_cp9;
 662         u32 ref_and_mask_sdma0;
 663         u32 ref_and_mask_sdma1;
 664         u32 ref_and_mask_sdma2;
 665         u32 ref_and_mask_sdma3;
 666         u32 ref_and_mask_sdma4;
 667         u32 ref_and_mask_sdma5;
 668         u32 ref_and_mask_sdma6;
 669         u32 ref_and_mask_sdma7;
 670 };
 671
 672 struct amdgpu_mmio_remap {
 673         u32 reg_offset;
 674         resource_size_t bus_addr;
 675 };
 676
 677 struct amdgpu_nbio_funcs {
 678         const struct nbio_hdp_flush_reg *hdp_flush_reg;
 679         u32 (*get_hdp_flush_req_offset)(struct amdgpu_device *adev);
 680         u32 (*get_hdp_flush_done_offset)(struct amdgpu_device *adev);
 681         u32 (*get_pcie_index_offset)(struct amdgpu_device *adev);
 682         u32 (*get_pcie_data_offset)(struct amdgpu_device *adev);
 683         u32 (*get_rev_id)(struct amdgpu_device *adev);
 684         void (*mc_access_enable)(struct amdgpu_device *adev, bool enable);
 685         void (*hdp_flush)(struct amdgpu_device *adev, struct amdgpu_ring *ring);
 686         u32 (*get_memsize)(struct amdgpu_device *adev);
 687         void (*sdma_doorbell_range)(struct amdgpu_device *adev, int instance,
 688                         bool use_doorbell, int doorbell_index, int doorbell_size);
 689         void (*vcn_doorbell_range)(struct amdgpu_device *adev, bool use_doorbell,
 690                                    int doorbell_index, int instance);
 691         void (*enable_doorbell_aperture)(struct amdgpu_device *adev,
 692                                          bool enable);
 693         void (*enable_doorbell_selfring_aperture)(struct amdgpu_device *adev,
 694                                                   bool enable);
 695         void (*ih_doorbell_range)(struct amdgpu_device *adev,
 696                                   bool use_doorbell, int doorbell_index);
 697         void (*update_medium_grain_clock_gating)(struct amdgpu_device *adev,
 698                                                  bool enable);
 699         void (*update_medium_grain_light_sleep)(struct amdgpu_device *adev,
 700                                                 bool enable);
 701         void (*get_clockgating_state)(struct amdgpu_device *adev,
 702                                       u32 *flags);
 703         void (*ih_control)(struct amdgpu_device *adev);
 704         void (*init_registers)(struct amdgpu_device *adev);
 705         void (*detect_hw_virt)(struct amdgpu_device *adev);
 706         void (*remap_hdp_registers)(struct amdgpu_device *adev);
 707 };
 708
 709 struct amdgpu_df_funcs {
 710         void (*sw_init)(struct amdgpu_device *adev);
 711         void (*enable_broadcast_mode)(struct amdgpu_device *adev,
 712                                       bool enable);
 713         u32 (*get_fb_channel_number)(struct amdgpu_device *adev);
 714         u32 (*get_hbm_channel_number)(struct amdgpu_device *adev);
 715         void (*update_medium_grain_clock_gating)(struct amdgpu_device *adev,
 716                                                  bool enable);
 717         void (*get_clockgating_state)(struct amdgpu_device *adev,
 718                                       u32 *flags);
 719         void (*enable_ecc_force_par_wr_rmw)(struct amdgpu_device *adev,
 720                                             bool enable);
 721         int (*pmc_start)(struct amdgpu_device *adev, uint64_t config,
 722                                          int is_enable);
 723         int (*pmc_stop)(struct amdgpu_device *adev, uint64_t config,
 724                                          int is_disable);
 725         void (*pmc_get_count)(struct amdgpu_device *adev, uint64_t config,
 726                                          uint64_t *count);
 727         uint64_t (*get_fica)(struct amdgpu_device *adev, uint32_t ficaa_val);
 728         void (*set_fica)(struct amdgpu_device *adev, uint32_t ficaa_val,
 729                          uint32_t ficadl_val, uint32_t ficadh_val);
 730 };
 731 /* Define the HW IP blocks will be used in driver , add more if necessary */
 732 enum amd_hw_ip_block_type {
 733         GC_HWIP = 1,
 734         HDP_HWIP,
 735         SDMA0_HWIP,
 736         SDMA1_HWIP,
 737         SDMA2_HWIP,
 738         SDMA3_HWIP,
 739         SDMA4_HWIP,
 740         SDMA5_HWIP,
 741         SDMA6_HWIP,
 742         SDMA7_HWIP,
 743         MMHUB_HWIP,
 744         ATHUB_HWIP,
 745         NBIO_HWIP,
 746         MP0_HWIP,
 747         MP1_HWIP,
 748         UVD_HWIP,
 749         VCN_HWIP = UVD_HWIP,
 750         VCE_HWIP,
 751         DF_HWIP,
 752         DCE_HWIP,
 753         OSSSYS_HWIP,
 754         SMUIO_HWIP,
 755         PWR_HWIP,
 756         NBIF_HWIP,
 757         THM_HWIP,
 758         CLK_HWIP,
 759         UMC_HWIP,
 760         RSMU_HWIP,
 761         MAX_HWIP
 762 };
 763
 764 #define HWIP_MAX_INSTANCE       8
 765
 766 struct amd_powerplay {
 767         void *pp_handle;
 768         const struct amd_pm_funcs *pp_funcs;
 769 };
 770
 771 #define AMDGPU_RESET_MAGIC_NUM 64
 772 #define AMDGPU_MAX_DF_PERFMONS 4
 773 struct amdgpu_device {
 774         struct device                   *dev;
 775         struct drm_device               *ddev;
 776         struct pci_dev                  *pdev;
 777
 778 #ifdef CONFIG_DRM_AMD_ACP
 779         struct amdgpu_acp               acp;
 780 #endif
 781
 782         /* ASIC */
 783         enum amd_asic_type              asic_type;
 784         uint32_t                        family;
 785         uint32_t                        rev_id;
 786         uint32_t                        external_rev_id;
 787         unsigned long                   flags;
 788         int                             usec_timeout;
 789         const struct amdgpu_asic_funcs  *asic_funcs;
 790         bool                            shutdown;
 791         bool                            need_dma32;
 792         bool                            need_swiotlb;
 793         bool                            accel_working;
 794         struct notifier_block           acpi_nb;
 795         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
 796         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
 797         unsigned                        debugfs_count;
 798 #if defined(CONFIG_DEBUG_FS)
 799         struct dentry                   *debugfs_preempt;
 800         struct dentry                   *debugfs_regs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
 801 #endif
 802         struct amdgpu_atif              *atif;
 803         struct amdgpu_atcs              atcs;
 804         struct mutex                    srbm_mutex;
 805         /* GRBM index mutex. Protects concurrent access to GRBM index */
 806         struct mutex                    grbm_idx_mutex;
 807         struct dev_pm_domain            vga_pm_domain;
 808         bool                            have_disp_power_ref;
 809         bool                            have_atomics_support;
 810
 811         /* BIOS */
 812         bool                            is_atom_fw;
 813         uint8_t                         *bios;
 814         uint32_t                        bios_size;
 815         struct amdgpu_bo                *stolen_vga_memory;
 816         uint32_t                        bios_scratch_reg_offset;
 817         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
 818
 819         /* Register/doorbell mmio */
 820         resource_size_t                 rmmio_base;
 821         resource_size_t                 rmmio_size;
 822         void __iomem                    *rmmio;
 823         /* protects concurrent MM_INDEX/DATA based register access */
 824         spinlock_t mmio_idx_lock;
 825         struct amdgpu_mmio_remap        rmmio_remap;
 826         /* protects concurrent SMC based register access */
 827         spinlock_t smc_idx_lock;
 828         amdgpu_rreg_t                   smc_rreg;
 829         amdgpu_wreg_t                   smc_wreg;
 830         /* protects concurrent PCIE register access */
 831         spinlock_t pcie_idx_lock;
 832         amdgpu_rreg_t                   pcie_rreg;
 833         amdgpu_wreg_t                   pcie_wreg;
 834         amdgpu_rreg_t                   pciep_rreg;
 835         amdgpu_wreg_t                   pciep_wreg;
 836         amdgpu_rreg64_t                 pcie_rreg64;
 837         amdgpu_wreg64_t                 pcie_wreg64;
 838         /* protects concurrent UVD register access */
 839         spinlock_t uvd_ctx_idx_lock;
 840         amdgpu_rreg_t                   uvd_ctx_rreg;
 841         amdgpu_wreg_t                   uvd_ctx_wreg;
 842         /* protects concurrent DIDT register access */
 843         spinlock_t didt_idx_lock;
 844         amdgpu_rreg_t                   didt_rreg;
 845         amdgpu_wreg_t                   didt_wreg;
 846         /* protects concurrent gc_cac register access */
 847         spinlock_t gc_cac_idx_lock;
 848         amdgpu_rreg_t                   gc_cac_rreg;
 849         amdgpu_wreg_t                   gc_cac_wreg;
 850         /* protects concurrent se_cac register access */
 851         spinlock_t se_cac_idx_lock;
 852         amdgpu_rreg_t                   se_cac_rreg;
 853         amdgpu_wreg_t                   se_cac_wreg;
 854         /* protects concurrent ENDPOINT (audio) register access */
 855         spinlock_t audio_endpt_idx_lock;
 856         amdgpu_block_rreg_t             audio_endpt_rreg;
 857         amdgpu_block_wreg_t             audio_endpt_wreg;
 858         void __iomem                    *rio_mem;
 859         resource_size_t                 rio_mem_size;
 860         struct amdgpu_doorbell          doorbell;
 861
 862         /* clock/pll info */
 863         struct amdgpu_clock            clock;
 864
 865         /* MC */
 866         struct amdgpu_gmc               gmc;
 867         struct amdgpu_gart              gart;
 868         dma_addr_t                      dummy_page_addr;
 869         struct amdgpu_vm_manager        vm_manager;
 870         struct amdgpu_vmhub             vmhub[AMDGPU_MAX_VMHUBS];
 871         unsigned                        num_vmhubs;
 872
 873         /* memory management */
 874         struct amdgpu_mman              mman;
 875         struct amdgpu_vram_scratch      vram_scratch;
 876         struct amdgpu_wb                wb;
 877         atomic64_t                      num_bytes_moved;
 878         atomic64_t                      num_evictions;
 879         atomic64_t                      num_vram_cpu_page_faults;
 880         atomic_t                        gpu_reset_counter;
 881         atomic_t                        vram_lost_counter;
 882
 883         /* data for buffer migration throttling */
 884         struct {
 885                 spinlock_t              lock;
 886                 s64                     last_update_us;
 887                 s64                     accum_us; /* accumulated microseconds */
 888                 s64                     accum_us_vis; /* for visible VRAM */
 889                 u32                     log2_max_MBps;
 890         } mm_stats;
 891
 892         /* display */
 893         bool                            enable_virtual_display;
 894         struct amdgpu_mode_info         mode_info;
 895         /* For pre-DCE11. DCE11 and later are in "struct amdgpu_device->dm" */
 896         struct work_struct              hotplug_work;
 897         struct amdgpu_irq_src           crtc_irq;
 898         struct amdgpu_irq_src           vupdate_irq;
 899         struct amdgpu_irq_src           pageflip_irq;
 900         struct amdgpu_irq_src           hpd_irq;
 901
 902         /* rings */
 903         u64                             fence_context;
 904         unsigned                        num_rings;
 905         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
 906         bool                            ib_pool_ready;
 907         struct amdgpu_sa_manager        ring_tmp_bo;
 908
 909         /* interrupts */
 910         struct amdgpu_irq               irq;
 911
 912         /* powerplay */
 913         struct amd_powerplay            powerplay;
 914         bool                            pp_force_state_enabled;
 915
 916         /* smu */
 917         struct smu_context              smu;
 918
 919         /* dpm */
 920         struct amdgpu_pm                pm;
 921         u32                             cg_flags;
 922         u32                             pg_flags;
 923
 924         /* gfx */
 925         struct amdgpu_gfx               gfx;
 926
 927         /* sdma */
 928         struct amdgpu_sdma              sdma;
 929
 930         /* uvd */
 931         struct amdgpu_uvd               uvd;
 932
 933         /* vce */
 934         struct amdgpu_vce               vce;
 935
 936         /* vcn */
 937         struct amdgpu_vcn               vcn;
 938
 939         /* firmwares */
 940         struct amdgpu_firmware          firmware;
 941
 942         /* PSP */
 943         struct psp_context              psp;
 944
 945         /* GDS */
 946         struct amdgpu_gds               gds;
 947
 948         /* KFD */
 949         struct amdgpu_kfd_dev           kfd;
 950
 951         /* UMC */
 952         struct amdgpu_umc               umc;
 953
 954         /* display related functionality */
 955         struct amdgpu_display_manager dm;
 956
 957         /* discovery */
 958         uint8_t                         *discovery;
 959
 960         /* mes */
 961         bool                            enable_mes;
 962         struct amdgpu_mes               mes;
 963
 964         struct amdgpu_ip_block          ip_blocks[AMDGPU_MAX_IP_NUM];
 965         int                             num_ip_blocks;
 966         struct mutex    mn_lock;
 967         DECLARE_HASHTABLE(mn_hash, 7);
 968
 969         /* tracking pinned memory */
 970         atomic64_t vram_pin_size;
 971         atomic64_t visible_pin_size;
 972         atomic64_t gart_pin_size;
 973
 974         /* soc15 register offset based on ip, instance and  segment */
 975         uint32_t                *reg_offset[MAX_HWIP][HWIP_MAX_INSTANCE];
 976
 977         const struct amdgpu_nbio_funcs  *nbio_funcs;
 978         const struct amdgpu_df_funcs    *df_funcs;
 979
 980         /* delayed work_func for deferring clockgating during resume */
 981         struct delayed_work     delayed_init_work;
 982
 983         struct amdgpu_virt      virt;
 984         /* firmware VRAM reservation */
 985         struct amdgpu_fw_vram_usage fw_vram_usage;
 986
 987         /* link all shadow bo */
 988         struct list_head                shadow_list;
 989         struct mutex                    shadow_list_lock;
 990         /* keep an lru list of rings by HW IP */
 991         struct list_head                ring_lru_list;
 992         spinlock_t                      ring_lru_list_lock;
 993
 994         /* record hw reset is performed */
 995         bool has_hw_reset;
 996         u8                              reset_magic[AMDGPU_RESET_MAGIC_NUM];
 997
 998         /* s3/s4 mask */
 999         bool                            in_suspend;
1000
1001         /* record last mm index being written through WREG32*/
1002         unsigned long last_mm_index;
1003         bool                            in_gpu_reset;
1004         enum pp_mp1_state               mp1_state;
1005         struct mutex  lock_reset;
1006         struct amdgpu_doorbell_index doorbell_index;
1007
1008         int asic_reset_res;
1009         struct work_struct              xgmi_reset_work;
1010
1011         bool                            in_baco_reset;
1012
1013         long                            gfx_timeout;
1014         long                            sdma_timeout;
1015         long                            video_timeout;
1016         long                            compute_timeout;
1017
1018         uint64_t                        unique_id;
1019         uint64_t        df_perfmon_config_assign_mask[AMDGPU_MAX_DF_PERFMONS];
1020 };
1021
1022 static inline struct amdgpu_device *amdgpu_ttm_adev(struct ttm_bo_device *bdev)
1023 {
1024         return container_of(bdev, struct amdgpu_device, mman.bdev);
1025 }
1026
1027 int amdgpu_device_init(struct amdgpu_device *adev,
1028                        struct drm_device *ddev,
1029                        struct pci_dev *pdev,
1030                        uint32_t flags);
1031 void amdgpu_device_fini(struct amdgpu_device *adev);
1032 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
1033
1034 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
1035                         uint32_t acc_flags);
1036 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
1037                     uint32_t acc_flags);
1038 void amdgpu_mm_wreg8(struct amdgpu_device *adev, uint32_t offset, uint8_t value);
1039 uint8_t amdgpu_mm_rreg8(struct amdgpu_device *adev, uint32_t offset);
1040
1041 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
1042 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
1043
1044 bool amdgpu_device_asic_has_dc_support(enum amd_asic_type asic_type);
1045 bool amdgpu_device_has_dc_support(struct amdgpu_device *adev);
1046
1047 int emu_soc_asic_init(struct amdgpu_device *adev);
1048
1049 /*
1050  * Registers read & write functions.
1051  */
1052
1053 #define AMDGPU_REGS_IDX       (1<<0)
1054 #define AMDGPU_REGS_NO_KIQ    (1<<1)
1055
1056 #define RREG32_NO_KIQ(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_NO_KIQ)
1057 #define WREG32_NO_KIQ(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_NO_KIQ)
1058
1059 #define RREG8(reg) amdgpu_mm_rreg8(adev, (reg))
1060 #define WREG8(reg, v) amdgpu_mm_wreg8(adev, (reg), (v))
1061
1062 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), 0)
1063 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_IDX)
1064 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), 0))
1065 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), 0)
1066 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_IDX)
1067 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1068 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1069 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
1070 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
1071 #define RREG32_PCIE_PORT(reg) adev->pciep_rreg(adev, (reg))
1072 #define WREG32_PCIE_PORT(reg, v) adev->pciep_wreg(adev, (reg), (v))
1073 #define RREG64_PCIE(reg) adev->pcie_rreg64(adev, (reg))
1074 #define WREG64_PCIE(reg, v) adev->pcie_wreg64(adev, (reg), (v))
1075 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
1076 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
1077 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
1078 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
1079 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
1080 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
1081 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
1082 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
1083 #define RREG32_SE_CAC(reg) adev->se_cac_rreg(adev, (reg))
1084 #define WREG32_SE_CAC(reg, v) adev->se_cac_wreg(adev, (reg), (v))
1085 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
1086 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
1087 #define WREG32_P(reg, val, mask)                                \
1088         do {                                                    \
1089                 uint32_t tmp_ = RREG32(reg);                    \
1090                 tmp_ &= (mask);                                 \
1091                 tmp_ |= ((val) & ~(mask));                      \
1092                 WREG32(reg, tmp_);                              \
1093         } while (0)
1094 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
1095 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
1096 #define WREG32_PLL_P(reg, val, mask)                            \
1097         do {                                                    \
1098                 uint32_t tmp_ = RREG32_PLL(reg);                \
1099                 tmp_ &= (mask);                                 \
1100                 tmp_ |= ((val) & ~(mask));                      \
1101                 WREG32_PLL(reg, tmp_);                          \
1102         } while (0)
1103 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
1104 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
1105 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
1106
1107 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
1108 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
1109
1110 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
1111         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
1112          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
1113
1114 #define REG_GET_FIELD(value, reg, field)                                \
1115         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
1116
1117 #define WREG32_FIELD(reg, field, val)   \
1118         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1119
1120 #define WREG32_FIELD_OFFSET(reg, offset, field, val)    \
1121         WREG32(mm##reg + offset, (RREG32(mm##reg + offset) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1122
1123 /*
1124  * BIOS helpers.
1125  */
1126 #define RBIOS8(i) (adev->bios[i])
1127 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1128 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1129
1130 /*
1131  * ASICs macro.
1132  */
1133 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
1134 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
1135 #define amdgpu_asic_reset_method(adev) (adev)->asic_funcs->reset_method((adev))
1136 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
1137 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
1138 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
1139 #define amdgpu_get_pcie_lanes(adev) (adev)->asic_funcs->get_pcie_lanes((adev))
1140 #define amdgpu_set_pcie_lanes(adev, l) (adev)->asic_funcs->set_pcie_lanes((adev), (l))
1141 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
1142 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
1143 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
1144 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
1145 #define amdgpu_asic_get_config_memsize(adev) (adev)->asic_funcs->get_config_memsize((adev))
1146 #define amdgpu_asic_flush_hdp(adev, r) (adev)->asic_funcs->flush_hdp((adev), (r))
1147 #define amdgpu_asic_invalidate_hdp(adev, r) (adev)->asic_funcs->invalidate_hdp((adev), (r))
1148 #define amdgpu_asic_need_full_reset(adev) (adev)->asic_funcs->need_full_reset((adev))
1149 #define amdgpu_asic_init_doorbell_index(adev) (adev)->asic_funcs->init_doorbell_index((adev))
1150 #define amdgpu_asic_get_pcie_usage(adev, cnt0, cnt1) ((adev)->asic_funcs->get_pcie_usage((adev), (cnt0), (cnt1)))
1151 #define amdgpu_asic_need_reset_on_init(adev) (adev)->asic_funcs->need_reset_on_init((adev))
1152 #define amdgpu_asic_get_pcie_replay_count(adev) ((adev)->asic_funcs->get_pcie_replay_count((adev)))
1153
1154 /* Common functions */
1155 bool amdgpu_device_should_recover_gpu(struct amdgpu_device *adev);
1156 int amdgpu_device_gpu_recover(struct amdgpu_device *adev,
1157                               struct amdgpu_job* job);
1158 void amdgpu_device_pci_config_reset(struct amdgpu_device *adev);
1159 bool amdgpu_device_need_post(struct amdgpu_device *adev);
1160
1161 void amdgpu_cs_report_moved_bytes(struct amdgpu_device *adev, u64 num_bytes,
1162                                   u64 num_vis_bytes);
1163 int amdgpu_device_resize_fb_bar(struct amdgpu_device *adev);
1164 void amdgpu_device_program_register_sequence(struct amdgpu_device *adev,
1165                                              const u32 *registers,
1166                                              const u32 array_size);
1167
1168 bool amdgpu_device_is_px(struct drm_device *dev);
1169 bool amdgpu_device_is_peer_accessible(struct amdgpu_device *adev,
1170                                       struct amdgpu_device *peer_adev);
1171
1172 /* atpx handler */
1173 #if defined(CONFIG_VGA_SWITCHEROO)
1174 void amdgpu_register_atpx_handler(void);
1175 void amdgpu_unregister_atpx_handler(void);
1176 bool amdgpu_has_atpx_dgpu_power_cntl(void);
1177 bool amdgpu_is_atpx_hybrid(void);
1178 bool amdgpu_atpx_dgpu_req_power_for_displays(void);
1179 bool amdgpu_has_atpx(void);
1180 #else
1181 static inline void amdgpu_register_atpx_handler(void) {}
1182 static inline void amdgpu_unregister_atpx_handler(void) {}
1183 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
1184 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
1185 static inline bool amdgpu_atpx_dgpu_req_power_for_displays(void) { return false; }
1186 static inline bool amdgpu_has_atpx(void) { return false; }
1187 #endif
1188
1189 #if defined(CONFIG_VGA_SWITCHEROO) && defined(CONFIG_ACPI)
1190 void *amdgpu_atpx_get_dhandle(void);
1191 #else
1192 static inline void *amdgpu_atpx_get_dhandle(void) { return NULL; }
1193 #endif
1194
1195 /*
1196  * KMS
1197  */
1198 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
1199 extern const int amdgpu_max_kms_ioctl;
1200
1201 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
1202 void amdgpu_driver_unload_kms(struct drm_device *dev);
1203 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
1204 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
1205 void amdgpu_driver_postclose_kms(struct drm_device *dev,
1206                                  struct drm_file *file_priv);
1207 int amdgpu_device_ip_suspend(struct amdgpu_device *adev);
1208 int amdgpu_device_suspend(struct drm_device *dev, bool suspend, bool fbcon);
1209 int amdgpu_device_resume(struct drm_device *dev, bool resume, bool fbcon);
1210 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, unsigned int pipe);
1211 int amdgpu_enable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1212 void amdgpu_disable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1213 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
1214                              unsigned long arg);
1215
1216 /*
1217  * functions used by amdgpu_encoder.c
1218  */
1219 struct amdgpu_afmt_acr {
1220         u32 clock;
1221
1222         int n_32khz;
1223         int cts_32khz;
1224
1225         int n_44_1khz;
1226         int cts_44_1khz;
1227
1228         int n_48khz;
1229         int cts_48khz;
1230
1231 };
1232
1233 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
1234
1235 /* amdgpu_acpi.c */
1236 #if defined(CONFIG_ACPI)
1237 int amdgpu_acpi_init(struct amdgpu_device *adev);
1238 void amdgpu_acpi_fini(struct amdgpu_device *adev);
1239 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
1240 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
1241                                                 u8 perf_req, bool advertise);
1242 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
1243
1244 void amdgpu_acpi_get_backlight_caps(struct amdgpu_device *adev,
1245                 struct amdgpu_dm_backlight_caps *caps);
1246 #else
1247 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
1248 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
1249 #endif
1250
1251 int amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
1252                            uint64_t addr, struct amdgpu_bo **bo,
1253                            struct amdgpu_bo_va_mapping **mapping);
1254
1255 #if defined(CONFIG_DRM_AMD_DC)
1256 int amdgpu_dm_display_resume(struct amdgpu_device *adev );
1257 #else
1258 static inline int amdgpu_dm_display_resume(struct amdgpu_device *adev) { return 0; }
1259 #endif
1260
1261
1262 void amdgpu_register_gpu_instance(struct amdgpu_device *adev);
1263 void amdgpu_unregister_gpu_instance(struct amdgpu_device *adev);
1264
1265 #include "amdgpu_object.h"
1266
1267 /* used by df_v3_6.c and amdgpu_pmu.c */
1268 #define AMDGPU_PMU_ATTR(_name, _object)                                 \
1269 static ssize_t                                                          \
1270 _name##_show(struct device *dev,                                        \
1271                                struct device_attribute *attr,           \
1272                                char *page)                              \
1273 {                                                                       \
1274         BUILD_BUG_ON(sizeof(_object) >= PAGE_SIZE - 1);                 \
1275         return sprintf(page, _object "\n");                             \
1276 }                                                                       \
1277                                                                         \
1278 static struct device_attribute pmu_attr_##_name = __ATTR_RO(_name)
1279
1280 #endif
1281