arch/x86/kernel/cpu/mcheck/mce.c

   1 /*
   2  * Machine check handler.
   3  *
   4  * K8 parts Copyright 2002,2003 Andi Kleen, SuSE Labs.
   5  * Rest from unknown author(s).
   6  * 2004 Andi Kleen. Rewrote most of it.
   7  * Copyright 2008 Intel Corporation
   8  * Author: Andi Kleen
   9  */
  10
  11 #define pr_fmt(fmt) KBUILD_MODNAME ": " fmt
  12
  13 #include <linux/thread_info.h>
  14 #include <linux/capability.h>
  15 #include <linux/miscdevice.h>
  16 #include <linux/ratelimit.h>
  17 #include <linux/kallsyms.h>
  18 #include <linux/rcupdate.h>
  19 #include <linux/kobject.h>
  20 #include <linux/uaccess.h>
  21 #include <linux/kdebug.h>
  22 #include <linux/kernel.h>
  23 #include <linux/percpu.h>
  24 #include <linux/string.h>
  25 #include <linux/device.h>
  26 #include <linux/syscore_ops.h>
  27 #include <linux/delay.h>
  28 #include <linux/ctype.h>
  29 #include <linux/sched.h>
  30 #include <linux/sysfs.h>
  31 #include <linux/types.h>
  32 #include <linux/slab.h>
  33 #include <linux/init.h>
  34 #include <linux/kmod.h>
  35 #include <linux/poll.h>
  36 #include <linux/nmi.h>
  37 #include <linux/cpu.h>
  38 #include <linux/ras.h>
  39 #include <linux/smp.h>
  40 #include <linux/fs.h>
  41 #include <linux/mm.h>
  42 #include <linux/debugfs.h>
  43 #include <linux/irq_work.h>
  44 #include <linux/export.h>
  45 #include <linux/jump_label.h>
  46
  47 #include <asm/intel-family.h>
  48 #include <asm/processor.h>
  49 #include <asm/traps.h>
  50 #include <asm/tlbflush.h>
  51 #include <asm/mce.h>
  52 #include <asm/msr.h>
  53 #include <asm/reboot.h>
  54
  55 #include "mce-internal.h"
  56
  57 static DEFINE_MUTEX(mce_log_mutex);
  58
  59 #define CREATE_TRACE_POINTS
  60 #include <trace/events/mce.h>
  61
  62 #define SPINUNIT                100     /* 100ns */
  63
  64 DEFINE_PER_CPU(unsigned, mce_exception_count);
  65
  66 struct mce_bank *mce_banks __read_mostly;
  67 struct mce_vendor_flags mce_flags __read_mostly;
  68
  69 struct mca_config mca_cfg __read_mostly = {
  70         .bootlog  = -1,
  71         /*
  72          * Tolerant levels:
  73          * 0: always panic on uncorrected errors, log corrected errors
  74          * 1: panic or SIGBUS on uncorrected errors, log corrected errors
  75          * 2: SIGBUS or log uncorrected errors (if possible), log corr. errors
  76          * 3: never panic or SIGBUS, log all errors (for testing only)
  77          */
  78         .tolerant = 1,
  79         .monarch_timeout = -1
  80 };
  81
  82 static DEFINE_PER_CPU(struct mce, mces_seen);
  83 static unsigned long mce_need_notify;
  84 static int cpu_missing;
  85
  86 /*
  87  * MCA banks polled by the period polling timer for corrected events.
  88  * With Intel CMCI, this only has MCA banks which do not support CMCI (if any).
  89  */
  90 DEFINE_PER_CPU(mce_banks_t, mce_poll_banks) = {
  91         [0 ... BITS_TO_LONGS(MAX_NR_BANKS)-1] = ~0UL
  92 };
  93
  94 /*
  95  * MCA banks controlled through firmware first for corrected errors.
  96  * This is a global list of banks for which we won't enable CMCI and we
  97  * won't poll. Firmware controls these banks and is responsible for
  98  * reporting corrected errors through GHES. Uncorrected/recoverable
  99  * errors are still notified through a machine check.
 100  */
 101 mce_banks_t mce_banks_ce_disabled;
 102
 103 static struct work_struct mce_work;
 104 static struct irq_work mce_irq_work;
 105
 106 static void (*quirk_no_way_out)(int bank, struct mce *m, struct pt_regs *regs);
 107
 108 /*
 109  * CPU/chipset specific EDAC code can register a notifier call here to print
 110  * MCE errors in a human-readable form.
 111  */
 112 BLOCKING_NOTIFIER_HEAD(x86_mce_decoder_chain);
 113
 114 /* Do initial initialization of a struct mce */
 115 void mce_setup(struct mce *m)
 116 {
 117         memset(m, 0, sizeof(struct mce));
 118         m->cpu = m->extcpu = smp_processor_id();
 119         /* We hope get_seconds stays lockless */
 120         m->time = get_seconds();
 121         m->cpuvendor = boot_cpu_data.x86_vendor;
 122         m->cpuid = cpuid_eax(1);
 123         m->socketid = cpu_data(m->extcpu).phys_proc_id;
 124         m->apicid = cpu_data(m->extcpu).initial_apicid;
 125         rdmsrl(MSR_IA32_MCG_CAP, m->mcgcap);
 126
 127         if (this_cpu_has(X86_FEATURE_INTEL_PPIN))
 128                 rdmsrl(MSR_PPIN, m->ppin);
 129 }
 130
 131 DEFINE_PER_CPU(struct mce, injectm);
 132 EXPORT_PER_CPU_SYMBOL_GPL(injectm);
 133
 134 void mce_log(struct mce *m)
 135 {
 136         if (!mce_gen_pool_add(m))
 137                 irq_work_queue(&mce_irq_work);
 138 }
 139
 140 void mce_inject_log(struct mce *m)
 141 {
 142         mutex_lock(&mce_log_mutex);
 143         mce_log(m);
 144         mutex_unlock(&mce_log_mutex);
 145 }
 146 EXPORT_SYMBOL_GPL(mce_inject_log);
 147
 148 static struct notifier_block mce_srao_nb;
 149
 150 /*
 151  * We run the default notifier if we have only the SRAO, the first and the
 152  * default notifier registered. I.e., the mandatory NUM_DEFAULT_NOTIFIERS
 153  * notifiers registered on the chain.
 154  */
 155 #define NUM_DEFAULT_NOTIFIERS   3
 156 static atomic_t num_notifiers;
 157
 158 void mce_register_decode_chain(struct notifier_block *nb)
 159 {
 160         if (WARN_ON(nb->priority > MCE_PRIO_MCELOG && nb->priority < MCE_PRIO_EDAC))
 161                 return;
 162
 163         atomic_inc(&num_notifiers);
 164
 165         blocking_notifier_chain_register(&x86_mce_decoder_chain, nb);
 166 }
 167 EXPORT_SYMBOL_GPL(mce_register_decode_chain);
 168
 169 void mce_unregister_decode_chain(struct notifier_block *nb)
 170 {
 171         atomic_dec(&num_notifiers);
 172
 173         blocking_notifier_chain_unregister(&x86_mce_decoder_chain, nb);
 174 }
 175 EXPORT_SYMBOL_GPL(mce_unregister_decode_chain);
 176
 177 static inline u32 ctl_reg(int bank)
 178 {
 179         return MSR_IA32_MCx_CTL(bank);
 180 }
 181
 182 static inline u32 status_reg(int bank)
 183 {
 184         return MSR_IA32_MCx_STATUS(bank);
 185 }
 186
 187 static inline u32 addr_reg(int bank)
 188 {
 189         return MSR_IA32_MCx_ADDR(bank);
 190 }
 191
 192 static inline u32 misc_reg(int bank)
 193 {
 194         return MSR_IA32_MCx_MISC(bank);
 195 }
 196
 197 static inline u32 smca_ctl_reg(int bank)
 198 {
 199         return MSR_AMD64_SMCA_MCx_CTL(bank);
 200 }
 201
 202 static inline u32 smca_status_reg(int bank)
 203 {
 204         return MSR_AMD64_SMCA_MCx_STATUS(bank);
 205 }
 206
 207 static inline u32 smca_addr_reg(int bank)
 208 {
 209         return MSR_AMD64_SMCA_MCx_ADDR(bank);
 210 }
 211
 212 static inline u32 smca_misc_reg(int bank)
 213 {
 214         return MSR_AMD64_SMCA_MCx_MISC(bank);
 215 }
 216
 217 struct mca_msr_regs msr_ops = {
 218         .ctl    = ctl_reg,
 219         .status = status_reg,
 220         .addr   = addr_reg,
 221         .misc   = misc_reg
 222 };
 223
 224 static void __print_mce(struct mce *m)
 225 {
 226         pr_emerg(HW_ERR "CPU %d: Machine Check%s: %Lx Bank %d: %016Lx\n",
 227                  m->extcpu,
 228                  (m->mcgstatus & MCG_STATUS_MCIP ? " Exception" : ""),
 229                  m->mcgstatus, m->bank, m->status);
 230
 231         if (m->ip) {
 232                 pr_emerg(HW_ERR "RIP%s %02x:<%016Lx> ",
 233                         !(m->mcgstatus & MCG_STATUS_EIPV) ? " !INEXACT!" : "",
 234                         m->cs, m->ip);
 235
 236                 if (m->cs == __KERNEL_CS)
 237                         print_symbol("{%s}", m->ip);
 238                 pr_cont("\n");
 239         }
 240
 241         pr_emerg(HW_ERR "TSC %llx ", m->tsc);
 242         if (m->addr)
 243                 pr_cont("ADDR %llx ", m->addr);
 244         if (m->misc)
 245                 pr_cont("MISC %llx ", m->misc);
 246
 247         if (mce_flags.smca) {
 248                 if (m->synd)
 249                         pr_cont("SYND %llx ", m->synd);
 250                 if (m->ipid)
 251                         pr_cont("IPID %llx ", m->ipid);
 252         }
 253
 254         pr_cont("\n");
 255         /*
 256          * Note this output is parsed by external tools and old fields
 257          * should not be changed.
 258          */
 259         pr_emerg(HW_ERR "PROCESSOR %u:%x TIME %llu SOCKET %u APIC %x microcode %x\n",
 260                 m->cpuvendor, m->cpuid, m->time, m->socketid, m->apicid,
 261                 cpu_data(m->extcpu).microcode);
 262 }
 263
 264 static void print_mce(struct mce *m)
 265 {
 266         __print_mce(m);
 267         pr_emerg_ratelimited(HW_ERR "Run the above through 'mcelog --ascii'\n");
 268 }
 269
 270 #define PANIC_TIMEOUT 5 /* 5 seconds */
 271
 272 static atomic_t mce_panicked;
 273
 274 static int fake_panic;
 275 static atomic_t mce_fake_panicked;
 276
 277 /* Panic in progress. Enable interrupts and wait for final IPI */
 278 static void wait_for_panic(void)
 279 {
 280         long timeout = PANIC_TIMEOUT*USEC_PER_SEC;
 281
 282         preempt_disable();
 283         local_irq_enable();
 284         while (timeout-- > 0)
 285                 udelay(1);
 286         if (panic_timeout == 0)
 287                 panic_timeout = mca_cfg.panic_timeout;
 288         panic("Panicing machine check CPU died");
 289 }
 290
 291 static void mce_panic(const char *msg, struct mce *final, char *exp)
 292 {
 293         int apei_err = 0;
 294         struct llist_node *pending;
 295         struct mce_evt_llist *l;
 296
 297         if (!fake_panic) {
 298                 /*
 299                  * Make sure only one CPU runs in machine check panic
 300                  */
 301                 if (atomic_inc_return(&mce_panicked) > 1)
 302                         wait_for_panic();
 303                 barrier();
 304
 305                 bust_spinlocks(1);
 306                 console_verbose();
 307         } else {
 308                 /* Don't log too much for fake panic */
 309                 if (atomic_inc_return(&mce_fake_panicked) > 1)
 310                         return;
 311         }
 312         pending = mce_gen_pool_prepare_records();
 313         /* First print corrected ones that are still unlogged */
 314         llist_for_each_entry(l, pending, llnode) {
 315                 struct mce *m = &l->mce;
 316                 if (!(m->status & MCI_STATUS_UC)) {
 317                         print_mce(m);
 318                         if (!apei_err)
 319                                 apei_err = apei_write_mce(m);
 320                 }
 321         }
 322         /* Now print uncorrected but with the final one last */
 323         llist_for_each_entry(l, pending, llnode) {
 324                 struct mce *m = &l->mce;
 325                 if (!(m->status & MCI_STATUS_UC))
 326                         continue;
 327                 if (!final || mce_cmp(m, final)) {
 328                         print_mce(m);
 329                         if (!apei_err)
 330                                 apei_err = apei_write_mce(m);
 331                 }
 332         }
 333         if (final) {
 334                 print_mce(final);
 335                 if (!apei_err)
 336                         apei_err = apei_write_mce(final);
 337         }
 338         if (cpu_missing)
 339                 pr_emerg(HW_ERR "Some CPUs didn't answer in synchronization\n");
 340         if (exp)
 341                 pr_emerg(HW_ERR "Machine check: %s\n", exp);
 342         if (!fake_panic) {
 343                 if (panic_timeout == 0)
 344                         panic_timeout = mca_cfg.panic_timeout;
 345                 panic(msg);
 346         } else
 347                 pr_emerg(HW_ERR "Fake kernel panic: %s\n", msg);
 348 }
 349
 350 /* Support code for software error injection */
 351
 352 static int msr_to_offset(u32 msr)
 353 {
 354         unsigned bank = __this_cpu_read(injectm.bank);
 355
 356         if (msr == mca_cfg.rip_msr)
 357                 return offsetof(struct mce, ip);
 358         if (msr == msr_ops.status(bank))
 359                 return offsetof(struct mce, status);
 360         if (msr == msr_ops.addr(bank))
 361                 return offsetof(struct mce, addr);
 362         if (msr == msr_ops.misc(bank))
 363                 return offsetof(struct mce, misc);
 364         if (msr == MSR_IA32_MCG_STATUS)
 365                 return offsetof(struct mce, mcgstatus);
 366         return -1;
 367 }
 368
 369 /* MSR access wrappers used for error injection */
 370 static u64 mce_rdmsrl(u32 msr)
 371 {
 372         u64 v;
 373
 374         if (__this_cpu_read(injectm.finished)) {
 375                 int offset = msr_to_offset(msr);
 376
 377                 if (offset < 0)
 378                         return 0;
 379                 return *(u64 *)((char *)this_cpu_ptr(&injectm) + offset);
 380         }
 381
 382         if (rdmsrl_safe(msr, &v)) {
 383                 WARN_ONCE(1, "mce: Unable to read MSR 0x%x!\n", msr);
 384                 /*
 385                  * Return zero in case the access faulted. This should
 386                  * not happen normally but can happen if the CPU does
 387                  * something weird, or if the code is buggy.
 388                  */
 389                 v = 0;
 390         }
 391
 392         return v;
 393 }
 394
 395 static void mce_wrmsrl(u32 msr, u64 v)
 396 {
 397         if (__this_cpu_read(injectm.finished)) {
 398                 int offset = msr_to_offset(msr);
 399
 400                 if (offset >= 0)
 401                         *(u64 *)((char *)this_cpu_ptr(&injectm) + offset) = v;
 402                 return;
 403         }
 404         wrmsrl(msr, v);
 405 }
 406
 407 /*
 408  * Collect all global (w.r.t. this processor) status about this machine
 409  * check into our "mce" struct so that we can use it later to assess
 410  * the severity of the problem as we read per-bank specific details.
 411  */
 412 static inline void mce_gather_info(struct mce *m, struct pt_regs *regs)
 413 {
 414         mce_setup(m);
 415
 416         m->mcgstatus = mce_rdmsrl(MSR_IA32_MCG_STATUS);
 417         if (regs) {
 418                 /*
 419                  * Get the address of the instruction at the time of
 420                  * the machine check error.
 421                  */
 422                 if (m->mcgstatus & (MCG_STATUS_RIPV|MCG_STATUS_EIPV)) {
 423                         m->ip = regs->ip;
 424                         m->cs = regs->cs;
 425
 426                         /*
 427                          * When in VM86 mode make the cs look like ring 3
 428                          * always. This is a lie, but it's better than passing
 429                          * the additional vm86 bit around everywhere.
 430                          */
 431                         if (v8086_mode(regs))
 432                                 m->cs |= 3;
 433                 }
 434                 /* Use accurate RIP reporting if available. */
 435                 if (mca_cfg.rip_msr)
 436                         m->ip = mce_rdmsrl(mca_cfg.rip_msr);
 437         }
 438 }
 439
 440 int mce_available(struct cpuinfo_x86 *c)
 441 {
 442         if (mca_cfg.disabled)
 443                 return 0;
 444         return cpu_has(c, X86_FEATURE_MCE) && cpu_has(c, X86_FEATURE_MCA);
 445 }
 446
 447 static void mce_schedule_work(void)
 448 {
 449         if (!mce_gen_pool_empty())
 450                 schedule_work(&mce_work);
 451 }
 452
 453 static void mce_irq_work_cb(struct irq_work *entry)
 454 {
 455         mce_schedule_work();
 456 }
 457
 458 static void mce_report_event(struct pt_regs *regs)
 459 {
 460         if (regs->flags & (X86_VM_MASK|X86_EFLAGS_IF)) {
 461                 mce_notify_irq();
 462                 /*
 463                  * Triggering the work queue here is just an insurance
 464                  * policy in case the syscall exit notify handler
 465                  * doesn't run soon enough or ends up running on the
 466                  * wrong CPU (can happen when audit sleeps)
 467                  */
 468                 mce_schedule_work();
 469                 return;
 470         }
 471
 472         irq_work_queue(&mce_irq_work);
 473 }
 474
 475 /*
 476  * Check if the address reported by the CPU is in a format we can parse.
 477  * It would be possible to add code for most other cases, but all would
 478  * be somewhat complicated (e.g. segment offset would require an instruction
 479  * parser). So only support physical addresses up to page granuality for now.
 480  */
 481 static int mce_usable_address(struct mce *m)
 482 {
 483         if (!(m->status & MCI_STATUS_ADDRV))
 484                 return 0;
 485
 486         /* Checks after this one are Intel-specific: */
 487         if (boot_cpu_data.x86_vendor != X86_VENDOR_INTEL)
 488                 return 1;
 489
 490         if (!(m->status & MCI_STATUS_MISCV))
 491                 return 0;
 492
 493         if (MCI_MISC_ADDR_LSB(m->misc) > PAGE_SHIFT)
 494                 return 0;
 495
 496         if (MCI_MISC_ADDR_MODE(m->misc) != MCI_MISC_ADDR_PHYS)
 497                 return 0;
 498
 499         return 1;
 500 }
 501
 502 bool mce_is_memory_error(struct mce *m)
 503 {
 504         if (m->cpuvendor == X86_VENDOR_AMD) {
 505                 /* ErrCodeExt[20:16] */
 506                 u8 xec = (m->status >> 16) & 0x1f;
 507
 508                 return (xec == 0x0 || xec == 0x8);
 509         } else if (m->cpuvendor == X86_VENDOR_INTEL) {
 510                 /*
 511                  * Intel SDM Volume 3B - 15.9.2 Compound Error Codes
 512                  *
 513                  * Bit 7 of the MCACOD field of IA32_MCi_STATUS is used for
 514                  * indicating a memory error. Bit 8 is used for indicating a
 515                  * cache hierarchy error. The combination of bit 2 and bit 3
 516                  * is used for indicating a `generic' cache hierarchy error
 517                  * But we can't just blindly check the above bits, because if
 518                  * bit 11 is set, then it is a bus/interconnect error - and
 519                  * either way the above bits just gives more detail on what
 520                  * bus/interconnect error happened. Note that bit 12 can be
 521                  * ignored, as it's the "filter" bit.
 522                  */
 523                 return (m->status & 0xef80) == BIT(7) ||
 524                        (m->status & 0xef00) == BIT(8) ||
 525                        (m->status & 0xeffc) == 0xc;
 526         }
 527
 528         return false;
 529 }
 530 EXPORT_SYMBOL_GPL(mce_is_memory_error);
 531
 532 static bool cec_add_mce(struct mce *m)
 533 {
 534         if (!m)
 535                 return false;
 536
 537         /* We eat only correctable DRAM errors with usable addresses. */
 538         if (mce_is_memory_error(m) &&
 539             !(m->status & MCI_STATUS_UC) &&
 540             mce_usable_address(m))
 541                 if (!cec_add_elem(m->addr >> PAGE_SHIFT))
 542                         return true;
 543
 544         return false;
 545 }
 546
 547 static int mce_first_notifier(struct notifier_block *nb, unsigned long val,
 548                               void *data)
 549 {
 550         struct mce *m = (struct mce *)data;
 551
 552         if (!m)
 553                 return NOTIFY_DONE;
 554
 555         if (cec_add_mce(m))
 556                 return NOTIFY_STOP;
 557
 558         /* Emit the trace record: */
 559         trace_mce_record(m);
 560
 561         set_bit(0, &mce_need_notify);
 562
 563         mce_notify_irq();
 564
 565         return NOTIFY_DONE;
 566 }
 567
 568 static struct notifier_block first_nb = {
 569         .notifier_call  = mce_first_notifier,
 570         .priority       = MCE_PRIO_FIRST,
 571 };
 572
 573 static int srao_decode_notifier(struct notifier_block *nb, unsigned long val,
 574                                 void *data)
 575 {
 576         struct mce *mce = (struct mce *)data;
 577         unsigned long pfn;
 578
 579         if (!mce)
 580                 return NOTIFY_DONE;
 581
 582         if (mce_usable_address(mce) && (mce->severity == MCE_AO_SEVERITY)) {
 583                 pfn = mce->addr >> PAGE_SHIFT;
 584                 memory_failure(pfn, MCE_VECTOR, 0);
 585         }
 586
 587         return NOTIFY_OK;
 588 }
 589 static struct notifier_block mce_srao_nb = {
 590         .notifier_call  = srao_decode_notifier,
 591         .priority       = MCE_PRIO_SRAO,
 592 };
 593
 594 static int mce_default_notifier(struct notifier_block *nb, unsigned long val,
 595                                 void *data)
 596 {
 597         struct mce *m = (struct mce *)data;
 598
 599         if (!m)
 600                 return NOTIFY_DONE;
 601
 602         if (atomic_read(&num_notifiers) > NUM_DEFAULT_NOTIFIERS)
 603                 return NOTIFY_DONE;
 604
 605         __print_mce(m);
 606
 607         return NOTIFY_DONE;
 608 }
 609
 610 static struct notifier_block mce_default_nb = {
 611         .notifier_call  = mce_default_notifier,
 612         /* lowest prio, we want it to run last. */
 613         .priority       = MCE_PRIO_LOWEST,
 614 };
 615
 616 /*
 617  * Read ADDR and MISC registers.
 618  */
 619 static void mce_read_aux(struct mce *m, int i)
 620 {
 621         if (m->status & MCI_STATUS_MISCV)
 622                 m->misc = mce_rdmsrl(msr_ops.misc(i));
 623
 624         if (m->status & MCI_STATUS_ADDRV) {
 625                 m->addr = mce_rdmsrl(msr_ops.addr(i));
 626
 627                 /*
 628                  * Mask the reported address by the reported granularity.
 629                  */
 630                 if (mca_cfg.ser && (m->status & MCI_STATUS_MISCV)) {
 631                         u8 shift = MCI_MISC_ADDR_LSB(m->misc);
 632                         m->addr >>= shift;
 633                         m->addr <<= shift;
 634                 }
 635
 636                 /*
 637                  * Extract [55:<lsb>] where lsb is the least significant
 638                  * *valid* bit of the address bits.
 639                  */
 640                 if (mce_flags.smca) {
 641                         u8 lsb = (m->addr >> 56) & 0x3f;
 642
 643                         m->addr &= GENMASK_ULL(55, lsb);
 644                 }
 645         }
 646
 647         if (mce_flags.smca) {
 648                 m->ipid = mce_rdmsrl(MSR_AMD64_SMCA_MCx_IPID(i));
 649
 650                 if (m->status & MCI_STATUS_SYNDV)
 651                         m->synd = mce_rdmsrl(MSR_AMD64_SMCA_MCx_SYND(i));
 652         }
 653 }
 654
 655 DEFINE_PER_CPU(unsigned, mce_poll_count);
 656
 657 /*
 658  * Poll for corrected events or events that happened before reset.
 659  * Those are just logged through /dev/mcelog.
 660  *
 661  * This is executed in standard interrupt context.
 662  *
 663  * Note: spec recommends to panic for fatal unsignalled
 664  * errors here. However this would be quite problematic --
 665  * we would need to reimplement the Monarch handling and
 666  * it would mess up the exclusion between exception handler
 667  * and poll hander -- * so we skip this for now.
 668  * These cases should not happen anyways, or only when the CPU
 669  * is already totally * confused. In this case it's likely it will
 670  * not fully execute the machine check handler either.
 671  */
 672 bool machine_check_poll(enum mcp_flags flags, mce_banks_t *b)
 673 {
 674         bool error_seen = false;
 675         struct mce m;
 676         int i;
 677
 678         this_cpu_inc(mce_poll_count);
 679
 680         mce_gather_info(&m, NULL);
 681
 682         if (flags & MCP_TIMESTAMP)
 683                 m.tsc = rdtsc();
 684
 685         for (i = 0; i < mca_cfg.banks; i++) {
 686                 if (!mce_banks[i].ctl || !test_bit(i, *b))
 687                         continue;
 688
 689                 m.misc = 0;
 690                 m.addr = 0;
 691                 m.bank = i;
 692
 693                 barrier();
 694                 m.status = mce_rdmsrl(msr_ops.status(i));
 695                 if (!(m.status & MCI_STATUS_VAL))
 696                         continue;
 697
 698                 /*
 699                  * Uncorrected or signalled events are handled by the exception
 700                  * handler when it is enabled, so don't process those here.
 701                  *
 702                  * TBD do the same check for MCI_STATUS_EN here?
 703                  */
 704                 if (!(flags & MCP_UC) &&
 705                     (m.status & (mca_cfg.ser ? MCI_STATUS_S : MCI_STATUS_UC)))
 706                         continue;
 707
 708                 error_seen = true;
 709
 710                 mce_read_aux(&m, i);
 711
 712                 m.severity = mce_severity(&m, mca_cfg.tolerant, NULL, false);
 713
 714                 /*
 715                  * Don't get the IP here because it's unlikely to
 716                  * have anything to do with the actual error location.
 717                  */
 718                 if (!(flags & MCP_DONTLOG) && !mca_cfg.dont_log_ce)
 719                         mce_log(&m);
 720                 else if (mce_usable_address(&m)) {
 721                         /*
 722                          * Although we skipped logging this, we still want
 723                          * to take action. Add to the pool so the registered
 724                          * notifiers will see it.
 725                          */
 726                         if (!mce_gen_pool_add(&m))
 727                                 mce_schedule_work();
 728                 }
 729
 730                 /*
 731                  * Clear state for this bank.
 732                  */
 733                 mce_wrmsrl(msr_ops.status(i), 0);
 734         }
 735
 736         /*
 737          * Don't clear MCG_STATUS here because it's only defined for
 738          * exceptions.
 739          */
 740
 741         sync_core();
 742
 743         return error_seen;
 744 }
 745 EXPORT_SYMBOL_GPL(machine_check_poll);
 746
 747 /*
 748  * Do a quick check if any of the events requires a panic.
 749  * This decides if we keep the events around or clear them.
 750  */
 751 static int mce_no_way_out(struct mce *m, char **msg, unsigned long *validp,
 752                           struct pt_regs *regs)
 753 {
 754         int i, ret = 0;
 755         char *tmp;
 756
 757         for (i = 0; i < mca_cfg.banks; i++) {
 758                 m->status = mce_rdmsrl(msr_ops.status(i));
 759                 if (m->status & MCI_STATUS_VAL) {
 760                         __set_bit(i, validp);
 761                         if (quirk_no_way_out)
 762                                 quirk_no_way_out(i, m, regs);
 763                 }
 764
 765                 if (mce_severity(m, mca_cfg.tolerant, &tmp, true) >= MCE_PANIC_SEVERITY) {
 766                         *msg = tmp;
 767                         ret = 1;
 768                 }
 769         }
 770         return ret;
 771 }
 772
 773 /*
 774  * Variable to establish order between CPUs while scanning.
 775  * Each CPU spins initially until executing is equal its number.
 776  */
 777 static atomic_t mce_executing;
 778
 779 /*
 780  * Defines order of CPUs on entry. First CPU becomes Monarch.
 781  */
 782 static atomic_t mce_callin;
 783
 784 /*
 785  * Check if a timeout waiting for other CPUs happened.
 786  */
 787 static int mce_timed_out(u64 *t, const char *msg)
 788 {
 789         /*
 790          * The others already did panic for some reason.
 791          * Bail out like in a timeout.
 792          * rmb() to tell the compiler that system_state
 793          * might have been modified by someone else.
 794          */
 795         rmb();
 796         if (atomic_read(&mce_panicked))
 797                 wait_for_panic();
 798         if (!mca_cfg.monarch_timeout)
 799                 goto out;
 800         if ((s64)*t < SPINUNIT) {
 801                 if (mca_cfg.tolerant <= 1)
 802                         mce_panic(msg, NULL, NULL);
 803                 cpu_missing = 1;
 804                 return 1;
 805         }
 806         *t -= SPINUNIT;
 807 out:
 808         touch_nmi_watchdog();
 809         return 0;
 810 }
 811
 812 /*
 813  * The Monarch's reign.  The Monarch is the CPU who entered
 814  * the machine check handler first. It waits for the others to
 815  * raise the exception too and then grades them. When any
 816  * error is fatal panic. Only then let the others continue.
 817  *
 818  * The other CPUs entering the MCE handler will be controlled by the
 819  * Monarch. They are called Subjects.
 820  *
 821  * This way we prevent any potential data corruption in a unrecoverable case
 822  * and also makes sure always all CPU's errors are examined.
 823  *
 824  * Also this detects the case of a machine check event coming from outer
 825  * space (not detected by any CPUs) In this case some external agent wants
 826  * us to shut down, so panic too.
 827  *
 828  * The other CPUs might still decide to panic if the handler happens
 829  * in a unrecoverable place, but in this case the system is in a semi-stable
 830  * state and won't corrupt anything by itself. It's ok to let the others
 831  * continue for a bit first.
 832  *
 833  * All the spin loops have timeouts; when a timeout happens a CPU
 834  * typically elects itself to be Monarch.
 835  */
 836 static void mce_reign(void)
 837 {
 838         int cpu;
 839         struct mce *m = NULL;
 840         int global_worst = 0;
 841         char *msg = NULL;
 842         char *nmsg = NULL;
 843
 844         /*
 845          * This CPU is the Monarch and the other CPUs have run
 846          * through their handlers.
 847          * Grade the severity of the errors of all the CPUs.
 848          */
 849         for_each_possible_cpu(cpu) {
 850                 int severity = mce_severity(&per_cpu(mces_seen, cpu),
 851                                             mca_cfg.tolerant,
 852                                             &nmsg, true);
 853                 if (severity > global_worst) {
 854                         msg = nmsg;
 855                         global_worst = severity;
 856                         m = &per_cpu(mces_seen, cpu);
 857                 }
 858         }
 859
 860         /*
 861          * Cannot recover? Panic here then.
 862          * This dumps all the mces in the log buffer and stops the
 863          * other CPUs.
 864          */
 865         if (m && global_worst >= MCE_PANIC_SEVERITY && mca_cfg.tolerant < 3)
 866                 mce_panic("Fatal machine check", m, msg);
 867
 868         /*
 869          * For UC somewhere we let the CPU who detects it handle it.
 870          * Also must let continue the others, otherwise the handling
 871          * CPU could deadlock on a lock.
 872          */
 873
 874         /*
 875          * No machine check event found. Must be some external
 876          * source or one CPU is hung. Panic.
 877          */
 878         if (global_worst <= MCE_KEEP_SEVERITY && mca_cfg.tolerant < 3)
 879                 mce_panic("Fatal machine check from unknown source", NULL, NULL);
 880
 881         /*
 882          * Now clear all the mces_seen so that they don't reappear on
 883          * the next mce.
 884          */
 885         for_each_possible_cpu(cpu)
 886                 memset(&per_cpu(mces_seen, cpu), 0, sizeof(struct mce));
 887 }
 888
 889 static atomic_t global_nwo;
 890
 891 /*
 892  * Start of Monarch synchronization. This waits until all CPUs have
 893  * entered the exception handler and then determines if any of them
 894  * saw a fatal event that requires panic. Then it executes them
 895  * in the entry order.
 896  * TBD double check parallel CPU hotunplug
 897  */
 898 static int mce_start(int *no_way_out)
 899 {
 900         int order;
 901         int cpus = num_online_cpus();
 902         u64 timeout = (u64)mca_cfg.monarch_timeout * NSEC_PER_USEC;
 903
 904         if (!timeout)
 905                 return -1;
 906
 907         atomic_add(*no_way_out, &global_nwo);
 908         /*
 909          * Rely on the implied barrier below, such that global_nwo
 910          * is updated before mce_callin.
 911          */
 912         order = atomic_inc_return(&mce_callin);
 913
 914         /*
 915          * Wait for everyone.
 916          */
 917         while (atomic_read(&mce_callin) != cpus) {
 918                 if (mce_timed_out(&timeout,
 919                                   "Timeout: Not all CPUs entered broadcast exception handler")) {
 920                         atomic_set(&global_nwo, 0);
 921                         return -1;
 922                 }
 923                 ndelay(SPINUNIT);
 924         }
 925
 926         /*
 927          * mce_callin should be read before global_nwo
 928          */
 929         smp_rmb();
 930
 931         if (order == 1) {
 932                 /*
 933                  * Monarch: Starts executing now, the others wait.
 934                  */
 935                 atomic_set(&mce_executing, 1);
 936         } else {
 937                 /*
 938                  * Subject: Now start the scanning loop one by one in
 939                  * the original callin order.
 940                  * This way when there are any shared banks it will be
 941                  * only seen by one CPU before cleared, avoiding duplicates.
 942                  */
 943                 while (atomic_read(&mce_executing) < order) {
 944                         if (mce_timed_out(&timeout,
 945                                           "Timeout: Subject CPUs unable to finish machine check processing")) {
 946                                 atomic_set(&global_nwo, 0);
 947                                 return -1;
 948                         }
 949                         ndelay(SPINUNIT);
 950                 }
 951         }
 952
 953         /*
 954          * Cache the global no_way_out state.
 955          */
 956         *no_way_out = atomic_read(&global_nwo);
 957
 958         return order;
 959 }
 960
 961 /*
 962  * Synchronize between CPUs after main scanning loop.
 963  * This invokes the bulk of the Monarch processing.
 964  */
 965 static int mce_end(int order)
 966 {
 967         int ret = -1;
 968         u64 timeout = (u64)mca_cfg.monarch_timeout * NSEC_PER_USEC;
 969
 970         if (!timeout)
 971                 goto reset;
 972         if (order < 0)
 973                 goto reset;
 974
 975         /*
 976          * Allow others to run.
 977          */
 978         atomic_inc(&mce_executing);
 979
 980         if (order == 1) {
 981                 /* CHECKME: Can this race with a parallel hotplug? */
 982                 int cpus = num_online_cpus();
 983
 984                 /*
 985                  * Monarch: Wait for everyone to go through their scanning
 986                  * loops.
 987                  */
 988                 while (atomic_read(&mce_executing) <= cpus) {
 989                         if (mce_timed_out(&timeout,
 990                                           "Timeout: Monarch CPU unable to finish machine check processing"))
 991                                 goto reset;
 992                         ndelay(SPINUNIT);
 993                 }
 994
 995                 mce_reign();
 996                 barrier();
 997                 ret = 0;
 998         } else {
 999                 /*
1000                  * Subject: Wait for Monarch to finish.
1001                  */
1002                 while (atomic_read(&mce_executing) != 0) {
1003                         if (mce_timed_out(&timeout,
1004                                           "Timeout: Monarch CPU did not finish machine check processing"))
1005                                 goto reset;
1006                         ndelay(SPINUNIT);
1007                 }
1008
1009                 /*
1010                  * Don't reset anything. That's done by the Monarch.
1011                  */
1012                 return 0;
1013         }
1014
1015         /*
1016          * Reset all global state.
1017          */
1018 reset:
1019         atomic_set(&global_nwo, 0);
1020         atomic_set(&mce_callin, 0);
1021         barrier();
1022
1023         /*
1024          * Let others run again.
1025          */
1026         atomic_set(&mce_executing, 0);
1027         return ret;
1028 }
1029
1030 static void mce_clear_state(unsigned long *toclear)
1031 {
1032         int i;
1033
1034         for (i = 0; i < mca_cfg.banks; i++) {
1035                 if (test_bit(i, toclear))
1036                         mce_wrmsrl(msr_ops.status(i), 0);
1037         }
1038 }
1039
1040 static int do_memory_failure(struct mce *m)
1041 {
1042         int flags = MF_ACTION_REQUIRED;
1043         int ret;
1044
1045         pr_err("Uncorrected hardware memory error in user-access at %llx", m->addr);
1046         if (!(m->mcgstatus & MCG_STATUS_RIPV))
1047                 flags |= MF_MUST_KILL;
1048         ret = memory_failure(m->addr >> PAGE_SHIFT, MCE_VECTOR, flags);
1049         if (ret)
1050                 pr_err("Memory error not recovered");
1051         return ret;
1052 }
1053
1054 /*
1055  * The actual machine check handler. This only handles real
1056  * exceptions when something got corrupted coming in through int 18.
1057  *
1058  * This is executed in NMI context not subject to normal locking rules. This
1059  * implies that most kernel services cannot be safely used. Don't even
1060  * think about putting a printk in there!
1061  *
1062  * On Intel systems this is entered on all CPUs in parallel through
1063  * MCE broadcast. However some CPUs might be broken beyond repair,
1064  * so be always careful when synchronizing with others.
1065  */
1066 void do_machine_check(struct pt_regs *regs, long error_code)
1067 {
1068         struct mca_config *cfg = &mca_cfg;
1069         struct mce m, *final;
1070         int i;
1071         int worst = 0;
1072         int severity;
1073
1074         /*
1075          * Establish sequential order between the CPUs entering the machine
1076          * check handler.
1077          */
1078         int order = -1;
1079         /*
1080          * If no_way_out gets set, there is no safe way to recover from this
1081          * MCE.  If mca_cfg.tolerant is cranked up, we'll try anyway.
1082          */
1083         int no_way_out = 0;
1084         /*
1085          * If kill_it gets set, there might be a way to recover from this
1086          * error.
1087          */
1088         int kill_it = 0;
1089         DECLARE_BITMAP(toclear, MAX_NR_BANKS);
1090         DECLARE_BITMAP(valid_banks, MAX_NR_BANKS);
1091         char *msg = "Unknown";
1092
1093         /*
1094          * MCEs are always local on AMD. Same is determined by MCG_STATUS_LMCES
1095          * on Intel.
1096          */
1097         int lmce = 1;
1098         int cpu = smp_processor_id();
1099
1100         /*
1101          * Cases where we avoid rendezvous handler timeout:
1102          * 1) If this CPU is offline.
1103          *
1104          * 2) If crashing_cpu was set, e.g. we're entering kdump and we need to
1105          *  skip those CPUs which remain looping in the 1st kernel - see
1106          *  crash_nmi_callback().
1107          *
1108          * Note: there still is a small window between kexec-ing and the new,
1109          * kdump kernel establishing a new #MC handler where a broadcasted MCE
1110          * might not get handled properly.
1111          */
1112         if (cpu_is_offline(cpu) ||
1113             (crashing_cpu != -1 && crashing_cpu != cpu)) {
1114                 u64 mcgstatus;
1115
1116                 mcgstatus = mce_rdmsrl(MSR_IA32_MCG_STATUS);
1117                 if (mcgstatus & MCG_STATUS_RIPV) {
1118                         mce_wrmsrl(MSR_IA32_MCG_STATUS, 0);
1119                         return;
1120                 }
1121         }
1122
1123         ist_enter(regs);
1124
1125         this_cpu_inc(mce_exception_count);
1126
1127         if (!cfg->banks)
1128                 goto out;
1129
1130         mce_gather_info(&m, regs);
1131         m.tsc = rdtsc();
1132
1133         final = this_cpu_ptr(&mces_seen);
1134         *final = m;
1135
1136         memset(valid_banks, 0, sizeof(valid_banks));
1137         no_way_out = mce_no_way_out(&m, &msg, valid_banks, regs);
1138
1139         barrier();
1140
1141         /*
1142          * When no restart IP might need to kill or panic.
1143          * Assume the worst for now, but if we find the
1144          * severity is MCE_AR_SEVERITY we have other options.
1145          */
1146         if (!(m.mcgstatus & MCG_STATUS_RIPV))
1147                 kill_it = 1;
1148
1149         /*
1150          * Check if this MCE is signaled to only this logical processor,
1151          * on Intel only.
1152          */
1153         if (m.cpuvendor == X86_VENDOR_INTEL)
1154                 lmce = m.mcgstatus & MCG_STATUS_LMCES;
1155
1156         /*
1157          * Go through all banks in exclusion of the other CPUs. This way we
1158          * don't report duplicated events on shared banks because the first one
1159          * to see it will clear it. If this is a Local MCE, then no need to
1160          * perform rendezvous.
1161          */
1162         if (!lmce)
1163                 order = mce_start(&no_way_out);
1164
1165         for (i = 0; i < cfg->banks; i++) {
1166                 __clear_bit(i, toclear);
1167                 if (!test_bit(i, valid_banks))
1168                         continue;
1169                 if (!mce_banks[i].ctl)
1170                         continue;
1171
1172                 m.misc = 0;
1173                 m.addr = 0;
1174                 m.bank = i;
1175
1176                 m.status = mce_rdmsrl(msr_ops.status(i));
1177                 if ((m.status & MCI_STATUS_VAL) == 0)
1178                         continue;
1179
1180                 /*
1181                  * Non uncorrected or non signaled errors are handled by
1182                  * machine_check_poll. Leave them alone, unless this panics.
1183                  */
1184                 if (!(m.status & (cfg->ser ? MCI_STATUS_S : MCI_STATUS_UC)) &&
1185                         !no_way_out)
1186                         continue;
1187
1188                 /*
1189                  * Set taint even when machine check was not enabled.
1190                  */
1191                 add_taint(TAINT_MACHINE_CHECK, LOCKDEP_NOW_UNRELIABLE);
1192
1193                 severity = mce_severity(&m, cfg->tolerant, NULL, true);
1194
1195                 /*
1196                  * When machine check was for corrected/deferred handler don't
1197                  * touch, unless we're panicing.
1198                  */
1199                 if ((severity == MCE_KEEP_SEVERITY ||
1200                      severity == MCE_UCNA_SEVERITY) && !no_way_out)
1201                         continue;
1202                 __set_bit(i, toclear);
1203                 if (severity == MCE_NO_SEVERITY) {
1204                         /*
1205                          * Machine check event was not enabled. Clear, but
1206                          * ignore.
1207                          */
1208                         continue;
1209                 }
1210
1211                 mce_read_aux(&m, i);
1212
1213                 /* assuming valid severity level != 0 */
1214                 m.severity = severity;
1215
1216                 mce_log(&m);
1217
1218                 if (severity > worst) {
1219                         *final = m;
1220                         worst = severity;
1221                 }
1222         }
1223
1224         /* mce_clear_state will clear *final, save locally for use later */
1225         m = *final;
1226
1227         if (!no_way_out)
1228                 mce_clear_state(toclear);
1229
1230         /*
1231          * Do most of the synchronization with other CPUs.
1232          * When there's any problem use only local no_way_out state.
1233          */
1234         if (!lmce) {
1235                 if (mce_end(order) < 0)
1236                         no_way_out = worst >= MCE_PANIC_SEVERITY;
1237         } else {
1238                 /*
1239                  * Local MCE skipped calling mce_reign()
1240                  * If we found a fatal error, we need to panic here.
1241                  */
1242                  if (worst >= MCE_PANIC_SEVERITY && mca_cfg.tolerant < 3)
1243                         mce_panic("Machine check from unknown source",
1244                                 NULL, NULL);
1245         }
1246
1247         /*
1248          * If tolerant is at an insane level we drop requests to kill
1249          * processes and continue even when there is no way out.
1250          */
1251         if (cfg->tolerant == 3)
1252                 kill_it = 0;
1253         else if (no_way_out)
1254                 mce_panic("Fatal machine check on current CPU", &m, msg);
1255
1256         if (worst > 0)
1257                 mce_report_event(regs);
1258         mce_wrmsrl(MSR_IA32_MCG_STATUS, 0);
1259 out:
1260         sync_core();
1261
1262         if (worst != MCE_AR_SEVERITY && !kill_it)
1263                 goto out_ist;
1264
1265         /* Fault was in user mode and we need to take some action */
1266         if ((m.cs & 3) == 3) {
1267                 ist_begin_non_atomic(regs);
1268                 local_irq_enable();
1269
1270                 if (kill_it || do_memory_failure(&m))
1271                         force_sig(SIGBUS, current);
1272                 local_irq_disable();
1273                 ist_end_non_atomic();
1274         } else {
1275                 if (!fixup_exception(regs, X86_TRAP_MC))
1276                         mce_panic("Failed kernel mode recovery", &m, NULL);
1277         }
1278
1279 out_ist:
1280         ist_exit(regs);
1281 }
1282 EXPORT_SYMBOL_GPL(do_machine_check);
1283
1284 #ifndef CONFIG_MEMORY_FAILURE
1285 int memory_failure(unsigned long pfn, int vector, int flags)
1286 {
1287         /* mce_severity() should not hand us an ACTION_REQUIRED error */
1288         BUG_ON(flags & MF_ACTION_REQUIRED);
1289         pr_err("Uncorrected memory error in page 0x%lx ignored\n"
1290                "Rebuild kernel with CONFIG_MEMORY_FAILURE=y for smarter handling\n",
1291                pfn);
1292
1293         return 0;
1294 }
1295 #endif
1296
1297 /*
1298  * Periodic polling timer for "silent" machine check errors.  If the
1299  * poller finds an MCE, poll 2x faster.  When the poller finds no more
1300  * errors, poll 2x slower (up to check_interval seconds).
1301  */
1302 static unsigned long check_interval = INITIAL_CHECK_INTERVAL;
1303
1304 static DEFINE_PER_CPU(unsigned long, mce_next_interval); /* in jiffies */
1305 static DEFINE_PER_CPU(struct timer_list, mce_timer);
1306
1307 static unsigned long mce_adjust_timer_default(unsigned long interval)
1308 {
1309         return interval;
1310 }
1311
1312 static unsigned long (*mce_adjust_timer)(unsigned long interval) = mce_adjust_timer_default;
1313
1314 static void __start_timer(struct timer_list *t, unsigned long interval)
1315 {
1316         unsigned long when = jiffies + interval;
1317         unsigned long flags;
1318
1319         local_irq_save(flags);
1320
1321         if (!timer_pending(t) || time_before(when, t->expires))
1322                 mod_timer(t, round_jiffies(when));
1323
1324         local_irq_restore(flags);
1325 }
1326
1327 static void mce_timer_fn(unsigned long data)
1328 {
1329         struct timer_list *t = this_cpu_ptr(&mce_timer);
1330         int cpu = smp_processor_id();
1331         unsigned long iv;
1332
1333         WARN_ON(cpu != data);
1334
1335         iv = __this_cpu_read(mce_next_interval);
1336
1337         if (mce_available(this_cpu_ptr(&cpu_info))) {
1338                 machine_check_poll(0, this_cpu_ptr(&mce_poll_banks));
1339
1340                 if (mce_intel_cmci_poll()) {
1341                         iv = mce_adjust_timer(iv);
1342                         goto done;
1343                 }
1344         }
1345
1346         /*
1347          * Alert userspace if needed. If we logged an MCE, reduce the polling
1348          * interval, otherwise increase the polling interval.
1349          */
1350         if (mce_notify_irq())
1351                 iv = max(iv / 2, (unsigned long) HZ/100);
1352         else
1353                 iv = min(iv * 2, round_jiffies_relative(check_interval * HZ));
1354
1355 done:
1356         __this_cpu_write(mce_next_interval, iv);
1357         __start_timer(t, iv);
1358 }
1359
1360 /*
1361  * Ensure that the timer is firing in @interval from now.
1362  */
1363 void mce_timer_kick(unsigned long interval)
1364 {
1365         struct timer_list *t = this_cpu_ptr(&mce_timer);
1366         unsigned long iv = __this_cpu_read(mce_next_interval);
1367
1368         __start_timer(t, interval);
1369
1370         if (interval < iv)
1371                 __this_cpu_write(mce_next_interval, interval);
1372 }
1373
1374 /* Must not be called in IRQ context where del_timer_sync() can deadlock */
1375 static void mce_timer_delete_all(void)
1376 {
1377         int cpu;
1378
1379         for_each_online_cpu(cpu)
1380                 del_timer_sync(&per_cpu(mce_timer, cpu));
1381 }
1382
1383 /*
1384  * Notify the user(s) about new machine check events.
1385  * Can be called from interrupt context, but not from machine check/NMI
1386  * context.
1387  */
1388 int mce_notify_irq(void)
1389 {
1390         /* Not more than two messages every minute */
1391         static DEFINE_RATELIMIT_STATE(ratelimit, 60*HZ, 2);
1392
1393         if (test_and_clear_bit(0, &mce_need_notify)) {
1394                 mce_work_trigger();
1395
1396                 if (__ratelimit(&ratelimit))
1397                         pr_info(HW_ERR "Machine check events logged\n");
1398
1399                 return 1;
1400         }
1401         return 0;
1402 }
1403 EXPORT_SYMBOL_GPL(mce_notify_irq);
1404
1405 static int __mcheck_cpu_mce_banks_init(void)
1406 {
1407         int i;
1408         u8 num_banks = mca_cfg.banks;
1409
1410         mce_banks = kzalloc(num_banks * sizeof(struct mce_bank), GFP_KERNEL);
1411         if (!mce_banks)
1412                 return -ENOMEM;
1413
1414         for (i = 0; i < num_banks; i++) {
1415                 struct mce_bank *b = &mce_banks[i];
1416
1417                 b->ctl = -1ULL;
1418                 b->init = 1;
1419         }
1420         return 0;
1421 }
1422
1423 /*
1424  * Initialize Machine Checks for a CPU.
1425  */
1426 static int __mcheck_cpu_cap_init(void)
1427 {
1428         unsigned b;
1429         u64 cap;
1430
1431         rdmsrl(MSR_IA32_MCG_CAP, cap);
1432
1433         b = cap & MCG_BANKCNT_MASK;
1434         if (!mca_cfg.banks)
1435                 pr_info("CPU supports %d MCE banks\n", b);
1436
1437         if (b > MAX_NR_BANKS) {
1438                 pr_warn("Using only %u machine check banks out of %u\n",
1439                         MAX_NR_BANKS, b);
1440                 b = MAX_NR_BANKS;
1441         }
1442
1443         /* Don't support asymmetric configurations today */
1444         WARN_ON(mca_cfg.banks != 0 && b != mca_cfg.banks);
1445         mca_cfg.banks = b;
1446
1447         if (!mce_banks) {
1448                 int err = __mcheck_cpu_mce_banks_init();
1449
1450                 if (err)
1451                         return err;
1452         }
1453
1454         /* Use accurate RIP reporting if available. */
1455         if ((cap & MCG_EXT_P) && MCG_EXT_CNT(cap) >= 9)
1456                 mca_cfg.rip_msr = MSR_IA32_MCG_EIP;
1457
1458         if (cap & MCG_SER_P)
1459                 mca_cfg.ser = true;
1460
1461         return 0;
1462 }
1463
1464 static void __mcheck_cpu_init_generic(void)
1465 {
1466         enum mcp_flags m_fl = 0;
1467         mce_banks_t all_banks;
1468         u64 cap;
1469
1470         if (!mca_cfg.bootlog)
1471                 m_fl = MCP_DONTLOG;
1472
1473         /*
1474          * Log the machine checks left over from the previous reset.
1475          */
1476         bitmap_fill(all_banks, MAX_NR_BANKS);
1477         machine_check_poll(MCP_UC | m_fl, &all_banks);
1478
1479         cr4_set_bits(X86_CR4_MCE);
1480
1481         rdmsrl(MSR_IA32_MCG_CAP, cap);
1482         if (cap & MCG_CTL_P)
1483                 wrmsr(MSR_IA32_MCG_CTL, 0xffffffff, 0xffffffff);
1484 }
1485
1486 static void __mcheck_cpu_init_clear_banks(void)
1487 {
1488         int i;
1489
1490         for (i = 0; i < mca_cfg.banks; i++) {
1491                 struct mce_bank *b = &mce_banks[i];
1492
1493                 if (!b->init)
1494                         continue;
1495                 wrmsrl(msr_ops.ctl(i), b->ctl);
1496                 wrmsrl(msr_ops.status(i), 0);
1497         }
1498 }
1499
1500 /*
1501  * During IFU recovery Sandy Bridge -EP4S processors set the RIPV and
1502  * EIPV bits in MCG_STATUS to zero on the affected logical processor (SDM
1503  * Vol 3B Table 15-20). But this confuses both the code that determines
1504  * whether the machine check occurred in kernel or user mode, and also
1505  * the severity assessment code. Pretend that EIPV was set, and take the
1506  * ip/cs values from the pt_regs that mce_gather_info() ignored earlier.
1507  */
1508 static void quirk_sandybridge_ifu(int bank, struct mce *m, struct pt_regs *regs)
1509 {
1510         if (bank != 0)
1511                 return;
1512         if ((m->mcgstatus & (MCG_STATUS_EIPV|MCG_STATUS_RIPV)) != 0)
1513                 return;
1514         if ((m->status & (MCI_STATUS_OVER|MCI_STATUS_UC|
1515                           MCI_STATUS_EN|MCI_STATUS_MISCV|MCI_STATUS_ADDRV|
1516                           MCI_STATUS_PCC|MCI_STATUS_S|MCI_STATUS_AR|
1517                           MCACOD)) !=
1518                          (MCI_STATUS_UC|MCI_STATUS_EN|
1519                           MCI_STATUS_MISCV|MCI_STATUS_ADDRV|MCI_STATUS_S|
1520                           MCI_STATUS_AR|MCACOD_INSTR))
1521                 return;
1522
1523         m->mcgstatus |= MCG_STATUS_EIPV;
1524         m->ip = regs->ip;
1525         m->cs = regs->cs;
1526 }
1527
1528 /* Add per CPU specific workarounds here */
1529 static int __mcheck_cpu_apply_quirks(struct cpuinfo_x86 *c)
1530 {
1531         struct mca_config *cfg = &mca_cfg;
1532
1533         if (c->x86_vendor == X86_VENDOR_UNKNOWN) {
1534                 pr_info("unknown CPU type - not enabling MCE support\n");
1535                 return -EOPNOTSUPP;
1536         }
1537
1538         /* This should be disabled by the BIOS, but isn't always */
1539         if (c->x86_vendor == X86_VENDOR_AMD) {
1540                 if (c->x86 == 15 && cfg->banks > 4) {
1541                         /*
1542                          * disable GART TBL walk error reporting, which
1543                          * trips off incorrectly with the IOMMU & 3ware
1544                          * & Cerberus:
1545                          */
1546                         clear_bit(10, (unsigned long *)&mce_banks[4].ctl);
1547                 }
1548                 if (c->x86 < 0x11 && cfg->bootlog < 0) {
1549                         /*
1550                          * Lots of broken BIOS around that don't clear them
1551                          * by default and leave crap in there. Don't log:
1552                          */
1553                         cfg->bootlog = 0;
1554                 }
1555                 /*
1556                  * Various K7s with broken bank 0 around. Always disable
1557                  * by default.
1558                  */
1559                 if (c->x86 == 6 && cfg->banks > 0)
1560                         mce_banks[0].ctl = 0;
1561
1562                 /*
1563                  * overflow_recov is supported for F15h Models 00h-0fh
1564                  * even though we don't have a CPUID bit for it.
1565                  */
1566                 if (c->x86 == 0x15 && c->x86_model <= 0xf)
1567                         mce_flags.overflow_recov = 1;
1568
1569                 /*
1570                  * Turn off MC4_MISC thresholding banks on those models since
1571                  * they're not supported there.
1572                  */
1573                 if (c->x86 == 0x15 &&
1574                     (c->x86_model >= 0x10 && c->x86_model <= 0x1f)) {
1575                         int i;
1576                         u64 hwcr;
1577                         bool need_toggle;
1578                         u32 msrs[] = {
1579                                 0x00000413, /* MC4_MISC0 */
1580                                 0xc0000408, /* MC4_MISC1 */
1581                         };
1582
1583                         rdmsrl(MSR_K7_HWCR, hwcr);
1584
1585                         /* McStatusWrEn has to be set */
1586                         need_toggle = !(hwcr & BIT(18));
1587
1588                         if (need_toggle)
1589                                 wrmsrl(MSR_K7_HWCR, hwcr | BIT(18));
1590
1591                         /* Clear CntP bit safely */
1592                         for (i = 0; i < ARRAY_SIZE(msrs); i++)
1593                                 msr_clear_bit(msrs[i], 62);
1594
1595                         /* restore old settings */
1596                         if (need_toggle)
1597                                 wrmsrl(MSR_K7_HWCR, hwcr);
1598                 }
1599         }
1600
1601         if (c->x86_vendor == X86_VENDOR_INTEL) {
1602                 /*
1603                  * SDM documents that on family 6 bank 0 should not be written
1604                  * because it aliases to another special BIOS controlled
1605                  * register.
1606                  * But it's not aliased anymore on model 0x1a+
1607                  * Don't ignore bank 0 completely because there could be a
1608                  * valid event later, merely don't write CTL0.
1609                  */
1610
1611                 if (c->x86 == 6 && c->x86_model < 0x1A && cfg->banks > 0)
1612                         mce_banks[0].init = 0;
1613
1614                 /*
1615                  * All newer Intel systems support MCE broadcasting. Enable
1616                  * synchronization with a one second timeout.
1617                  */
1618                 if ((c->x86 > 6 || (c->x86 == 6 && c->x86_model >= 0xe)) &&
1619                         cfg->monarch_timeout < 0)
1620                         cfg->monarch_timeout = USEC_PER_SEC;
1621
1622                 /*
1623                  * There are also broken BIOSes on some Pentium M and
1624                  * earlier systems:
1625                  */
1626                 if (c->x86 == 6 && c->x86_model <= 13 && cfg->bootlog < 0)
1627                         cfg->bootlog = 0;
1628
1629                 if (c->x86 == 6 && c->x86_model == 45)
1630                         quirk_no_way_out = quirk_sandybridge_ifu;
1631         }
1632         if (cfg->monarch_timeout < 0)
1633                 cfg->monarch_timeout = 0;
1634         if (cfg->bootlog != 0)
1635                 cfg->panic_timeout = 30;
1636
1637         return 0;
1638 }
1639
1640 static int __mcheck_cpu_ancient_init(struct cpuinfo_x86 *c)
1641 {
1642         if (c->x86 != 5)
1643                 return 0;
1644
1645         switch (c->x86_vendor) {
1646         case X86_VENDOR_INTEL:
1647                 intel_p5_mcheck_init(c);
1648                 return 1;
1649                 break;
1650         case X86_VENDOR_CENTAUR:
1651                 winchip_mcheck_init(c);
1652                 return 1;
1653                 break;
1654         default:
1655                 return 0;
1656         }
1657
1658         return 0;
1659 }
1660
1661 /*
1662  * Init basic CPU features needed for early decoding of MCEs.
1663  */
1664 static void __mcheck_cpu_init_early(struct cpuinfo_x86 *c)
1665 {
1666         if (c->x86_vendor == X86_VENDOR_AMD) {
1667                 mce_flags.overflow_recov = !!cpu_has(c, X86_FEATURE_OVERFLOW_RECOV);
1668                 mce_flags.succor         = !!cpu_has(c, X86_FEATURE_SUCCOR);
1669                 mce_flags.smca           = !!cpu_has(c, X86_FEATURE_SMCA);
1670
1671                 if (mce_flags.smca) {
1672                         msr_ops.ctl     = smca_ctl_reg;
1673                         msr_ops.status  = smca_status_reg;
1674                         msr_ops.addr    = smca_addr_reg;
1675                         msr_ops.misc    = smca_misc_reg;
1676                 }
1677         }
1678 }
1679
1680 static void __mcheck_cpu_init_vendor(struct cpuinfo_x86 *c)
1681 {
1682         switch (c->x86_vendor) {
1683         case X86_VENDOR_INTEL:
1684                 mce_intel_feature_init(c);
1685                 mce_adjust_timer = cmci_intel_adjust_timer;
1686                 break;
1687
1688         case X86_VENDOR_AMD: {
1689                 mce_amd_feature_init(c);
1690                 break;
1691                 }
1692
1693         default:
1694                 break;
1695         }
1696 }
1697
1698 static void __mcheck_cpu_clear_vendor(struct cpuinfo_x86 *c)
1699 {
1700         switch (c->x86_vendor) {
1701         case X86_VENDOR_INTEL:
1702                 mce_intel_feature_clear(c);
1703                 break;
1704         default:
1705                 break;
1706         }
1707 }
1708
1709 static void mce_start_timer(struct timer_list *t)
1710 {
1711         unsigned long iv = check_interval * HZ;
1712
1713         if (mca_cfg.ignore_ce || !iv)
1714                 return;
1715
1716         this_cpu_write(mce_next_interval, iv);
1717         __start_timer(t, iv);
1718 }
1719
1720 static void __mcheck_cpu_setup_timer(void)
1721 {
1722         struct timer_list *t = this_cpu_ptr(&mce_timer);
1723         unsigned int cpu = smp_processor_id();
1724
1725         setup_pinned_timer(t, mce_timer_fn, cpu);
1726 }
1727
1728 static void __mcheck_cpu_init_timer(void)
1729 {
1730         struct timer_list *t = this_cpu_ptr(&mce_timer);
1731         unsigned int cpu = smp_processor_id();
1732
1733         setup_pinned_timer(t, mce_timer_fn, cpu);
1734         mce_start_timer(t);
1735 }
1736
1737 /* Handle unconfigured int18 (should never happen) */
1738 static void unexpected_machine_check(struct pt_regs *regs, long error_code)
1739 {
1740         pr_err("CPU#%d: Unexpected int18 (Machine Check)\n",
1741                smp_processor_id());
1742 }
1743
1744 /* Call the installed machine check handler for this CPU setup. */
1745 void (*machine_check_vector)(struct pt_regs *, long error_code) =
1746                                                 unexpected_machine_check;
1747
1748 /*
1749  * Called for each booted CPU to set up machine checks.
1750  * Must be called with preempt off:
1751  */
1752 void mcheck_cpu_init(struct cpuinfo_x86 *c)
1753 {
1754         if (mca_cfg.disabled)
1755                 return;
1756
1757         if (__mcheck_cpu_ancient_init(c))
1758                 return;
1759
1760         if (!mce_available(c))
1761                 return;
1762
1763         if (__mcheck_cpu_cap_init() < 0 || __mcheck_cpu_apply_quirks(c) < 0) {
1764                 mca_cfg.disabled = true;
1765                 return;
1766         }
1767
1768         if (mce_gen_pool_init()) {
1769                 mca_cfg.disabled = true;
1770                 pr_emerg("Couldn't allocate MCE records pool!\n");
1771                 return;
1772         }
1773
1774         machine_check_vector = do_machine_check;
1775
1776         __mcheck_cpu_init_early(c);
1777         __mcheck_cpu_init_generic();
1778         __mcheck_cpu_init_vendor(c);
1779         __mcheck_cpu_init_clear_banks();
1780         __mcheck_cpu_setup_timer();
1781 }
1782
1783 /*
1784  * Called for each booted CPU to clear some machine checks opt-ins
1785  */
1786 void mcheck_cpu_clear(struct cpuinfo_x86 *c)
1787 {
1788         if (mca_cfg.disabled)
1789                 return;
1790
1791         if (!mce_available(c))
1792                 return;
1793
1794         /*
1795          * Possibly to clear general settings generic to x86
1796          * __mcheck_cpu_clear_generic(c);
1797          */
1798         __mcheck_cpu_clear_vendor(c);
1799
1800 }
1801
1802 static void __mce_disable_bank(void *arg)
1803 {
1804         int bank = *((int *)arg);
1805         __clear_bit(bank, this_cpu_ptr(mce_poll_banks));
1806         cmci_disable_bank(bank);
1807 }
1808
1809 void mce_disable_bank(int bank)
1810 {
1811         if (bank >= mca_cfg.banks) {
1812                 pr_warn(FW_BUG
1813                         "Ignoring request to disable invalid MCA bank %d.\n",
1814                         bank);
1815                 return;
1816         }
1817         set_bit(bank, mce_banks_ce_disabled);
1818         on_each_cpu(__mce_disable_bank, &bank, 1);
1819 }
1820
1821 /*
1822  * mce=off Disables machine check
1823  * mce=no_cmci Disables CMCI
1824  * mce=no_lmce Disables LMCE
1825  * mce=dont_log_ce Clears corrected events silently, no log created for CEs.
1826  * mce=ignore_ce Disables polling and CMCI, corrected events are not cleared.
1827  * mce=TOLERANCELEVEL[,monarchtimeout] (number, see above)
1828  *      monarchtimeout is how long to wait for other CPUs on machine
1829  *      check, or 0 to not wait
1830  * mce=bootlog Log MCEs from before booting. Disabled by default on AMD Fam10h
1831         and older.
1832  * mce=nobootlog Don't log MCEs from before booting.
1833  * mce=bios_cmci_threshold Don't program the CMCI threshold
1834  * mce=recovery force enable memcpy_mcsafe()
1835  */
1836 static int __init mcheck_enable(char *str)
1837 {
1838         struct mca_config *cfg = &mca_cfg;
1839
1840         if (*str == 0) {
1841                 enable_p5_mce();
1842                 return 1;
1843         }
1844         if (*str == '=')
1845                 str++;
1846         if (!strcmp(str, "off"))
1847                 cfg->disabled = true;
1848         else if (!strcmp(str, "no_cmci"))
1849                 cfg->cmci_disabled = true;
1850         else if (!strcmp(str, "no_lmce"))
1851                 cfg->lmce_disabled = true;
1852         else if (!strcmp(str, "dont_log_ce"))
1853                 cfg->dont_log_ce = true;
1854         else if (!strcmp(str, "ignore_ce"))
1855                 cfg->ignore_ce = true;
1856         else if (!strcmp(str, "bootlog") || !strcmp(str, "nobootlog"))
1857                 cfg->bootlog = (str[0] == 'b');
1858         else if (!strcmp(str, "bios_cmci_threshold"))
1859                 cfg->bios_cmci_threshold = true;
1860         else if (!strcmp(str, "recovery"))
1861                 cfg->recovery = true;
1862         else if (isdigit(str[0])) {
1863                 if (get_option(&str, &cfg->tolerant) == 2)
1864                         get_option(&str, &(cfg->monarch_timeout));
1865         } else {
1866                 pr_info("mce argument %s ignored. Please use /sys\n", str);
1867                 return 0;
1868         }
1869         return 1;
1870 }
1871 __setup("mce", mcheck_enable);
1872
1873 int __init mcheck_init(void)
1874 {
1875         mcheck_intel_therm_init();
1876         mce_register_decode_chain(&first_nb);
1877         mce_register_decode_chain(&mce_srao_nb);
1878         mce_register_decode_chain(&mce_default_nb);
1879         mcheck_vendor_init_severity();
1880
1881         INIT_WORK(&mce_work, mce_gen_pool_process);
1882         init_irq_work(&mce_irq_work, mce_irq_work_cb);
1883
1884         return 0;
1885 }
1886
1887 /*
1888  * mce_syscore: PM support
1889  */
1890
1891 /*
1892  * Disable machine checks on suspend and shutdown. We can't really handle
1893  * them later.
1894  */
1895 static void mce_disable_error_reporting(void)
1896 {
1897         int i;
1898
1899         for (i = 0; i < mca_cfg.banks; i++) {
1900                 struct mce_bank *b = &mce_banks[i];
1901
1902                 if (b->init)
1903                         wrmsrl(msr_ops.ctl(i), 0);
1904         }
1905         return;
1906 }
1907
1908 static void vendor_disable_error_reporting(void)
1909 {
1910         /*
1911          * Don't clear on Intel or AMD CPUs. Some of these MSRs are socket-wide.
1912          * Disabling them for just a single offlined CPU is bad, since it will
1913          * inhibit reporting for all shared resources on the socket like the
1914          * last level cache (LLC), the integrated memory controller (iMC), etc.
1915          */
1916         if (boot_cpu_data.x86_vendor == X86_VENDOR_INTEL ||
1917             boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
1918                 return;
1919
1920         mce_disable_error_reporting();
1921 }
1922
1923 static int mce_syscore_suspend(void)
1924 {
1925         vendor_disable_error_reporting();
1926         return 0;
1927 }
1928
1929 static void mce_syscore_shutdown(void)
1930 {
1931         vendor_disable_error_reporting();
1932 }
1933
1934 /*
1935  * On resume clear all MCE state. Don't want to see leftovers from the BIOS.
1936  * Only one CPU is active at this time, the others get re-added later using
1937  * CPU hotplug:
1938  */
1939 static void mce_syscore_resume(void)
1940 {
1941         __mcheck_cpu_init_generic();
1942         __mcheck_cpu_init_vendor(raw_cpu_ptr(&cpu_info));
1943         __mcheck_cpu_init_clear_banks();
1944 }
1945
1946 static struct syscore_ops mce_syscore_ops = {
1947         .suspend        = mce_syscore_suspend,
1948         .shutdown       = mce_syscore_shutdown,
1949         .resume         = mce_syscore_resume,
1950 };
1951
1952 /*
1953  * mce_device: Sysfs support
1954  */
1955
1956 static void mce_cpu_restart(void *data)
1957 {
1958         if (!mce_available(raw_cpu_ptr(&cpu_info)))
1959                 return;
1960         __mcheck_cpu_init_generic();
1961         __mcheck_cpu_init_clear_banks();
1962         __mcheck_cpu_init_timer();
1963 }
1964
1965 /* Reinit MCEs after user configuration changes */
1966 static void mce_restart(void)
1967 {
1968         mce_timer_delete_all();
1969         on_each_cpu(mce_cpu_restart, NULL, 1);
1970 }
1971
1972 /* Toggle features for corrected errors */
1973 static void mce_disable_cmci(void *data)
1974 {
1975         if (!mce_available(raw_cpu_ptr(&cpu_info)))
1976                 return;
1977         cmci_clear();
1978 }
1979
1980 static void mce_enable_ce(void *all)
1981 {
1982         if (!mce_available(raw_cpu_ptr(&cpu_info)))
1983                 return;
1984         cmci_reenable();
1985         cmci_recheck();
1986         if (all)
1987                 __mcheck_cpu_init_timer();
1988 }
1989
1990 static struct bus_type mce_subsys = {
1991         .name           = "machinecheck",
1992         .dev_name       = "machinecheck",
1993 };
1994
1995 DEFINE_PER_CPU(struct device *, mce_device);
1996
1997 static inline struct mce_bank *attr_to_bank(struct device_attribute *attr)
1998 {
1999         return container_of(attr, struct mce_bank, attr);
2000 }
2001
2002 static ssize_t show_bank(struct device *s, struct device_attribute *attr,
2003                          char *buf)
2004 {
2005         return sprintf(buf, "%llx\n", attr_to_bank(attr)->ctl);
2006 }
2007
2008 static ssize_t set_bank(struct device *s, struct device_attribute *attr,
2009                         const char *buf, size_t size)
2010 {
2011         u64 new;
2012
2013         if (kstrtou64(buf, 0, &new) < 0)
2014                 return -EINVAL;
2015
2016         attr_to_bank(attr)->ctl = new;
2017         mce_restart();
2018
2019         return size;
2020 }
2021
2022 static ssize_t set_ignore_ce(struct device *s,
2023                              struct device_attribute *attr,
2024                              const char *buf, size_t size)
2025 {
2026         u64 new;
2027
2028         if (kstrtou64(buf, 0, &new) < 0)
2029                 return -EINVAL;
2030
2031         if (mca_cfg.ignore_ce ^ !!new) {
2032                 if (new) {
2033                         /* disable ce features */
2034                         mce_timer_delete_all();
2035                         on_each_cpu(mce_disable_cmci, NULL, 1);
2036                         mca_cfg.ignore_ce = true;
2037                 } else {
2038                         /* enable ce features */
2039                         mca_cfg.ignore_ce = false;
2040                         on_each_cpu(mce_enable_ce, (void *)1, 1);
2041                 }
2042         }
2043         return size;
2044 }
2045
2046 static ssize_t set_cmci_disabled(struct device *s,
2047                                  struct device_attribute *attr,
2048                                  const char *buf, size_t size)
2049 {
2050         u64 new;
2051
2052         if (kstrtou64(buf, 0, &new) < 0)
2053                 return -EINVAL;
2054
2055         if (mca_cfg.cmci_disabled ^ !!new) {
2056                 if (new) {
2057                         /* disable cmci */
2058                         on_each_cpu(mce_disable_cmci, NULL, 1);
2059                         mca_cfg.cmci_disabled = true;
2060                 } else {
2061                         /* enable cmci */
2062                         mca_cfg.cmci_disabled = false;
2063                         on_each_cpu(mce_enable_ce, NULL, 1);
2064                 }
2065         }
2066         return size;
2067 }
2068
2069 static ssize_t store_int_with_restart(struct device *s,
2070                                       struct device_attribute *attr,
2071                                       const char *buf, size_t size)
2072 {
2073         ssize_t ret = device_store_int(s, attr, buf, size);
2074         mce_restart();
2075         return ret;
2076 }
2077
2078 static DEVICE_INT_ATTR(tolerant, 0644, mca_cfg.tolerant);
2079 static DEVICE_INT_ATTR(monarch_timeout, 0644, mca_cfg.monarch_timeout);
2080 static DEVICE_BOOL_ATTR(dont_log_ce, 0644, mca_cfg.dont_log_ce);
2081
2082 static struct dev_ext_attribute dev_attr_check_interval = {
2083         __ATTR(check_interval, 0644, device_show_int, store_int_with_restart),
2084         &check_interval
2085 };
2086
2087 static struct dev_ext_attribute dev_attr_ignore_ce = {
2088         __ATTR(ignore_ce, 0644, device_show_bool, set_ignore_ce),
2089         &mca_cfg.ignore_ce
2090 };
2091
2092 static struct dev_ext_attribute dev_attr_cmci_disabled = {
2093         __ATTR(cmci_disabled, 0644, device_show_bool, set_cmci_disabled),
2094         &mca_cfg.cmci_disabled
2095 };
2096
2097 static struct device_attribute *mce_device_attrs[] = {
2098         &dev_attr_tolerant.attr,
2099         &dev_attr_check_interval.attr,
2100 #ifdef CONFIG_X86_MCELOG_LEGACY
2101         &dev_attr_trigger,
2102 #endif
2103         &dev_attr_monarch_timeout.attr,
2104         &dev_attr_dont_log_ce.attr,
2105         &dev_attr_ignore_ce.attr,
2106         &dev_attr_cmci_disabled.attr,
2107         NULL
2108 };
2109
2110 static cpumask_var_t mce_device_initialized;
2111
2112 static void mce_device_release(struct device *dev)
2113 {
2114         kfree(dev);
2115 }
2116
2117 /* Per cpu device init. All of the cpus still share the same ctrl bank: */
2118 static int mce_device_create(unsigned int cpu)
2119 {
2120         struct device *dev;
2121         int err;
2122         int i, j;
2123
2124         if (!mce_available(&boot_cpu_data))
2125                 return -EIO;
2126
2127         dev = per_cpu(mce_device, cpu);
2128         if (dev)
2129                 return 0;
2130
2131         dev = kzalloc(sizeof *dev, GFP_KERNEL);
2132         if (!dev)
2133                 return -ENOMEM;
2134         dev->id  = cpu;
2135         dev->bus = &mce_subsys;
2136         dev->release = &mce_device_release;
2137
2138         err = device_register(dev);
2139         if (err) {
2140                 put_device(dev);
2141                 return err;
2142         }
2143
2144         for (i = 0; mce_device_attrs[i]; i++) {
2145                 err = device_create_file(dev, mce_device_attrs[i]);
2146                 if (err)
2147                         goto error;
2148         }
2149         for (j = 0; j < mca_cfg.banks; j++) {
2150                 err = device_create_file(dev, &mce_banks[j].attr);
2151                 if (err)
2152                         goto error2;
2153         }
2154         cpumask_set_cpu(cpu, mce_device_initialized);
2155         per_cpu(mce_device, cpu) = dev;
2156
2157         return 0;
2158 error2:
2159         while (--j >= 0)
2160                 device_remove_file(dev, &mce_banks[j].attr);
2161 error:
2162         while (--i >= 0)
2163                 device_remove_file(dev, mce_device_attrs[i]);
2164
2165         device_unregister(dev);
2166
2167         return err;
2168 }
2169
2170 static void mce_device_remove(unsigned int cpu)
2171 {
2172         struct device *dev = per_cpu(mce_device, cpu);
2173         int i;
2174
2175         if (!cpumask_test_cpu(cpu, mce_device_initialized))
2176                 return;
2177
2178         for (i = 0; mce_device_attrs[i]; i++)
2179                 device_remove_file(dev, mce_device_attrs[i]);
2180
2181         for (i = 0; i < mca_cfg.banks; i++)
2182                 device_remove_file(dev, &mce_banks[i].attr);
2183
2184         device_unregister(dev);
2185         cpumask_clear_cpu(cpu, mce_device_initialized);
2186         per_cpu(mce_device, cpu) = NULL;
2187 }
2188
2189 /* Make sure there are no machine checks on offlined CPUs. */
2190 static void mce_disable_cpu(void)
2191 {
2192         if (!mce_available(raw_cpu_ptr(&cpu_info)))
2193                 return;
2194
2195         if (!cpuhp_tasks_frozen)
2196                 cmci_clear();
2197
2198         vendor_disable_error_reporting();
2199 }
2200
2201 static void mce_reenable_cpu(void)
2202 {
2203         int i;
2204
2205         if (!mce_available(raw_cpu_ptr(&cpu_info)))
2206                 return;
2207
2208         if (!cpuhp_tasks_frozen)
2209                 cmci_reenable();
2210         for (i = 0; i < mca_cfg.banks; i++) {
2211                 struct mce_bank *b = &mce_banks[i];
2212
2213                 if (b->init)
2214                         wrmsrl(msr_ops.ctl(i), b->ctl);
2215         }
2216 }
2217
2218 static int mce_cpu_dead(unsigned int cpu)
2219 {
2220         mce_intel_hcpu_update(cpu);
2221
2222         /* intentionally ignoring frozen here */
2223         if (!cpuhp_tasks_frozen)
2224                 cmci_rediscover();
2225         return 0;
2226 }
2227
2228 static int mce_cpu_online(unsigned int cpu)
2229 {
2230         struct timer_list *t = this_cpu_ptr(&mce_timer);
2231         int ret;
2232
2233         mce_device_create(cpu);
2234
2235         ret = mce_threshold_create_device(cpu);
2236         if (ret) {
2237                 mce_device_remove(cpu);
2238                 return ret;
2239         }
2240         mce_reenable_cpu();
2241         mce_start_timer(t);
2242         return 0;
2243 }
2244
2245 static int mce_cpu_pre_down(unsigned int cpu)
2246 {
2247         struct timer_list *t = this_cpu_ptr(&mce_timer);
2248
2249         mce_disable_cpu();
2250         del_timer_sync(t);
2251         mce_threshold_remove_device(cpu);
2252         mce_device_remove(cpu);
2253         return 0;
2254 }
2255
2256 static __init void mce_init_banks(void)
2257 {
2258         int i;
2259
2260         for (i = 0; i < mca_cfg.banks; i++) {
2261                 struct mce_bank *b = &mce_banks[i];
2262                 struct device_attribute *a = &b->attr;
2263
2264                 sysfs_attr_init(&a->attr);
2265                 a->attr.name    = b->attrname;
2266                 snprintf(b->attrname, ATTR_LEN, "bank%d", i);
2267
2268                 a->attr.mode    = 0644;
2269                 a->show         = show_bank;
2270                 a->store        = set_bank;
2271         }
2272 }
2273
2274 static __init int mcheck_init_device(void)
2275 {
2276         int err;
2277
2278         if (!mce_available(&boot_cpu_data)) {
2279                 err = -EIO;
2280                 goto err_out;
2281         }
2282
2283         if (!zalloc_cpumask_var(&mce_device_initialized, GFP_KERNEL)) {
2284                 err = -ENOMEM;
2285                 goto err_out;
2286         }
2287
2288         mce_init_banks();
2289
2290         err = subsys_system_register(&mce_subsys, NULL);
2291         if (err)
2292                 goto err_out_mem;
2293
2294         err = cpuhp_setup_state(CPUHP_X86_MCE_DEAD, "x86/mce:dead", NULL,
2295                                 mce_cpu_dead);
2296         if (err)
2297                 goto err_out_mem;
2298
2299         err = cpuhp_setup_state(CPUHP_AP_ONLINE_DYN, "x86/mce:online",
2300                                 mce_cpu_online, mce_cpu_pre_down);
2301         if (err < 0)
2302                 goto err_out_online;
2303
2304         register_syscore_ops(&mce_syscore_ops);
2305
2306         return 0;
2307
2308 err_out_online:
2309         cpuhp_remove_state(CPUHP_X86_MCE_DEAD);
2310
2311 err_out_mem:
2312         free_cpumask_var(mce_device_initialized);
2313
2314 err_out:
2315         pr_err("Unable to init MCE device (rc: %d)\n", err);
2316
2317         return err;
2318 }
2319 device_initcall_sync(mcheck_init_device);
2320
2321 /*
2322  * Old style boot options parsing. Only for compatibility.
2323  */
2324 static int __init mcheck_disable(char *str)
2325 {
2326         mca_cfg.disabled = true;
2327         return 1;
2328 }
2329 __setup("nomce", mcheck_disable);
2330
2331 #ifdef CONFIG_DEBUG_FS
2332 struct dentry *mce_get_debugfs_dir(void)
2333 {
2334         static struct dentry *dmce;
2335
2336         if (!dmce)
2337                 dmce = debugfs_create_dir("mce", NULL);
2338
2339         return dmce;
2340 }
2341
2342 static void mce_reset(void)
2343 {
2344         cpu_missing = 0;
2345         atomic_set(&mce_fake_panicked, 0);
2346         atomic_set(&mce_executing, 0);
2347         atomic_set(&mce_callin, 0);
2348         atomic_set(&global_nwo, 0);
2349 }
2350
2351 static int fake_panic_get(void *data, u64 *val)
2352 {
2353         *val = fake_panic;
2354         return 0;
2355 }
2356
2357 static int fake_panic_set(void *data, u64 val)
2358 {
2359         mce_reset();
2360         fake_panic = val;
2361         return 0;
2362 }
2363
2364 DEFINE_SIMPLE_ATTRIBUTE(fake_panic_fops, fake_panic_get,
2365                         fake_panic_set, "%llu\n");
2366
2367 static int __init mcheck_debugfs_init(void)
2368 {
2369         struct dentry *dmce, *ffake_panic;
2370
2371         dmce = mce_get_debugfs_dir();
2372         if (!dmce)
2373                 return -ENOMEM;
2374         ffake_panic = debugfs_create_file("fake_panic", 0444, dmce, NULL,
2375                                           &fake_panic_fops);
2376         if (!ffake_panic)
2377                 return -ENOMEM;
2378
2379         return 0;
2380 }
2381 #else
2382 static int __init mcheck_debugfs_init(void) { return -EINVAL; }
2383 #endif
2384
2385 DEFINE_STATIC_KEY_FALSE(mcsafe_key);
2386 EXPORT_SYMBOL_GPL(mcsafe_key);
2387
2388 static int __init mcheck_late_init(void)
2389 {
2390         if (mca_cfg.recovery)
2391                 static_branch_inc(&mcsafe_key);
2392
2393         mcheck_debugfs_init();
2394         cec_init();
2395
2396         /*
2397          * Flush out everything that has been logged during early boot, now that
2398          * everything has been initialized (workqueues, decoders, ...).
2399          */
2400         mce_schedule_work();
2401
2402         return 0;
2403 }
2404 late_initcall(mcheck_late_init);