arch/x86/kernel/cpu/mcheck/mce.c

   1 /*
   2  * Machine check handler.
   3  *
   4  * K8 parts Copyright 2002,2003 Andi Kleen, SuSE Labs.
   5  * Rest from unknown author(s).
   6  * 2004 Andi Kleen. Rewrote most of it.
   7  * Copyright 2008 Intel Corporation
   8  * Author: Andi Kleen
   9  */
  10
  11 #define pr_fmt(fmt) KBUILD_MODNAME ": " fmt
  12
  13 #include <linux/thread_info.h>
  14 #include <linux/capability.h>
  15 #include <linux/miscdevice.h>
  16 #include <linux/ratelimit.h>
  17 #include <linux/rcupdate.h>
  18 #include <linux/kobject.h>
  19 #include <linux/uaccess.h>
  20 #include <linux/kdebug.h>
  21 #include <linux/kernel.h>
  22 #include <linux/percpu.h>
  23 #include <linux/string.h>
  24 #include <linux/device.h>
  25 #include <linux/syscore_ops.h>
  26 #include <linux/delay.h>
  27 #include <linux/ctype.h>
  28 #include <linux/sched.h>
  29 #include <linux/sysfs.h>
  30 #include <linux/types.h>
  31 #include <linux/slab.h>
  32 #include <linux/init.h>
  33 #include <linux/kmod.h>
  34 #include <linux/poll.h>
  35 #include <linux/nmi.h>
  36 #include <linux/cpu.h>
  37 #include <linux/ras.h>
  38 #include <linux/smp.h>
  39 #include <linux/fs.h>
  40 #include <linux/mm.h>
  41 #include <linux/debugfs.h>
  42 #include <linux/irq_work.h>
  43 #include <linux/export.h>
  44 #include <linux/jump_label.h>
  45
  46 #include <asm/intel-family.h>
  47 #include <asm/processor.h>
  48 #include <asm/traps.h>
  49 #include <asm/tlbflush.h>
  50 #include <asm/mce.h>
  51 #include <asm/msr.h>
  52 #include <asm/reboot.h>
  53 #include <asm/set_memory.h>
  54
  55 #include "mce-internal.h"
  56
  57 static DEFINE_MUTEX(mce_log_mutex);
  58
  59 /* sysfs synchronization */
  60 static DEFINE_MUTEX(mce_sysfs_mutex);
  61
  62 #define CREATE_TRACE_POINTS
  63 #include <trace/events/mce.h>
  64
  65 #define SPINUNIT                100     /* 100ns */
  66
  67 DEFINE_PER_CPU(unsigned, mce_exception_count);
  68
  69 struct mce_bank *mce_banks __read_mostly;
  70 struct mce_vendor_flags mce_flags __read_mostly;
  71
  72 struct mca_config mca_cfg __read_mostly = {
  73         .bootlog  = -1,
  74         /*
  75          * Tolerant levels:
  76          * 0: always panic on uncorrected errors, log corrected errors
  77          * 1: panic or SIGBUS on uncorrected errors, log corrected errors
  78          * 2: SIGBUS or log uncorrected errors (if possible), log corr. errors
  79          * 3: never panic or SIGBUS, log all errors (for testing only)
  80          */
  81         .tolerant = 1,
  82         .monarch_timeout = -1
  83 };
  84
  85 static DEFINE_PER_CPU(struct mce, mces_seen);
  86 static unsigned long mce_need_notify;
  87 static int cpu_missing;
  88
  89 /*
  90  * MCA banks polled by the period polling timer for corrected events.
  91  * With Intel CMCI, this only has MCA banks which do not support CMCI (if any).
  92  */
  93 DEFINE_PER_CPU(mce_banks_t, mce_poll_banks) = {
  94         [0 ... BITS_TO_LONGS(MAX_NR_BANKS)-1] = ~0UL
  95 };
  96
  97 /*
  98  * MCA banks controlled through firmware first for corrected errors.
  99  * This is a global list of banks for which we won't enable CMCI and we
 100  * won't poll. Firmware controls these banks and is responsible for
 101  * reporting corrected errors through GHES. Uncorrected/recoverable
 102  * errors are still notified through a machine check.
 103  */
 104 mce_banks_t mce_banks_ce_disabled;
 105
 106 static struct work_struct mce_work;
 107 static struct irq_work mce_irq_work;
 108
 109 static void (*quirk_no_way_out)(int bank, struct mce *m, struct pt_regs *regs);
 110
 111 #ifndef mce_unmap_kpfn
 112 static void mce_unmap_kpfn(unsigned long pfn);
 113 #endif
 114
 115 /*
 116  * CPU/chipset specific EDAC code can register a notifier call here to print
 117  * MCE errors in a human-readable form.
 118  */
 119 BLOCKING_NOTIFIER_HEAD(x86_mce_decoder_chain);
 120
 121 /* Do initial initialization of a struct mce */
 122 void mce_setup(struct mce *m)
 123 {
 124         memset(m, 0, sizeof(struct mce));
 125         m->cpu = m->extcpu = smp_processor_id();
 126         /* need the internal __ version to avoid deadlocks */
 127         m->time = __ktime_get_real_seconds();
 128         m->cpuvendor = boot_cpu_data.x86_vendor;
 129         m->cpuid = cpuid_eax(1);
 130         m->socketid = cpu_data(m->extcpu).phys_proc_id;
 131         m->apicid = cpu_data(m->extcpu).initial_apicid;
 132         rdmsrl(MSR_IA32_MCG_CAP, m->mcgcap);
 133
 134         if (this_cpu_has(X86_FEATURE_INTEL_PPIN))
 135                 rdmsrl(MSR_PPIN, m->ppin);
 136
 137         m->microcode = boot_cpu_data.microcode;
 138 }
 139
 140 DEFINE_PER_CPU(struct mce, injectm);
 141 EXPORT_PER_CPU_SYMBOL_GPL(injectm);
 142
 143 void mce_log(struct mce *m)
 144 {
 145         if (!mce_gen_pool_add(m))
 146                 irq_work_queue(&mce_irq_work);
 147 }
 148
 149 void mce_inject_log(struct mce *m)
 150 {
 151         mutex_lock(&mce_log_mutex);
 152         mce_log(m);
 153         mutex_unlock(&mce_log_mutex);
 154 }
 155 EXPORT_SYMBOL_GPL(mce_inject_log);
 156
 157 static struct notifier_block mce_srao_nb;
 158
 159 /*
 160  * We run the default notifier if we have only the SRAO, the first and the
 161  * default notifier registered. I.e., the mandatory NUM_DEFAULT_NOTIFIERS
 162  * notifiers registered on the chain.
 163  */
 164 #define NUM_DEFAULT_NOTIFIERS   3
 165 static atomic_t num_notifiers;
 166
 167 void mce_register_decode_chain(struct notifier_block *nb)
 168 {
 169         if (WARN_ON(nb->priority > MCE_PRIO_MCELOG && nb->priority < MCE_PRIO_EDAC))
 170                 return;
 171
 172         atomic_inc(&num_notifiers);
 173
 174         blocking_notifier_chain_register(&x86_mce_decoder_chain, nb);
 175 }
 176 EXPORT_SYMBOL_GPL(mce_register_decode_chain);
 177
 178 void mce_unregister_decode_chain(struct notifier_block *nb)
 179 {
 180         atomic_dec(&num_notifiers);
 181
 182         blocking_notifier_chain_unregister(&x86_mce_decoder_chain, nb);
 183 }
 184 EXPORT_SYMBOL_GPL(mce_unregister_decode_chain);
 185
 186 static inline u32 ctl_reg(int bank)
 187 {
 188         return MSR_IA32_MCx_CTL(bank);
 189 }
 190
 191 static inline u32 status_reg(int bank)
 192 {
 193         return MSR_IA32_MCx_STATUS(bank);
 194 }
 195
 196 static inline u32 addr_reg(int bank)
 197 {
 198         return MSR_IA32_MCx_ADDR(bank);
 199 }
 200
 201 static inline u32 misc_reg(int bank)
 202 {
 203         return MSR_IA32_MCx_MISC(bank);
 204 }
 205
 206 static inline u32 smca_ctl_reg(int bank)
 207 {
 208         return MSR_AMD64_SMCA_MCx_CTL(bank);
 209 }
 210
 211 static inline u32 smca_status_reg(int bank)
 212 {
 213         return MSR_AMD64_SMCA_MCx_STATUS(bank);
 214 }
 215
 216 static inline u32 smca_addr_reg(int bank)
 217 {
 218         return MSR_AMD64_SMCA_MCx_ADDR(bank);
 219 }
 220
 221 static inline u32 smca_misc_reg(int bank)
 222 {
 223         return MSR_AMD64_SMCA_MCx_MISC(bank);
 224 }
 225
 226 struct mca_msr_regs msr_ops = {
 227         .ctl    = ctl_reg,
 228         .status = status_reg,
 229         .addr   = addr_reg,
 230         .misc   = misc_reg
 231 };
 232
 233 static void __print_mce(struct mce *m)
 234 {
 235         pr_emerg(HW_ERR "CPU %d: Machine Check%s: %Lx Bank %d: %016Lx\n",
 236                  m->extcpu,
 237                  (m->mcgstatus & MCG_STATUS_MCIP ? " Exception" : ""),
 238                  m->mcgstatus, m->bank, m->status);
 239
 240         if (m->ip) {
 241                 pr_emerg(HW_ERR "RIP%s %02x:<%016Lx> ",
 242                         !(m->mcgstatus & MCG_STATUS_EIPV) ? " !INEXACT!" : "",
 243                         m->cs, m->ip);
 244
 245                 if (m->cs == __KERNEL_CS)
 246                         pr_cont("{%pS}", (void *)(unsigned long)m->ip);
 247                 pr_cont("\n");
 248         }
 249
 250         pr_emerg(HW_ERR "TSC %llx ", m->tsc);
 251         if (m->addr)
 252                 pr_cont("ADDR %llx ", m->addr);
 253         if (m->misc)
 254                 pr_cont("MISC %llx ", m->misc);
 255
 256         if (mce_flags.smca) {
 257                 if (m->synd)
 258                         pr_cont("SYND %llx ", m->synd);
 259                 if (m->ipid)
 260                         pr_cont("IPID %llx ", m->ipid);
 261         }
 262
 263         pr_cont("\n");
 264         /*
 265          * Note this output is parsed by external tools and old fields
 266          * should not be changed.
 267          */
 268         pr_emerg(HW_ERR "PROCESSOR %u:%x TIME %llu SOCKET %u APIC %x microcode %x\n",
 269                 m->cpuvendor, m->cpuid, m->time, m->socketid, m->apicid,
 270                 m->microcode);
 271 }
 272
 273 static void print_mce(struct mce *m)
 274 {
 275         __print_mce(m);
 276
 277         if (m->cpuvendor != X86_VENDOR_AMD)
 278                 pr_emerg_ratelimited(HW_ERR "Run the above through 'mcelog --ascii'\n");
 279 }
 280
 281 #define PANIC_TIMEOUT 5 /* 5 seconds */
 282
 283 static atomic_t mce_panicked;
 284
 285 static int fake_panic;
 286 static atomic_t mce_fake_panicked;
 287
 288 /* Panic in progress. Enable interrupts and wait for final IPI */
 289 static void wait_for_panic(void)
 290 {
 291         long timeout = PANIC_TIMEOUT*USEC_PER_SEC;
 292
 293         preempt_disable();
 294         local_irq_enable();
 295         while (timeout-- > 0)
 296                 udelay(1);
 297         if (panic_timeout == 0)
 298                 panic_timeout = mca_cfg.panic_timeout;
 299         panic("Panicing machine check CPU died");
 300 }
 301
 302 static void mce_panic(const char *msg, struct mce *final, char *exp)
 303 {
 304         int apei_err = 0;
 305         struct llist_node *pending;
 306         struct mce_evt_llist *l;
 307
 308         if (!fake_panic) {
 309                 /*
 310                  * Make sure only one CPU runs in machine check panic
 311                  */
 312                 if (atomic_inc_return(&mce_panicked) > 1)
 313                         wait_for_panic();
 314                 barrier();
 315
 316                 bust_spinlocks(1);
 317                 console_verbose();
 318         } else {
 319                 /* Don't log too much for fake panic */
 320                 if (atomic_inc_return(&mce_fake_panicked) > 1)
 321                         return;
 322         }
 323         pending = mce_gen_pool_prepare_records();
 324         /* First print corrected ones that are still unlogged */
 325         llist_for_each_entry(l, pending, llnode) {
 326                 struct mce *m = &l->mce;
 327                 if (!(m->status & MCI_STATUS_UC)) {
 328                         print_mce(m);
 329                         if (!apei_err)
 330                                 apei_err = apei_write_mce(m);
 331                 }
 332         }
 333         /* Now print uncorrected but with the final one last */
 334         llist_for_each_entry(l, pending, llnode) {
 335                 struct mce *m = &l->mce;
 336                 if (!(m->status & MCI_STATUS_UC))
 337                         continue;
 338                 if (!final || mce_cmp(m, final)) {
 339                         print_mce(m);
 340                         if (!apei_err)
 341                                 apei_err = apei_write_mce(m);
 342                 }
 343         }
 344         if (final) {
 345                 print_mce(final);
 346                 if (!apei_err)
 347                         apei_err = apei_write_mce(final);
 348         }
 349         if (cpu_missing)
 350                 pr_emerg(HW_ERR "Some CPUs didn't answer in synchronization\n");
 351         if (exp)
 352                 pr_emerg(HW_ERR "Machine check: %s\n", exp);
 353         if (!fake_panic) {
 354                 if (panic_timeout == 0)
 355                         panic_timeout = mca_cfg.panic_timeout;
 356                 panic(msg);
 357         } else
 358                 pr_emerg(HW_ERR "Fake kernel panic: %s\n", msg);
 359 }
 360
 361 /* Support code for software error injection */
 362
 363 static int msr_to_offset(u32 msr)
 364 {
 365         unsigned bank = __this_cpu_read(injectm.bank);
 366
 367         if (msr == mca_cfg.rip_msr)
 368                 return offsetof(struct mce, ip);
 369         if (msr == msr_ops.status(bank))
 370                 return offsetof(struct mce, status);
 371         if (msr == msr_ops.addr(bank))
 372                 return offsetof(struct mce, addr);
 373         if (msr == msr_ops.misc(bank))
 374                 return offsetof(struct mce, misc);
 375         if (msr == MSR_IA32_MCG_STATUS)
 376                 return offsetof(struct mce, mcgstatus);
 377         return -1;
 378 }
 379
 380 /* MSR access wrappers used for error injection */
 381 static u64 mce_rdmsrl(u32 msr)
 382 {
 383         u64 v;
 384
 385         if (__this_cpu_read(injectm.finished)) {
 386                 int offset = msr_to_offset(msr);
 387
 388                 if (offset < 0)
 389                         return 0;
 390                 return *(u64 *)((char *)this_cpu_ptr(&injectm) + offset);
 391         }
 392
 393         if (rdmsrl_safe(msr, &v)) {
 394                 WARN_ONCE(1, "mce: Unable to read MSR 0x%x!\n", msr);
 395                 /*
 396                  * Return zero in case the access faulted. This should
 397                  * not happen normally but can happen if the CPU does
 398                  * something weird, or if the code is buggy.
 399                  */
 400                 v = 0;
 401         }
 402
 403         return v;
 404 }
 405
 406 static void mce_wrmsrl(u32 msr, u64 v)
 407 {
 408         if (__this_cpu_read(injectm.finished)) {
 409                 int offset = msr_to_offset(msr);
 410
 411                 if (offset >= 0)
 412                         *(u64 *)((char *)this_cpu_ptr(&injectm) + offset) = v;
 413                 return;
 414         }
 415         wrmsrl(msr, v);
 416 }
 417
 418 /*
 419  * Collect all global (w.r.t. this processor) status about this machine
 420  * check into our "mce" struct so that we can use it later to assess
 421  * the severity of the problem as we read per-bank specific details.
 422  */
 423 static inline void mce_gather_info(struct mce *m, struct pt_regs *regs)
 424 {
 425         mce_setup(m);
 426
 427         m->mcgstatus = mce_rdmsrl(MSR_IA32_MCG_STATUS);
 428         if (regs) {
 429                 /*
 430                  * Get the address of the instruction at the time of
 431                  * the machine check error.
 432                  */
 433                 if (m->mcgstatus & (MCG_STATUS_RIPV|MCG_STATUS_EIPV)) {
 434                         m->ip = regs->ip;
 435                         m->cs = regs->cs;
 436
 437                         /*
 438                          * When in VM86 mode make the cs look like ring 3
 439                          * always. This is a lie, but it's better than passing
 440                          * the additional vm86 bit around everywhere.
 441                          */
 442                         if (v8086_mode(regs))
 443                                 m->cs |= 3;
 444                 }
 445                 /* Use accurate RIP reporting if available. */
 446                 if (mca_cfg.rip_msr)
 447                         m->ip = mce_rdmsrl(mca_cfg.rip_msr);
 448         }
 449 }
 450
 451 int mce_available(struct cpuinfo_x86 *c)
 452 {
 453         if (mca_cfg.disabled)
 454                 return 0;
 455         return cpu_has(c, X86_FEATURE_MCE) && cpu_has(c, X86_FEATURE_MCA);
 456 }
 457
 458 static void mce_schedule_work(void)
 459 {
 460         if (!mce_gen_pool_empty())
 461                 schedule_work(&mce_work);
 462 }
 463
 464 static void mce_irq_work_cb(struct irq_work *entry)
 465 {
 466         mce_schedule_work();
 467 }
 468
 469 static void mce_report_event(struct pt_regs *regs)
 470 {
 471         if (regs->flags & (X86_VM_MASK|X86_EFLAGS_IF)) {
 472                 mce_notify_irq();
 473                 /*
 474                  * Triggering the work queue here is just an insurance
 475                  * policy in case the syscall exit notify handler
 476                  * doesn't run soon enough or ends up running on the
 477                  * wrong CPU (can happen when audit sleeps)
 478                  */
 479                 mce_schedule_work();
 480                 return;
 481         }
 482
 483         irq_work_queue(&mce_irq_work);
 484 }
 485
 486 /*
 487  * Check if the address reported by the CPU is in a format we can parse.
 488  * It would be possible to add code for most other cases, but all would
 489  * be somewhat complicated (e.g. segment offset would require an instruction
 490  * parser). So only support physical addresses up to page granuality for now.
 491  */
 492 static int mce_usable_address(struct mce *m)
 493 {
 494         if (!(m->status & MCI_STATUS_ADDRV))
 495                 return 0;
 496
 497         /* Checks after this one are Intel-specific: */
 498         if (boot_cpu_data.x86_vendor != X86_VENDOR_INTEL)
 499                 return 1;
 500
 501         if (!(m->status & MCI_STATUS_MISCV))
 502                 return 0;
 503
 504         if (MCI_MISC_ADDR_LSB(m->misc) > PAGE_SHIFT)
 505                 return 0;
 506
 507         if (MCI_MISC_ADDR_MODE(m->misc) != MCI_MISC_ADDR_PHYS)
 508                 return 0;
 509
 510         return 1;
 511 }
 512
 513 bool mce_is_memory_error(struct mce *m)
 514 {
 515         if (m->cpuvendor == X86_VENDOR_AMD) {
 516                 return amd_mce_is_memory_error(m);
 517
 518         } else if (m->cpuvendor == X86_VENDOR_INTEL) {
 519                 /*
 520                  * Intel SDM Volume 3B - 15.9.2 Compound Error Codes
 521                  *
 522                  * Bit 7 of the MCACOD field of IA32_MCi_STATUS is used for
 523                  * indicating a memory error. Bit 8 is used for indicating a
 524                  * cache hierarchy error. The combination of bit 2 and bit 3
 525                  * is used for indicating a `generic' cache hierarchy error
 526                  * But we can't just blindly check the above bits, because if
 527                  * bit 11 is set, then it is a bus/interconnect error - and
 528                  * either way the above bits just gives more detail on what
 529                  * bus/interconnect error happened. Note that bit 12 can be
 530                  * ignored, as it's the "filter" bit.
 531                  */
 532                 return (m->status & 0xef80) == BIT(7) ||
 533                        (m->status & 0xef00) == BIT(8) ||
 534                        (m->status & 0xeffc) == 0xc;
 535         }
 536
 537         return false;
 538 }
 539 EXPORT_SYMBOL_GPL(mce_is_memory_error);
 540
 541 static bool mce_is_correctable(struct mce *m)
 542 {
 543         if (m->cpuvendor == X86_VENDOR_AMD && m->status & MCI_STATUS_DEFERRED)
 544                 return false;
 545
 546         if (m->status & MCI_STATUS_UC)
 547                 return false;
 548
 549         return true;
 550 }
 551
 552 static bool cec_add_mce(struct mce *m)
 553 {
 554         if (!m)
 555                 return false;
 556
 557         /* We eat only correctable DRAM errors with usable addresses. */
 558         if (mce_is_memory_error(m) &&
 559             mce_is_correctable(m)  &&
 560             mce_usable_address(m))
 561                 if (!cec_add_elem(m->addr >> PAGE_SHIFT))
 562                         return true;
 563
 564         return false;
 565 }
 566
 567 static int mce_first_notifier(struct notifier_block *nb, unsigned long val,
 568                               void *data)
 569 {
 570         struct mce *m = (struct mce *)data;
 571
 572         if (!m)
 573                 return NOTIFY_DONE;
 574
 575         if (cec_add_mce(m))
 576                 return NOTIFY_STOP;
 577
 578         /* Emit the trace record: */
 579         trace_mce_record(m);
 580
 581         set_bit(0, &mce_need_notify);
 582
 583         mce_notify_irq();
 584
 585         return NOTIFY_DONE;
 586 }
 587
 588 static struct notifier_block first_nb = {
 589         .notifier_call  = mce_first_notifier,
 590         .priority       = MCE_PRIO_FIRST,
 591 };
 592
 593 static int srao_decode_notifier(struct notifier_block *nb, unsigned long val,
 594                                 void *data)
 595 {
 596         struct mce *mce = (struct mce *)data;
 597         unsigned long pfn;
 598
 599         if (!mce)
 600                 return NOTIFY_DONE;
 601
 602         if (mce_usable_address(mce) && (mce->severity == MCE_AO_SEVERITY)) {
 603                 pfn = mce->addr >> PAGE_SHIFT;
 604                 if (!memory_failure(pfn, 0))
 605                         mce_unmap_kpfn(pfn);
 606         }
 607
 608         return NOTIFY_OK;
 609 }
 610 static struct notifier_block mce_srao_nb = {
 611         .notifier_call  = srao_decode_notifier,
 612         .priority       = MCE_PRIO_SRAO,
 613 };
 614
 615 static int mce_default_notifier(struct notifier_block *nb, unsigned long val,
 616                                 void *data)
 617 {
 618         struct mce *m = (struct mce *)data;
 619
 620         if (!m)
 621                 return NOTIFY_DONE;
 622
 623         if (atomic_read(&num_notifiers) > NUM_DEFAULT_NOTIFIERS)
 624                 return NOTIFY_DONE;
 625
 626         __print_mce(m);
 627
 628         return NOTIFY_DONE;
 629 }
 630
 631 static struct notifier_block mce_default_nb = {
 632         .notifier_call  = mce_default_notifier,
 633         /* lowest prio, we want it to run last. */
 634         .priority       = MCE_PRIO_LOWEST,
 635 };
 636
 637 /*
 638  * Read ADDR and MISC registers.
 639  */
 640 static void mce_read_aux(struct mce *m, int i)
 641 {
 642         if (m->status & MCI_STATUS_MISCV)
 643                 m->misc = mce_rdmsrl(msr_ops.misc(i));
 644
 645         if (m->status & MCI_STATUS_ADDRV) {
 646                 m->addr = mce_rdmsrl(msr_ops.addr(i));
 647
 648                 /*
 649                  * Mask the reported address by the reported granularity.
 650                  */
 651                 if (mca_cfg.ser && (m->status & MCI_STATUS_MISCV)) {
 652                         u8 shift = MCI_MISC_ADDR_LSB(m->misc);
 653                         m->addr >>= shift;
 654                         m->addr <<= shift;
 655                 }
 656
 657                 /*
 658                  * Extract [55:<lsb>] where lsb is the least significant
 659                  * *valid* bit of the address bits.
 660                  */
 661                 if (mce_flags.smca) {
 662                         u8 lsb = (m->addr >> 56) & 0x3f;
 663
 664                         m->addr &= GENMASK_ULL(55, lsb);
 665                 }
 666         }
 667
 668         if (mce_flags.smca) {
 669                 m->ipid = mce_rdmsrl(MSR_AMD64_SMCA_MCx_IPID(i));
 670
 671                 if (m->status & MCI_STATUS_SYNDV)
 672                         m->synd = mce_rdmsrl(MSR_AMD64_SMCA_MCx_SYND(i));
 673         }
 674 }
 675
 676 DEFINE_PER_CPU(unsigned, mce_poll_count);
 677
 678 /*
 679  * Poll for corrected events or events that happened before reset.
 680  * Those are just logged through /dev/mcelog.
 681  *
 682  * This is executed in standard interrupt context.
 683  *
 684  * Note: spec recommends to panic for fatal unsignalled
 685  * errors here. However this would be quite problematic --
 686  * we would need to reimplement the Monarch handling and
 687  * it would mess up the exclusion between exception handler
 688  * and poll hander -- * so we skip this for now.
 689  * These cases should not happen anyways, or only when the CPU
 690  * is already totally * confused. In this case it's likely it will
 691  * not fully execute the machine check handler either.
 692  */
 693 bool machine_check_poll(enum mcp_flags flags, mce_banks_t *b)
 694 {
 695         bool error_seen = false;
 696         struct mce m;
 697         int i;
 698
 699         this_cpu_inc(mce_poll_count);
 700
 701         mce_gather_info(&m, NULL);
 702
 703         if (flags & MCP_TIMESTAMP)
 704                 m.tsc = rdtsc();
 705
 706         for (i = 0; i < mca_cfg.banks; i++) {
 707                 if (!mce_banks[i].ctl || !test_bit(i, *b))
 708                         continue;
 709
 710                 m.misc = 0;
 711                 m.addr = 0;
 712                 m.bank = i;
 713
 714                 barrier();
 715                 m.status = mce_rdmsrl(msr_ops.status(i));
 716                 if (!(m.status & MCI_STATUS_VAL))
 717                         continue;
 718
 719                 /*
 720                  * Uncorrected or signalled events are handled by the exception
 721                  * handler when it is enabled, so don't process those here.
 722                  *
 723                  * TBD do the same check for MCI_STATUS_EN here?
 724                  */
 725                 if (!(flags & MCP_UC) &&
 726                     (m.status & (mca_cfg.ser ? MCI_STATUS_S : MCI_STATUS_UC)))
 727                         continue;
 728
 729                 error_seen = true;
 730
 731                 mce_read_aux(&m, i);
 732
 733                 m.severity = mce_severity(&m, mca_cfg.tolerant, NULL, false);
 734
 735                 /*
 736                  * Don't get the IP here because it's unlikely to
 737                  * have anything to do with the actual error location.
 738                  */
 739                 if (!(flags & MCP_DONTLOG) && !mca_cfg.dont_log_ce)
 740                         mce_log(&m);
 741                 else if (mce_usable_address(&m)) {
 742                         /*
 743                          * Although we skipped logging this, we still want
 744                          * to take action. Add to the pool so the registered
 745                          * notifiers will see it.
 746                          */
 747                         if (!mce_gen_pool_add(&m))
 748                                 mce_schedule_work();
 749                 }
 750
 751                 /*
 752                  * Clear state for this bank.
 753                  */
 754                 mce_wrmsrl(msr_ops.status(i), 0);
 755         }
 756
 757         /*
 758          * Don't clear MCG_STATUS here because it's only defined for
 759          * exceptions.
 760          */
 761
 762         sync_core();
 763
 764         return error_seen;
 765 }
 766 EXPORT_SYMBOL_GPL(machine_check_poll);
 767
 768 /*
 769  * Do a quick check if any of the events requires a panic.
 770  * This decides if we keep the events around or clear them.
 771  */
 772 static int mce_no_way_out(struct mce *m, char **msg, unsigned long *validp,
 773                           struct pt_regs *regs)
 774 {
 775         char *tmp;
 776         int i;
 777
 778         for (i = 0; i < mca_cfg.banks; i++) {
 779                 m->status = mce_rdmsrl(msr_ops.status(i));
 780                 if (!(m->status & MCI_STATUS_VAL))
 781                         continue;
 782
 783                 __set_bit(i, validp);
 784                 if (quirk_no_way_out)
 785                         quirk_no_way_out(i, m, regs);
 786
 787                 if (mce_severity(m, mca_cfg.tolerant, &tmp, true) >= MCE_PANIC_SEVERITY) {
 788                         mce_read_aux(m, i);
 789                         *msg = tmp;
 790                         return 1;
 791                 }
 792         }
 793         return 0;
 794 }
 795
 796 /*
 797  * Variable to establish order between CPUs while scanning.
 798  * Each CPU spins initially until executing is equal its number.
 799  */
 800 static atomic_t mce_executing;
 801
 802 /*
 803  * Defines order of CPUs on entry. First CPU becomes Monarch.
 804  */
 805 static atomic_t mce_callin;
 806
 807 /*
 808  * Check if a timeout waiting for other CPUs happened.
 809  */
 810 static int mce_timed_out(u64 *t, const char *msg)
 811 {
 812         /*
 813          * The others already did panic for some reason.
 814          * Bail out like in a timeout.
 815          * rmb() to tell the compiler that system_state
 816          * might have been modified by someone else.
 817          */
 818         rmb();
 819         if (atomic_read(&mce_panicked))
 820                 wait_for_panic();
 821         if (!mca_cfg.monarch_timeout)
 822                 goto out;
 823         if ((s64)*t < SPINUNIT) {
 824                 if (mca_cfg.tolerant <= 1)
 825                         mce_panic(msg, NULL, NULL);
 826                 cpu_missing = 1;
 827                 return 1;
 828         }
 829         *t -= SPINUNIT;
 830 out:
 831         touch_nmi_watchdog();
 832         return 0;
 833 }
 834
 835 /*
 836  * The Monarch's reign.  The Monarch is the CPU who entered
 837  * the machine check handler first. It waits for the others to
 838  * raise the exception too and then grades them. When any
 839  * error is fatal panic. Only then let the others continue.
 840  *
 841  * The other CPUs entering the MCE handler will be controlled by the
 842  * Monarch. They are called Subjects.
 843  *
 844  * This way we prevent any potential data corruption in a unrecoverable case
 845  * and also makes sure always all CPU's errors are examined.
 846  *
 847  * Also this detects the case of a machine check event coming from outer
 848  * space (not detected by any CPUs) In this case some external agent wants
 849  * us to shut down, so panic too.
 850  *
 851  * The other CPUs might still decide to panic if the handler happens
 852  * in a unrecoverable place, but in this case the system is in a semi-stable
 853  * state and won't corrupt anything by itself. It's ok to let the others
 854  * continue for a bit first.
 855  *
 856  * All the spin loops have timeouts; when a timeout happens a CPU
 857  * typically elects itself to be Monarch.
 858  */
 859 static void mce_reign(void)
 860 {
 861         int cpu;
 862         struct mce *m = NULL;
 863         int global_worst = 0;
 864         char *msg = NULL;
 865         char *nmsg = NULL;
 866
 867         /*
 868          * This CPU is the Monarch and the other CPUs have run
 869          * through their handlers.
 870          * Grade the severity of the errors of all the CPUs.
 871          */
 872         for_each_possible_cpu(cpu) {
 873                 int severity = mce_severity(&per_cpu(mces_seen, cpu),
 874                                             mca_cfg.tolerant,
 875                                             &nmsg, true);
 876                 if (severity > global_worst) {
 877                         msg = nmsg;
 878                         global_worst = severity;
 879                         m = &per_cpu(mces_seen, cpu);
 880                 }
 881         }
 882
 883         /*
 884          * Cannot recover? Panic here then.
 885          * This dumps all the mces in the log buffer and stops the
 886          * other CPUs.
 887          */
 888         if (m && global_worst >= MCE_PANIC_SEVERITY && mca_cfg.tolerant < 3)
 889                 mce_panic("Fatal machine check", m, msg);
 890
 891         /*
 892          * For UC somewhere we let the CPU who detects it handle it.
 893          * Also must let continue the others, otherwise the handling
 894          * CPU could deadlock on a lock.
 895          */
 896
 897         /*
 898          * No machine check event found. Must be some external
 899          * source or one CPU is hung. Panic.
 900          */
 901         if (global_worst <= MCE_KEEP_SEVERITY && mca_cfg.tolerant < 3)
 902                 mce_panic("Fatal machine check from unknown source", NULL, NULL);
 903
 904         /*
 905          * Now clear all the mces_seen so that they don't reappear on
 906          * the next mce.
 907          */
 908         for_each_possible_cpu(cpu)
 909                 memset(&per_cpu(mces_seen, cpu), 0, sizeof(struct mce));
 910 }
 911
 912 static atomic_t global_nwo;
 913
 914 /*
 915  * Start of Monarch synchronization. This waits until all CPUs have
 916  * entered the exception handler and then determines if any of them
 917  * saw a fatal event that requires panic. Then it executes them
 918  * in the entry order.
 919  * TBD double check parallel CPU hotunplug
 920  */
 921 static int mce_start(int *no_way_out)
 922 {
 923         int order;
 924         int cpus = num_online_cpus();
 925         u64 timeout = (u64)mca_cfg.monarch_timeout * NSEC_PER_USEC;
 926
 927         if (!timeout)
 928                 return -1;
 929
 930         atomic_add(*no_way_out, &global_nwo);
 931         /*
 932          * Rely on the implied barrier below, such that global_nwo
 933          * is updated before mce_callin.
 934          */
 935         order = atomic_inc_return(&mce_callin);
 936
 937         /*
 938          * Wait for everyone.
 939          */
 940         while (atomic_read(&mce_callin) != cpus) {
 941                 if (mce_timed_out(&timeout,
 942                                   "Timeout: Not all CPUs entered broadcast exception handler")) {
 943                         atomic_set(&global_nwo, 0);
 944                         return -1;
 945                 }
 946                 ndelay(SPINUNIT);
 947         }
 948
 949         /*
 950          * mce_callin should be read before global_nwo
 951          */
 952         smp_rmb();
 953
 954         if (order == 1) {
 955                 /*
 956                  * Monarch: Starts executing now, the others wait.
 957                  */
 958                 atomic_set(&mce_executing, 1);
 959         } else {
 960                 /*
 961                  * Subject: Now start the scanning loop one by one in
 962                  * the original callin order.
 963                  * This way when there are any shared banks it will be
 964                  * only seen by one CPU before cleared, avoiding duplicates.
 965                  */
 966                 while (atomic_read(&mce_executing) < order) {
 967                         if (mce_timed_out(&timeout,
 968                                           "Timeout: Subject CPUs unable to finish machine check processing")) {
 969                                 atomic_set(&global_nwo, 0);
 970                                 return -1;
 971                         }
 972                         ndelay(SPINUNIT);
 973                 }
 974         }
 975
 976         /*
 977          * Cache the global no_way_out state.
 978          */
 979         *no_way_out = atomic_read(&global_nwo);
 980
 981         return order;
 982 }
 983
 984 /*
 985  * Synchronize between CPUs after main scanning loop.
 986  * This invokes the bulk of the Monarch processing.
 987  */
 988 static int mce_end(int order)
 989 {
 990         int ret = -1;
 991         u64 timeout = (u64)mca_cfg.monarch_timeout * NSEC_PER_USEC;
 992
 993         if (!timeout)
 994                 goto reset;
 995         if (order < 0)
 996                 goto reset;
 997
 998         /*
 999          * Allow others to run.
1000          */
1001         atomic_inc(&mce_executing);
1002
1003         if (order == 1) {
1004                 /* CHECKME: Can this race with a parallel hotplug? */
1005                 int cpus = num_online_cpus();
1006
1007                 /*
1008                  * Monarch: Wait for everyone to go through their scanning
1009                  * loops.
1010                  */
1011                 while (atomic_read(&mce_executing) <= cpus) {
1012                         if (mce_timed_out(&timeout,
1013                                           "Timeout: Monarch CPU unable to finish machine check processing"))
1014                                 goto reset;
1015                         ndelay(SPINUNIT);
1016                 }
1017
1018                 mce_reign();
1019                 barrier();
1020                 ret = 0;
1021         } else {
1022                 /*
1023                  * Subject: Wait for Monarch to finish.
1024                  */
1025                 while (atomic_read(&mce_executing) != 0) {
1026                         if (mce_timed_out(&timeout,
1027                                           "Timeout: Monarch CPU did not finish machine check processing"))
1028                                 goto reset;
1029                         ndelay(SPINUNIT);
1030                 }
1031
1032                 /*
1033                  * Don't reset anything. That's done by the Monarch.
1034                  */
1035                 return 0;
1036         }
1037
1038         /*
1039          * Reset all global state.
1040          */
1041 reset:
1042         atomic_set(&global_nwo, 0);
1043         atomic_set(&mce_callin, 0);
1044         barrier();
1045
1046         /*
1047          * Let others run again.
1048          */
1049         atomic_set(&mce_executing, 0);
1050         return ret;
1051 }
1052
1053 static void mce_clear_state(unsigned long *toclear)
1054 {
1055         int i;
1056
1057         for (i = 0; i < mca_cfg.banks; i++) {
1058                 if (test_bit(i, toclear))
1059                         mce_wrmsrl(msr_ops.status(i), 0);
1060         }
1061 }
1062
1063 static int do_memory_failure(struct mce *m)
1064 {
1065         int flags = MF_ACTION_REQUIRED;
1066         int ret;
1067
1068         pr_err("Uncorrected hardware memory error in user-access at %llx", m->addr);
1069         if (!(m->mcgstatus & MCG_STATUS_RIPV))
1070                 flags |= MF_MUST_KILL;
1071         ret = memory_failure(m->addr >> PAGE_SHIFT, flags);
1072         if (ret)
1073                 pr_err("Memory error not recovered");
1074         else
1075                 mce_unmap_kpfn(m->addr >> PAGE_SHIFT);
1076         return ret;
1077 }
1078
1079 #ifndef mce_unmap_kpfn
1080 static void mce_unmap_kpfn(unsigned long pfn)
1081 {
1082         unsigned long decoy_addr;
1083
1084         /*
1085          * Unmap this page from the kernel 1:1 mappings to make sure
1086          * we don't log more errors because of speculative access to
1087          * the page.
1088          * We would like to just call:
1089          *      set_memory_np((unsigned long)pfn_to_kaddr(pfn), 1);
1090          * but doing that would radically increase the odds of a
1091          * speculative access to the poison page because we'd have
1092          * the virtual address of the kernel 1:1 mapping sitting
1093          * around in registers.
1094          * Instead we get tricky.  We create a non-canonical address
1095          * that looks just like the one we want, but has bit 63 flipped.
1096          * This relies on set_memory_np() not checking whether we passed
1097          * a legal address.
1098          */
1099
1100         decoy_addr = (pfn << PAGE_SHIFT) + (PAGE_OFFSET ^ BIT(63));
1101
1102         if (set_memory_np(decoy_addr, 1))
1103                 pr_warn("Could not invalidate pfn=0x%lx from 1:1 map\n", pfn);
1104 }
1105 #endif
1106
1107
1108 /*
1109  * Cases where we avoid rendezvous handler timeout:
1110  * 1) If this CPU is offline.
1111  *
1112  * 2) If crashing_cpu was set, e.g. we're entering kdump and we need to
1113  *  skip those CPUs which remain looping in the 1st kernel - see
1114  *  crash_nmi_callback().
1115  *
1116  * Note: there still is a small window between kexec-ing and the new,
1117  * kdump kernel establishing a new #MC handler where a broadcasted MCE
1118  * might not get handled properly.
1119  */
1120 static bool __mc_check_crashing_cpu(int cpu)
1121 {
1122         if (cpu_is_offline(cpu) ||
1123             (crashing_cpu != -1 && crashing_cpu != cpu)) {
1124                 u64 mcgstatus;
1125
1126                 mcgstatus = mce_rdmsrl(MSR_IA32_MCG_STATUS);
1127                 if (mcgstatus & MCG_STATUS_RIPV) {
1128                         mce_wrmsrl(MSR_IA32_MCG_STATUS, 0);
1129                         return true;
1130                 }
1131         }
1132         return false;
1133 }
1134
1135 static void __mc_scan_banks(struct mce *m, struct mce *final,
1136                             unsigned long *toclear, unsigned long *valid_banks,
1137                             int no_way_out, int *worst)
1138 {
1139         struct mca_config *cfg = &mca_cfg;
1140         int severity, i;
1141
1142         for (i = 0; i < cfg->banks; i++) {
1143                 __clear_bit(i, toclear);
1144                 if (!test_bit(i, valid_banks))
1145                         continue;
1146
1147                 if (!mce_banks[i].ctl)
1148                         continue;
1149
1150                 m->misc = 0;
1151                 m->addr = 0;
1152                 m->bank = i;
1153
1154                 m->status = mce_rdmsrl(msr_ops.status(i));
1155                 if (!(m->status & MCI_STATUS_VAL))
1156                         continue;
1157
1158                 /*
1159                  * Corrected or non-signaled errors are handled by
1160                  * machine_check_poll(). Leave them alone, unless this panics.
1161                  */
1162                 if (!(m->status & (cfg->ser ? MCI_STATUS_S : MCI_STATUS_UC)) &&
1163                         !no_way_out)
1164                         continue;
1165
1166                 /* Set taint even when machine check was not enabled. */
1167                 add_taint(TAINT_MACHINE_CHECK, LOCKDEP_NOW_UNRELIABLE);
1168
1169                 severity = mce_severity(m, cfg->tolerant, NULL, true);
1170
1171                 /*
1172                  * When machine check was for corrected/deferred handler don't
1173                  * touch, unless we're panicking.
1174                  */
1175                 if ((severity == MCE_KEEP_SEVERITY ||
1176                      severity == MCE_UCNA_SEVERITY) && !no_way_out)
1177                         continue;
1178
1179                 __set_bit(i, toclear);
1180
1181                 /* Machine check event was not enabled. Clear, but ignore. */
1182                 if (severity == MCE_NO_SEVERITY)
1183                         continue;
1184
1185                 mce_read_aux(m, i);
1186
1187                 /* assuming valid severity level != 0 */
1188                 m->severity = severity;
1189
1190                 mce_log(m);
1191
1192                 if (severity > *worst) {
1193                         *final = *m;
1194                         *worst = severity;
1195                 }
1196         }
1197
1198         /* mce_clear_state will clear *final, save locally for use later */
1199         *m = *final;
1200 }
1201
1202 /*
1203  * The actual machine check handler. This only handles real
1204  * exceptions when something got corrupted coming in through int 18.
1205  *
1206  * This is executed in NMI context not subject to normal locking rules. This
1207  * implies that most kernel services cannot be safely used. Don't even
1208  * think about putting a printk in there!
1209  *
1210  * On Intel systems this is entered on all CPUs in parallel through
1211  * MCE broadcast. However some CPUs might be broken beyond repair,
1212  * so be always careful when synchronizing with others.
1213  */
1214 void do_machine_check(struct pt_regs *regs, long error_code)
1215 {
1216         DECLARE_BITMAP(valid_banks, MAX_NR_BANKS);
1217         DECLARE_BITMAP(toclear, MAX_NR_BANKS);
1218         struct mca_config *cfg = &mca_cfg;
1219         int cpu = smp_processor_id();
1220         char *msg = "Unknown";
1221         struct mce m, *final;
1222         int worst = 0;
1223
1224         /*
1225          * Establish sequential order between the CPUs entering the machine
1226          * check handler.
1227          */
1228         int order = -1;
1229
1230         /*
1231          * If no_way_out gets set, there is no safe way to recover from this
1232          * MCE.  If mca_cfg.tolerant is cranked up, we'll try anyway.
1233          */
1234         int no_way_out = 0;
1235
1236         /*
1237          * If kill_it gets set, there might be a way to recover from this
1238          * error.
1239          */
1240         int kill_it = 0;
1241
1242         /*
1243          * MCEs are always local on AMD. Same is determined by MCG_STATUS_LMCES
1244          * on Intel.
1245          */
1246         int lmce = 1;
1247
1248         if (__mc_check_crashing_cpu(cpu))
1249                 return;
1250
1251         ist_enter(regs);
1252
1253         this_cpu_inc(mce_exception_count);
1254
1255         mce_gather_info(&m, regs);
1256         m.tsc = rdtsc();
1257
1258         final = this_cpu_ptr(&mces_seen);
1259         *final = m;
1260
1261         memset(valid_banks, 0, sizeof(valid_banks));
1262         no_way_out = mce_no_way_out(&m, &msg, valid_banks, regs);
1263
1264         barrier();
1265
1266         /*
1267          * When no restart IP might need to kill or panic.
1268          * Assume the worst for now, but if we find the
1269          * severity is MCE_AR_SEVERITY we have other options.
1270          */
1271         if (!(m.mcgstatus & MCG_STATUS_RIPV))
1272                 kill_it = 1;
1273
1274         /*
1275          * Check if this MCE is signaled to only this logical processor,
1276          * on Intel only.
1277          */
1278         if (m.cpuvendor == X86_VENDOR_INTEL)
1279                 lmce = m.mcgstatus & MCG_STATUS_LMCES;
1280
1281         /*
1282          * Local machine check may already know that we have to panic.
1283          * Broadcast machine check begins rendezvous in mce_start()
1284          * Go through all banks in exclusion of the other CPUs. This way we
1285          * don't report duplicated events on shared banks because the first one
1286          * to see it will clear it.
1287          */
1288         if (lmce) {
1289                 if (no_way_out)
1290                         mce_panic("Fatal local machine check", &m, msg);
1291         } else {
1292                 order = mce_start(&no_way_out);
1293         }
1294
1295         __mc_scan_banks(&m, final, toclear, valid_banks, no_way_out, &worst);
1296
1297         if (!no_way_out)
1298                 mce_clear_state(toclear);
1299
1300         /*
1301          * Do most of the synchronization with other CPUs.
1302          * When there's any problem use only local no_way_out state.
1303          */
1304         if (!lmce) {
1305                 if (mce_end(order) < 0)
1306                         no_way_out = worst >= MCE_PANIC_SEVERITY;
1307         } else {
1308                 /*
1309                  * If there was a fatal machine check we should have
1310                  * already called mce_panic earlier in this function.
1311                  * Since we re-read the banks, we might have found
1312                  * something new. Check again to see if we found a
1313                  * fatal error. We call "mce_severity()" again to
1314                  * make sure we have the right "msg".
1315                  */
1316                 if (worst >= MCE_PANIC_SEVERITY && mca_cfg.tolerant < 3) {
1317                         mce_severity(&m, cfg->tolerant, &msg, true);
1318                         mce_panic("Local fatal machine check!", &m, msg);
1319                 }
1320         }
1321
1322         /*
1323          * If tolerant is at an insane level we drop requests to kill
1324          * processes and continue even when there is no way out.
1325          */
1326         if (cfg->tolerant == 3)
1327                 kill_it = 0;
1328         else if (no_way_out)
1329                 mce_panic("Fatal machine check on current CPU", &m, msg);
1330
1331         if (worst > 0)
1332                 mce_report_event(regs);
1333         mce_wrmsrl(MSR_IA32_MCG_STATUS, 0);
1334
1335         sync_core();
1336
1337         if (worst != MCE_AR_SEVERITY && !kill_it)
1338                 goto out_ist;
1339
1340         /* Fault was in user mode and we need to take some action */
1341         if ((m.cs & 3) == 3) {
1342                 ist_begin_non_atomic(regs);
1343                 local_irq_enable();
1344
1345                 if (kill_it || do_memory_failure(&m))
1346                         force_sig(SIGBUS, current);
1347                 local_irq_disable();
1348                 ist_end_non_atomic();
1349         } else {
1350                 if (!fixup_exception(regs, X86_TRAP_MC))
1351                         mce_panic("Failed kernel mode recovery", &m, NULL);
1352         }
1353
1354 out_ist:
1355         ist_exit(regs);
1356 }
1357 EXPORT_SYMBOL_GPL(do_machine_check);
1358
1359 #ifndef CONFIG_MEMORY_FAILURE
1360 int memory_failure(unsigned long pfn, int flags)
1361 {
1362         /* mce_severity() should not hand us an ACTION_REQUIRED error */
1363         BUG_ON(flags & MF_ACTION_REQUIRED);
1364         pr_err("Uncorrected memory error in page 0x%lx ignored\n"
1365                "Rebuild kernel with CONFIG_MEMORY_FAILURE=y for smarter handling\n",
1366                pfn);
1367
1368         return 0;
1369 }
1370 #endif
1371
1372 /*
1373  * Periodic polling timer for "silent" machine check errors.  If the
1374  * poller finds an MCE, poll 2x faster.  When the poller finds no more
1375  * errors, poll 2x slower (up to check_interval seconds).
1376  */
1377 static unsigned long check_interval = INITIAL_CHECK_INTERVAL;
1378
1379 static DEFINE_PER_CPU(unsigned long, mce_next_interval); /* in jiffies */
1380 static DEFINE_PER_CPU(struct timer_list, mce_timer);
1381
1382 static unsigned long mce_adjust_timer_default(unsigned long interval)
1383 {
1384         return interval;
1385 }
1386
1387 static unsigned long (*mce_adjust_timer)(unsigned long interval) = mce_adjust_timer_default;
1388
1389 static void __start_timer(struct timer_list *t, unsigned long interval)
1390 {
1391         unsigned long when = jiffies + interval;
1392         unsigned long flags;
1393
1394         local_irq_save(flags);
1395
1396         if (!timer_pending(t) || time_before(when, t->expires))
1397                 mod_timer(t, round_jiffies(when));
1398
1399         local_irq_restore(flags);
1400 }
1401
1402 static void mce_timer_fn(struct timer_list *t)
1403 {
1404         struct timer_list *cpu_t = this_cpu_ptr(&mce_timer);
1405         unsigned long iv;
1406
1407         WARN_ON(cpu_t != t);
1408
1409         iv = __this_cpu_read(mce_next_interval);
1410
1411         if (mce_available(this_cpu_ptr(&cpu_info))) {
1412                 machine_check_poll(0, this_cpu_ptr(&mce_poll_banks));
1413
1414                 if (mce_intel_cmci_poll()) {
1415                         iv = mce_adjust_timer(iv);
1416                         goto done;
1417                 }
1418         }
1419
1420         /*
1421          * Alert userspace if needed. If we logged an MCE, reduce the polling
1422          * interval, otherwise increase the polling interval.
1423          */
1424         if (mce_notify_irq())
1425                 iv = max(iv / 2, (unsigned long) HZ/100);
1426         else
1427                 iv = min(iv * 2, round_jiffies_relative(check_interval * HZ));
1428
1429 done:
1430         __this_cpu_write(mce_next_interval, iv);
1431         __start_timer(t, iv);
1432 }
1433
1434 /*
1435  * Ensure that the timer is firing in @interval from now.
1436  */
1437 void mce_timer_kick(unsigned long interval)
1438 {
1439         struct timer_list *t = this_cpu_ptr(&mce_timer);
1440         unsigned long iv = __this_cpu_read(mce_next_interval);
1441
1442         __start_timer(t, interval);
1443
1444         if (interval < iv)
1445                 __this_cpu_write(mce_next_interval, interval);
1446 }
1447
1448 /* Must not be called in IRQ context where del_timer_sync() can deadlock */
1449 static void mce_timer_delete_all(void)
1450 {
1451         int cpu;
1452
1453         for_each_online_cpu(cpu)
1454                 del_timer_sync(&per_cpu(mce_timer, cpu));
1455 }
1456
1457 /*
1458  * Notify the user(s) about new machine check events.
1459  * Can be called from interrupt context, but not from machine check/NMI
1460  * context.
1461  */
1462 int mce_notify_irq(void)
1463 {
1464         /* Not more than two messages every minute */
1465         static DEFINE_RATELIMIT_STATE(ratelimit, 60*HZ, 2);
1466
1467         if (test_and_clear_bit(0, &mce_need_notify)) {
1468                 mce_work_trigger();
1469
1470                 if (__ratelimit(&ratelimit))
1471                         pr_info(HW_ERR "Machine check events logged\n");
1472
1473                 return 1;
1474         }
1475         return 0;
1476 }
1477 EXPORT_SYMBOL_GPL(mce_notify_irq);
1478
1479 static int __mcheck_cpu_mce_banks_init(void)
1480 {
1481         int i;
1482         u8 num_banks = mca_cfg.banks;
1483
1484         mce_banks = kcalloc(num_banks, sizeof(struct mce_bank), GFP_KERNEL);
1485         if (!mce_banks)
1486                 return -ENOMEM;
1487
1488         for (i = 0; i < num_banks; i++) {
1489                 struct mce_bank *b = &mce_banks[i];
1490
1491                 b->ctl = -1ULL;
1492                 b->init = 1;
1493         }
1494         return 0;
1495 }
1496
1497 /*
1498  * Initialize Machine Checks for a CPU.
1499  */
1500 static int __mcheck_cpu_cap_init(void)
1501 {
1502         unsigned b;
1503         u64 cap;
1504
1505         rdmsrl(MSR_IA32_MCG_CAP, cap);
1506
1507         b = cap & MCG_BANKCNT_MASK;
1508         if (!mca_cfg.banks)
1509                 pr_info("CPU supports %d MCE banks\n", b);
1510
1511         if (b > MAX_NR_BANKS) {
1512                 pr_warn("Using only %u machine check banks out of %u\n",
1513                         MAX_NR_BANKS, b);
1514                 b = MAX_NR_BANKS;
1515         }
1516
1517         /* Don't support asymmetric configurations today */
1518         WARN_ON(mca_cfg.banks != 0 && b != mca_cfg.banks);
1519         mca_cfg.banks = b;
1520
1521         if (!mce_banks) {
1522                 int err = __mcheck_cpu_mce_banks_init();
1523
1524                 if (err)
1525                         return err;
1526         }
1527
1528         /* Use accurate RIP reporting if available. */
1529         if ((cap & MCG_EXT_P) && MCG_EXT_CNT(cap) >= 9)
1530                 mca_cfg.rip_msr = MSR_IA32_MCG_EIP;
1531
1532         if (cap & MCG_SER_P)
1533                 mca_cfg.ser = 1;
1534
1535         return 0;
1536 }
1537
1538 static void __mcheck_cpu_init_generic(void)
1539 {
1540         enum mcp_flags m_fl = 0;
1541         mce_banks_t all_banks;
1542         u64 cap;
1543
1544         if (!mca_cfg.bootlog)
1545                 m_fl = MCP_DONTLOG;
1546
1547         /*
1548          * Log the machine checks left over from the previous reset.
1549          */
1550         bitmap_fill(all_banks, MAX_NR_BANKS);
1551         machine_check_poll(MCP_UC | m_fl, &all_banks);
1552
1553         cr4_set_bits(X86_CR4_MCE);
1554
1555         rdmsrl(MSR_IA32_MCG_CAP, cap);
1556         if (cap & MCG_CTL_P)
1557                 wrmsr(MSR_IA32_MCG_CTL, 0xffffffff, 0xffffffff);
1558 }
1559
1560 static void __mcheck_cpu_init_clear_banks(void)
1561 {
1562         int i;
1563
1564         for (i = 0; i < mca_cfg.banks; i++) {
1565                 struct mce_bank *b = &mce_banks[i];
1566
1567                 if (!b->init)
1568                         continue;
1569                 wrmsrl(msr_ops.ctl(i), b->ctl);
1570                 wrmsrl(msr_ops.status(i), 0);
1571         }
1572 }
1573
1574 /*
1575  * During IFU recovery Sandy Bridge -EP4S processors set the RIPV and
1576  * EIPV bits in MCG_STATUS to zero on the affected logical processor (SDM
1577  * Vol 3B Table 15-20). But this confuses both the code that determines
1578  * whether the machine check occurred in kernel or user mode, and also
1579  * the severity assessment code. Pretend that EIPV was set, and take the
1580  * ip/cs values from the pt_regs that mce_gather_info() ignored earlier.
1581  */
1582 static void quirk_sandybridge_ifu(int bank, struct mce *m, struct pt_regs *regs)
1583 {
1584         if (bank != 0)
1585                 return;
1586         if ((m->mcgstatus & (MCG_STATUS_EIPV|MCG_STATUS_RIPV)) != 0)
1587                 return;
1588         if ((m->status & (MCI_STATUS_OVER|MCI_STATUS_UC|
1589                           MCI_STATUS_EN|MCI_STATUS_MISCV|MCI_STATUS_ADDRV|
1590                           MCI_STATUS_PCC|MCI_STATUS_S|MCI_STATUS_AR|
1591                           MCACOD)) !=
1592                          (MCI_STATUS_UC|MCI_STATUS_EN|
1593                           MCI_STATUS_MISCV|MCI_STATUS_ADDRV|MCI_STATUS_S|
1594                           MCI_STATUS_AR|MCACOD_INSTR))
1595                 return;
1596
1597         m->mcgstatus |= MCG_STATUS_EIPV;
1598         m->ip = regs->ip;
1599         m->cs = regs->cs;
1600 }
1601
1602 /* Add per CPU specific workarounds here */
1603 static int __mcheck_cpu_apply_quirks(struct cpuinfo_x86 *c)
1604 {
1605         struct mca_config *cfg = &mca_cfg;
1606
1607         if (c->x86_vendor == X86_VENDOR_UNKNOWN) {
1608                 pr_info("unknown CPU type - not enabling MCE support\n");
1609                 return -EOPNOTSUPP;
1610         }
1611
1612         /* This should be disabled by the BIOS, but isn't always */
1613         if (c->x86_vendor == X86_VENDOR_AMD) {
1614                 if (c->x86 == 15 && cfg->banks > 4) {
1615                         /*
1616                          * disable GART TBL walk error reporting, which
1617                          * trips off incorrectly with the IOMMU & 3ware
1618                          * & Cerberus:
1619                          */
1620                         clear_bit(10, (unsigned long *)&mce_banks[4].ctl);
1621                 }
1622                 if (c->x86 < 0x11 && cfg->bootlog < 0) {
1623                         /*
1624                          * Lots of broken BIOS around that don't clear them
1625                          * by default and leave crap in there. Don't log:
1626                          */
1627                         cfg->bootlog = 0;
1628                 }
1629                 /*
1630                  * Various K7s with broken bank 0 around. Always disable
1631                  * by default.
1632                  */
1633                 if (c->x86 == 6 && cfg->banks > 0)
1634                         mce_banks[0].ctl = 0;
1635
1636                 /*
1637                  * overflow_recov is supported for F15h Models 00h-0fh
1638                  * even though we don't have a CPUID bit for it.
1639                  */
1640                 if (c->x86 == 0x15 && c->x86_model <= 0xf)
1641                         mce_flags.overflow_recov = 1;
1642
1643                 /*
1644                  * Turn off MC4_MISC thresholding banks on those models since
1645                  * they're not supported there.
1646                  */
1647                 if (c->x86 == 0x15 &&
1648                     (c->x86_model >= 0x10 && c->x86_model <= 0x1f)) {
1649                         int i;
1650                         u64 hwcr;
1651                         bool need_toggle;
1652                         u32 msrs[] = {
1653                                 0x00000413, /* MC4_MISC0 */
1654                                 0xc0000408, /* MC4_MISC1 */
1655                         };
1656
1657                         rdmsrl(MSR_K7_HWCR, hwcr);
1658
1659                         /* McStatusWrEn has to be set */
1660                         need_toggle = !(hwcr & BIT(18));
1661
1662                         if (need_toggle)
1663                                 wrmsrl(MSR_K7_HWCR, hwcr | BIT(18));
1664
1665                         /* Clear CntP bit safely */
1666                         for (i = 0; i < ARRAY_SIZE(msrs); i++)
1667                                 msr_clear_bit(msrs[i], 62);
1668
1669                         /* restore old settings */
1670                         if (need_toggle)
1671                                 wrmsrl(MSR_K7_HWCR, hwcr);
1672                 }
1673         }
1674
1675         if (c->x86_vendor == X86_VENDOR_INTEL) {
1676                 /*
1677                  * SDM documents that on family 6 bank 0 should not be written
1678                  * because it aliases to another special BIOS controlled
1679                  * register.
1680                  * But it's not aliased anymore on model 0x1a+
1681                  * Don't ignore bank 0 completely because there could be a
1682                  * valid event later, merely don't write CTL0.
1683                  */
1684
1685                 if (c->x86 == 6 && c->x86_model < 0x1A && cfg->banks > 0)
1686                         mce_banks[0].init = 0;
1687
1688                 /*
1689                  * All newer Intel systems support MCE broadcasting. Enable
1690                  * synchronization with a one second timeout.
1691                  */
1692                 if ((c->x86 > 6 || (c->x86 == 6 && c->x86_model >= 0xe)) &&
1693                         cfg->monarch_timeout < 0)
1694                         cfg->monarch_timeout = USEC_PER_SEC;
1695
1696                 /*
1697                  * There are also broken BIOSes on some Pentium M and
1698                  * earlier systems:
1699                  */
1700                 if (c->x86 == 6 && c->x86_model <= 13 && cfg->bootlog < 0)
1701                         cfg->bootlog = 0;
1702
1703                 if (c->x86 == 6 && c->x86_model == 45)
1704                         quirk_no_way_out = quirk_sandybridge_ifu;
1705         }
1706         if (cfg->monarch_timeout < 0)
1707                 cfg->monarch_timeout = 0;
1708         if (cfg->bootlog != 0)
1709                 cfg->panic_timeout = 30;
1710
1711         return 0;
1712 }
1713
1714 static int __mcheck_cpu_ancient_init(struct cpuinfo_x86 *c)
1715 {
1716         if (c->x86 != 5)
1717                 return 0;
1718
1719         switch (c->x86_vendor) {
1720         case X86_VENDOR_INTEL:
1721                 intel_p5_mcheck_init(c);
1722                 return 1;
1723                 break;
1724         case X86_VENDOR_CENTAUR:
1725                 winchip_mcheck_init(c);
1726                 return 1;
1727                 break;
1728         default:
1729                 return 0;
1730         }
1731
1732         return 0;
1733 }
1734
1735 /*
1736  * Init basic CPU features needed for early decoding of MCEs.
1737  */
1738 static void __mcheck_cpu_init_early(struct cpuinfo_x86 *c)
1739 {
1740         if (c->x86_vendor == X86_VENDOR_AMD) {
1741                 mce_flags.overflow_recov = !!cpu_has(c, X86_FEATURE_OVERFLOW_RECOV);
1742                 mce_flags.succor         = !!cpu_has(c, X86_FEATURE_SUCCOR);
1743                 mce_flags.smca           = !!cpu_has(c, X86_FEATURE_SMCA);
1744
1745                 if (mce_flags.smca) {
1746                         msr_ops.ctl     = smca_ctl_reg;
1747                         msr_ops.status  = smca_status_reg;
1748                         msr_ops.addr    = smca_addr_reg;
1749                         msr_ops.misc    = smca_misc_reg;
1750                 }
1751         }
1752 }
1753
1754 static void mce_centaur_feature_init(struct cpuinfo_x86 *c)
1755 {
1756         struct mca_config *cfg = &mca_cfg;
1757
1758          /*
1759           * All newer Centaur CPUs support MCE broadcasting. Enable
1760           * synchronization with a one second timeout.
1761           */
1762         if ((c->x86 == 6 && c->x86_model == 0xf && c->x86_stepping >= 0xe) ||
1763              c->x86 > 6) {
1764                 if (cfg->monarch_timeout < 0)
1765                         cfg->monarch_timeout = USEC_PER_SEC;
1766         }
1767 }
1768
1769 static void __mcheck_cpu_init_vendor(struct cpuinfo_x86 *c)
1770 {
1771         switch (c->x86_vendor) {
1772         case X86_VENDOR_INTEL:
1773                 mce_intel_feature_init(c);
1774                 mce_adjust_timer = cmci_intel_adjust_timer;
1775                 break;
1776
1777         case X86_VENDOR_AMD: {
1778                 mce_amd_feature_init(c);
1779                 break;
1780                 }
1781         case X86_VENDOR_CENTAUR:
1782                 mce_centaur_feature_init(c);
1783                 break;
1784
1785         default:
1786                 break;
1787         }
1788 }
1789
1790 static void __mcheck_cpu_clear_vendor(struct cpuinfo_x86 *c)
1791 {
1792         switch (c->x86_vendor) {
1793         case X86_VENDOR_INTEL:
1794                 mce_intel_feature_clear(c);
1795                 break;
1796         default:
1797                 break;
1798         }
1799 }
1800
1801 static void mce_start_timer(struct timer_list *t)
1802 {
1803         unsigned long iv = check_interval * HZ;
1804
1805         if (mca_cfg.ignore_ce || !iv)
1806                 return;
1807
1808         this_cpu_write(mce_next_interval, iv);
1809         __start_timer(t, iv);
1810 }
1811
1812 static void __mcheck_cpu_setup_timer(void)
1813 {
1814         struct timer_list *t = this_cpu_ptr(&mce_timer);
1815
1816         timer_setup(t, mce_timer_fn, TIMER_PINNED);
1817 }
1818
1819 static void __mcheck_cpu_init_timer(void)
1820 {
1821         struct timer_list *t = this_cpu_ptr(&mce_timer);
1822
1823         timer_setup(t, mce_timer_fn, TIMER_PINNED);
1824         mce_start_timer(t);
1825 }
1826
1827 /* Handle unconfigured int18 (should never happen) */
1828 static void unexpected_machine_check(struct pt_regs *regs, long error_code)
1829 {
1830         pr_err("CPU#%d: Unexpected int18 (Machine Check)\n",
1831                smp_processor_id());
1832 }
1833
1834 /* Call the installed machine check handler for this CPU setup. */
1835 void (*machine_check_vector)(struct pt_regs *, long error_code) =
1836                                                 unexpected_machine_check;
1837
1838 dotraplinkage void do_mce(struct pt_regs *regs, long error_code)
1839 {
1840         machine_check_vector(regs, error_code);
1841 }
1842
1843 /*
1844  * Called for each booted CPU to set up machine checks.
1845  * Must be called with preempt off:
1846  */
1847 void mcheck_cpu_init(struct cpuinfo_x86 *c)
1848 {
1849         if (mca_cfg.disabled)
1850                 return;
1851
1852         if (__mcheck_cpu_ancient_init(c))
1853                 return;
1854
1855         if (!mce_available(c))
1856                 return;
1857
1858         if (__mcheck_cpu_cap_init() < 0 || __mcheck_cpu_apply_quirks(c) < 0) {
1859                 mca_cfg.disabled = 1;
1860                 return;
1861         }
1862
1863         if (mce_gen_pool_init()) {
1864                 mca_cfg.disabled = 1;
1865                 pr_emerg("Couldn't allocate MCE records pool!\n");
1866                 return;
1867         }
1868
1869         machine_check_vector = do_machine_check;
1870
1871         __mcheck_cpu_init_early(c);
1872         __mcheck_cpu_init_generic();
1873         __mcheck_cpu_init_vendor(c);
1874         __mcheck_cpu_init_clear_banks();
1875         __mcheck_cpu_setup_timer();
1876 }
1877
1878 /*
1879  * Called for each booted CPU to clear some machine checks opt-ins
1880  */
1881 void mcheck_cpu_clear(struct cpuinfo_x86 *c)
1882 {
1883         if (mca_cfg.disabled)
1884                 return;
1885
1886         if (!mce_available(c))
1887                 return;
1888
1889         /*
1890          * Possibly to clear general settings generic to x86
1891          * __mcheck_cpu_clear_generic(c);
1892          */
1893         __mcheck_cpu_clear_vendor(c);
1894
1895 }
1896
1897 static void __mce_disable_bank(void *arg)
1898 {
1899         int bank = *((int *)arg);
1900         __clear_bit(bank, this_cpu_ptr(mce_poll_banks));
1901         cmci_disable_bank(bank);
1902 }
1903
1904 void mce_disable_bank(int bank)
1905 {
1906         if (bank >= mca_cfg.banks) {
1907                 pr_warn(FW_BUG
1908                         "Ignoring request to disable invalid MCA bank %d.\n",
1909                         bank);
1910                 return;
1911         }
1912         set_bit(bank, mce_banks_ce_disabled);
1913         on_each_cpu(__mce_disable_bank, &bank, 1);
1914 }
1915
1916 /*
1917  * mce=off Disables machine check
1918  * mce=no_cmci Disables CMCI
1919  * mce=no_lmce Disables LMCE
1920  * mce=dont_log_ce Clears corrected events silently, no log created for CEs.
1921  * mce=ignore_ce Disables polling and CMCI, corrected events are not cleared.
1922  * mce=TOLERANCELEVEL[,monarchtimeout] (number, see above)
1923  *      monarchtimeout is how long to wait for other CPUs on machine
1924  *      check, or 0 to not wait
1925  * mce=bootlog Log MCEs from before booting. Disabled by default on AMD Fam10h
1926         and older.
1927  * mce=nobootlog Don't log MCEs from before booting.
1928  * mce=bios_cmci_threshold Don't program the CMCI threshold
1929  * mce=recovery force enable memcpy_mcsafe()
1930  */
1931 static int __init mcheck_enable(char *str)
1932 {
1933         struct mca_config *cfg = &mca_cfg;
1934
1935         if (*str == 0) {
1936                 enable_p5_mce();
1937                 return 1;
1938         }
1939         if (*str == '=')
1940                 str++;
1941         if (!strcmp(str, "off"))
1942                 cfg->disabled = 1;
1943         else if (!strcmp(str, "no_cmci"))
1944                 cfg->cmci_disabled = true;
1945         else if (!strcmp(str, "no_lmce"))
1946                 cfg->lmce_disabled = 1;
1947         else if (!strcmp(str, "dont_log_ce"))
1948                 cfg->dont_log_ce = true;
1949         else if (!strcmp(str, "ignore_ce"))
1950                 cfg->ignore_ce = true;
1951         else if (!strcmp(str, "bootlog") || !strcmp(str, "nobootlog"))
1952                 cfg->bootlog = (str[0] == 'b');
1953         else if (!strcmp(str, "bios_cmci_threshold"))
1954                 cfg->bios_cmci_threshold = 1;
1955         else if (!strcmp(str, "recovery"))
1956                 cfg->recovery = 1;
1957         else if (isdigit(str[0])) {
1958                 if (get_option(&str, &cfg->tolerant) == 2)
1959                         get_option(&str, &(cfg->monarch_timeout));
1960         } else {
1961                 pr_info("mce argument %s ignored. Please use /sys\n", str);
1962                 return 0;
1963         }
1964         return 1;
1965 }
1966 __setup("mce", mcheck_enable);
1967
1968 int __init mcheck_init(void)
1969 {
1970         mcheck_intel_therm_init();
1971         mce_register_decode_chain(&first_nb);
1972         mce_register_decode_chain(&mce_srao_nb);
1973         mce_register_decode_chain(&mce_default_nb);
1974         mcheck_vendor_init_severity();
1975
1976         INIT_WORK(&mce_work, mce_gen_pool_process);
1977         init_irq_work(&mce_irq_work, mce_irq_work_cb);
1978
1979         return 0;
1980 }
1981
1982 /*
1983  * mce_syscore: PM support
1984  */
1985
1986 /*
1987  * Disable machine checks on suspend and shutdown. We can't really handle
1988  * them later.
1989  */
1990 static void mce_disable_error_reporting(void)
1991 {
1992         int i;
1993
1994         for (i = 0; i < mca_cfg.banks; i++) {
1995                 struct mce_bank *b = &mce_banks[i];
1996
1997                 if (b->init)
1998                         wrmsrl(msr_ops.ctl(i), 0);
1999         }
2000         return;
2001 }
2002
2003 static void vendor_disable_error_reporting(void)
2004 {
2005         /*
2006          * Don't clear on Intel or AMD CPUs. Some of these MSRs are socket-wide.
2007          * Disabling them for just a single offlined CPU is bad, since it will
2008          * inhibit reporting for all shared resources on the socket like the
2009          * last level cache (LLC), the integrated memory controller (iMC), etc.
2010          */
2011         if (boot_cpu_data.x86_vendor == X86_VENDOR_INTEL ||
2012             boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
2013                 return;
2014
2015         mce_disable_error_reporting();
2016 }
2017
2018 static int mce_syscore_suspend(void)
2019 {
2020         vendor_disable_error_reporting();
2021         return 0;
2022 }
2023
2024 static void mce_syscore_shutdown(void)
2025 {
2026         vendor_disable_error_reporting();
2027 }
2028
2029 /*
2030  * On resume clear all MCE state. Don't want to see leftovers from the BIOS.
2031  * Only one CPU is active at this time, the others get re-added later using
2032  * CPU hotplug:
2033  */
2034 static void mce_syscore_resume(void)
2035 {
2036         __mcheck_cpu_init_generic();
2037         __mcheck_cpu_init_vendor(raw_cpu_ptr(&cpu_info));
2038         __mcheck_cpu_init_clear_banks();
2039 }
2040
2041 static struct syscore_ops mce_syscore_ops = {
2042         .suspend        = mce_syscore_suspend,
2043         .shutdown       = mce_syscore_shutdown,
2044         .resume         = mce_syscore_resume,
2045 };
2046
2047 /*
2048  * mce_device: Sysfs support
2049  */
2050
2051 static void mce_cpu_restart(void *data)
2052 {
2053         if (!mce_available(raw_cpu_ptr(&cpu_info)))
2054                 return;
2055         __mcheck_cpu_init_generic();
2056         __mcheck_cpu_init_clear_banks();
2057         __mcheck_cpu_init_timer();
2058 }
2059
2060 /* Reinit MCEs after user configuration changes */
2061 static void mce_restart(void)
2062 {
2063         mce_timer_delete_all();
2064         on_each_cpu(mce_cpu_restart, NULL, 1);
2065 }
2066
2067 /* Toggle features for corrected errors */
2068 static void mce_disable_cmci(void *data)
2069 {
2070         if (!mce_available(raw_cpu_ptr(&cpu_info)))
2071                 return;
2072         cmci_clear();
2073 }
2074
2075 static void mce_enable_ce(void *all)
2076 {
2077         if (!mce_available(raw_cpu_ptr(&cpu_info)))
2078                 return;
2079         cmci_reenable();
2080         cmci_recheck();
2081         if (all)
2082                 __mcheck_cpu_init_timer();
2083 }
2084
2085 static struct bus_type mce_subsys = {
2086         .name           = "machinecheck",
2087         .dev_name       = "machinecheck",
2088 };
2089
2090 DEFINE_PER_CPU(struct device *, mce_device);
2091
2092 static inline struct mce_bank *attr_to_bank(struct device_attribute *attr)
2093 {
2094         return container_of(attr, struct mce_bank, attr);
2095 }
2096
2097 static ssize_t show_bank(struct device *s, struct device_attribute *attr,
2098                          char *buf)
2099 {
2100         return sprintf(buf, "%llx\n", attr_to_bank(attr)->ctl);
2101 }
2102
2103 static ssize_t set_bank(struct device *s, struct device_attribute *attr,
2104                         const char *buf, size_t size)
2105 {
2106         u64 new;
2107
2108         if (kstrtou64(buf, 0, &new) < 0)
2109                 return -EINVAL;
2110
2111         attr_to_bank(attr)->ctl = new;
2112         mce_restart();
2113
2114         return size;
2115 }
2116
2117 static ssize_t set_ignore_ce(struct device *s,
2118                              struct device_attribute *attr,
2119                              const char *buf, size_t size)
2120 {
2121         u64 new;
2122
2123         if (kstrtou64(buf, 0, &new) < 0)
2124                 return -EINVAL;
2125
2126         mutex_lock(&mce_sysfs_mutex);
2127         if (mca_cfg.ignore_ce ^ !!new) {
2128                 if (new) {
2129                         /* disable ce features */
2130                         mce_timer_delete_all();
2131                         on_each_cpu(mce_disable_cmci, NULL, 1);
2132                         mca_cfg.ignore_ce = true;
2133                 } else {
2134                         /* enable ce features */
2135                         mca_cfg.ignore_ce = false;
2136                         on_each_cpu(mce_enable_ce, (void *)1, 1);
2137                 }
2138         }
2139         mutex_unlock(&mce_sysfs_mutex);
2140
2141         return size;
2142 }
2143
2144 static ssize_t set_cmci_disabled(struct device *s,
2145                                  struct device_attribute *attr,
2146                                  const char *buf, size_t size)
2147 {
2148         u64 new;
2149
2150         if (kstrtou64(buf, 0, &new) < 0)
2151                 return -EINVAL;
2152
2153         mutex_lock(&mce_sysfs_mutex);
2154         if (mca_cfg.cmci_disabled ^ !!new) {
2155                 if (new) {
2156                         /* disable cmci */
2157                         on_each_cpu(mce_disable_cmci, NULL, 1);
2158                         mca_cfg.cmci_disabled = true;
2159                 } else {
2160                         /* enable cmci */
2161                         mca_cfg.cmci_disabled = false;
2162                         on_each_cpu(mce_enable_ce, NULL, 1);
2163                 }
2164         }
2165         mutex_unlock(&mce_sysfs_mutex);
2166
2167         return size;
2168 }
2169
2170 static ssize_t store_int_with_restart(struct device *s,
2171                                       struct device_attribute *attr,
2172                                       const char *buf, size_t size)
2173 {
2174         unsigned long old_check_interval = check_interval;
2175         ssize_t ret = device_store_ulong(s, attr, buf, size);
2176
2177         if (check_interval == old_check_interval)
2178                 return ret;
2179
2180         mutex_lock(&mce_sysfs_mutex);
2181         mce_restart();
2182         mutex_unlock(&mce_sysfs_mutex);
2183
2184         return ret;
2185 }
2186
2187 static DEVICE_INT_ATTR(tolerant, 0644, mca_cfg.tolerant);
2188 static DEVICE_INT_ATTR(monarch_timeout, 0644, mca_cfg.monarch_timeout);
2189 static DEVICE_BOOL_ATTR(dont_log_ce, 0644, mca_cfg.dont_log_ce);
2190
2191 static struct dev_ext_attribute dev_attr_check_interval = {
2192         __ATTR(check_interval, 0644, device_show_int, store_int_with_restart),
2193         &check_interval
2194 };
2195
2196 static struct dev_ext_attribute dev_attr_ignore_ce = {
2197         __ATTR(ignore_ce, 0644, device_show_bool, set_ignore_ce),
2198         &mca_cfg.ignore_ce
2199 };
2200
2201 static struct dev_ext_attribute dev_attr_cmci_disabled = {
2202         __ATTR(cmci_disabled, 0644, device_show_bool, set_cmci_disabled),
2203         &mca_cfg.cmci_disabled
2204 };
2205
2206 static struct device_attribute *mce_device_attrs[] = {
2207         &dev_attr_tolerant.attr,
2208         &dev_attr_check_interval.attr,
2209 #ifdef CONFIG_X86_MCELOG_LEGACY
2210         &dev_attr_trigger,
2211 #endif
2212         &dev_attr_monarch_timeout.attr,
2213         &dev_attr_dont_log_ce.attr,
2214         &dev_attr_ignore_ce.attr,
2215         &dev_attr_cmci_disabled.attr,
2216         NULL
2217 };
2218
2219 static cpumask_var_t mce_device_initialized;
2220
2221 static void mce_device_release(struct device *dev)
2222 {
2223         kfree(dev);
2224 }
2225
2226 /* Per cpu device init. All of the cpus still share the same ctrl bank: */
2227 static int mce_device_create(unsigned int cpu)
2228 {
2229         struct device *dev;
2230         int err;
2231         int i, j;
2232
2233         if (!mce_available(&boot_cpu_data))
2234                 return -EIO;
2235
2236         dev = per_cpu(mce_device, cpu);
2237         if (dev)
2238                 return 0;
2239
2240         dev = kzalloc(sizeof *dev, GFP_KERNEL);
2241         if (!dev)
2242                 return -ENOMEM;
2243         dev->id  = cpu;
2244         dev->bus = &mce_subsys;
2245         dev->release = &mce_device_release;
2246
2247         err = device_register(dev);
2248         if (err) {
2249                 put_device(dev);
2250                 return err;
2251         }
2252
2253         for (i = 0; mce_device_attrs[i]; i++) {
2254                 err = device_create_file(dev, mce_device_attrs[i]);
2255                 if (err)
2256                         goto error;
2257         }
2258         for (j = 0; j < mca_cfg.banks; j++) {
2259                 err = device_create_file(dev, &mce_banks[j].attr);
2260                 if (err)
2261                         goto error2;
2262         }
2263         cpumask_set_cpu(cpu, mce_device_initialized);
2264         per_cpu(mce_device, cpu) = dev;
2265
2266         return 0;
2267 error2:
2268         while (--j >= 0)
2269                 device_remove_file(dev, &mce_banks[j].attr);
2270 error:
2271         while (--i >= 0)
2272                 device_remove_file(dev, mce_device_attrs[i]);
2273
2274         device_unregister(dev);
2275
2276         return err;
2277 }
2278
2279 static void mce_device_remove(unsigned int cpu)
2280 {
2281         struct device *dev = per_cpu(mce_device, cpu);
2282         int i;
2283
2284         if (!cpumask_test_cpu(cpu, mce_device_initialized))
2285                 return;
2286
2287         for (i = 0; mce_device_attrs[i]; i++)
2288                 device_remove_file(dev, mce_device_attrs[i]);
2289
2290         for (i = 0; i < mca_cfg.banks; i++)
2291                 device_remove_file(dev, &mce_banks[i].attr);
2292
2293         device_unregister(dev);
2294         cpumask_clear_cpu(cpu, mce_device_initialized);
2295         per_cpu(mce_device, cpu) = NULL;
2296 }
2297
2298 /* Make sure there are no machine checks on offlined CPUs. */
2299 static void mce_disable_cpu(void)
2300 {
2301         if (!mce_available(raw_cpu_ptr(&cpu_info)))
2302                 return;
2303
2304         if (!cpuhp_tasks_frozen)
2305                 cmci_clear();
2306
2307         vendor_disable_error_reporting();
2308 }
2309
2310 static void mce_reenable_cpu(void)
2311 {
2312         int i;
2313
2314         if (!mce_available(raw_cpu_ptr(&cpu_info)))
2315                 return;
2316
2317         if (!cpuhp_tasks_frozen)
2318                 cmci_reenable();
2319         for (i = 0; i < mca_cfg.banks; i++) {
2320                 struct mce_bank *b = &mce_banks[i];
2321
2322                 if (b->init)
2323                         wrmsrl(msr_ops.ctl(i), b->ctl);
2324         }
2325 }
2326
2327 static int mce_cpu_dead(unsigned int cpu)
2328 {
2329         mce_intel_hcpu_update(cpu);
2330
2331         /* intentionally ignoring frozen here */
2332         if (!cpuhp_tasks_frozen)
2333                 cmci_rediscover();
2334         return 0;
2335 }
2336
2337 static int mce_cpu_online(unsigned int cpu)
2338 {
2339         struct timer_list *t = this_cpu_ptr(&mce_timer);
2340         int ret;
2341
2342         mce_device_create(cpu);
2343
2344         ret = mce_threshold_create_device(cpu);
2345         if (ret) {
2346                 mce_device_remove(cpu);
2347                 return ret;
2348         }
2349         mce_reenable_cpu();
2350         mce_start_timer(t);
2351         return 0;
2352 }
2353
2354 static int mce_cpu_pre_down(unsigned int cpu)
2355 {
2356         struct timer_list *t = this_cpu_ptr(&mce_timer);
2357
2358         mce_disable_cpu();
2359         del_timer_sync(t);
2360         mce_threshold_remove_device(cpu);
2361         mce_device_remove(cpu);
2362         return 0;
2363 }
2364
2365 static __init void mce_init_banks(void)
2366 {
2367         int i;
2368
2369         for (i = 0; i < mca_cfg.banks; i++) {
2370                 struct mce_bank *b = &mce_banks[i];
2371                 struct device_attribute *a = &b->attr;
2372
2373                 sysfs_attr_init(&a->attr);
2374                 a->attr.name    = b->attrname;
2375                 snprintf(b->attrname, ATTR_LEN, "bank%d", i);
2376
2377                 a->attr.mode    = 0644;
2378                 a->show         = show_bank;
2379                 a->store        = set_bank;
2380         }
2381 }
2382
2383 static __init int mcheck_init_device(void)
2384 {
2385         int err;
2386
2387         /*
2388          * Check if we have a spare virtual bit. This will only become
2389          * a problem if/when we move beyond 5-level page tables.
2390          */
2391         MAYBE_BUILD_BUG_ON(__VIRTUAL_MASK_SHIFT >= 63);
2392
2393         if (!mce_available(&boot_cpu_data)) {
2394                 err = -EIO;
2395                 goto err_out;
2396         }
2397
2398         if (!zalloc_cpumask_var(&mce_device_initialized, GFP_KERNEL)) {
2399                 err = -ENOMEM;
2400                 goto err_out;
2401         }
2402
2403         mce_init_banks();
2404
2405         err = subsys_system_register(&mce_subsys, NULL);
2406         if (err)
2407                 goto err_out_mem;
2408
2409         err = cpuhp_setup_state(CPUHP_X86_MCE_DEAD, "x86/mce:dead", NULL,
2410                                 mce_cpu_dead);
2411         if (err)
2412                 goto err_out_mem;
2413
2414         err = cpuhp_setup_state(CPUHP_AP_ONLINE_DYN, "x86/mce:online",
2415                                 mce_cpu_online, mce_cpu_pre_down);
2416         if (err < 0)
2417                 goto err_out_online;
2418
2419         register_syscore_ops(&mce_syscore_ops);
2420
2421         return 0;
2422
2423 err_out_online:
2424         cpuhp_remove_state(CPUHP_X86_MCE_DEAD);
2425
2426 err_out_mem:
2427         free_cpumask_var(mce_device_initialized);
2428
2429 err_out:
2430         pr_err("Unable to init MCE device (rc: %d)\n", err);
2431
2432         return err;
2433 }
2434 device_initcall_sync(mcheck_init_device);
2435
2436 /*
2437  * Old style boot options parsing. Only for compatibility.
2438  */
2439 static int __init mcheck_disable(char *str)
2440 {
2441         mca_cfg.disabled = 1;
2442         return 1;
2443 }
2444 __setup("nomce", mcheck_disable);
2445
2446 #ifdef CONFIG_DEBUG_FS
2447 struct dentry *mce_get_debugfs_dir(void)
2448 {
2449         static struct dentry *dmce;
2450
2451         if (!dmce)
2452                 dmce = debugfs_create_dir("mce", NULL);
2453
2454         return dmce;
2455 }
2456
2457 static void mce_reset(void)
2458 {
2459         cpu_missing = 0;
2460         atomic_set(&mce_fake_panicked, 0);
2461         atomic_set(&mce_executing, 0);
2462         atomic_set(&mce_callin, 0);
2463         atomic_set(&global_nwo, 0);
2464 }
2465
2466 static int fake_panic_get(void *data, u64 *val)
2467 {
2468         *val = fake_panic;
2469         return 0;
2470 }
2471
2472 static int fake_panic_set(void *data, u64 val)
2473 {
2474         mce_reset();
2475         fake_panic = val;
2476         return 0;
2477 }
2478
2479 DEFINE_SIMPLE_ATTRIBUTE(fake_panic_fops, fake_panic_get,
2480                         fake_panic_set, "%llu\n");
2481
2482 static int __init mcheck_debugfs_init(void)
2483 {
2484         struct dentry *dmce, *ffake_panic;
2485
2486         dmce = mce_get_debugfs_dir();
2487         if (!dmce)
2488                 return -ENOMEM;
2489         ffake_panic = debugfs_create_file("fake_panic", 0444, dmce, NULL,
2490                                           &fake_panic_fops);
2491         if (!ffake_panic)
2492                 return -ENOMEM;
2493
2494         return 0;
2495 }
2496 #else
2497 static int __init mcheck_debugfs_init(void) { return -EINVAL; }
2498 #endif
2499
2500 DEFINE_STATIC_KEY_FALSE(mcsafe_key);
2501 EXPORT_SYMBOL_GPL(mcsafe_key);
2502
2503 static int __init mcheck_late_init(void)
2504 {
2505         if (mca_cfg.recovery)
2506                 static_branch_inc(&mcsafe_key);
2507
2508         mcheck_debugfs_init();
2509         cec_init();
2510
2511         /*
2512          * Flush out everything that has been logged during early boot, now that
2513          * everything has been initialized (workqueues, decoders, ...).
2514          */
2515         mce_schedule_work();
2516
2517         return 0;
2518 }
2519 late_initcall(mcheck_late_init);