arch/x86/include/asm/processor.h

   1 #ifndef _ASM_X86_PROCESSOR_H
   2 #define _ASM_X86_PROCESSOR_H
   3
   4 #include <asm/processor-flags.h>
   5
   6 /* Forward declaration, a strange C thing */
   7 struct task_struct;
   8 struct mm_struct;
   9 struct vm86;
  10
  11 #include <asm/math_emu.h>
  12 #include <asm/segment.h>
  13 #include <asm/types.h>
  14 #include <uapi/asm/sigcontext.h>
  15 #include <asm/current.h>
  16 #include <asm/cpufeatures.h>
  17 #include <asm/page.h>
  18 #include <asm/pgtable_types.h>
  19 #include <asm/percpu.h>
  20 #include <asm/msr.h>
  21 #include <asm/desc_defs.h>
  22 #include <asm/nops.h>
  23 #include <asm/special_insns.h>
  24 #include <asm/fpu/types.h>
  25 #include <asm/unwind_hints.h>
  26
  27 #include <linux/personality.h>
  28 #include <linux/cache.h>
  29 #include <linux/threads.h>
  30 #include <linux/math64.h>
  31 #include <linux/err.h>
  32 #include <linux/irqflags.h>
  33
  34 /*
  35  * We handle most unaligned accesses in hardware.  On the other hand
  36  * unaligned DMA can be quite expensive on some Nehalem processors.
  37  *
  38  * Based on this we disable the IP header alignment in network drivers.
  39  */
  40 #define NET_IP_ALIGN    0
  41
  42 #define HBP_NUM 4
  43 /*
  44  * Default implementation of macro that returns current
  45  * instruction pointer ("program counter").
  46  */
  47 static inline void *current_text_addr(void)
  48 {
  49         void *pc;
  50
  51         asm volatile("mov $1f, %0; 1:":"=r" (pc));
  52
  53         return pc;
  54 }
  55
  56 /*
  57  * These alignment constraints are for performance in the vSMP case,
  58  * but in the task_struct case we must also meet hardware imposed
  59  * alignment requirements of the FPU state:
  60  */
  61 #ifdef CONFIG_X86_VSMP
  62 # define ARCH_MIN_TASKALIGN             (1 << INTERNODE_CACHE_SHIFT)
  63 # define ARCH_MIN_MMSTRUCT_ALIGN        (1 << INTERNODE_CACHE_SHIFT)
  64 #else
  65 # define ARCH_MIN_TASKALIGN             __alignof__(union fpregs_state)
  66 # define ARCH_MIN_MMSTRUCT_ALIGN        0
  67 #endif
  68
  69 enum tlb_infos {
  70         ENTRIES,
  71         NR_INFO
  72 };
  73
  74 extern u16 __read_mostly tlb_lli_4k[NR_INFO];
  75 extern u16 __read_mostly tlb_lli_2m[NR_INFO];
  76 extern u16 __read_mostly tlb_lli_4m[NR_INFO];
  77 extern u16 __read_mostly tlb_lld_4k[NR_INFO];
  78 extern u16 __read_mostly tlb_lld_2m[NR_INFO];
  79 extern u16 __read_mostly tlb_lld_4m[NR_INFO];
  80 extern u16 __read_mostly tlb_lld_1g[NR_INFO];
  81
  82 /*
  83  *  CPU type and hardware bug flags. Kept separately for each CPU.
  84  *  Members of this structure are referenced in head_32.S, so think twice
  85  *  before touching them. [mj]
  86  */
  87
  88 struct cpuinfo_x86 {
  89         __u8                    x86;            /* CPU family */
  90         __u8                    x86_vendor;     /* CPU vendor */
  91         __u8                    x86_model;
  92         __u8                    x86_mask;
  93 #ifdef CONFIG_X86_64
  94         /* Number of 4K pages in DTLB/ITLB combined(in pages): */
  95         int                     x86_tlbsize;
  96 #endif
  97         __u8                    x86_virt_bits;
  98         __u8                    x86_phys_bits;
  99         /* CPUID returned core id bits: */
 100         __u8                    x86_coreid_bits;
 101         __u8                    cu_id;
 102         /* Max extended CPUID function supported: */
 103         __u32                   extended_cpuid_level;
 104         /* Maximum supported CPUID level, -1=no CPUID: */
 105         int                     cpuid_level;
 106         __u32                   x86_capability[NCAPINTS + NBUGINTS];
 107         char                    x86_vendor_id[16];
 108         char                    x86_model_id[64];
 109         /* in KB - valid for CPUS which support this call: */
 110         int                     x86_cache_size;
 111         int                     x86_cache_alignment;    /* In bytes */
 112         /* Cache QoS architectural values: */
 113         int                     x86_cache_max_rmid;     /* max index */
 114         int                     x86_cache_occ_scale;    /* scale to bytes */
 115         int                     x86_power;
 116         unsigned long           loops_per_jiffy;
 117         /* cpuid returned max cores value: */
 118         u16                      x86_max_cores;
 119         u16                     apicid;
 120         u16                     initial_apicid;
 121         u16                     x86_clflush_size;
 122         /* number of cores as seen by the OS: */
 123         u16                     booted_cores;
 124         /* Physical processor id: */
 125         u16                     phys_proc_id;
 126         /* Logical processor id: */
 127         u16                     logical_proc_id;
 128         /* Core id: */
 129         u16                     cpu_core_id;
 130         /* Index into per_cpu list: */
 131         u16                     cpu_index;
 132         u32                     microcode;
 133 } __randomize_layout;
 134
 135 struct cpuid_regs {
 136         u32 eax, ebx, ecx, edx;
 137 };
 138
 139 enum cpuid_regs_idx {
 140         CPUID_EAX = 0,
 141         CPUID_EBX,
 142         CPUID_ECX,
 143         CPUID_EDX,
 144 };
 145
 146 #define X86_VENDOR_INTEL        0
 147 #define X86_VENDOR_CYRIX        1
 148 #define X86_VENDOR_AMD          2
 149 #define X86_VENDOR_UMC          3
 150 #define X86_VENDOR_CENTAUR      5
 151 #define X86_VENDOR_TRANSMETA    7
 152 #define X86_VENDOR_NSC          8
 153 #define X86_VENDOR_NUM          9
 154
 155 #define X86_VENDOR_UNKNOWN      0xff
 156
 157 /*
 158  * capabilities of CPUs
 159  */
 160 extern struct cpuinfo_x86       boot_cpu_data;
 161 extern struct cpuinfo_x86       new_cpu_data;
 162
 163 extern struct tss_struct        doublefault_tss;
 164 extern __u32                    cpu_caps_cleared[NCAPINTS];
 165 extern __u32                    cpu_caps_set[NCAPINTS];
 166
 167 #ifdef CONFIG_SMP
 168 DECLARE_PER_CPU_READ_MOSTLY(struct cpuinfo_x86, cpu_info);
 169 #define cpu_data(cpu)           per_cpu(cpu_info, cpu)
 170 #else
 171 #define cpu_info                boot_cpu_data
 172 #define cpu_data(cpu)           boot_cpu_data
 173 #endif
 174
 175 extern const struct seq_operations cpuinfo_op;
 176
 177 #define cache_line_size()       (boot_cpu_data.x86_cache_alignment)
 178
 179 extern void cpu_detect(struct cpuinfo_x86 *c);
 180
 181 extern void early_cpu_init(void);
 182 extern void identify_boot_cpu(void);
 183 extern void identify_secondary_cpu(struct cpuinfo_x86 *);
 184 extern void print_cpu_info(struct cpuinfo_x86 *);
 185 void print_cpu_msr(struct cpuinfo_x86 *);
 186 extern void init_scattered_cpuid_features(struct cpuinfo_x86 *c);
 187 extern u32 get_scattered_cpuid_leaf(unsigned int level,
 188                                     unsigned int sub_leaf,
 189                                     enum cpuid_regs_idx reg);
 190 extern unsigned int init_intel_cacheinfo(struct cpuinfo_x86 *c);
 191 extern void init_amd_cacheinfo(struct cpuinfo_x86 *c);
 192
 193 extern void detect_extended_topology(struct cpuinfo_x86 *c);
 194 extern void detect_ht(struct cpuinfo_x86 *c);
 195
 196 #ifdef CONFIG_X86_32
 197 extern int have_cpuid_p(void);
 198 #else
 199 static inline int have_cpuid_p(void)
 200 {
 201         return 1;
 202 }
 203 #endif
 204 static inline void native_cpuid(unsigned int *eax, unsigned int *ebx,
 205                                 unsigned int *ecx, unsigned int *edx)
 206 {
 207         /* ecx is often an input as well as an output. */
 208         asm volatile("cpuid"
 209             : "=a" (*eax),
 210               "=b" (*ebx),
 211               "=c" (*ecx),
 212               "=d" (*edx)
 213             : "0" (*eax), "2" (*ecx)
 214             : "memory");
 215 }
 216
 217 #define native_cpuid_reg(reg)                                   \
 218 static inline unsigned int native_cpuid_##reg(unsigned int op)  \
 219 {                                                               \
 220         unsigned int eax = op, ebx, ecx = 0, edx;               \
 221                                                                 \
 222         native_cpuid(&eax, &ebx, &ecx, &edx);                   \
 223                                                                 \
 224         return reg;                                             \
 225 }
 226
 227 /*
 228  * Native CPUID functions returning a single datum.
 229  */
 230 native_cpuid_reg(eax)
 231 native_cpuid_reg(ebx)
 232 native_cpuid_reg(ecx)
 233 native_cpuid_reg(edx)
 234
 235 /*
 236  * Friendlier CR3 helpers.
 237  */
 238 static inline unsigned long read_cr3_pa(void)
 239 {
 240         return __read_cr3() & CR3_ADDR_MASK;
 241 }
 242
 243 static inline void load_cr3(pgd_t *pgdir)
 244 {
 245         write_cr3(__pa(pgdir));
 246 }
 247
 248 #ifdef CONFIG_X86_32
 249 /* This is the TSS defined by the hardware. */
 250 struct x86_hw_tss {
 251         unsigned short          back_link, __blh;
 252         unsigned long           sp0;
 253         unsigned short          ss0, __ss0h;
 254         unsigned long           sp1;
 255
 256         /*
 257          * We don't use ring 1, so ss1 is a convenient scratch space in
 258          * the same cacheline as sp0.  We use ss1 to cache the value in
 259          * MSR_IA32_SYSENTER_CS.  When we context switch
 260          * MSR_IA32_SYSENTER_CS, we first check if the new value being
 261          * written matches ss1, and, if it's not, then we wrmsr the new
 262          * value and update ss1.
 263          *
 264          * The only reason we context switch MSR_IA32_SYSENTER_CS is
 265          * that we set it to zero in vm86 tasks to avoid corrupting the
 266          * stack if we were to go through the sysenter path from vm86
 267          * mode.
 268          */
 269         unsigned short          ss1;    /* MSR_IA32_SYSENTER_CS */
 270
 271         unsigned short          __ss1h;
 272         unsigned long           sp2;
 273         unsigned short          ss2, __ss2h;
 274         unsigned long           __cr3;
 275         unsigned long           ip;
 276         unsigned long           flags;
 277         unsigned long           ax;
 278         unsigned long           cx;
 279         unsigned long           dx;
 280         unsigned long           bx;
 281         unsigned long           sp;
 282         unsigned long           bp;
 283         unsigned long           si;
 284         unsigned long           di;
 285         unsigned short          es, __esh;
 286         unsigned short          cs, __csh;
 287         unsigned short          ss, __ssh;
 288         unsigned short          ds, __dsh;
 289         unsigned short          fs, __fsh;
 290         unsigned short          gs, __gsh;
 291         unsigned short          ldt, __ldth;
 292         unsigned short          trace;
 293         unsigned short          io_bitmap_base;
 294
 295 } __attribute__((packed));
 296 #else
 297 struct x86_hw_tss {
 298         u32                     reserved1;
 299         u64                     sp0;
 300         u64                     sp1;
 301         u64                     sp2;
 302         u64                     reserved2;
 303         u64                     ist[7];
 304         u32                     reserved3;
 305         u32                     reserved4;
 306         u16                     reserved5;
 307         u16                     io_bitmap_base;
 308
 309 } __attribute__((packed));
 310 #endif
 311
 312 /*
 313  * IO-bitmap sizes:
 314  */
 315 #define IO_BITMAP_BITS                  65536
 316 #define IO_BITMAP_BYTES                 (IO_BITMAP_BITS/8)
 317 #define IO_BITMAP_LONGS                 (IO_BITMAP_BYTES/sizeof(long))
 318 #define IO_BITMAP_OFFSET                offsetof(struct tss_struct, io_bitmap)
 319 #define INVALID_IO_BITMAP_OFFSET        0x8000
 320
 321 struct tss_struct {
 322         /*
 323          * The hardware state:
 324          */
 325         struct x86_hw_tss       x86_tss;
 326
 327         /*
 328          * The extra 1 is there because the CPU will access an
 329          * additional byte beyond the end of the IO permission
 330          * bitmap. The extra byte must be all 1 bits, and must
 331          * be within the limit.
 332          */
 333         unsigned long           io_bitmap[IO_BITMAP_LONGS + 1];
 334
 335 #ifdef CONFIG_X86_32
 336         /*
 337          * Space for the temporary SYSENTER stack.
 338          */
 339         unsigned long           SYSENTER_stack_canary;
 340         unsigned long           SYSENTER_stack[64];
 341 #endif
 342
 343 } ____cacheline_aligned;
 344
 345 DECLARE_PER_CPU_SHARED_ALIGNED(struct tss_struct, cpu_tss);
 346
 347 /*
 348  * sizeof(unsigned long) coming from an extra "long" at the end
 349  * of the iobitmap.
 350  *
 351  * -1? seg base+limit should be pointing to the address of the
 352  * last valid byte
 353  */
 354 #define __KERNEL_TSS_LIMIT      \
 355         (IO_BITMAP_OFFSET + IO_BITMAP_BYTES + sizeof(unsigned long) - 1)
 356
 357 #ifdef CONFIG_X86_32
 358 DECLARE_PER_CPU(unsigned long, cpu_current_top_of_stack);
 359 #endif
 360
 361 /*
 362  * Save the original ist values for checking stack pointers during debugging
 363  */
 364 struct orig_ist {
 365         unsigned long           ist[7];
 366 };
 367
 368 #ifdef CONFIG_X86_64
 369 DECLARE_PER_CPU(struct orig_ist, orig_ist);
 370
 371 union irq_stack_union {
 372         char irq_stack[IRQ_STACK_SIZE];
 373         /*
 374          * GCC hardcodes the stack canary as %gs:40.  Since the
 375          * irq_stack is the object at %gs:0, we reserve the bottom
 376          * 48 bytes of the irq stack for the canary.
 377          */
 378         struct {
 379                 char gs_base[40];
 380                 unsigned long stack_canary;
 381         };
 382 };
 383
 384 DECLARE_PER_CPU_FIRST(union irq_stack_union, irq_stack_union) __visible;
 385 DECLARE_INIT_PER_CPU(irq_stack_union);
 386
 387 DECLARE_PER_CPU(char *, irq_stack_ptr);
 388 DECLARE_PER_CPU(unsigned int, irq_count);
 389 extern asmlinkage void ignore_sysret(void);
 390 #else   /* X86_64 */
 391 #ifdef CONFIG_CC_STACKPROTECTOR
 392 /*
 393  * Make sure stack canary segment base is cached-aligned:
 394  *   "For Intel Atom processors, avoid non zero segment base address
 395  *    that is not aligned to cache line boundary at all cost."
 396  * (Optim Ref Manual Assembly/Compiler Coding Rule 15.)
 397  */
 398 struct stack_canary {
 399         char __pad[20];         /* canary at %gs:20 */
 400         unsigned long canary;
 401 };
 402 DECLARE_PER_CPU_ALIGNED(struct stack_canary, stack_canary);
 403 #endif
 404 /*
 405  * per-CPU IRQ handling stacks
 406  */
 407 struct irq_stack {
 408         u32                     stack[THREAD_SIZE/sizeof(u32)];
 409 } __aligned(THREAD_SIZE);
 410
 411 DECLARE_PER_CPU(struct irq_stack *, hardirq_stack);
 412 DECLARE_PER_CPU(struct irq_stack *, softirq_stack);
 413 #endif  /* X86_64 */
 414
 415 extern unsigned int fpu_kernel_xstate_size;
 416 extern unsigned int fpu_user_xstate_size;
 417
 418 struct perf_event;
 419
 420 typedef struct {
 421         unsigned long           seg;
 422 } mm_segment_t;
 423
 424 struct thread_struct {
 425         /* Cached TLS descriptors: */
 426         struct desc_struct      tls_array[GDT_ENTRY_TLS_ENTRIES];
 427         unsigned long           sp0;
 428         unsigned long           sp;
 429 #ifdef CONFIG_X86_32
 430         unsigned long           sysenter_cs;
 431 #else
 432         unsigned short          es;
 433         unsigned short          ds;
 434         unsigned short          fsindex;
 435         unsigned short          gsindex;
 436 #endif
 437
 438         u32                     status;         /* thread synchronous flags */
 439
 440 #ifdef CONFIG_X86_64
 441         unsigned long           fsbase;
 442         unsigned long           gsbase;
 443 #else
 444         /*
 445          * XXX: this could presumably be unsigned short.  Alternatively,
 446          * 32-bit kernels could be taught to use fsindex instead.
 447          */
 448         unsigned long fs;
 449         unsigned long gs;
 450 #endif
 451
 452         /* Save middle states of ptrace breakpoints */
 453         struct perf_event       *ptrace_bps[HBP_NUM];
 454         /* Debug status used for traps, single steps, etc... */
 455         unsigned long           debugreg6;
 456         /* Keep track of the exact dr7 value set by the user */
 457         unsigned long           ptrace_dr7;
 458         /* Fault info: */
 459         unsigned long           cr2;
 460         unsigned long           trap_nr;
 461         unsigned long           error_code;
 462 #ifdef CONFIG_VM86
 463         /* Virtual 86 mode info */
 464         struct vm86             *vm86;
 465 #endif
 466         /* IO permissions: */
 467         unsigned long           *io_bitmap_ptr;
 468         unsigned long           iopl;
 469         /* Max allowed port in the bitmap, in bytes: */
 470         unsigned                io_bitmap_max;
 471
 472         mm_segment_t            addr_limit;
 473
 474         unsigned int            sig_on_uaccess_err:1;
 475         unsigned int            uaccess_err:1;  /* uaccess failed */
 476
 477         /* Floating point and extended processor state */
 478         struct fpu              fpu;
 479         /*
 480          * WARNING: 'fpu' is dynamically-sized.  It *MUST* be at
 481          * the end.
 482          */
 483 };
 484
 485 /*
 486  * Thread-synchronous status.
 487  *
 488  * This is different from the flags in that nobody else
 489  * ever touches our thread-synchronous status, so we don't
 490  * have to worry about atomic accesses.
 491  */
 492 #define TS_COMPAT               0x0002  /* 32bit syscall active (64BIT)*/
 493
 494 /*
 495  * Set IOPL bits in EFLAGS from given mask
 496  */
 497 static inline void native_set_iopl_mask(unsigned mask)
 498 {
 499 #ifdef CONFIG_X86_32
 500         unsigned int reg;
 501
 502         asm volatile ("pushfl;"
 503                       "popl %0;"
 504                       "andl %1, %0;"
 505                       "orl %2, %0;"
 506                       "pushl %0;"
 507                       "popfl"
 508                       : "=&r" (reg)
 509                       : "i" (~X86_EFLAGS_IOPL), "r" (mask));
 510 #endif
 511 }
 512
 513 static inline void
 514 native_load_sp0(struct tss_struct *tss, struct thread_struct *thread)
 515 {
 516         tss->x86_tss.sp0 = thread->sp0;
 517 #ifdef CONFIG_X86_32
 518         /* Only happens when SEP is enabled, no need to test "SEP"arately: */
 519         if (unlikely(tss->x86_tss.ss1 != thread->sysenter_cs)) {
 520                 tss->x86_tss.ss1 = thread->sysenter_cs;
 521                 wrmsr(MSR_IA32_SYSENTER_CS, thread->sysenter_cs, 0);
 522         }
 523 #endif
 524 }
 525
 526 static inline void native_swapgs(void)
 527 {
 528 #ifdef CONFIG_X86_64
 529         asm volatile("swapgs" ::: "memory");
 530 #endif
 531 }
 532
 533 static inline unsigned long current_top_of_stack(void)
 534 {
 535 #ifdef CONFIG_X86_64
 536         return this_cpu_read_stable(cpu_tss.x86_tss.sp0);
 537 #else
 538         /* sp0 on x86_32 is special in and around vm86 mode. */
 539         return this_cpu_read_stable(cpu_current_top_of_stack);
 540 #endif
 541 }
 542
 543 #ifdef CONFIG_PARAVIRT
 544 #include <asm/paravirt.h>
 545 #else
 546 #define __cpuid                 native_cpuid
 547
 548 static inline void load_sp0(struct tss_struct *tss,
 549                             struct thread_struct *thread)
 550 {
 551         native_load_sp0(tss, thread);
 552 }
 553
 554 #define set_iopl_mask native_set_iopl_mask
 555 #endif /* CONFIG_PARAVIRT */
 556
 557 /* Free all resources held by a thread. */
 558 extern void release_thread(struct task_struct *);
 559
 560 unsigned long get_wchan(struct task_struct *p);
 561
 562 /*
 563  * Generic CPUID function
 564  * clear %ecx since some cpus (Cyrix MII) do not set or clear %ecx
 565  * resulting in stale register contents being returned.
 566  */
 567 static inline void cpuid(unsigned int op,
 568                          unsigned int *eax, unsigned int *ebx,
 569                          unsigned int *ecx, unsigned int *edx)
 570 {
 571         *eax = op;
 572         *ecx = 0;
 573         __cpuid(eax, ebx, ecx, edx);
 574 }
 575
 576 /* Some CPUID calls want 'count' to be placed in ecx */
 577 static inline void cpuid_count(unsigned int op, int count,
 578                                unsigned int *eax, unsigned int *ebx,
 579                                unsigned int *ecx, unsigned int *edx)
 580 {
 581         *eax = op;
 582         *ecx = count;
 583         __cpuid(eax, ebx, ecx, edx);
 584 }
 585
 586 /*
 587  * CPUID functions returning a single datum
 588  */
 589 static inline unsigned int cpuid_eax(unsigned int op)
 590 {
 591         unsigned int eax, ebx, ecx, edx;
 592
 593         cpuid(op, &eax, &ebx, &ecx, &edx);
 594
 595         return eax;
 596 }
 597
 598 static inline unsigned int cpuid_ebx(unsigned int op)
 599 {
 600         unsigned int eax, ebx, ecx, edx;
 601
 602         cpuid(op, &eax, &ebx, &ecx, &edx);
 603
 604         return ebx;
 605 }
 606
 607 static inline unsigned int cpuid_ecx(unsigned int op)
 608 {
 609         unsigned int eax, ebx, ecx, edx;
 610
 611         cpuid(op, &eax, &ebx, &ecx, &edx);
 612
 613         return ecx;
 614 }
 615
 616 static inline unsigned int cpuid_edx(unsigned int op)
 617 {
 618         unsigned int eax, ebx, ecx, edx;
 619
 620         cpuid(op, &eax, &ebx, &ecx, &edx);
 621
 622         return edx;
 623 }
 624
 625 /* REP NOP (PAUSE) is a good thing to insert into busy-wait loops. */
 626 static __always_inline void rep_nop(void)
 627 {
 628         asm volatile("rep; nop" ::: "memory");
 629 }
 630
 631 static __always_inline void cpu_relax(void)
 632 {
 633         rep_nop();
 634 }
 635
 636 /*
 637  * This function forces the icache and prefetched instruction stream to
 638  * catch up with reality in two very specific cases:
 639  *
 640  *  a) Text was modified using one virtual address and is about to be executed
 641  *     from the same physical page at a different virtual address.
 642  *
 643  *  b) Text was modified on a different CPU, may subsequently be
 644  *     executed on this CPU, and you want to make sure the new version
 645  *     gets executed.  This generally means you're calling this in a IPI.
 646  *
 647  * If you're calling this for a different reason, you're probably doing
 648  * it wrong.
 649  */
 650 static inline void sync_core(void)
 651 {
 652         /*
 653          * There are quite a few ways to do this.  IRET-to-self is nice
 654          * because it works on every CPU, at any CPL (so it's compatible
 655          * with paravirtualization), and it never exits to a hypervisor.
 656          * The only down sides are that it's a bit slow (it seems to be
 657          * a bit more than 2x slower than the fastest options) and that
 658          * it unmasks NMIs.  The "push %cs" is needed because, in
 659          * paravirtual environments, __KERNEL_CS may not be a valid CS
 660          * value when we do IRET directly.
 661          *
 662          * In case NMI unmasking or performance ever becomes a problem,
 663          * the next best option appears to be MOV-to-CR2 and an
 664          * unconditional jump.  That sequence also works on all CPUs,
 665          * but it will fault at CPL3 (i.e. Xen PV).
 666          *
 667          * CPUID is the conventional way, but it's nasty: it doesn't
 668          * exist on some 486-like CPUs, and it usually exits to a
 669          * hypervisor.
 670          *
 671          * Like all of Linux's memory ordering operations, this is a
 672          * compiler barrier as well.
 673          */
 674         register void *__sp asm(_ASM_SP);
 675
 676 #ifdef CONFIG_X86_32
 677         asm volatile (
 678                 "pushfl\n\t"
 679                 "pushl %%cs\n\t"
 680                 "pushl $1f\n\t"
 681                 "iret\n\t"
 682                 "1:"
 683                 : "+r" (__sp) : : "memory");
 684 #else
 685         unsigned int tmp;
 686
 687         asm volatile (
 688                 UNWIND_HINT_SAVE
 689                 "mov %%ss, %0\n\t"
 690                 "pushq %q0\n\t"
 691                 "pushq %%rsp\n\t"
 692                 "addq $8, (%%rsp)\n\t"
 693                 "pushfq\n\t"
 694                 "mov %%cs, %0\n\t"
 695                 "pushq %q0\n\t"
 696                 "pushq $1f\n\t"
 697                 "iretq\n\t"
 698                 UNWIND_HINT_RESTORE
 699                 "1:"
 700                 : "=&r" (tmp), "+r" (__sp) : : "cc", "memory");
 701 #endif
 702 }
 703
 704 extern void select_idle_routine(const struct cpuinfo_x86 *c);
 705 extern void amd_e400_c1e_apic_setup(void);
 706
 707 extern unsigned long            boot_option_idle_override;
 708
 709 enum idle_boot_override {IDLE_NO_OVERRIDE=0, IDLE_HALT, IDLE_NOMWAIT,
 710                          IDLE_POLL};
 711
 712 extern void enable_sep_cpu(void);
 713 extern int sysenter_setup(void);
 714
 715 extern void early_trap_init(void);
 716 void early_trap_pf_init(void);
 717
 718 /* Defined in head.S */
 719 extern struct desc_ptr          early_gdt_descr;
 720
 721 extern void cpu_set_gdt(int);
 722 extern void switch_to_new_gdt(int);
 723 extern void load_direct_gdt(int);
 724 extern void load_fixmap_gdt(int);
 725 extern void load_percpu_segment(int);
 726 extern void cpu_init(void);
 727
 728 static inline unsigned long get_debugctlmsr(void)
 729 {
 730         unsigned long debugctlmsr = 0;
 731
 732 #ifndef CONFIG_X86_DEBUGCTLMSR
 733         if (boot_cpu_data.x86 < 6)
 734                 return 0;
 735 #endif
 736         rdmsrl(MSR_IA32_DEBUGCTLMSR, debugctlmsr);
 737
 738         return debugctlmsr;
 739 }
 740
 741 static inline void update_debugctlmsr(unsigned long debugctlmsr)
 742 {
 743 #ifndef CONFIG_X86_DEBUGCTLMSR
 744         if (boot_cpu_data.x86 < 6)
 745                 return;
 746 #endif
 747         wrmsrl(MSR_IA32_DEBUGCTLMSR, debugctlmsr);
 748 }
 749
 750 extern void set_task_blockstep(struct task_struct *task, bool on);
 751
 752 /* Boot loader type from the setup header: */
 753 extern int                      bootloader_type;
 754 extern int                      bootloader_version;
 755
 756 extern char                     ignore_fpu_irq;
 757
 758 #define HAVE_ARCH_PICK_MMAP_LAYOUT 1
 759 #define ARCH_HAS_PREFETCHW
 760 #define ARCH_HAS_SPINLOCK_PREFETCH
 761
 762 #ifdef CONFIG_X86_32
 763 # define BASE_PREFETCH          ""
 764 # define ARCH_HAS_PREFETCH
 765 #else
 766 # define BASE_PREFETCH          "prefetcht0 %P1"
 767 #endif
 768
 769 /*
 770  * Prefetch instructions for Pentium III (+) and AMD Athlon (+)
 771  *
 772  * It's not worth to care about 3dnow prefetches for the K6
 773  * because they are microcoded there and very slow.
 774  */
 775 static inline void prefetch(const void *x)
 776 {
 777         alternative_input(BASE_PREFETCH, "prefetchnta %P1",
 778                           X86_FEATURE_XMM,
 779                           "m" (*(const char *)x));
 780 }
 781
 782 /*
 783  * 3dnow prefetch to get an exclusive cache line.
 784  * Useful for spinlocks to avoid one state transition in the
 785  * cache coherency protocol:
 786  */
 787 static inline void prefetchw(const void *x)
 788 {
 789         alternative_input(BASE_PREFETCH, "prefetchw %P1",
 790                           X86_FEATURE_3DNOWPREFETCH,
 791                           "m" (*(const char *)x));
 792 }
 793
 794 static inline void spin_lock_prefetch(const void *x)
 795 {
 796         prefetchw(x);
 797 }
 798
 799 #define TOP_OF_INIT_STACK ((unsigned long)&init_stack + sizeof(init_stack) - \
 800                            TOP_OF_KERNEL_STACK_PADDING)
 801
 802 #ifdef CONFIG_X86_32
 803 /*
 804  * User space process size: 3GB (default).
 805  */
 806 #define IA32_PAGE_OFFSET        PAGE_OFFSET
 807 #define TASK_SIZE               PAGE_OFFSET
 808 #define TASK_SIZE_MAX           TASK_SIZE
 809 #define STACK_TOP               TASK_SIZE
 810 #define STACK_TOP_MAX           STACK_TOP
 811
 812 #define INIT_THREAD  {                                                    \
 813         .sp0                    = TOP_OF_INIT_STACK,                      \
 814         .sysenter_cs            = __KERNEL_CS,                            \
 815         .io_bitmap_ptr          = NULL,                                   \
 816         .addr_limit             = KERNEL_DS,                              \
 817 }
 818
 819 /*
 820  * TOP_OF_KERNEL_STACK_PADDING reserves 8 bytes on top of the ring0 stack.
 821  * This is necessary to guarantee that the entire "struct pt_regs"
 822  * is accessible even if the CPU haven't stored the SS/ESP registers
 823  * on the stack (interrupt gate does not save these registers
 824  * when switching to the same priv ring).
 825  * Therefore beware: accessing the ss/esp fields of the
 826  * "struct pt_regs" is possible, but they may contain the
 827  * completely wrong values.
 828  */
 829 #define task_pt_regs(task) \
 830 ({                                                                      \
 831         unsigned long __ptr = (unsigned long)task_stack_page(task);     \
 832         __ptr += THREAD_SIZE - TOP_OF_KERNEL_STACK_PADDING;             \
 833         ((struct pt_regs *)__ptr) - 1;                                  \
 834 })
 835
 836 #define KSTK_ESP(task)          (task_pt_regs(task)->sp)
 837
 838 #else
 839 /*
 840  * User space process size. 47bits minus one guard page.  The guard
 841  * page is necessary on Intel CPUs: if a SYSCALL instruction is at
 842  * the highest possible canonical userspace address, then that
 843  * syscall will enter the kernel with a non-canonical return
 844  * address, and SYSRET will explode dangerously.  We avoid this
 845  * particular problem by preventing anything from being mapped
 846  * at the maximum canonical address.
 847  */
 848 #define TASK_SIZE_MAX   ((1UL << 47) - PAGE_SIZE)
 849
 850 /* This decides where the kernel will search for a free chunk of vm
 851  * space during mmap's.
 852  */
 853 #define IA32_PAGE_OFFSET        ((current->personality & ADDR_LIMIT_3GB) ? \
 854                                         0xc0000000 : 0xFFFFe000)
 855
 856 #define TASK_SIZE               (test_thread_flag(TIF_ADDR32) ? \
 857                                         IA32_PAGE_OFFSET : TASK_SIZE_MAX)
 858 #define TASK_SIZE_OF(child)     ((test_tsk_thread_flag(child, TIF_ADDR32)) ? \
 859                                         IA32_PAGE_OFFSET : TASK_SIZE_MAX)
 860
 861 #define STACK_TOP               TASK_SIZE
 862 #define STACK_TOP_MAX           TASK_SIZE_MAX
 863
 864 #define INIT_THREAD  {                                          \
 865         .sp0                    = TOP_OF_INIT_STACK,            \
 866         .addr_limit             = KERNEL_DS,                    \
 867 }
 868
 869 #define task_pt_regs(tsk)       ((struct pt_regs *)(tsk)->thread.sp0 - 1)
 870 extern unsigned long KSTK_ESP(struct task_struct *task);
 871
 872 #endif /* CONFIG_X86_64 */
 873
 874 extern void start_thread(struct pt_regs *regs, unsigned long new_ip,
 875                                                unsigned long new_sp);
 876
 877 /*
 878  * This decides where the kernel will search for a free chunk of vm
 879  * space during mmap's.
 880  */
 881 #define __TASK_UNMAPPED_BASE(task_size) (PAGE_ALIGN(task_size / 3))
 882 #define TASK_UNMAPPED_BASE              __TASK_UNMAPPED_BASE(TASK_SIZE)
 883
 884 #define KSTK_EIP(task)          (task_pt_regs(task)->ip)
 885
 886 /* Get/set a process' ability to use the timestamp counter instruction */
 887 #define GET_TSC_CTL(adr)        get_tsc_mode((adr))
 888 #define SET_TSC_CTL(val)        set_tsc_mode((val))
 889
 890 extern int get_tsc_mode(unsigned long adr);
 891 extern int set_tsc_mode(unsigned int val);
 892
 893 DECLARE_PER_CPU(u64, msr_misc_features_shadow);
 894
 895 /* Register/unregister a process' MPX related resource */
 896 #define MPX_ENABLE_MANAGEMENT() mpx_enable_management()
 897 #define MPX_DISABLE_MANAGEMENT()        mpx_disable_management()
 898
 899 #ifdef CONFIG_X86_INTEL_MPX
 900 extern int mpx_enable_management(void);
 901 extern int mpx_disable_management(void);
 902 #else
 903 static inline int mpx_enable_management(void)
 904 {
 905         return -EINVAL;
 906 }
 907 static inline int mpx_disable_management(void)
 908 {
 909         return -EINVAL;
 910 }
 911 #endif /* CONFIG_X86_INTEL_MPX */
 912
 913 #ifdef CONFIG_CPU_SUP_AMD
 914 extern u16 amd_get_nb_id(int cpu);
 915 extern u32 amd_get_nodes_per_socket(void);
 916 #else
 917 static inline u16 amd_get_nb_id(int cpu)                { return 0; }
 918 static inline u32 amd_get_nodes_per_socket(void)        { return 0; }
 919 #endif
 920
 921 static inline uint32_t hypervisor_cpuid_base(const char *sig, uint32_t leaves)
 922 {
 923         uint32_t base, eax, signature[3];
 924
 925         for (base = 0x40000000; base < 0x40010000; base += 0x100) {
 926                 cpuid(base, &eax, &signature[0], &signature[1], &signature[2]);
 927
 928                 if (!memcmp(sig, signature, 12) &&
 929                     (leaves == 0 || ((eax - base) >= leaves)))
 930                         return base;
 931         }
 932
 933         return 0;
 934 }
 935
 936 extern unsigned long arch_align_stack(unsigned long sp);
 937 extern void free_init_pages(char *what, unsigned long begin, unsigned long end);
 938
 939 void default_idle(void);
 940 #ifdef  CONFIG_XEN
 941 bool xen_set_default_idle(void);
 942 #else
 943 #define xen_set_default_idle 0
 944 #endif
 945
 946 void stop_this_cpu(void *dummy);
 947 void df_debug(struct pt_regs *regs, long error_code);
 948 #endif /* _ASM_X86_PROCESSOR_H */