arch/x86/include/asm/processor.h

   1 #ifndef _ASM_X86_PROCESSOR_H
   2 #define _ASM_X86_PROCESSOR_H
   3
   4 #include <asm/processor-flags.h>
   5
   6 /* Forward declaration, a strange C thing */
   7 struct task_struct;
   8 struct mm_struct;
   9 struct vm86;
  10
  11 #include <asm/math_emu.h>
  12 #include <asm/segment.h>
  13 #include <asm/types.h>
  14 #include <uapi/asm/sigcontext.h>
  15 #include <asm/current.h>
  16 #include <asm/cpufeatures.h>
  17 #include <asm/page.h>
  18 #include <asm/pgtable_types.h>
  19 #include <asm/percpu.h>
  20 #include <asm/msr.h>
  21 #include <asm/desc_defs.h>
  22 #include <asm/nops.h>
  23 #include <asm/special_insns.h>
  24 #include <asm/fpu/types.h>
  25 #include <asm/unwind_hints.h>
  26
  27 #include <linux/personality.h>
  28 #include <linux/cache.h>
  29 #include <linux/threads.h>
  30 #include <linux/math64.h>
  31 #include <linux/err.h>
  32 #include <linux/irqflags.h>
  33 #include <linux/mem_encrypt.h>
  34
  35 /*
  36  * We handle most unaligned accesses in hardware.  On the other hand
  37  * unaligned DMA can be quite expensive on some Nehalem processors.
  38  *
  39  * Based on this we disable the IP header alignment in network drivers.
  40  */
  41 #define NET_IP_ALIGN    0
  42
  43 #define HBP_NUM 4
  44 /*
  45  * Default implementation of macro that returns current
  46  * instruction pointer ("program counter").
  47  */
  48 static inline void *current_text_addr(void)
  49 {
  50         void *pc;
  51
  52         asm volatile("mov $1f, %0; 1:":"=r" (pc));
  53
  54         return pc;
  55 }
  56
  57 /*
  58  * These alignment constraints are for performance in the vSMP case,
  59  * but in the task_struct case we must also meet hardware imposed
  60  * alignment requirements of the FPU state:
  61  */
  62 #ifdef CONFIG_X86_VSMP
  63 # define ARCH_MIN_TASKALIGN             (1 << INTERNODE_CACHE_SHIFT)
  64 # define ARCH_MIN_MMSTRUCT_ALIGN        (1 << INTERNODE_CACHE_SHIFT)
  65 #else
  66 # define ARCH_MIN_TASKALIGN             __alignof__(union fpregs_state)
  67 # define ARCH_MIN_MMSTRUCT_ALIGN        0
  68 #endif
  69
  70 enum tlb_infos {
  71         ENTRIES,
  72         NR_INFO
  73 };
  74
  75 extern u16 __read_mostly tlb_lli_4k[NR_INFO];
  76 extern u16 __read_mostly tlb_lli_2m[NR_INFO];
  77 extern u16 __read_mostly tlb_lli_4m[NR_INFO];
  78 extern u16 __read_mostly tlb_lld_4k[NR_INFO];
  79 extern u16 __read_mostly tlb_lld_2m[NR_INFO];
  80 extern u16 __read_mostly tlb_lld_4m[NR_INFO];
  81 extern u16 __read_mostly tlb_lld_1g[NR_INFO];
  82
  83 /*
  84  *  CPU type and hardware bug flags. Kept separately for each CPU.
  85  *  Members of this structure are referenced in head_32.S, so think twice
  86  *  before touching them. [mj]
  87  */
  88
  89 struct cpuinfo_x86 {
  90         __u8                    x86;            /* CPU family */
  91         __u8                    x86_vendor;     /* CPU vendor */
  92         __u8                    x86_model;
  93         __u8                    x86_mask;
  94 #ifdef CONFIG_X86_64
  95         /* Number of 4K pages in DTLB/ITLB combined(in pages): */
  96         int                     x86_tlbsize;
  97 #endif
  98         __u8                    x86_virt_bits;
  99         __u8                    x86_phys_bits;
 100         /* CPUID returned core id bits: */
 101         __u8                    x86_coreid_bits;
 102         __u8                    cu_id;
 103         /* Max extended CPUID function supported: */
 104         __u32                   extended_cpuid_level;
 105         /* Maximum supported CPUID level, -1=no CPUID: */
 106         int                     cpuid_level;
 107         __u32                   x86_capability[NCAPINTS + NBUGINTS];
 108         char                    x86_vendor_id[16];
 109         char                    x86_model_id[64];
 110         /* in KB - valid for CPUS which support this call: */
 111         int                     x86_cache_size;
 112         int                     x86_cache_alignment;    /* In bytes */
 113         /* Cache QoS architectural values: */
 114         int                     x86_cache_max_rmid;     /* max index */
 115         int                     x86_cache_occ_scale;    /* scale to bytes */
 116         int                     x86_power;
 117         unsigned long           loops_per_jiffy;
 118         /* cpuid returned max cores value: */
 119         u16                      x86_max_cores;
 120         u16                     apicid;
 121         u16                     initial_apicid;
 122         u16                     x86_clflush_size;
 123         /* number of cores as seen by the OS: */
 124         u16                     booted_cores;
 125         /* Physical processor id: */
 126         u16                     phys_proc_id;
 127         /* Logical processor id: */
 128         u16                     logical_proc_id;
 129         /* Core id: */
 130         u16                     cpu_core_id;
 131         /* Index into per_cpu list: */
 132         u16                     cpu_index;
 133         u32                     microcode;
 134 } __randomize_layout;
 135
 136 struct cpuid_regs {
 137         u32 eax, ebx, ecx, edx;
 138 };
 139
 140 enum cpuid_regs_idx {
 141         CPUID_EAX = 0,
 142         CPUID_EBX,
 143         CPUID_ECX,
 144         CPUID_EDX,
 145 };
 146
 147 #define X86_VENDOR_INTEL        0
 148 #define X86_VENDOR_CYRIX        1
 149 #define X86_VENDOR_AMD          2
 150 #define X86_VENDOR_UMC          3
 151 #define X86_VENDOR_CENTAUR      5
 152 #define X86_VENDOR_TRANSMETA    7
 153 #define X86_VENDOR_NSC          8
 154 #define X86_VENDOR_NUM          9
 155
 156 #define X86_VENDOR_UNKNOWN      0xff
 157
 158 /*
 159  * capabilities of CPUs
 160  */
 161 extern struct cpuinfo_x86       boot_cpu_data;
 162 extern struct cpuinfo_x86       new_cpu_data;
 163
 164 extern struct tss_struct        doublefault_tss;
 165 extern __u32                    cpu_caps_cleared[NCAPINTS];
 166 extern __u32                    cpu_caps_set[NCAPINTS];
 167
 168 #ifdef CONFIG_SMP
 169 DECLARE_PER_CPU_READ_MOSTLY(struct cpuinfo_x86, cpu_info);
 170 #define cpu_data(cpu)           per_cpu(cpu_info, cpu)
 171 #else
 172 #define cpu_info                boot_cpu_data
 173 #define cpu_data(cpu)           boot_cpu_data
 174 #endif
 175
 176 extern const struct seq_operations cpuinfo_op;
 177
 178 #define cache_line_size()       (boot_cpu_data.x86_cache_alignment)
 179
 180 extern void cpu_detect(struct cpuinfo_x86 *c);
 181
 182 extern void early_cpu_init(void);
 183 extern void identify_boot_cpu(void);
 184 extern void identify_secondary_cpu(struct cpuinfo_x86 *);
 185 extern void print_cpu_info(struct cpuinfo_x86 *);
 186 void print_cpu_msr(struct cpuinfo_x86 *);
 187 extern void init_scattered_cpuid_features(struct cpuinfo_x86 *c);
 188 extern u32 get_scattered_cpuid_leaf(unsigned int level,
 189                                     unsigned int sub_leaf,
 190                                     enum cpuid_regs_idx reg);
 191 extern unsigned int init_intel_cacheinfo(struct cpuinfo_x86 *c);
 192 extern void init_amd_cacheinfo(struct cpuinfo_x86 *c);
 193
 194 extern void detect_extended_topology(struct cpuinfo_x86 *c);
 195 extern void detect_ht(struct cpuinfo_x86 *c);
 196
 197 #ifdef CONFIG_X86_32
 198 extern int have_cpuid_p(void);
 199 #else
 200 static inline int have_cpuid_p(void)
 201 {
 202         return 1;
 203 }
 204 #endif
 205 static inline void native_cpuid(unsigned int *eax, unsigned int *ebx,
 206                                 unsigned int *ecx, unsigned int *edx)
 207 {
 208         /* ecx is often an input as well as an output. */
 209         asm volatile("cpuid"
 210             : "=a" (*eax),
 211               "=b" (*ebx),
 212               "=c" (*ecx),
 213               "=d" (*edx)
 214             : "0" (*eax), "2" (*ecx)
 215             : "memory");
 216 }
 217
 218 #define native_cpuid_reg(reg)                                   \
 219 static inline unsigned int native_cpuid_##reg(unsigned int op)  \
 220 {                                                               \
 221         unsigned int eax = op, ebx, ecx = 0, edx;               \
 222                                                                 \
 223         native_cpuid(&eax, &ebx, &ecx, &edx);                   \
 224                                                                 \
 225         return reg;                                             \
 226 }
 227
 228 /*
 229  * Native CPUID functions returning a single datum.
 230  */
 231 native_cpuid_reg(eax)
 232 native_cpuid_reg(ebx)
 233 native_cpuid_reg(ecx)
 234 native_cpuid_reg(edx)
 235
 236 /*
 237  * Friendlier CR3 helpers.
 238  */
 239 static inline unsigned long read_cr3_pa(void)
 240 {
 241         return __read_cr3() & CR3_ADDR_MASK;
 242 }
 243
 244 static inline unsigned long native_read_cr3_pa(void)
 245 {
 246         return __native_read_cr3() & CR3_ADDR_MASK;
 247 }
 248
 249 static inline void load_cr3(pgd_t *pgdir)
 250 {
 251         write_cr3(__sme_pa(pgdir));
 252 }
 253
 254 #ifdef CONFIG_X86_32
 255 /* This is the TSS defined by the hardware. */
 256 struct x86_hw_tss {
 257         unsigned short          back_link, __blh;
 258         unsigned long           sp0;
 259         unsigned short          ss0, __ss0h;
 260         unsigned long           sp1;
 261
 262         /*
 263          * We don't use ring 1, so ss1 is a convenient scratch space in
 264          * the same cacheline as sp0.  We use ss1 to cache the value in
 265          * MSR_IA32_SYSENTER_CS.  When we context switch
 266          * MSR_IA32_SYSENTER_CS, we first check if the new value being
 267          * written matches ss1, and, if it's not, then we wrmsr the new
 268          * value and update ss1.
 269          *
 270          * The only reason we context switch MSR_IA32_SYSENTER_CS is
 271          * that we set it to zero in vm86 tasks to avoid corrupting the
 272          * stack if we were to go through the sysenter path from vm86
 273          * mode.
 274          */
 275         unsigned short          ss1;    /* MSR_IA32_SYSENTER_CS */
 276
 277         unsigned short          __ss1h;
 278         unsigned long           sp2;
 279         unsigned short          ss2, __ss2h;
 280         unsigned long           __cr3;
 281         unsigned long           ip;
 282         unsigned long           flags;
 283         unsigned long           ax;
 284         unsigned long           cx;
 285         unsigned long           dx;
 286         unsigned long           bx;
 287         unsigned long           sp;
 288         unsigned long           bp;
 289         unsigned long           si;
 290         unsigned long           di;
 291         unsigned short          es, __esh;
 292         unsigned short          cs, __csh;
 293         unsigned short          ss, __ssh;
 294         unsigned short          ds, __dsh;
 295         unsigned short          fs, __fsh;
 296         unsigned short          gs, __gsh;
 297         unsigned short          ldt, __ldth;
 298         unsigned short          trace;
 299         unsigned short          io_bitmap_base;
 300
 301 } __attribute__((packed));
 302 #else
 303 struct x86_hw_tss {
 304         u32                     reserved1;
 305         u64                     sp0;
 306         u64                     sp1;
 307         u64                     sp2;
 308         u64                     reserved2;
 309         u64                     ist[7];
 310         u32                     reserved3;
 311         u32                     reserved4;
 312         u16                     reserved5;
 313         u16                     io_bitmap_base;
 314
 315 } __attribute__((packed));
 316 #endif
 317
 318 /*
 319  * IO-bitmap sizes:
 320  */
 321 #define IO_BITMAP_BITS                  65536
 322 #define IO_BITMAP_BYTES                 (IO_BITMAP_BITS/8)
 323 #define IO_BITMAP_LONGS                 (IO_BITMAP_BYTES/sizeof(long))
 324 #define IO_BITMAP_OFFSET                offsetof(struct tss_struct, io_bitmap)
 325 #define INVALID_IO_BITMAP_OFFSET        0x8000
 326
 327 struct tss_struct {
 328         /*
 329          * The hardware state:
 330          */
 331         struct x86_hw_tss       x86_tss;
 332
 333         /*
 334          * The extra 1 is there because the CPU will access an
 335          * additional byte beyond the end of the IO permission
 336          * bitmap. The extra byte must be all 1 bits, and must
 337          * be within the limit.
 338          */
 339         unsigned long           io_bitmap[IO_BITMAP_LONGS + 1];
 340
 341 #ifdef CONFIG_X86_32
 342         /*
 343          * Space for the temporary SYSENTER stack.
 344          */
 345         unsigned long           SYSENTER_stack_canary;
 346         unsigned long           SYSENTER_stack[64];
 347 #endif
 348
 349 } ____cacheline_aligned;
 350
 351 DECLARE_PER_CPU_SHARED_ALIGNED(struct tss_struct, cpu_tss);
 352
 353 /*
 354  * sizeof(unsigned long) coming from an extra "long" at the end
 355  * of the iobitmap.
 356  *
 357  * -1? seg base+limit should be pointing to the address of the
 358  * last valid byte
 359  */
 360 #define __KERNEL_TSS_LIMIT      \
 361         (IO_BITMAP_OFFSET + IO_BITMAP_BYTES + sizeof(unsigned long) - 1)
 362
 363 #ifdef CONFIG_X86_32
 364 DECLARE_PER_CPU(unsigned long, cpu_current_top_of_stack);
 365 #endif
 366
 367 /*
 368  * Save the original ist values for checking stack pointers during debugging
 369  */
 370 struct orig_ist {
 371         unsigned long           ist[7];
 372 };
 373
 374 #ifdef CONFIG_X86_64
 375 DECLARE_PER_CPU(struct orig_ist, orig_ist);
 376
 377 union irq_stack_union {
 378         char irq_stack[IRQ_STACK_SIZE];
 379         /*
 380          * GCC hardcodes the stack canary as %gs:40.  Since the
 381          * irq_stack is the object at %gs:0, we reserve the bottom
 382          * 48 bytes of the irq stack for the canary.
 383          */
 384         struct {
 385                 char gs_base[40];
 386                 unsigned long stack_canary;
 387         };
 388 };
 389
 390 DECLARE_PER_CPU_FIRST(union irq_stack_union, irq_stack_union) __visible;
 391 DECLARE_INIT_PER_CPU(irq_stack_union);
 392
 393 DECLARE_PER_CPU(char *, irq_stack_ptr);
 394 DECLARE_PER_CPU(unsigned int, irq_count);
 395 extern asmlinkage void ignore_sysret(void);
 396 #else   /* X86_64 */
 397 #ifdef CONFIG_CC_STACKPROTECTOR
 398 /*
 399  * Make sure stack canary segment base is cached-aligned:
 400  *   "For Intel Atom processors, avoid non zero segment base address
 401  *    that is not aligned to cache line boundary at all cost."
 402  * (Optim Ref Manual Assembly/Compiler Coding Rule 15.)
 403  */
 404 struct stack_canary {
 405         char __pad[20];         /* canary at %gs:20 */
 406         unsigned long canary;
 407 };
 408 DECLARE_PER_CPU_ALIGNED(struct stack_canary, stack_canary);
 409 #endif
 410 /*
 411  * per-CPU IRQ handling stacks
 412  */
 413 struct irq_stack {
 414         u32                     stack[THREAD_SIZE/sizeof(u32)];
 415 } __aligned(THREAD_SIZE);
 416
 417 DECLARE_PER_CPU(struct irq_stack *, hardirq_stack);
 418 DECLARE_PER_CPU(struct irq_stack *, softirq_stack);
 419 #endif  /* X86_64 */
 420
 421 extern unsigned int fpu_kernel_xstate_size;
 422 extern unsigned int fpu_user_xstate_size;
 423
 424 struct perf_event;
 425
 426 typedef struct {
 427         unsigned long           seg;
 428 } mm_segment_t;
 429
 430 struct thread_struct {
 431         /* Cached TLS descriptors: */
 432         struct desc_struct      tls_array[GDT_ENTRY_TLS_ENTRIES];
 433         unsigned long           sp0;
 434         unsigned long           sp;
 435 #ifdef CONFIG_X86_32
 436         unsigned long           sysenter_cs;
 437 #else
 438         unsigned short          es;
 439         unsigned short          ds;
 440         unsigned short          fsindex;
 441         unsigned short          gsindex;
 442 #endif
 443
 444         u32                     status;         /* thread synchronous flags */
 445
 446 #ifdef CONFIG_X86_64
 447         unsigned long           fsbase;
 448         unsigned long           gsbase;
 449 #else
 450         /*
 451          * XXX: this could presumably be unsigned short.  Alternatively,
 452          * 32-bit kernels could be taught to use fsindex instead.
 453          */
 454         unsigned long fs;
 455         unsigned long gs;
 456 #endif
 457
 458         /* Save middle states of ptrace breakpoints */
 459         struct perf_event       *ptrace_bps[HBP_NUM];
 460         /* Debug status used for traps, single steps, etc... */
 461         unsigned long           debugreg6;
 462         /* Keep track of the exact dr7 value set by the user */
 463         unsigned long           ptrace_dr7;
 464         /* Fault info: */
 465         unsigned long           cr2;
 466         unsigned long           trap_nr;
 467         unsigned long           error_code;
 468 #ifdef CONFIG_VM86
 469         /* Virtual 86 mode info */
 470         struct vm86             *vm86;
 471 #endif
 472         /* IO permissions: */
 473         unsigned long           *io_bitmap_ptr;
 474         unsigned long           iopl;
 475         /* Max allowed port in the bitmap, in bytes: */
 476         unsigned                io_bitmap_max;
 477
 478         mm_segment_t            addr_limit;
 479
 480         unsigned int            sig_on_uaccess_err:1;
 481         unsigned int            uaccess_err:1;  /* uaccess failed */
 482
 483         /* Floating point and extended processor state */
 484         struct fpu              fpu;
 485         /*
 486          * WARNING: 'fpu' is dynamically-sized.  It *MUST* be at
 487          * the end.
 488          */
 489 };
 490
 491 /*
 492  * Thread-synchronous status.
 493  *
 494  * This is different from the flags in that nobody else
 495  * ever touches our thread-synchronous status, so we don't
 496  * have to worry about atomic accesses.
 497  */
 498 #define TS_COMPAT               0x0002  /* 32bit syscall active (64BIT)*/
 499
 500 /*
 501  * Set IOPL bits in EFLAGS from given mask
 502  */
 503 static inline void native_set_iopl_mask(unsigned mask)
 504 {
 505 #ifdef CONFIG_X86_32
 506         unsigned int reg;
 507
 508         asm volatile ("pushfl;"
 509                       "popl %0;"
 510                       "andl %1, %0;"
 511                       "orl %2, %0;"
 512                       "pushl %0;"
 513                       "popfl"
 514                       : "=&r" (reg)
 515                       : "i" (~X86_EFLAGS_IOPL), "r" (mask));
 516 #endif
 517 }
 518
 519 static inline void
 520 native_load_sp0(struct tss_struct *tss, struct thread_struct *thread)
 521 {
 522         tss->x86_tss.sp0 = thread->sp0;
 523 #ifdef CONFIG_X86_32
 524         /* Only happens when SEP is enabled, no need to test "SEP"arately: */
 525         if (unlikely(tss->x86_tss.ss1 != thread->sysenter_cs)) {
 526                 tss->x86_tss.ss1 = thread->sysenter_cs;
 527                 wrmsr(MSR_IA32_SYSENTER_CS, thread->sysenter_cs, 0);
 528         }
 529 #endif
 530 }
 531
 532 static inline void native_swapgs(void)
 533 {
 534 #ifdef CONFIG_X86_64
 535         asm volatile("swapgs" ::: "memory");
 536 #endif
 537 }
 538
 539 static inline unsigned long current_top_of_stack(void)
 540 {
 541 #ifdef CONFIG_X86_64
 542         return this_cpu_read_stable(cpu_tss.x86_tss.sp0);
 543 #else
 544         /* sp0 on x86_32 is special in and around vm86 mode. */
 545         return this_cpu_read_stable(cpu_current_top_of_stack);
 546 #endif
 547 }
 548
 549 #ifdef CONFIG_PARAVIRT
 550 #include <asm/paravirt.h>
 551 #else
 552 #define __cpuid                 native_cpuid
 553
 554 static inline void load_sp0(struct tss_struct *tss,
 555                             struct thread_struct *thread)
 556 {
 557         native_load_sp0(tss, thread);
 558 }
 559
 560 #define set_iopl_mask native_set_iopl_mask
 561 #endif /* CONFIG_PARAVIRT */
 562
 563 /* Free all resources held by a thread. */
 564 extern void release_thread(struct task_struct *);
 565
 566 unsigned long get_wchan(struct task_struct *p);
 567
 568 /*
 569  * Generic CPUID function
 570  * clear %ecx since some cpus (Cyrix MII) do not set or clear %ecx
 571  * resulting in stale register contents being returned.
 572  */
 573 static inline void cpuid(unsigned int op,
 574                          unsigned int *eax, unsigned int *ebx,
 575                          unsigned int *ecx, unsigned int *edx)
 576 {
 577         *eax = op;
 578         *ecx = 0;
 579         __cpuid(eax, ebx, ecx, edx);
 580 }
 581
 582 /* Some CPUID calls want 'count' to be placed in ecx */
 583 static inline void cpuid_count(unsigned int op, int count,
 584                                unsigned int *eax, unsigned int *ebx,
 585                                unsigned int *ecx, unsigned int *edx)
 586 {
 587         *eax = op;
 588         *ecx = count;
 589         __cpuid(eax, ebx, ecx, edx);
 590 }
 591
 592 /*
 593  * CPUID functions returning a single datum
 594  */
 595 static inline unsigned int cpuid_eax(unsigned int op)
 596 {
 597         unsigned int eax, ebx, ecx, edx;
 598
 599         cpuid(op, &eax, &ebx, &ecx, &edx);
 600
 601         return eax;
 602 }
 603
 604 static inline unsigned int cpuid_ebx(unsigned int op)
 605 {
 606         unsigned int eax, ebx, ecx, edx;
 607
 608         cpuid(op, &eax, &ebx, &ecx, &edx);
 609
 610         return ebx;
 611 }
 612
 613 static inline unsigned int cpuid_ecx(unsigned int op)
 614 {
 615         unsigned int eax, ebx, ecx, edx;
 616
 617         cpuid(op, &eax, &ebx, &ecx, &edx);
 618
 619         return ecx;
 620 }
 621
 622 static inline unsigned int cpuid_edx(unsigned int op)
 623 {
 624         unsigned int eax, ebx, ecx, edx;
 625
 626         cpuid(op, &eax, &ebx, &ecx, &edx);
 627
 628         return edx;
 629 }
 630
 631 /* REP NOP (PAUSE) is a good thing to insert into busy-wait loops. */
 632 static __always_inline void rep_nop(void)
 633 {
 634         asm volatile("rep; nop" ::: "memory");
 635 }
 636
 637 static __always_inline void cpu_relax(void)
 638 {
 639         rep_nop();
 640 }
 641
 642 /*
 643  * This function forces the icache and prefetched instruction stream to
 644  * catch up with reality in two very specific cases:
 645  *
 646  *  a) Text was modified using one virtual address and is about to be executed
 647  *     from the same physical page at a different virtual address.
 648  *
 649  *  b) Text was modified on a different CPU, may subsequently be
 650  *     executed on this CPU, and you want to make sure the new version
 651  *     gets executed.  This generally means you're calling this in a IPI.
 652  *
 653  * If you're calling this for a different reason, you're probably doing
 654  * it wrong.
 655  */
 656 static inline void sync_core(void)
 657 {
 658         /*
 659          * There are quite a few ways to do this.  IRET-to-self is nice
 660          * because it works on every CPU, at any CPL (so it's compatible
 661          * with paravirtualization), and it never exits to a hypervisor.
 662          * The only down sides are that it's a bit slow (it seems to be
 663          * a bit more than 2x slower than the fastest options) and that
 664          * it unmasks NMIs.  The "push %cs" is needed because, in
 665          * paravirtual environments, __KERNEL_CS may not be a valid CS
 666          * value when we do IRET directly.
 667          *
 668          * In case NMI unmasking or performance ever becomes a problem,
 669          * the next best option appears to be MOV-to-CR2 and an
 670          * unconditional jump.  That sequence also works on all CPUs,
 671          * but it will fault at CPL3 (i.e. Xen PV).
 672          *
 673          * CPUID is the conventional way, but it's nasty: it doesn't
 674          * exist on some 486-like CPUs, and it usually exits to a
 675          * hypervisor.
 676          *
 677          * Like all of Linux's memory ordering operations, this is a
 678          * compiler barrier as well.
 679          */
 680         register void *__sp asm(_ASM_SP);
 681
 682 #ifdef CONFIG_X86_32
 683         asm volatile (
 684                 "pushfl\n\t"
 685                 "pushl %%cs\n\t"
 686                 "pushl $1f\n\t"
 687                 "iret\n\t"
 688                 "1:"
 689                 : "+r" (__sp) : : "memory");
 690 #else
 691         unsigned int tmp;
 692
 693         asm volatile (
 694                 UNWIND_HINT_SAVE
 695                 "mov %%ss, %0\n\t"
 696                 "pushq %q0\n\t"
 697                 "pushq %%rsp\n\t"
 698                 "addq $8, (%%rsp)\n\t"
 699                 "pushfq\n\t"
 700                 "mov %%cs, %0\n\t"
 701                 "pushq %q0\n\t"
 702                 "pushq $1f\n\t"
 703                 "iretq\n\t"
 704                 UNWIND_HINT_RESTORE
 705                 "1:"
 706                 : "=&r" (tmp), "+r" (__sp) : : "cc", "memory");
 707 #endif
 708 }
 709
 710 extern void select_idle_routine(const struct cpuinfo_x86 *c);
 711 extern void amd_e400_c1e_apic_setup(void);
 712
 713 extern unsigned long            boot_option_idle_override;
 714
 715 enum idle_boot_override {IDLE_NO_OVERRIDE=0, IDLE_HALT, IDLE_NOMWAIT,
 716                          IDLE_POLL};
 717
 718 extern void enable_sep_cpu(void);
 719 extern int sysenter_setup(void);
 720
 721 extern void early_trap_init(void);
 722 void early_trap_pf_init(void);
 723
 724 /* Defined in head.S */
 725 extern struct desc_ptr          early_gdt_descr;
 726
 727 extern void cpu_set_gdt(int);
 728 extern void switch_to_new_gdt(int);
 729 extern void load_direct_gdt(int);
 730 extern void load_fixmap_gdt(int);
 731 extern void load_percpu_segment(int);
 732 extern void cpu_init(void);
 733
 734 static inline unsigned long get_debugctlmsr(void)
 735 {
 736         unsigned long debugctlmsr = 0;
 737
 738 #ifndef CONFIG_X86_DEBUGCTLMSR
 739         if (boot_cpu_data.x86 < 6)
 740                 return 0;
 741 #endif
 742         rdmsrl(MSR_IA32_DEBUGCTLMSR, debugctlmsr);
 743
 744         return debugctlmsr;
 745 }
 746
 747 static inline void update_debugctlmsr(unsigned long debugctlmsr)
 748 {
 749 #ifndef CONFIG_X86_DEBUGCTLMSR
 750         if (boot_cpu_data.x86 < 6)
 751                 return;
 752 #endif
 753         wrmsrl(MSR_IA32_DEBUGCTLMSR, debugctlmsr);
 754 }
 755
 756 extern void set_task_blockstep(struct task_struct *task, bool on);
 757
 758 /* Boot loader type from the setup header: */
 759 extern int                      bootloader_type;
 760 extern int                      bootloader_version;
 761
 762 extern char                     ignore_fpu_irq;
 763
 764 #define HAVE_ARCH_PICK_MMAP_LAYOUT 1
 765 #define ARCH_HAS_PREFETCHW
 766 #define ARCH_HAS_SPINLOCK_PREFETCH
 767
 768 #ifdef CONFIG_X86_32
 769 # define BASE_PREFETCH          ""
 770 # define ARCH_HAS_PREFETCH
 771 #else
 772 # define BASE_PREFETCH          "prefetcht0 %P1"
 773 #endif
 774
 775 /*
 776  * Prefetch instructions for Pentium III (+) and AMD Athlon (+)
 777  *
 778  * It's not worth to care about 3dnow prefetches for the K6
 779  * because they are microcoded there and very slow.
 780  */
 781 static inline void prefetch(const void *x)
 782 {
 783         alternative_input(BASE_PREFETCH, "prefetchnta %P1",
 784                           X86_FEATURE_XMM,
 785                           "m" (*(const char *)x));
 786 }
 787
 788 /*
 789  * 3dnow prefetch to get an exclusive cache line.
 790  * Useful for spinlocks to avoid one state transition in the
 791  * cache coherency protocol:
 792  */
 793 static inline void prefetchw(const void *x)
 794 {
 795         alternative_input(BASE_PREFETCH, "prefetchw %P1",
 796                           X86_FEATURE_3DNOWPREFETCH,
 797                           "m" (*(const char *)x));
 798 }
 799
 800 static inline void spin_lock_prefetch(const void *x)
 801 {
 802         prefetchw(x);
 803 }
 804
 805 #define TOP_OF_INIT_STACK ((unsigned long)&init_stack + sizeof(init_stack) - \
 806                            TOP_OF_KERNEL_STACK_PADDING)
 807
 808 #ifdef CONFIG_X86_32
 809 /*
 810  * User space process size: 3GB (default).
 811  */
 812 #define IA32_PAGE_OFFSET        PAGE_OFFSET
 813 #define TASK_SIZE               PAGE_OFFSET
 814 #define TASK_SIZE_LOW           TASK_SIZE
 815 #define TASK_SIZE_MAX           TASK_SIZE
 816 #define DEFAULT_MAP_WINDOW      TASK_SIZE
 817 #define STACK_TOP               TASK_SIZE
 818 #define STACK_TOP_MAX           STACK_TOP
 819
 820 #define INIT_THREAD  {                                                    \
 821         .sp0                    = TOP_OF_INIT_STACK,                      \
 822         .sysenter_cs            = __KERNEL_CS,                            \
 823         .io_bitmap_ptr          = NULL,                                   \
 824         .addr_limit             = KERNEL_DS,                              \
 825 }
 826
 827 /*
 828  * TOP_OF_KERNEL_STACK_PADDING reserves 8 bytes on top of the ring0 stack.
 829  * This is necessary to guarantee that the entire "struct pt_regs"
 830  * is accessible even if the CPU haven't stored the SS/ESP registers
 831  * on the stack (interrupt gate does not save these registers
 832  * when switching to the same priv ring).
 833  * Therefore beware: accessing the ss/esp fields of the
 834  * "struct pt_regs" is possible, but they may contain the
 835  * completely wrong values.
 836  */
 837 #define task_pt_regs(task) \
 838 ({                                                                      \
 839         unsigned long __ptr = (unsigned long)task_stack_page(task);     \
 840         __ptr += THREAD_SIZE - TOP_OF_KERNEL_STACK_PADDING;             \
 841         ((struct pt_regs *)__ptr) - 1;                                  \
 842 })
 843
 844 #define KSTK_ESP(task)          (task_pt_regs(task)->sp)
 845
 846 #else
 847 /*
 848  * User space process size. 47bits minus one guard page.  The guard
 849  * page is necessary on Intel CPUs: if a SYSCALL instruction is at
 850  * the highest possible canonical userspace address, then that
 851  * syscall will enter the kernel with a non-canonical return
 852  * address, and SYSRET will explode dangerously.  We avoid this
 853  * particular problem by preventing anything from being mapped
 854  * at the maximum canonical address.
 855  */
 856 #define TASK_SIZE_MAX   ((1UL << __VIRTUAL_MASK_SHIFT) - PAGE_SIZE)
 857
 858 #define DEFAULT_MAP_WINDOW      ((1UL << 47) - PAGE_SIZE)
 859
 860 /* This decides where the kernel will search for a free chunk of vm
 861  * space during mmap's.
 862  */
 863 #define IA32_PAGE_OFFSET        ((current->personality & ADDR_LIMIT_3GB) ? \
 864                                         0xc0000000 : 0xFFFFe000)
 865
 866 #define TASK_SIZE_LOW           (test_thread_flag(TIF_ADDR32) ? \
 867                                         IA32_PAGE_OFFSET : DEFAULT_MAP_WINDOW)
 868 #define TASK_SIZE               (test_thread_flag(TIF_ADDR32) ? \
 869                                         IA32_PAGE_OFFSET : TASK_SIZE_MAX)
 870 #define TASK_SIZE_OF(child)     ((test_tsk_thread_flag(child, TIF_ADDR32)) ? \
 871                                         IA32_PAGE_OFFSET : TASK_SIZE_MAX)
 872
 873 #define STACK_TOP               TASK_SIZE_LOW
 874 #define STACK_TOP_MAX           TASK_SIZE_MAX
 875
 876 #define INIT_THREAD  {                                          \
 877         .sp0                    = TOP_OF_INIT_STACK,            \
 878         .addr_limit             = KERNEL_DS,                    \
 879 }
 880
 881 #define task_pt_regs(tsk)       ((struct pt_regs *)(tsk)->thread.sp0 - 1)
 882 extern unsigned long KSTK_ESP(struct task_struct *task);
 883
 884 #endif /* CONFIG_X86_64 */
 885
 886 extern void start_thread(struct pt_regs *regs, unsigned long new_ip,
 887                                                unsigned long new_sp);
 888
 889 /*
 890  * This decides where the kernel will search for a free chunk of vm
 891  * space during mmap's.
 892  */
 893 #define __TASK_UNMAPPED_BASE(task_size) (PAGE_ALIGN(task_size / 3))
 894 #define TASK_UNMAPPED_BASE              __TASK_UNMAPPED_BASE(TASK_SIZE_LOW)
 895
 896 #define KSTK_EIP(task)          (task_pt_regs(task)->ip)
 897
 898 /* Get/set a process' ability to use the timestamp counter instruction */
 899 #define GET_TSC_CTL(adr)        get_tsc_mode((adr))
 900 #define SET_TSC_CTL(val)        set_tsc_mode((val))
 901
 902 extern int get_tsc_mode(unsigned long adr);
 903 extern int set_tsc_mode(unsigned int val);
 904
 905 DECLARE_PER_CPU(u64, msr_misc_features_shadow);
 906
 907 /* Register/unregister a process' MPX related resource */
 908 #define MPX_ENABLE_MANAGEMENT() mpx_enable_management()
 909 #define MPX_DISABLE_MANAGEMENT()        mpx_disable_management()
 910
 911 #ifdef CONFIG_X86_INTEL_MPX
 912 extern int mpx_enable_management(void);
 913 extern int mpx_disable_management(void);
 914 #else
 915 static inline int mpx_enable_management(void)
 916 {
 917         return -EINVAL;
 918 }
 919 static inline int mpx_disable_management(void)
 920 {
 921         return -EINVAL;
 922 }
 923 #endif /* CONFIG_X86_INTEL_MPX */
 924
 925 #ifdef CONFIG_CPU_SUP_AMD
 926 extern u16 amd_get_nb_id(int cpu);
 927 extern u32 amd_get_nodes_per_socket(void);
 928 #else
 929 static inline u16 amd_get_nb_id(int cpu)                { return 0; }
 930 static inline u32 amd_get_nodes_per_socket(void)        { return 0; }
 931 #endif
 932
 933 static inline uint32_t hypervisor_cpuid_base(const char *sig, uint32_t leaves)
 934 {
 935         uint32_t base, eax, signature[3];
 936
 937         for (base = 0x40000000; base < 0x40010000; base += 0x100) {
 938                 cpuid(base, &eax, &signature[0], &signature[1], &signature[2]);
 939
 940                 if (!memcmp(sig, signature, 12) &&
 941                     (leaves == 0 || ((eax - base) >= leaves)))
 942                         return base;
 943         }
 944
 945         return 0;
 946 }
 947
 948 extern unsigned long arch_align_stack(unsigned long sp);
 949 extern void free_init_pages(char *what, unsigned long begin, unsigned long end);
 950
 951 void default_idle(void);
 952 #ifdef  CONFIG_XEN
 953 bool xen_set_default_idle(void);
 954 #else
 955 #define xen_set_default_idle 0
 956 #endif
 957
 958 void stop_this_cpu(void *dummy);
 959 void df_debug(struct pt_regs *regs, long error_code);
 960 #endif /* _ASM_X86_PROCESSOR_H */