arch/powerpc/kernel/head_32.S

   1 /*
   2  *  PowerPC version
   3  *    Copyright (C) 1995-1996 Gary Thomas (gdt@linuxppc.org)
   4  *
   5  *  Rewritten by Cort Dougan (cort@cs.nmt.edu) for PReP
   6  *    Copyright (C) 1996 Cort Dougan <cort@cs.nmt.edu>
   7  *  Adapted for Power Macintosh by Paul Mackerras.
   8  *  Low-level exception handlers and MMU support
   9  *  rewritten by Paul Mackerras.
  10  *    Copyright (C) 1996 Paul Mackerras.
  11  *  MPC8xx modifications Copyright (C) 1997 Dan Malek (dmalek@jlc.net).
  12  *
  13  *  This file contains the low-level support and setup for the
  14  *  PowerPC platform, including trap and interrupt dispatch.
  15  *  (The PPC 8xx embedded CPUs use head_8xx.S instead.)
  16  *
  17  *  This program is free software; you can redistribute it and/or
  18  *  modify it under the terms of the GNU General Public License
  19  *  as published by the Free Software Foundation; either version
  20  *  2 of the License, or (at your option) any later version.
  21  *
  22  */
  23
  24 #include <asm/reg.h>
  25 #include <asm/page.h>
  26 #include <asm/mmu.h>
  27 #include <asm/pgtable.h>
  28 #include <asm/cputable.h>
  29 #include <asm/cache.h>
  30 #include <asm/thread_info.h>
  31 #include <asm/ppc_asm.h>
  32 #include <asm/asm-offsets.h>
  33 #include <asm/ptrace.h>
  34
  35 /* 601 only have IBAT; cr0.eq is set on 601 when using this macro */
  36 #define LOAD_BAT(n, reg, RA, RB)        \
  37         /* see the comment for clear_bats() -- Cort */ \
  38         li      RA,0;                   \
  39         mtspr   SPRN_IBAT##n##U,RA;     \
  40         mtspr   SPRN_DBAT##n##U,RA;     \
  41         lwz     RA,(n*16)+0(reg);       \
  42         lwz     RB,(n*16)+4(reg);       \
  43         mtspr   SPRN_IBAT##n##U,RA;     \
  44         mtspr   SPRN_IBAT##n##L,RB;     \
  45         beq     1f;                     \
  46         lwz     RA,(n*16)+8(reg);       \
  47         lwz     RB,(n*16)+12(reg);      \
  48         mtspr   SPRN_DBAT##n##U,RA;     \
  49         mtspr   SPRN_DBAT##n##L,RB;     \
  50 1:
  51
  52         .section        .text.head, "ax"
  53         .stabs  "arch/powerpc/kernel/",N_SO,0,0,0f
  54         .stabs  "head_32.S",N_SO,0,0,0f
  55 0:
  56 _ENTRY(_stext);
  57
  58 /*
  59  * _start is defined this way because the XCOFF loader in the OpenFirmware
  60  * on the powermac expects the entry point to be a procedure descriptor.
  61  */
  62 _ENTRY(_start);
  63         /*
  64          * These are here for legacy reasons, the kernel used to
  65          * need to look like a coff function entry for the pmac
  66          * but we're always started by some kind of bootloader now.
  67          *  -- Cort
  68          */
  69         nop     /* used by __secondary_hold on prep (mtx) and chrp smp */
  70         nop     /* used by __secondary_hold on prep (mtx) and chrp smp */
  71         nop
  72
  73 /* PMAC
  74  * Enter here with the kernel text, data and bss loaded starting at
  75  * 0, running with virtual == physical mapping.
  76  * r5 points to the prom entry point (the client interface handler
  77  * address).  Address translation is turned on, with the prom
  78  * managing the hash table.  Interrupts are disabled.  The stack
  79  * pointer (r1) points to just below the end of the half-meg region
  80  * from 0x380000 - 0x400000, which is mapped in already.
  81  *
  82  * If we are booted from MacOS via BootX, we enter with the kernel
  83  * image loaded somewhere, and the following values in registers:
  84  *  r3: 'BooX' (0x426f6f58)
  85  *  r4: virtual address of boot_infos_t
  86  *  r5: 0
  87  *
  88  * PREP
  89  * This is jumped to on prep systems right after the kernel is relocated
  90  * to its proper place in memory by the boot loader.  The expected layout
  91  * of the regs is:
  92  *   r3: ptr to residual data
  93  *   r4: initrd_start or if no initrd then 0
  94  *   r5: initrd_end - unused if r4 is 0
  95  *   r6: Start of command line string
  96  *   r7: End of command line string
  97  *
  98  * This just gets a minimal mmu environment setup so we can call
  99  * start_here() to do the real work.
 100  * -- Cort
 101  */
 102
 103         .globl  __start
 104 __start:
 105 /*
 106  * We have to do any OF calls before we map ourselves to KERNELBASE,
 107  * because OF may have I/O devices mapped into that area
 108  * (particularly on CHRP).
 109  */
 110 #ifdef CONFIG_PPC_MULTIPLATFORM
 111         cmpwi   0,r5,0
 112         beq     1f
 113
 114         /* find out where we are now */
 115         bcl     20,31,$+4
 116 0:      mflr    r8                      /* r8 = runtime addr here */
 117         addis   r8,r8,(_stext - 0b)@ha
 118         addi    r8,r8,(_stext - 0b)@l   /* current runtime base addr */
 119         bl      prom_init
 120         trap
 121 #endif
 122
 123 /*
 124  * Check for BootX signature when supporting PowerMac and branch to
 125  * appropriate trampoline if it's present
 126  */
 127 #ifdef CONFIG_PPC_PMAC
 128 1:      lis     r31,0x426f
 129         ori     r31,r31,0x6f58
 130         cmpw    0,r3,r31
 131         bne     1f
 132         bl      bootx_init
 133         trap
 134 #endif /* CONFIG_PPC_PMAC */
 135
 136 1:      mr      r31,r3                  /* save parameters */
 137         mr      r30,r4
 138         li      r24,0                   /* cpu # */
 139
 140 /*
 141  * early_init() does the early machine identification and does
 142  * the necessary low-level setup and clears the BSS
 143  *  -- Cort <cort@fsmlabs.com>
 144  */
 145         bl      early_init
 146
 147 /* Switch MMU off, clear BATs and flush TLB. At this point, r3 contains
 148  * the physical address we are running at, returned by early_init()
 149  */
 150         bl      mmu_off
 151 __after_mmu_off:
 152         bl      clear_bats
 153         bl      flush_tlbs
 154
 155         bl      initial_bats
 156 #if defined(CONFIG_BOOTX_TEXT)
 157         bl      setup_disp_bat
 158 #endif
 159 #ifdef CONFIG_PPC_EARLY_DEBUG_CPM
 160         bl      setup_cpm_bat
 161 #endif
 162
 163 /*
 164  * Call setup_cpu for CPU 0 and initialize 6xx Idle
 165  */
 166         bl      reloc_offset
 167         li      r24,0                   /* cpu# */
 168         bl      call_setup_cpu          /* Call setup_cpu for this CPU */
 169 #ifdef CONFIG_6xx
 170         bl      reloc_offset
 171         bl      init_idle_6xx
 172 #endif /* CONFIG_6xx */
 173
 174
 175 /*
 176  * We need to run with _start at physical address 0.
 177  * On CHRP, we are loaded at 0x10000 since OF on CHRP uses
 178  * the exception vectors at 0 (and therefore this copy
 179  * overwrites OF's exception vectors with our own).
 180  * The MMU is off at this point.
 181  */
 182         bl      reloc_offset
 183         mr      r26,r3
 184         addis   r4,r3,KERNELBASE@h      /* current address of _start */
 185         cmpwi   0,r4,0                  /* are we already running at 0? */
 186         bne     relocate_kernel
 187 /*
 188  * we now have the 1st 16M of ram mapped with the bats.
 189  * prep needs the mmu to be turned on here, but pmac already has it on.
 190  * this shouldn't bother the pmac since it just gets turned on again
 191  * as we jump to our code at KERNELBASE. -- Cort
 192  * Actually no, pmac doesn't have it on any more. BootX enters with MMU
 193  * off, and in other cases, we now turn it off before changing BATs above.
 194  */
 195 turn_on_mmu:
 196         mfmsr   r0
 197         ori     r0,r0,MSR_DR|MSR_IR
 198         mtspr   SPRN_SRR1,r0
 199         lis     r0,start_here@h
 200         ori     r0,r0,start_here@l
 201         mtspr   SPRN_SRR0,r0
 202         SYNC
 203         RFI                             /* enables MMU */
 204
 205 /*
 206  * We need __secondary_hold as a place to hold the other cpus on
 207  * an SMP machine, even when we are running a UP kernel.
 208  */
 209         . = 0xc0                        /* for prep bootloader */
 210         li      r3,1                    /* MTX only has 1 cpu */
 211         .globl  __secondary_hold
 212 __secondary_hold:
 213         /* tell the master we're here */
 214         stw     r3,__secondary_hold_acknowledge@l(0)
 215 #ifdef CONFIG_SMP
 216 100:    lwz     r4,0(0)
 217         /* wait until we're told to start */
 218         cmpw    0,r4,r3
 219         bne     100b
 220         /* our cpu # was at addr 0 - go */
 221         mr      r24,r3                  /* cpu # */
 222         b       __secondary_start
 223 #else
 224         b       .
 225 #endif /* CONFIG_SMP */
 226
 227         .globl  __secondary_hold_spinloop
 228 __secondary_hold_spinloop:
 229         .long   0
 230         .globl  __secondary_hold_acknowledge
 231 __secondary_hold_acknowledge:
 232         .long   -1
 233
 234 /*
 235  * Exception entry code.  This code runs with address translation
 236  * turned off, i.e. using physical addresses.
 237  * We assume sprg3 has the physical address of the current
 238  * task's thread_struct.
 239  */
 240 #define EXCEPTION_PROLOG        \
 241         mtspr   SPRN_SPRG0,r10; \
 242         mtspr   SPRN_SPRG1,r11; \
 243         mfcr    r10;            \
 244         EXCEPTION_PROLOG_1;     \
 245         EXCEPTION_PROLOG_2
 246
 247 #define EXCEPTION_PROLOG_1      \
 248         mfspr   r11,SPRN_SRR1;          /* check whether user or kernel */ \
 249         andi.   r11,r11,MSR_PR; \
 250         tophys(r11,r1);                 /* use tophys(r1) if kernel */ \
 251         beq     1f;             \
 252         mfspr   r11,SPRN_SPRG3; \
 253         lwz     r11,THREAD_INFO-THREAD(r11);    \
 254         addi    r11,r11,THREAD_SIZE;    \
 255         tophys(r11,r11);        \
 256 1:      subi    r11,r11,INT_FRAME_SIZE  /* alloc exc. frame */
 257
 258
 259 #define EXCEPTION_PROLOG_2      \
 260         CLR_TOP32(r11);         \
 261         stw     r10,_CCR(r11);          /* save registers */ \
 262         stw     r12,GPR12(r11); \
 263         stw     r9,GPR9(r11);   \
 264         mfspr   r10,SPRN_SPRG0; \
 265         stw     r10,GPR10(r11); \
 266         mfspr   r12,SPRN_SPRG1; \
 267         stw     r12,GPR11(r11); \
 268         mflr    r10;            \
 269         stw     r10,_LINK(r11); \
 270         mfspr   r12,SPRN_SRR0;  \
 271         mfspr   r9,SPRN_SRR1;   \
 272         stw     r1,GPR1(r11);   \
 273         stw     r1,0(r11);      \
 274         tovirt(r1,r11);                 /* set new kernel sp */ \
 275         li      r10,MSR_KERNEL & ~(MSR_IR|MSR_DR); /* can take exceptions */ \
 276         MTMSRD(r10);                    /* (except for mach check in rtas) */ \
 277         stw     r0,GPR0(r11);   \
 278         lis     r10,STACK_FRAME_REGS_MARKER@ha; /* exception frame marker */ \
 279         addi    r10,r10,STACK_FRAME_REGS_MARKER@l; \
 280         stw     r10,8(r11);     \
 281         SAVE_4GPRS(3, r11);     \
 282         SAVE_2GPRS(7, r11)
 283
 284 /*
 285  * Note: code which follows this uses cr0.eq (set if from kernel),
 286  * r11, r12 (SRR0), and r9 (SRR1).
 287  *
 288  * Note2: once we have set r1 we are in a position to take exceptions
 289  * again, and we could thus set MSR:RI at that point.
 290  */
 291
 292 /*
 293  * Exception vectors.
 294  */
 295 #define EXCEPTION(n, label, hdlr, xfer)         \
 296         . = n;                                  \
 297 label:                                          \
 298         EXCEPTION_PROLOG;                       \
 299         addi    r3,r1,STACK_FRAME_OVERHEAD;     \
 300         xfer(n, hdlr)
 301
 302 #define EXC_XFER_TEMPLATE(n, hdlr, trap, copyee, tfer, ret)     \
 303         li      r10,trap;                                       \
 304         stw     r10,_TRAP(r11);                                 \
 305         li      r10,MSR_KERNEL;                                 \
 306         copyee(r10, r9);                                        \
 307         bl      tfer;                                           \
 308 i##n:                                                           \
 309         .long   hdlr;                                           \
 310         .long   ret
 311
 312 #define COPY_EE(d, s)           rlwimi d,s,0,16,16
 313 #define NOCOPY(d, s)
 314
 315 #define EXC_XFER_STD(n, hdlr)           \
 316         EXC_XFER_TEMPLATE(n, hdlr, n, NOCOPY, transfer_to_handler_full, \
 317                           ret_from_except_full)
 318
 319 #define EXC_XFER_LITE(n, hdlr)          \
 320         EXC_XFER_TEMPLATE(n, hdlr, n+1, NOCOPY, transfer_to_handler, \
 321                           ret_from_except)
 322
 323 #define EXC_XFER_EE(n, hdlr)            \
 324         EXC_XFER_TEMPLATE(n, hdlr, n, COPY_EE, transfer_to_handler_full, \
 325                           ret_from_except_full)
 326
 327 #define EXC_XFER_EE_LITE(n, hdlr)       \
 328         EXC_XFER_TEMPLATE(n, hdlr, n+1, COPY_EE, transfer_to_handler, \
 329                           ret_from_except)
 330
 331 /* System reset */
 332 /* core99 pmac starts the seconary here by changing the vector, and
 333    putting it back to what it was (unknown_exception) when done.  */
 334         EXCEPTION(0x100, Reset, unknown_exception, EXC_XFER_STD)
 335
 336 /* Machine check */
 337 /*
 338  * On CHRP, this is complicated by the fact that we could get a
 339  * machine check inside RTAS, and we have no guarantee that certain
 340  * critical registers will have the values we expect.  The set of
 341  * registers that might have bad values includes all the GPRs
 342  * and all the BATs.  We indicate that we are in RTAS by putting
 343  * a non-zero value, the address of the exception frame to use,
 344  * in SPRG2.  The machine check handler checks SPRG2 and uses its
 345  * value if it is non-zero.  If we ever needed to free up SPRG2,
 346  * we could use a field in the thread_info or thread_struct instead.
 347  * (Other exception handlers assume that r1 is a valid kernel stack
 348  * pointer when we take an exception from supervisor mode.)
 349  *      -- paulus.
 350  */
 351         . = 0x200
 352         mtspr   SPRN_SPRG0,r10
 353         mtspr   SPRN_SPRG1,r11
 354         mfcr    r10
 355 #ifdef CONFIG_PPC_CHRP
 356         mfspr   r11,SPRN_SPRG2
 357         cmpwi   0,r11,0
 358         bne     7f
 359 #endif /* CONFIG_PPC_CHRP */
 360         EXCEPTION_PROLOG_1
 361 7:      EXCEPTION_PROLOG_2
 362         addi    r3,r1,STACK_FRAME_OVERHEAD
 363 #ifdef CONFIG_PPC_CHRP
 364         mfspr   r4,SPRN_SPRG2
 365         cmpwi   cr1,r4,0
 366         bne     cr1,1f
 367 #endif
 368         EXC_XFER_STD(0x200, machine_check_exception)
 369 #ifdef CONFIG_PPC_CHRP
 370 1:      b       machine_check_in_rtas
 371 #endif
 372
 373 /* Data access exception. */
 374         . = 0x300
 375 DataAccess:
 376         EXCEPTION_PROLOG
 377         mfspr   r10,SPRN_DSISR
 378         stw     r10,_DSISR(r11)
 379         andis.  r0,r10,0xa470           /* weird error? */
 380         bne     1f                      /* if not, try to put a PTE */
 381         mfspr   r4,SPRN_DAR             /* into the hash table */
 382         rlwinm  r3,r10,32-15,21,21      /* DSISR_STORE -> _PAGE_RW */
 383         bl      hash_page
 384 1:      lwz     r5,_DSISR(r11)          /* get DSISR value */
 385         mfspr   r4,SPRN_DAR
 386         EXC_XFER_EE_LITE(0x300, handle_page_fault)
 387
 388
 389 /* Instruction access exception. */
 390         . = 0x400
 391 InstructionAccess:
 392         EXCEPTION_PROLOG
 393         andis.  r0,r9,0x4000            /* no pte found? */
 394         beq     1f                      /* if so, try to put a PTE */
 395         li      r3,0                    /* into the hash table */
 396         mr      r4,r12                  /* SRR0 is fault address */
 397         bl      hash_page
 398 1:      mr      r4,r12
 399         mr      r5,r9
 400         EXC_XFER_EE_LITE(0x400, handle_page_fault)
 401
 402 /* External interrupt */
 403         EXCEPTION(0x500, HardwareInterrupt, do_IRQ, EXC_XFER_LITE)
 404
 405 /* Alignment exception */
 406         . = 0x600
 407 Alignment:
 408         EXCEPTION_PROLOG
 409         mfspr   r4,SPRN_DAR
 410         stw     r4,_DAR(r11)
 411         mfspr   r5,SPRN_DSISR
 412         stw     r5,_DSISR(r11)
 413         addi    r3,r1,STACK_FRAME_OVERHEAD
 414         EXC_XFER_EE(0x600, alignment_exception)
 415
 416 /* Program check exception */
 417         EXCEPTION(0x700, ProgramCheck, program_check_exception, EXC_XFER_STD)
 418
 419 /* Floating-point unavailable */
 420         . = 0x800
 421 FPUnavailable:
 422 BEGIN_FTR_SECTION
 423 /*
 424  * Certain Freescale cores don't have a FPU and treat fp instructions
 425  * as a FP Unavailable exception.  Redirect to illegal/emulation handling.
 426  */
 427         b       ProgramCheck
 428 END_FTR_SECTION_IFSET(CPU_FTR_FPU_UNAVAILABLE)
 429         EXCEPTION_PROLOG
 430         beq     1f
 431         bl      load_up_fpu             /* if from user, just load it up */
 432         b       fast_exception_return
 433 1:      addi    r3,r1,STACK_FRAME_OVERHEAD
 434         EXC_XFER_EE_LITE(0x800, kernel_fp_unavailable_exception)
 435
 436 /* Decrementer */
 437         EXCEPTION(0x900, Decrementer, timer_interrupt, EXC_XFER_LITE)
 438
 439         EXCEPTION(0xa00, Trap_0a, unknown_exception, EXC_XFER_EE)
 440         EXCEPTION(0xb00, Trap_0b, unknown_exception, EXC_XFER_EE)
 441
 442 /* System call */
 443         . = 0xc00
 444 SystemCall:
 445         EXCEPTION_PROLOG
 446         EXC_XFER_EE_LITE(0xc00, DoSyscall)
 447
 448 /* Single step - not used on 601 */
 449         EXCEPTION(0xd00, SingleStep, single_step_exception, EXC_XFER_STD)
 450         EXCEPTION(0xe00, Trap_0e, unknown_exception, EXC_XFER_EE)
 451
 452 /*
 453  * The Altivec unavailable trap is at 0x0f20.  Foo.
 454  * We effectively remap it to 0x3000.
 455  * We include an altivec unavailable exception vector even if
 456  * not configured for Altivec, so that you can't panic a
 457  * non-altivec kernel running on a machine with altivec just
 458  * by executing an altivec instruction.
 459  */
 460         . = 0xf00
 461         b       PerformanceMonitor
 462
 463         . = 0xf20
 464         b       AltiVecUnavailable
 465
 466 /*
 467  * Handle TLB miss for instruction on 603/603e.
 468  * Note: we get an alternate set of r0 - r3 to use automatically.
 469  */
 470         . = 0x1000
 471 InstructionTLBMiss:
 472 /*
 473  * r0:  stored ctr
 474  * r1:  linux style pte ( later becomes ppc hardware pte )
 475  * r2:  ptr to linux-style pte
 476  * r3:  scratch
 477  */
 478         mfctr   r0
 479         /* Get PTE (linux-style) and check access */
 480         mfspr   r3,SPRN_IMISS
 481         lis     r1,PAGE_OFFSET@h                /* check if kernel address */
 482         cmplw   0,r1,r3
 483         mfspr   r2,SPRN_SPRG3
 484         li      r1,_PAGE_USER|_PAGE_PRESENT /* low addresses tested as user */
 485         lwz     r2,PGDIR(r2)
 486         bge-    112f
 487         mfspr   r2,SPRN_SRR1            /* and MSR_PR bit from SRR1 */
 488         rlwimi  r1,r2,32-12,29,29       /* shift MSR_PR to _PAGE_USER posn */
 489         lis     r2,swapper_pg_dir@ha    /* if kernel address, use */
 490         addi    r2,r2,swapper_pg_dir@l  /* kernel page table */
 491 112:    tophys(r2,r2)
 492         rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
 493         lwz     r2,0(r2)                /* get pmd entry */
 494         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
 495         beq-    InstructionAddressInvalid       /* return if no mapping */
 496         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
 497         lwz     r3,0(r2)                /* get linux-style pte */
 498         andc.   r1,r1,r3                /* check access & ~permission */
 499         bne-    InstructionAddressInvalid /* return if access not permitted */
 500         ori     r3,r3,_PAGE_ACCESSED    /* set _PAGE_ACCESSED in pte */
 501         /*
 502          * NOTE! We are assuming this is not an SMP system, otherwise
 503          * we would need to update the pte atomically with lwarx/stwcx.
 504          */
 505         stw     r3,0(r2)                /* update PTE (accessed bit) */
 506         /* Convert linux-style PTE to low word of PPC-style PTE */
 507         rlwinm  r1,r3,32-10,31,31       /* _PAGE_RW -> PP lsb */
 508         rlwinm  r2,r3,32-7,31,31        /* _PAGE_DIRTY -> PP lsb */
 509         and     r1,r1,r2                /* writable if _RW and _DIRTY */
 510         rlwimi  r3,r3,32-1,30,30        /* _PAGE_USER -> PP msb */
 511         rlwimi  r3,r3,32-1,31,31        /* _PAGE_USER -> PP lsb */
 512         ori     r1,r1,0xe14             /* clear out reserved bits and M */
 513         andc    r1,r3,r1                /* PP = user? (rw&dirty? 2: 3): 0 */
 514         mtspr   SPRN_RPA,r1
 515         mfspr   r3,SPRN_IMISS
 516         tlbli   r3
 517         mfspr   r3,SPRN_SRR1            /* Need to restore CR0 */
 518         mtcrf   0x80,r3
 519         rfi
 520 InstructionAddressInvalid:
 521         mfspr   r3,SPRN_SRR1
 522         rlwinm  r1,r3,9,6,6     /* Get load/store bit */
 523
 524         addis   r1,r1,0x2000
 525         mtspr   SPRN_DSISR,r1   /* (shouldn't be needed) */
 526         mtctr   r0              /* Restore CTR */
 527         andi.   r2,r3,0xFFFF    /* Clear upper bits of SRR1 */
 528         or      r2,r2,r1
 529         mtspr   SPRN_SRR1,r2
 530         mfspr   r1,SPRN_IMISS   /* Get failing address */
 531         rlwinm. r2,r2,0,31,31   /* Check for little endian access */
 532         rlwimi  r2,r2,1,30,30   /* change 1 -> 3 */
 533         xor     r1,r1,r2
 534         mtspr   SPRN_DAR,r1     /* Set fault address */
 535         mfmsr   r0              /* Restore "normal" registers */
 536         xoris   r0,r0,MSR_TGPR>>16
 537         mtcrf   0x80,r3         /* Restore CR0 */
 538         mtmsr   r0
 539         b       InstructionAccess
 540
 541 /*
 542  * Handle TLB miss for DATA Load operation on 603/603e
 543  */
 544         . = 0x1100
 545 DataLoadTLBMiss:
 546 /*
 547  * r0:  stored ctr
 548  * r1:  linux style pte ( later becomes ppc hardware pte )
 549  * r2:  ptr to linux-style pte
 550  * r3:  scratch
 551  */
 552         mfctr   r0
 553         /* Get PTE (linux-style) and check access */
 554         mfspr   r3,SPRN_DMISS
 555         lis     r1,PAGE_OFFSET@h                /* check if kernel address */
 556         cmplw   0,r1,r3
 557         mfspr   r2,SPRN_SPRG3
 558         li      r1,_PAGE_USER|_PAGE_PRESENT /* low addresses tested as user */
 559         lwz     r2,PGDIR(r2)
 560         bge-    112f
 561         mfspr   r2,SPRN_SRR1            /* and MSR_PR bit from SRR1 */
 562         rlwimi  r1,r2,32-12,29,29       /* shift MSR_PR to _PAGE_USER posn */
 563         lis     r2,swapper_pg_dir@ha    /* if kernel address, use */
 564         addi    r2,r2,swapper_pg_dir@l  /* kernel page table */
 565 112:    tophys(r2,r2)
 566         rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
 567         lwz     r2,0(r2)                /* get pmd entry */
 568         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
 569         beq-    DataAddressInvalid      /* return if no mapping */
 570         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
 571         lwz     r3,0(r2)                /* get linux-style pte */
 572         andc.   r1,r1,r3                /* check access & ~permission */
 573         bne-    DataAddressInvalid      /* return if access not permitted */
 574         ori     r3,r3,_PAGE_ACCESSED    /* set _PAGE_ACCESSED in pte */
 575         /*
 576          * NOTE! We are assuming this is not an SMP system, otherwise
 577          * we would need to update the pte atomically with lwarx/stwcx.
 578          */
 579         stw     r3,0(r2)                /* update PTE (accessed bit) */
 580         /* Convert linux-style PTE to low word of PPC-style PTE */
 581         rlwinm  r1,r3,32-10,31,31       /* _PAGE_RW -> PP lsb */
 582         rlwinm  r2,r3,32-7,31,31        /* _PAGE_DIRTY -> PP lsb */
 583         and     r1,r1,r2                /* writable if _RW and _DIRTY */
 584         rlwimi  r3,r3,32-1,30,30        /* _PAGE_USER -> PP msb */
 585         rlwimi  r3,r3,32-1,31,31        /* _PAGE_USER -> PP lsb */
 586         ori     r1,r1,0xe14             /* clear out reserved bits and M */
 587         andc    r1,r3,r1                /* PP = user? (rw&dirty? 2: 3): 0 */
 588         mtspr   SPRN_RPA,r1
 589         mfspr   r3,SPRN_DMISS
 590         tlbld   r3
 591         mfspr   r3,SPRN_SRR1            /* Need to restore CR0 */
 592         mtcrf   0x80,r3
 593         rfi
 594 DataAddressInvalid:
 595         mfspr   r3,SPRN_SRR1
 596         rlwinm  r1,r3,9,6,6     /* Get load/store bit */
 597         addis   r1,r1,0x2000
 598         mtspr   SPRN_DSISR,r1
 599         mtctr   r0              /* Restore CTR */
 600         andi.   r2,r3,0xFFFF    /* Clear upper bits of SRR1 */
 601         mtspr   SPRN_SRR1,r2
 602         mfspr   r1,SPRN_DMISS   /* Get failing address */
 603         rlwinm. r2,r2,0,31,31   /* Check for little endian access */
 604         beq     20f             /* Jump if big endian */
 605         xori    r1,r1,3
 606 20:     mtspr   SPRN_DAR,r1     /* Set fault address */
 607         mfmsr   r0              /* Restore "normal" registers */
 608         xoris   r0,r0,MSR_TGPR>>16
 609         mtcrf   0x80,r3         /* Restore CR0 */
 610         mtmsr   r0
 611         b       DataAccess
 612
 613 /*
 614  * Handle TLB miss for DATA Store on 603/603e
 615  */
 616         . = 0x1200
 617 DataStoreTLBMiss:
 618 /*
 619  * r0:  stored ctr
 620  * r1:  linux style pte ( later becomes ppc hardware pte )
 621  * r2:  ptr to linux-style pte
 622  * r3:  scratch
 623  */
 624         mfctr   r0
 625         /* Get PTE (linux-style) and check access */
 626         mfspr   r3,SPRN_DMISS
 627         lis     r1,PAGE_OFFSET@h                /* check if kernel address */
 628         cmplw   0,r1,r3
 629         mfspr   r2,SPRN_SPRG3
 630         li      r1,_PAGE_RW|_PAGE_USER|_PAGE_PRESENT /* access flags */
 631         lwz     r2,PGDIR(r2)
 632         bge-    112f
 633         mfspr   r2,SPRN_SRR1            /* and MSR_PR bit from SRR1 */
 634         rlwimi  r1,r2,32-12,29,29       /* shift MSR_PR to _PAGE_USER posn */
 635         lis     r2,swapper_pg_dir@ha    /* if kernel address, use */
 636         addi    r2,r2,swapper_pg_dir@l  /* kernel page table */
 637 112:    tophys(r2,r2)
 638         rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
 639         lwz     r2,0(r2)                /* get pmd entry */
 640         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
 641         beq-    DataAddressInvalid      /* return if no mapping */
 642         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
 643         lwz     r3,0(r2)                /* get linux-style pte */
 644         andc.   r1,r1,r3                /* check access & ~permission */
 645         bne-    DataAddressInvalid      /* return if access not permitted */
 646         ori     r3,r3,_PAGE_ACCESSED|_PAGE_DIRTY
 647         /*
 648          * NOTE! We are assuming this is not an SMP system, otherwise
 649          * we would need to update the pte atomically with lwarx/stwcx.
 650          */
 651         stw     r3,0(r2)                /* update PTE (accessed/dirty bits) */
 652         /* Convert linux-style PTE to low word of PPC-style PTE */
 653         rlwimi  r3,r3,32-1,30,30        /* _PAGE_USER -> PP msb */
 654         li      r1,0xe15                /* clear out reserved bits and M */
 655         andc    r1,r3,r1                /* PP = user? 2: 0 */
 656         mtspr   SPRN_RPA,r1
 657         mfspr   r3,SPRN_DMISS
 658         tlbld   r3
 659         mfspr   r3,SPRN_SRR1            /* Need to restore CR0 */
 660         mtcrf   0x80,r3
 661         rfi
 662
 663 #ifndef CONFIG_ALTIVEC
 664 #define altivec_assist_exception        unknown_exception
 665 #endif
 666
 667         EXCEPTION(0x1300, Trap_13, instruction_breakpoint_exception, EXC_XFER_EE)
 668         EXCEPTION(0x1400, SMI, SMIException, EXC_XFER_EE)
 669         EXCEPTION(0x1500, Trap_15, unknown_exception, EXC_XFER_EE)
 670         EXCEPTION(0x1600, Trap_16, altivec_assist_exception, EXC_XFER_EE)
 671         EXCEPTION(0x1700, Trap_17, TAUException, EXC_XFER_STD)
 672         EXCEPTION(0x1800, Trap_18, unknown_exception, EXC_XFER_EE)
 673         EXCEPTION(0x1900, Trap_19, unknown_exception, EXC_XFER_EE)
 674         EXCEPTION(0x1a00, Trap_1a, unknown_exception, EXC_XFER_EE)
 675         EXCEPTION(0x1b00, Trap_1b, unknown_exception, EXC_XFER_EE)
 676         EXCEPTION(0x1c00, Trap_1c, unknown_exception, EXC_XFER_EE)
 677         EXCEPTION(0x1d00, Trap_1d, unknown_exception, EXC_XFER_EE)
 678         EXCEPTION(0x1e00, Trap_1e, unknown_exception, EXC_XFER_EE)
 679         EXCEPTION(0x1f00, Trap_1f, unknown_exception, EXC_XFER_EE)
 680         EXCEPTION(0x2000, RunMode, RunModeException, EXC_XFER_EE)
 681         EXCEPTION(0x2100, Trap_21, unknown_exception, EXC_XFER_EE)
 682         EXCEPTION(0x2200, Trap_22, unknown_exception, EXC_XFER_EE)
 683         EXCEPTION(0x2300, Trap_23, unknown_exception, EXC_XFER_EE)
 684         EXCEPTION(0x2400, Trap_24, unknown_exception, EXC_XFER_EE)
 685         EXCEPTION(0x2500, Trap_25, unknown_exception, EXC_XFER_EE)
 686         EXCEPTION(0x2600, Trap_26, unknown_exception, EXC_XFER_EE)
 687         EXCEPTION(0x2700, Trap_27, unknown_exception, EXC_XFER_EE)
 688         EXCEPTION(0x2800, Trap_28, unknown_exception, EXC_XFER_EE)
 689         EXCEPTION(0x2900, Trap_29, unknown_exception, EXC_XFER_EE)
 690         EXCEPTION(0x2a00, Trap_2a, unknown_exception, EXC_XFER_EE)
 691         EXCEPTION(0x2b00, Trap_2b, unknown_exception, EXC_XFER_EE)
 692         EXCEPTION(0x2c00, Trap_2c, unknown_exception, EXC_XFER_EE)
 693         EXCEPTION(0x2d00, Trap_2d, unknown_exception, EXC_XFER_EE)
 694         EXCEPTION(0x2e00, Trap_2e, unknown_exception, EXC_XFER_EE)
 695         EXCEPTION(0x2f00, MOLTrampoline, unknown_exception, EXC_XFER_EE_LITE)
 696
 697         .globl mol_trampoline
 698         .set mol_trampoline, i0x2f00
 699
 700         . = 0x3000
 701
 702 AltiVecUnavailable:
 703         EXCEPTION_PROLOG
 704 #ifdef CONFIG_ALTIVEC
 705         bne     load_up_altivec         /* if from user, just load it up */
 706 #endif /* CONFIG_ALTIVEC */
 707         addi    r3,r1,STACK_FRAME_OVERHEAD
 708         EXC_XFER_EE_LITE(0xf20, altivec_unavailable_exception)
 709
 710 PerformanceMonitor:
 711         EXCEPTION_PROLOG
 712         addi    r3,r1,STACK_FRAME_OVERHEAD
 713         EXC_XFER_STD(0xf00, performance_monitor_exception)
 714
 715 #ifdef CONFIG_ALTIVEC
 716 /* Note that the AltiVec support is closely modeled after the FP
 717  * support.  Changes to one are likely to be applicable to the
 718  * other!  */
 719 load_up_altivec:
 720 /*
 721  * Disable AltiVec for the task which had AltiVec previously,
 722  * and save its AltiVec registers in its thread_struct.
 723  * Enables AltiVec for use in the kernel on return.
 724  * On SMP we know the AltiVec units are free, since we give it up every
 725  * switch.  -- Kumar
 726  */
 727         mfmsr   r5
 728         oris    r5,r5,MSR_VEC@h
 729         MTMSRD(r5)                      /* enable use of AltiVec now */
 730         isync
 731 /*
 732  * For SMP, we don't do lazy AltiVec switching because it just gets too
 733  * horrendously complex, especially when a task switches from one CPU
 734  * to another.  Instead we call giveup_altivec in switch_to.
 735  */
 736 #ifndef CONFIG_SMP
 737         tophys(r6,0)
 738         addis   r3,r6,last_task_used_altivec@ha
 739         lwz     r4,last_task_used_altivec@l(r3)
 740         cmpwi   0,r4,0
 741         beq     1f
 742         add     r4,r4,r6
 743         addi    r4,r4,THREAD    /* want THREAD of last_task_used_altivec */
 744         SAVE_32VRS(0,r10,r4)
 745         mfvscr  vr0
 746         li      r10,THREAD_VSCR
 747         stvx    vr0,r10,r4
 748         lwz     r5,PT_REGS(r4)
 749         add     r5,r5,r6
 750         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 751         lis     r10,MSR_VEC@h
 752         andc    r4,r4,r10       /* disable altivec for previous task */
 753         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 754 1:
 755 #endif /* CONFIG_SMP */
 756         /* enable use of AltiVec after return */
 757         oris    r9,r9,MSR_VEC@h
 758         mfspr   r5,SPRN_SPRG3           /* current task's THREAD (phys) */
 759         li      r4,1
 760         li      r10,THREAD_VSCR
 761         stw     r4,THREAD_USED_VR(r5)
 762         lvx     vr0,r10,r5
 763         mtvscr  vr0
 764         REST_32VRS(0,r10,r5)
 765 #ifndef CONFIG_SMP
 766         subi    r4,r5,THREAD
 767         sub     r4,r4,r6
 768         stw     r4,last_task_used_altivec@l(r3)
 769 #endif /* CONFIG_SMP */
 770         /* restore registers and return */
 771         /* we haven't used ctr or xer or lr */
 772         b       fast_exception_return
 773
 774 /*
 775  * giveup_altivec(tsk)
 776  * Disable AltiVec for the task given as the argument,
 777  * and save the AltiVec registers in its thread_struct.
 778  * Enables AltiVec for use in the kernel on return.
 779  */
 780
 781         .globl  giveup_altivec
 782 giveup_altivec:
 783         mfmsr   r5
 784         oris    r5,r5,MSR_VEC@h
 785         SYNC
 786         MTMSRD(r5)                      /* enable use of AltiVec now */
 787         isync
 788         cmpwi   0,r3,0
 789         beqlr-                          /* if no previous owner, done */
 790         addi    r3,r3,THREAD            /* want THREAD of task */
 791         lwz     r5,PT_REGS(r3)
 792         cmpwi   0,r5,0
 793         SAVE_32VRS(0, r4, r3)
 794         mfvscr  vr0
 795         li      r4,THREAD_VSCR
 796         stvx    vr0,r4,r3
 797         beq     1f
 798         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 799         lis     r3,MSR_VEC@h
 800         andc    r4,r4,r3                /* disable AltiVec for previous task */
 801         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 802 1:
 803 #ifndef CONFIG_SMP
 804         li      r5,0
 805         lis     r4,last_task_used_altivec@ha
 806         stw     r5,last_task_used_altivec@l(r4)
 807 #endif /* CONFIG_SMP */
 808         blr
 809 #endif /* CONFIG_ALTIVEC */
 810
 811 /*
 812  * This code is jumped to from the startup code to copy
 813  * the kernel image to physical address 0.
 814  */
 815 relocate_kernel:
 816         addis   r9,r26,klimit@ha        /* fetch klimit */
 817         lwz     r25,klimit@l(r9)
 818         addis   r25,r25,-KERNELBASE@h
 819         li      r3,0                    /* Destination base address */
 820         li      r6,0                    /* Destination offset */
 821         li      r5,0x4000               /* # bytes of memory to copy */
 822         bl      copy_and_flush          /* copy the first 0x4000 bytes */
 823         addi    r0,r3,4f@l              /* jump to the address of 4f */
 824         mtctr   r0                      /* in copy and do the rest. */
 825         bctr                            /* jump to the copy */
 826 4:      mr      r5,r25
 827         bl      copy_and_flush          /* copy the rest */
 828         b       turn_on_mmu
 829
 830 /*
 831  * Copy routine used to copy the kernel to start at physical address 0
 832  * and flush and invalidate the caches as needed.
 833  * r3 = dest addr, r4 = source addr, r5 = copy limit, r6 = start offset
 834  * on exit, r3, r4, r5 are unchanged, r6 is updated to be >= r5.
 835  */
 836 _ENTRY(copy_and_flush)
 837         addi    r5,r5,-4
 838         addi    r6,r6,-4
 839 4:      li      r0,L1_CACHE_BYTES/4
 840         mtctr   r0
 841 3:      addi    r6,r6,4                 /* copy a cache line */
 842         lwzx    r0,r6,r4
 843         stwx    r0,r6,r3
 844         bdnz    3b
 845         dcbst   r6,r3                   /* write it to memory */
 846         sync
 847         icbi    r6,r3                   /* flush the icache line */
 848         cmplw   0,r6,r5
 849         blt     4b
 850         sync                            /* additional sync needed on g4 */
 851         isync
 852         addi    r5,r5,4
 853         addi    r6,r6,4
 854         blr
 855
 856 #ifdef CONFIG_SMP
 857 #ifdef CONFIG_GEMINI
 858         .globl  __secondary_start_gemini
 859 __secondary_start_gemini:
 860         mfspr   r4,SPRN_HID0
 861         ori     r4,r4,HID0_ICFI
 862         li      r3,0
 863         ori     r3,r3,HID0_ICE
 864         andc    r4,r4,r3
 865         mtspr   SPRN_HID0,r4
 866         sync
 867         b       __secondary_start
 868 #endif /* CONFIG_GEMINI */
 869
 870         .globl __secondary_start_mpc86xx
 871 __secondary_start_mpc86xx:
 872         mfspr   r3, SPRN_PIR
 873         stw     r3, __secondary_hold_acknowledge@l(0)
 874         mr      r24, r3                 /* cpu # */
 875         b       __secondary_start
 876
 877         .globl  __secondary_start_pmac_0
 878 __secondary_start_pmac_0:
 879         /* NB the entries for cpus 0, 1, 2 must each occupy 8 bytes. */
 880         li      r24,0
 881         b       1f
 882         li      r24,1
 883         b       1f
 884         li      r24,2
 885         b       1f
 886         li      r24,3
 887 1:
 888         /* on powersurge, we come in here with IR=0 and DR=1, and DBAT 0
 889            set to map the 0xf0000000 - 0xffffffff region */
 890         mfmsr   r0
 891         rlwinm  r0,r0,0,28,26           /* clear DR (0x10) */
 892         SYNC
 893         mtmsr   r0
 894         isync
 895
 896         .globl  __secondary_start
 897 __secondary_start:
 898         /* Copy some CPU settings from CPU 0 */
 899         bl      __restore_cpu_setup
 900
 901         lis     r3,-KERNELBASE@h
 902         mr      r4,r24
 903         bl      call_setup_cpu          /* Call setup_cpu for this CPU */
 904 #ifdef CONFIG_6xx
 905         lis     r3,-KERNELBASE@h
 906         bl      init_idle_6xx
 907 #endif /* CONFIG_6xx */
 908
 909         /* get current_thread_info and current */
 910         lis     r1,secondary_ti@ha
 911         tophys(r1,r1)
 912         lwz     r1,secondary_ti@l(r1)
 913         tophys(r2,r1)
 914         lwz     r2,TI_TASK(r2)
 915
 916         /* stack */
 917         addi    r1,r1,THREAD_SIZE-STACK_FRAME_OVERHEAD
 918         li      r0,0
 919         tophys(r3,r1)
 920         stw     r0,0(r3)
 921
 922         /* load up the MMU */
 923         bl      load_up_mmu
 924
 925         /* ptr to phys current thread */
 926         tophys(r4,r2)
 927         addi    r4,r4,THREAD    /* phys address of our thread_struct */
 928         CLR_TOP32(r4)
 929         mtspr   SPRN_SPRG3,r4
 930         li      r3,0
 931         mtspr   SPRN_SPRG2,r3   /* 0 => not in RTAS */
 932
 933         /* enable MMU and jump to start_secondary */
 934         li      r4,MSR_KERNEL
 935         FIX_SRR1(r4,r5)
 936         lis     r3,start_secondary@h
 937         ori     r3,r3,start_secondary@l
 938         mtspr   SPRN_SRR0,r3
 939         mtspr   SPRN_SRR1,r4
 940         SYNC
 941         RFI
 942 #endif /* CONFIG_SMP */
 943
 944 /*
 945  * Those generic dummy functions are kept for CPUs not
 946  * included in CONFIG_6xx
 947  */
 948 #if !defined(CONFIG_6xx)
 949 _ENTRY(__save_cpu_setup)
 950         blr
 951 _ENTRY(__restore_cpu_setup)
 952         blr
 953 #endif /* !defined(CONFIG_6xx) */
 954
 955
 956 /*
 957  * Load stuff into the MMU.  Intended to be called with
 958  * IR=0 and DR=0.
 959  */
 960 load_up_mmu:
 961         sync                    /* Force all PTE updates to finish */
 962         isync
 963         tlbia                   /* Clear all TLB entries */
 964         sync                    /* wait for tlbia/tlbie to finish */
 965         TLBSYNC                 /* ... on all CPUs */
 966         /* Load the SDR1 register (hash table base & size) */
 967         lis     r6,_SDR1@ha
 968         tophys(r6,r6)
 969         lwz     r6,_SDR1@l(r6)
 970         mtspr   SPRN_SDR1,r6
 971         li      r0,16           /* load up segment register values */
 972         mtctr   r0              /* for context 0 */
 973         lis     r3,0x2000       /* Ku = 1, VSID = 0 */
 974         li      r4,0
 975 3:      mtsrin  r3,r4
 976         addi    r3,r3,0x111     /* increment VSID */
 977         addis   r4,r4,0x1000    /* address of next segment */
 978         bdnz    3b
 979
 980 /* Load the BAT registers with the values set up by MMU_init.
 981    MMU_init takes care of whether we're on a 601 or not. */
 982         mfpvr   r3
 983         srwi    r3,r3,16
 984         cmpwi   r3,1
 985         lis     r3,BATS@ha
 986         addi    r3,r3,BATS@l
 987         tophys(r3,r3)
 988         LOAD_BAT(0,r3,r4,r5)
 989         LOAD_BAT(1,r3,r4,r5)
 990         LOAD_BAT(2,r3,r4,r5)
 991         LOAD_BAT(3,r3,r4,r5)
 992 BEGIN_FTR_SECTION
 993         LOAD_BAT(4,r3,r4,r5)
 994         LOAD_BAT(5,r3,r4,r5)
 995         LOAD_BAT(6,r3,r4,r5)
 996         LOAD_BAT(7,r3,r4,r5)
 997 END_FTR_SECTION_IFSET(CPU_FTR_HAS_HIGH_BATS)
 998         blr
 999
1000 /*
1001  * This is where the main kernel code starts.
1002  */
1003 start_here:
1004         /* ptr to current */
1005         lis     r2,init_task@h
1006         ori     r2,r2,init_task@l
1007         /* Set up for using our exception vectors */
1008         /* ptr to phys current thread */
1009         tophys(r4,r2)
1010         addi    r4,r4,THREAD    /* init task's THREAD */
1011         CLR_TOP32(r4)
1012         mtspr   SPRN_SPRG3,r4
1013         li      r3,0
1014         mtspr   SPRN_SPRG2,r3   /* 0 => not in RTAS */
1015
1016         /* stack */
1017         lis     r1,init_thread_union@ha
1018         addi    r1,r1,init_thread_union@l
1019         li      r0,0
1020         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
1021 /*
1022  * Do early platform-specific initialization,
1023  * and set up the MMU.
1024  */
1025         mr      r3,r31
1026         mr      r4,r30
1027         bl      machine_init
1028         bl      __save_cpu_setup
1029         bl      MMU_init
1030
1031 /*
1032  * Go back to running unmapped so we can load up new values
1033  * for SDR1 (hash table pointer) and the segment registers
1034  * and change to using our exception vectors.
1035  */
1036         lis     r4,2f@h
1037         ori     r4,r4,2f@l
1038         tophys(r4,r4)
1039         li      r3,MSR_KERNEL & ~(MSR_IR|MSR_DR)
1040         FIX_SRR1(r3,r5)
1041         mtspr   SPRN_SRR0,r4
1042         mtspr   SPRN_SRR1,r3
1043         SYNC
1044         RFI
1045 /* Load up the kernel context */
1046 2:      bl      load_up_mmu
1047
1048 #ifdef CONFIG_BDI_SWITCH
1049         /* Add helper information for the Abatron bdiGDB debugger.
1050          * We do this here because we know the mmu is disabled, and
1051          * will be enabled for real in just a few instructions.
1052          */
1053         lis     r5, abatron_pteptrs@h
1054         ori     r5, r5, abatron_pteptrs@l
1055         stw     r5, 0xf0(r0)    /* This much match your Abatron config */
1056         lis     r6, swapper_pg_dir@h
1057         ori     r6, r6, swapper_pg_dir@l
1058         tophys(r5, r5)
1059         stw     r6, 0(r5)
1060 #endif /* CONFIG_BDI_SWITCH */
1061
1062 /* Now turn on the MMU for real! */
1063         li      r4,MSR_KERNEL
1064         FIX_SRR1(r4,r5)
1065         lis     r3,start_kernel@h
1066         ori     r3,r3,start_kernel@l
1067         mtspr   SPRN_SRR0,r3
1068         mtspr   SPRN_SRR1,r4
1069         SYNC
1070         RFI
1071
1072 /*
1073  * Set up the segment registers for a new context.
1074  */
1075 _ENTRY(set_context)
1076         mulli   r3,r3,897       /* multiply context by skew factor */
1077         rlwinm  r3,r3,4,8,27    /* VSID = (context & 0xfffff) << 4 */
1078         addis   r3,r3,0x6000    /* Set Ks, Ku bits */
1079         li      r0,NUM_USER_SEGMENTS
1080         mtctr   r0
1081
1082 #ifdef CONFIG_BDI_SWITCH
1083         /* Context switch the PTE pointer for the Abatron BDI2000.
1084          * The PGDIR is passed as second argument.
1085          */
1086         lis     r5, KERNELBASE@h
1087         lwz     r5, 0xf0(r5)
1088         stw     r4, 0x4(r5)
1089 #endif
1090         li      r4,0
1091         isync
1092 3:
1093         mtsrin  r3,r4
1094         addi    r3,r3,0x111     /* next VSID */
1095         rlwinm  r3,r3,0,8,3     /* clear out any overflow from VSID field */
1096         addis   r4,r4,0x1000    /* address of next segment */
1097         bdnz    3b
1098         sync
1099         isync
1100         blr
1101
1102 /*
1103  * An undocumented "feature" of 604e requires that the v bit
1104  * be cleared before changing BAT values.
1105  *
1106  * Also, newer IBM firmware does not clear bat3 and 4 so
1107  * this makes sure it's done.
1108  *  -- Cort
1109  */
1110 clear_bats:
1111         li      r10,0
1112         mfspr   r9,SPRN_PVR
1113         rlwinm  r9,r9,16,16,31          /* r9 = 1 for 601, 4 for 604 */
1114         cmpwi   r9, 1
1115         beq     1f
1116
1117         mtspr   SPRN_DBAT0U,r10
1118         mtspr   SPRN_DBAT0L,r10
1119         mtspr   SPRN_DBAT1U,r10
1120         mtspr   SPRN_DBAT1L,r10
1121         mtspr   SPRN_DBAT2U,r10
1122         mtspr   SPRN_DBAT2L,r10
1123         mtspr   SPRN_DBAT3U,r10
1124         mtspr   SPRN_DBAT3L,r10
1125 1:
1126         mtspr   SPRN_IBAT0U,r10
1127         mtspr   SPRN_IBAT0L,r10
1128         mtspr   SPRN_IBAT1U,r10
1129         mtspr   SPRN_IBAT1L,r10
1130         mtspr   SPRN_IBAT2U,r10
1131         mtspr   SPRN_IBAT2L,r10
1132         mtspr   SPRN_IBAT3U,r10
1133         mtspr   SPRN_IBAT3L,r10
1134 BEGIN_FTR_SECTION
1135         /* Here's a tweak: at this point, CPU setup have
1136          * not been called yet, so HIGH_BAT_EN may not be
1137          * set in HID0 for the 745x processors. However, it
1138          * seems that doesn't affect our ability to actually
1139          * write to these SPRs.
1140          */
1141         mtspr   SPRN_DBAT4U,r10
1142         mtspr   SPRN_DBAT4L,r10
1143         mtspr   SPRN_DBAT5U,r10
1144         mtspr   SPRN_DBAT5L,r10
1145         mtspr   SPRN_DBAT6U,r10
1146         mtspr   SPRN_DBAT6L,r10
1147         mtspr   SPRN_DBAT7U,r10
1148         mtspr   SPRN_DBAT7L,r10
1149         mtspr   SPRN_IBAT4U,r10
1150         mtspr   SPRN_IBAT4L,r10
1151         mtspr   SPRN_IBAT5U,r10
1152         mtspr   SPRN_IBAT5L,r10
1153         mtspr   SPRN_IBAT6U,r10
1154         mtspr   SPRN_IBAT6L,r10
1155         mtspr   SPRN_IBAT7U,r10
1156         mtspr   SPRN_IBAT7L,r10
1157 END_FTR_SECTION_IFSET(CPU_FTR_HAS_HIGH_BATS)
1158         blr
1159
1160 flush_tlbs:
1161         lis     r10, 0x40
1162 1:      addic.  r10, r10, -0x1000
1163         tlbie   r10
1164         bgt     1b
1165         sync
1166         blr
1167
1168 mmu_off:
1169         addi    r4, r3, __after_mmu_off - _start
1170         mfmsr   r3
1171         andi.   r0,r3,MSR_DR|MSR_IR             /* MMU enabled? */
1172         beqlr
1173         andc    r3,r3,r0
1174         mtspr   SPRN_SRR0,r4
1175         mtspr   SPRN_SRR1,r3
1176         sync
1177         RFI
1178
1179 /*
1180  * Use the first pair of BAT registers to map the 1st 16MB
1181  * of RAM to KERNELBASE.  From this point on we can't safely
1182  * call OF any more.
1183  */
1184 initial_bats:
1185         lis     r11,KERNELBASE@h
1186         mfspr   r9,SPRN_PVR
1187         rlwinm  r9,r9,16,16,31          /* r9 = 1 for 601, 4 for 604 */
1188         cmpwi   0,r9,1
1189         bne     4f
1190         ori     r11,r11,4               /* set up BAT registers for 601 */
1191         li      r8,0x7f                 /* valid, block length = 8MB */
1192         oris    r9,r11,0x800000@h       /* set up BAT reg for 2nd 8M */
1193         oris    r10,r8,0x800000@h       /* set up BAT reg for 2nd 8M */
1194         mtspr   SPRN_IBAT0U,r11         /* N.B. 601 has valid bit in */
1195         mtspr   SPRN_IBAT0L,r8          /* lower BAT register */
1196         mtspr   SPRN_IBAT1U,r9
1197         mtspr   SPRN_IBAT1L,r10
1198         isync
1199         blr
1200
1201 4:      tophys(r8,r11)
1202 #ifdef CONFIG_SMP
1203         ori     r8,r8,0x12              /* R/W access, M=1 */
1204 #else
1205         ori     r8,r8,2                 /* R/W access */
1206 #endif /* CONFIG_SMP */
1207         ori     r11,r11,BL_256M<<2|0x2  /* set up BAT registers for 604 */
1208
1209         mtspr   SPRN_DBAT0L,r8          /* N.B. 6xx (not 601) have valid */
1210         mtspr   SPRN_DBAT0U,r11         /* bit in upper BAT register */
1211         mtspr   SPRN_IBAT0L,r8
1212         mtspr   SPRN_IBAT0U,r11
1213         isync
1214         blr
1215
1216
1217 #ifdef CONFIG_BOOTX_TEXT
1218 setup_disp_bat:
1219         /*
1220          * setup the display bat prepared for us in prom.c
1221          */
1222         mflr    r8
1223         bl      reloc_offset
1224         mtlr    r8
1225         addis   r8,r3,disp_BAT@ha
1226         addi    r8,r8,disp_BAT@l
1227         cmpwi   cr0,r8,0
1228         beqlr
1229         lwz     r11,0(r8)
1230         lwz     r8,4(r8)
1231         mfspr   r9,SPRN_PVR
1232         rlwinm  r9,r9,16,16,31          /* r9 = 1 for 601, 4 for 604 */
1233         cmpwi   0,r9,1
1234         beq     1f
1235         mtspr   SPRN_DBAT3L,r8
1236         mtspr   SPRN_DBAT3U,r11
1237         blr
1238 1:      mtspr   SPRN_IBAT3L,r8
1239         mtspr   SPRN_IBAT3U,r11
1240         blr
1241 #endif /* CONFIG_BOOTX_TEXT */
1242
1243 #ifdef CONFIG_PPC_EARLY_DEBUG_CPM
1244 setup_cpm_bat:
1245         lis     r8, 0xf000
1246         ori     r8, r8, 0x002a
1247         mtspr   SPRN_DBAT1L, r8
1248
1249         lis     r11, 0xf000
1250         ori     r11, r11, (BL_1M << 2) | 2
1251         mtspr   SPRN_DBAT1U, r11
1252
1253         blr
1254 #endif
1255
1256 #ifdef CONFIG_8260
1257 /* Jump into the system reset for the rom.
1258  * We first disable the MMU, and then jump to the ROM reset address.
1259  *
1260  * r3 is the board info structure, r4 is the location for starting.
1261  * I use this for building a small kernel that can load other kernels,
1262  * rather than trying to write or rely on a rom monitor that can tftp load.
1263  */
1264        .globl  m8260_gorom
1265 m8260_gorom:
1266         mfmsr   r0
1267         rlwinm  r0,r0,0,17,15   /* clear MSR_EE in r0 */
1268         sync
1269         mtmsr   r0
1270         sync
1271         mfspr   r11, SPRN_HID0
1272         lis     r10, 0
1273         ori     r10,r10,HID0_ICE|HID0_DCE
1274         andc    r11, r11, r10
1275         mtspr   SPRN_HID0, r11
1276         isync
1277         li      r5, MSR_ME|MSR_RI
1278         lis     r6,2f@h
1279         addis   r6,r6,-KERNELBASE@h
1280         ori     r6,r6,2f@l
1281         mtspr   SPRN_SRR0,r6
1282         mtspr   SPRN_SRR1,r5
1283         isync
1284         sync
1285         rfi
1286 2:
1287         mtlr    r4
1288         blr
1289 #endif
1290
1291
1292 /*
1293  * We put a few things here that have to be page-aligned.
1294  * This stuff goes at the beginning of the data segment,
1295  * which is page-aligned.
1296  */
1297         .data
1298         .globl  sdata
1299 sdata:
1300         .globl  empty_zero_page
1301 empty_zero_page:
1302         .space  4096
1303
1304         .globl  swapper_pg_dir
1305 swapper_pg_dir:
1306         .space  PGD_TABLE_SIZE
1307
1308         .globl intercept_table
1309 intercept_table:
1310         .long 0, 0, i0x200, i0x300, i0x400, 0, i0x600, i0x700
1311         .long i0x800, 0, 0, 0, 0, i0xd00, 0, 0
1312         .long 0, 0, 0, i0x1300, 0, 0, 0, 0
1313         .long 0, 0, 0, 0, 0, 0, 0, 0
1314         .long 0, 0, 0, 0, 0, 0, 0, 0
1315         .long 0, 0, 0, 0, 0, 0, 0, 0
1316
1317 /* Room for two PTE pointers, usually the kernel and current user pointers
1318  * to their respective root page table.
1319  */
1320 abatron_pteptrs:
1321         .space  8