arch/powerpc/kernel/cpu_setup_power.S

   1 /*
   2  * This file contains low level CPU setup functions.
   3  *    Copyright (C) 2003 Benjamin Herrenschmidt (benh@kernel.crashing.org)
   4  *
   5  * This program is free software; you can redistribute it and/or
   6  * modify it under the terms of the GNU General Public License
   7  * as published by the Free Software Foundation; either version
   8  * 2 of the License, or (at your option) any later version.
   9  *
  10  */
  11
  12 #include <asm/processor.h>
  13 #include <asm/page.h>
  14 #include <asm/cputable.h>
  15 #include <asm/ppc_asm.h>
  16 #include <asm/asm-offsets.h>
  17 #include <asm/cache.h>
  18 #include <asm/book3s/64/mmu-hash.h>
  19
  20 /* Entry: r3 = crap, r4 = ptr to cputable entry
  21  *
  22  * Note that we can be called twice for pseudo-PVRs
  23  */
  24 _GLOBAL(__setup_cpu_power7)
  25         mflr    r11
  26         bl      __init_hvmode_206
  27         mtlr    r11
  28         beqlr
  29         li      r0,0
  30         mtspr   SPRN_LPID,r0
  31         mfspr   r3,SPRN_LPCR
  32         bl      __init_LPCR
  33         bl      __init_tlb_power7
  34         mtlr    r11
  35         blr
  36
  37 _GLOBAL(__restore_cpu_power7)
  38         mflr    r11
  39         mfmsr   r3
  40         rldicl. r0,r3,4,63
  41         beqlr
  42         li      r0,0
  43         mtspr   SPRN_LPID,r0
  44         mfspr   r3,SPRN_LPCR
  45         bl      __init_LPCR
  46         bl      __init_tlb_power7
  47         mtlr    r11
  48         blr
  49
  50 _GLOBAL(__setup_cpu_power8)
  51         mflr    r11
  52         bl      __init_FSCR
  53         bl      __init_PMU
  54         bl      __init_PMU_ISA207
  55         bl      __init_hvmode_206
  56         mtlr    r11
  57         beqlr
  58         li      r0,0
  59         mtspr   SPRN_LPID,r0
  60         mfspr   r3,SPRN_LPCR
  61         ori     r3, r3, LPCR_PECEDH
  62         bl      __init_LPCR
  63         bl      __init_HFSCR
  64         bl      __init_tlb_power8
  65         bl      __init_PMU_HV
  66         bl      __init_PMU_HV_ISA207
  67         mtlr    r11
  68         blr
  69
  70 _GLOBAL(__restore_cpu_power8)
  71         mflr    r11
  72         bl      __init_FSCR
  73         bl      __init_PMU
  74         bl      __init_PMU_ISA207
  75         mfmsr   r3
  76         rldicl. r0,r3,4,63
  77         mtlr    r11
  78         beqlr
  79         li      r0,0
  80         mtspr   SPRN_LPID,r0
  81         mfspr   r3,SPRN_LPCR
  82         ori     r3, r3, LPCR_PECEDH
  83         bl      __init_LPCR
  84         bl      __init_HFSCR
  85         bl      __init_tlb_power8
  86         bl      __init_PMU_HV
  87         bl      __init_PMU_HV_ISA207
  88         mtlr    r11
  89         blr
  90
  91 _GLOBAL(__setup_cpu_power9)
  92         mflr    r11
  93         bl      __init_FSCR
  94         bl      __init_PMU
  95         bl      __init_hvmode_206
  96         mtlr    r11
  97         beqlr
  98         li      r0,0
  99         mtspr   SPRN_PSSCR,r0
 100         mtspr   SPRN_LPID,r0
 101         mfspr   r3,SPRN_LPCR
 102         LOAD_REG_IMMEDIATE(r4, LPCR_PECEDH | LPCR_PECE_HVEE | LPCR_HVICE)
 103         or      r3, r3, r4
 104         LOAD_REG_IMMEDIATE(r4, LPCR_UPRT | LPCR_HR)
 105         andc    r3, r3, r4
 106         bl      __init_LPCR
 107         bl      __init_HFSCR
 108         bl      __init_tlb_power9
 109         bl      __init_PMU_HV
 110         mtlr    r11
 111         blr
 112
 113 _GLOBAL(__restore_cpu_power9)
 114         mflr    r11
 115         bl      __init_FSCR
 116         bl      __init_PMU
 117         mfmsr   r3
 118         rldicl. r0,r3,4,63
 119         mtlr    r11
 120         beqlr
 121         li      r0,0
 122         mtspr   SPRN_PSSCR,r0
 123         mtspr   SPRN_LPID,r0
 124         mfspr   r3,SPRN_LPCR
 125         LOAD_REG_IMMEDIATE(r4, LPCR_PECEDH | LPCR_PECE_HVEE | LPCR_HVICE)
 126         or      r3, r3, r4
 127         LOAD_REG_IMMEDIATE(r4, LPCR_UPRT | LPCR_HR)
 128         andc    r3, r3, r4
 129         bl      __init_LPCR
 130         bl      __init_HFSCR
 131         bl      __init_tlb_power9
 132         bl      __init_PMU_HV
 133         mtlr    r11
 134         blr
 135
 136 __init_hvmode_206:
 137         /* Disable CPU_FTR_HVMODE and exit if MSR:HV is not set */
 138         mfmsr   r3
 139         rldicl. r0,r3,4,63
 140         bnelr
 141         ld      r5,CPU_SPEC_FEATURES(r4)
 142         LOAD_REG_IMMEDIATE(r6,CPU_FTR_HVMODE)
 143         xor     r5,r5,r6
 144         std     r5,CPU_SPEC_FEATURES(r4)
 145         blr
 146
 147 __init_LPCR:
 148         /* Setup a sane LPCR:
 149          *   Called with initial LPCR in R3
 150          *
 151          *   LPES = 0b01 (HSRR0/1 used for 0x500)
 152          *   PECE = 0b111
 153          *   DPFD = 4
 154          *   HDICE = 0
 155          *   VC = 0b100 (VPM0=1, VPM1=0, ISL=0)
 156          *   VRMASD = 0b10000 (L=1, LP=00)
 157          *
 158          * Other bits untouched for now
 159          */
 160         li      r5,1
 161         rldimi  r3,r5, LPCR_LPES_SH, 64-LPCR_LPES_SH-2
 162         ori     r3,r3,(LPCR_PECE0|LPCR_PECE1|LPCR_PECE2)
 163         li      r5,4
 164         rldimi  r3,r5, LPCR_DPFD_SH, 64-LPCR_DPFD_SH-3
 165         clrrdi  r3,r3,1         /* clear HDICE */
 166         li      r5,4
 167         rldimi  r3,r5, LPCR_VC_SH, 0
 168         li      r5,0x10
 169         rldimi  r3,r5, LPCR_VRMASD_SH, 64-LPCR_VRMASD_SH-5
 170         mtspr   SPRN_LPCR,r3
 171         isync
 172         blr
 173
 174 __init_FSCR:
 175         mfspr   r3,SPRN_FSCR
 176         ori     r3,r3,FSCR_TAR|FSCR_DSCR|FSCR_EBB
 177         mtspr   SPRN_FSCR,r3
 178         blr
 179
 180 __init_HFSCR:
 181         mfspr   r3,SPRN_HFSCR
 182         ori     r3,r3,HFSCR_TAR|HFSCR_TM|HFSCR_BHRB|HFSCR_PM|\
 183                       HFSCR_DSCR|HFSCR_VECVSX|HFSCR_FP|HFSCR_EBB|HFSCR_MSGP
 184         mtspr   SPRN_HFSCR,r3
 185         blr
 186
 187 /*
 188  * Clear the TLB using the specified IS form of tlbiel instruction
 189  * (invalidate by congruence class). P7 has 128 CCs., P8 has 512.
 190  */
 191 __init_tlb_power7:
 192         li      r6,POWER7_TLB_SETS
 193         mtctr   r6
 194         li      r7,0xc00        /* IS field = 0b11 */
 195         ptesync
 196 2:      tlbiel  r7
 197         addi    r7,r7,0x1000
 198         bdnz    2b
 199         ptesync
 200 1:      blr
 201
 202 __init_tlb_power8:
 203         li      r6,POWER8_TLB_SETS
 204         mtctr   r6
 205         li      r7,0xc00        /* IS field = 0b11 */
 206         ptesync
 207 2:      tlbiel  r7
 208         addi    r7,r7,0x1000
 209         bdnz    2b
 210         ptesync
 211 1:      blr
 212
 213 __init_tlb_power9:
 214         li      r6,POWER9_TLB_SETS_HASH
 215         mtctr   r6
 216         li      r7,0xc00        /* IS field = 0b11 */
 217         ptesync
 218 2:      tlbiel  r7
 219         addi    r7,r7,0x1000
 220         bdnz    2b
 221         ptesync
 222 1:      blr
 223
 224 __init_PMU_HV:
 225         li      r5,0
 226         mtspr   SPRN_MMCRC,r5
 227         blr
 228
 229 __init_PMU_HV_ISA207:
 230         li      r5,0
 231         mtspr   SPRN_MMCRH,r5
 232         blr
 233
 234 __init_PMU:
 235         li      r5,0
 236         mtspr   SPRN_MMCRA,r5
 237         mtspr   SPRN_MMCR0,r5
 238         mtspr   SPRN_MMCR1,r5
 239         mtspr   SPRN_MMCR2,r5
 240         blr
 241
 242 __init_PMU_ISA207:
 243         li      r5,0
 244         mtspr   SPRN_MMCRS,r5
 245         blr