arch/blackfin/mach-bf537/head.S

   1 /*
   2  * File:         arch/blackfin/mach-bf537/head.S
   3  * Based on:     arch/blackfin/mach-bf533/head.S
   4  * Author:       Jeff Dionne <jeff@uclinux.org> COPYRIGHT 1998 D. Jeff Dionne
   5  *
   6  * Created:      1998
   7  * Description:  Startup code for Blackfin BF537
   8  *
   9  * Modified:
  10  *               Copyright 2004-2006 Analog Devices Inc.
  11  *
  12  * Bugs:         Enter bugs at http://blackfin.uclinux.org/
  13  *
  14  * This program is free software; you can redistribute it and/or modify
  15  * it under the terms of the GNU General Public License as published by
  16  * the Free Software Foundation; either version 2 of the License, or
  17  * (at your option) any later version.
  18  *
  19  * This program is distributed in the hope that it will be useful,
  20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  22  * GNU General Public License for more details.
  23  *
  24  * You should have received a copy of the GNU General Public License
  25  * along with this program; if not, see the file COPYING, or write
  26  * to the Free Software Foundation, Inc.,
  27  * 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  28  */
  29
  30 #include <linux/linkage.h>
  31 #include <linux/init.h>
  32 #include <asm/blackfin.h>
  33 #include <asm/trace.h>
  34
  35 #if CONFIG_BFIN_KERNEL_CLOCK
  36 #include <asm/mach-common/clocks.h>
  37 #include <asm/mach/mem_init.h>
  38 #endif
  39
  40 .global __rambase
  41 .global __ramstart
  42 .global __ramend
  43 .extern ___bss_stop
  44 .extern ___bss_start
  45 .extern _bf53x_relocate_l1_mem
  46
  47 #define INITIAL_STACK   0xFFB01000
  48
  49 __INIT
  50
  51 ENTRY(__start)
  52         /* R0: argument of command line string, passed from uboot, save it */
  53         R7 = R0;
  54         /* Enable Cycle Counter and Nesting Of Interrupts */
  55 #ifdef CONFIG_BFIN_SCRATCH_REG_CYCLES
  56         R0 = SYSCFG_SNEN;
  57 #else
  58         R0 = SYSCFG_SNEN | SYSCFG_CCEN;
  59 #endif
  60         SYSCFG = R0;
  61         R0 = 0;
  62
  63         /* Clear Out All the data and pointer Registers */
  64         R1 = R0;
  65         R2 = R0;
  66         R3 = R0;
  67         R4 = R0;
  68         R5 = R0;
  69         R6 = R0;
  70
  71         P0 = R0;
  72         P1 = R0;
  73         P2 = R0;
  74         P3 = R0;
  75         P4 = R0;
  76         P5 = R0;
  77
  78         LC0 = r0;
  79         LC1 = r0;
  80         L0 = r0;
  81         L1 = r0;
  82         L2 = r0;
  83         L3 = r0;
  84
  85         /* Clear Out All the DAG Registers */
  86         B0 = r0;
  87         B1 = r0;
  88         B2 = r0;
  89         B3 = r0;
  90
  91         I0 = r0;
  92         I1 = r0;
  93         I2 = r0;
  94         I3 = r0;
  95
  96         M0 = r0;
  97         M1 = r0;
  98         M2 = r0;
  99         M3 = r0;
 100
 101         trace_buffer_init(p0,r0);
 102         P0 = R1;
 103         R0 = R1;
 104
 105         /* Turn off the icache */
 106         p0.l = LO(IMEM_CONTROL);
 107         p0.h = HI(IMEM_CONTROL);
 108         R1 = [p0];
 109         R0 = ~ENICPLB;
 110         R0 = R0 & R1;
 111
 112         /* Anomaly 05000125 */
 113 #if ANOMALY_05000125
 114         CLI R2;
 115         SSYNC;
 116 #endif
 117         [p0] = R0;
 118         SSYNC;
 119 #if ANOMALY_05000125
 120         STI R2;
 121 #endif
 122
 123         /* Turn off the dcache */
 124         p0.l = LO(DMEM_CONTROL);
 125         p0.h = HI(DMEM_CONTROL);
 126         R1 = [p0];
 127         R0 = ~ENDCPLB;
 128         R0 = R0 & R1;
 129
 130         /* Anomaly 05000125 */
 131 #if ANOMALY_05000125
 132         CLI R2;
 133         SSYNC;
 134 #endif
 135         [p0] = R0;
 136         SSYNC;
 137 #if ANOMALY_05000125
 138         STI R2;
 139 #endif
 140
 141         /* Initialise General-Purpose I/O Modules on BF537 */
 142         /* Rev 0.0 Anomaly 05000212 - PORTx_FER,
 143          * PORT_MUX Registers Do Not accept "writes" correctly:
 144          */
 145         p0.h = hi(BFIN_PORT_MUX);
 146         p0.l = lo(BFIN_PORT_MUX);
 147 #if ANOMALY_05000212
 148         R0.L = W[P0]; /* Read */
 149         SSYNC;
 150 #endif
 151         R0 = (PGDE_UART | PFTE_UART)(Z);
 152 #if ANOMALY_05000212
 153         W[P0] = R0.L; /* Write */
 154         SSYNC;
 155 #endif
 156         W[P0] = R0.L; /* Enable both UARTS */
 157         SSYNC;
 158
 159         p0.h = hi(PORTF_FER);
 160         p0.l = lo(PORTF_FER);
 161 #if ANOMALY_05000212
 162         R0.L = W[P0]; /* Read */
 163         SSYNC;
 164 #endif
 165         R0 = 0x000F(Z);
 166 #if ANOMALY_05000212
 167         W[P0] = R0.L; /* Write */
 168         SSYNC;
 169 #endif
 170         /* Enable peripheral function of PORTF for UART0 and UART1 */
 171         W[P0] = R0.L;
 172         SSYNC;
 173
 174 #if !defined(CONFIG_BF534)
 175         p0.h = hi(EMAC_SYSTAT);
 176         p0.l = lo(EMAC_SYSTAT);
 177         R0.h = 0xFFFF; /* Clear EMAC Interrupt Status bits */
 178         R0.l = 0xFFFF;
 179         [P0] = R0;
 180         SSYNC;
 181 #endif
 182
 183 #ifdef CONFIG_BF537_PORT_H
 184         p0.h = hi(PORTH_FER);
 185         p0.l = lo(PORTH_FER);
 186         R0.L = W[P0]; /* Read */
 187         SSYNC;
 188         R0 = 0x0000;
 189         W[P0] = R0.L; /* Write */
 190         SSYNC;
 191         W[P0] = R0.L; /* Disable peripheral function of PORTH */
 192         SSYNC;
 193 #endif
 194
 195         /* Initialise UART - when booting from u-boot, the UART is not disabled
 196          * so if we dont initalize here, our serial console gets hosed */
 197         p0.h = hi(UART_LCR);
 198         p0.l = lo(UART_LCR);
 199         r0 = 0x0(Z);
 200         w[p0] = r0.L;   /* To enable DLL writes */
 201         ssync;
 202
 203         p0.h = hi(UART_DLL);
 204         p0.l = lo(UART_DLL);
 205         r0 = 0x0(Z);
 206         w[p0] = r0.L;
 207         ssync;
 208
 209         p0.h = hi(UART_DLH);
 210         p0.l = lo(UART_DLH);
 211         r0 = 0x00(Z);
 212         w[p0] = r0.L;
 213         ssync;
 214
 215         p0.h = hi(UART_GCTL);
 216         p0.l = lo(UART_GCTL);
 217         r0 = 0x0(Z);
 218         w[p0] = r0.L;   /* To enable UART clock */
 219         ssync;
 220
 221         /* Initialize stack pointer */
 222         sp.l = lo(INITIAL_STACK);
 223         sp.h = hi(INITIAL_STACK);
 224         fp = sp;
 225         usp = sp;
 226
 227 #ifdef CONFIG_EARLY_PRINTK
 228         SP += -12;
 229         call _init_early_exception_vectors;
 230         SP += 12;
 231 #endif
 232
 233         /* Put The Code for PLL Programming and SDRAM Programming in L1 ISRAM */
 234         call _bf53x_relocate_l1_mem;
 235 #if CONFIG_BFIN_KERNEL_CLOCK
 236         call _start_dma_code;
 237 #endif
 238
 239         /* Code for initializing Async memory banks */
 240
 241         p2.h = hi(EBIU_AMBCTL1);
 242         p2.l = lo(EBIU_AMBCTL1);
 243         r0.h = hi(AMBCTL1VAL);
 244         r0.l = lo(AMBCTL1VAL);
 245         [p2] = r0;
 246         ssync;
 247
 248         p2.h = hi(EBIU_AMBCTL0);
 249         p2.l = lo(EBIU_AMBCTL0);
 250         r0.h = hi(AMBCTL0VAL);
 251         r0.l = lo(AMBCTL0VAL);
 252         [p2] = r0;
 253         ssync;
 254
 255         p2.h = hi(EBIU_AMGCTL);
 256         p2.l = lo(EBIU_AMGCTL);
 257         r0 = AMGCTLVAL;
 258         w[p2] = r0;
 259         ssync;
 260
 261         /* This section keeps the processor in supervisor mode
 262          * during kernel boot.  Switches to user mode at end of boot.
 263          * See page 3-9 of Hardware Reference manual for documentation.
 264          */
 265
 266         /* EVT15 = _real_start */
 267
 268         p0.l = lo(EVT15);
 269         p0.h = hi(EVT15);
 270         p1.l = _real_start;
 271         p1.h = _real_start;
 272         [p0] = p1;
 273         csync;
 274
 275         p0.l = lo(IMASK);
 276         p0.h = hi(IMASK);
 277         p1.l = IMASK_IVG15;
 278         p1.h = 0x0;
 279         [p0] = p1;
 280         csync;
 281
 282         raise 15;
 283         p0.l = .LWAIT_HERE;
 284         p0.h = .LWAIT_HERE;
 285         reti = p0;
 286 #if ANOMALY_05000281
 287         nop; nop; nop;
 288 #endif
 289         rti;
 290
 291 .LWAIT_HERE:
 292         jump .LWAIT_HERE;
 293 ENDPROC(__start)
 294
 295 ENTRY(_real_start)
 296         [ -- sp ] = reti;
 297         p0.l = lo(WDOG_CTL);
 298         p0.h = hi(WDOG_CTL);
 299         r0 = 0xAD6(z);
 300         w[p0] = r0;     /* watchdog off for now */
 301         ssync;
 302
 303         /* Code update for BSS size == 0
 304          * Zero out the bss region.
 305          */
 306
 307         p1.l = ___bss_start;
 308         p1.h = ___bss_start;
 309         p2.l = ___bss_stop;
 310         p2.h = ___bss_stop;
 311         r0 = 0;
 312         p2 -= p1;
 313         lsetup (.L_clear_bss, .L_clear_bss) lc0 = p2;
 314 .L_clear_bss:
 315         B[p1++] = r0;
 316
 317         /* In case there is a NULL pointer reference
 318          * Zero out region before stext
 319          */
 320
 321         p1.l = 0x0;
 322         p1.h = 0x0;
 323         r0.l = __stext;
 324         r0.h = __stext;
 325         r0 = r0 >> 1;
 326         p2 = r0;
 327         r0 = 0;
 328         lsetup (.L_clear_zero, .L_clear_zero) lc0 = p2;
 329 .L_clear_zero:
 330         W[p1++] = r0;
 331
 332         /* pass the uboot arguments to the global value command line */
 333         R0 = R7;
 334         call _cmdline_init;
 335
 336         p1.l = __rambase;
 337         p1.h = __rambase;
 338         r0.l = __sdata;
 339         r0.h = __sdata;
 340         [p1] = r0;
 341
 342         p1.l = __ramstart;
 343         p1.h = __ramstart;
 344         p3.l = ___bss_stop;
 345         p3.h = ___bss_stop;
 346
 347         r1 = p3;
 348         [p1] = r1;
 349
 350         /*
 351          * load the current thread pointer and stack
 352          */
 353         r1.l = _init_thread_union;
 354         r1.h = _init_thread_union;
 355
 356         r2.l = 0x2000;
 357         r2.h = 0x0000;
 358         r1 = r1 + r2;
 359         sp = r1;
 360         usp = sp;
 361         fp = sp;
 362         jump.l _start_kernel;
 363 ENDPROC(_real_start)
 364
 365 __FINIT
 366
 367 .section .l1.text
 368 #if CONFIG_BFIN_KERNEL_CLOCK
 369 ENTRY(_start_dma_code)
 370
 371         /* Enable PHY CLK buffer output */
 372         p0.h = hi(VR_CTL);
 373         p0.l = lo(VR_CTL);
 374         r0.l = w[p0];
 375         bitset(r0, 14);
 376         w[p0] = r0.l;
 377         ssync;
 378
 379         p0.h = hi(SIC_IWR);
 380         p0.l = lo(SIC_IWR);
 381         r0.l = 0x1;
 382         r0.h = 0x0;
 383         [p0] = r0;
 384         SSYNC;
 385
 386         /*
 387          *  Set PLL_CTL
 388          *   - [14:09] = MSEL[5:0] : CLKIN / VCO multiplication factors
 389          *   - [8]     = BYPASS    : BYPASS the PLL, run CLKIN into CCLK/SCLK
 390          *   - [7]     = output delay (add 200ps of delay to mem signals)
 391          *   - [6]     = input delay (add 200ps of input delay to mem signals)
 392          *   - [5]     = PDWN      : 1=All Clocks off
 393          *   - [3]     = STOPCK    : 1=Core Clock off
 394          *   - [1]     = PLL_OFF   : 1=Disable Power to PLL
 395          *   - [0]     = DF        : 1=Pass CLKIN/2 to PLL / 0=Pass CLKIN to PLL
 396          *   all other bits set to zero
 397          */
 398
 399         p0.h = hi(PLL_LOCKCNT);
 400         p0.l = lo(PLL_LOCKCNT);
 401         r0 = 0x300(Z);
 402         w[p0] = r0.l;
 403         ssync;
 404
 405         P2.H = hi(EBIU_SDGCTL);
 406         P2.L = lo(EBIU_SDGCTL);
 407         R0 = [P2];
 408         BITSET (R0, 24);
 409         [P2] = R0;
 410         SSYNC;
 411
 412         r0 = CONFIG_VCO_MULT & 63;       /* Load the VCO multiplier         */
 413         r0 = r0 << 9;                    /* Shift it over,                  */
 414         r1 = CLKIN_HALF;                 /* Do we need to divide CLKIN by 2?*/
 415         r0 = r1 | r0;
 416         r1 = PLL_BYPASS;                 /* Bypass the PLL?                 */
 417         r1 = r1 << 8;                    /* Shift it over                   */
 418         r0 = r1 | r0;                    /* add them all together           */
 419
 420         p0.h = hi(PLL_CTL);
 421         p0.l = lo(PLL_CTL);              /* Load the address                */
 422         cli r2;                          /* Disable interrupts              */
 423         ssync;
 424         w[p0] = r0.l;                    /* Set the value                   */
 425         idle;                            /* Wait for the PLL to stablize    */
 426         sti r2;                          /* Enable interrupts               */
 427
 428 .Lcheck_again:
 429         p0.h = hi(PLL_STAT);
 430         p0.l = lo(PLL_STAT);
 431         R0 = W[P0](Z);
 432         CC = BITTST(R0,5);
 433         if ! CC jump .Lcheck_again;
 434
 435         /* Configure SCLK & CCLK Dividers */
 436         r0 = (CONFIG_CCLK_ACT_DIV | CONFIG_SCLK_DIV);
 437         p0.h = hi(PLL_DIV);
 438         p0.l = lo(PLL_DIV);
 439         w[p0] = r0.l;
 440         ssync;
 441
 442         p0.l = lo(EBIU_SDRRC);
 443         p0.h = hi(EBIU_SDRRC);
 444         r0 = mem_SDRRC;
 445         w[p0] = r0.l;
 446         ssync;
 447
 448         p0.l = LO(EBIU_SDBCTL);
 449         p0.h = HI(EBIU_SDBCTL);     /* SDRAM Memory Bank Control Register */
 450         r0 = mem_SDBCTL;
 451         w[p0] = r0.l;
 452         ssync;
 453
 454         P2.H = hi(EBIU_SDGCTL);
 455         P2.L = lo(EBIU_SDGCTL);
 456         R0 = [P2];
 457         BITCLR (R0, 24);
 458         p0.h = hi(EBIU_SDSTAT);
 459         p0.l = lo(EBIU_SDSTAT);
 460         r2.l = w[p0];
 461         cc = bittst(r2,3);
 462         if !cc jump .Lskip;
 463         NOP;
 464         BITSET (R0, 23);
 465 .Lskip:
 466         [P2] = R0;
 467         SSYNC;
 468
 469         R0.L = lo(mem_SDGCTL);
 470         R0.H = hi(mem_SDGCTL);
 471         R1 = [p2];
 472         R1 = R1 | R0;
 473         [P2] = R1;
 474         SSYNC;
 475
 476         p0.h = hi(SIC_IWR);
 477         p0.l = lo(SIC_IWR);
 478         r0.l = lo(IWR_ENABLE_ALL);
 479         r0.h = hi(IWR_ENABLE_ALL);
 480         [p0] = r0;
 481         SSYNC;
 482
 483         RTS;
 484 ENDPROC(_start_dma_code)
 485 #endif /* CONFIG_BFIN_KERNEL_CLOCK */
 486
 487 .data
 488
 489 /*
 490  * Set up the usable of RAM stuff. Size of RAM is determined then
 491  * an initial stack set up at the end.
 492  */
 493
 494 .align 4
 495 __rambase:
 496 .long   0
 497 __ramstart:
 498 .long   0
 499 __ramend:
 500 .long   0