arch/arm/kernel/entry-armv.S

   1 /*
   2  *  linux/arch/arm/kernel/entry-armv.S
   3  *
   4  *  Copyright (C) 1996,1997,1998 Russell King.
   5  *  ARM700 fix by Matthew Godbolt (linux-user@willothewisp.demon.co.uk)
   6  *  nommu support by Hyok S. Choi (hyok.choi@samsung.com)
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License version 2 as
  10  * published by the Free Software Foundation.
  11  *
  12  *  Low-level vector interface routines
  13  *
  14  *  Note:  there is a StrongARM bug in the STMIA rn, {regs}^ instruction
  15  *  that causes it to save wrong values...  Be aware!
  16  */
  17
  18 #include <asm/memory.h>
  19 #include <asm/glue-df.h>
  20 #include <asm/glue-pf.h>
  21 #include <asm/vfpmacros.h>
  22 #include <mach/entry-macro.S>
  23 #include <asm/thread_notify.h>
  24 #include <asm/unwind.h>
  25 #include <asm/unistd.h>
  26 #include <asm/tls.h>
  27
  28 #include "entry-header.S"
  29 #include <asm/entry-macro-multi.S>
  30
  31 /*
  32  * Interrupt handling.  Preserves r7, r8, r9
  33  */
  34         .macro  irq_handler
  35 #ifdef CONFIG_MULTI_IRQ_HANDLER
  36         ldr     r5, =handle_arch_irq
  37         mov     r0, sp
  38         ldr     r5, [r5]
  39         adr     lr, BSYM(9997f)
  40         teq     r5, #0
  41         movne   pc, r5
  42 #endif
  43         arch_irq_handler_default
  44 9997:
  45         .endm
  46
  47         .macro  pabt_helper
  48         @ PABORT handler takes fault address in r4
  49 #ifdef MULTI_PABORT
  50         ldr     ip, .LCprocfns
  51         mov     lr, pc
  52         ldr     pc, [ip, #PROCESSOR_PABT_FUNC]
  53 #else
  54         bl      CPU_PABORT_HANDLER
  55 #endif
  56         .endm
  57
  58         .macro  dabt_helper
  59         mov     r2, r4
  60         mov     r3, r5
  61
  62         @
  63         @ Call the processor-specific abort handler:
  64         @
  65         @  r2 - aborted context pc
  66         @  r3 - aborted context cpsr
  67         @
  68         @ The abort handler must return the aborted address in r0, and
  69         @ the fault status register in r1.  r9 must be preserved.
  70         @
  71 #ifdef MULTI_DABORT
  72         ldr     ip, .LCprocfns
  73         mov     lr, pc
  74         ldr     pc, [ip, #PROCESSOR_DABT_FUNC]
  75 #else
  76         bl      CPU_DABORT_HANDLER
  77 #endif
  78         .endm
  79
  80 #ifdef CONFIG_KPROBES
  81         .section        .kprobes.text,"ax",%progbits
  82 #else
  83         .text
  84 #endif
  85
  86 /*
  87  * Invalid mode handlers
  88  */
  89         .macro  inv_entry, reason
  90         sub     sp, sp, #S_FRAME_SIZE
  91  ARM(   stmib   sp, {r1 - lr}           )
  92  THUMB( stmia   sp, {r0 - r12}          )
  93  THUMB( str     sp, [sp, #S_SP]         )
  94  THUMB( str     lr, [sp, #S_LR]         )
  95         mov     r1, #\reason
  96         .endm
  97
  98 __pabt_invalid:
  99         inv_entry BAD_PREFETCH
 100         b       common_invalid
 101 ENDPROC(__pabt_invalid)
 102
 103 __dabt_invalid:
 104         inv_entry BAD_DATA
 105         b       common_invalid
 106 ENDPROC(__dabt_invalid)
 107
 108 __irq_invalid:
 109         inv_entry BAD_IRQ
 110         b       common_invalid
 111 ENDPROC(__irq_invalid)
 112
 113 __und_invalid:
 114         inv_entry BAD_UNDEFINSTR
 115
 116         @
 117         @ XXX fall through to common_invalid
 118         @
 119
 120 @
 121 @ common_invalid - generic code for failed exception (re-entrant version of handlers)
 122 @
 123 common_invalid:
 124         zero_fp
 125
 126         ldmia   r0, {r4 - r6}
 127         add     r0, sp, #S_PC           @ here for interlock avoidance
 128         mov     r7, #-1                 @  ""   ""    ""        ""
 129         str     r4, [sp]                @ save preserved r0
 130         stmia   r0, {r5 - r7}           @ lr_<exception>,
 131                                         @ cpsr_<exception>, "old_r0"
 132
 133         mov     r0, sp
 134         b       bad_mode
 135 ENDPROC(__und_invalid)
 136
 137 /*
 138  * SVC mode handlers
 139  */
 140
 141 #if defined(CONFIG_AEABI) && (__LINUX_ARM_ARCH__ >= 5)
 142 #define SPFIX(code...) code
 143 #else
 144 #define SPFIX(code...)
 145 #endif
 146
 147         .macro  svc_entry, stack_hole=0
 148  UNWIND(.fnstart                )
 149  UNWIND(.save {r0 - pc}         )
 150         sub     sp, sp, #(S_FRAME_SIZE + \stack_hole - 4)
 151 #ifdef CONFIG_THUMB2_KERNEL
 152  SPFIX( str     r0, [sp]        )       @ temporarily saved
 153  SPFIX( mov     r0, sp          )
 154  SPFIX( tst     r0, #4          )       @ test original stack alignment
 155  SPFIX( ldr     r0, [sp]        )       @ restored
 156 #else
 157  SPFIX( tst     sp, #4          )
 158 #endif
 159  SPFIX( subeq   sp, sp, #4      )
 160         stmia   sp, {r1 - r12}
 161
 162         ldmia   r0, {r3 - r5}
 163         add     r7, sp, #S_SP - 4       @ here for interlock avoidance
 164         mov     r6, #-1                 @  ""  ""      ""       ""
 165         add     r2, sp, #(S_FRAME_SIZE + \stack_hole - 4)
 166  SPFIX( addeq   r2, r2, #4      )
 167         str     r3, [sp, #-4]!          @ save the "real" r0 copied
 168                                         @ from the exception stack
 169
 170         mov     r3, lr
 171
 172         @
 173         @ We are now ready to fill in the remaining blanks on the stack:
 174         @
 175         @  r2 - sp_svc
 176         @  r3 - lr_svc
 177         @  r4 - lr_<exception>, already fixed up for correct return/restart
 178         @  r5 - spsr_<exception>
 179         @  r6 - orig_r0 (see pt_regs definition in ptrace.h)
 180         @
 181         stmia   r7, {r2 - r6}
 182         .endm
 183
 184         .align  5
 185 __dabt_svc:
 186         svc_entry
 187
 188         @
 189         @ get ready to re-enable interrupts if appropriate
 190         @
 191         mrs     r9, cpsr
 192         tst     r5, #PSR_I_BIT
 193         biceq   r9, r9, #PSR_I_BIT
 194
 195         dabt_helper
 196
 197         @
 198         @ set desired IRQ state, then call main handler
 199         @
 200         debug_entry r1
 201         msr     cpsr_c, r9
 202         mov     r2, sp
 203         bl      do_DataAbort
 204
 205         @
 206         @ IRQs off again before pulling preserved data off the stack
 207         @
 208         disable_irq_notrace
 209
 210         @
 211         @ restore SPSR and restart the instruction
 212         @
 213         ldr     r5, [sp, #S_PSR]
 214         svc_exit r5                             @ return from exception
 215  UNWIND(.fnend          )
 216 ENDPROC(__dabt_svc)
 217
 218         .align  5
 219 __irq_svc:
 220         svc_entry
 221
 222 #ifdef CONFIG_TRACE_IRQFLAGS
 223         bl      trace_hardirqs_off
 224 #endif
 225
 226         irq_handler
 227
 228 #ifdef CONFIG_PREEMPT
 229         get_thread_info tsk
 230         ldr     r8, [tsk, #TI_PREEMPT]          @ get preempt count
 231         ldr     r0, [tsk, #TI_FLAGS]            @ get flags
 232         teq     r8, #0                          @ if preempt count != 0
 233         movne   r0, #0                          @ force flags to 0
 234         tst     r0, #_TIF_NEED_RESCHED
 235         blne    svc_preempt
 236 #endif
 237         ldr     r5, [sp, #S_PSR]
 238 #ifdef CONFIG_TRACE_IRQFLAGS
 239         @ The parent context IRQs must have been enabled to get here in
 240         @ the first place, so there's no point checking the PSR I bit.
 241         bl      trace_hardirqs_on
 242 #endif
 243         svc_exit r5                             @ return from exception
 244  UNWIND(.fnend          )
 245 ENDPROC(__irq_svc)
 246
 247         .ltorg
 248
 249 #ifdef CONFIG_PREEMPT
 250 svc_preempt:
 251         mov     r8, lr
 252 1:      bl      preempt_schedule_irq            @ irq en/disable is done inside
 253         ldr     r0, [tsk, #TI_FLAGS]            @ get new tasks TI_FLAGS
 254         tst     r0, #_TIF_NEED_RESCHED
 255         moveq   pc, r8                          @ go again
 256         b       1b
 257 #endif
 258
 259         .align  5
 260 __und_svc:
 261 #ifdef CONFIG_KPROBES
 262         @ If a kprobe is about to simulate a "stmdb sp..." instruction,
 263         @ it obviously needs free stack space which then will belong to
 264         @ the saved context.
 265         svc_entry 64
 266 #else
 267         svc_entry
 268 #endif
 269
 270         @
 271         @ call emulation code, which returns using r9 if it has emulated
 272         @ the instruction, or the more conventional lr if we are to treat
 273         @ this as a real undefined instruction
 274         @
 275         @  r0 - instruction
 276         @
 277 #ifndef CONFIG_THUMB2_KERNEL
 278         ldr     r0, [r4, #-4]
 279 #else
 280         ldrh    r0, [r4, #-2]                   @ Thumb instruction at LR - 2
 281         and     r9, r0, #0xf800
 282         cmp     r9, #0xe800                     @ 32-bit instruction if xx >= 0
 283         ldrhhs  r9, [r4]                        @ bottom 16 bits
 284         orrhs   r0, r9, r0, lsl #16
 285 #endif
 286         adr     r9, BSYM(1f)
 287         mov     r2, r4
 288         bl      call_fpe
 289
 290         mov     r0, sp                          @ struct pt_regs *regs
 291         bl      do_undefinstr
 292
 293         @
 294         @ IRQs off again before pulling preserved data off the stack
 295         @
 296 1:      disable_irq_notrace
 297
 298         @
 299         @ restore SPSR and restart the instruction
 300         @
 301         ldr     r5, [sp, #S_PSR]                @ Get SVC cpsr
 302         svc_exit r5                             @ return from exception
 303  UNWIND(.fnend          )
 304 ENDPROC(__und_svc)
 305
 306         .align  5
 307 __pabt_svc:
 308         svc_entry
 309
 310         @
 311         @ re-enable interrupts if appropriate
 312         @
 313         mrs     r9, cpsr
 314         tst     r5, #PSR_I_BIT
 315         biceq   r9, r9, #PSR_I_BIT
 316
 317         pabt_helper
 318         debug_entry r1
 319         msr     cpsr_c, r9                      @ Maybe enable interrupts
 320         mov     r2, sp                          @ regs
 321         bl      do_PrefetchAbort                @ call abort handler
 322
 323         @
 324         @ IRQs off again before pulling preserved data off the stack
 325         @
 326         disable_irq_notrace
 327
 328         @
 329         @ restore SPSR and restart the instruction
 330         @
 331         ldr     r5, [sp, #S_PSR]
 332         svc_exit r5                             @ return from exception
 333  UNWIND(.fnend          )
 334 ENDPROC(__pabt_svc)
 335
 336         .align  5
 337 .LCcralign:
 338         .word   cr_alignment
 339 #ifdef MULTI_DABORT
 340 .LCprocfns:
 341         .word   processor
 342 #endif
 343 .LCfp:
 344         .word   fp_enter
 345
 346 /*
 347  * User mode handlers
 348  *
 349  * EABI note: sp_svc is always 64-bit aligned here, so should S_FRAME_SIZE
 350  */
 351
 352 #if defined(CONFIG_AEABI) && (__LINUX_ARM_ARCH__ >= 5) && (S_FRAME_SIZE & 7)
 353 #error "sizeof(struct pt_regs) must be a multiple of 8"
 354 #endif
 355
 356         .macro  usr_entry
 357  UNWIND(.fnstart        )
 358  UNWIND(.cantunwind     )       @ don't unwind the user space
 359         sub     sp, sp, #S_FRAME_SIZE
 360  ARM(   stmib   sp, {r1 - r12}  )
 361  THUMB( stmia   sp, {r0 - r12}  )
 362
 363         ldmia   r0, {r3 - r5}
 364         add     r0, sp, #S_PC           @ here for interlock avoidance
 365         mov     r6, #-1                 @  ""  ""     ""        ""
 366
 367         str     r3, [sp]                @ save the "real" r0 copied
 368                                         @ from the exception stack
 369
 370         @
 371         @ We are now ready to fill in the remaining blanks on the stack:
 372         @
 373         @  r4 - lr_<exception>, already fixed up for correct return/restart
 374         @  r5 - spsr_<exception>
 375         @  r6 - orig_r0 (see pt_regs definition in ptrace.h)
 376         @
 377         @ Also, separately save sp_usr and lr_usr
 378         @
 379         stmia   r0, {r4 - r6}
 380  ARM(   stmdb   r0, {sp, lr}^                   )
 381  THUMB( store_user_sp_lr r0, r1, S_SP - S_PC    )
 382
 383         @
 384         @ Enable the alignment trap while in kernel mode
 385         @
 386         alignment_trap r0
 387
 388         @
 389         @ Clear FP to mark the first stack frame
 390         @
 391         zero_fp
 392         .endm
 393
 394         .macro  kuser_cmpxchg_check
 395 #if __LINUX_ARM_ARCH__ < 6 && !defined(CONFIG_NEEDS_SYSCALL_FOR_CMPXCHG)
 396 #ifndef CONFIG_MMU
 397 #warning "NPTL on non MMU needs fixing"
 398 #else
 399         @ Make sure our user space atomic helper is restarted
 400         @ if it was interrupted in a critical region.  Here we
 401         @ perform a quick test inline since it should be false
 402         @ 99.9999% of the time.  The rest is done out of line.
 403         cmp     r4, #TASK_SIZE
 404         blhs    kuser_cmpxchg_fixup
 405 #endif
 406 #endif
 407         .endm
 408
 409         .align  5
 410 __dabt_usr:
 411         usr_entry
 412         kuser_cmpxchg_check
 413         dabt_helper
 414
 415         @
 416         @ IRQs on, then call the main handler
 417         @
 418         debug_entry r1
 419         enable_irq
 420         mov     r2, sp
 421         adr     lr, BSYM(ret_from_exception)
 422         b       do_DataAbort
 423  UNWIND(.fnend          )
 424 ENDPROC(__dabt_usr)
 425
 426         .align  5
 427 __irq_usr:
 428         usr_entry
 429         kuser_cmpxchg_check
 430
 431 #ifdef CONFIG_IRQSOFF_TRACER
 432         bl      trace_hardirqs_off
 433 #endif
 434
 435         irq_handler
 436         get_thread_info tsk
 437         mov     why, #0
 438         b       ret_to_user_from_irq
 439  UNWIND(.fnend          )
 440 ENDPROC(__irq_usr)
 441
 442         .ltorg
 443
 444         .align  5
 445 __und_usr:
 446         usr_entry
 447         mov     r2, r4
 448         mov     r3, r5
 449
 450         @
 451         @ fall through to the emulation code, which returns using r9 if
 452         @ it has emulated the instruction, or the more conventional lr
 453         @ if we are to treat this as a real undefined instruction
 454         @
 455         @  r0 - instruction
 456         @
 457         adr     r9, BSYM(ret_from_exception)
 458         adr     lr, BSYM(__und_usr_unknown)
 459         tst     r3, #PSR_T_BIT                  @ Thumb mode?
 460         itet    eq                              @ explicit IT needed for the 1f label
 461         subeq   r4, r2, #4                      @ ARM instr at LR - 4
 462         subne   r4, r2, #2                      @ Thumb instr at LR - 2
 463 1:      ldreqt  r0, [r4]
 464 #ifdef CONFIG_CPU_ENDIAN_BE8
 465         reveq   r0, r0                          @ little endian instruction
 466 #endif
 467         beq     call_fpe
 468         @ Thumb instruction
 469 #if __LINUX_ARM_ARCH__ >= 7
 470 2:
 471  ARM(   ldrht   r5, [r4], #2    )
 472  THUMB( ldrht   r5, [r4]        )
 473  THUMB( add     r4, r4, #2      )
 474         and     r0, r5, #0xf800                 @ mask bits 111x x... .... ....
 475         cmp     r0, #0xe800                     @ 32bit instruction if xx != 0
 476         blo     __und_usr_unknown
 477 3:      ldrht   r0, [r4]
 478         add     r2, r2, #2                      @ r2 is PC + 2, make it PC + 4
 479         orr     r0, r0, r5, lsl #16
 480 #else
 481         b       __und_usr_unknown
 482 #endif
 483  UNWIND(.fnend          )
 484 ENDPROC(__und_usr)
 485
 486         @
 487         @ fallthrough to call_fpe
 488         @
 489
 490 /*
 491  * The out of line fixup for the ldrt above.
 492  */
 493         .pushsection .fixup, "ax"
 494 4:      mov     pc, r9
 495         .popsection
 496         .pushsection __ex_table,"a"
 497         .long   1b, 4b
 498 #if __LINUX_ARM_ARCH__ >= 7
 499         .long   2b, 4b
 500         .long   3b, 4b
 501 #endif
 502         .popsection
 503
 504 /*
 505  * Check whether the instruction is a co-processor instruction.
 506  * If yes, we need to call the relevant co-processor handler.
 507  *
 508  * Note that we don't do a full check here for the co-processor
 509  * instructions; all instructions with bit 27 set are well
 510  * defined.  The only instructions that should fault are the
 511  * co-processor instructions.  However, we have to watch out
 512  * for the ARM6/ARM7 SWI bug.
 513  *
 514  * NEON is a special case that has to be handled here. Not all
 515  * NEON instructions are co-processor instructions, so we have
 516  * to make a special case of checking for them. Plus, there's
 517  * five groups of them, so we have a table of mask/opcode pairs
 518  * to check against, and if any match then we branch off into the
 519  * NEON handler code.
 520  *
 521  * Emulators may wish to make use of the following registers:
 522  *  r0  = instruction opcode.
 523  *  r2  = PC+4
 524  *  r9  = normal "successful" return address
 525  *  r10 = this threads thread_info structure.
 526  *  lr  = unrecognised instruction return address
 527  */
 528         @
 529         @ Fall-through from Thumb-2 __und_usr
 530         @
 531 #ifdef CONFIG_NEON
 532         adr     r6, .LCneon_thumb_opcodes
 533         b       2f
 534 #endif
 535 call_fpe:
 536 #ifdef CONFIG_NEON
 537         adr     r6, .LCneon_arm_opcodes
 538 2:
 539         ldr     r7, [r6], #4                    @ mask value
 540         cmp     r7, #0                          @ end mask?
 541         beq     1f
 542         and     r8, r0, r7
 543         ldr     r7, [r6], #4                    @ opcode bits matching in mask
 544         cmp     r8, r7                          @ NEON instruction?
 545         bne     2b
 546         get_thread_info r10
 547         mov     r7, #1
 548         strb    r7, [r10, #TI_USED_CP + 10]     @ mark CP#10 as used
 549         strb    r7, [r10, #TI_USED_CP + 11]     @ mark CP#11 as used
 550         b       do_vfp                          @ let VFP handler handle this
 551 1:
 552 #endif
 553         tst     r0, #0x08000000                 @ only CDP/CPRT/LDC/STC have bit 27
 554         tstne   r0, #0x04000000                 @ bit 26 set on both ARM and Thumb-2
 555 #if defined(CONFIG_CPU_ARM610) || defined(CONFIG_CPU_ARM710)
 556         and     r8, r0, #0x0f000000             @ mask out op-code bits
 557         teqne   r8, #0x0f000000                 @ SWI (ARM6/7 bug)?
 558 #endif
 559         moveq   pc, lr
 560         get_thread_info r10                     @ get current thread
 561         and     r8, r0, #0x00000f00             @ mask out CP number
 562  THUMB( lsr     r8, r8, #8              )
 563         mov     r7, #1
 564         add     r6, r10, #TI_USED_CP
 565  ARM(   strb    r7, [r6, r8, lsr #8]    )       @ set appropriate used_cp[]
 566  THUMB( strb    r7, [r6, r8]            )       @ set appropriate used_cp[]
 567 #ifdef CONFIG_IWMMXT
 568         @ Test if we need to give access to iWMMXt coprocessors
 569         ldr     r5, [r10, #TI_FLAGS]
 570         rsbs    r7, r8, #(1 << 8)               @ CP 0 or 1 only
 571         movcss  r7, r5, lsr #(TIF_USING_IWMMXT + 1)
 572         bcs     iwmmxt_task_enable
 573 #endif
 574  ARM(   add     pc, pc, r8, lsr #6      )
 575  THUMB( lsl     r8, r8, #2              )
 576  THUMB( add     pc, r8                  )
 577         nop
 578
 579         movw_pc lr                              @ CP#0
 580         W(b)    do_fpe                          @ CP#1 (FPE)
 581         W(b)    do_fpe                          @ CP#2 (FPE)
 582         movw_pc lr                              @ CP#3
 583 #ifdef CONFIG_CRUNCH
 584         b       crunch_task_enable              @ CP#4 (MaverickCrunch)
 585         b       crunch_task_enable              @ CP#5 (MaverickCrunch)
 586         b       crunch_task_enable              @ CP#6 (MaverickCrunch)
 587 #else
 588         movw_pc lr                              @ CP#4
 589         movw_pc lr                              @ CP#5
 590         movw_pc lr                              @ CP#6
 591 #endif
 592         movw_pc lr                              @ CP#7
 593         movw_pc lr                              @ CP#8
 594         movw_pc lr                              @ CP#9
 595 #ifdef CONFIG_VFP
 596         W(b)    do_vfp                          @ CP#10 (VFP)
 597         W(b)    do_vfp                          @ CP#11 (VFP)
 598 #else
 599         movw_pc lr                              @ CP#10 (VFP)
 600         movw_pc lr                              @ CP#11 (VFP)
 601 #endif
 602         movw_pc lr                              @ CP#12
 603         movw_pc lr                              @ CP#13
 604         movw_pc lr                              @ CP#14 (Debug)
 605         movw_pc lr                              @ CP#15 (Control)
 606
 607 #ifdef CONFIG_NEON
 608         .align  6
 609
 610 .LCneon_arm_opcodes:
 611         .word   0xfe000000                      @ mask
 612         .word   0xf2000000                      @ opcode
 613
 614         .word   0xff100000                      @ mask
 615         .word   0xf4000000                      @ opcode
 616
 617         .word   0x00000000                      @ mask
 618         .word   0x00000000                      @ opcode
 619
 620 .LCneon_thumb_opcodes:
 621         .word   0xef000000                      @ mask
 622         .word   0xef000000                      @ opcode
 623
 624         .word   0xff100000                      @ mask
 625         .word   0xf9000000                      @ opcode
 626
 627         .word   0x00000000                      @ mask
 628         .word   0x00000000                      @ opcode
 629 #endif
 630
 631 do_fpe:
 632         enable_irq
 633         ldr     r4, .LCfp
 634         add     r10, r10, #TI_FPSTATE           @ r10 = workspace
 635         ldr     pc, [r4]                        @ Call FP module USR entry point
 636
 637 /*
 638  * The FP module is called with these registers set:
 639  *  r0  = instruction
 640  *  r2  = PC+4
 641  *  r9  = normal "successful" return address
 642  *  r10 = FP workspace
 643  *  lr  = unrecognised FP instruction return address
 644  */
 645
 646         .pushsection .data
 647 ENTRY(fp_enter)
 648         .word   no_fp
 649         .popsection
 650
 651 ENTRY(no_fp)
 652         mov     pc, lr
 653 ENDPROC(no_fp)
 654
 655 __und_usr_unknown:
 656         enable_irq
 657         mov     r0, sp
 658         adr     lr, BSYM(ret_from_exception)
 659         b       do_undefinstr
 660 ENDPROC(__und_usr_unknown)
 661
 662         .align  5
 663 __pabt_usr:
 664         usr_entry
 665         pabt_helper
 666         debug_entry r1
 667         enable_irq                              @ Enable interrupts
 668         mov     r2, sp                          @ regs
 669         bl      do_PrefetchAbort                @ call abort handler
 670  UNWIND(.fnend          )
 671         /* fall through */
 672 /*
 673  * This is the return code to user mode for abort handlers
 674  */
 675 ENTRY(ret_from_exception)
 676  UNWIND(.fnstart        )
 677  UNWIND(.cantunwind     )
 678         get_thread_info tsk
 679         mov     why, #0
 680         b       ret_to_user
 681  UNWIND(.fnend          )
 682 ENDPROC(__pabt_usr)
 683 ENDPROC(ret_from_exception)
 684
 685 /*
 686  * Register switch for ARMv3 and ARMv4 processors
 687  * r0 = previous task_struct, r1 = previous thread_info, r2 = next thread_info
 688  * previous and next are guaranteed not to be the same.
 689  */
 690 ENTRY(__switch_to)
 691  UNWIND(.fnstart        )
 692  UNWIND(.cantunwind     )
 693         add     ip, r1, #TI_CPU_SAVE
 694         ldr     r3, [r2, #TI_TP_VALUE]
 695  ARM(   stmia   ip!, {r4 - sl, fp, sp, lr} )    @ Store most regs on stack
 696  THUMB( stmia   ip!, {r4 - sl, fp}         )    @ Store most regs on stack
 697  THUMB( str     sp, [ip], #4               )
 698  THUMB( str     lr, [ip], #4               )
 699 #ifdef CONFIG_CPU_USE_DOMAINS
 700         ldr     r6, [r2, #TI_CPU_DOMAIN]
 701 #endif
 702         set_tls r3, r4, r5
 703 #if defined(CONFIG_CC_STACKPROTECTOR) && !defined(CONFIG_SMP)
 704         ldr     r7, [r2, #TI_TASK]
 705         ldr     r8, =__stack_chk_guard
 706         ldr     r7, [r7, #TSK_STACK_CANARY]
 707 #endif
 708 #ifdef CONFIG_CPU_USE_DOMAINS
 709         mcr     p15, 0, r6, c3, c0, 0           @ Set domain register
 710 #endif
 711         mov     r5, r0
 712         add     r4, r2, #TI_CPU_SAVE
 713         ldr     r0, =thread_notify_head
 714         mov     r1, #THREAD_NOTIFY_SWITCH
 715         bl      atomic_notifier_call_chain
 716 #if defined(CONFIG_CC_STACKPROTECTOR) && !defined(CONFIG_SMP)
 717         str     r7, [r8]
 718 #endif
 719  THUMB( mov     ip, r4                     )
 720         mov     r0, r5
 721  ARM(   ldmia   r4, {r4 - sl, fp, sp, pc}  )    @ Load all regs saved previously
 722  THUMB( ldmia   ip!, {r4 - sl, fp}         )    @ Load all regs saved previously
 723  THUMB( ldr     sp, [ip], #4               )
 724  THUMB( ldr     pc, [ip]                   )
 725  UNWIND(.fnend          )
 726 ENDPROC(__switch_to)
 727
 728         __INIT
 729
 730 /*
 731  * User helpers.
 732  *
 733  * These are segment of kernel provided user code reachable from user space
 734  * at a fixed address in kernel memory.  This is used to provide user space
 735  * with some operations which require kernel help because of unimplemented
 736  * native feature and/or instructions in many ARM CPUs. The idea is for
 737  * this code to be executed directly in user mode for best efficiency but
 738  * which is too intimate with the kernel counter part to be left to user
 739  * libraries.  In fact this code might even differ from one CPU to another
 740  * depending on the available  instruction set and restrictions like on
 741  * SMP systems.  In other words, the kernel reserves the right to change
 742  * this code as needed without warning. Only the entry points and their
 743  * results are guaranteed to be stable.
 744  *
 745  * Each segment is 32-byte aligned and will be moved to the top of the high
 746  * vector page.  New segments (if ever needed) must be added in front of
 747  * existing ones.  This mechanism should be used only for things that are
 748  * really small and justified, and not be abused freely.
 749  *
 750  * User space is expected to implement those things inline when optimizing
 751  * for a processor that has the necessary native support, but only if such
 752  * resulting binaries are already to be incompatible with earlier ARM
 753  * processors due to the use of unsupported instructions other than what
 754  * is provided here.  In other words don't make binaries unable to run on
 755  * earlier processors just for the sake of not using these kernel helpers
 756  * if your compiled code is not going to use the new instructions for other
 757  * purpose.
 758  */
 759  THUMB( .arm    )
 760
 761         .macro  usr_ret, reg
 762 #ifdef CONFIG_ARM_THUMB
 763         bx      \reg
 764 #else
 765         mov     pc, \reg
 766 #endif
 767         .endm
 768
 769         .align  5
 770         .globl  __kuser_helper_start
 771 __kuser_helper_start:
 772
 773 /*
 774  * Reference prototype:
 775  *
 776  *      void __kernel_memory_barrier(void)
 777  *
 778  * Input:
 779  *
 780  *      lr = return address
 781  *
 782  * Output:
 783  *
 784  *      none
 785  *
 786  * Clobbered:
 787  *
 788  *      none
 789  *
 790  * Definition and user space usage example:
 791  *
 792  *      typedef void (__kernel_dmb_t)(void);
 793  *      #define __kernel_dmb (*(__kernel_dmb_t *)0xffff0fa0)
 794  *
 795  * Apply any needed memory barrier to preserve consistency with data modified
 796  * manually and __kuser_cmpxchg usage.
 797  *
 798  * This could be used as follows:
 799  *
 800  * #define __kernel_dmb() \
 801  *         asm volatile ( "mov r0, #0xffff0fff; mov lr, pc; sub pc, r0, #95" \
 802  *              : : : "r0", "lr","cc" )
 803  */
 804
 805 __kuser_memory_barrier:                         @ 0xffff0fa0
 806         smp_dmb arm
 807         usr_ret lr
 808
 809         .align  5
 810
 811 /*
 812  * Reference prototype:
 813  *
 814  *      int __kernel_cmpxchg(int oldval, int newval, int *ptr)
 815  *
 816  * Input:
 817  *
 818  *      r0 = oldval
 819  *      r1 = newval
 820  *      r2 = ptr
 821  *      lr = return address
 822  *
 823  * Output:
 824  *
 825  *      r0 = returned value (zero or non-zero)
 826  *      C flag = set if r0 == 0, clear if r0 != 0
 827  *
 828  * Clobbered:
 829  *
 830  *      r3, ip, flags
 831  *
 832  * Definition and user space usage example:
 833  *
 834  *      typedef int (__kernel_cmpxchg_t)(int oldval, int newval, int *ptr);
 835  *      #define __kernel_cmpxchg (*(__kernel_cmpxchg_t *)0xffff0fc0)
 836  *
 837  * Atomically store newval in *ptr if *ptr is equal to oldval for user space.
 838  * Return zero if *ptr was changed or non-zero if no exchange happened.
 839  * The C flag is also set if *ptr was changed to allow for assembly
 840  * optimization in the calling code.
 841  *
 842  * Notes:
 843  *
 844  *    - This routine already includes memory barriers as needed.
 845  *
 846  * For example, a user space atomic_add implementation could look like this:
 847  *
 848  * #define atomic_add(ptr, val) \
 849  *      ({ register unsigned int *__ptr asm("r2") = (ptr); \
 850  *         register unsigned int __result asm("r1"); \
 851  *         asm volatile ( \
 852  *             "1: @ atomic_add\n\t" \
 853  *             "ldr     r0, [r2]\n\t" \
 854  *             "mov     r3, #0xffff0fff\n\t" \
 855  *             "add     lr, pc, #4\n\t" \
 856  *             "add     r1, r0, %2\n\t" \
 857  *             "add     pc, r3, #(0xffff0fc0 - 0xffff0fff)\n\t" \
 858  *             "bcc     1b" \
 859  *             : "=&r" (__result) \
 860  *             : "r" (__ptr), "rIL" (val) \
 861  *             : "r0","r3","ip","lr","cc","memory" ); \
 862  *         __result; })
 863  */
 864
 865 __kuser_cmpxchg:                                @ 0xffff0fc0
 866
 867 #if defined(CONFIG_NEEDS_SYSCALL_FOR_CMPXCHG)
 868
 869         /*
 870          * Poor you.  No fast solution possible...
 871          * The kernel itself must perform the operation.
 872          * A special ghost syscall is used for that (see traps.c).
 873          */
 874         stmfd   sp!, {r7, lr}
 875         ldr     r7, 1f                  @ it's 20 bits
 876         swi     __ARM_NR_cmpxchg
 877         ldmfd   sp!, {r7, pc}
 878 1:      .word   __ARM_NR_cmpxchg
 879
 880 #elif __LINUX_ARM_ARCH__ < 6
 881
 882 #ifdef CONFIG_MMU
 883
 884         /*
 885          * The only thing that can break atomicity in this cmpxchg
 886          * implementation is either an IRQ or a data abort exception
 887          * causing another process/thread to be scheduled in the middle
 888          * of the critical sequence.  To prevent this, code is added to
 889          * the IRQ and data abort exception handlers to set the pc back
 890          * to the beginning of the critical section if it is found to be
 891          * within that critical section (see kuser_cmpxchg_fixup).
 892          */
 893 1:      ldr     r3, [r2]                        @ load current val
 894         subs    r3, r3, r0                      @ compare with oldval
 895 2:      streq   r1, [r2]                        @ store newval if eq
 896         rsbs    r0, r3, #0                      @ set return val and C flag
 897         usr_ret lr
 898
 899         .text
 900 kuser_cmpxchg_fixup:
 901         @ Called from kuser_cmpxchg_check macro.
 902         @ r4 = address of interrupted insn (must be preserved).
 903         @ sp = saved regs. r7 and r8 are clobbered.
 904         @ 1b = first critical insn, 2b = last critical insn.
 905         @ If r4 >= 1b and r4 <= 2b then saved pc_usr is set to 1b.
 906         mov     r7, #0xffff0fff
 907         sub     r7, r7, #(0xffff0fff - (0xffff0fc0 + (1b - __kuser_cmpxchg)))
 908         subs    r8, r4, r7
 909         rsbcss  r8, r8, #(2b - 1b)
 910         strcs   r7, [sp, #S_PC]
 911         mov     pc, lr
 912         .previous
 913
 914 #else
 915 #warning "NPTL on non MMU needs fixing"
 916         mov     r0, #-1
 917         adds    r0, r0, #0
 918         usr_ret lr
 919 #endif
 920
 921 #else
 922
 923         smp_dmb arm
 924 1:      ldrex   r3, [r2]
 925         subs    r3, r3, r0
 926         strexeq r3, r1, [r2]
 927         teqeq   r3, #1
 928         beq     1b
 929         rsbs    r0, r3, #0
 930         /* beware -- each __kuser slot must be 8 instructions max */
 931         ALT_SMP(b       __kuser_memory_barrier)
 932         ALT_UP(usr_ret  lr)
 933
 934 #endif
 935
 936         .align  5
 937
 938 /*
 939  * Reference prototype:
 940  *
 941  *      int __kernel_get_tls(void)
 942  *
 943  * Input:
 944  *
 945  *      lr = return address
 946  *
 947  * Output:
 948  *
 949  *      r0 = TLS value
 950  *
 951  * Clobbered:
 952  *
 953  *      none
 954  *
 955  * Definition and user space usage example:
 956  *
 957  *      typedef int (__kernel_get_tls_t)(void);
 958  *      #define __kernel_get_tls (*(__kernel_get_tls_t *)0xffff0fe0)
 959  *
 960  * Get the TLS value as previously set via the __ARM_NR_set_tls syscall.
 961  *
 962  * This could be used as follows:
 963  *
 964  * #define __kernel_get_tls() \
 965  *      ({ register unsigned int __val asm("r0"); \
 966  *         asm( "mov r0, #0xffff0fff; mov lr, pc; sub pc, r0, #31" \
 967  *              : "=r" (__val) : : "lr","cc" ); \
 968  *         __val; })
 969  */
 970
 971 __kuser_get_tls:                                @ 0xffff0fe0
 972         ldr     r0, [pc, #(16 - 8)]     @ read TLS, set in kuser_get_tls_init
 973         usr_ret lr
 974         mrc     p15, 0, r0, c13, c0, 3  @ 0xffff0fe8 hardware TLS code
 975         .rep    4
 976         .word   0                       @ 0xffff0ff0 software TLS value, then
 977         .endr                           @ pad up to __kuser_helper_version
 978
 979 /*
 980  * Reference declaration:
 981  *
 982  *      extern unsigned int __kernel_helper_version;
 983  *
 984  * Definition and user space usage example:
 985  *
 986  *      #define __kernel_helper_version (*(unsigned int *)0xffff0ffc)
 987  *
 988  * User space may read this to determine the curent number of helpers
 989  * available.
 990  */
 991
 992 __kuser_helper_version:                         @ 0xffff0ffc
 993         .word   ((__kuser_helper_end - __kuser_helper_start) >> 5)
 994
 995         .globl  __kuser_helper_end
 996 __kuser_helper_end:
 997
 998  THUMB( .thumb  )
 999
1000 /*
1001  * Vector stubs.
1002  *
1003  * This code is copied to 0xffff0200 so we can use branches in the
1004  * vectors, rather than ldr's.  Note that this code must not
1005  * exceed 0x300 bytes.
1006  *
1007  * Common stub entry macro:
1008  *   Enter in IRQ mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
1009  *
1010  * SP points to a minimal amount of processor-private memory, the address
1011  * of which is copied into r0 for the mode specific abort handler.
1012  */
1013         .macro  vector_stub, name, mode, correction=0
1014         .align  5
1015
1016 vector_\name:
1017         .if \correction
1018         sub     lr, lr, #\correction
1019         .endif
1020
1021         @
1022         @ Save r0, lr_<exception> (parent PC) and spsr_<exception>
1023         @ (parent CPSR)
1024         @
1025         stmia   sp, {r0, lr}            @ save r0, lr
1026         mrs     lr, spsr
1027         str     lr, [sp, #8]            @ save spsr
1028
1029         @
1030         @ Prepare for SVC32 mode.  IRQs remain disabled.
1031         @
1032         mrs     r0, cpsr
1033         eor     r0, r0, #(\mode ^ SVC_MODE | PSR_ISETSTATE)
1034         msr     spsr_cxsf, r0
1035
1036         @
1037         @ the branch table must immediately follow this code
1038         @
1039         and     lr, lr, #0x0f
1040  THUMB( adr     r0, 1f                  )
1041  THUMB( ldr     lr, [r0, lr, lsl #2]    )
1042         mov     r0, sp
1043  ARM(   ldr     lr, [pc, lr, lsl #2]    )
1044         movs    pc, lr                  @ branch to handler in SVC mode
1045 ENDPROC(vector_\name)
1046
1047         .align  2
1048         @ handler addresses follow this label
1049 1:
1050         .endm
1051
1052         .globl  __stubs_start
1053 __stubs_start:
1054 /*
1055  * Interrupt dispatcher
1056  */
1057         vector_stub     irq, IRQ_MODE, 4
1058
1059         .long   __irq_usr                       @  0  (USR_26 / USR_32)
1060         .long   __irq_invalid                   @  1  (FIQ_26 / FIQ_32)
1061         .long   __irq_invalid                   @  2  (IRQ_26 / IRQ_32)
1062         .long   __irq_svc                       @  3  (SVC_26 / SVC_32)
1063         .long   __irq_invalid                   @  4
1064         .long   __irq_invalid                   @  5
1065         .long   __irq_invalid                   @  6
1066         .long   __irq_invalid                   @  7
1067         .long   __irq_invalid                   @  8
1068         .long   __irq_invalid                   @  9
1069         .long   __irq_invalid                   @  a
1070         .long   __irq_invalid                   @  b
1071         .long   __irq_invalid                   @  c
1072         .long   __irq_invalid                   @  d
1073         .long   __irq_invalid                   @  e
1074         .long   __irq_invalid                   @  f
1075
1076 /*
1077  * Data abort dispatcher
1078  * Enter in ABT mode, spsr = USR CPSR, lr = USR PC
1079  */
1080         vector_stub     dabt, ABT_MODE, 8
1081
1082         .long   __dabt_usr                      @  0  (USR_26 / USR_32)
1083         .long   __dabt_invalid                  @  1  (FIQ_26 / FIQ_32)
1084         .long   __dabt_invalid                  @  2  (IRQ_26 / IRQ_32)
1085         .long   __dabt_svc                      @  3  (SVC_26 / SVC_32)
1086         .long   __dabt_invalid                  @  4
1087         .long   __dabt_invalid                  @  5
1088         .long   __dabt_invalid                  @  6
1089         .long   __dabt_invalid                  @  7
1090         .long   __dabt_invalid                  @  8
1091         .long   __dabt_invalid                  @  9
1092         .long   __dabt_invalid                  @  a
1093         .long   __dabt_invalid                  @  b
1094         .long   __dabt_invalid                  @  c
1095         .long   __dabt_invalid                  @  d
1096         .long   __dabt_invalid                  @  e
1097         .long   __dabt_invalid                  @  f
1098
1099 /*
1100  * Prefetch abort dispatcher
1101  * Enter in ABT mode, spsr = USR CPSR, lr = USR PC
1102  */
1103         vector_stub     pabt, ABT_MODE, 4
1104
1105         .long   __pabt_usr                      @  0 (USR_26 / USR_32)
1106         .long   __pabt_invalid                  @  1 (FIQ_26 / FIQ_32)
1107         .long   __pabt_invalid                  @  2 (IRQ_26 / IRQ_32)
1108         .long   __pabt_svc                      @  3 (SVC_26 / SVC_32)
1109         .long   __pabt_invalid                  @  4
1110         .long   __pabt_invalid                  @  5
1111         .long   __pabt_invalid                  @  6
1112         .long   __pabt_invalid                  @  7
1113         .long   __pabt_invalid                  @  8
1114         .long   __pabt_invalid                  @  9
1115         .long   __pabt_invalid                  @  a
1116         .long   __pabt_invalid                  @  b
1117         .long   __pabt_invalid                  @  c
1118         .long   __pabt_invalid                  @  d
1119         .long   __pabt_invalid                  @  e
1120         .long   __pabt_invalid                  @  f
1121
1122 /*
1123  * Undef instr entry dispatcher
1124  * Enter in UND mode, spsr = SVC/USR CPSR, lr = SVC/USR PC
1125  */
1126         vector_stub     und, UND_MODE
1127
1128         .long   __und_usr                       @  0 (USR_26 / USR_32)
1129         .long   __und_invalid                   @  1 (FIQ_26 / FIQ_32)
1130         .long   __und_invalid                   @  2 (IRQ_26 / IRQ_32)
1131         .long   __und_svc                       @  3 (SVC_26 / SVC_32)
1132         .long   __und_invalid                   @  4
1133         .long   __und_invalid                   @  5
1134         .long   __und_invalid                   @  6
1135         .long   __und_invalid                   @  7
1136         .long   __und_invalid                   @  8
1137         .long   __und_invalid                   @  9
1138         .long   __und_invalid                   @  a
1139         .long   __und_invalid                   @  b
1140         .long   __und_invalid                   @  c
1141         .long   __und_invalid                   @  d
1142         .long   __und_invalid                   @  e
1143         .long   __und_invalid                   @  f
1144
1145         .align  5
1146
1147 /*=============================================================================
1148  * Undefined FIQs
1149  *-----------------------------------------------------------------------------
1150  * Enter in FIQ mode, spsr = ANY CPSR, lr = ANY PC
1151  * MUST PRESERVE SVC SPSR, but need to switch to SVC mode to show our msg.
1152  * Basically to switch modes, we *HAVE* to clobber one register...  brain
1153  * damage alert!  I don't think that we can execute any code in here in any
1154  * other mode than FIQ...  Ok you can switch to another mode, but you can't
1155  * get out of that mode without clobbering one register.
1156  */
1157 vector_fiq:
1158         disable_fiq
1159         subs    pc, lr, #4
1160
1161 /*=============================================================================
1162  * Address exception handler
1163  *-----------------------------------------------------------------------------
1164  * These aren't too critical.
1165  * (they're not supposed to happen, and won't happen in 32-bit data mode).
1166  */
1167
1168 vector_addrexcptn:
1169         b       vector_addrexcptn
1170
1171 /*
1172  * We group all the following data together to optimise
1173  * for CPUs with separate I & D caches.
1174  */
1175         .align  5
1176
1177 .LCvswi:
1178         .word   vector_swi
1179
1180         .globl  __stubs_end
1181 __stubs_end:
1182
1183         .equ    stubs_offset, __vectors_start + 0x200 - __stubs_start
1184
1185         .globl  __vectors_start
1186 __vectors_start:
1187  ARM(   swi     SYS_ERROR0      )
1188  THUMB( svc     #0              )
1189  THUMB( nop                     )
1190         W(b)    vector_und + stubs_offset
1191         W(ldr)  pc, .LCvswi + stubs_offset
1192         W(b)    vector_pabt + stubs_offset
1193         W(b)    vector_dabt + stubs_offset
1194         W(b)    vector_addrexcptn + stubs_offset
1195         W(b)    vector_irq + stubs_offset
1196         W(b)    vector_fiq + stubs_offset
1197
1198         .globl  __vectors_end
1199 __vectors_end:
1200
1201         .data
1202
1203         .globl  cr_alignment
1204         .globl  cr_no_alignment
1205 cr_alignment:
1206         .space  4
1207 cr_no_alignment:
1208         .space  4
1209
1210 #ifdef CONFIG_MULTI_IRQ_HANDLER
1211         .globl  handle_arch_irq
1212 handle_arch_irq:
1213         .space  4
1214 #endif