drivers/net/ethernet/mellanox/mlx5/core/port.c

   1 /*
   2  * Copyright (c) 2013-2015, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #include <linux/mlx5/port.h>
  34 #include "mlx5_core.h"
  35
  36 int mlx5_core_access_reg(struct mlx5_core_dev *dev, void *data_in,
  37                          int size_in, void *data_out, int size_out,
  38                          u16 reg_id, int arg, int write)
  39 {
  40         int outlen = MLX5_ST_SZ_BYTES(access_register_out) + size_out;
  41         int inlen = MLX5_ST_SZ_BYTES(access_register_in) + size_in;
  42         int err = -ENOMEM;
  43         u32 *out = NULL;
  44         u32 *in = NULL;
  45         void *data;
  46
  47         in = kvzalloc(inlen, GFP_KERNEL);
  48         out = kvzalloc(outlen, GFP_KERNEL);
  49         if (!in || !out)
  50                 goto out;
  51
  52         data = MLX5_ADDR_OF(access_register_in, in, register_data);
  53         memcpy(data, data_in, size_in);
  54
  55         MLX5_SET(access_register_in, in, opcode, MLX5_CMD_OP_ACCESS_REG);
  56         MLX5_SET(access_register_in, in, op_mod, !write);
  57         MLX5_SET(access_register_in, in, argument, arg);
  58         MLX5_SET(access_register_in, in, register_id, reg_id);
  59
  60         err = mlx5_cmd_exec(dev, in, inlen, out, outlen);
  61         if (err)
  62                 goto out;
  63
  64         data = MLX5_ADDR_OF(access_register_out, out, register_data);
  65         memcpy(data_out, data, size_out);
  66
  67 out:
  68         kvfree(out);
  69         kvfree(in);
  70         return err;
  71 }
  72 EXPORT_SYMBOL_GPL(mlx5_core_access_reg);
  73
  74 int mlx5_query_pcam_reg(struct mlx5_core_dev *dev, u32 *pcam, u8 feature_group,
  75                         u8 access_reg_group)
  76 {
  77         u32 in[MLX5_ST_SZ_DW(pcam_reg)] = {0};
  78         int sz = MLX5_ST_SZ_BYTES(pcam_reg);
  79
  80         MLX5_SET(pcam_reg, in, feature_group, feature_group);
  81         MLX5_SET(pcam_reg, in, access_reg_group, access_reg_group);
  82
  83         return mlx5_core_access_reg(dev, in, sz, pcam, sz, MLX5_REG_PCAM, 0, 0);
  84 }
  85
  86 int mlx5_query_mcam_reg(struct mlx5_core_dev *dev, u32 *mcam, u8 feature_group,
  87                         u8 access_reg_group)
  88 {
  89         u32 in[MLX5_ST_SZ_DW(mcam_reg)] = {0};
  90         int sz = MLX5_ST_SZ_BYTES(mcam_reg);
  91
  92         MLX5_SET(mcam_reg, in, feature_group, feature_group);
  93         MLX5_SET(mcam_reg, in, access_reg_group, access_reg_group);
  94
  95         return mlx5_core_access_reg(dev, in, sz, mcam, sz, MLX5_REG_MCAM, 0, 0);
  96 }
  97
  98 int mlx5_query_qcam_reg(struct mlx5_core_dev *mdev, u32 *qcam,
  99                         u8 feature_group, u8 access_reg_group)
 100 {
 101         u32 in[MLX5_ST_SZ_DW(qcam_reg)] = {};
 102         int sz = MLX5_ST_SZ_BYTES(qcam_reg);
 103
 104         MLX5_SET(qcam_reg, in, feature_group, feature_group);
 105         MLX5_SET(qcam_reg, in, access_reg_group, access_reg_group);
 106
 107         return mlx5_core_access_reg(mdev, in, sz, qcam, sz, MLX5_REG_QCAM, 0, 0);
 108 }
 109
 110 struct mlx5_reg_pcap {
 111         u8                      rsvd0;
 112         u8                      port_num;
 113         u8                      rsvd1[2];
 114         __be32                  caps_127_96;
 115         __be32                  caps_95_64;
 116         __be32                  caps_63_32;
 117         __be32                  caps_31_0;
 118 };
 119
 120 int mlx5_set_port_caps(struct mlx5_core_dev *dev, u8 port_num, u32 caps)
 121 {
 122         struct mlx5_reg_pcap in;
 123         struct mlx5_reg_pcap out;
 124
 125         memset(&in, 0, sizeof(in));
 126         in.caps_127_96 = cpu_to_be32(caps);
 127         in.port_num = port_num;
 128
 129         return mlx5_core_access_reg(dev, &in, sizeof(in), &out,
 130                                     sizeof(out), MLX5_REG_PCAP, 0, 1);
 131 }
 132 EXPORT_SYMBOL_GPL(mlx5_set_port_caps);
 133
 134 int mlx5_query_port_ptys(struct mlx5_core_dev *dev, u32 *ptys,
 135                          int ptys_size, int proto_mask, u8 local_port)
 136 {
 137         u32 in[MLX5_ST_SZ_DW(ptys_reg)] = {0};
 138
 139         MLX5_SET(ptys_reg, in, local_port, local_port);
 140         MLX5_SET(ptys_reg, in, proto_mask, proto_mask);
 141         return mlx5_core_access_reg(dev, in, sizeof(in), ptys,
 142                                     ptys_size, MLX5_REG_PTYS, 0, 0);
 143 }
 144 EXPORT_SYMBOL_GPL(mlx5_query_port_ptys);
 145
 146 int mlx5_set_port_beacon(struct mlx5_core_dev *dev, u16 beacon_duration)
 147 {
 148         u32 in[MLX5_ST_SZ_DW(mlcr_reg)]  = {0};
 149         u32 out[MLX5_ST_SZ_DW(mlcr_reg)];
 150
 151         MLX5_SET(mlcr_reg, in, local_port, 1);
 152         MLX5_SET(mlcr_reg, in, beacon_duration, beacon_duration);
 153         return mlx5_core_access_reg(dev, in, sizeof(in), out,
 154                                     sizeof(out), MLX5_REG_MLCR, 0, 1);
 155 }
 156
 157 int mlx5_query_port_link_width_oper(struct mlx5_core_dev *dev,
 158                                     u8 *link_width_oper, u8 local_port)
 159 {
 160         u32 out[MLX5_ST_SZ_DW(ptys_reg)];
 161         int err;
 162
 163         err = mlx5_query_port_ptys(dev, out, sizeof(out), MLX5_PTYS_IB, local_port);
 164         if (err)
 165                 return err;
 166
 167         *link_width_oper = MLX5_GET(ptys_reg, out, ib_link_width_oper);
 168
 169         return 0;
 170 }
 171 EXPORT_SYMBOL_GPL(mlx5_query_port_link_width_oper);
 172
 173 int mlx5_query_port_ib_proto_oper(struct mlx5_core_dev *dev,
 174                                   u8 *proto_oper, u8 local_port)
 175 {
 176         u32 out[MLX5_ST_SZ_DW(ptys_reg)];
 177         int err;
 178
 179         err = mlx5_query_port_ptys(dev, out, sizeof(out), MLX5_PTYS_IB,
 180                                    local_port);
 181         if (err)
 182                 return err;
 183
 184         *proto_oper = MLX5_GET(ptys_reg, out, ib_proto_oper);
 185
 186         return 0;
 187 }
 188 EXPORT_SYMBOL(mlx5_query_port_ib_proto_oper);
 189
 190 /* This function should be used after setting a port register only */
 191 void mlx5_toggle_port_link(struct mlx5_core_dev *dev)
 192 {
 193         enum mlx5_port_status ps;
 194
 195         mlx5_query_port_admin_status(dev, &ps);
 196         mlx5_set_port_admin_status(dev, MLX5_PORT_DOWN);
 197         if (ps == MLX5_PORT_UP)
 198                 mlx5_set_port_admin_status(dev, MLX5_PORT_UP);
 199 }
 200 EXPORT_SYMBOL_GPL(mlx5_toggle_port_link);
 201
 202 int mlx5_set_port_admin_status(struct mlx5_core_dev *dev,
 203                                enum mlx5_port_status status)
 204 {
 205         u32 in[MLX5_ST_SZ_DW(paos_reg)] = {0};
 206         u32 out[MLX5_ST_SZ_DW(paos_reg)];
 207
 208         MLX5_SET(paos_reg, in, local_port, 1);
 209         MLX5_SET(paos_reg, in, admin_status, status);
 210         MLX5_SET(paos_reg, in, ase, 1);
 211         return mlx5_core_access_reg(dev, in, sizeof(in), out,
 212                                     sizeof(out), MLX5_REG_PAOS, 0, 1);
 213 }
 214 EXPORT_SYMBOL_GPL(mlx5_set_port_admin_status);
 215
 216 int mlx5_query_port_admin_status(struct mlx5_core_dev *dev,
 217                                  enum mlx5_port_status *status)
 218 {
 219         u32 in[MLX5_ST_SZ_DW(paos_reg)] = {0};
 220         u32 out[MLX5_ST_SZ_DW(paos_reg)];
 221         int err;
 222
 223         MLX5_SET(paos_reg, in, local_port, 1);
 224         err = mlx5_core_access_reg(dev, in, sizeof(in), out,
 225                                    sizeof(out), MLX5_REG_PAOS, 0, 0);
 226         if (err)
 227                 return err;
 228         *status = MLX5_GET(paos_reg, out, admin_status);
 229         return 0;
 230 }
 231 EXPORT_SYMBOL_GPL(mlx5_query_port_admin_status);
 232
 233 static void mlx5_query_port_mtu(struct mlx5_core_dev *dev, u16 *admin_mtu,
 234                                 u16 *max_mtu, u16 *oper_mtu, u8 port)
 235 {
 236         u32 in[MLX5_ST_SZ_DW(pmtu_reg)] = {0};
 237         u32 out[MLX5_ST_SZ_DW(pmtu_reg)];
 238
 239         MLX5_SET(pmtu_reg, in, local_port, port);
 240         mlx5_core_access_reg(dev, in, sizeof(in), out,
 241                              sizeof(out), MLX5_REG_PMTU, 0, 0);
 242
 243         if (max_mtu)
 244                 *max_mtu  = MLX5_GET(pmtu_reg, out, max_mtu);
 245         if (oper_mtu)
 246                 *oper_mtu = MLX5_GET(pmtu_reg, out, oper_mtu);
 247         if (admin_mtu)
 248                 *admin_mtu = MLX5_GET(pmtu_reg, out, admin_mtu);
 249 }
 250
 251 int mlx5_set_port_mtu(struct mlx5_core_dev *dev, u16 mtu, u8 port)
 252 {
 253         u32 in[MLX5_ST_SZ_DW(pmtu_reg)] = {0};
 254         u32 out[MLX5_ST_SZ_DW(pmtu_reg)];
 255
 256         MLX5_SET(pmtu_reg, in, admin_mtu, mtu);
 257         MLX5_SET(pmtu_reg, in, local_port, port);
 258         return mlx5_core_access_reg(dev, in, sizeof(in), out,
 259                                    sizeof(out), MLX5_REG_PMTU, 0, 1);
 260 }
 261 EXPORT_SYMBOL_GPL(mlx5_set_port_mtu);
 262
 263 void mlx5_query_port_max_mtu(struct mlx5_core_dev *dev, u16 *max_mtu,
 264                              u8 port)
 265 {
 266         mlx5_query_port_mtu(dev, NULL, max_mtu, NULL, port);
 267 }
 268 EXPORT_SYMBOL_GPL(mlx5_query_port_max_mtu);
 269
 270 void mlx5_query_port_oper_mtu(struct mlx5_core_dev *dev, u16 *oper_mtu,
 271                               u8 port)
 272 {
 273         mlx5_query_port_mtu(dev, NULL, NULL, oper_mtu, port);
 274 }
 275 EXPORT_SYMBOL_GPL(mlx5_query_port_oper_mtu);
 276
 277 static int mlx5_query_module_num(struct mlx5_core_dev *dev, int *module_num)
 278 {
 279         u32 in[MLX5_ST_SZ_DW(pmlp_reg)] = {0};
 280         u32 out[MLX5_ST_SZ_DW(pmlp_reg)];
 281         int module_mapping;
 282         int err;
 283
 284         MLX5_SET(pmlp_reg, in, local_port, 1);
 285         err = mlx5_core_access_reg(dev, in, sizeof(in), out, sizeof(out),
 286                                    MLX5_REG_PMLP, 0, 0);
 287         if (err)
 288                 return err;
 289
 290         module_mapping = MLX5_GET(pmlp_reg, out, lane0_module_mapping);
 291         *module_num = module_mapping & MLX5_EEPROM_IDENTIFIER_BYTE_MASK;
 292
 293         return 0;
 294 }
 295
 296 int mlx5_query_module_eeprom(struct mlx5_core_dev *dev,
 297                              u16 offset, u16 size, u8 *data)
 298 {
 299         u32 out[MLX5_ST_SZ_DW(mcia_reg)];
 300         u32 in[MLX5_ST_SZ_DW(mcia_reg)];
 301         int module_num;
 302         u16 i2c_addr;
 303         int status;
 304         int err;
 305         void *ptr = MLX5_ADDR_OF(mcia_reg, out, dword_0);
 306
 307         err = mlx5_query_module_num(dev, &module_num);
 308         if (err)
 309                 return err;
 310
 311         memset(in, 0, sizeof(in));
 312         size = min_t(int, size, MLX5_EEPROM_MAX_BYTES);
 313
 314         if (offset < MLX5_EEPROM_PAGE_LENGTH &&
 315             offset + size > MLX5_EEPROM_PAGE_LENGTH)
 316                 /* Cross pages read, read until offset 256 in low page */
 317                 size -= offset + size - MLX5_EEPROM_PAGE_LENGTH;
 318
 319         i2c_addr = MLX5_I2C_ADDR_LOW;
 320         if (offset >= MLX5_EEPROM_PAGE_LENGTH) {
 321                 i2c_addr = MLX5_I2C_ADDR_HIGH;
 322                 offset -= MLX5_EEPROM_PAGE_LENGTH;
 323         }
 324
 325         MLX5_SET(mcia_reg, in, l, 0);
 326         MLX5_SET(mcia_reg, in, module, module_num);
 327         MLX5_SET(mcia_reg, in, i2c_device_address, i2c_addr);
 328         MLX5_SET(mcia_reg, in, page_number, 0);
 329         MLX5_SET(mcia_reg, in, device_address, offset);
 330         MLX5_SET(mcia_reg, in, size, size);
 331
 332         err = mlx5_core_access_reg(dev, in, sizeof(in), out,
 333                                    sizeof(out), MLX5_REG_MCIA, 0, 0);
 334         if (err)
 335                 return err;
 336
 337         status = MLX5_GET(mcia_reg, out, status);
 338         if (status) {
 339                 mlx5_core_err(dev, "query_mcia_reg failed: status: 0x%x\n",
 340                               status);
 341                 return -EIO;
 342         }
 343
 344         memcpy(data, ptr, size);
 345
 346         return size;
 347 }
 348 EXPORT_SYMBOL_GPL(mlx5_query_module_eeprom);
 349
 350 static int mlx5_query_port_pvlc(struct mlx5_core_dev *dev, u32 *pvlc,
 351                                 int pvlc_size,  u8 local_port)
 352 {
 353         u32 in[MLX5_ST_SZ_DW(pvlc_reg)] = {0};
 354
 355         MLX5_SET(pvlc_reg, in, local_port, local_port);
 356         return mlx5_core_access_reg(dev, in, sizeof(in), pvlc,
 357                                     pvlc_size, MLX5_REG_PVLC, 0, 0);
 358 }
 359
 360 int mlx5_query_port_vl_hw_cap(struct mlx5_core_dev *dev,
 361                               u8 *vl_hw_cap, u8 local_port)
 362 {
 363         u32 out[MLX5_ST_SZ_DW(pvlc_reg)];
 364         int err;
 365
 366         err = mlx5_query_port_pvlc(dev, out, sizeof(out), local_port);
 367         if (err)
 368                 return err;
 369
 370         *vl_hw_cap = MLX5_GET(pvlc_reg, out, vl_hw_cap);
 371
 372         return 0;
 373 }
 374 EXPORT_SYMBOL_GPL(mlx5_query_port_vl_hw_cap);
 375
 376 int mlx5_core_query_ib_ppcnt(struct mlx5_core_dev *dev,
 377                              u8 port_num, void *out, size_t sz)
 378 {
 379         u32 *in;
 380         int err;
 381
 382         in  = kvzalloc(sz, GFP_KERNEL);
 383         if (!in) {
 384                 err = -ENOMEM;
 385                 return err;
 386         }
 387
 388         MLX5_SET(ppcnt_reg, in, local_port, port_num);
 389
 390         MLX5_SET(ppcnt_reg, in, grp, MLX5_INFINIBAND_PORT_COUNTERS_GROUP);
 391         err = mlx5_core_access_reg(dev, in, sz, out,
 392                                    sz, MLX5_REG_PPCNT, 0, 0);
 393
 394         kvfree(in);
 395         return err;
 396 }
 397 EXPORT_SYMBOL_GPL(mlx5_core_query_ib_ppcnt);
 398
 399 static int mlx5_query_pfcc_reg(struct mlx5_core_dev *dev, u32 *out,
 400                                u32 out_size)
 401 {
 402         u32 in[MLX5_ST_SZ_DW(pfcc_reg)] = {0};
 403
 404         MLX5_SET(pfcc_reg, in, local_port, 1);
 405
 406         return mlx5_core_access_reg(dev, in, sizeof(in), out,
 407                                     out_size, MLX5_REG_PFCC, 0, 0);
 408 }
 409
 410 int mlx5_set_port_pause(struct mlx5_core_dev *dev, u32 rx_pause, u32 tx_pause)
 411 {
 412         u32 in[MLX5_ST_SZ_DW(pfcc_reg)] = {0};
 413         u32 out[MLX5_ST_SZ_DW(pfcc_reg)];
 414
 415         MLX5_SET(pfcc_reg, in, local_port, 1);
 416         MLX5_SET(pfcc_reg, in, pptx, tx_pause);
 417         MLX5_SET(pfcc_reg, in, pprx, rx_pause);
 418
 419         return mlx5_core_access_reg(dev, in, sizeof(in), out,
 420                                     sizeof(out), MLX5_REG_PFCC, 0, 1);
 421 }
 422 EXPORT_SYMBOL_GPL(mlx5_set_port_pause);
 423
 424 int mlx5_query_port_pause(struct mlx5_core_dev *dev,
 425                           u32 *rx_pause, u32 *tx_pause)
 426 {
 427         u32 out[MLX5_ST_SZ_DW(pfcc_reg)];
 428         int err;
 429
 430         err = mlx5_query_pfcc_reg(dev, out, sizeof(out));
 431         if (err)
 432                 return err;
 433
 434         if (rx_pause)
 435                 *rx_pause = MLX5_GET(pfcc_reg, out, pprx);
 436
 437         if (tx_pause)
 438                 *tx_pause = MLX5_GET(pfcc_reg, out, pptx);
 439
 440         return 0;
 441 }
 442 EXPORT_SYMBOL_GPL(mlx5_query_port_pause);
 443
 444 int mlx5_set_port_stall_watermark(struct mlx5_core_dev *dev,
 445                                   u16 stall_critical_watermark,
 446                                   u16 stall_minor_watermark)
 447 {
 448         u32 in[MLX5_ST_SZ_DW(pfcc_reg)] = {0};
 449         u32 out[MLX5_ST_SZ_DW(pfcc_reg)];
 450
 451         MLX5_SET(pfcc_reg, in, local_port, 1);
 452         MLX5_SET(pfcc_reg, in, pptx_mask_n, 1);
 453         MLX5_SET(pfcc_reg, in, pprx_mask_n, 1);
 454         MLX5_SET(pfcc_reg, in, ppan_mask_n, 1);
 455         MLX5_SET(pfcc_reg, in, critical_stall_mask, 1);
 456         MLX5_SET(pfcc_reg, in, minor_stall_mask, 1);
 457         MLX5_SET(pfcc_reg, in, device_stall_critical_watermark,
 458                  stall_critical_watermark);
 459         MLX5_SET(pfcc_reg, in, device_stall_minor_watermark, stall_minor_watermark);
 460
 461         return mlx5_core_access_reg(dev, in, sizeof(in), out,
 462                                     sizeof(out), MLX5_REG_PFCC, 0, 1);
 463 }
 464
 465 int mlx5_query_port_stall_watermark(struct mlx5_core_dev *dev,
 466                                     u16 *stall_critical_watermark,
 467                                     u16 *stall_minor_watermark)
 468 {
 469         u32 out[MLX5_ST_SZ_DW(pfcc_reg)];
 470         int err;
 471
 472         err = mlx5_query_pfcc_reg(dev, out, sizeof(out));
 473         if (err)
 474                 return err;
 475
 476         if (stall_critical_watermark)
 477                 *stall_critical_watermark = MLX5_GET(pfcc_reg, out,
 478                                                      device_stall_critical_watermark);
 479
 480         if (stall_minor_watermark)
 481                 *stall_minor_watermark = MLX5_GET(pfcc_reg, out,
 482                                                   device_stall_minor_watermark);
 483
 484         return 0;
 485 }
 486
 487 int mlx5_set_port_pfc(struct mlx5_core_dev *dev, u8 pfc_en_tx, u8 pfc_en_rx)
 488 {
 489         u32 in[MLX5_ST_SZ_DW(pfcc_reg)] = {0};
 490         u32 out[MLX5_ST_SZ_DW(pfcc_reg)];
 491
 492         MLX5_SET(pfcc_reg, in, local_port, 1);
 493         MLX5_SET(pfcc_reg, in, pfctx, pfc_en_tx);
 494         MLX5_SET(pfcc_reg, in, pfcrx, pfc_en_rx);
 495         MLX5_SET_TO_ONES(pfcc_reg, in, prio_mask_tx);
 496         MLX5_SET_TO_ONES(pfcc_reg, in, prio_mask_rx);
 497
 498         return mlx5_core_access_reg(dev, in, sizeof(in), out,
 499                                     sizeof(out), MLX5_REG_PFCC, 0, 1);
 500 }
 501 EXPORT_SYMBOL_GPL(mlx5_set_port_pfc);
 502
 503 int mlx5_query_port_pfc(struct mlx5_core_dev *dev, u8 *pfc_en_tx, u8 *pfc_en_rx)
 504 {
 505         u32 out[MLX5_ST_SZ_DW(pfcc_reg)];
 506         int err;
 507
 508         err = mlx5_query_pfcc_reg(dev, out, sizeof(out));
 509         if (err)
 510                 return err;
 511
 512         if (pfc_en_tx)
 513                 *pfc_en_tx = MLX5_GET(pfcc_reg, out, pfctx);
 514
 515         if (pfc_en_rx)
 516                 *pfc_en_rx = MLX5_GET(pfcc_reg, out, pfcrx);
 517
 518         return 0;
 519 }
 520 EXPORT_SYMBOL_GPL(mlx5_query_port_pfc);
 521
 522 int mlx5_max_tc(struct mlx5_core_dev *mdev)
 523 {
 524         u8 num_tc = MLX5_CAP_GEN(mdev, max_tc) ? : 8;
 525
 526         return num_tc - 1;
 527 }
 528
 529 int mlx5_query_port_dcbx_param(struct mlx5_core_dev *mdev, u32 *out)
 530 {
 531         u32 in[MLX5_ST_SZ_DW(dcbx_param)] = {0};
 532
 533         MLX5_SET(dcbx_param, in, port_number, 1);
 534
 535         return  mlx5_core_access_reg(mdev, in, sizeof(in), out,
 536                                     sizeof(in), MLX5_REG_DCBX_PARAM, 0, 0);
 537 }
 538
 539 int mlx5_set_port_dcbx_param(struct mlx5_core_dev *mdev, u32 *in)
 540 {
 541         u32 out[MLX5_ST_SZ_DW(dcbx_param)];
 542
 543         MLX5_SET(dcbx_param, in, port_number, 1);
 544
 545         return mlx5_core_access_reg(mdev, in, sizeof(out), out,
 546                                     sizeof(out), MLX5_REG_DCBX_PARAM, 0, 1);
 547 }
 548
 549 int mlx5_set_port_prio_tc(struct mlx5_core_dev *mdev, u8 *prio_tc)
 550 {
 551         u32 in[MLX5_ST_SZ_DW(qtct_reg)] = {0};
 552         u32 out[MLX5_ST_SZ_DW(qtct_reg)];
 553         int err;
 554         int i;
 555
 556         for (i = 0; i < 8; i++) {
 557                 if (prio_tc[i] > mlx5_max_tc(mdev))
 558                         return -EINVAL;
 559
 560                 MLX5_SET(qtct_reg, in, prio, i);
 561                 MLX5_SET(qtct_reg, in, tclass, prio_tc[i]);
 562
 563                 err = mlx5_core_access_reg(mdev, in, sizeof(in), out,
 564                                            sizeof(out), MLX5_REG_QTCT, 0, 1);
 565                 if (err)
 566                         return err;
 567         }
 568
 569         return 0;
 570 }
 571 EXPORT_SYMBOL_GPL(mlx5_set_port_prio_tc);
 572
 573 int mlx5_query_port_prio_tc(struct mlx5_core_dev *mdev,
 574                             u8 prio, u8 *tc)
 575 {
 576         u32 in[MLX5_ST_SZ_DW(qtct_reg)];
 577         u32 out[MLX5_ST_SZ_DW(qtct_reg)];
 578         int err;
 579
 580         memset(in, 0, sizeof(in));
 581         memset(out, 0, sizeof(out));
 582
 583         MLX5_SET(qtct_reg, in, port_number, 1);
 584         MLX5_SET(qtct_reg, in, prio, prio);
 585
 586         err = mlx5_core_access_reg(mdev, in, sizeof(in), out,
 587                                    sizeof(out), MLX5_REG_QTCT, 0, 0);
 588         if (!err)
 589                 *tc = MLX5_GET(qtct_reg, out, tclass);
 590
 591         return err;
 592 }
 593 EXPORT_SYMBOL_GPL(mlx5_query_port_prio_tc);
 594
 595 static int mlx5_set_port_qetcr_reg(struct mlx5_core_dev *mdev, u32 *in,
 596                                    int inlen)
 597 {
 598         u32 out[MLX5_ST_SZ_DW(qetc_reg)];
 599
 600         if (!MLX5_CAP_GEN(mdev, ets))
 601                 return -EOPNOTSUPP;
 602
 603         return mlx5_core_access_reg(mdev, in, inlen, out, sizeof(out),
 604                                     MLX5_REG_QETCR, 0, 1);
 605 }
 606
 607 static int mlx5_query_port_qetcr_reg(struct mlx5_core_dev *mdev, u32 *out,
 608                                      int outlen)
 609 {
 610         u32 in[MLX5_ST_SZ_DW(qetc_reg)];
 611
 612         if (!MLX5_CAP_GEN(mdev, ets))
 613                 return -EOPNOTSUPP;
 614
 615         memset(in, 0, sizeof(in));
 616         return mlx5_core_access_reg(mdev, in, sizeof(in), out, outlen,
 617                                     MLX5_REG_QETCR, 0, 0);
 618 }
 619
 620 int mlx5_set_port_tc_group(struct mlx5_core_dev *mdev, u8 *tc_group)
 621 {
 622         u32 in[MLX5_ST_SZ_DW(qetc_reg)] = {0};
 623         int i;
 624
 625         for (i = 0; i <= mlx5_max_tc(mdev); i++) {
 626                 MLX5_SET(qetc_reg, in, tc_configuration[i].g, 1);
 627                 MLX5_SET(qetc_reg, in, tc_configuration[i].group, tc_group[i]);
 628         }
 629
 630         return mlx5_set_port_qetcr_reg(mdev, in, sizeof(in));
 631 }
 632 EXPORT_SYMBOL_GPL(mlx5_set_port_tc_group);
 633
 634 int mlx5_query_port_tc_group(struct mlx5_core_dev *mdev,
 635                              u8 tc, u8 *tc_group)
 636 {
 637         u32 out[MLX5_ST_SZ_DW(qetc_reg)];
 638         void *ets_tcn_conf;
 639         int err;
 640
 641         err = mlx5_query_port_qetcr_reg(mdev, out, sizeof(out));
 642         if (err)
 643                 return err;
 644
 645         ets_tcn_conf = MLX5_ADDR_OF(qetc_reg, out,
 646                                     tc_configuration[tc]);
 647
 648         *tc_group = MLX5_GET(ets_tcn_config_reg, ets_tcn_conf,
 649                              group);
 650
 651         return 0;
 652 }
 653 EXPORT_SYMBOL_GPL(mlx5_query_port_tc_group);
 654
 655 int mlx5_set_port_tc_bw_alloc(struct mlx5_core_dev *mdev, u8 *tc_bw)
 656 {
 657         u32 in[MLX5_ST_SZ_DW(qetc_reg)] = {0};
 658         int i;
 659
 660         for (i = 0; i <= mlx5_max_tc(mdev); i++) {
 661                 MLX5_SET(qetc_reg, in, tc_configuration[i].b, 1);
 662                 MLX5_SET(qetc_reg, in, tc_configuration[i].bw_allocation, tc_bw[i]);
 663         }
 664
 665         return mlx5_set_port_qetcr_reg(mdev, in, sizeof(in));
 666 }
 667 EXPORT_SYMBOL_GPL(mlx5_set_port_tc_bw_alloc);
 668
 669 int mlx5_query_port_tc_bw_alloc(struct mlx5_core_dev *mdev,
 670                                 u8 tc, u8 *bw_pct)
 671 {
 672         u32 out[MLX5_ST_SZ_DW(qetc_reg)];
 673         void *ets_tcn_conf;
 674         int err;
 675
 676         err = mlx5_query_port_qetcr_reg(mdev, out, sizeof(out));
 677         if (err)
 678                 return err;
 679
 680         ets_tcn_conf = MLX5_ADDR_OF(qetc_reg, out,
 681                                     tc_configuration[tc]);
 682
 683         *bw_pct = MLX5_GET(ets_tcn_config_reg, ets_tcn_conf,
 684                            bw_allocation);
 685
 686         return 0;
 687 }
 688 EXPORT_SYMBOL_GPL(mlx5_query_port_tc_bw_alloc);
 689
 690 int mlx5_modify_port_ets_rate_limit(struct mlx5_core_dev *mdev,
 691                                     u8 *max_bw_value,
 692                                     u8 *max_bw_units)
 693 {
 694         u32 in[MLX5_ST_SZ_DW(qetc_reg)] = {0};
 695         void *ets_tcn_conf;
 696         int i;
 697
 698         MLX5_SET(qetc_reg, in, port_number, 1);
 699
 700         for (i = 0; i <= mlx5_max_tc(mdev); i++) {
 701                 ets_tcn_conf = MLX5_ADDR_OF(qetc_reg, in, tc_configuration[i]);
 702
 703                 MLX5_SET(ets_tcn_config_reg, ets_tcn_conf, r, 1);
 704                 MLX5_SET(ets_tcn_config_reg, ets_tcn_conf, max_bw_units,
 705                          max_bw_units[i]);
 706                 MLX5_SET(ets_tcn_config_reg, ets_tcn_conf, max_bw_value,
 707                          max_bw_value[i]);
 708         }
 709
 710         return mlx5_set_port_qetcr_reg(mdev, in, sizeof(in));
 711 }
 712 EXPORT_SYMBOL_GPL(mlx5_modify_port_ets_rate_limit);
 713
 714 int mlx5_query_port_ets_rate_limit(struct mlx5_core_dev *mdev,
 715                                    u8 *max_bw_value,
 716                                    u8 *max_bw_units)
 717 {
 718         u32 out[MLX5_ST_SZ_DW(qetc_reg)];
 719         void *ets_tcn_conf;
 720         int err;
 721         int i;
 722
 723         err = mlx5_query_port_qetcr_reg(mdev, out, sizeof(out));
 724         if (err)
 725                 return err;
 726
 727         for (i = 0; i <= mlx5_max_tc(mdev); i++) {
 728                 ets_tcn_conf = MLX5_ADDR_OF(qetc_reg, out, tc_configuration[i]);
 729
 730                 max_bw_value[i] = MLX5_GET(ets_tcn_config_reg, ets_tcn_conf,
 731                                            max_bw_value);
 732                 max_bw_units[i] = MLX5_GET(ets_tcn_config_reg, ets_tcn_conf,
 733                                            max_bw_units);
 734         }
 735
 736         return 0;
 737 }
 738 EXPORT_SYMBOL_GPL(mlx5_query_port_ets_rate_limit);
 739
 740 int mlx5_set_port_wol(struct mlx5_core_dev *mdev, u8 wol_mode)
 741 {
 742         u32 in[MLX5_ST_SZ_DW(set_wol_rol_in)]   = {0};
 743         u32 out[MLX5_ST_SZ_DW(set_wol_rol_out)] = {0};
 744
 745         MLX5_SET(set_wol_rol_in, in, opcode, MLX5_CMD_OP_SET_WOL_ROL);
 746         MLX5_SET(set_wol_rol_in, in, wol_mode_valid, 1);
 747         MLX5_SET(set_wol_rol_in, in, wol_mode, wol_mode);
 748         return mlx5_cmd_exec(mdev, in, sizeof(in), out, sizeof(out));
 749 }
 750 EXPORT_SYMBOL_GPL(mlx5_set_port_wol);
 751
 752 int mlx5_query_port_wol(struct mlx5_core_dev *mdev, u8 *wol_mode)
 753 {
 754         u32 in[MLX5_ST_SZ_DW(query_wol_rol_in)]   = {0};
 755         u32 out[MLX5_ST_SZ_DW(query_wol_rol_out)] = {0};
 756         int err;
 757
 758         MLX5_SET(query_wol_rol_in, in, opcode, MLX5_CMD_OP_QUERY_WOL_ROL);
 759         err = mlx5_cmd_exec(mdev, in, sizeof(in), out, sizeof(out));
 760         if (!err)
 761                 *wol_mode = MLX5_GET(query_wol_rol_out, out, wol_mode);
 762
 763         return err;
 764 }
 765 EXPORT_SYMBOL_GPL(mlx5_query_port_wol);
 766
 767 static int mlx5_query_ports_check(struct mlx5_core_dev *mdev, u32 *out,
 768                                   int outlen)
 769 {
 770         u32 in[MLX5_ST_SZ_DW(pcmr_reg)] = {0};
 771
 772         MLX5_SET(pcmr_reg, in, local_port, 1);
 773         return mlx5_core_access_reg(mdev, in, sizeof(in), out,
 774                                     outlen, MLX5_REG_PCMR, 0, 0);
 775 }
 776
 777 static int mlx5_set_ports_check(struct mlx5_core_dev *mdev, u32 *in, int inlen)
 778 {
 779         u32 out[MLX5_ST_SZ_DW(pcmr_reg)];
 780
 781         return mlx5_core_access_reg(mdev, in, inlen, out,
 782                                     sizeof(out), MLX5_REG_PCMR, 0, 1);
 783 }
 784
 785 int mlx5_set_port_fcs(struct mlx5_core_dev *mdev, u8 enable)
 786 {
 787         u32 in[MLX5_ST_SZ_DW(pcmr_reg)] = {0};
 788
 789         MLX5_SET(pcmr_reg, in, local_port, 1);
 790         MLX5_SET(pcmr_reg, in, fcs_chk, enable);
 791         return mlx5_set_ports_check(mdev, in, sizeof(in));
 792 }
 793
 794 void mlx5_query_port_fcs(struct mlx5_core_dev *mdev, bool *supported,
 795                          bool *enabled)
 796 {
 797         u32 out[MLX5_ST_SZ_DW(pcmr_reg)];
 798         /* Default values for FW which do not support MLX5_REG_PCMR */
 799         *supported = false;
 800         *enabled = true;
 801
 802         if (!MLX5_CAP_GEN(mdev, ports_check))
 803                 return;
 804
 805         if (mlx5_query_ports_check(mdev, out, sizeof(out)))
 806                 return;
 807
 808         *supported = !!(MLX5_GET(pcmr_reg, out, fcs_cap));
 809         *enabled = !!(MLX5_GET(pcmr_reg, out, fcs_chk));
 810 }
 811
 812 int mlx5_query_mtpps(struct mlx5_core_dev *mdev, u32 *mtpps, u32 mtpps_size)
 813 {
 814         u32 in[MLX5_ST_SZ_DW(mtpps_reg)] = {0};
 815
 816         return mlx5_core_access_reg(mdev, in, sizeof(in), mtpps,
 817                                     mtpps_size, MLX5_REG_MTPPS, 0, 0);
 818 }
 819
 820 int mlx5_set_mtpps(struct mlx5_core_dev *mdev, u32 *mtpps, u32 mtpps_size)
 821 {
 822         u32 out[MLX5_ST_SZ_DW(mtpps_reg)] = {0};
 823
 824         return mlx5_core_access_reg(mdev, mtpps, mtpps_size, out,
 825                                     sizeof(out), MLX5_REG_MTPPS, 0, 1);
 826 }
 827
 828 int mlx5_query_mtppse(struct mlx5_core_dev *mdev, u8 pin, u8 *arm, u8 *mode)
 829 {
 830         u32 out[MLX5_ST_SZ_DW(mtppse_reg)] = {0};
 831         u32 in[MLX5_ST_SZ_DW(mtppse_reg)] = {0};
 832         int err = 0;
 833
 834         MLX5_SET(mtppse_reg, in, pin, pin);
 835
 836         err = mlx5_core_access_reg(mdev, in, sizeof(in), out,
 837                                    sizeof(out), MLX5_REG_MTPPSE, 0, 0);
 838         if (err)
 839                 return err;
 840
 841         *arm = MLX5_GET(mtppse_reg, in, event_arm);
 842         *mode = MLX5_GET(mtppse_reg, in, event_generation_mode);
 843
 844         return err;
 845 }
 846
 847 int mlx5_set_mtppse(struct mlx5_core_dev *mdev, u8 pin, u8 arm, u8 mode)
 848 {
 849         u32 out[MLX5_ST_SZ_DW(mtppse_reg)] = {0};
 850         u32 in[MLX5_ST_SZ_DW(mtppse_reg)] = {0};
 851
 852         MLX5_SET(mtppse_reg, in, pin, pin);
 853         MLX5_SET(mtppse_reg, in, event_arm, arm);
 854         MLX5_SET(mtppse_reg, in, event_generation_mode, mode);
 855
 856         return mlx5_core_access_reg(mdev, in, sizeof(in), out,
 857                                     sizeof(out), MLX5_REG_MTPPSE, 0, 1);
 858 }
 859
 860 int mlx5_set_trust_state(struct mlx5_core_dev *mdev, u8 trust_state)
 861 {
 862         u32 out[MLX5_ST_SZ_DW(qpts_reg)] = {};
 863         u32 in[MLX5_ST_SZ_DW(qpts_reg)] = {};
 864         int err;
 865
 866         MLX5_SET(qpts_reg, in, local_port, 1);
 867         MLX5_SET(qpts_reg, in, trust_state, trust_state);
 868
 869         err = mlx5_core_access_reg(mdev, in, sizeof(in), out,
 870                                    sizeof(out), MLX5_REG_QPTS, 0, 1);
 871         return err;
 872 }
 873
 874 int mlx5_query_trust_state(struct mlx5_core_dev *mdev, u8 *trust_state)
 875 {
 876         u32 out[MLX5_ST_SZ_DW(qpts_reg)] = {};
 877         u32 in[MLX5_ST_SZ_DW(qpts_reg)] = {};
 878         int err;
 879
 880         MLX5_SET(qpts_reg, in, local_port, 1);
 881
 882         err = mlx5_core_access_reg(mdev, in, sizeof(in), out,
 883                                    sizeof(out), MLX5_REG_QPTS, 0, 0);
 884         if (!err)
 885                 *trust_state = MLX5_GET(qpts_reg, out, trust_state);
 886
 887         return err;
 888 }
 889
 890 int mlx5_set_dscp2prio(struct mlx5_core_dev *mdev, u8 dscp, u8 prio)
 891 {
 892         int sz = MLX5_ST_SZ_BYTES(qpdpm_reg);
 893         void *qpdpm_dscp;
 894         void *out;
 895         void *in;
 896         int err;
 897
 898         in = kzalloc(sz, GFP_KERNEL);
 899         out = kzalloc(sz, GFP_KERNEL);
 900         if (!in || !out) {
 901                 err = -ENOMEM;
 902                 goto out;
 903         }
 904
 905         MLX5_SET(qpdpm_reg, in, local_port, 1);
 906         err = mlx5_core_access_reg(mdev, in, sz, out, sz, MLX5_REG_QPDPM, 0, 0);
 907         if (err)
 908                 goto out;
 909
 910         memcpy(in, out, sz);
 911         MLX5_SET(qpdpm_reg, in, local_port, 1);
 912
 913         /* Update the corresponding dscp entry */
 914         qpdpm_dscp = MLX5_ADDR_OF(qpdpm_reg, in, dscp[dscp]);
 915         MLX5_SET16(qpdpm_dscp_reg, qpdpm_dscp, prio, prio);
 916         MLX5_SET16(qpdpm_dscp_reg, qpdpm_dscp, e, 1);
 917         err = mlx5_core_access_reg(mdev, in, sz, out, sz, MLX5_REG_QPDPM, 0, 1);
 918
 919 out:
 920         kfree(in);
 921         kfree(out);
 922         return err;
 923 }
 924
 925 /* dscp2prio[i]: priority that dscp i mapped to */
 926 #define MLX5E_SUPPORTED_DSCP 64
 927 int mlx5_query_dscp2prio(struct mlx5_core_dev *mdev, u8 *dscp2prio)
 928 {
 929         int sz = MLX5_ST_SZ_BYTES(qpdpm_reg);
 930         void *qpdpm_dscp;
 931         void *out;
 932         void *in;
 933         int err;
 934         int i;
 935
 936         in = kzalloc(sz, GFP_KERNEL);
 937         out = kzalloc(sz, GFP_KERNEL);
 938         if (!in || !out) {
 939                 err = -ENOMEM;
 940                 goto out;
 941         }
 942
 943         MLX5_SET(qpdpm_reg, in, local_port, 1);
 944         err = mlx5_core_access_reg(mdev, in, sz, out, sz, MLX5_REG_QPDPM, 0, 0);
 945         if (err)
 946                 goto out;
 947
 948         for (i = 0; i < (MLX5E_SUPPORTED_DSCP); i++) {
 949                 qpdpm_dscp = MLX5_ADDR_OF(qpdpm_reg, out, dscp[i]);
 950                 dscp2prio[i] = MLX5_GET16(qpdpm_dscp_reg, qpdpm_dscp, prio);
 951         }
 952
 953 out:
 954         kfree(in);
 955         kfree(out);
 956         return err;
 957 }