drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/rbtree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/dma-fence.h>
  38
  39 #include <drm/ttm/ttm_bo_api.h>
  40 #include <drm/ttm/ttm_bo_driver.h>
  41 #include <drm/ttm/ttm_placement.h>
  42 #include <drm/ttm/ttm_module.h>
  43 #include <drm/ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48
  49 #include <kgd_kfd_interface.h>
  50
  51 #include "amd_shared.h"
  52 #include "amdgpu_mode.h"
  53 #include "amdgpu_ih.h"
  54 #include "amdgpu_irq.h"
  55 #include "amdgpu_ucode.h"
  56 #include "amdgpu_ttm.h"
  57 #include "amdgpu_psp.h"
  58 #include "amdgpu_gds.h"
  59 #include "amdgpu_sync.h"
  60 #include "amdgpu_ring.h"
  61 #include "amdgpu_vm.h"
  62 #include "amd_powerplay.h"
  63 #include "amdgpu_dpm.h"
  64 #include "amdgpu_acp.h"
  65 #include "amdgpu_uvd.h"
  66 #include "amdgpu_vce.h"
  67 #include "amdgpu_vcn.h"
  68 #include "amdgpu_mn.h"
  69 #include "amdgpu_dm.h"
  70
  71 #include "gpu_scheduler.h"
  72 #include "amdgpu_virt.h"
  73 #include "amdgpu_gart.h"
  74
  75 /*
  76  * Modules parameters.
  77  */
  78 extern int amdgpu_modeset;
  79 extern int amdgpu_vram_limit;
  80 extern int amdgpu_vis_vram_limit;
  81 extern int amdgpu_gart_size;
  82 extern int amdgpu_gtt_size;
  83 extern int amdgpu_moverate;
  84 extern int amdgpu_benchmarking;
  85 extern int amdgpu_testing;
  86 extern int amdgpu_audio;
  87 extern int amdgpu_disp_priority;
  88 extern int amdgpu_hw_i2c;
  89 extern int amdgpu_pcie_gen2;
  90 extern int amdgpu_msi;
  91 extern int amdgpu_lockup_timeout;
  92 extern int amdgpu_dpm;
  93 extern int amdgpu_fw_load_type;
  94 extern int amdgpu_aspm;
  95 extern int amdgpu_runtime_pm;
  96 extern uint amdgpu_ip_block_mask;
  97 extern int amdgpu_bapm;
  98 extern int amdgpu_deep_color;
  99 extern int amdgpu_vm_size;
 100 extern int amdgpu_vm_block_size;
 101 extern int amdgpu_vm_fragment_size;
 102 extern int amdgpu_vm_fault_stop;
 103 extern int amdgpu_vm_debug;
 104 extern int amdgpu_vm_update_mode;
 105 extern int amdgpu_dc;
 106 extern int amdgpu_dc_log;
 107 extern int amdgpu_sched_jobs;
 108 extern int amdgpu_sched_hw_submission;
 109 extern int amdgpu_no_evict;
 110 extern int amdgpu_direct_gma_size;
 111 extern uint amdgpu_pcie_gen_cap;
 112 extern uint amdgpu_pcie_lane_cap;
 113 extern uint amdgpu_cg_mask;
 114 extern uint amdgpu_pg_mask;
 115 extern uint amdgpu_sdma_phase_quantum;
 116 extern char *amdgpu_disable_cu;
 117 extern char *amdgpu_virtual_display;
 118 extern uint amdgpu_pp_feature_mask;
 119 extern int amdgpu_vram_page_split;
 120 extern int amdgpu_ngg;
 121 extern int amdgpu_prim_buf_per_se;
 122 extern int amdgpu_pos_buf_per_se;
 123 extern int amdgpu_cntl_sb_buf_per_se;
 124 extern int amdgpu_param_buf_per_se;
 125 extern int amdgpu_job_hang_limit;
 126 extern int amdgpu_lbpw;
 127 extern int amdgpu_compute_multipipe;
 128
 129 #ifdef CONFIG_DRM_AMDGPU_SI
 130 extern int amdgpu_si_support;
 131 #endif
 132 #ifdef CONFIG_DRM_AMDGPU_CIK
 133 extern int amdgpu_cik_support;
 134 #endif
 135
 136 #define AMDGPU_DEFAULT_GTT_SIZE_MB              3072ULL /* 3GB by default */
 137 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
 138 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 139 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 140 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
 141 #define AMDGPU_IB_POOL_SIZE                     16
 142 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 143 #define AMDGPUFB_CONN_LIMIT                     4
 144 #define AMDGPU_BIOS_NUM_SCRATCH                 16
 145
 146 /* max number of IP instances */
 147 #define AMDGPU_MAX_SDMA_INSTANCES               2
 148
 149 /* hard reset data */
 150 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 151
 152 /* reset flags */
 153 #define AMDGPU_RESET_GFX                        (1 << 0)
 154 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 155 #define AMDGPU_RESET_DMA                        (1 << 2)
 156 #define AMDGPU_RESET_CP                         (1 << 3)
 157 #define AMDGPU_RESET_GRBM                       (1 << 4)
 158 #define AMDGPU_RESET_DMA1                       (1 << 5)
 159 #define AMDGPU_RESET_RLC                        (1 << 6)
 160 #define AMDGPU_RESET_SEM                        (1 << 7)
 161 #define AMDGPU_RESET_IH                         (1 << 8)
 162 #define AMDGPU_RESET_VMC                        (1 << 9)
 163 #define AMDGPU_RESET_MC                         (1 << 10)
 164 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 165 #define AMDGPU_RESET_UVD                        (1 << 12)
 166 #define AMDGPU_RESET_VCE                        (1 << 13)
 167 #define AMDGPU_RESET_VCE1                       (1 << 14)
 168
 169 /* GFX current status */
 170 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 171 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 172 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 173 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 174 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 175
 176 /* max cursor sizes (in pixels) */
 177 #define CIK_CURSOR_WIDTH 128
 178 #define CIK_CURSOR_HEIGHT 128
 179
 180 struct amdgpu_device;
 181 struct amdgpu_ib;
 182 struct amdgpu_cs_parser;
 183 struct amdgpu_job;
 184 struct amdgpu_irq_src;
 185 struct amdgpu_fpriv;
 186 struct amdgpu_bo_va_mapping;
 187
 188 enum amdgpu_cp_irq {
 189         AMDGPU_CP_IRQ_GFX_EOP = 0,
 190         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 191         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 192         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 193         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 194         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 195         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 196         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 197         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 198
 199         AMDGPU_CP_IRQ_LAST
 200 };
 201
 202 enum amdgpu_sdma_irq {
 203         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 204         AMDGPU_SDMA_IRQ_TRAP1,
 205
 206         AMDGPU_SDMA_IRQ_LAST
 207 };
 208
 209 enum amdgpu_thermal_irq {
 210         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 211         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 212
 213         AMDGPU_THERMAL_IRQ_LAST
 214 };
 215
 216 enum amdgpu_kiq_irq {
 217         AMDGPU_CP_KIQ_IRQ_DRIVER0 = 0,
 218         AMDGPU_CP_KIQ_IRQ_LAST
 219 };
 220
 221 int amdgpu_set_clockgating_state(struct amdgpu_device *adev,
 222                                   enum amd_ip_block_type block_type,
 223                                   enum amd_clockgating_state state);
 224 int amdgpu_set_powergating_state(struct amdgpu_device *adev,
 225                                   enum amd_ip_block_type block_type,
 226                                   enum amd_powergating_state state);
 227 void amdgpu_get_clockgating_state(struct amdgpu_device *adev, u32 *flags);
 228 int amdgpu_wait_for_idle(struct amdgpu_device *adev,
 229                          enum amd_ip_block_type block_type);
 230 bool amdgpu_is_idle(struct amdgpu_device *adev,
 231                     enum amd_ip_block_type block_type);
 232
 233 #define AMDGPU_MAX_IP_NUM 16
 234
 235 struct amdgpu_ip_block_status {
 236         bool valid;
 237         bool sw;
 238         bool hw;
 239         bool late_initialized;
 240         bool hang;
 241 };
 242
 243 struct amdgpu_ip_block_version {
 244         const enum amd_ip_block_type type;
 245         const u32 major;
 246         const u32 minor;
 247         const u32 rev;
 248         const struct amd_ip_funcs *funcs;
 249 };
 250
 251 struct amdgpu_ip_block {
 252         struct amdgpu_ip_block_status status;
 253         const struct amdgpu_ip_block_version *version;
 254 };
 255
 256 int amdgpu_ip_block_version_cmp(struct amdgpu_device *adev,
 257                                 enum amd_ip_block_type type,
 258                                 u32 major, u32 minor);
 259
 260 struct amdgpu_ip_block * amdgpu_get_ip_block(struct amdgpu_device *adev,
 261                                              enum amd_ip_block_type type);
 262
 263 int amdgpu_ip_block_add(struct amdgpu_device *adev,
 264                         const struct amdgpu_ip_block_version *ip_block_version);
 265
 266 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 267 struct amdgpu_buffer_funcs {
 268         /* maximum bytes in a single operation */
 269         uint32_t        copy_max_bytes;
 270
 271         /* number of dw to reserve per operation */
 272         unsigned        copy_num_dw;
 273
 274         /* used for buffer migration */
 275         void (*emit_copy_buffer)(struct amdgpu_ib *ib,
 276                                  /* src addr in bytes */
 277                                  uint64_t src_offset,
 278                                  /* dst addr in bytes */
 279                                  uint64_t dst_offset,
 280                                  /* number of byte to transfer */
 281                                  uint32_t byte_count);
 282
 283         /* maximum bytes in a single operation */
 284         uint32_t        fill_max_bytes;
 285
 286         /* number of dw to reserve per operation */
 287         unsigned        fill_num_dw;
 288
 289         /* used for buffer clearing */
 290         void (*emit_fill_buffer)(struct amdgpu_ib *ib,
 291                                  /* value to write to memory */
 292                                  uint32_t src_data,
 293                                  /* dst addr in bytes */
 294                                  uint64_t dst_offset,
 295                                  /* number of byte to fill */
 296                                  uint32_t byte_count);
 297 };
 298
 299 /* provided by hw blocks that can write ptes, e.g., sdma */
 300 struct amdgpu_vm_pte_funcs {
 301         /* number of dw to reserve per operation */
 302         unsigned        copy_pte_num_dw;
 303
 304         /* copy pte entries from GART */
 305         void (*copy_pte)(struct amdgpu_ib *ib,
 306                          uint64_t pe, uint64_t src,
 307                          unsigned count);
 308
 309         /* write pte one entry at a time with addr mapping */
 310         void (*write_pte)(struct amdgpu_ib *ib, uint64_t pe,
 311                           uint64_t value, unsigned count,
 312                           uint32_t incr);
 313
 314         /* maximum nums of PTEs/PDEs in a single operation */
 315         uint32_t        set_max_nums_pte_pde;
 316
 317         /* number of dw to reserve per operation */
 318         unsigned        set_pte_pde_num_dw;
 319
 320         /* for linear pte/pde updates without addr mapping */
 321         void (*set_pte_pde)(struct amdgpu_ib *ib,
 322                             uint64_t pe,
 323                             uint64_t addr, unsigned count,
 324                             uint32_t incr, uint64_t flags);
 325 };
 326
 327 /* provided by the gmc block */
 328 struct amdgpu_gart_funcs {
 329         /* flush the vm tlb via mmio */
 330         void (*flush_gpu_tlb)(struct amdgpu_device *adev,
 331                               uint32_t vmid);
 332         /* write pte/pde updates using the cpu */
 333         int (*set_pte_pde)(struct amdgpu_device *adev,
 334                            void *cpu_pt_addr, /* cpu addr of page table */
 335                            uint32_t gpu_page_idx, /* pte/pde to update */
 336                            uint64_t addr, /* addr to write into pte/pde */
 337                            uint64_t flags); /* access flags */
 338         /* enable/disable PRT support */
 339         void (*set_prt)(struct amdgpu_device *adev, bool enable);
 340         /* set pte flags based per asic */
 341         uint64_t (*get_vm_pte_flags)(struct amdgpu_device *adev,
 342                                      uint32_t flags);
 343         /* get the pde for a given mc addr */
 344         u64 (*get_vm_pde)(struct amdgpu_device *adev, u64 addr);
 345         uint32_t (*get_invalidate_req)(unsigned int vm_id);
 346 };
 347
 348 /* provided by the ih block */
 349 struct amdgpu_ih_funcs {
 350         /* ring read/write ptr handling, called from interrupt context */
 351         u32 (*get_wptr)(struct amdgpu_device *adev);
 352         bool (*prescreen_iv)(struct amdgpu_device *adev);
 353         void (*decode_iv)(struct amdgpu_device *adev,
 354                           struct amdgpu_iv_entry *entry);
 355         void (*set_rptr)(struct amdgpu_device *adev);
 356 };
 357
 358 /*
 359  * BIOS.
 360  */
 361 bool amdgpu_get_bios(struct amdgpu_device *adev);
 362 bool amdgpu_read_bios(struct amdgpu_device *adev);
 363
 364 /*
 365  * Dummy page
 366  */
 367 struct amdgpu_dummy_page {
 368         struct page     *page;
 369         dma_addr_t      addr;
 370 };
 371 int amdgpu_dummy_page_init(struct amdgpu_device *adev);
 372 void amdgpu_dummy_page_fini(struct amdgpu_device *adev);
 373
 374
 375 /*
 376  * Clocks
 377  */
 378
 379 #define AMDGPU_MAX_PPLL 3
 380
 381 struct amdgpu_clock {
 382         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 383         struct amdgpu_pll spll;
 384         struct amdgpu_pll mpll;
 385         /* 10 Khz units */
 386         uint32_t default_mclk;
 387         uint32_t default_sclk;
 388         uint32_t default_dispclk;
 389         uint32_t current_dispclk;
 390         uint32_t dp_extclk;
 391         uint32_t max_pixel_clock;
 392 };
 393
 394 /*
 395  * GEM.
 396  */
 397
 398 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 399 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 400
 401 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 402 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 403                                 struct drm_file *file_priv);
 404 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 405                                 struct drm_file *file_priv);
 406 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 407 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 408 struct drm_gem_object *
 409 amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 410                                  struct dma_buf_attachment *attach,
 411                                  struct sg_table *sg);
 412 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 413                                         struct drm_gem_object *gobj,
 414                                         int flags);
 415 int amdgpu_gem_prime_pin(struct drm_gem_object *obj);
 416 void amdgpu_gem_prime_unpin(struct drm_gem_object *obj);
 417 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 418 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 419 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 420 int amdgpu_gem_prime_mmap(struct drm_gem_object *obj, struct vm_area_struct *vma);
 421 int amdgpu_gem_debugfs_init(struct amdgpu_device *adev);
 422
 423 /* sub-allocation manager, it has to be protected by another lock.
 424  * By conception this is an helper for other part of the driver
 425  * like the indirect buffer or semaphore, which both have their
 426  * locking.
 427  *
 428  * Principe is simple, we keep a list of sub allocation in offset
 429  * order (first entry has offset == 0, last entry has the highest
 430  * offset).
 431  *
 432  * When allocating new object we first check if there is room at
 433  * the end total_size - (last_object_offset + last_object_size) >=
 434  * alloc_size. If so we allocate new object there.
 435  *
 436  * When there is not enough room at the end, we start waiting for
 437  * each sub object until we reach object_offset+object_size >=
 438  * alloc_size, this object then become the sub object we return.
 439  *
 440  * Alignment can't be bigger than page size.
 441  *
 442  * Hole are not considered for allocation to keep things simple.
 443  * Assumption is that there won't be hole (all object on same
 444  * alignment).
 445  */
 446
 447 #define AMDGPU_SA_NUM_FENCE_LISTS       32
 448
 449 struct amdgpu_sa_manager {
 450         wait_queue_head_t       wq;
 451         struct amdgpu_bo        *bo;
 452         struct list_head        *hole;
 453         struct list_head        flist[AMDGPU_SA_NUM_FENCE_LISTS];
 454         struct list_head        olist;
 455         unsigned                size;
 456         uint64_t                gpu_addr;
 457         void                    *cpu_ptr;
 458         uint32_t                domain;
 459         uint32_t                align;
 460 };
 461
 462 /* sub-allocation buffer */
 463 struct amdgpu_sa_bo {
 464         struct list_head                olist;
 465         struct list_head                flist;
 466         struct amdgpu_sa_manager        *manager;
 467         unsigned                        soffset;
 468         unsigned                        eoffset;
 469         struct dma_fence                *fence;
 470 };
 471
 472 /*
 473  * GEM objects.
 474  */
 475 void amdgpu_gem_force_release(struct amdgpu_device *adev);
 476 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 477                              int alignment, u32 initial_domain,
 478                              u64 flags, bool kernel,
 479                              struct reservation_object *resv,
 480                              struct drm_gem_object **obj);
 481
 482 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 483                             struct drm_device *dev,
 484                             struct drm_mode_create_dumb *args);
 485 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 486                           struct drm_device *dev,
 487                           uint32_t handle, uint64_t *offset_p);
 488 int amdgpu_fence_slab_init(void);
 489 void amdgpu_fence_slab_fini(void);
 490
 491 /*
 492  * VMHUB structures, functions & helpers
 493  */
 494 struct amdgpu_vmhub {
 495         uint32_t        ctx0_ptb_addr_lo32;
 496         uint32_t        ctx0_ptb_addr_hi32;
 497         uint32_t        vm_inv_eng0_req;
 498         uint32_t        vm_inv_eng0_ack;
 499         uint32_t        vm_context0_cntl;
 500         uint32_t        vm_l2_pro_fault_status;
 501         uint32_t        vm_l2_pro_fault_cntl;
 502 };
 503
 504 /*
 505  * GPU MC structures, functions & helpers
 506  */
 507 struct amdgpu_mc {
 508         resource_size_t         aper_size;
 509         resource_size_t         aper_base;
 510         resource_size_t         agp_base;
 511         /* for some chips with <= 32MB we need to lie
 512          * about vram size near mc fb location */
 513         u64                     mc_vram_size;
 514         u64                     visible_vram_size;
 515         u64                     gart_size;
 516         u64                     gart_start;
 517         u64                     gart_end;
 518         u64                     vram_start;
 519         u64                     vram_end;
 520         unsigned                vram_width;
 521         u64                     real_vram_size;
 522         int                     vram_mtrr;
 523         u64                     mc_mask;
 524         const struct firmware   *fw;    /* MC firmware */
 525         uint32_t                fw_version;
 526         struct amdgpu_irq_src   vm_fault;
 527         uint32_t                vram_type;
 528         uint32_t                srbm_soft_reset;
 529         bool                    prt_warning;
 530         uint64_t                stolen_size;
 531         /* apertures */
 532         u64                                     shared_aperture_start;
 533         u64                                     shared_aperture_end;
 534         u64                                     private_aperture_start;
 535         u64                                     private_aperture_end;
 536         /* protects concurrent invalidation */
 537         spinlock_t              invalidate_lock;
 538 };
 539
 540 /*
 541  * GPU doorbell structures, functions & helpers
 542  */
 543 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 544 {
 545         AMDGPU_DOORBELL_KIQ                     = 0x000,
 546         AMDGPU_DOORBELL_HIQ                     = 0x001,
 547         AMDGPU_DOORBELL_DIQ                     = 0x002,
 548         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 549         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 550         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 551         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 552         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 553         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 554         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 555         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 556         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 557         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 558         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 559         AMDGPU_DOORBELL_IH                      = 0x1E8,
 560         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 561         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 562 } AMDGPU_DOORBELL_ASSIGNMENT;
 563
 564 struct amdgpu_doorbell {
 565         /* doorbell mmio */
 566         resource_size_t         base;
 567         resource_size_t         size;
 568         u32 __iomem             *ptr;
 569         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 570 };
 571
 572 /*
 573  * 64bit doorbell, offset are in QWORD, occupy 2KB doorbell space
 574  */
 575 typedef enum _AMDGPU_DOORBELL64_ASSIGNMENT
 576 {
 577         /*
 578          * All compute related doorbells: kiq, hiq, diq, traditional compute queue, user queue, should locate in
 579          * a continues range so that programming CP_MEC_DOORBELL_RANGE_LOWER/UPPER can cover this range.
 580          *  Compute related doorbells are allocated from 0x00 to 0x8a
 581          */
 582
 583
 584         /* kernel scheduling */
 585         AMDGPU_DOORBELL64_KIQ                     = 0x00,
 586
 587         /* HSA interface queue and debug queue */
 588         AMDGPU_DOORBELL64_HIQ                     = 0x01,
 589         AMDGPU_DOORBELL64_DIQ                     = 0x02,
 590
 591         /* Compute engines */
 592         AMDGPU_DOORBELL64_MEC_RING0               = 0x03,
 593         AMDGPU_DOORBELL64_MEC_RING1               = 0x04,
 594         AMDGPU_DOORBELL64_MEC_RING2               = 0x05,
 595         AMDGPU_DOORBELL64_MEC_RING3               = 0x06,
 596         AMDGPU_DOORBELL64_MEC_RING4               = 0x07,
 597         AMDGPU_DOORBELL64_MEC_RING5               = 0x08,
 598         AMDGPU_DOORBELL64_MEC_RING6               = 0x09,
 599         AMDGPU_DOORBELL64_MEC_RING7               = 0x0a,
 600
 601         /* User queue doorbell range (128 doorbells) */
 602         AMDGPU_DOORBELL64_USERQUEUE_START         = 0x0b,
 603         AMDGPU_DOORBELL64_USERQUEUE_END           = 0x8a,
 604
 605         /* Graphics engine */
 606         AMDGPU_DOORBELL64_GFX_RING0               = 0x8b,
 607
 608         /*
 609          * Other graphics doorbells can be allocated here: from 0x8c to 0xef
 610          * Graphics voltage island aperture 1
 611          * default non-graphics QWORD index is 0xF0 - 0xFF inclusive
 612          */
 613
 614         /* sDMA engines */
 615         AMDGPU_DOORBELL64_sDMA_ENGINE0            = 0xF0,
 616         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE0     = 0xF1,
 617         AMDGPU_DOORBELL64_sDMA_ENGINE1            = 0xF2,
 618         AMDGPU_DOORBELL64_sDMA_HI_PRI_ENGINE1     = 0xF3,
 619
 620         /* Interrupt handler */
 621         AMDGPU_DOORBELL64_IH                      = 0xF4,  /* For legacy interrupt ring buffer */
 622         AMDGPU_DOORBELL64_IH_RING1                = 0xF5,  /* For page migration request log */
 623         AMDGPU_DOORBELL64_IH_RING2                = 0xF6,  /* For page migration translation/invalidation log */
 624
 625         /* VCN engine use 32 bits doorbell  */
 626         AMDGPU_DOORBELL64_VCN0_1                  = 0xF8, /* lower 32 bits for VNC0 and upper 32 bits for VNC1 */
 627         AMDGPU_DOORBELL64_VCN2_3                  = 0xF9,
 628         AMDGPU_DOORBELL64_VCN4_5                  = 0xFA,
 629         AMDGPU_DOORBELL64_VCN6_7                  = 0xFB,
 630
 631         /* overlap the doorbell assignment with VCN as they are  mutually exclusive
 632          * VCE engine's doorbell is 32 bit and two VCE ring share one QWORD
 633          */
 634         AMDGPU_DOORBELL64_UVD_RING0_1             = 0xF8,
 635         AMDGPU_DOORBELL64_UVD_RING2_3             = 0xF9,
 636         AMDGPU_DOORBELL64_UVD_RING4_5             = 0xFA,
 637         AMDGPU_DOORBELL64_UVD_RING6_7             = 0xFB,
 638
 639         AMDGPU_DOORBELL64_VCE_RING0_1             = 0xFC,
 640         AMDGPU_DOORBELL64_VCE_RING2_3             = 0xFD,
 641         AMDGPU_DOORBELL64_VCE_RING4_5             = 0xFE,
 642         AMDGPU_DOORBELL64_VCE_RING6_7             = 0xFF,
 643
 644         AMDGPU_DOORBELL64_MAX_ASSIGNMENT          = 0xFF,
 645         AMDGPU_DOORBELL64_INVALID                 = 0xFFFF
 646 } AMDGPU_DOORBELL64_ASSIGNMENT;
 647
 648
 649 void amdgpu_doorbell_get_kfd_info(struct amdgpu_device *adev,
 650                                 phys_addr_t *aperture_base,
 651                                 size_t *aperture_size,
 652                                 size_t *start_offset);
 653
 654 /*
 655  * IRQS.
 656  */
 657
 658 struct amdgpu_flip_work {
 659         struct delayed_work             flip_work;
 660         struct work_struct              unpin_work;
 661         struct amdgpu_device            *adev;
 662         int                             crtc_id;
 663         u32                             target_vblank;
 664         uint64_t                        base;
 665         struct drm_pending_vblank_event *event;
 666         struct amdgpu_bo                *old_abo;
 667         struct dma_fence                *excl;
 668         unsigned                        shared_count;
 669         struct dma_fence                **shared;
 670         struct dma_fence_cb             cb;
 671         bool                            async;
 672 };
 673
 674
 675 /*
 676  * CP & rings.
 677  */
 678
 679 struct amdgpu_ib {
 680         struct amdgpu_sa_bo             *sa_bo;
 681         uint32_t                        length_dw;
 682         uint64_t                        gpu_addr;
 683         uint32_t                        *ptr;
 684         uint32_t                        flags;
 685 };
 686
 687 extern const struct amd_sched_backend_ops amdgpu_sched_ops;
 688
 689 int amdgpu_job_alloc(struct amdgpu_device *adev, unsigned num_ibs,
 690                      struct amdgpu_job **job, struct amdgpu_vm *vm);
 691 int amdgpu_job_alloc_with_ib(struct amdgpu_device *adev, unsigned size,
 692                              struct amdgpu_job **job);
 693
 694 void amdgpu_job_free_resources(struct amdgpu_job *job);
 695 void amdgpu_job_free(struct amdgpu_job *job);
 696 int amdgpu_job_submit(struct amdgpu_job *job, struct amdgpu_ring *ring,
 697                       struct amd_sched_entity *entity, void *owner,
 698                       struct dma_fence **f);
 699
 700 /*
 701  * Queue manager
 702  */
 703 struct amdgpu_queue_mapper {
 704         int             hw_ip;
 705         struct mutex    lock;
 706         /* protected by lock */
 707         struct amdgpu_ring *queue_map[AMDGPU_MAX_RINGS];
 708 };
 709
 710 struct amdgpu_queue_mgr {
 711         struct amdgpu_queue_mapper mapper[AMDGPU_MAX_IP_NUM];
 712 };
 713
 714 int amdgpu_queue_mgr_init(struct amdgpu_device *adev,
 715                           struct amdgpu_queue_mgr *mgr);
 716 int amdgpu_queue_mgr_fini(struct amdgpu_device *adev,
 717                           struct amdgpu_queue_mgr *mgr);
 718 int amdgpu_queue_mgr_map(struct amdgpu_device *adev,
 719                          struct amdgpu_queue_mgr *mgr,
 720                          int hw_ip, int instance, int ring,
 721                          struct amdgpu_ring **out_ring);
 722
 723 /*
 724  * context related structures
 725  */
 726
 727 struct amdgpu_ctx_ring {
 728         uint64_t                sequence;
 729         struct dma_fence        **fences;
 730         struct amd_sched_entity entity;
 731 };
 732
 733 struct amdgpu_ctx {
 734         struct kref             refcount;
 735         struct amdgpu_device    *adev;
 736         struct amdgpu_queue_mgr queue_mgr;
 737         unsigned                reset_counter;
 738         spinlock_t              ring_lock;
 739         struct dma_fence        **fences;
 740         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
 741         bool preamble_presented;
 742 };
 743
 744 struct amdgpu_ctx_mgr {
 745         struct amdgpu_device    *adev;
 746         struct mutex            lock;
 747         /* protected by lock */
 748         struct idr              ctx_handles;
 749 };
 750
 751 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
 752 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
 753
 754 int amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
 755                               struct dma_fence *fence, uint64_t *seq);
 756 struct dma_fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
 757                                    struct amdgpu_ring *ring, uint64_t seq);
 758
 759 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
 760                      struct drm_file *filp);
 761
 762 void amdgpu_ctx_mgr_init(struct amdgpu_ctx_mgr *mgr);
 763 void amdgpu_ctx_mgr_fini(struct amdgpu_ctx_mgr *mgr);
 764
 765 /*
 766  * file private structure
 767  */
 768
 769 struct amdgpu_fpriv {
 770         struct amdgpu_vm        vm;
 771         struct amdgpu_bo_va     *prt_va;
 772         struct amdgpu_bo_va     *csa_va;
 773         struct mutex            bo_list_lock;
 774         struct idr              bo_list_handles;
 775         struct amdgpu_ctx_mgr   ctx_mgr;
 776         u32                     vram_lost_counter;
 777 };
 778
 779 /*
 780  * residency list
 781  */
 782 struct amdgpu_bo_list_entry {
 783         struct amdgpu_bo                *robj;
 784         struct ttm_validate_buffer      tv;
 785         struct amdgpu_bo_va             *bo_va;
 786         uint32_t                        priority;
 787         struct page                     **user_pages;
 788         int                             user_invalidated;
 789 };
 790
 791 struct amdgpu_bo_list {
 792         struct mutex lock;
 793         struct rcu_head rhead;
 794         struct kref refcount;
 795         struct amdgpu_bo *gds_obj;
 796         struct amdgpu_bo *gws_obj;
 797         struct amdgpu_bo *oa_obj;
 798         unsigned first_userptr;
 799         unsigned num_entries;
 800         struct amdgpu_bo_list_entry *array;
 801 };
 802
 803 struct amdgpu_bo_list *
 804 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
 805 void amdgpu_bo_list_get_list(struct amdgpu_bo_list *list,
 806                              struct list_head *validated);
 807 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
 808 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
 809
 810 /*
 811  * GFX stuff
 812  */
 813 #include "clearstate_defs.h"
 814
 815 struct amdgpu_rlc_funcs {
 816         void (*enter_safe_mode)(struct amdgpu_device *adev);
 817         void (*exit_safe_mode)(struct amdgpu_device *adev);
 818 };
 819
 820 struct amdgpu_rlc {
 821         /* for power gating */
 822         struct amdgpu_bo        *save_restore_obj;
 823         uint64_t                save_restore_gpu_addr;
 824         volatile uint32_t       *sr_ptr;
 825         const u32               *reg_list;
 826         u32                     reg_list_size;
 827         /* for clear state */
 828         struct amdgpu_bo        *clear_state_obj;
 829         uint64_t                clear_state_gpu_addr;
 830         volatile uint32_t       *cs_ptr;
 831         const struct cs_section_def   *cs_data;
 832         u32                     clear_state_size;
 833         /* for cp tables */
 834         struct amdgpu_bo        *cp_table_obj;
 835         uint64_t                cp_table_gpu_addr;
 836         volatile uint32_t       *cp_table_ptr;
 837         u32                     cp_table_size;
 838
 839         /* safe mode for updating CG/PG state */
 840         bool in_safe_mode;
 841         const struct amdgpu_rlc_funcs *funcs;
 842
 843         /* for firmware data */
 844         u32 save_and_restore_offset;
 845         u32 clear_state_descriptor_offset;
 846         u32 avail_scratch_ram_locations;
 847         u32 reg_restore_list_size;
 848         u32 reg_list_format_start;
 849         u32 reg_list_format_separate_start;
 850         u32 starting_offsets_start;
 851         u32 reg_list_format_size_bytes;
 852         u32 reg_list_size_bytes;
 853
 854         u32 *register_list_format;
 855         u32 *register_restore;
 856 };
 857
 858 #define AMDGPU_MAX_COMPUTE_QUEUES KGD_MAX_QUEUES
 859
 860 struct amdgpu_mec {
 861         struct amdgpu_bo        *hpd_eop_obj;
 862         u64                     hpd_eop_gpu_addr;
 863         struct amdgpu_bo        *mec_fw_obj;
 864         u64                     mec_fw_gpu_addr;
 865         u32 num_mec;
 866         u32 num_pipe_per_mec;
 867         u32 num_queue_per_pipe;
 868         void                    *mqd_backup[AMDGPU_MAX_COMPUTE_RINGS + 1];
 869
 870         /* These are the resources for which amdgpu takes ownership */
 871         DECLARE_BITMAP(queue_bitmap, AMDGPU_MAX_COMPUTE_QUEUES);
 872 };
 873
 874 struct amdgpu_kiq {
 875         u64                     eop_gpu_addr;
 876         struct amdgpu_bo        *eop_obj;
 877         struct mutex            ring_mutex;
 878         struct amdgpu_ring      ring;
 879         struct amdgpu_irq_src   irq;
 880 };
 881
 882 /*
 883  * GPU scratch registers structures, functions & helpers
 884  */
 885 struct amdgpu_scratch {
 886         unsigned                num_reg;
 887         uint32_t                reg_base;
 888         uint32_t                free_mask;
 889 };
 890
 891 /*
 892  * GFX configurations
 893  */
 894 #define AMDGPU_GFX_MAX_SE 4
 895 #define AMDGPU_GFX_MAX_SH_PER_SE 2
 896
 897 struct amdgpu_rb_config {
 898         uint32_t rb_backend_disable;
 899         uint32_t user_rb_backend_disable;
 900         uint32_t raster_config;
 901         uint32_t raster_config_1;
 902 };
 903
 904 struct gb_addr_config {
 905         uint16_t pipe_interleave_size;
 906         uint8_t num_pipes;
 907         uint8_t max_compress_frags;
 908         uint8_t num_banks;
 909         uint8_t num_se;
 910         uint8_t num_rb_per_se;
 911 };
 912
 913 struct amdgpu_gfx_config {
 914         unsigned max_shader_engines;
 915         unsigned max_tile_pipes;
 916         unsigned max_cu_per_sh;
 917         unsigned max_sh_per_se;
 918         unsigned max_backends_per_se;
 919         unsigned max_texture_channel_caches;
 920         unsigned max_gprs;
 921         unsigned max_gs_threads;
 922         unsigned max_hw_contexts;
 923         unsigned sc_prim_fifo_size_frontend;
 924         unsigned sc_prim_fifo_size_backend;
 925         unsigned sc_hiz_tile_fifo_size;
 926         unsigned sc_earlyz_tile_fifo_size;
 927
 928         unsigned num_tile_pipes;
 929         unsigned backend_enable_mask;
 930         unsigned mem_max_burst_length_bytes;
 931         unsigned mem_row_size_in_kb;
 932         unsigned shader_engine_tile_size;
 933         unsigned num_gpus;
 934         unsigned multi_gpu_tile_size;
 935         unsigned mc_arb_ramcfg;
 936         unsigned gb_addr_config;
 937         unsigned num_rbs;
 938         unsigned gs_vgt_table_depth;
 939         unsigned gs_prim_buffer_depth;
 940
 941         uint32_t tile_mode_array[32];
 942         uint32_t macrotile_mode_array[16];
 943
 944         struct gb_addr_config gb_addr_config_fields;
 945         struct amdgpu_rb_config rb_config[AMDGPU_GFX_MAX_SE][AMDGPU_GFX_MAX_SH_PER_SE];
 946
 947         /* gfx configure feature */
 948         uint32_t double_offchip_lds_buf;
 949 };
 950
 951 struct amdgpu_cu_info {
 952         uint32_t max_waves_per_simd;
 953         uint32_t wave_front_size;
 954         uint32_t max_scratch_slots_per_cu;
 955         uint32_t lds_size;
 956
 957         /* total active CU number */
 958         uint32_t number;
 959         uint32_t ao_cu_mask;
 960         uint32_t ao_cu_bitmap[4][4];
 961         uint32_t bitmap[4][4];
 962 };
 963
 964 struct amdgpu_gfx_funcs {
 965         /* get the gpu clock counter */
 966         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
 967         void (*select_se_sh)(struct amdgpu_device *adev, u32 se_num, u32 sh_num, u32 instance);
 968         void (*read_wave_data)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t *dst, int *no_fields);
 969         void (*read_wave_vgprs)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t thread, uint32_t start, uint32_t size, uint32_t *dst);
 970         void (*read_wave_sgprs)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t start, uint32_t size, uint32_t *dst);
 971 };
 972
 973 struct amdgpu_ngg_buf {
 974         struct amdgpu_bo        *bo;
 975         uint64_t                gpu_addr;
 976         uint32_t                size;
 977         uint32_t                bo_size;
 978 };
 979
 980 enum {
 981         NGG_PRIM = 0,
 982         NGG_POS,
 983         NGG_CNTL,
 984         NGG_PARAM,
 985         NGG_BUF_MAX
 986 };
 987
 988 struct amdgpu_ngg {
 989         struct amdgpu_ngg_buf   buf[NGG_BUF_MAX];
 990         uint32_t                gds_reserve_addr;
 991         uint32_t                gds_reserve_size;
 992         bool                    init;
 993 };
 994
 995 struct amdgpu_gfx {
 996         struct mutex                    gpu_clock_mutex;
 997         struct amdgpu_gfx_config        config;
 998         struct amdgpu_rlc               rlc;
 999         struct amdgpu_mec               mec;
1000         struct amdgpu_kiq               kiq;
1001         struct amdgpu_scratch           scratch;
1002         const struct firmware           *me_fw; /* ME firmware */
1003         uint32_t                        me_fw_version;
1004         const struct firmware           *pfp_fw; /* PFP firmware */
1005         uint32_t                        pfp_fw_version;
1006         const struct firmware           *ce_fw; /* CE firmware */
1007         uint32_t                        ce_fw_version;
1008         const struct firmware           *rlc_fw; /* RLC firmware */
1009         uint32_t                        rlc_fw_version;
1010         const struct firmware           *mec_fw; /* MEC firmware */
1011         uint32_t                        mec_fw_version;
1012         const struct firmware           *mec2_fw; /* MEC2 firmware */
1013         uint32_t                        mec2_fw_version;
1014         uint32_t                        me_feature_version;
1015         uint32_t                        ce_feature_version;
1016         uint32_t                        pfp_feature_version;
1017         uint32_t                        rlc_feature_version;
1018         uint32_t                        mec_feature_version;
1019         uint32_t                        mec2_feature_version;
1020         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
1021         unsigned                        num_gfx_rings;
1022         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
1023         unsigned                        num_compute_rings;
1024         struct amdgpu_irq_src           eop_irq;
1025         struct amdgpu_irq_src           priv_reg_irq;
1026         struct amdgpu_irq_src           priv_inst_irq;
1027         /* gfx status */
1028         uint32_t                        gfx_current_status;
1029         /* ce ram size*/
1030         unsigned                        ce_ram_size;
1031         struct amdgpu_cu_info           cu_info;
1032         const struct amdgpu_gfx_funcs   *funcs;
1033
1034         /* reset mask */
1035         uint32_t                        grbm_soft_reset;
1036         uint32_t                        srbm_soft_reset;
1037         /* s3/s4 mask */
1038         bool                            in_suspend;
1039         /* NGG */
1040         struct amdgpu_ngg               ngg;
1041 };
1042
1043 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
1044                   unsigned size, struct amdgpu_ib *ib);
1045 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
1046                     struct dma_fence *f);
1047 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
1048                        struct amdgpu_ib *ibs, struct amdgpu_job *job,
1049                        struct dma_fence **f);
1050 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
1051 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
1052 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
1053
1054 /*
1055  * CS.
1056  */
1057 struct amdgpu_cs_chunk {
1058         uint32_t                chunk_id;
1059         uint32_t                length_dw;
1060         void                    *kdata;
1061 };
1062
1063 struct amdgpu_cs_parser {
1064         struct amdgpu_device    *adev;
1065         struct drm_file         *filp;
1066         struct amdgpu_ctx       *ctx;
1067
1068         /* chunks */
1069         unsigned                nchunks;
1070         struct amdgpu_cs_chunk  *chunks;
1071
1072         /* scheduler job object */
1073         struct amdgpu_job       *job;
1074
1075         /* buffer objects */
1076         struct ww_acquire_ctx           ticket;
1077         struct amdgpu_bo_list           *bo_list;
1078         struct amdgpu_mn                *mn;
1079         struct amdgpu_bo_list_entry     vm_pd;
1080         struct list_head                validated;
1081         struct dma_fence                *fence;
1082         uint64_t                        bytes_moved_threshold;
1083         uint64_t                        bytes_moved_vis_threshold;
1084         uint64_t                        bytes_moved;
1085         uint64_t                        bytes_moved_vis;
1086         struct amdgpu_bo_list_entry     *evictable;
1087
1088         /* user fence */
1089         struct amdgpu_bo_list_entry     uf_entry;
1090
1091         unsigned num_post_dep_syncobjs;
1092         struct drm_syncobj **post_dep_syncobjs;
1093 };
1094
1095 #define AMDGPU_PREAMBLE_IB_PRESENT          (1 << 0) /* bit set means command submit involves a preamble IB */
1096 #define AMDGPU_PREAMBLE_IB_PRESENT_FIRST    (1 << 1) /* bit set means preamble IB is first presented in belonging context */
1097 #define AMDGPU_HAVE_CTX_SWITCH              (1 << 2) /* bit set means context switch occured */
1098
1099 struct amdgpu_job {
1100         struct amd_sched_job    base;
1101         struct amdgpu_device    *adev;
1102         struct amdgpu_vm        *vm;
1103         struct amdgpu_ring      *ring;
1104         struct amdgpu_sync      sync;
1105         struct amdgpu_sync      dep_sync;
1106         struct amdgpu_sync      sched_sync;
1107         struct amdgpu_ib        *ibs;
1108         struct dma_fence        *fence; /* the hw fence */
1109         uint32_t                preamble_status;
1110         uint32_t                num_ibs;
1111         void                    *owner;
1112         uint64_t                fence_ctx; /* the fence_context this job uses */
1113         bool                    vm_needs_flush;
1114         unsigned                vm_id;
1115         uint64_t                vm_pd_addr;
1116         uint32_t                gds_base, gds_size;
1117         uint32_t                gws_base, gws_size;
1118         uint32_t                oa_base, oa_size;
1119
1120         /* user fence handling */
1121         uint64_t                uf_addr;
1122         uint64_t                uf_sequence;
1123
1124 };
1125 #define to_amdgpu_job(sched_job)                \
1126                 container_of((sched_job), struct amdgpu_job, base)
1127
1128 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p,
1129                                       uint32_t ib_idx, int idx)
1130 {
1131         return p->job->ibs[ib_idx].ptr[idx];
1132 }
1133
1134 static inline void amdgpu_set_ib_value(struct amdgpu_cs_parser *p,
1135                                        uint32_t ib_idx, int idx,
1136                                        uint32_t value)
1137 {
1138         p->job->ibs[ib_idx].ptr[idx] = value;
1139 }
1140
1141 /*
1142  * Writeback
1143  */
1144 #define AMDGPU_MAX_WB 1024      /* Reserve at most 1024 WB slots for amdgpu-owned rings. */
1145
1146 struct amdgpu_wb {
1147         struct amdgpu_bo        *wb_obj;
1148         volatile uint32_t       *wb;
1149         uint64_t                gpu_addr;
1150         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1151         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1152 };
1153
1154 int amdgpu_wb_get(struct amdgpu_device *adev, u32 *wb);
1155 void amdgpu_wb_free(struct amdgpu_device *adev, u32 wb);
1156
1157 void amdgpu_get_pcie_info(struct amdgpu_device *adev);
1158
1159 /*
1160  * SDMA
1161  */
1162 struct amdgpu_sdma_instance {
1163         /* SDMA firmware */
1164         const struct firmware   *fw;
1165         uint32_t                fw_version;
1166         uint32_t                feature_version;
1167
1168         struct amdgpu_ring      ring;
1169         bool                    burst_nop;
1170 };
1171
1172 struct amdgpu_sdma {
1173         struct amdgpu_sdma_instance instance[AMDGPU_MAX_SDMA_INSTANCES];
1174 #ifdef CONFIG_DRM_AMDGPU_SI
1175         //SI DMA has a difference trap irq number for the second engine
1176         struct amdgpu_irq_src   trap_irq_1;
1177 #endif
1178         struct amdgpu_irq_src   trap_irq;
1179         struct amdgpu_irq_src   illegal_inst_irq;
1180         int                     num_instances;
1181         uint32_t                    srbm_soft_reset;
1182 };
1183
1184 /*
1185  * Firmware
1186  */
1187 enum amdgpu_firmware_load_type {
1188         AMDGPU_FW_LOAD_DIRECT = 0,
1189         AMDGPU_FW_LOAD_SMU,
1190         AMDGPU_FW_LOAD_PSP,
1191 };
1192
1193 struct amdgpu_firmware {
1194         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1195         enum amdgpu_firmware_load_type load_type;
1196         struct amdgpu_bo *fw_buf;
1197         unsigned int fw_size;
1198         unsigned int max_ucodes;
1199         /* firmwares are loaded by psp instead of smu from vega10 */
1200         const struct amdgpu_psp_funcs *funcs;
1201         struct amdgpu_bo *rbuf;
1202         struct mutex mutex;
1203
1204         /* gpu info firmware data pointer */
1205         const struct firmware *gpu_info_fw;
1206
1207         void *fw_buf_ptr;
1208         uint64_t fw_buf_mc;
1209 };
1210
1211 /*
1212  * Benchmarking
1213  */
1214 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1215
1216
1217 /*
1218  * Testing
1219  */
1220 void amdgpu_test_moves(struct amdgpu_device *adev);
1221
1222 /*
1223  * Debugfs
1224  */
1225 struct amdgpu_debugfs {
1226         const struct drm_info_list      *files;
1227         unsigned                num_files;
1228 };
1229
1230 int amdgpu_debugfs_add_files(struct amdgpu_device *adev,
1231                              const struct drm_info_list *files,
1232                              unsigned nfiles);
1233 int amdgpu_debugfs_fence_init(struct amdgpu_device *adev);
1234
1235 #if defined(CONFIG_DEBUG_FS)
1236 int amdgpu_debugfs_init(struct drm_minor *minor);
1237 #endif
1238
1239 int amdgpu_debugfs_firmware_init(struct amdgpu_device *adev);
1240
1241 /*
1242  * amdgpu smumgr functions
1243  */
1244 struct amdgpu_smumgr_funcs {
1245         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1246         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1247         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1248 };
1249
1250 /*
1251  * amdgpu smumgr
1252  */
1253 struct amdgpu_smumgr {
1254         struct amdgpu_bo *toc_buf;
1255         struct amdgpu_bo *smu_buf;
1256         /* asic priv smu data */
1257         void *priv;
1258         spinlock_t smu_lock;
1259         /* smumgr functions */
1260         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1261         /* ucode loading complete flag */
1262         uint32_t fw_flags;
1263 };
1264
1265 /*
1266  * ASIC specific register table accessible by UMD
1267  */
1268 struct amdgpu_allowed_register_entry {
1269         uint32_t reg_offset;
1270         bool grbm_indexed;
1271 };
1272
1273 /*
1274  * ASIC specific functions.
1275  */
1276 struct amdgpu_asic_funcs {
1277         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1278         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
1279                                    u8 *bios, u32 length_bytes);
1280         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1281                              u32 sh_num, u32 reg_offset, u32 *value);
1282         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1283         int (*reset)(struct amdgpu_device *adev);
1284         /* get the reference clock */
1285         u32 (*get_xclk)(struct amdgpu_device *adev);
1286         /* MM block clocks */
1287         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1288         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1289         /* static power management */
1290         int (*get_pcie_lanes)(struct amdgpu_device *adev);
1291         void (*set_pcie_lanes)(struct amdgpu_device *adev, int lanes);
1292         /* get config memsize register */
1293         u32 (*get_config_memsize)(struct amdgpu_device *adev);
1294 };
1295
1296 /*
1297  * IOCTL.
1298  */
1299 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1300                             struct drm_file *filp);
1301 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1302                                 struct drm_file *filp);
1303
1304 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1305                           struct drm_file *filp);
1306 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1307                         struct drm_file *filp);
1308 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1309                           struct drm_file *filp);
1310 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1311                               struct drm_file *filp);
1312 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1313                           struct drm_file *filp);
1314 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1315                         struct drm_file *filp);
1316 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1317 int amdgpu_cs_fence_to_handle_ioctl(struct drm_device *dev, void *data,
1318                                     struct drm_file *filp);
1319 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1320 int amdgpu_cs_wait_fences_ioctl(struct drm_device *dev, void *data,
1321                                 struct drm_file *filp);
1322
1323 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1324                                 struct drm_file *filp);
1325
1326 /* VRAM scratch page for HDP bug, default vram page */
1327 struct amdgpu_vram_scratch {
1328         struct amdgpu_bo                *robj;
1329         volatile uint32_t               *ptr;
1330         u64                             gpu_addr;
1331 };
1332
1333 /*
1334  * ACPI
1335  */
1336 struct amdgpu_atif_notification_cfg {
1337         bool enabled;
1338         int command_code;
1339 };
1340
1341 struct amdgpu_atif_notifications {
1342         bool display_switch;
1343         bool expansion_mode_change;
1344         bool thermal_state;
1345         bool forced_power_state;
1346         bool system_power_state;
1347         bool display_conf_change;
1348         bool px_gfx_switch;
1349         bool brightness_change;
1350         bool dgpu_display_event;
1351 };
1352
1353 struct amdgpu_atif_functions {
1354         bool system_params;
1355         bool sbios_requests;
1356         bool select_active_disp;
1357         bool lid_state;
1358         bool get_tv_standard;
1359         bool set_tv_standard;
1360         bool get_panel_expansion_mode;
1361         bool set_panel_expansion_mode;
1362         bool temperature_change;
1363         bool graphics_device_types;
1364 };
1365
1366 struct amdgpu_atif {
1367         struct amdgpu_atif_notifications notifications;
1368         struct amdgpu_atif_functions functions;
1369         struct amdgpu_atif_notification_cfg notification_cfg;
1370         struct amdgpu_encoder *encoder_for_bl;
1371 };
1372
1373 struct amdgpu_atcs_functions {
1374         bool get_ext_state;
1375         bool pcie_perf_req;
1376         bool pcie_dev_rdy;
1377         bool pcie_bus_width;
1378 };
1379
1380 struct amdgpu_atcs {
1381         struct amdgpu_atcs_functions functions;
1382 };
1383
1384 /*
1385  * CGS
1386  */
1387 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1388 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
1389
1390 /*
1391  * Core structure, functions and helpers.
1392  */
1393 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1394 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1395
1396 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1397 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1398
1399 #define AMDGPU_RESET_MAGIC_NUM 64
1400 struct amdgpu_device {
1401         struct device                   *dev;
1402         struct drm_device               *ddev;
1403         struct pci_dev                  *pdev;
1404
1405 #ifdef CONFIG_DRM_AMD_ACP
1406         struct amdgpu_acp               acp;
1407 #endif
1408
1409         /* ASIC */
1410         enum amd_asic_type              asic_type;
1411         uint32_t                        family;
1412         uint32_t                        rev_id;
1413         uint32_t                        external_rev_id;
1414         unsigned long                   flags;
1415         int                             usec_timeout;
1416         const struct amdgpu_asic_funcs  *asic_funcs;
1417         bool                            shutdown;
1418         bool                            need_dma32;
1419         bool                            accel_working;
1420         struct work_struct              reset_work;
1421         struct notifier_block           acpi_nb;
1422         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1423         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1424         unsigned                        debugfs_count;
1425 #if defined(CONFIG_DEBUG_FS)
1426         struct dentry                   *debugfs_regs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1427 #endif
1428         struct amdgpu_atif              atif;
1429         struct amdgpu_atcs              atcs;
1430         struct mutex                    srbm_mutex;
1431         /* GRBM index mutex. Protects concurrent access to GRBM index */
1432         struct mutex                    grbm_idx_mutex;
1433         struct dev_pm_domain            vga_pm_domain;
1434         bool                            have_disp_power_ref;
1435
1436         /* BIOS */
1437         bool                            is_atom_fw;
1438         uint8_t                         *bios;
1439         uint32_t                        bios_size;
1440         struct amdgpu_bo                *stolen_vga_memory;
1441         uint32_t                        bios_scratch_reg_offset;
1442         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
1443
1444         /* Register/doorbell mmio */
1445         resource_size_t                 rmmio_base;
1446         resource_size_t                 rmmio_size;
1447         void __iomem                    *rmmio;
1448         /* protects concurrent MM_INDEX/DATA based register access */
1449         spinlock_t mmio_idx_lock;
1450         /* protects concurrent SMC based register access */
1451         spinlock_t smc_idx_lock;
1452         amdgpu_rreg_t                   smc_rreg;
1453         amdgpu_wreg_t                   smc_wreg;
1454         /* protects concurrent PCIE register access */
1455         spinlock_t pcie_idx_lock;
1456         amdgpu_rreg_t                   pcie_rreg;
1457         amdgpu_wreg_t                   pcie_wreg;
1458         amdgpu_rreg_t                   pciep_rreg;
1459         amdgpu_wreg_t                   pciep_wreg;
1460         /* protects concurrent UVD register access */
1461         spinlock_t uvd_ctx_idx_lock;
1462         amdgpu_rreg_t                   uvd_ctx_rreg;
1463         amdgpu_wreg_t                   uvd_ctx_wreg;
1464         /* protects concurrent DIDT register access */
1465         spinlock_t didt_idx_lock;
1466         amdgpu_rreg_t                   didt_rreg;
1467         amdgpu_wreg_t                   didt_wreg;
1468         /* protects concurrent gc_cac register access */
1469         spinlock_t gc_cac_idx_lock;
1470         amdgpu_rreg_t                   gc_cac_rreg;
1471         amdgpu_wreg_t                   gc_cac_wreg;
1472         /* protects concurrent se_cac register access */
1473         spinlock_t se_cac_idx_lock;
1474         amdgpu_rreg_t                   se_cac_rreg;
1475         amdgpu_wreg_t                   se_cac_wreg;
1476         /* protects concurrent ENDPOINT (audio) register access */
1477         spinlock_t audio_endpt_idx_lock;
1478         amdgpu_block_rreg_t             audio_endpt_rreg;
1479         amdgpu_block_wreg_t             audio_endpt_wreg;
1480         void __iomem                    *rio_mem;
1481         resource_size_t                 rio_mem_size;
1482         struct amdgpu_doorbell          doorbell;
1483
1484         /* clock/pll info */
1485         struct amdgpu_clock            clock;
1486
1487         /* MC */
1488         struct amdgpu_mc                mc;
1489         struct amdgpu_gart              gart;
1490         struct amdgpu_dummy_page        dummy_page;
1491         struct amdgpu_vm_manager        vm_manager;
1492         struct amdgpu_vmhub             vmhub[AMDGPU_MAX_VMHUBS];
1493
1494         /* memory management */
1495         struct amdgpu_mman              mman;
1496         struct amdgpu_vram_scratch      vram_scratch;
1497         struct amdgpu_wb                wb;
1498         atomic64_t                      num_bytes_moved;
1499         atomic64_t                      num_evictions;
1500         atomic64_t                      num_vram_cpu_page_faults;
1501         atomic_t                        gpu_reset_counter;
1502         atomic_t                        vram_lost_counter;
1503
1504         /* data for buffer migration throttling */
1505         struct {
1506                 spinlock_t              lock;
1507                 s64                     last_update_us;
1508                 s64                     accum_us; /* accumulated microseconds */
1509                 s64                     accum_us_vis; /* for visible VRAM */
1510                 u32                     log2_max_MBps;
1511         } mm_stats;
1512
1513         /* display */
1514         bool                            enable_virtual_display;
1515         struct amdgpu_mode_info         mode_info;
1516         /* For pre-DCE11. DCE11 and later are in "struct amdgpu_device->dm" */
1517         struct work_struct              hotplug_work;
1518         struct amdgpu_irq_src           crtc_irq;
1519         struct amdgpu_irq_src           pageflip_irq;
1520         struct amdgpu_irq_src           hpd_irq;
1521
1522         /* rings */
1523         u64                             fence_context;
1524         unsigned                        num_rings;
1525         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
1526         bool                            ib_pool_ready;
1527         struct amdgpu_sa_manager        ring_tmp_bo;
1528
1529         /* interrupts */
1530         struct amdgpu_irq               irq;
1531
1532         /* powerplay */
1533         struct amd_powerplay            powerplay;
1534         bool                            pp_force_state_enabled;
1535
1536         /* dpm */
1537         struct amdgpu_pm                pm;
1538         u32                             cg_flags;
1539         u32                             pg_flags;
1540
1541         /* amdgpu smumgr */
1542         struct amdgpu_smumgr smu;
1543
1544         /* gfx */
1545         struct amdgpu_gfx               gfx;
1546
1547         /* sdma */
1548         struct amdgpu_sdma              sdma;
1549
1550         union {
1551                 struct {
1552                         /* uvd */
1553                         struct amdgpu_uvd               uvd;
1554
1555                         /* vce */
1556                         struct amdgpu_vce               vce;
1557                 };
1558
1559                 /* vcn */
1560                 struct amdgpu_vcn               vcn;
1561         };
1562
1563         /* firmwares */
1564         struct amdgpu_firmware          firmware;
1565
1566         /* PSP */
1567         struct psp_context              psp;
1568
1569         /* GDS */
1570         struct amdgpu_gds               gds;
1571
1572         /* display related functionality */
1573         struct amdgpu_display_manager dm;
1574
1575         struct amdgpu_ip_block          ip_blocks[AMDGPU_MAX_IP_NUM];
1576         int                             num_ip_blocks;
1577         struct mutex    mn_lock;
1578         DECLARE_HASHTABLE(mn_hash, 7);
1579
1580         /* tracking pinned memory */
1581         u64 vram_pin_size;
1582         u64 invisible_pin_size;
1583         u64 gart_pin_size;
1584
1585         /* amdkfd interface */
1586         struct kfd_dev          *kfd;
1587
1588         /* delayed work_func for deferring clockgating during resume */
1589         struct delayed_work     late_init_work;
1590
1591         struct amdgpu_virt      virt;
1592
1593         /* link all shadow bo */
1594         struct list_head                shadow_list;
1595         struct mutex                    shadow_list_lock;
1596         /* link all gtt */
1597         spinlock_t                      gtt_list_lock;
1598         struct list_head                gtt_list;
1599         /* keep an lru list of rings by HW IP */
1600         struct list_head                ring_lru_list;
1601         spinlock_t                      ring_lru_list_lock;
1602
1603         /* record hw reset is performed */
1604         bool has_hw_reset;
1605         u8                              reset_magic[AMDGPU_RESET_MAGIC_NUM];
1606
1607         /* record last mm index being written through WREG32*/
1608         unsigned long last_mm_index;
1609         bool                            in_sriov_reset;
1610 };
1611
1612 static inline struct amdgpu_device *amdgpu_ttm_adev(struct ttm_bo_device *bdev)
1613 {
1614         return container_of(bdev, struct amdgpu_device, mman.bdev);
1615 }
1616
1617 int amdgpu_device_init(struct amdgpu_device *adev,
1618                        struct drm_device *ddev,
1619                        struct pci_dev *pdev,
1620                        uint32_t flags);
1621 void amdgpu_device_fini(struct amdgpu_device *adev);
1622 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
1623
1624 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
1625                         uint32_t acc_flags);
1626 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
1627                     uint32_t acc_flags);
1628 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
1629 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
1630
1631 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
1632 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
1633 u64 amdgpu_mm_rdoorbell64(struct amdgpu_device *adev, u32 index);
1634 void amdgpu_mm_wdoorbell64(struct amdgpu_device *adev, u32 index, u64 v);
1635
1636 bool amdgpu_device_asic_has_dc_support(enum amd_asic_type asic_type);
1637 bool amdgpu_device_has_dc_support(struct amdgpu_device *adev);
1638
1639 /*
1640  * Registers read & write functions.
1641  */
1642
1643 #define AMDGPU_REGS_IDX       (1<<0)
1644 #define AMDGPU_REGS_NO_KIQ    (1<<1)
1645
1646 #define RREG32_NO_KIQ(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_NO_KIQ)
1647 #define WREG32_NO_KIQ(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_NO_KIQ)
1648
1649 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), 0)
1650 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_IDX)
1651 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), 0))
1652 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), 0)
1653 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_IDX)
1654 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1655 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1656 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
1657 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
1658 #define RREG32_PCIE_PORT(reg) adev->pciep_rreg(adev, (reg))
1659 #define WREG32_PCIE_PORT(reg, v) adev->pciep_wreg(adev, (reg), (v))
1660 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
1661 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
1662 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
1663 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
1664 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
1665 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
1666 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
1667 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
1668 #define RREG32_SE_CAC(reg) adev->se_cac_rreg(adev, (reg))
1669 #define WREG32_SE_CAC(reg, v) adev->se_cac_wreg(adev, (reg), (v))
1670 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
1671 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
1672 #define WREG32_P(reg, val, mask)                                \
1673         do {                                                    \
1674                 uint32_t tmp_ = RREG32(reg);                    \
1675                 tmp_ &= (mask);                                 \
1676                 tmp_ |= ((val) & ~(mask));                      \
1677                 WREG32(reg, tmp_);                              \
1678         } while (0)
1679 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
1680 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
1681 #define WREG32_PLL_P(reg, val, mask)                            \
1682         do {                                                    \
1683                 uint32_t tmp_ = RREG32_PLL(reg);                \
1684                 tmp_ &= (mask);                                 \
1685                 tmp_ |= ((val) & ~(mask));                      \
1686                 WREG32_PLL(reg, tmp_);                          \
1687         } while (0)
1688 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
1689 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
1690 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
1691
1692 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
1693 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
1694 #define RDOORBELL64(index) amdgpu_mm_rdoorbell64(adev, (index))
1695 #define WDOORBELL64(index, v) amdgpu_mm_wdoorbell64(adev, (index), (v))
1696
1697 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
1698 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
1699
1700 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
1701         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
1702          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
1703
1704 #define REG_GET_FIELD(value, reg, field)                                \
1705         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
1706
1707 #define WREG32_FIELD(reg, field, val)   \
1708         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1709
1710 #define WREG32_FIELD_OFFSET(reg, offset, field, val)    \
1711         WREG32(mm##reg + offset, (RREG32(mm##reg + offset) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1712
1713 /*
1714  * BIOS helpers.
1715  */
1716 #define RBIOS8(i) (adev->bios[i])
1717 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1718 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1719
1720 static inline struct amdgpu_sdma_instance *
1721 amdgpu_get_sdma_instance(struct amdgpu_ring *ring)
1722 {
1723         struct amdgpu_device *adev = ring->adev;
1724         int i;
1725
1726         for (i = 0; i < adev->sdma.num_instances; i++)
1727                 if (&adev->sdma.instance[i].ring == ring)
1728                         break;
1729
1730         if (i < AMDGPU_MAX_SDMA_INSTANCES)
1731                 return &adev->sdma.instance[i];
1732         else
1733                 return NULL;
1734 }
1735
1736 /*
1737  * ASICs macro.
1738  */
1739 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
1740 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
1741 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
1742 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
1743 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
1744 #define amdgpu_get_pcie_lanes(adev) (adev)->asic_funcs->get_pcie_lanes((adev))
1745 #define amdgpu_set_pcie_lanes(adev, l) (adev)->asic_funcs->set_pcie_lanes((adev), (l))
1746 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
1747 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
1748 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
1749 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
1750 #define amdgpu_asic_get_config_memsize(adev) (adev)->asic_funcs->get_config_memsize((adev))
1751 #define amdgpu_gart_flush_gpu_tlb(adev, vmid) (adev)->gart.gart_funcs->flush_gpu_tlb((adev), (vmid))
1752 #define amdgpu_gart_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gart.gart_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
1753 #define amdgpu_gart_get_vm_pde(adev, addr) (adev)->gart.gart_funcs->get_vm_pde((adev), (addr))
1754 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
1755 #define amdgpu_vm_write_pte(adev, ib, pe, value, count, incr) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (value), (count), (incr)))
1756 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
1757 #define amdgpu_vm_get_pte_flags(adev, flags) (adev)->gart.gart_funcs->get_vm_pte_flags((adev),(flags))
1758 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
1759 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
1760 #define amdgpu_ring_test_ib(r, t) (r)->funcs->test_ib((r), (t))
1761 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
1762 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
1763 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
1764 #define amdgpu_ring_emit_ib(r, ib, vm_id, c) (r)->funcs->emit_ib((r), (ib), (vm_id), (c))
1765 #define amdgpu_ring_emit_pipeline_sync(r) (r)->funcs->emit_pipeline_sync((r))
1766 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
1767 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
1768 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
1769 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
1770 #define amdgpu_ring_emit_hdp_invalidate(r) (r)->funcs->emit_hdp_invalidate((r))
1771 #define amdgpu_ring_emit_switch_buffer(r) (r)->funcs->emit_switch_buffer((r))
1772 #define amdgpu_ring_emit_cntxcntl(r, d) (r)->funcs->emit_cntxcntl((r), (d))
1773 #define amdgpu_ring_emit_rreg(r, d) (r)->funcs->emit_rreg((r), (d))
1774 #define amdgpu_ring_emit_wreg(r, d, v) (r)->funcs->emit_wreg((r), (d), (v))
1775 #define amdgpu_ring_emit_tmz(r, b) (r)->funcs->emit_tmz((r), (b))
1776 #define amdgpu_ring_pad_ib(r, ib) ((r)->funcs->pad_ib((r), (ib)))
1777 #define amdgpu_ring_init_cond_exec(r) (r)->funcs->init_cond_exec((r))
1778 #define amdgpu_ring_patch_cond_exec(r,o) (r)->funcs->patch_cond_exec((r),(o))
1779 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
1780 #define amdgpu_ih_prescreen_iv(adev) (adev)->irq.ih_funcs->prescreen_iv((adev))
1781 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
1782 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
1783 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
1784 #define amdgpu_display_vblank_wait(adev, crtc) (adev)->mode_info.funcs->vblank_wait((adev), (crtc))
1785 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
1786 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
1787 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
1788 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
1789 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
1790 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
1791 #define amdgpu_display_page_flip(adev, crtc, base, async) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base), (async))
1792 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
1793 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
1794 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
1795 #define amdgpu_emit_copy_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((ib),  (s), (d), (b))
1796 #define amdgpu_emit_fill_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((ib), (s), (d), (b))
1797 #define amdgpu_gfx_get_gpu_clock_counter(adev) (adev)->gfx.funcs->get_gpu_clock_counter((adev))
1798 #define amdgpu_gfx_select_se_sh(adev, se, sh, instance) (adev)->gfx.funcs->select_se_sh((adev), (se), (sh), (instance))
1799 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
1800 #define amdgpu_psp_check_fw_loading_status(adev, i) (adev)->firmware.funcs->check_fw_loading_status((adev), (i))
1801
1802 /* Common functions */
1803 int amdgpu_gpu_reset(struct amdgpu_device *adev);
1804 bool amdgpu_need_backup(struct amdgpu_device *adev);
1805 void amdgpu_pci_config_reset(struct amdgpu_device *adev);
1806 bool amdgpu_need_post(struct amdgpu_device *adev);
1807 void amdgpu_update_display_priority(struct amdgpu_device *adev);
1808
1809 void amdgpu_cs_report_moved_bytes(struct amdgpu_device *adev, u64 num_bytes,
1810                                   u64 num_vis_bytes);
1811 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *abo, u32 domain);
1812 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
1813 void amdgpu_vram_location(struct amdgpu_device *adev, struct amdgpu_mc *mc, u64 base);
1814 void amdgpu_gart_location(struct amdgpu_device *adev, struct amdgpu_mc *mc);
1815 void amdgpu_ttm_set_active_vram_size(struct amdgpu_device *adev, u64 size);
1816 int amdgpu_ttm_init(struct amdgpu_device *adev);
1817 void amdgpu_ttm_fini(struct amdgpu_device *adev);
1818 void amdgpu_program_register_sequence(struct amdgpu_device *adev,
1819                                              const u32 *registers,
1820                                              const u32 array_size);
1821
1822 bool amdgpu_device_is_px(struct drm_device *dev);
1823 /* atpx handler */
1824 #if defined(CONFIG_VGA_SWITCHEROO)
1825 void amdgpu_register_atpx_handler(void);
1826 void amdgpu_unregister_atpx_handler(void);
1827 bool amdgpu_has_atpx_dgpu_power_cntl(void);
1828 bool amdgpu_is_atpx_hybrid(void);
1829 bool amdgpu_atpx_dgpu_req_power_for_displays(void);
1830 bool amdgpu_has_atpx(void);
1831 #else
1832 static inline void amdgpu_register_atpx_handler(void) {}
1833 static inline void amdgpu_unregister_atpx_handler(void) {}
1834 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
1835 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
1836 static inline bool amdgpu_atpx_dgpu_req_power_for_displays(void) { return false; }
1837 static inline bool amdgpu_has_atpx(void) { return false; }
1838 #endif
1839
1840 /*
1841  * KMS
1842  */
1843 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
1844 extern const int amdgpu_max_kms_ioctl;
1845
1846 bool amdgpu_kms_vram_lost(struct amdgpu_device *adev,
1847                           struct amdgpu_fpriv *fpriv);
1848 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
1849 void amdgpu_driver_unload_kms(struct drm_device *dev);
1850 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
1851 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
1852 void amdgpu_driver_postclose_kms(struct drm_device *dev,
1853                                  struct drm_file *file_priv);
1854 int amdgpu_suspend(struct amdgpu_device *adev);
1855 int amdgpu_device_suspend(struct drm_device *dev, bool suspend, bool fbcon);
1856 int amdgpu_device_resume(struct drm_device *dev, bool resume, bool fbcon);
1857 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, unsigned int pipe);
1858 int amdgpu_enable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1859 void amdgpu_disable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1860 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
1861                              unsigned long arg);
1862
1863 /*
1864  * functions used by amdgpu_encoder.c
1865  */
1866 struct amdgpu_afmt_acr {
1867         u32 clock;
1868
1869         int n_32khz;
1870         int cts_32khz;
1871
1872         int n_44_1khz;
1873         int cts_44_1khz;
1874
1875         int n_48khz;
1876         int cts_48khz;
1877
1878 };
1879
1880 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
1881
1882 /* amdgpu_acpi.c */
1883 #if defined(CONFIG_ACPI)
1884 int amdgpu_acpi_init(struct amdgpu_device *adev);
1885 void amdgpu_acpi_fini(struct amdgpu_device *adev);
1886 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
1887 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
1888                                                 u8 perf_req, bool advertise);
1889 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
1890 #else
1891 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
1892 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
1893 #endif
1894
1895 int amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
1896                            uint64_t addr, struct amdgpu_bo **bo,
1897                            struct amdgpu_bo_va_mapping **mapping);
1898
1899 #if defined(CONFIG_DRM_AMD_DC)
1900 int amdgpu_dm_display_resume(struct amdgpu_device *adev );
1901 #else
1902 static inline int amdgpu_dm_display_resume(struct amdgpu_device *adev) { return 0; }
1903 #endif
1904
1905 #include "amdgpu_object.h"
1906 #endif