arch/riscv/kernel/sys_riscv.c

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   5  *
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   9  *
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  11  *   but WITHOUT ANY WARRANTY; without even the implied warranty of
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  14  */
  15
  16 #include <linux/syscalls.h>
  17 #include <asm/unistd.h>
  18 #include <asm/cacheflush.h>
  19
  20 static long riscv_sys_mmap(unsigned long addr, unsigned long len,
  21                            unsigned long prot, unsigned long flags,
  22                            unsigned long fd, off_t offset,
  23                            unsigned long page_shift_offset)
  24 {
  25         if (unlikely(offset & (~PAGE_MASK >> page_shift_offset)))
  26                 return -EINVAL;
  27         return ksys_mmap_pgoff(addr, len, prot, flags, fd,
  28                                offset >> (PAGE_SHIFT - page_shift_offset));
  29 }
  30
  31 #ifdef CONFIG_64BIT
  32 SYSCALL_DEFINE6(mmap, unsigned long, addr, unsigned long, len,
  33         unsigned long, prot, unsigned long, flags,
  34         unsigned long, fd, off_t, offset)
  35 {
  36         return riscv_sys_mmap(addr, len, prot, flags, fd, offset, 0);
  37 }
  38 #else
  39 SYSCALL_DEFINE6(mmap2, unsigned long, addr, unsigned long, len,
  40         unsigned long, prot, unsigned long, flags,
  41         unsigned long, fd, off_t, offset)
  42 {
  43         /*
  44          * Note that the shift for mmap2 is constant (12),
  45          * regardless of PAGE_SIZE
  46          */
  47         return riscv_sys_mmap(addr, len, prot, flags, fd, offset, 12);
  48 }
  49 #endif /* !CONFIG_64BIT */
  50
  51 /*
  52  * Allows the instruction cache to be flushed from userspace.  Despite RISC-V
  53  * having a direct 'fence.i' instruction available to userspace (which we
  54  * can't trap!), that's not actually viable when running on Linux because the
  55  * kernel might schedule a process on another hart.  There is no way for
  56  * userspace to handle this without invoking the kernel (as it doesn't know the
  57  * thread->hart mappings), so we've defined a RISC-V specific system call to
  58  * flush the instruction cache.
  59  *
  60  * sys_riscv_flush_icache() is defined to flush the instruction cache over an
  61  * address range, with the flush applying to either all threads or just the
  62  * caller.  We don't currently do anything with the address range, that's just
  63  * in there for forwards compatibility.
  64  */
  65 SYSCALL_DEFINE3(riscv_flush_icache, uintptr_t, start, uintptr_t, end,
  66         uintptr_t, flags)
  67 {
  68         /* Check the reserved flags. */
  69         if (unlikely(flags & ~SYS_RISCV_FLUSH_ICACHE_ALL))
  70                 return -EINVAL;
  71
  72         flush_icache_mm(current->mm, flags & SYS_RISCV_FLUSH_ICACHE_LOCAL);
  73
  74         return 0;
  75 }