sound/soc/ti/davinci-mcasp.c

   1 // SPDX-License-Identifier: GPL-2.0-only
   2 /*
   3  * ALSA SoC McASP Audio Layer for TI DAVINCI processor
   4  *
   5  * Multi-channel Audio Serial Port Driver
   6  *
   7  * Author: Nirmal Pandey <n-pandey@ti.com>,
   8  *         Suresh Rajashekara <suresh.r@ti.com>
   9  *         Steve Chen <schen@.mvista.com>
  10  *
  11  * Copyright:   (C) 2009 MontaVista Software, Inc., <source@mvista.com>
  12  * Copyright:   (C) 2009  Texas Instruments, India
  13  */
  14
  15 #include <linux/init.h>
  16 #include <linux/module.h>
  17 #include <linux/device.h>
  18 #include <linux/slab.h>
  19 #include <linux/delay.h>
  20 #include <linux/io.h>
  21 #include <linux/clk.h>
  22 #include <linux/pm_runtime.h>
  23 #include <linux/of.h>
  24 #include <linux/of_platform.h>
  25 #include <linux/of_device.h>
  26 #include <linux/platform_data/davinci_asp.h>
  27 #include <linux/math64.h>
  28 #include <linux/bitmap.h>
  29 #include <linux/gpio/driver.h>
  30
  31 #include <sound/asoundef.h>
  32 #include <sound/core.h>
  33 #include <sound/pcm.h>
  34 #include <sound/pcm_params.h>
  35 #include <sound/initval.h>
  36 #include <sound/soc.h>
  37 #include <sound/dmaengine_pcm.h>
  38
  39 #include "edma-pcm.h"
  40 #include "sdma-pcm.h"
  41 #include "davinci-mcasp.h"
  42
  43 #define MCASP_MAX_AFIFO_DEPTH   64
  44
  45 #ifdef CONFIG_PM
  46 static u32 context_regs[] = {
  47         DAVINCI_MCASP_TXFMCTL_REG,
  48         DAVINCI_MCASP_RXFMCTL_REG,
  49         DAVINCI_MCASP_TXFMT_REG,
  50         DAVINCI_MCASP_RXFMT_REG,
  51         DAVINCI_MCASP_ACLKXCTL_REG,
  52         DAVINCI_MCASP_ACLKRCTL_REG,
  53         DAVINCI_MCASP_AHCLKXCTL_REG,
  54         DAVINCI_MCASP_AHCLKRCTL_REG,
  55         DAVINCI_MCASP_PDIR_REG,
  56         DAVINCI_MCASP_PFUNC_REG,
  57         DAVINCI_MCASP_RXMASK_REG,
  58         DAVINCI_MCASP_TXMASK_REG,
  59         DAVINCI_MCASP_RXTDM_REG,
  60         DAVINCI_MCASP_TXTDM_REG,
  61 };
  62
  63 struct davinci_mcasp_context {
  64         u32     config_regs[ARRAY_SIZE(context_regs)];
  65         u32     afifo_regs[2]; /* for read/write fifo control registers */
  66         u32     *xrsr_regs; /* for serializer configuration */
  67         bool    pm_state;
  68 };
  69 #endif
  70
  71 struct davinci_mcasp_ruledata {
  72         struct davinci_mcasp *mcasp;
  73         int serializers;
  74 };
  75
  76 struct davinci_mcasp {
  77         struct snd_dmaengine_dai_dma_data dma_data[2];
  78         void __iomem *base;
  79         u32 fifo_base;
  80         struct device *dev;
  81         struct snd_pcm_substream *substreams[2];
  82         unsigned int dai_fmt;
  83
  84         /* McASP specific data */
  85         int     tdm_slots;
  86         u32     tdm_mask[2];
  87         int     slot_width;
  88         u8      op_mode;
  89         u8      dismod;
  90         u8      num_serializer;
  91         u8      *serial_dir;
  92         u8      version;
  93         u8      bclk_div;
  94         int     streams;
  95         u32     irq_request[2];
  96         int     dma_request[2];
  97
  98         int     sysclk_freq;
  99         bool    bclk_master;
 100         u32     auxclk_fs_ratio;
 101
 102         unsigned long pdir; /* Pin direction bitfield */
 103
 104         /* McASP FIFO related */
 105         u8      txnumevt;
 106         u8      rxnumevt;
 107
 108         bool    dat_port;
 109
 110         /* Used for comstraint setting on the second stream */
 111         u32     channels;
 112         u8      active_serializers[2];
 113
 114 #ifdef CONFIG_GPIOLIB
 115         struct gpio_chip gpio_chip;
 116 #endif
 117
 118 #ifdef CONFIG_PM
 119         struct davinci_mcasp_context context;
 120 #endif
 121
 122         struct davinci_mcasp_ruledata ruledata[2];
 123         struct snd_pcm_hw_constraint_list chconstr[2];
 124 };
 125
 126 static inline void mcasp_set_bits(struct davinci_mcasp *mcasp, u32 offset,
 127                                   u32 val)
 128 {
 129         void __iomem *reg = mcasp->base + offset;
 130         __raw_writel(__raw_readl(reg) | val, reg);
 131 }
 132
 133 static inline void mcasp_clr_bits(struct davinci_mcasp *mcasp, u32 offset,
 134                                   u32 val)
 135 {
 136         void __iomem *reg = mcasp->base + offset;
 137         __raw_writel((__raw_readl(reg) & ~(val)), reg);
 138 }
 139
 140 static inline void mcasp_mod_bits(struct davinci_mcasp *mcasp, u32 offset,
 141                                   u32 val, u32 mask)
 142 {
 143         void __iomem *reg = mcasp->base + offset;
 144         __raw_writel((__raw_readl(reg) & ~mask) | val, reg);
 145 }
 146
 147 static inline void mcasp_set_reg(struct davinci_mcasp *mcasp, u32 offset,
 148                                  u32 val)
 149 {
 150         __raw_writel(val, mcasp->base + offset);
 151 }
 152
 153 static inline u32 mcasp_get_reg(struct davinci_mcasp *mcasp, u32 offset)
 154 {
 155         return (u32)__raw_readl(mcasp->base + offset);
 156 }
 157
 158 static void mcasp_set_ctl_reg(struct davinci_mcasp *mcasp, u32 ctl_reg, u32 val)
 159 {
 160         int i = 0;
 161
 162         mcasp_set_bits(mcasp, ctl_reg, val);
 163
 164         /* programming GBLCTL needs to read back from GBLCTL and verfiy */
 165         /* loop count is to avoid the lock-up */
 166         for (i = 0; i < 1000; i++) {
 167                 if ((mcasp_get_reg(mcasp, ctl_reg) & val) == val)
 168                         break;
 169         }
 170
 171         if (i == 1000 && ((mcasp_get_reg(mcasp, ctl_reg) & val) != val))
 172                 printk(KERN_ERR "GBLCTL write error\n");
 173 }
 174
 175 static bool mcasp_is_synchronous(struct davinci_mcasp *mcasp)
 176 {
 177         u32 rxfmctl = mcasp_get_reg(mcasp, DAVINCI_MCASP_RXFMCTL_REG);
 178         u32 aclkxctl = mcasp_get_reg(mcasp, DAVINCI_MCASP_ACLKXCTL_REG);
 179
 180         return !(aclkxctl & TX_ASYNC) && rxfmctl & AFSRE;
 181 }
 182
 183 static inline void mcasp_set_clk_pdir(struct davinci_mcasp *mcasp, bool enable)
 184 {
 185         u32 bit = PIN_BIT_AMUTE;
 186
 187         for_each_set_bit_from(bit, &mcasp->pdir, PIN_BIT_AFSR + 1) {
 188                 if (enable)
 189                         mcasp_set_bits(mcasp, DAVINCI_MCASP_PDIR_REG, BIT(bit));
 190                 else
 191                         mcasp_clr_bits(mcasp, DAVINCI_MCASP_PDIR_REG, BIT(bit));
 192         }
 193 }
 194
 195 static inline void mcasp_set_axr_pdir(struct davinci_mcasp *mcasp, bool enable)
 196 {
 197         u32 bit;
 198
 199         for_each_set_bit(bit, &mcasp->pdir, PIN_BIT_AMUTE) {
 200                 if (enable)
 201                         mcasp_set_bits(mcasp, DAVINCI_MCASP_PDIR_REG, BIT(bit));
 202                 else
 203                         mcasp_clr_bits(mcasp, DAVINCI_MCASP_PDIR_REG, BIT(bit));
 204         }
 205 }
 206
 207 static void mcasp_start_rx(struct davinci_mcasp *mcasp)
 208 {
 209         if (mcasp->rxnumevt) {  /* enable FIFO */
 210                 u32 reg = mcasp->fifo_base + MCASP_RFIFOCTL_OFFSET;
 211
 212                 mcasp_clr_bits(mcasp, reg, FIFO_ENABLE);
 213                 mcasp_set_bits(mcasp, reg, FIFO_ENABLE);
 214         }
 215
 216         /* Start clocks */
 217         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXHCLKRST);
 218         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXCLKRST);
 219         /*
 220          * When ASYNC == 0 the transmit and receive sections operate
 221          * synchronously from the transmit clock and frame sync. We need to make
 222          * sure that the TX signlas are enabled when starting reception.
 223          */
 224         if (mcasp_is_synchronous(mcasp)) {
 225                 mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXHCLKRST);
 226                 mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXCLKRST);
 227                 mcasp_set_clk_pdir(mcasp, true);
 228         }
 229
 230         /* Activate serializer(s) */
 231         mcasp_set_reg(mcasp, DAVINCI_MCASP_RXSTAT_REG, 0xFFFFFFFF);
 232         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXSERCLR);
 233         /* Release RX state machine */
 234         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXSMRST);
 235         /* Release Frame Sync generator */
 236         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXFSRST);
 237         if (mcasp_is_synchronous(mcasp))
 238                 mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXFSRST);
 239
 240         /* enable receive IRQs */
 241         mcasp_set_bits(mcasp, DAVINCI_MCASP_EVTCTLR_REG,
 242                        mcasp->irq_request[SNDRV_PCM_STREAM_CAPTURE]);
 243 }
 244
 245 static void mcasp_start_tx(struct davinci_mcasp *mcasp)
 246 {
 247         u32 cnt;
 248
 249         if (mcasp->txnumevt) {  /* enable FIFO */
 250                 u32 reg = mcasp->fifo_base + MCASP_WFIFOCTL_OFFSET;
 251
 252                 mcasp_clr_bits(mcasp, reg, FIFO_ENABLE);
 253                 mcasp_set_bits(mcasp, reg, FIFO_ENABLE);
 254         }
 255
 256         /* Start clocks */
 257         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXHCLKRST);
 258         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXCLKRST);
 259         mcasp_set_clk_pdir(mcasp, true);
 260
 261         /* Activate serializer(s) */
 262         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXSTAT_REG, 0xFFFFFFFF);
 263         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXSERCLR);
 264
 265         /* wait for XDATA to be cleared */
 266         cnt = 0;
 267         while ((mcasp_get_reg(mcasp, DAVINCI_MCASP_TXSTAT_REG) & XRDATA) &&
 268                (cnt < 100000))
 269                 cnt++;
 270
 271         mcasp_set_axr_pdir(mcasp, true);
 272
 273         /* Release TX state machine */
 274         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXSMRST);
 275         /* Release Frame Sync generator */
 276         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXFSRST);
 277
 278         /* enable transmit IRQs */
 279         mcasp_set_bits(mcasp, DAVINCI_MCASP_EVTCTLX_REG,
 280                        mcasp->irq_request[SNDRV_PCM_STREAM_PLAYBACK]);
 281 }
 282
 283 static void davinci_mcasp_start(struct davinci_mcasp *mcasp, int stream)
 284 {
 285         mcasp->streams++;
 286
 287         if (stream == SNDRV_PCM_STREAM_PLAYBACK)
 288                 mcasp_start_tx(mcasp);
 289         else
 290                 mcasp_start_rx(mcasp);
 291 }
 292
 293 static void mcasp_stop_rx(struct davinci_mcasp *mcasp)
 294 {
 295         /* disable IRQ sources */
 296         mcasp_clr_bits(mcasp, DAVINCI_MCASP_EVTCTLR_REG,
 297                        mcasp->irq_request[SNDRV_PCM_STREAM_CAPTURE]);
 298
 299         /*
 300          * In synchronous mode stop the TX clocks if no other stream is
 301          * running
 302          */
 303         if (mcasp_is_synchronous(mcasp) && !mcasp->streams) {
 304                 mcasp_set_clk_pdir(mcasp, false);
 305                 mcasp_set_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, 0);
 306         }
 307
 308         mcasp_set_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, 0);
 309         mcasp_set_reg(mcasp, DAVINCI_MCASP_RXSTAT_REG, 0xFFFFFFFF);
 310
 311         if (mcasp->rxnumevt) {  /* disable FIFO */
 312                 u32 reg = mcasp->fifo_base + MCASP_RFIFOCTL_OFFSET;
 313
 314                 mcasp_clr_bits(mcasp, reg, FIFO_ENABLE);
 315         }
 316 }
 317
 318 static void mcasp_stop_tx(struct davinci_mcasp *mcasp)
 319 {
 320         u32 val = 0;
 321
 322         /* disable IRQ sources */
 323         mcasp_clr_bits(mcasp, DAVINCI_MCASP_EVTCTLX_REG,
 324                        mcasp->irq_request[SNDRV_PCM_STREAM_PLAYBACK]);
 325
 326         /*
 327          * In synchronous mode keep TX clocks running if the capture stream is
 328          * still running.
 329          */
 330         if (mcasp_is_synchronous(mcasp) && mcasp->streams)
 331                 val =  TXHCLKRST | TXCLKRST | TXFSRST;
 332         else
 333                 mcasp_set_clk_pdir(mcasp, false);
 334
 335
 336         mcasp_set_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, val);
 337         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXSTAT_REG, 0xFFFFFFFF);
 338
 339         if (mcasp->txnumevt) {  /* disable FIFO */
 340                 u32 reg = mcasp->fifo_base + MCASP_WFIFOCTL_OFFSET;
 341
 342                 mcasp_clr_bits(mcasp, reg, FIFO_ENABLE);
 343         }
 344
 345         mcasp_set_axr_pdir(mcasp, false);
 346 }
 347
 348 static void davinci_mcasp_stop(struct davinci_mcasp *mcasp, int stream)
 349 {
 350         mcasp->streams--;
 351
 352         if (stream == SNDRV_PCM_STREAM_PLAYBACK)
 353                 mcasp_stop_tx(mcasp);
 354         else
 355                 mcasp_stop_rx(mcasp);
 356 }
 357
 358 static irqreturn_t davinci_mcasp_tx_irq_handler(int irq, void *data)
 359 {
 360         struct davinci_mcasp *mcasp = (struct davinci_mcasp *)data;
 361         struct snd_pcm_substream *substream;
 362         u32 irq_mask = mcasp->irq_request[SNDRV_PCM_STREAM_PLAYBACK];
 363         u32 handled_mask = 0;
 364         u32 stat;
 365
 366         stat = mcasp_get_reg(mcasp, DAVINCI_MCASP_TXSTAT_REG);
 367         if (stat & XUNDRN & irq_mask) {
 368                 dev_warn(mcasp->dev, "Transmit buffer underflow\n");
 369                 handled_mask |= XUNDRN;
 370
 371                 substream = mcasp->substreams[SNDRV_PCM_STREAM_PLAYBACK];
 372                 if (substream)
 373                         snd_pcm_stop_xrun(substream);
 374         }
 375
 376         if (!handled_mask)
 377                 dev_warn(mcasp->dev, "unhandled tx event. txstat: 0x%08x\n",
 378                          stat);
 379
 380         if (stat & XRERR)
 381                 handled_mask |= XRERR;
 382
 383         /* Ack the handled event only */
 384         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXSTAT_REG, handled_mask);
 385
 386         return IRQ_RETVAL(handled_mask);
 387 }
 388
 389 static irqreturn_t davinci_mcasp_rx_irq_handler(int irq, void *data)
 390 {
 391         struct davinci_mcasp *mcasp = (struct davinci_mcasp *)data;
 392         struct snd_pcm_substream *substream;
 393         u32 irq_mask = mcasp->irq_request[SNDRV_PCM_STREAM_CAPTURE];
 394         u32 handled_mask = 0;
 395         u32 stat;
 396
 397         stat = mcasp_get_reg(mcasp, DAVINCI_MCASP_RXSTAT_REG);
 398         if (stat & ROVRN & irq_mask) {
 399                 dev_warn(mcasp->dev, "Receive buffer overflow\n");
 400                 handled_mask |= ROVRN;
 401
 402                 substream = mcasp->substreams[SNDRV_PCM_STREAM_CAPTURE];
 403                 if (substream)
 404                         snd_pcm_stop_xrun(substream);
 405         }
 406
 407         if (!handled_mask)
 408                 dev_warn(mcasp->dev, "unhandled rx event. rxstat: 0x%08x\n",
 409                          stat);
 410
 411         if (stat & XRERR)
 412                 handled_mask |= XRERR;
 413
 414         /* Ack the handled event only */
 415         mcasp_set_reg(mcasp, DAVINCI_MCASP_RXSTAT_REG, handled_mask);
 416
 417         return IRQ_RETVAL(handled_mask);
 418 }
 419
 420 static irqreturn_t davinci_mcasp_common_irq_handler(int irq, void *data)
 421 {
 422         struct davinci_mcasp *mcasp = (struct davinci_mcasp *)data;
 423         irqreturn_t ret = IRQ_NONE;
 424
 425         if (mcasp->substreams[SNDRV_PCM_STREAM_PLAYBACK])
 426                 ret = davinci_mcasp_tx_irq_handler(irq, data);
 427
 428         if (mcasp->substreams[SNDRV_PCM_STREAM_CAPTURE])
 429                 ret |= davinci_mcasp_rx_irq_handler(irq, data);
 430
 431         return ret;
 432 }
 433
 434 static int davinci_mcasp_set_dai_fmt(struct snd_soc_dai *cpu_dai,
 435                                          unsigned int fmt)
 436 {
 437         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(cpu_dai);
 438         int ret = 0;
 439         u32 data_delay;
 440         bool fs_pol_rising;
 441         bool inv_fs = false;
 442
 443         if (!fmt)
 444                 return 0;
 445
 446         pm_runtime_get_sync(mcasp->dev);
 447         switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
 448         case SND_SOC_DAIFMT_DSP_A:
 449                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXDUR);
 450                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRDUR);
 451                 /* 1st data bit occur one ACLK cycle after the frame sync */
 452                 data_delay = 1;
 453                 break;
 454         case SND_SOC_DAIFMT_DSP_B:
 455         case SND_SOC_DAIFMT_AC97:
 456                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXDUR);
 457                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRDUR);
 458                 /* No delay after FS */
 459                 data_delay = 0;
 460                 break;
 461         case SND_SOC_DAIFMT_I2S:
 462                 /* configure a full-word SYNC pulse (LRCLK) */
 463                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXDUR);
 464                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRDUR);
 465                 /* 1st data bit occur one ACLK cycle after the frame sync */
 466                 data_delay = 1;
 467                 /* FS need to be inverted */
 468                 inv_fs = true;
 469                 break;
 470         case SND_SOC_DAIFMT_RIGHT_J:
 471         case SND_SOC_DAIFMT_LEFT_J:
 472                 /* configure a full-word SYNC pulse (LRCLK) */
 473                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXDUR);
 474                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRDUR);
 475                 /* No delay after FS */
 476                 data_delay = 0;
 477                 break;
 478         default:
 479                 ret = -EINVAL;
 480                 goto out;
 481         }
 482
 483         mcasp_mod_bits(mcasp, DAVINCI_MCASP_TXFMT_REG, FSXDLY(data_delay),
 484                        FSXDLY(3));
 485         mcasp_mod_bits(mcasp, DAVINCI_MCASP_RXFMT_REG, FSRDLY(data_delay),
 486                        FSRDLY(3));
 487
 488         switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
 489         case SND_SOC_DAIFMT_CBS_CFS:
 490                 /* codec is clock and frame slave */
 491                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 492                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 493
 494                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 495                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 496
 497                 /* BCLK */
 498                 set_bit(PIN_BIT_ACLKX, &mcasp->pdir);
 499                 set_bit(PIN_BIT_ACLKR, &mcasp->pdir);
 500                 /* Frame Sync */
 501                 set_bit(PIN_BIT_AFSX, &mcasp->pdir);
 502                 set_bit(PIN_BIT_AFSR, &mcasp->pdir);
 503
 504                 mcasp->bclk_master = 1;
 505                 break;
 506         case SND_SOC_DAIFMT_CBS_CFM:
 507                 /* codec is clock slave and frame master */
 508                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 509                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 510
 511                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 512                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 513
 514                 /* BCLK */
 515                 set_bit(PIN_BIT_ACLKX, &mcasp->pdir);
 516                 set_bit(PIN_BIT_ACLKR, &mcasp->pdir);
 517                 /* Frame Sync */
 518                 clear_bit(PIN_BIT_AFSX, &mcasp->pdir);
 519                 clear_bit(PIN_BIT_AFSR, &mcasp->pdir);
 520
 521                 mcasp->bclk_master = 1;
 522                 break;
 523         case SND_SOC_DAIFMT_CBM_CFS:
 524                 /* codec is clock master and frame slave */
 525                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 526                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 527
 528                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 529                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 530
 531                 /* BCLK */
 532                 clear_bit(PIN_BIT_ACLKX, &mcasp->pdir);
 533                 clear_bit(PIN_BIT_ACLKR, &mcasp->pdir);
 534                 /* Frame Sync */
 535                 set_bit(PIN_BIT_AFSX, &mcasp->pdir);
 536                 set_bit(PIN_BIT_AFSR, &mcasp->pdir);
 537
 538                 mcasp->bclk_master = 0;
 539                 break;
 540         case SND_SOC_DAIFMT_CBM_CFM:
 541                 /* codec is clock and frame master */
 542                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 543                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 544
 545                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 546                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 547
 548                 /* BCLK */
 549                 clear_bit(PIN_BIT_ACLKX, &mcasp->pdir);
 550                 clear_bit(PIN_BIT_ACLKR, &mcasp->pdir);
 551                 /* Frame Sync */
 552                 clear_bit(PIN_BIT_AFSX, &mcasp->pdir);
 553                 clear_bit(PIN_BIT_AFSR, &mcasp->pdir);
 554
 555                 mcasp->bclk_master = 0;
 556                 break;
 557         default:
 558                 ret = -EINVAL;
 559                 goto out;
 560         }
 561
 562         switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
 563         case SND_SOC_DAIFMT_IB_NF:
 564                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 565                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 566                 fs_pol_rising = true;
 567                 break;
 568         case SND_SOC_DAIFMT_NB_IF:
 569                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 570                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 571                 fs_pol_rising = false;
 572                 break;
 573         case SND_SOC_DAIFMT_IB_IF:
 574                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 575                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 576                 fs_pol_rising = false;
 577                 break;
 578         case SND_SOC_DAIFMT_NB_NF:
 579                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 580                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 581                 fs_pol_rising = true;
 582                 break;
 583         default:
 584                 ret = -EINVAL;
 585                 goto out;
 586         }
 587
 588         if (inv_fs)
 589                 fs_pol_rising = !fs_pol_rising;
 590
 591         if (fs_pol_rising) {
 592                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXPOL);
 593                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRPOL);
 594         } else {
 595                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXPOL);
 596                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRPOL);
 597         }
 598
 599         mcasp->dai_fmt = fmt;
 600 out:
 601         pm_runtime_put(mcasp->dev);
 602         return ret;
 603 }
 604
 605 static int __davinci_mcasp_set_clkdiv(struct davinci_mcasp *mcasp, int div_id,
 606                                       int div, bool explicit)
 607 {
 608         pm_runtime_get_sync(mcasp->dev);
 609         switch (div_id) {
 610         case MCASP_CLKDIV_AUXCLK:                       /* MCLK divider */
 611                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_AHCLKXCTL_REG,
 612                                AHCLKXDIV(div - 1), AHCLKXDIV_MASK);
 613                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_AHCLKRCTL_REG,
 614                                AHCLKRDIV(div - 1), AHCLKRDIV_MASK);
 615                 break;
 616
 617         case MCASP_CLKDIV_BCLK:                 /* BCLK divider */
 618                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG,
 619                                ACLKXDIV(div - 1), ACLKXDIV_MASK);
 620                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG,
 621                                ACLKRDIV(div - 1), ACLKRDIV_MASK);
 622                 if (explicit)
 623                         mcasp->bclk_div = div;
 624                 break;
 625
 626         case MCASP_CLKDIV_BCLK_FS_RATIO:
 627                 /*
 628                  * BCLK/LRCLK ratio descries how many bit-clock cycles
 629                  * fit into one frame. The clock ratio is given for a
 630                  * full period of data (for I2S format both left and
 631                  * right channels), so it has to be divided by number
 632                  * of tdm-slots (for I2S - divided by 2).
 633                  * Instead of storing this ratio, we calculate a new
 634                  * tdm_slot width by dividing the the ratio by the
 635                  * number of configured tdm slots.
 636                  */
 637                 mcasp->slot_width = div / mcasp->tdm_slots;
 638                 if (div % mcasp->tdm_slots)
 639                         dev_warn(mcasp->dev,
 640                                  "%s(): BCLK/LRCLK %d is not divisible by %d tdm slots",
 641                                  __func__, div, mcasp->tdm_slots);
 642                 break;
 643
 644         default:
 645                 return -EINVAL;
 646         }
 647
 648         pm_runtime_put(mcasp->dev);
 649         return 0;
 650 }
 651
 652 static int davinci_mcasp_set_clkdiv(struct snd_soc_dai *dai, int div_id,
 653                                     int div)
 654 {
 655         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(dai);
 656
 657         return __davinci_mcasp_set_clkdiv(mcasp, div_id, div, 1);
 658 }
 659
 660 static int davinci_mcasp_set_sysclk(struct snd_soc_dai *dai, int clk_id,
 661                                     unsigned int freq, int dir)
 662 {
 663         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(dai);
 664
 665         pm_runtime_get_sync(mcasp->dev);
 666         if (dir == SND_SOC_CLOCK_OUT) {
 667                 mcasp_set_bits(mcasp, DAVINCI_MCASP_AHCLKXCTL_REG, AHCLKXE);
 668                 mcasp_set_bits(mcasp, DAVINCI_MCASP_AHCLKRCTL_REG, AHCLKRE);
 669                 set_bit(PIN_BIT_AHCLKX, &mcasp->pdir);
 670         } else {
 671                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_AHCLKXCTL_REG, AHCLKXE);
 672                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_AHCLKRCTL_REG, AHCLKRE);
 673                 clear_bit(PIN_BIT_AHCLKX, &mcasp->pdir);
 674         }
 675
 676         mcasp->sysclk_freq = freq;
 677
 678         pm_runtime_put(mcasp->dev);
 679         return 0;
 680 }
 681
 682 /* All serializers must have equal number of channels */
 683 static int davinci_mcasp_ch_constraint(struct davinci_mcasp *mcasp, int stream,
 684                                        int serializers)
 685 {
 686         struct snd_pcm_hw_constraint_list *cl = &mcasp->chconstr[stream];
 687         unsigned int *list = (unsigned int *) cl->list;
 688         int slots = mcasp->tdm_slots;
 689         int i, count = 0;
 690
 691         if (mcasp->tdm_mask[stream])
 692                 slots = hweight32(mcasp->tdm_mask[stream]);
 693
 694         for (i = 1; i <= slots; i++)
 695                 list[count++] = i;
 696
 697         for (i = 2; i <= serializers; i++)
 698                 list[count++] = i*slots;
 699
 700         cl->count = count;
 701
 702         return 0;
 703 }
 704
 705 static int davinci_mcasp_set_ch_constraints(struct davinci_mcasp *mcasp)
 706 {
 707         int rx_serializers = 0, tx_serializers = 0, ret, i;
 708
 709         for (i = 0; i < mcasp->num_serializer; i++)
 710                 if (mcasp->serial_dir[i] == TX_MODE)
 711                         tx_serializers++;
 712                 else if (mcasp->serial_dir[i] == RX_MODE)
 713                         rx_serializers++;
 714
 715         ret = davinci_mcasp_ch_constraint(mcasp, SNDRV_PCM_STREAM_PLAYBACK,
 716                                           tx_serializers);
 717         if (ret)
 718                 return ret;
 719
 720         ret = davinci_mcasp_ch_constraint(mcasp, SNDRV_PCM_STREAM_CAPTURE,
 721                                           rx_serializers);
 722
 723         return ret;
 724 }
 725
 726
 727 static int davinci_mcasp_set_tdm_slot(struct snd_soc_dai *dai,
 728                                       unsigned int tx_mask,
 729                                       unsigned int rx_mask,
 730                                       int slots, int slot_width)
 731 {
 732         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(dai);
 733
 734         dev_dbg(mcasp->dev,
 735                  "%s() tx_mask 0x%08x rx_mask 0x%08x slots %d width %d\n",
 736                  __func__, tx_mask, rx_mask, slots, slot_width);
 737
 738         if (tx_mask >= (1<<slots) || rx_mask >= (1<<slots)) {
 739                 dev_err(mcasp->dev,
 740                         "Bad tdm mask tx: 0x%08x rx: 0x%08x slots %d\n",
 741                         tx_mask, rx_mask, slots);
 742                 return -EINVAL;
 743         }
 744
 745         if (slot_width &&
 746             (slot_width < 8 || slot_width > 32 || slot_width % 4 != 0)) {
 747                 dev_err(mcasp->dev, "%s: Unsupported slot_width %d\n",
 748                         __func__, slot_width);
 749                 return -EINVAL;
 750         }
 751
 752         mcasp->tdm_slots = slots;
 753         mcasp->tdm_mask[SNDRV_PCM_STREAM_PLAYBACK] = tx_mask;
 754         mcasp->tdm_mask[SNDRV_PCM_STREAM_CAPTURE] = rx_mask;
 755         mcasp->slot_width = slot_width;
 756
 757         return davinci_mcasp_set_ch_constraints(mcasp);
 758 }
 759
 760 static int davinci_config_channel_size(struct davinci_mcasp *mcasp,
 761                                        int sample_width)
 762 {
 763         u32 fmt;
 764         u32 tx_rotate, rx_rotate, slot_width;
 765         u32 mask = (1ULL << sample_width) - 1;
 766
 767         if (mcasp->slot_width)
 768                 slot_width = mcasp->slot_width;
 769         else
 770                 slot_width = sample_width;
 771         /*
 772          * TX rotation:
 773          * right aligned formats: rotate w/ slot_width
 774          * left aligned formats: rotate w/ sample_width
 775          *
 776          * RX rotation:
 777          * right aligned formats: no rotation needed
 778          * left aligned formats: rotate w/ (slot_width - sample_width)
 779          */
 780         if ((mcasp->dai_fmt & SND_SOC_DAIFMT_FORMAT_MASK) ==
 781             SND_SOC_DAIFMT_RIGHT_J) {
 782                 tx_rotate = (slot_width / 4) & 0x7;
 783                 rx_rotate = 0;
 784         } else {
 785                 tx_rotate = (sample_width / 4) & 0x7;
 786                 rx_rotate = (slot_width - sample_width) / 4;
 787         }
 788
 789         /* mapping of the XSSZ bit-field as described in the datasheet */
 790         fmt = (slot_width >> 1) - 1;
 791
 792         if (mcasp->op_mode != DAVINCI_MCASP_DIT_MODE) {
 793                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_RXFMT_REG, RXSSZ(fmt),
 794                                RXSSZ(0x0F));
 795                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_TXFMT_REG, TXSSZ(fmt),
 796                                TXSSZ(0x0F));
 797                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_TXFMT_REG, TXROT(tx_rotate),
 798                                TXROT(7));
 799                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_RXFMT_REG, RXROT(rx_rotate),
 800                                RXROT(7));
 801                 mcasp_set_reg(mcasp, DAVINCI_MCASP_RXMASK_REG, mask);
 802         }
 803
 804         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXMASK_REG, mask);
 805
 806         return 0;
 807 }
 808
 809 static int mcasp_common_hw_param(struct davinci_mcasp *mcasp, int stream,
 810                                  int period_words, int channels)
 811 {
 812         struct snd_dmaengine_dai_dma_data *dma_data = &mcasp->dma_data[stream];
 813         int i;
 814         u8 tx_ser = 0;
 815         u8 rx_ser = 0;
 816         u8 slots = mcasp->tdm_slots;
 817         u8 max_active_serializers = (channels + slots - 1) / slots;
 818         u8 max_rx_serializers, max_tx_serializers;
 819         int active_serializers, numevt;
 820         u32 reg;
 821         /* Default configuration */
 822         if (mcasp->version < MCASP_VERSION_3)
 823                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PWREMUMGT_REG, MCASP_SOFT);
 824
 825         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 826                 mcasp_set_reg(mcasp, DAVINCI_MCASP_TXSTAT_REG, 0xFFFFFFFF);
 827                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_XEVTCTL_REG, TXDATADMADIS);
 828                 max_tx_serializers = max_active_serializers;
 829                 max_rx_serializers =
 830                         mcasp->active_serializers[SNDRV_PCM_STREAM_CAPTURE];
 831         } else {
 832                 mcasp_set_reg(mcasp, DAVINCI_MCASP_RXSTAT_REG, 0xFFFFFFFF);
 833                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_REVTCTL_REG, RXDATADMADIS);
 834                 max_tx_serializers =
 835                         mcasp->active_serializers[SNDRV_PCM_STREAM_PLAYBACK];
 836                 max_rx_serializers = max_active_serializers;
 837         }
 838
 839         for (i = 0; i < mcasp->num_serializer; i++) {
 840                 mcasp_set_bits(mcasp, DAVINCI_MCASP_XRSRCTL_REG(i),
 841                                mcasp->serial_dir[i]);
 842                 if (mcasp->serial_dir[i] == TX_MODE &&
 843                                         tx_ser < max_tx_serializers) {
 844                         mcasp_mod_bits(mcasp, DAVINCI_MCASP_XRSRCTL_REG(i),
 845                                        mcasp->dismod, DISMOD_MASK);
 846                         set_bit(PIN_BIT_AXR(i), &mcasp->pdir);
 847                         tx_ser++;
 848                 } else if (mcasp->serial_dir[i] == RX_MODE &&
 849                                         rx_ser < max_rx_serializers) {
 850                         clear_bit(PIN_BIT_AXR(i), &mcasp->pdir);
 851                         rx_ser++;
 852                 } else {
 853                         /* Inactive or unused pin, set it to inactive */
 854                         mcasp_mod_bits(mcasp, DAVINCI_MCASP_XRSRCTL_REG(i),
 855                                        SRMOD_INACTIVE, SRMOD_MASK);
 856                         /* If unused, set DISMOD for the pin */
 857                         if (mcasp->serial_dir[i] != INACTIVE_MODE)
 858                                 mcasp_mod_bits(mcasp,
 859                                                DAVINCI_MCASP_XRSRCTL_REG(i),
 860                                                mcasp->dismod, DISMOD_MASK);
 861                         clear_bit(PIN_BIT_AXR(i), &mcasp->pdir);
 862                 }
 863         }
 864
 865         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 866                 active_serializers = tx_ser;
 867                 numevt = mcasp->txnumevt;
 868                 reg = mcasp->fifo_base + MCASP_WFIFOCTL_OFFSET;
 869         } else {
 870                 active_serializers = rx_ser;
 871                 numevt = mcasp->rxnumevt;
 872                 reg = mcasp->fifo_base + MCASP_RFIFOCTL_OFFSET;
 873         }
 874
 875         if (active_serializers < max_active_serializers) {
 876                 dev_warn(mcasp->dev, "stream has more channels (%d) than are "
 877                          "enabled in mcasp (%d)\n", channels,
 878                          active_serializers * slots);
 879                 return -EINVAL;
 880         }
 881
 882         /* AFIFO is not in use */
 883         if (!numevt) {
 884                 /* Configure the burst size for platform drivers */
 885                 if (active_serializers > 1) {
 886                         /*
 887                          * If more than one serializers are in use we have one
 888                          * DMA request to provide data for all serializers.
 889                          * For example if three serializers are enabled the DMA
 890                          * need to transfer three words per DMA request.
 891                          */
 892                         dma_data->maxburst = active_serializers;
 893                 } else {
 894                         dma_data->maxburst = 0;
 895                 }
 896
 897                 goto out;
 898         }
 899
 900         if (period_words % active_serializers) {
 901                 dev_err(mcasp->dev, "Invalid combination of period words and "
 902                         "active serializers: %d, %d\n", period_words,
 903                         active_serializers);
 904                 return -EINVAL;
 905         }
 906
 907         /*
 908          * Calculate the optimal AFIFO depth for platform side:
 909          * The number of words for numevt need to be in steps of active
 910          * serializers.
 911          */
 912         numevt = (numevt / active_serializers) * active_serializers;
 913
 914         while (period_words % numevt && numevt > 0)
 915                 numevt -= active_serializers;
 916         if (numevt <= 0)
 917                 numevt = active_serializers;
 918
 919         mcasp_mod_bits(mcasp, reg, active_serializers, NUMDMA_MASK);
 920         mcasp_mod_bits(mcasp, reg, NUMEVT(numevt), NUMEVT_MASK);
 921
 922         /* Configure the burst size for platform drivers */
 923         if (numevt == 1)
 924                 numevt = 0;
 925         dma_data->maxburst = numevt;
 926
 927 out:
 928         mcasp->active_serializers[stream] = active_serializers;
 929
 930         return 0;
 931 }
 932
 933 static int mcasp_i2s_hw_param(struct davinci_mcasp *mcasp, int stream,
 934                               int channels)
 935 {
 936         int i, active_slots;
 937         int total_slots;
 938         int active_serializers;
 939         u32 mask = 0;
 940         u32 busel = 0;
 941
 942         total_slots = mcasp->tdm_slots;
 943
 944         /*
 945          * If more than one serializer is needed, then use them with
 946          * all the specified tdm_slots. Otherwise, one serializer can
 947          * cope with the transaction using just as many slots as there
 948          * are channels in the stream.
 949          */
 950         if (mcasp->tdm_mask[stream]) {
 951                 active_slots = hweight32(mcasp->tdm_mask[stream]);
 952                 active_serializers = (channels + active_slots - 1) /
 953                         active_slots;
 954                 if (active_serializers == 1)
 955                         active_slots = channels;
 956                 for (i = 0; i < total_slots; i++) {
 957                         if ((1 << i) & mcasp->tdm_mask[stream]) {
 958                                 mask |= (1 << i);
 959                                 if (--active_slots <= 0)
 960                                         break;
 961                         }
 962                 }
 963         } else {
 964                 active_serializers = (channels + total_slots - 1) / total_slots;
 965                 if (active_serializers == 1)
 966                         active_slots = channels;
 967                 else
 968                         active_slots = total_slots;
 969
 970                 for (i = 0; i < active_slots; i++)
 971                         mask |= (1 << i);
 972         }
 973
 974         mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, TX_ASYNC);
 975
 976         if (!mcasp->dat_port)
 977                 busel = TXSEL;
 978
 979         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 980                 mcasp_set_reg(mcasp, DAVINCI_MCASP_TXTDM_REG, mask);
 981                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMT_REG, busel | TXORD);
 982                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG,
 983                                FSXMOD(total_slots), FSXMOD(0x1FF));
 984         } else if (stream == SNDRV_PCM_STREAM_CAPTURE) {
 985                 mcasp_set_reg(mcasp, DAVINCI_MCASP_RXTDM_REG, mask);
 986                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMT_REG, busel | RXORD);
 987                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG,
 988                                FSRMOD(total_slots), FSRMOD(0x1FF));
 989                 /*
 990                  * If McASP is set to be TX/RX synchronous and the playback is
 991                  * not running already we need to configure the TX slots in
 992                  * order to have correct FSX on the bus
 993                  */
 994                 if (mcasp_is_synchronous(mcasp) && !mcasp->channels)
 995                         mcasp_mod_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG,
 996                                        FSXMOD(total_slots), FSXMOD(0x1FF));
 997         }
 998
 999         return 0;
1000 }
1001
1002 /* S/PDIF */
1003 static int mcasp_dit_hw_param(struct davinci_mcasp *mcasp,
1004                               unsigned int rate)
1005 {
1006         u32 cs_value = 0;
1007         u8 *cs_bytes = (u8*) &cs_value;
1008
1009         /* Set the TX format : 24 bit right rotation, 32 bit slot, Pad 0
1010            and LSB first */
1011         mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMT_REG, TXROT(6) | TXSSZ(15));
1012
1013         /* Set TX frame synch : DIT Mode, 1 bit width, internal, rising edge */
1014         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXFMCTL_REG, AFSXE | FSXMOD(0x180));
1015
1016         /* Set the TX tdm : for all the slots */
1017         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXTDM_REG, 0xFFFFFFFF);
1018
1019         /* Set the TX clock controls : div = 1 and internal */
1020         mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE | TX_ASYNC);
1021
1022         mcasp_clr_bits(mcasp, DAVINCI_MCASP_XEVTCTL_REG, TXDATADMADIS);
1023
1024         /* Only 44100 and 48000 are valid, both have the same setting */
1025         mcasp_set_bits(mcasp, DAVINCI_MCASP_AHCLKXCTL_REG, AHCLKXDIV(3));
1026
1027         /* Enable the DIT */
1028         mcasp_set_bits(mcasp, DAVINCI_MCASP_TXDITCTL_REG, DITEN);
1029
1030         /* Set S/PDIF channel status bits */
1031         cs_bytes[0] = IEC958_AES0_CON_NOT_COPYRIGHT;
1032         cs_bytes[1] = IEC958_AES1_CON_PCM_CODER;
1033
1034         switch (rate) {
1035         case 22050:
1036                 cs_bytes[3] |= IEC958_AES3_CON_FS_22050;
1037                 break;
1038         case 24000:
1039                 cs_bytes[3] |= IEC958_AES3_CON_FS_24000;
1040                 break;
1041         case 32000:
1042                 cs_bytes[3] |= IEC958_AES3_CON_FS_32000;
1043                 break;
1044         case 44100:
1045                 cs_bytes[3] |= IEC958_AES3_CON_FS_44100;
1046                 break;
1047         case 48000:
1048                 cs_bytes[3] |= IEC958_AES3_CON_FS_48000;
1049                 break;
1050         case 88200:
1051                 cs_bytes[3] |= IEC958_AES3_CON_FS_88200;
1052                 break;
1053         case 96000:
1054                 cs_bytes[3] |= IEC958_AES3_CON_FS_96000;
1055                 break;
1056         case 176400:
1057                 cs_bytes[3] |= IEC958_AES3_CON_FS_176400;
1058                 break;
1059         case 192000:
1060                 cs_bytes[3] |= IEC958_AES3_CON_FS_192000;
1061                 break;
1062         default:
1063                 printk(KERN_WARNING "unsupported sampling rate: %d\n", rate);
1064                 return -EINVAL;
1065         }
1066
1067         mcasp_set_reg(mcasp, DAVINCI_MCASP_DITCSRA_REG, cs_value);
1068         mcasp_set_reg(mcasp, DAVINCI_MCASP_DITCSRB_REG, cs_value);
1069
1070         return 0;
1071 }
1072
1073 static int davinci_mcasp_calc_clk_div(struct davinci_mcasp *mcasp,
1074                                       unsigned int sysclk_freq,
1075                                       unsigned int bclk_freq, bool set)
1076 {
1077         u32 reg = mcasp_get_reg(mcasp, DAVINCI_MCASP_AHCLKXCTL_REG);
1078         int div = sysclk_freq / bclk_freq;
1079         int rem = sysclk_freq % bclk_freq;
1080         int error_ppm;
1081         int aux_div = 1;
1082
1083         if (div > (ACLKXDIV_MASK + 1)) {
1084                 if (reg & AHCLKXE) {
1085                         aux_div = div / (ACLKXDIV_MASK + 1);
1086                         if (div % (ACLKXDIV_MASK + 1))
1087                                 aux_div++;
1088
1089                         sysclk_freq /= aux_div;
1090                         div = sysclk_freq / bclk_freq;
1091                         rem = sysclk_freq % bclk_freq;
1092                 } else if (set) {
1093                         dev_warn(mcasp->dev, "Too fast reference clock (%u)\n",
1094                                  sysclk_freq);
1095                 }
1096         }
1097
1098         if (rem != 0) {
1099                 if (div == 0 ||
1100                     ((sysclk_freq / div) - bclk_freq) >
1101                     (bclk_freq - (sysclk_freq / (div+1)))) {
1102                         div++;
1103                         rem = rem - bclk_freq;
1104                 }
1105         }
1106         error_ppm = (div*1000000 + (int)div64_long(1000000LL*rem,
1107                      (int)bclk_freq)) / div - 1000000;
1108
1109         if (set) {
1110                 if (error_ppm)
1111                         dev_info(mcasp->dev, "Sample-rate is off by %d PPM\n",
1112                                  error_ppm);
1113
1114                 __davinci_mcasp_set_clkdiv(mcasp, MCASP_CLKDIV_BCLK, div, 0);
1115                 if (reg & AHCLKXE)
1116                         __davinci_mcasp_set_clkdiv(mcasp, MCASP_CLKDIV_AUXCLK,
1117                                                    aux_div, 0);
1118         }
1119
1120         return error_ppm;
1121 }
1122
1123 static inline u32 davinci_mcasp_tx_delay(struct davinci_mcasp *mcasp)
1124 {
1125         if (!mcasp->txnumevt)
1126                 return 0;
1127
1128         return mcasp_get_reg(mcasp, mcasp->fifo_base + MCASP_WFIFOSTS_OFFSET);
1129 }
1130
1131 static inline u32 davinci_mcasp_rx_delay(struct davinci_mcasp *mcasp)
1132 {
1133         if (!mcasp->rxnumevt)
1134                 return 0;
1135
1136         return mcasp_get_reg(mcasp, mcasp->fifo_base + MCASP_RFIFOSTS_OFFSET);
1137 }
1138
1139 static snd_pcm_sframes_t davinci_mcasp_delay(
1140                         struct snd_pcm_substream *substream,
1141                         struct snd_soc_dai *cpu_dai)
1142 {
1143         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(cpu_dai);
1144         u32 fifo_use;
1145
1146         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK)
1147                 fifo_use = davinci_mcasp_tx_delay(mcasp);
1148         else
1149                 fifo_use = davinci_mcasp_rx_delay(mcasp);
1150
1151         /*
1152          * Divide the used locations with the channel count to get the
1153          * FIFO usage in samples (don't care about partial samples in the
1154          * buffer).
1155          */
1156         return fifo_use / substream->runtime->channels;
1157 }
1158
1159 static int davinci_mcasp_hw_params(struct snd_pcm_substream *substream,
1160                                         struct snd_pcm_hw_params *params,
1161                                         struct snd_soc_dai *cpu_dai)
1162 {
1163         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(cpu_dai);
1164         int word_length;
1165         int channels = params_channels(params);
1166         int period_size = params_period_size(params);
1167         int ret;
1168
1169         switch (params_format(params)) {
1170         case SNDRV_PCM_FORMAT_U8:
1171         case SNDRV_PCM_FORMAT_S8:
1172                 word_length = 8;
1173                 break;
1174
1175         case SNDRV_PCM_FORMAT_U16_LE:
1176         case SNDRV_PCM_FORMAT_S16_LE:
1177                 word_length = 16;
1178                 break;
1179
1180         case SNDRV_PCM_FORMAT_U24_3LE:
1181         case SNDRV_PCM_FORMAT_S24_3LE:
1182                 word_length = 24;
1183                 break;
1184
1185         case SNDRV_PCM_FORMAT_U24_LE:
1186         case SNDRV_PCM_FORMAT_S24_LE:
1187                 word_length = 24;
1188                 break;
1189
1190         case SNDRV_PCM_FORMAT_U32_LE:
1191         case SNDRV_PCM_FORMAT_S32_LE:
1192                 word_length = 32;
1193                 break;
1194
1195         default:
1196                 printk(KERN_WARNING "davinci-mcasp: unsupported PCM format");
1197                 return -EINVAL;
1198         }
1199
1200         ret = davinci_mcasp_set_dai_fmt(cpu_dai, mcasp->dai_fmt);
1201         if (ret)
1202                 return ret;
1203
1204         /*
1205          * If mcasp is BCLK master, and a BCLK divider was not provided by
1206          * the machine driver, we need to calculate the ratio.
1207          */
1208         if (mcasp->bclk_master && mcasp->bclk_div == 0 && mcasp->sysclk_freq) {
1209                 int slots = mcasp->tdm_slots;
1210                 int rate = params_rate(params);
1211                 int sbits = params_width(params);
1212
1213                 if (mcasp->slot_width)
1214                         sbits = mcasp->slot_width;
1215
1216                 davinci_mcasp_calc_clk_div(mcasp, mcasp->sysclk_freq,
1217                                            rate * sbits * slots, true);
1218         }
1219
1220         ret = mcasp_common_hw_param(mcasp, substream->stream,
1221                                     period_size * channels, channels);
1222         if (ret)
1223                 return ret;
1224
1225         if (mcasp->op_mode == DAVINCI_MCASP_DIT_MODE)
1226                 ret = mcasp_dit_hw_param(mcasp, params_rate(params));
1227         else
1228                 ret = mcasp_i2s_hw_param(mcasp, substream->stream,
1229                                          channels);
1230
1231         if (ret)
1232                 return ret;
1233
1234         davinci_config_channel_size(mcasp, word_length);
1235
1236         if (mcasp->op_mode == DAVINCI_MCASP_IIS_MODE)
1237                 mcasp->channels = channels;
1238
1239         return 0;
1240 }
1241
1242 static int davinci_mcasp_trigger(struct snd_pcm_substream *substream,
1243                                      int cmd, struct snd_soc_dai *cpu_dai)
1244 {
1245         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(cpu_dai);
1246         int ret = 0;
1247
1248         switch (cmd) {
1249         case SNDRV_PCM_TRIGGER_RESUME:
1250         case SNDRV_PCM_TRIGGER_START:
1251         case SNDRV_PCM_TRIGGER_PAUSE_RELEASE:
1252                 davinci_mcasp_start(mcasp, substream->stream);
1253                 break;
1254         case SNDRV_PCM_TRIGGER_SUSPEND:
1255         case SNDRV_PCM_TRIGGER_STOP:
1256         case SNDRV_PCM_TRIGGER_PAUSE_PUSH:
1257                 davinci_mcasp_stop(mcasp, substream->stream);
1258                 break;
1259
1260         default:
1261                 ret = -EINVAL;
1262         }
1263
1264         return ret;
1265 }
1266
1267 static int davinci_mcasp_hw_rule_slot_width(struct snd_pcm_hw_params *params,
1268                                             struct snd_pcm_hw_rule *rule)
1269 {
1270         struct davinci_mcasp_ruledata *rd = rule->private;
1271         struct snd_mask *fmt = hw_param_mask(params, SNDRV_PCM_HW_PARAM_FORMAT);
1272         struct snd_mask nfmt;
1273         int i, slot_width;
1274
1275         snd_mask_none(&nfmt);
1276         slot_width = rd->mcasp->slot_width;
1277
1278         for (i = 0; i <= SNDRV_PCM_FORMAT_LAST; i++) {
1279                 if (snd_mask_test(fmt, i)) {
1280                         if (snd_pcm_format_width(i) <= slot_width) {
1281                                 snd_mask_set(&nfmt, i);
1282                         }
1283                 }
1284         }
1285
1286         return snd_mask_refine(fmt, &nfmt);
1287 }
1288
1289 static const unsigned int davinci_mcasp_dai_rates[] = {
1290         8000, 11025, 16000, 22050, 32000, 44100, 48000, 64000,
1291         88200, 96000, 176400, 192000,
1292 };
1293
1294 #define DAVINCI_MAX_RATE_ERROR_PPM 1000
1295
1296 static int davinci_mcasp_hw_rule_rate(struct snd_pcm_hw_params *params,
1297                                       struct snd_pcm_hw_rule *rule)
1298 {
1299         struct davinci_mcasp_ruledata *rd = rule->private;
1300         struct snd_interval *ri =
1301                 hw_param_interval(params, SNDRV_PCM_HW_PARAM_RATE);
1302         int sbits = params_width(params);
1303         int slots = rd->mcasp->tdm_slots;
1304         struct snd_interval range;
1305         int i;
1306
1307         if (rd->mcasp->slot_width)
1308                 sbits = rd->mcasp->slot_width;
1309
1310         snd_interval_any(&range);
1311         range.empty = 1;
1312
1313         for (i = 0; i < ARRAY_SIZE(davinci_mcasp_dai_rates); i++) {
1314                 if (snd_interval_test(ri, davinci_mcasp_dai_rates[i])) {
1315                         uint bclk_freq = sbits * slots *
1316                                          davinci_mcasp_dai_rates[i];
1317                         unsigned int sysclk_freq;
1318                         int ppm;
1319
1320                         if (rd->mcasp->auxclk_fs_ratio)
1321                                 sysclk_freq =  davinci_mcasp_dai_rates[i] *
1322                                                rd->mcasp->auxclk_fs_ratio;
1323                         else
1324                                 sysclk_freq = rd->mcasp->sysclk_freq;
1325
1326                         ppm = davinci_mcasp_calc_clk_div(rd->mcasp, sysclk_freq,
1327                                                          bclk_freq, false);
1328                         if (abs(ppm) < DAVINCI_MAX_RATE_ERROR_PPM) {
1329                                 if (range.empty) {
1330                                         range.min = davinci_mcasp_dai_rates[i];
1331                                         range.empty = 0;
1332                                 }
1333                                 range.max = davinci_mcasp_dai_rates[i];
1334                         }
1335                 }
1336         }
1337
1338         dev_dbg(rd->mcasp->dev,
1339                 "Frequencies %d-%d -> %d-%d for %d sbits and %d tdm slots\n",
1340                 ri->min, ri->max, range.min, range.max, sbits, slots);
1341
1342         return snd_interval_refine(hw_param_interval(params, rule->var),
1343                                    &range);
1344 }
1345
1346 static int davinci_mcasp_hw_rule_format(struct snd_pcm_hw_params *params,
1347                                         struct snd_pcm_hw_rule *rule)
1348 {
1349         struct davinci_mcasp_ruledata *rd = rule->private;
1350         struct snd_mask *fmt = hw_param_mask(params, SNDRV_PCM_HW_PARAM_FORMAT);
1351         struct snd_mask nfmt;
1352         int rate = params_rate(params);
1353         int slots = rd->mcasp->tdm_slots;
1354         int i, count = 0;
1355
1356         snd_mask_none(&nfmt);
1357
1358         for (i = 0; i <= SNDRV_PCM_FORMAT_LAST; i++) {
1359                 if (snd_mask_test(fmt, i)) {
1360                         uint sbits = snd_pcm_format_width(i);
1361                         unsigned int sysclk_freq;
1362                         int ppm;
1363
1364                         if (rd->mcasp->auxclk_fs_ratio)
1365                                 sysclk_freq =  rate *
1366                                                rd->mcasp->auxclk_fs_ratio;
1367                         else
1368                                 sysclk_freq = rd->mcasp->sysclk_freq;
1369
1370                         if (rd->mcasp->slot_width)
1371                                 sbits = rd->mcasp->slot_width;
1372
1373                         ppm = davinci_mcasp_calc_clk_div(rd->mcasp, sysclk_freq,
1374                                                          sbits * slots * rate,
1375                                                          false);
1376                         if (abs(ppm) < DAVINCI_MAX_RATE_ERROR_PPM) {
1377                                 snd_mask_set(&nfmt, i);
1378                                 count++;
1379                         }
1380                 }
1381         }
1382         dev_dbg(rd->mcasp->dev,
1383                 "%d possible sample format for %d Hz and %d tdm slots\n",
1384                 count, rate, slots);
1385
1386         return snd_mask_refine(fmt, &nfmt);
1387 }
1388
1389 static int davinci_mcasp_hw_rule_min_periodsize(
1390                 struct snd_pcm_hw_params *params, struct snd_pcm_hw_rule *rule)
1391 {
1392         struct snd_interval *period_size = hw_param_interval(params,
1393                                                 SNDRV_PCM_HW_PARAM_PERIOD_SIZE);
1394         struct snd_interval frames;
1395
1396         snd_interval_any(&frames);
1397         frames.min = 64;
1398         frames.integer = 1;
1399
1400         return snd_interval_refine(period_size, &frames);
1401 }
1402
1403 static int davinci_mcasp_startup(struct snd_pcm_substream *substream,
1404                                  struct snd_soc_dai *cpu_dai)
1405 {
1406         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(cpu_dai);
1407         struct davinci_mcasp_ruledata *ruledata =
1408                                         &mcasp->ruledata[substream->stream];
1409         u32 max_channels = 0;
1410         int i, dir, ret;
1411         int tdm_slots = mcasp->tdm_slots;
1412
1413         /* Do not allow more then one stream per direction */
1414         if (mcasp->substreams[substream->stream])
1415                 return -EBUSY;
1416
1417         mcasp->substreams[substream->stream] = substream;
1418
1419         if (mcasp->tdm_mask[substream->stream])
1420                 tdm_slots = hweight32(mcasp->tdm_mask[substream->stream]);
1421
1422         if (mcasp->op_mode == DAVINCI_MCASP_DIT_MODE)
1423                 return 0;
1424
1425         /*
1426          * Limit the maximum allowed channels for the first stream:
1427          * number of serializers for the direction * tdm slots per serializer
1428          */
1429         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK)
1430                 dir = TX_MODE;
1431         else
1432                 dir = RX_MODE;
1433
1434         for (i = 0; i < mcasp->num_serializer; i++) {
1435                 if (mcasp->serial_dir[i] == dir)
1436                         max_channels++;
1437         }
1438         ruledata->serializers = max_channels;
1439         ruledata->mcasp = mcasp;
1440         max_channels *= tdm_slots;
1441         /*
1442          * If the already active stream has less channels than the calculated
1443          * limit based on the seirializers * tdm_slots, and only one serializer
1444          * is in use we need to use that as a constraint for the second stream.
1445          * Otherwise (first stream or less allowed channels or more than one
1446          * serializer in use) we use the calculated constraint.
1447          */
1448         if (mcasp->channels && mcasp->channels < max_channels &&
1449             ruledata->serializers == 1)
1450                 max_channels = mcasp->channels;
1451         /*
1452          * But we can always allow channels upto the amount of
1453          * the available tdm_slots.
1454          */
1455         if (max_channels < tdm_slots)
1456                 max_channels = tdm_slots;
1457
1458         snd_pcm_hw_constraint_minmax(substream->runtime,
1459                                      SNDRV_PCM_HW_PARAM_CHANNELS,
1460                                      0, max_channels);
1461
1462         snd_pcm_hw_constraint_list(substream->runtime,
1463                                    0, SNDRV_PCM_HW_PARAM_CHANNELS,
1464                                    &mcasp->chconstr[substream->stream]);
1465
1466         if (mcasp->slot_width) {
1467                 /* Only allow formats require <= slot_width bits on the bus */
1468                 ret = snd_pcm_hw_rule_add(substream->runtime, 0,
1469                                           SNDRV_PCM_HW_PARAM_FORMAT,
1470                                           davinci_mcasp_hw_rule_slot_width,
1471                                           ruledata,
1472                                           SNDRV_PCM_HW_PARAM_FORMAT, -1);
1473                 if (ret)
1474                         return ret;
1475         }
1476
1477         /*
1478          * If we rely on implicit BCLK divider setting we should
1479          * set constraints based on what we can provide.
1480          */
1481         if (mcasp->bclk_master && mcasp->bclk_div == 0 && mcasp->sysclk_freq) {
1482                 ret = snd_pcm_hw_rule_add(substream->runtime, 0,
1483                                           SNDRV_PCM_HW_PARAM_RATE,
1484                                           davinci_mcasp_hw_rule_rate,
1485                                           ruledata,
1486                                           SNDRV_PCM_HW_PARAM_FORMAT, -1);
1487                 if (ret)
1488                         return ret;
1489                 ret = snd_pcm_hw_rule_add(substream->runtime, 0,
1490                                           SNDRV_PCM_HW_PARAM_FORMAT,
1491                                           davinci_mcasp_hw_rule_format,
1492                                           ruledata,
1493                                           SNDRV_PCM_HW_PARAM_RATE, -1);
1494                 if (ret)
1495                         return ret;
1496         }
1497
1498         snd_pcm_hw_rule_add(substream->runtime, 0,
1499                             SNDRV_PCM_HW_PARAM_PERIOD_SIZE,
1500                             davinci_mcasp_hw_rule_min_periodsize, NULL,
1501                             SNDRV_PCM_HW_PARAM_PERIOD_SIZE, -1);
1502
1503         return 0;
1504 }
1505
1506 static void davinci_mcasp_shutdown(struct snd_pcm_substream *substream,
1507                                    struct snd_soc_dai *cpu_dai)
1508 {
1509         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(cpu_dai);
1510
1511         mcasp->substreams[substream->stream] = NULL;
1512         mcasp->active_serializers[substream->stream] = 0;
1513
1514         if (mcasp->op_mode == DAVINCI_MCASP_DIT_MODE)
1515                 return;
1516
1517         if (!cpu_dai->active)
1518                 mcasp->channels = 0;
1519 }
1520
1521 static const struct snd_soc_dai_ops davinci_mcasp_dai_ops = {
1522         .startup        = davinci_mcasp_startup,
1523         .shutdown       = davinci_mcasp_shutdown,
1524         .trigger        = davinci_mcasp_trigger,
1525         .delay          = davinci_mcasp_delay,
1526         .hw_params      = davinci_mcasp_hw_params,
1527         .set_fmt        = davinci_mcasp_set_dai_fmt,
1528         .set_clkdiv     = davinci_mcasp_set_clkdiv,
1529         .set_sysclk     = davinci_mcasp_set_sysclk,
1530         .set_tdm_slot   = davinci_mcasp_set_tdm_slot,
1531 };
1532
1533 static int davinci_mcasp_dai_probe(struct snd_soc_dai *dai)
1534 {
1535         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(dai);
1536
1537         dai->playback_dma_data = &mcasp->dma_data[SNDRV_PCM_STREAM_PLAYBACK];
1538         dai->capture_dma_data = &mcasp->dma_data[SNDRV_PCM_STREAM_CAPTURE];
1539
1540         return 0;
1541 }
1542
1543 #define DAVINCI_MCASP_RATES     SNDRV_PCM_RATE_8000_192000
1544
1545 #define DAVINCI_MCASP_PCM_FMTS (SNDRV_PCM_FMTBIT_S8 | \
1546                                 SNDRV_PCM_FMTBIT_U8 | \
1547                                 SNDRV_PCM_FMTBIT_S16_LE | \
1548                                 SNDRV_PCM_FMTBIT_U16_LE | \
1549                                 SNDRV_PCM_FMTBIT_S24_LE | \
1550                                 SNDRV_PCM_FMTBIT_U24_LE | \
1551                                 SNDRV_PCM_FMTBIT_S24_3LE | \
1552                                 SNDRV_PCM_FMTBIT_U24_3LE | \
1553                                 SNDRV_PCM_FMTBIT_S32_LE | \
1554                                 SNDRV_PCM_FMTBIT_U32_LE)
1555
1556 static struct snd_soc_dai_driver davinci_mcasp_dai[] = {
1557         {
1558                 .name           = "davinci-mcasp.0",
1559                 .probe          = davinci_mcasp_dai_probe,
1560                 .playback       = {
1561                         .channels_min   = 1,
1562                         .channels_max   = 32 * 16,
1563                         .rates          = DAVINCI_MCASP_RATES,
1564                         .formats        = DAVINCI_MCASP_PCM_FMTS,
1565                 },
1566                 .capture        = {
1567                         .channels_min   = 1,
1568                         .channels_max   = 32 * 16,
1569                         .rates          = DAVINCI_MCASP_RATES,
1570                         .formats        = DAVINCI_MCASP_PCM_FMTS,
1571                 },
1572                 .ops            = &davinci_mcasp_dai_ops,
1573
1574                 .symmetric_samplebits   = 1,
1575                 .symmetric_rates        = 1,
1576         },
1577         {
1578                 .name           = "davinci-mcasp.1",
1579                 .probe          = davinci_mcasp_dai_probe,
1580                 .playback       = {
1581                         .channels_min   = 1,
1582                         .channels_max   = 384,
1583                         .rates          = DAVINCI_MCASP_RATES,
1584                         .formats        = DAVINCI_MCASP_PCM_FMTS,
1585                 },
1586                 .ops            = &davinci_mcasp_dai_ops,
1587         },
1588
1589 };
1590
1591 static const struct snd_soc_component_driver davinci_mcasp_component = {
1592         .name           = "davinci-mcasp",
1593 };
1594
1595 /* Some HW specific values and defaults. The rest is filled in from DT. */
1596 static struct davinci_mcasp_pdata dm646x_mcasp_pdata = {
1597         .tx_dma_offset = 0x400,
1598         .rx_dma_offset = 0x400,
1599         .version = MCASP_VERSION_1,
1600 };
1601
1602 static struct davinci_mcasp_pdata da830_mcasp_pdata = {
1603         .tx_dma_offset = 0x2000,
1604         .rx_dma_offset = 0x2000,
1605         .version = MCASP_VERSION_2,
1606 };
1607
1608 static struct davinci_mcasp_pdata am33xx_mcasp_pdata = {
1609         .tx_dma_offset = 0,
1610         .rx_dma_offset = 0,
1611         .version = MCASP_VERSION_3,
1612 };
1613
1614 static struct davinci_mcasp_pdata dra7_mcasp_pdata = {
1615         /* The CFG port offset will be calculated if it is needed */
1616         .tx_dma_offset = 0,
1617         .rx_dma_offset = 0,
1618         .version = MCASP_VERSION_4,
1619 };
1620
1621 static const struct of_device_id mcasp_dt_ids[] = {
1622         {
1623                 .compatible = "ti,dm646x-mcasp-audio",
1624                 .data = &dm646x_mcasp_pdata,
1625         },
1626         {
1627                 .compatible = "ti,da830-mcasp-audio",
1628                 .data = &da830_mcasp_pdata,
1629         },
1630         {
1631                 .compatible = "ti,am33xx-mcasp-audio",
1632                 .data = &am33xx_mcasp_pdata,
1633         },
1634         {
1635                 .compatible = "ti,dra7-mcasp-audio",
1636                 .data = &dra7_mcasp_pdata,
1637         },
1638         { /* sentinel */ }
1639 };
1640 MODULE_DEVICE_TABLE(of, mcasp_dt_ids);
1641
1642 static int mcasp_reparent_fck(struct platform_device *pdev)
1643 {
1644         struct device_node *node = pdev->dev.of_node;
1645         struct clk *gfclk, *parent_clk;
1646         const char *parent_name;
1647         int ret;
1648
1649         if (!node)
1650                 return 0;
1651
1652         parent_name = of_get_property(node, "fck_parent", NULL);
1653         if (!parent_name)
1654                 return 0;
1655
1656         dev_warn(&pdev->dev, "Update the bindings to use assigned-clocks!\n");
1657
1658         gfclk = clk_get(&pdev->dev, "fck");
1659         if (IS_ERR(gfclk)) {
1660                 dev_err(&pdev->dev, "failed to get fck\n");
1661                 return PTR_ERR(gfclk);
1662         }
1663
1664         parent_clk = clk_get(NULL, parent_name);
1665         if (IS_ERR(parent_clk)) {
1666                 dev_err(&pdev->dev, "failed to get parent clock\n");
1667                 ret = PTR_ERR(parent_clk);
1668                 goto err1;
1669         }
1670
1671         ret = clk_set_parent(gfclk, parent_clk);
1672         if (ret) {
1673                 dev_err(&pdev->dev, "failed to reparent fck\n");
1674                 goto err2;
1675         }
1676
1677 err2:
1678         clk_put(parent_clk);
1679 err1:
1680         clk_put(gfclk);
1681         return ret;
1682 }
1683
1684 static struct davinci_mcasp_pdata *davinci_mcasp_set_pdata_from_of(
1685                                                 struct platform_device *pdev)
1686 {
1687         struct device_node *np = pdev->dev.of_node;
1688         struct davinci_mcasp_pdata *pdata = NULL;
1689         const struct of_device_id *match =
1690                         of_match_device(mcasp_dt_ids, &pdev->dev);
1691         struct of_phandle_args dma_spec;
1692
1693         const u32 *of_serial_dir32;
1694         u32 val;
1695         int i, ret = 0;
1696
1697         if (pdev->dev.platform_data) {
1698                 pdata = pdev->dev.platform_data;
1699                 pdata->dismod = DISMOD_LOW;
1700                 return pdata;
1701         } else if (match) {
1702                 pdata = devm_kmemdup(&pdev->dev, match->data, sizeof(*pdata),
1703                                      GFP_KERNEL);
1704                 if (!pdata) {
1705                         ret = -ENOMEM;
1706                         return pdata;
1707                 }
1708         } else {
1709                 /* control shouldn't reach here. something is wrong */
1710                 ret = -EINVAL;
1711                 goto nodata;
1712         }
1713
1714         ret = of_property_read_u32(np, "op-mode", &val);
1715         if (ret >= 0)
1716                 pdata->op_mode = val;
1717
1718         ret = of_property_read_u32(np, "tdm-slots", &val);
1719         if (ret >= 0) {
1720                 if (val < 2 || val > 32) {
1721                         dev_err(&pdev->dev,
1722                                 "tdm-slots must be in rage [2-32]\n");
1723                         ret = -EINVAL;
1724                         goto nodata;
1725                 }
1726
1727                 pdata->tdm_slots = val;
1728         }
1729
1730         of_serial_dir32 = of_get_property(np, "serial-dir", &val);
1731         val /= sizeof(u32);
1732         if (of_serial_dir32) {
1733                 u8 *of_serial_dir = devm_kzalloc(&pdev->dev,
1734                                                  (sizeof(*of_serial_dir) * val),
1735                                                  GFP_KERNEL);
1736                 if (!of_serial_dir) {
1737                         ret = -ENOMEM;
1738                         goto nodata;
1739                 }
1740
1741                 for (i = 0; i < val; i++)
1742                         of_serial_dir[i] = be32_to_cpup(&of_serial_dir32[i]);
1743
1744                 pdata->num_serializer = val;
1745                 pdata->serial_dir = of_serial_dir;
1746         }
1747
1748         ret = of_property_match_string(np, "dma-names", "tx");
1749         if (ret < 0)
1750                 goto nodata;
1751
1752         ret = of_parse_phandle_with_args(np, "dmas", "#dma-cells", ret,
1753                                          &dma_spec);
1754         if (ret < 0)
1755                 goto nodata;
1756
1757         pdata->tx_dma_channel = dma_spec.args[0];
1758
1759         /* RX is not valid in DIT mode */
1760         if (pdata->op_mode != DAVINCI_MCASP_DIT_MODE) {
1761                 ret = of_property_match_string(np, "dma-names", "rx");
1762                 if (ret < 0)
1763                         goto nodata;
1764
1765                 ret = of_parse_phandle_with_args(np, "dmas", "#dma-cells", ret,
1766                                                  &dma_spec);
1767                 if (ret < 0)
1768                         goto nodata;
1769
1770                 pdata->rx_dma_channel = dma_spec.args[0];
1771         }
1772
1773         ret = of_property_read_u32(np, "tx-num-evt", &val);
1774         if (ret >= 0)
1775                 pdata->txnumevt = val;
1776
1777         ret = of_property_read_u32(np, "rx-num-evt", &val);
1778         if (ret >= 0)
1779                 pdata->rxnumevt = val;
1780
1781         ret = of_property_read_u32(np, "sram-size-playback", &val);
1782         if (ret >= 0)
1783                 pdata->sram_size_playback = val;
1784
1785         ret = of_property_read_u32(np, "sram-size-capture", &val);
1786         if (ret >= 0)
1787                 pdata->sram_size_capture = val;
1788
1789         ret = of_property_read_u32(np, "dismod", &val);
1790         if (ret >= 0) {
1791                 if (val == 0 || val == 2 || val == 3) {
1792                         pdata->dismod = DISMOD_VAL(val);
1793                 } else {
1794                         dev_warn(&pdev->dev, "Invalid dismod value: %u\n", val);
1795                         pdata->dismod = DISMOD_LOW;
1796                 }
1797         } else {
1798                 pdata->dismod = DISMOD_LOW;
1799         }
1800
1801         return  pdata;
1802
1803 nodata:
1804         if (ret < 0) {
1805                 dev_err(&pdev->dev, "Error populating platform data, err %d\n",
1806                         ret);
1807                 pdata = NULL;
1808         }
1809         return  pdata;
1810 }
1811
1812 enum {
1813         PCM_EDMA,
1814         PCM_SDMA,
1815 };
1816 static const char *sdma_prefix = "ti,omap";
1817
1818 static int davinci_mcasp_get_dma_type(struct davinci_mcasp *mcasp)
1819 {
1820         struct dma_chan *chan;
1821         const char *tmp;
1822         int ret = PCM_EDMA;
1823
1824         if (!mcasp->dev->of_node)
1825                 return PCM_EDMA;
1826
1827         tmp = mcasp->dma_data[SNDRV_PCM_STREAM_PLAYBACK].filter_data;
1828         chan = dma_request_slave_channel_reason(mcasp->dev, tmp);
1829         if (IS_ERR(chan)) {
1830                 if (PTR_ERR(chan) != -EPROBE_DEFER)
1831                         dev_err(mcasp->dev,
1832                                 "Can't verify DMA configuration (%ld)\n",
1833                                 PTR_ERR(chan));
1834                 return PTR_ERR(chan);
1835         }
1836         if (WARN_ON(!chan->device || !chan->device->dev))
1837                 return -EINVAL;
1838
1839         if (chan->device->dev->of_node)
1840                 ret = of_property_read_string(chan->device->dev->of_node,
1841                                               "compatible", &tmp);
1842         else
1843                 dev_dbg(mcasp->dev, "DMA controller has no of-node\n");
1844
1845         dma_release_channel(chan);
1846         if (ret)
1847                 return ret;
1848
1849         dev_dbg(mcasp->dev, "DMA controller compatible = \"%s\"\n", tmp);
1850         if (!strncmp(tmp, sdma_prefix, strlen(sdma_prefix)))
1851                 return PCM_SDMA;
1852
1853         return PCM_EDMA;
1854 }
1855
1856 static u32 davinci_mcasp_txdma_offset(struct davinci_mcasp_pdata *pdata)
1857 {
1858         int i;
1859         u32 offset = 0;
1860
1861         if (pdata->version != MCASP_VERSION_4)
1862                 return pdata->tx_dma_offset;
1863
1864         for (i = 0; i < pdata->num_serializer; i++) {
1865                 if (pdata->serial_dir[i] == TX_MODE) {
1866                         if (!offset) {
1867                                 offset = DAVINCI_MCASP_TXBUF_REG(i);
1868                         } else {
1869                                 pr_err("%s: Only one serializer allowed!\n",
1870                                        __func__);
1871                                 break;
1872                         }
1873                 }
1874         }
1875
1876         return offset;
1877 }
1878
1879 static u32 davinci_mcasp_rxdma_offset(struct davinci_mcasp_pdata *pdata)
1880 {
1881         int i;
1882         u32 offset = 0;
1883
1884         if (pdata->version != MCASP_VERSION_4)
1885                 return pdata->rx_dma_offset;
1886
1887         for (i = 0; i < pdata->num_serializer; i++) {
1888                 if (pdata->serial_dir[i] == RX_MODE) {
1889                         if (!offset) {
1890                                 offset = DAVINCI_MCASP_RXBUF_REG(i);
1891                         } else {
1892                                 pr_err("%s: Only one serializer allowed!\n",
1893                                        __func__);
1894                                 break;
1895                         }
1896                 }
1897         }
1898
1899         return offset;
1900 }
1901
1902 #ifdef CONFIG_GPIOLIB
1903 static int davinci_mcasp_gpio_request(struct gpio_chip *chip, unsigned offset)
1904 {
1905         struct davinci_mcasp *mcasp = gpiochip_get_data(chip);
1906
1907         if (mcasp->num_serializer && offset < mcasp->num_serializer &&
1908             mcasp->serial_dir[offset] != INACTIVE_MODE) {
1909                 dev_err(mcasp->dev, "AXR%u pin is  used for audio\n", offset);
1910                 return -EBUSY;
1911         }
1912
1913         /* Do not change the PIN yet */
1914
1915         return pm_runtime_get_sync(mcasp->dev);
1916 }
1917
1918 static void davinci_mcasp_gpio_free(struct gpio_chip *chip, unsigned offset)
1919 {
1920         struct davinci_mcasp *mcasp = gpiochip_get_data(chip);
1921
1922         /* Set the direction to input */
1923         mcasp_clr_bits(mcasp, DAVINCI_MCASP_PDIR_REG, BIT(offset));
1924
1925         /* Set the pin as McASP pin */
1926         mcasp_clr_bits(mcasp, DAVINCI_MCASP_PFUNC_REG, BIT(offset));
1927
1928         pm_runtime_put_sync(mcasp->dev);
1929 }
1930
1931 static int davinci_mcasp_gpio_direction_out(struct gpio_chip *chip,
1932                                             unsigned offset, int value)
1933 {
1934         struct davinci_mcasp *mcasp = gpiochip_get_data(chip);
1935         u32 val;
1936
1937         if (value)
1938                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PDOUT_REG, BIT(offset));
1939         else
1940                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_PDOUT_REG, BIT(offset));
1941
1942         val = mcasp_get_reg(mcasp, DAVINCI_MCASP_PFUNC_REG);
1943         if (!(val & BIT(offset))) {
1944                 /* Set the pin as GPIO pin */
1945                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PFUNC_REG, BIT(offset));
1946
1947                 /* Set the direction to output */
1948                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PDIR_REG, BIT(offset));
1949         }
1950
1951         return 0;
1952 }
1953
1954 static void davinci_mcasp_gpio_set(struct gpio_chip *chip, unsigned offset,
1955                                   int value)
1956 {
1957         struct davinci_mcasp *mcasp = gpiochip_get_data(chip);
1958
1959         if (value)
1960                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PDOUT_REG, BIT(offset));
1961         else
1962                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_PDOUT_REG, BIT(offset));
1963 }
1964
1965 static int davinci_mcasp_gpio_direction_in(struct gpio_chip *chip,
1966                                            unsigned offset)
1967 {
1968         struct davinci_mcasp *mcasp = gpiochip_get_data(chip);
1969         u32 val;
1970
1971         val = mcasp_get_reg(mcasp, DAVINCI_MCASP_PFUNC_REG);
1972         if (!(val & BIT(offset))) {
1973                 /* Set the direction to input */
1974                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_PDIR_REG, BIT(offset));
1975
1976                 /* Set the pin as GPIO pin */
1977                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PFUNC_REG, BIT(offset));
1978         }
1979
1980         return 0;
1981 }
1982
1983 static int davinci_mcasp_gpio_get(struct gpio_chip *chip, unsigned offset)
1984 {
1985         struct davinci_mcasp *mcasp = gpiochip_get_data(chip);
1986         u32 val;
1987
1988         val = mcasp_get_reg(mcasp, DAVINCI_MCASP_PDSET_REG);
1989         if (val & BIT(offset))
1990                 return 1;
1991
1992         return 0;
1993 }
1994
1995 static int davinci_mcasp_gpio_get_direction(struct gpio_chip *chip,
1996                                             unsigned offset)
1997 {
1998         struct davinci_mcasp *mcasp = gpiochip_get_data(chip);
1999         u32 val;
2000
2001         val = mcasp_get_reg(mcasp, DAVINCI_MCASP_PDIR_REG);
2002         if (val & BIT(offset))
2003                 return 0;
2004
2005         return 1;
2006 }
2007
2008 static const struct gpio_chip davinci_mcasp_template_chip = {
2009         .owner                  = THIS_MODULE,
2010         .request                = davinci_mcasp_gpio_request,
2011         .free                   = davinci_mcasp_gpio_free,
2012         .direction_output       = davinci_mcasp_gpio_direction_out,
2013         .set                    = davinci_mcasp_gpio_set,
2014         .direction_input        = davinci_mcasp_gpio_direction_in,
2015         .get                    = davinci_mcasp_gpio_get,
2016         .get_direction          = davinci_mcasp_gpio_get_direction,
2017         .base                   = -1,
2018         .ngpio                  = 32,
2019 };
2020
2021 static int davinci_mcasp_init_gpiochip(struct davinci_mcasp *mcasp)
2022 {
2023         if (!of_property_read_bool(mcasp->dev->of_node, "gpio-controller"))
2024                 return 0;
2025
2026         mcasp->gpio_chip = davinci_mcasp_template_chip;
2027         mcasp->gpio_chip.label = dev_name(mcasp->dev);
2028         mcasp->gpio_chip.parent = mcasp->dev;
2029 #ifdef CONFIG_OF_GPIO
2030         mcasp->gpio_chip.of_node = mcasp->dev->of_node;
2031 #endif
2032
2033         return devm_gpiochip_add_data(mcasp->dev, &mcasp->gpio_chip, mcasp);
2034 }
2035
2036 #else /* CONFIG_GPIOLIB */
2037 static inline int davinci_mcasp_init_gpiochip(struct davinci_mcasp *mcasp)
2038 {
2039         return 0;
2040 }
2041 #endif /* CONFIG_GPIOLIB */
2042
2043 static int davinci_mcasp_get_dt_params(struct davinci_mcasp *mcasp)
2044 {
2045         struct device_node *np = mcasp->dev->of_node;
2046         int ret;
2047         u32 val;
2048
2049         if (!np)
2050                 return 0;
2051
2052         ret = of_property_read_u32(np, "auxclk-fs-ratio", &val);
2053         if (ret >= 0)
2054                 mcasp->auxclk_fs_ratio = val;
2055
2056         return 0;
2057 }
2058
2059 static int davinci_mcasp_probe(struct platform_device *pdev)
2060 {
2061         struct snd_dmaengine_dai_dma_data *dma_data;
2062         struct resource *mem, *res, *dat;
2063         struct davinci_mcasp_pdata *pdata;
2064         struct davinci_mcasp *mcasp;
2065         char *irq_name;
2066         int *dma;
2067         int irq;
2068         int ret;
2069
2070         if (!pdev->dev.platform_data && !pdev->dev.of_node) {
2071                 dev_err(&pdev->dev, "No platform data supplied\n");
2072                 return -EINVAL;
2073         }
2074
2075         mcasp = devm_kzalloc(&pdev->dev, sizeof(struct davinci_mcasp),
2076                            GFP_KERNEL);
2077         if (!mcasp)
2078                 return  -ENOMEM;
2079
2080         pdata = davinci_mcasp_set_pdata_from_of(pdev);
2081         if (!pdata) {
2082                 dev_err(&pdev->dev, "no platform data\n");
2083                 return -EINVAL;
2084         }
2085
2086         mem = platform_get_resource_byname(pdev, IORESOURCE_MEM, "mpu");
2087         if (!mem) {
2088                 dev_warn(mcasp->dev,
2089                          "\"mpu\" mem resource not found, using index 0\n");
2090                 mem = platform_get_resource(pdev, IORESOURCE_MEM, 0);
2091                 if (!mem) {
2092                         dev_err(&pdev->dev, "no mem resource?\n");
2093                         return -ENODEV;
2094                 }
2095         }
2096
2097         mcasp->base = devm_ioremap_resource(&pdev->dev, mem);
2098         if (IS_ERR(mcasp->base))
2099                 return PTR_ERR(mcasp->base);
2100
2101         pm_runtime_enable(&pdev->dev);
2102
2103         mcasp->op_mode = pdata->op_mode;
2104         /* sanity check for tdm slots parameter */
2105         if (mcasp->op_mode == DAVINCI_MCASP_IIS_MODE) {
2106                 if (pdata->tdm_slots < 2) {
2107                         dev_err(&pdev->dev, "invalid tdm slots: %d\n",
2108                                 pdata->tdm_slots);
2109                         mcasp->tdm_slots = 2;
2110                 } else if (pdata->tdm_slots > 32) {
2111                         dev_err(&pdev->dev, "invalid tdm slots: %d\n",
2112                                 pdata->tdm_slots);
2113                         mcasp->tdm_slots = 32;
2114                 } else {
2115                         mcasp->tdm_slots = pdata->tdm_slots;
2116                 }
2117         }
2118
2119         mcasp->num_serializer = pdata->num_serializer;
2120 #ifdef CONFIG_PM
2121         mcasp->context.xrsr_regs = devm_kcalloc(&pdev->dev,
2122                                         mcasp->num_serializer, sizeof(u32),
2123                                         GFP_KERNEL);
2124         if (!mcasp->context.xrsr_regs) {
2125                 ret = -ENOMEM;
2126                 goto err;
2127         }
2128 #endif
2129         mcasp->serial_dir = pdata->serial_dir;
2130         mcasp->version = pdata->version;
2131         mcasp->txnumevt = pdata->txnumevt;
2132         mcasp->rxnumevt = pdata->rxnumevt;
2133         mcasp->dismod = pdata->dismod;
2134
2135         mcasp->dev = &pdev->dev;
2136
2137         irq = platform_get_irq_byname(pdev, "common");
2138         if (irq >= 0) {
2139                 irq_name = devm_kasprintf(&pdev->dev, GFP_KERNEL, "%s_common",
2140                                           dev_name(&pdev->dev));
2141                 if (!irq_name) {
2142                         ret = -ENOMEM;
2143                         goto err;
2144                 }
2145                 ret = devm_request_threaded_irq(&pdev->dev, irq, NULL,
2146                                                 davinci_mcasp_common_irq_handler,
2147                                                 IRQF_ONESHOT | IRQF_SHARED,
2148                                                 irq_name, mcasp);
2149                 if (ret) {
2150                         dev_err(&pdev->dev, "common IRQ request failed\n");
2151                         goto err;
2152                 }
2153
2154                 mcasp->irq_request[SNDRV_PCM_STREAM_PLAYBACK] = XUNDRN;
2155                 mcasp->irq_request[SNDRV_PCM_STREAM_CAPTURE] = ROVRN;
2156         }
2157
2158         irq = platform_get_irq_byname(pdev, "rx");
2159         if (irq >= 0) {
2160                 irq_name = devm_kasprintf(&pdev->dev, GFP_KERNEL, "%s_rx",
2161                                           dev_name(&pdev->dev));
2162                 if (!irq_name) {
2163                         ret = -ENOMEM;
2164                         goto err;
2165                 }
2166                 ret = devm_request_threaded_irq(&pdev->dev, irq, NULL,
2167                                                 davinci_mcasp_rx_irq_handler,
2168                                                 IRQF_ONESHOT, irq_name, mcasp);
2169                 if (ret) {
2170                         dev_err(&pdev->dev, "RX IRQ request failed\n");
2171                         goto err;
2172                 }
2173
2174                 mcasp->irq_request[SNDRV_PCM_STREAM_CAPTURE] = ROVRN;
2175         }
2176
2177         irq = platform_get_irq_byname(pdev, "tx");
2178         if (irq >= 0) {
2179                 irq_name = devm_kasprintf(&pdev->dev, GFP_KERNEL, "%s_tx",
2180                                           dev_name(&pdev->dev));
2181                 if (!irq_name) {
2182                         ret = -ENOMEM;
2183                         goto err;
2184                 }
2185                 ret = devm_request_threaded_irq(&pdev->dev, irq, NULL,
2186                                                 davinci_mcasp_tx_irq_handler,
2187                                                 IRQF_ONESHOT, irq_name, mcasp);
2188                 if (ret) {
2189                         dev_err(&pdev->dev, "TX IRQ request failed\n");
2190                         goto err;
2191                 }
2192
2193                 mcasp->irq_request[SNDRV_PCM_STREAM_PLAYBACK] = XUNDRN;
2194         }
2195
2196         dat = platform_get_resource_byname(pdev, IORESOURCE_MEM, "dat");
2197         if (dat)
2198                 mcasp->dat_port = true;
2199
2200         dma_data = &mcasp->dma_data[SNDRV_PCM_STREAM_PLAYBACK];
2201         if (dat)
2202                 dma_data->addr = dat->start;
2203         else
2204                 dma_data->addr = mem->start + davinci_mcasp_txdma_offset(pdata);
2205
2206         dma = &mcasp->dma_request[SNDRV_PCM_STREAM_PLAYBACK];
2207         res = platform_get_resource(pdev, IORESOURCE_DMA, 0);
2208         if (res)
2209                 *dma = res->start;
2210         else
2211                 *dma = pdata->tx_dma_channel;
2212
2213         /* dmaengine filter data for DT and non-DT boot */
2214         if (pdev->dev.of_node)
2215                 dma_data->filter_data = "tx";
2216         else
2217                 dma_data->filter_data = dma;
2218
2219         /* RX is not valid in DIT mode */
2220         if (mcasp->op_mode != DAVINCI_MCASP_DIT_MODE) {
2221                 dma_data = &mcasp->dma_data[SNDRV_PCM_STREAM_CAPTURE];
2222                 if (dat)
2223                         dma_data->addr = dat->start;
2224                 else
2225                         dma_data->addr =
2226                                 mem->start + davinci_mcasp_rxdma_offset(pdata);
2227
2228                 dma = &mcasp->dma_request[SNDRV_PCM_STREAM_CAPTURE];
2229                 res = platform_get_resource(pdev, IORESOURCE_DMA, 1);
2230                 if (res)
2231                         *dma = res->start;
2232                 else
2233                         *dma = pdata->rx_dma_channel;
2234
2235                 /* dmaengine filter data for DT and non-DT boot */
2236                 if (pdev->dev.of_node)
2237                         dma_data->filter_data = "rx";
2238                 else
2239                         dma_data->filter_data = dma;
2240         }
2241
2242         if (mcasp->version < MCASP_VERSION_3) {
2243                 mcasp->fifo_base = DAVINCI_MCASP_V2_AFIFO_BASE;
2244                 /* dma_params->dma_addr is pointing to the data port address */
2245                 mcasp->dat_port = true;
2246         } else {
2247                 mcasp->fifo_base = DAVINCI_MCASP_V3_AFIFO_BASE;
2248         }
2249
2250         /* Allocate memory for long enough list for all possible
2251          * scenarios. Maximum number tdm slots is 32 and there cannot
2252          * be more serializers than given in the configuration.  The
2253          * serializer directions could be taken into account, but it
2254          * would make code much more complex and save only couple of
2255          * bytes.
2256          */
2257         mcasp->chconstr[SNDRV_PCM_STREAM_PLAYBACK].list =
2258                 devm_kcalloc(mcasp->dev,
2259                              32 + mcasp->num_serializer - 1,
2260                              sizeof(unsigned int),
2261                              GFP_KERNEL);
2262
2263         mcasp->chconstr[SNDRV_PCM_STREAM_CAPTURE].list =
2264                 devm_kcalloc(mcasp->dev,
2265                              32 + mcasp->num_serializer - 1,
2266                              sizeof(unsigned int),
2267                              GFP_KERNEL);
2268
2269         if (!mcasp->chconstr[SNDRV_PCM_STREAM_PLAYBACK].list ||
2270             !mcasp->chconstr[SNDRV_PCM_STREAM_CAPTURE].list) {
2271                 ret = -ENOMEM;
2272                 goto err;
2273         }
2274
2275         ret = davinci_mcasp_set_ch_constraints(mcasp);
2276         if (ret)
2277                 goto err;
2278
2279         dev_set_drvdata(&pdev->dev, mcasp);
2280
2281         mcasp_reparent_fck(pdev);
2282
2283         /* All PINS as McASP */
2284         pm_runtime_get_sync(mcasp->dev);
2285         mcasp_set_reg(mcasp, DAVINCI_MCASP_PFUNC_REG, 0x00000000);
2286         pm_runtime_put(mcasp->dev);
2287
2288         ret = davinci_mcasp_init_gpiochip(mcasp);
2289         if (ret)
2290                 goto err;
2291
2292         ret = davinci_mcasp_get_dt_params(mcasp);
2293         if (ret)
2294                 return -EINVAL;
2295
2296         ret = devm_snd_soc_register_component(&pdev->dev,
2297                                         &davinci_mcasp_component,
2298                                         &davinci_mcasp_dai[pdata->op_mode], 1);
2299
2300         if (ret != 0)
2301                 goto err;
2302
2303         ret = davinci_mcasp_get_dma_type(mcasp);
2304         switch (ret) {
2305         case PCM_EDMA:
2306                 ret = edma_pcm_platform_register(&pdev->dev);
2307                 break;
2308         case PCM_SDMA:
2309                 ret = sdma_pcm_platform_register(&pdev->dev, "tx", "rx");
2310                 break;
2311         default:
2312                 dev_err(&pdev->dev, "No DMA controller found (%d)\n", ret);
2313         case -EPROBE_DEFER:
2314                 goto err;
2315                 break;
2316         }
2317
2318         if (ret) {
2319                 dev_err(&pdev->dev, "register PCM failed: %d\n", ret);
2320                 goto err;
2321         }
2322
2323         return 0;
2324
2325 err:
2326         pm_runtime_disable(&pdev->dev);
2327         return ret;
2328 }
2329
2330 static int davinci_mcasp_remove(struct platform_device *pdev)
2331 {
2332         pm_runtime_disable(&pdev->dev);
2333
2334         return 0;
2335 }
2336
2337 #ifdef CONFIG_PM
2338 static int davinci_mcasp_runtime_suspend(struct device *dev)
2339 {
2340         struct davinci_mcasp *mcasp = dev_get_drvdata(dev);
2341         struct davinci_mcasp_context *context = &mcasp->context;
2342         u32 reg;
2343         int i;
2344
2345         for (i = 0; i < ARRAY_SIZE(context_regs); i++)
2346                 context->config_regs[i] = mcasp_get_reg(mcasp, context_regs[i]);
2347
2348         if (mcasp->txnumevt) {
2349                 reg = mcasp->fifo_base + MCASP_WFIFOCTL_OFFSET;
2350                 context->afifo_regs[0] = mcasp_get_reg(mcasp, reg);
2351         }
2352         if (mcasp->rxnumevt) {
2353                 reg = mcasp->fifo_base + MCASP_RFIFOCTL_OFFSET;
2354                 context->afifo_regs[1] = mcasp_get_reg(mcasp, reg);
2355         }
2356
2357         for (i = 0; i < mcasp->num_serializer; i++)
2358                 context->xrsr_regs[i] = mcasp_get_reg(mcasp,
2359                                                 DAVINCI_MCASP_XRSRCTL_REG(i));
2360
2361         return 0;
2362 }
2363
2364 static int davinci_mcasp_runtime_resume(struct device *dev)
2365 {
2366         struct davinci_mcasp *mcasp = dev_get_drvdata(dev);
2367         struct davinci_mcasp_context *context = &mcasp->context;
2368         u32 reg;
2369         int i;
2370
2371         for (i = 0; i < ARRAY_SIZE(context_regs); i++)
2372                 mcasp_set_reg(mcasp, context_regs[i], context->config_regs[i]);
2373
2374         if (mcasp->txnumevt) {
2375                 reg = mcasp->fifo_base + MCASP_WFIFOCTL_OFFSET;
2376                 mcasp_set_reg(mcasp, reg, context->afifo_regs[0]);
2377         }
2378         if (mcasp->rxnumevt) {
2379                 reg = mcasp->fifo_base + MCASP_RFIFOCTL_OFFSET;
2380                 mcasp_set_reg(mcasp, reg, context->afifo_regs[1]);
2381         }
2382
2383         for (i = 0; i < mcasp->num_serializer; i++)
2384                 mcasp_set_reg(mcasp, DAVINCI_MCASP_XRSRCTL_REG(i),
2385                               context->xrsr_regs[i]);
2386
2387         return 0;
2388 }
2389
2390 #endif
2391
2392 static const struct dev_pm_ops davinci_mcasp_pm_ops = {
2393         SET_RUNTIME_PM_OPS(davinci_mcasp_runtime_suspend,
2394                            davinci_mcasp_runtime_resume,
2395                            NULL)
2396 };
2397
2398 static struct platform_driver davinci_mcasp_driver = {
2399         .probe          = davinci_mcasp_probe,
2400         .remove         = davinci_mcasp_remove,
2401         .driver         = {
2402                 .name   = "davinci-mcasp",
2403                 .pm     = &davinci_mcasp_pm_ops,
2404                 .of_match_table = mcasp_dt_ids,
2405         },
2406 };
2407
2408 module_platform_driver(davinci_mcasp_driver);
2409
2410 MODULE_AUTHOR("Steve Chen");
2411 MODULE_DESCRIPTION("TI DAVINCI McASP SoC Interface");
2412 MODULE_LICENSE("GPL");