include/linux/mlx5/driver.h

   1 /*
   2  * Copyright (c) 2013-2015, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX5_DRIVER_H
  34 #define MLX5_DRIVER_H
  35
  36 #include <linux/kernel.h>
  37 #include <linux/completion.h>
  38 #include <linux/pci.h>
  39 #include <linux/irq.h>
  40 #include <linux/spinlock_types.h>
  41 #include <linux/semaphore.h>
  42 #include <linux/slab.h>
  43 #include <linux/vmalloc.h>
  44 #include <linux/radix-tree.h>
  45 #include <linux/workqueue.h>
  46 #include <linux/mempool.h>
  47 #include <linux/interrupt.h>
  48 #include <linux/idr.h>
  49
  50 #include <linux/mlx5/device.h>
  51 #include <linux/mlx5/doorbell.h>
  52 #include <linux/mlx5/srq.h>
  53 #include <linux/timecounter.h>
  54 #include <linux/ptp_clock_kernel.h>
  55
  56 enum {
  57         MLX5_BOARD_ID_LEN = 64,
  58         MLX5_MAX_NAME_LEN = 16,
  59 };
  60
  61 enum {
  62         /* one minute for the sake of bringup. Generally, commands must always
  63          * complete and we may need to increase this timeout value
  64          */
  65         MLX5_CMD_TIMEOUT_MSEC   = 60 * 1000,
  66         MLX5_CMD_WQ_MAX_NAME    = 32,
  67 };
  68
  69 enum {
  70         CMD_OWNER_SW            = 0x0,
  71         CMD_OWNER_HW            = 0x1,
  72         CMD_STATUS_SUCCESS      = 0,
  73 };
  74
  75 enum mlx5_sqp_t {
  76         MLX5_SQP_SMI            = 0,
  77         MLX5_SQP_GSI            = 1,
  78         MLX5_SQP_IEEE_1588      = 2,
  79         MLX5_SQP_SNIFFER        = 3,
  80         MLX5_SQP_SYNC_UMR       = 4,
  81 };
  82
  83 enum {
  84         MLX5_MAX_PORTS  = 2,
  85 };
  86
  87 enum {
  88         MLX5_EQ_VEC_PAGES        = 0,
  89         MLX5_EQ_VEC_CMD          = 1,
  90         MLX5_EQ_VEC_ASYNC        = 2,
  91         MLX5_EQ_VEC_PFAULT       = 3,
  92         MLX5_EQ_VEC_COMP_BASE,
  93 };
  94
  95 enum {
  96         MLX5_MAX_IRQ_NAME       = 32
  97 };
  98
  99 enum {
 100         MLX5_ATOMIC_MODE_IB_COMP        = 1 << 16,
 101         MLX5_ATOMIC_MODE_CX             = 2 << 16,
 102         MLX5_ATOMIC_MODE_8B             = 3 << 16,
 103         MLX5_ATOMIC_MODE_16B            = 4 << 16,
 104         MLX5_ATOMIC_MODE_32B            = 5 << 16,
 105         MLX5_ATOMIC_MODE_64B            = 6 << 16,
 106         MLX5_ATOMIC_MODE_128B           = 7 << 16,
 107         MLX5_ATOMIC_MODE_256B           = 8 << 16,
 108 };
 109
 110 enum {
 111         MLX5_REG_QPTS            = 0x4002,
 112         MLX5_REG_QETCR           = 0x4005,
 113         MLX5_REG_QTCT            = 0x400a,
 114         MLX5_REG_QPDPM           = 0x4013,
 115         MLX5_REG_QCAM            = 0x4019,
 116         MLX5_REG_DCBX_PARAM      = 0x4020,
 117         MLX5_REG_DCBX_APP        = 0x4021,
 118         MLX5_REG_FPGA_CAP        = 0x4022,
 119         MLX5_REG_FPGA_CTRL       = 0x4023,
 120         MLX5_REG_FPGA_ACCESS_REG = 0x4024,
 121         MLX5_REG_PCAP            = 0x5001,
 122         MLX5_REG_PMTU            = 0x5003,
 123         MLX5_REG_PTYS            = 0x5004,
 124         MLX5_REG_PAOS            = 0x5006,
 125         MLX5_REG_PFCC            = 0x5007,
 126         MLX5_REG_PPCNT           = 0x5008,
 127         MLX5_REG_PPTB            = 0x500b,
 128         MLX5_REG_PBMC            = 0x500c,
 129         MLX5_REG_PMAOS           = 0x5012,
 130         MLX5_REG_PUDE            = 0x5009,
 131         MLX5_REG_PMPE            = 0x5010,
 132         MLX5_REG_PELC            = 0x500e,
 133         MLX5_REG_PVLC            = 0x500f,
 134         MLX5_REG_PCMR            = 0x5041,
 135         MLX5_REG_PMLP            = 0x5002,
 136         MLX5_REG_PCAM            = 0x507f,
 137         MLX5_REG_NODE_DESC       = 0x6001,
 138         MLX5_REG_HOST_ENDIANNESS = 0x7004,
 139         MLX5_REG_MCIA            = 0x9014,
 140         MLX5_REG_MLCR            = 0x902b,
 141         MLX5_REG_MTRC_CAP        = 0x9040,
 142         MLX5_REG_MTRC_CONF       = 0x9041,
 143         MLX5_REG_MTRC_STDB       = 0x9042,
 144         MLX5_REG_MTRC_CTRL       = 0x9043,
 145         MLX5_REG_MPCNT           = 0x9051,
 146         MLX5_REG_MTPPS           = 0x9053,
 147         MLX5_REG_MTPPSE          = 0x9054,
 148         MLX5_REG_MPEGC           = 0x9056,
 149         MLX5_REG_MCQI            = 0x9061,
 150         MLX5_REG_MCC             = 0x9062,
 151         MLX5_REG_MCDA            = 0x9063,
 152         MLX5_REG_MCAM            = 0x907f,
 153 };
 154
 155 enum mlx5_qpts_trust_state {
 156         MLX5_QPTS_TRUST_PCP  = 1,
 157         MLX5_QPTS_TRUST_DSCP = 2,
 158 };
 159
 160 enum mlx5_dcbx_oper_mode {
 161         MLX5E_DCBX_PARAM_VER_OPER_HOST  = 0x0,
 162         MLX5E_DCBX_PARAM_VER_OPER_AUTO  = 0x3,
 163 };
 164
 165 enum mlx5_dct_atomic_mode {
 166         MLX5_ATOMIC_MODE_DCT_OFF        = 20,
 167         MLX5_ATOMIC_MODE_DCT_NONE       = 0 << MLX5_ATOMIC_MODE_DCT_OFF,
 168         MLX5_ATOMIC_MODE_DCT_IB_COMP    = 1 << MLX5_ATOMIC_MODE_DCT_OFF,
 169         MLX5_ATOMIC_MODE_DCT_CX         = 2 << MLX5_ATOMIC_MODE_DCT_OFF,
 170 };
 171
 172 enum {
 173         MLX5_ATOMIC_OPS_CMP_SWAP        = 1 << 0,
 174         MLX5_ATOMIC_OPS_FETCH_ADD       = 1 << 1,
 175 };
 176
 177 enum mlx5_page_fault_resume_flags {
 178         MLX5_PAGE_FAULT_RESUME_REQUESTOR = 1 << 0,
 179         MLX5_PAGE_FAULT_RESUME_WRITE     = 1 << 1,
 180         MLX5_PAGE_FAULT_RESUME_RDMA      = 1 << 2,
 181         MLX5_PAGE_FAULT_RESUME_ERROR     = 1 << 7,
 182 };
 183
 184 enum dbg_rsc_type {
 185         MLX5_DBG_RSC_QP,
 186         MLX5_DBG_RSC_EQ,
 187         MLX5_DBG_RSC_CQ,
 188 };
 189
 190 enum port_state_policy {
 191         MLX5_POLICY_DOWN        = 0,
 192         MLX5_POLICY_UP          = 1,
 193         MLX5_POLICY_FOLLOW      = 2,
 194         MLX5_POLICY_INVALID     = 0xffffffff
 195 };
 196
 197 struct mlx5_field_desc {
 198         struct dentry          *dent;
 199         int                     i;
 200 };
 201
 202 struct mlx5_rsc_debug {
 203         struct mlx5_core_dev   *dev;
 204         void                   *object;
 205         enum dbg_rsc_type       type;
 206         struct dentry          *root;
 207         struct mlx5_field_desc  fields[0];
 208 };
 209
 210 enum mlx5_dev_event {
 211         MLX5_DEV_EVENT_SYS_ERROR,
 212         MLX5_DEV_EVENT_PORT_UP,
 213         MLX5_DEV_EVENT_PORT_DOWN,
 214         MLX5_DEV_EVENT_PORT_INITIALIZED,
 215         MLX5_DEV_EVENT_LID_CHANGE,
 216         MLX5_DEV_EVENT_PKEY_CHANGE,
 217         MLX5_DEV_EVENT_GUID_CHANGE,
 218         MLX5_DEV_EVENT_CLIENT_REREG,
 219         MLX5_DEV_EVENT_PPS,
 220         MLX5_DEV_EVENT_DELAY_DROP_TIMEOUT,
 221 };
 222
 223 enum mlx5_port_status {
 224         MLX5_PORT_UP        = 1,
 225         MLX5_PORT_DOWN      = 2,
 226 };
 227
 228 enum mlx5_eq_type {
 229         MLX5_EQ_TYPE_COMP,
 230         MLX5_EQ_TYPE_ASYNC,
 231 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 232         MLX5_EQ_TYPE_PF,
 233 #endif
 234 };
 235
 236 struct mlx5_bfreg_info {
 237         u32                    *sys_pages;
 238         int                     num_low_latency_bfregs;
 239         unsigned int           *count;
 240
 241         /*
 242          * protect bfreg allocation data structs
 243          */
 244         struct mutex            lock;
 245         u32                     ver;
 246         bool                    lib_uar_4k;
 247         u32                     num_sys_pages;
 248         u32                     num_static_sys_pages;
 249         u32                     total_num_bfregs;
 250         u32                     num_dyn_bfregs;
 251 };
 252
 253 struct mlx5_cmd_first {
 254         __be32          data[4];
 255 };
 256
 257 struct mlx5_cmd_msg {
 258         struct list_head                list;
 259         struct cmd_msg_cache           *parent;
 260         u32                             len;
 261         struct mlx5_cmd_first           first;
 262         struct mlx5_cmd_mailbox        *next;
 263 };
 264
 265 struct mlx5_cmd_debug {
 266         struct dentry          *dbg_root;
 267         struct dentry          *dbg_in;
 268         struct dentry          *dbg_out;
 269         struct dentry          *dbg_outlen;
 270         struct dentry          *dbg_status;
 271         struct dentry          *dbg_run;
 272         void                   *in_msg;
 273         void                   *out_msg;
 274         u8                      status;
 275         u16                     inlen;
 276         u16                     outlen;
 277 };
 278
 279 struct cmd_msg_cache {
 280         /* protect block chain allocations
 281          */
 282         spinlock_t              lock;
 283         struct list_head        head;
 284         unsigned int            max_inbox_size;
 285         unsigned int            num_ent;
 286 };
 287
 288 enum {
 289         MLX5_NUM_COMMAND_CACHES = 5,
 290 };
 291
 292 struct mlx5_cmd_stats {
 293         u64             sum;
 294         u64             n;
 295         struct dentry  *root;
 296         struct dentry  *avg;
 297         struct dentry  *count;
 298         /* protect command average calculations */
 299         spinlock_t      lock;
 300 };
 301
 302 struct mlx5_cmd {
 303         void           *cmd_alloc_buf;
 304         dma_addr_t      alloc_dma;
 305         int             alloc_size;
 306         void           *cmd_buf;
 307         dma_addr_t      dma;
 308         u16             cmdif_rev;
 309         u8              log_sz;
 310         u8              log_stride;
 311         int             max_reg_cmds;
 312         int             events;
 313         u32 __iomem    *vector;
 314
 315         /* protect command queue allocations
 316          */
 317         spinlock_t      alloc_lock;
 318
 319         /* protect token allocations
 320          */
 321         spinlock_t      token_lock;
 322         u8              token;
 323         unsigned long   bitmask;
 324         char            wq_name[MLX5_CMD_WQ_MAX_NAME];
 325         struct workqueue_struct *wq;
 326         struct semaphore sem;
 327         struct semaphore pages_sem;
 328         int     mode;
 329         struct mlx5_cmd_work_ent *ent_arr[MLX5_MAX_COMMANDS];
 330         struct dma_pool *pool;
 331         struct mlx5_cmd_debug dbg;
 332         struct cmd_msg_cache cache[MLX5_NUM_COMMAND_CACHES];
 333         int checksum_disabled;
 334         struct mlx5_cmd_stats stats[MLX5_CMD_OP_MAX];
 335 };
 336
 337 struct mlx5_port_caps {
 338         int     gid_table_len;
 339         int     pkey_table_len;
 340         u8      ext_port_cap;
 341         bool    has_smi;
 342 };
 343
 344 struct mlx5_cmd_mailbox {
 345         void           *buf;
 346         dma_addr_t      dma;
 347         struct mlx5_cmd_mailbox *next;
 348 };
 349
 350 struct mlx5_buf_list {
 351         void                   *buf;
 352         dma_addr_t              map;
 353 };
 354
 355 struct mlx5_frag_buf {
 356         struct mlx5_buf_list    *frags;
 357         int                     npages;
 358         int                     size;
 359         u8                      page_shift;
 360 };
 361
 362 struct mlx5_frag_buf_ctrl {
 363         struct mlx5_frag_buf    frag_buf;
 364         u32                     sz_m1;
 365         u16                     frag_sz_m1;
 366         u16                     strides_offset;
 367         u8                      log_sz;
 368         u8                      log_stride;
 369         u8                      log_frag_strides;
 370 };
 371
 372 struct mlx5_eq_tasklet {
 373         struct list_head list;
 374         struct list_head process_list;
 375         struct tasklet_struct task;
 376         /* lock on completion tasklet list */
 377         spinlock_t lock;
 378 };
 379
 380 struct mlx5_eq_pagefault {
 381         struct work_struct       work;
 382         /* Pagefaults lock */
 383         spinlock_t               lock;
 384         struct workqueue_struct *wq;
 385         mempool_t               *pool;
 386 };
 387
 388 struct mlx5_cq_table {
 389         /* protect radix tree */
 390         spinlock_t              lock;
 391         struct radix_tree_root  tree;
 392 };
 393
 394 struct mlx5_eq {
 395         struct mlx5_core_dev   *dev;
 396         struct mlx5_cq_table    cq_table;
 397         __be32 __iomem         *doorbell;
 398         u32                     cons_index;
 399         struct mlx5_frag_buf    buf;
 400         int                     size;
 401         unsigned int            irqn;
 402         u8                      eqn;
 403         int                     nent;
 404         u64                     mask;
 405         struct list_head        list;
 406         int                     index;
 407         struct mlx5_rsc_debug   *dbg;
 408         enum mlx5_eq_type       type;
 409         union {
 410                 struct mlx5_eq_tasklet   tasklet_ctx;
 411 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 412                 struct mlx5_eq_pagefault pf_ctx;
 413 #endif
 414         };
 415 };
 416
 417 struct mlx5_core_psv {
 418         u32     psv_idx;
 419         struct psv_layout {
 420                 u32     pd;
 421                 u16     syndrome;
 422                 u16     reserved;
 423                 u16     bg;
 424                 u16     app_tag;
 425                 u32     ref_tag;
 426         } psv;
 427 };
 428
 429 struct mlx5_core_sig_ctx {
 430         struct mlx5_core_psv    psv_memory;
 431         struct mlx5_core_psv    psv_wire;
 432         struct ib_sig_err       err_item;
 433         bool                    sig_status_checked;
 434         bool                    sig_err_exists;
 435         u32                     sigerr_count;
 436 };
 437
 438 enum {
 439         MLX5_MKEY_MR = 1,
 440         MLX5_MKEY_MW,
 441 };
 442
 443 struct mlx5_core_mkey {
 444         u64                     iova;
 445         u64                     size;
 446         u32                     key;
 447         u32                     pd;
 448         u32                     type;
 449 };
 450
 451 #define MLX5_24BIT_MASK         ((1 << 24) - 1)
 452
 453 enum mlx5_res_type {
 454         MLX5_RES_QP     = MLX5_EVENT_QUEUE_TYPE_QP,
 455         MLX5_RES_RQ     = MLX5_EVENT_QUEUE_TYPE_RQ,
 456         MLX5_RES_SQ     = MLX5_EVENT_QUEUE_TYPE_SQ,
 457         MLX5_RES_SRQ    = 3,
 458         MLX5_RES_XSRQ   = 4,
 459         MLX5_RES_XRQ    = 5,
 460         MLX5_RES_DCT    = MLX5_EVENT_QUEUE_TYPE_DCT,
 461 };
 462
 463 struct mlx5_core_rsc_common {
 464         enum mlx5_res_type      res;
 465         atomic_t                refcount;
 466         struct completion       free;
 467 };
 468
 469 struct mlx5_core_srq {
 470         struct mlx5_core_rsc_common     common; /* must be first */
 471         u32             srqn;
 472         int             max;
 473         size_t          max_gs;
 474         size_t          max_avail_gather;
 475         int             wqe_shift;
 476         void (*event)   (struct mlx5_core_srq *, enum mlx5_event);
 477
 478         atomic_t                refcount;
 479         struct completion       free;
 480 };
 481
 482 struct mlx5_eq_table {
 483         void __iomem           *update_ci;
 484         void __iomem           *update_arm_ci;
 485         struct list_head        comp_eqs_list;
 486         struct mlx5_eq          pages_eq;
 487         struct mlx5_eq          async_eq;
 488         struct mlx5_eq          cmd_eq;
 489 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 490         struct mlx5_eq          pfault_eq;
 491 #endif
 492         int                     num_comp_vectors;
 493         /* protect EQs list
 494          */
 495         spinlock_t              lock;
 496 };
 497
 498 struct mlx5_uars_page {
 499         void __iomem           *map;
 500         bool                    wc;
 501         u32                     index;
 502         struct list_head        list;
 503         unsigned int            bfregs;
 504         unsigned long          *reg_bitmap; /* for non fast path bf regs */
 505         unsigned long          *fp_bitmap;
 506         unsigned int            reg_avail;
 507         unsigned int            fp_avail;
 508         struct kref             ref_count;
 509         struct mlx5_core_dev   *mdev;
 510 };
 511
 512 struct mlx5_bfreg_head {
 513         /* protect blue flame registers allocations */
 514         struct mutex            lock;
 515         struct list_head        list;
 516 };
 517
 518 struct mlx5_bfreg_data {
 519         struct mlx5_bfreg_head  reg_head;
 520         struct mlx5_bfreg_head  wc_head;
 521 };
 522
 523 struct mlx5_sq_bfreg {
 524         void __iomem           *map;
 525         struct mlx5_uars_page  *up;
 526         bool                    wc;
 527         u32                     index;
 528         unsigned int            offset;
 529 };
 530
 531 struct mlx5_core_health {
 532         struct health_buffer __iomem   *health;
 533         __be32 __iomem                 *health_counter;
 534         struct timer_list               timer;
 535         u32                             prev;
 536         int                             miss_counter;
 537         bool                            sick;
 538         /* wq spinlock to synchronize draining */
 539         spinlock_t                      wq_lock;
 540         struct workqueue_struct        *wq;
 541         unsigned long                   flags;
 542         struct work_struct              work;
 543         struct delayed_work             recover_work;
 544 };
 545
 546 struct mlx5_qp_table {
 547         /* protect radix tree
 548          */
 549         spinlock_t              lock;
 550         struct radix_tree_root  tree;
 551 };
 552
 553 struct mlx5_srq_table {
 554         /* protect radix tree
 555          */
 556         spinlock_t              lock;
 557         struct radix_tree_root  tree;
 558 };
 559
 560 struct mlx5_mkey_table {
 561         /* protect radix tree
 562          */
 563         rwlock_t                lock;
 564         struct radix_tree_root  tree;
 565 };
 566
 567 struct mlx5_vf_context {
 568         int     enabled;
 569         u64     port_guid;
 570         u64     node_guid;
 571         enum port_state_policy  policy;
 572 };
 573
 574 struct mlx5_core_sriov {
 575         struct mlx5_vf_context  *vfs_ctx;
 576         int                     num_vfs;
 577         int                     enabled_vfs;
 578 };
 579
 580 struct mlx5_irq_info {
 581         cpumask_var_t mask;
 582         char name[MLX5_MAX_IRQ_NAME];
 583 };
 584
 585 struct mlx5_fc_stats {
 586         spinlock_t counters_idr_lock; /* protects counters_idr */
 587         struct idr counters_idr;
 588         struct list_head counters;
 589         struct llist_head addlist;
 590         struct llist_head dellist;
 591
 592         struct workqueue_struct *wq;
 593         struct delayed_work work;
 594         unsigned long next_query;
 595         unsigned long sampling_interval; /* jiffies */
 596 };
 597
 598 struct mlx5_mpfs;
 599 struct mlx5_eswitch;
 600 struct mlx5_lag;
 601 struct mlx5_pagefault;
 602
 603 struct mlx5_rate_limit {
 604         u32                     rate;
 605         u32                     max_burst_sz;
 606         u16                     typical_pkt_sz;
 607 };
 608
 609 struct mlx5_rl_entry {
 610         struct mlx5_rate_limit  rl;
 611         u16                     index;
 612         u16                     refcount;
 613 };
 614
 615 struct mlx5_rl_table {
 616         /* protect rate limit table */
 617         struct mutex            rl_lock;
 618         u16                     max_size;
 619         u32                     max_rate;
 620         u32                     min_rate;
 621         struct mlx5_rl_entry   *rl_entry;
 622 };
 623
 624 enum port_module_event_status_type {
 625         MLX5_MODULE_STATUS_PLUGGED   = 0x1,
 626         MLX5_MODULE_STATUS_UNPLUGGED = 0x2,
 627         MLX5_MODULE_STATUS_ERROR     = 0x3,
 628         MLX5_MODULE_STATUS_NUM       = 0x3,
 629 };
 630
 631 enum  port_module_event_error_type {
 632         MLX5_MODULE_EVENT_ERROR_POWER_BUDGET_EXCEEDED,
 633         MLX5_MODULE_EVENT_ERROR_LONG_RANGE_FOR_NON_MLNX_CABLE_MODULE,
 634         MLX5_MODULE_EVENT_ERROR_BUS_STUCK,
 635         MLX5_MODULE_EVENT_ERROR_NO_EEPROM_RETRY_TIMEOUT,
 636         MLX5_MODULE_EVENT_ERROR_ENFORCE_PART_NUMBER_LIST,
 637         MLX5_MODULE_EVENT_ERROR_UNKNOWN_IDENTIFIER,
 638         MLX5_MODULE_EVENT_ERROR_HIGH_TEMPERATURE,
 639         MLX5_MODULE_EVENT_ERROR_BAD_CABLE,
 640         MLX5_MODULE_EVENT_ERROR_UNKNOWN,
 641         MLX5_MODULE_EVENT_ERROR_NUM,
 642 };
 643
 644 struct mlx5_port_module_event_stats {
 645         u64 status_counters[MLX5_MODULE_STATUS_NUM];
 646         u64 error_counters[MLX5_MODULE_EVENT_ERROR_NUM];
 647 };
 648
 649 struct mlx5_priv {
 650         char                    name[MLX5_MAX_NAME_LEN];
 651         struct mlx5_eq_table    eq_table;
 652         struct mlx5_irq_info    *irq_info;
 653
 654         /* pages stuff */
 655         struct workqueue_struct *pg_wq;
 656         struct rb_root          page_root;
 657         int                     fw_pages;
 658         atomic_t                reg_pages;
 659         struct list_head        free_list;
 660         int                     vfs_pages;
 661
 662         struct mlx5_core_health health;
 663
 664         struct mlx5_srq_table   srq_table;
 665
 666         /* start: qp staff */
 667         struct mlx5_qp_table    qp_table;
 668         struct dentry          *qp_debugfs;
 669         struct dentry          *eq_debugfs;
 670         struct dentry          *cq_debugfs;
 671         struct dentry          *cmdif_debugfs;
 672         /* end: qp staff */
 673
 674         /* start: mkey staff */
 675         struct mlx5_mkey_table  mkey_table;
 676         /* end: mkey staff */
 677
 678         /* start: alloc staff */
 679         /* protect buffer alocation according to numa node */
 680         struct mutex            alloc_mutex;
 681         int                     numa_node;
 682
 683         struct mutex            pgdir_mutex;
 684         struct list_head        pgdir_list;
 685         /* end: alloc staff */
 686         struct dentry          *dbg_root;
 687
 688         /* protect mkey key part */
 689         spinlock_t              mkey_lock;
 690         u8                      mkey_key;
 691
 692         struct list_head        dev_list;
 693         struct list_head        ctx_list;
 694         spinlock_t              ctx_lock;
 695
 696         struct list_head        waiting_events_list;
 697         bool                    is_accum_events;
 698
 699         struct mlx5_flow_steering *steering;
 700         struct mlx5_mpfs        *mpfs;
 701         struct mlx5_eswitch     *eswitch;
 702         struct mlx5_core_sriov  sriov;
 703         struct mlx5_lag         *lag;
 704         unsigned long           pci_dev_data;
 705         struct mlx5_fc_stats            fc_stats;
 706         struct mlx5_rl_table            rl_table;
 707
 708         struct mlx5_port_module_event_stats  pme_stats;
 709
 710 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 711         void                  (*pfault)(struct mlx5_core_dev *dev,
 712                                         void *context,
 713                                         struct mlx5_pagefault *pfault);
 714         void                   *pfault_ctx;
 715         struct srcu_struct      pfault_srcu;
 716 #endif
 717         struct mlx5_bfreg_data          bfregs;
 718         struct mlx5_uars_page          *uar;
 719 };
 720
 721 enum mlx5_device_state {
 722         MLX5_DEVICE_STATE_UP,
 723         MLX5_DEVICE_STATE_INTERNAL_ERROR,
 724 };
 725
 726 enum mlx5_interface_state {
 727         MLX5_INTERFACE_STATE_UP = BIT(0),
 728 };
 729
 730 enum mlx5_pci_status {
 731         MLX5_PCI_STATUS_DISABLED,
 732         MLX5_PCI_STATUS_ENABLED,
 733 };
 734
 735 enum mlx5_pagefault_type_flags {
 736         MLX5_PFAULT_REQUESTOR = 1 << 0,
 737         MLX5_PFAULT_WRITE     = 1 << 1,
 738         MLX5_PFAULT_RDMA      = 1 << 2,
 739 };
 740
 741 /* Contains the details of a pagefault. */
 742 struct mlx5_pagefault {
 743         u32                     bytes_committed;
 744         u32                     token;
 745         u8                      event_subtype;
 746         u8                      type;
 747         union {
 748                 /* Initiator or send message responder pagefault details. */
 749                 struct {
 750                         /* Received packet size, only valid for responders. */
 751                         u32     packet_size;
 752                         /*
 753                          * Number of resource holding WQE, depends on type.
 754                          */
 755                         u32     wq_num;
 756                         /*
 757                          * WQE index. Refers to either the send queue or
 758                          * receive queue, according to event_subtype.
 759                          */
 760                         u16     wqe_index;
 761                 } wqe;
 762                 /* RDMA responder pagefault details */
 763                 struct {
 764                         u32     r_key;
 765                         /*
 766                          * Received packet size, minimal size page fault
 767                          * resolution required for forward progress.
 768                          */
 769                         u32     packet_size;
 770                         u32     rdma_op_len;
 771                         u64     rdma_va;
 772                 } rdma;
 773         };
 774
 775         struct mlx5_eq         *eq;
 776         struct work_struct      work;
 777 };
 778
 779 struct mlx5_td {
 780         struct list_head tirs_list;
 781         u32              tdn;
 782 };
 783
 784 struct mlx5e_resources {
 785         u32                        pdn;
 786         struct mlx5_td             td;
 787         struct mlx5_core_mkey      mkey;
 788         struct mlx5_sq_bfreg       bfreg;
 789 };
 790
 791 #define MLX5_MAX_RESERVED_GIDS 8
 792
 793 struct mlx5_rsvd_gids {
 794         unsigned int start;
 795         unsigned int count;
 796         struct ida ida;
 797 };
 798
 799 #define MAX_PIN_NUM     8
 800 struct mlx5_pps {
 801         u8                         pin_caps[MAX_PIN_NUM];
 802         struct work_struct         out_work;
 803         u64                        start[MAX_PIN_NUM];
 804         u8                         enabled;
 805 };
 806
 807 struct mlx5_clock {
 808         seqlock_t                  lock;
 809         struct cyclecounter        cycles;
 810         struct timecounter         tc;
 811         struct hwtstamp_config     hwtstamp_config;
 812         u32                        nominal_c_mult;
 813         unsigned long              overflow_period;
 814         struct delayed_work        overflow_work;
 815         struct mlx5_core_dev      *mdev;
 816         struct ptp_clock          *ptp;
 817         struct ptp_clock_info      ptp_info;
 818         struct mlx5_pps            pps_info;
 819 };
 820
 821 struct mlx5_fw_tracer;
 822 struct mlx5_vxlan;
 823
 824 struct mlx5_core_dev {
 825         struct pci_dev         *pdev;
 826         /* sync pci state */
 827         struct mutex            pci_status_mutex;
 828         enum mlx5_pci_status    pci_status;
 829         u8                      rev_id;
 830         char                    board_id[MLX5_BOARD_ID_LEN];
 831         struct mlx5_cmd         cmd;
 832         struct mlx5_port_caps   port_caps[MLX5_MAX_PORTS];
 833         struct {
 834                 u32 hca_cur[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 835                 u32 hca_max[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 836                 u32 pcam[MLX5_ST_SZ_DW(pcam_reg)];
 837                 u32 mcam[MLX5_ST_SZ_DW(mcam_reg)];
 838                 u32 fpga[MLX5_ST_SZ_DW(fpga_cap)];
 839                 u32 qcam[MLX5_ST_SZ_DW(qcam_reg)];
 840         } caps;
 841         u64                     sys_image_guid;
 842         phys_addr_t             iseg_base;
 843         struct mlx5_init_seg __iomem *iseg;
 844         enum mlx5_device_state  state;
 845         /* sync interface state */
 846         struct mutex            intf_state_mutex;
 847         unsigned long           intf_state;
 848         void                    (*event) (struct mlx5_core_dev *dev,
 849                                           enum mlx5_dev_event event,
 850                                           unsigned long param);
 851         struct mlx5_priv        priv;
 852         struct mlx5_profile     *profile;
 853         atomic_t                num_qps;
 854         u32                     issi;
 855         struct mlx5e_resources  mlx5e_res;
 856         struct mlx5_vxlan       *vxlan;
 857         struct {
 858                 struct mlx5_rsvd_gids   reserved_gids;
 859                 u32                     roce_en;
 860         } roce;
 861 #ifdef CONFIG_MLX5_FPGA
 862         struct mlx5_fpga_device *fpga;
 863 #endif
 864 #ifdef CONFIG_RFS_ACCEL
 865         struct cpu_rmap         *rmap;
 866 #endif
 867         struct mlx5_clock        clock;
 868         struct mlx5_ib_clock_info  *clock_info;
 869         struct page             *clock_info_page;
 870         struct mlx5_fw_tracer   *tracer;
 871 };
 872
 873 struct mlx5_db {
 874         __be32                  *db;
 875         union {
 876                 struct mlx5_db_pgdir            *pgdir;
 877                 struct mlx5_ib_user_db_page     *user_page;
 878         }                       u;
 879         dma_addr_t              dma;
 880         int                     index;
 881 };
 882
 883 enum {
 884         MLX5_COMP_EQ_SIZE = 1024,
 885 };
 886
 887 enum {
 888         MLX5_PTYS_IB = 1 << 0,
 889         MLX5_PTYS_EN = 1 << 2,
 890 };
 891
 892 typedef void (*mlx5_cmd_cbk_t)(int status, void *context);
 893
 894 enum {
 895         MLX5_CMD_ENT_STATE_PENDING_COMP,
 896 };
 897
 898 struct mlx5_cmd_work_ent {
 899         unsigned long           state;
 900         struct mlx5_cmd_msg    *in;
 901         struct mlx5_cmd_msg    *out;
 902         void                   *uout;
 903         int                     uout_size;
 904         mlx5_cmd_cbk_t          callback;
 905         struct delayed_work     cb_timeout_work;
 906         void                   *context;
 907         int                     idx;
 908         struct completion       done;
 909         struct mlx5_cmd        *cmd;
 910         struct work_struct      work;
 911         struct mlx5_cmd_layout *lay;
 912         int                     ret;
 913         int                     page_queue;
 914         u8                      status;
 915         u8                      token;
 916         u64                     ts1;
 917         u64                     ts2;
 918         u16                     op;
 919         bool                    polling;
 920 };
 921
 922 struct mlx5_pas {
 923         u64     pa;
 924         u8      log_sz;
 925 };
 926
 927 enum phy_port_state {
 928         MLX5_AAA_111
 929 };
 930
 931 struct mlx5_hca_vport_context {
 932         u32                     field_select;
 933         bool                    sm_virt_aware;
 934         bool                    has_smi;
 935         bool                    has_raw;
 936         enum port_state_policy  policy;
 937         enum phy_port_state     phys_state;
 938         enum ib_port_state      vport_state;
 939         u8                      port_physical_state;
 940         u64                     sys_image_guid;
 941         u64                     port_guid;
 942         u64                     node_guid;
 943         u32                     cap_mask1;
 944         u32                     cap_mask1_perm;
 945         u32                     cap_mask2;
 946         u32                     cap_mask2_perm;
 947         u16                     lid;
 948         u8                      init_type_reply; /* bitmask: see ib spec 14.2.5.6 InitTypeReply */
 949         u8                      lmc;
 950         u8                      subnet_timeout;
 951         u16                     sm_lid;
 952         u8                      sm_sl;
 953         u16                     qkey_violation_counter;
 954         u16                     pkey_violation_counter;
 955         bool                    grh_required;
 956 };
 957
 958 static inline void *mlx5_buf_offset(struct mlx5_frag_buf *buf, int offset)
 959 {
 960                 return buf->frags->buf + offset;
 961 }
 962
 963 #define STRUCT_FIELD(header, field) \
 964         .struct_offset_bytes = offsetof(struct ib_unpacked_ ## header, field),      \
 965         .struct_size_bytes   = sizeof((struct ib_unpacked_ ## header *)0)->field
 966
 967 static inline struct mlx5_core_dev *pci2mlx5_core_dev(struct pci_dev *pdev)
 968 {
 969         return pci_get_drvdata(pdev);
 970 }
 971
 972 extern struct dentry *mlx5_debugfs_root;
 973
 974 static inline u16 fw_rev_maj(struct mlx5_core_dev *dev)
 975 {
 976         return ioread32be(&dev->iseg->fw_rev) & 0xffff;
 977 }
 978
 979 static inline u16 fw_rev_min(struct mlx5_core_dev *dev)
 980 {
 981         return ioread32be(&dev->iseg->fw_rev) >> 16;
 982 }
 983
 984 static inline u16 fw_rev_sub(struct mlx5_core_dev *dev)
 985 {
 986         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) & 0xffff;
 987 }
 988
 989 static inline u16 cmdif_rev(struct mlx5_core_dev *dev)
 990 {
 991         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) >> 16;
 992 }
 993
 994 static inline u32 mlx5_base_mkey(const u32 key)
 995 {
 996         return key & 0xffffff00u;
 997 }
 998
 999 static inline void mlx5_fill_fbc_offset(u8 log_stride, u8 log_sz,
1000                                         u16 strides_offset,
1001                                         struct mlx5_frag_buf_ctrl *fbc)
1002 {
1003         fbc->log_stride = log_stride;
1004         fbc->log_sz     = log_sz;
1005         fbc->sz_m1      = (1 << fbc->log_sz) - 1;
1006         fbc->log_frag_strides = PAGE_SHIFT - fbc->log_stride;
1007         fbc->frag_sz_m1 = (1 << fbc->log_frag_strides) - 1;
1008         fbc->strides_offset = strides_offset;
1009 }
1010
1011 static inline void mlx5_fill_fbc(u8 log_stride, u8 log_sz,
1012                                  struct mlx5_frag_buf_ctrl *fbc)
1013 {
1014         mlx5_fill_fbc_offset(log_stride, log_sz, 0, fbc);
1015 }
1016
1017 static inline void mlx5_core_init_cq_frag_buf(struct mlx5_frag_buf_ctrl *fbc,
1018                                               void *cqc)
1019 {
1020         mlx5_fill_fbc(6 + MLX5_GET(cqc, cqc, cqe_sz),
1021                       MLX5_GET(cqc, cqc, log_cq_size),
1022                       fbc);
1023 }
1024
1025 static inline void *mlx5_frag_buf_get_wqe(struct mlx5_frag_buf_ctrl *fbc,
1026                                           u32 ix)
1027 {
1028         unsigned int frag;
1029
1030         ix  += fbc->strides_offset;
1031         frag = ix >> fbc->log_frag_strides;
1032
1033         return fbc->frag_buf.frags[frag].buf +
1034                 ((fbc->frag_sz_m1 & ix) << fbc->log_stride);
1035 }
1036
1037 int mlx5_cmd_init(struct mlx5_core_dev *dev);
1038 void mlx5_cmd_cleanup(struct mlx5_core_dev *dev);
1039 void mlx5_cmd_use_events(struct mlx5_core_dev *dev);
1040 void mlx5_cmd_use_polling(struct mlx5_core_dev *dev);
1041
1042 int mlx5_cmd_exec(struct mlx5_core_dev *dev, void *in, int in_size, void *out,
1043                   int out_size);
1044 int mlx5_cmd_exec_cb(struct mlx5_core_dev *dev, void *in, int in_size,
1045                      void *out, int out_size, mlx5_cmd_cbk_t callback,
1046                      void *context);
1047 int mlx5_cmd_exec_polling(struct mlx5_core_dev *dev, void *in, int in_size,
1048                           void *out, int out_size);
1049 void mlx5_cmd_mbox_status(void *out, u8 *status, u32 *syndrome);
1050
1051 int mlx5_core_get_caps(struct mlx5_core_dev *dev, enum mlx5_cap_type cap_type);
1052 int mlx5_cmd_alloc_uar(struct mlx5_core_dev *dev, u32 *uarn);
1053 int mlx5_cmd_free_uar(struct mlx5_core_dev *dev, u32 uarn);
1054 void mlx5_health_cleanup(struct mlx5_core_dev *dev);
1055 int mlx5_health_init(struct mlx5_core_dev *dev);
1056 void mlx5_start_health_poll(struct mlx5_core_dev *dev);
1057 void mlx5_stop_health_poll(struct mlx5_core_dev *dev, bool disable_health);
1058 void mlx5_drain_health_wq(struct mlx5_core_dev *dev);
1059 void mlx5_trigger_health_work(struct mlx5_core_dev *dev);
1060 void mlx5_drain_health_recovery(struct mlx5_core_dev *dev);
1061 int mlx5_buf_alloc_node(struct mlx5_core_dev *dev, int size,
1062                         struct mlx5_frag_buf *buf, int node);
1063 int mlx5_buf_alloc(struct mlx5_core_dev *dev,
1064                    int size, struct mlx5_frag_buf *buf);
1065 void mlx5_buf_free(struct mlx5_core_dev *dev, struct mlx5_frag_buf *buf);
1066 int mlx5_frag_buf_alloc_node(struct mlx5_core_dev *dev, int size,
1067                              struct mlx5_frag_buf *buf, int node);
1068 void mlx5_frag_buf_free(struct mlx5_core_dev *dev, struct mlx5_frag_buf *buf);
1069 struct mlx5_cmd_mailbox *mlx5_alloc_cmd_mailbox_chain(struct mlx5_core_dev *dev,
1070                                                       gfp_t flags, int npages);
1071 void mlx5_free_cmd_mailbox_chain(struct mlx5_core_dev *dev,
1072                                  struct mlx5_cmd_mailbox *head);
1073 int mlx5_core_create_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
1074                          struct mlx5_srq_attr *in);
1075 int mlx5_core_destroy_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq);
1076 int mlx5_core_query_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
1077                         struct mlx5_srq_attr *out);
1078 int mlx5_core_arm_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
1079                       u16 lwm, int is_srq);
1080 void mlx5_init_mkey_table(struct mlx5_core_dev *dev);
1081 void mlx5_cleanup_mkey_table(struct mlx5_core_dev *dev);
1082 int mlx5_core_create_mkey_cb(struct mlx5_core_dev *dev,
1083                              struct mlx5_core_mkey *mkey,
1084                              u32 *in, int inlen,
1085                              u32 *out, int outlen,
1086                              mlx5_cmd_cbk_t callback, void *context);
1087 int mlx5_core_create_mkey(struct mlx5_core_dev *dev,
1088                           struct mlx5_core_mkey *mkey,
1089                           u32 *in, int inlen);
1090 int mlx5_core_destroy_mkey(struct mlx5_core_dev *dev,
1091                            struct mlx5_core_mkey *mkey);
1092 int mlx5_core_query_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mkey *mkey,
1093                          u32 *out, int outlen);
1094 int mlx5_core_alloc_pd(struct mlx5_core_dev *dev, u32 *pdn);
1095 int mlx5_core_dealloc_pd(struct mlx5_core_dev *dev, u32 pdn);
1096 int mlx5_core_mad_ifc(struct mlx5_core_dev *dev, const void *inb, void *outb,
1097                       u16 opmod, u8 port);
1098 void mlx5_pagealloc_init(struct mlx5_core_dev *dev);
1099 void mlx5_pagealloc_cleanup(struct mlx5_core_dev *dev);
1100 int mlx5_pagealloc_start(struct mlx5_core_dev *dev);
1101 void mlx5_pagealloc_stop(struct mlx5_core_dev *dev);
1102 void mlx5_core_req_pages_handler(struct mlx5_core_dev *dev, u16 func_id,
1103                                  s32 npages);
1104 int mlx5_satisfy_startup_pages(struct mlx5_core_dev *dev, int boot);
1105 int mlx5_reclaim_startup_pages(struct mlx5_core_dev *dev);
1106 void mlx5_register_debugfs(void);
1107 void mlx5_unregister_debugfs(void);
1108
1109 void mlx5_fill_page_array(struct mlx5_frag_buf *buf, __be64 *pas);
1110 void mlx5_fill_page_frag_array(struct mlx5_frag_buf *frag_buf, __be64 *pas);
1111 void mlx5_rsc_event(struct mlx5_core_dev *dev, u32 rsn, int event_type);
1112 void mlx5_srq_event(struct mlx5_core_dev *dev, u32 srqn, int event_type);
1113 struct mlx5_core_srq *mlx5_core_get_srq(struct mlx5_core_dev *dev, u32 srqn);
1114 int mlx5_vector2eqn(struct mlx5_core_dev *dev, int vector, int *eqn,
1115                     unsigned int *irqn);
1116 int mlx5_core_attach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
1117 int mlx5_core_detach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
1118
1119 int mlx5_qp_debugfs_init(struct mlx5_core_dev *dev);
1120 void mlx5_qp_debugfs_cleanup(struct mlx5_core_dev *dev);
1121 int mlx5_core_access_reg(struct mlx5_core_dev *dev, void *data_in,
1122                          int size_in, void *data_out, int size_out,
1123                          u16 reg_num, int arg, int write);
1124
1125 int mlx5_db_alloc(struct mlx5_core_dev *dev, struct mlx5_db *db);
1126 int mlx5_db_alloc_node(struct mlx5_core_dev *dev, struct mlx5_db *db,
1127                        int node);
1128 void mlx5_db_free(struct mlx5_core_dev *dev, struct mlx5_db *db);
1129
1130 const char *mlx5_command_str(int command);
1131 int mlx5_cmdif_debugfs_init(struct mlx5_core_dev *dev);
1132 void mlx5_cmdif_debugfs_cleanup(struct mlx5_core_dev *dev);
1133 int mlx5_core_create_psv(struct mlx5_core_dev *dev, u32 pdn,
1134                          int npsvs, u32 *sig_index);
1135 int mlx5_core_destroy_psv(struct mlx5_core_dev *dev, int psv_num);
1136 void mlx5_core_put_rsc(struct mlx5_core_rsc_common *common);
1137 int mlx5_query_odp_caps(struct mlx5_core_dev *dev,
1138                         struct mlx5_odp_caps *odp_caps);
1139 int mlx5_core_query_ib_ppcnt(struct mlx5_core_dev *dev,
1140                              u8 port_num, void *out, size_t sz);
1141 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
1142 int mlx5_core_page_fault_resume(struct mlx5_core_dev *dev, u32 token,
1143                                 u32 wq_num, u8 type, int error);
1144 #endif
1145
1146 int mlx5_init_rl_table(struct mlx5_core_dev *dev);
1147 void mlx5_cleanup_rl_table(struct mlx5_core_dev *dev);
1148 int mlx5_rl_add_rate(struct mlx5_core_dev *dev, u16 *index,
1149                      struct mlx5_rate_limit *rl);
1150 void mlx5_rl_remove_rate(struct mlx5_core_dev *dev, struct mlx5_rate_limit *rl);
1151 bool mlx5_rl_is_in_range(struct mlx5_core_dev *dev, u32 rate);
1152 bool mlx5_rl_are_equal(struct mlx5_rate_limit *rl_0,
1153                        struct mlx5_rate_limit *rl_1);
1154 int mlx5_alloc_bfreg(struct mlx5_core_dev *mdev, struct mlx5_sq_bfreg *bfreg,
1155                      bool map_wc, bool fast_path);
1156 void mlx5_free_bfreg(struct mlx5_core_dev *mdev, struct mlx5_sq_bfreg *bfreg);
1157
1158 unsigned int mlx5_core_reserved_gids_count(struct mlx5_core_dev *dev);
1159 int mlx5_core_roce_gid_set(struct mlx5_core_dev *dev, unsigned int index,
1160                            u8 roce_version, u8 roce_l3_type, const u8 *gid,
1161                            const u8 *mac, bool vlan, u16 vlan_id, u8 port_num);
1162
1163 static inline int fw_initializing(struct mlx5_core_dev *dev)
1164 {
1165         return ioread32be(&dev->iseg->initializing) >> 31;
1166 }
1167
1168 static inline u32 mlx5_mkey_to_idx(u32 mkey)
1169 {
1170         return mkey >> 8;
1171 }
1172
1173 static inline u32 mlx5_idx_to_mkey(u32 mkey_idx)
1174 {
1175         return mkey_idx << 8;
1176 }
1177
1178 static inline u8 mlx5_mkey_variant(u32 mkey)
1179 {
1180         return mkey & 0xff;
1181 }
1182
1183 enum {
1184         MLX5_PROF_MASK_QP_SIZE          = (u64)1 << 0,
1185         MLX5_PROF_MASK_MR_CACHE         = (u64)1 << 1,
1186 };
1187
1188 enum {
1189         MR_CACHE_LAST_STD_ENTRY = 20,
1190         MLX5_IMR_MTT_CACHE_ENTRY,
1191         MLX5_IMR_KSM_CACHE_ENTRY,
1192         MAX_MR_CACHE_ENTRIES
1193 };
1194
1195 enum {
1196         MLX5_INTERFACE_PROTOCOL_IB  = 0,
1197         MLX5_INTERFACE_PROTOCOL_ETH = 1,
1198 };
1199
1200 struct mlx5_interface {
1201         void *                  (*add)(struct mlx5_core_dev *dev);
1202         void                    (*remove)(struct mlx5_core_dev *dev, void *context);
1203         int                     (*attach)(struct mlx5_core_dev *dev, void *context);
1204         void                    (*detach)(struct mlx5_core_dev *dev, void *context);
1205         void                    (*event)(struct mlx5_core_dev *dev, void *context,
1206                                          enum mlx5_dev_event event, unsigned long param);
1207         void                    (*pfault)(struct mlx5_core_dev *dev,
1208                                           void *context,
1209                                           struct mlx5_pagefault *pfault);
1210         void *                  (*get_dev)(void *context);
1211         int                     protocol;
1212         struct list_head        list;
1213 };
1214
1215 void *mlx5_get_protocol_dev(struct mlx5_core_dev *mdev, int protocol);
1216 int mlx5_register_interface(struct mlx5_interface *intf);
1217 void mlx5_unregister_interface(struct mlx5_interface *intf);
1218 int mlx5_core_query_vendor_id(struct mlx5_core_dev *mdev, u32 *vendor_id);
1219
1220 int mlx5_cmd_create_vport_lag(struct mlx5_core_dev *dev);
1221 int mlx5_cmd_destroy_vport_lag(struct mlx5_core_dev *dev);
1222 bool mlx5_lag_is_active(struct mlx5_core_dev *dev);
1223 struct net_device *mlx5_lag_get_roce_netdev(struct mlx5_core_dev *dev);
1224 int mlx5_lag_query_cong_counters(struct mlx5_core_dev *dev,
1225                                  u64 *values,
1226                                  int num_counters,
1227                                  size_t *offsets);
1228 struct mlx5_uars_page *mlx5_get_uars_page(struct mlx5_core_dev *mdev);
1229 void mlx5_put_uars_page(struct mlx5_core_dev *mdev, struct mlx5_uars_page *up);
1230
1231 #ifndef CONFIG_MLX5_CORE_IPOIB
1232 static inline
1233 struct net_device *mlx5_rdma_netdev_alloc(struct mlx5_core_dev *mdev,
1234                                           struct ib_device *ibdev,
1235                                           const char *name,
1236                                           void (*setup)(struct net_device *))
1237 {
1238         return ERR_PTR(-EOPNOTSUPP);
1239 }
1240 #else
1241 struct net_device *mlx5_rdma_netdev_alloc(struct mlx5_core_dev *mdev,
1242                                           struct ib_device *ibdev,
1243                                           const char *name,
1244                                           void (*setup)(struct net_device *));
1245 #endif /* CONFIG_MLX5_CORE_IPOIB */
1246
1247 struct mlx5_profile {
1248         u64     mask;
1249         u8      log_max_qp;
1250         struct {
1251                 int     size;
1252                 int     limit;
1253         } mr_cache[MAX_MR_CACHE_ENTRIES];
1254 };
1255
1256 enum {
1257         MLX5_PCI_DEV_IS_VF              = 1 << 0,
1258 };
1259
1260 static inline int mlx5_core_is_pf(struct mlx5_core_dev *dev)
1261 {
1262         return !(dev->priv.pci_dev_data & MLX5_PCI_DEV_IS_VF);
1263 }
1264
1265 #define MLX5_TOTAL_VPORTS(mdev) (1 + pci_sriov_get_totalvfs((mdev)->pdev))
1266 #define MLX5_VPORT_MANAGER(mdev) \
1267         (MLX5_CAP_GEN(mdev, vport_group_manager) && \
1268          (MLX5_CAP_GEN(mdev, port_type) == MLX5_CAP_PORT_TYPE_ETH) && \
1269          mlx5_core_is_pf(mdev))
1270
1271 static inline int mlx5_get_gid_table_len(u16 param)
1272 {
1273         if (param > 4) {
1274                 pr_warn("gid table length is zero\n");
1275                 return 0;
1276         }
1277
1278         return 8 * (1 << param);
1279 }
1280
1281 static inline bool mlx5_rl_is_supported(struct mlx5_core_dev *dev)
1282 {
1283         return !!(dev->priv.rl_table.max_size);
1284 }
1285
1286 static inline int mlx5_core_is_mp_slave(struct mlx5_core_dev *dev)
1287 {
1288         return MLX5_CAP_GEN(dev, affiliate_nic_vport_criteria) &&
1289                MLX5_CAP_GEN(dev, num_vhca_ports) <= 1;
1290 }
1291
1292 static inline int mlx5_core_is_mp_master(struct mlx5_core_dev *dev)
1293 {
1294         return MLX5_CAP_GEN(dev, num_vhca_ports) > 1;
1295 }
1296
1297 static inline int mlx5_core_mp_enabled(struct mlx5_core_dev *dev)
1298 {
1299         return mlx5_core_is_mp_slave(dev) ||
1300                mlx5_core_is_mp_master(dev);
1301 }
1302
1303 static inline int mlx5_core_native_port_num(struct mlx5_core_dev *dev)
1304 {
1305         if (!mlx5_core_mp_enabled(dev))
1306                 return 1;
1307
1308         return MLX5_CAP_GEN(dev, native_port_num);
1309 }
1310
1311 enum {
1312         MLX5_TRIGGERED_CMD_COMP = (u64)1 << 32,
1313 };
1314
1315 static inline const struct cpumask *
1316 mlx5_get_vector_affinity_hint(struct mlx5_core_dev *dev, int vector)
1317 {
1318         return dev->priv.irq_info[vector].mask;
1319 }
1320
1321 #endif /* MLX5_DRIVER_H */