60c2b156da8cadbe844060378b0882b072c50ce5
[sfrench/cifs-2.6.git] / include / linux / mlx5 / driver.h
1 /*
2  * Copyright (c) 2013-2015, Mellanox Technologies. All rights reserved.
3  *
4  * This software is available to you under a choice of one of two
5  * licenses.  You may choose to be licensed under the terms of the GNU
6  * General Public License (GPL) Version 2, available from the file
7  * COPYING in the main directory of this source tree, or the
8  * OpenIB.org BSD license below:
9  *
10  *     Redistribution and use in source and binary forms, with or
11  *     without modification, are permitted provided that the following
12  *     conditions are met:
13  *
14  *      - Redistributions of source code must retain the above
15  *        copyright notice, this list of conditions and the following
16  *        disclaimer.
17  *
18  *      - Redistributions in binary form must reproduce the above
19  *        copyright notice, this list of conditions and the following
20  *        disclaimer in the documentation and/or other materials
21  *        provided with the distribution.
22  *
23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
30  * SOFTWARE.
31  */
32
33 #ifndef MLX5_DRIVER_H
34 #define MLX5_DRIVER_H
35
36 #include <linux/kernel.h>
37 #include <linux/completion.h>
38 #include <linux/pci.h>
39 #include <linux/spinlock_types.h>
40 #include <linux/semaphore.h>
41 #include <linux/slab.h>
42 #include <linux/vmalloc.h>
43 #include <linux/radix-tree.h>
44 #include <linux/workqueue.h>
45 #include <linux/mempool.h>
46 #include <linux/interrupt.h>
47
48 #include <linux/mlx5/device.h>
49 #include <linux/mlx5/doorbell.h>
50 #include <linux/mlx5/srq.h>
51
52 enum {
53         MLX5_BOARD_ID_LEN = 64,
54         MLX5_MAX_NAME_LEN = 16,
55 };
56
57 enum {
58         /* one minute for the sake of bringup. Generally, commands must always
59          * complete and we may need to increase this timeout value
60          */
61         MLX5_CMD_TIMEOUT_MSEC   = 60 * 1000,
62         MLX5_CMD_WQ_MAX_NAME    = 32,
63 };
64
65 enum {
66         CMD_OWNER_SW            = 0x0,
67         CMD_OWNER_HW            = 0x1,
68         CMD_STATUS_SUCCESS      = 0,
69 };
70
71 enum mlx5_sqp_t {
72         MLX5_SQP_SMI            = 0,
73         MLX5_SQP_GSI            = 1,
74         MLX5_SQP_IEEE_1588      = 2,
75         MLX5_SQP_SNIFFER        = 3,
76         MLX5_SQP_SYNC_UMR       = 4,
77 };
78
79 enum {
80         MLX5_MAX_PORTS  = 2,
81 };
82
83 enum {
84         MLX5_EQ_VEC_PAGES        = 0,
85         MLX5_EQ_VEC_CMD          = 1,
86         MLX5_EQ_VEC_ASYNC        = 2,
87         MLX5_EQ_VEC_PFAULT       = 3,
88         MLX5_EQ_VEC_COMP_BASE,
89 };
90
91 enum {
92         MLX5_MAX_IRQ_NAME       = 32
93 };
94
95 enum {
96         MLX5_ATOMIC_MODE_IB_COMP        = 1 << 16,
97         MLX5_ATOMIC_MODE_CX             = 2 << 16,
98         MLX5_ATOMIC_MODE_8B             = 3 << 16,
99         MLX5_ATOMIC_MODE_16B            = 4 << 16,
100         MLX5_ATOMIC_MODE_32B            = 5 << 16,
101         MLX5_ATOMIC_MODE_64B            = 6 << 16,
102         MLX5_ATOMIC_MODE_128B           = 7 << 16,
103         MLX5_ATOMIC_MODE_256B           = 8 << 16,
104 };
105
106 enum {
107         MLX5_REG_QETCR           = 0x4005,
108         MLX5_REG_QTCT            = 0x400a,
109         MLX5_REG_DCBX_PARAM      = 0x4020,
110         MLX5_REG_DCBX_APP        = 0x4021,
111         MLX5_REG_PCAP            = 0x5001,
112         MLX5_REG_PMTU            = 0x5003,
113         MLX5_REG_PTYS            = 0x5004,
114         MLX5_REG_PAOS            = 0x5006,
115         MLX5_REG_PFCC            = 0x5007,
116         MLX5_REG_PPCNT           = 0x5008,
117         MLX5_REG_PMAOS           = 0x5012,
118         MLX5_REG_PUDE            = 0x5009,
119         MLX5_REG_PMPE            = 0x5010,
120         MLX5_REG_PELC            = 0x500e,
121         MLX5_REG_PVLC            = 0x500f,
122         MLX5_REG_PCMR            = 0x5041,
123         MLX5_REG_PMLP            = 0x5002,
124         MLX5_REG_PCAM            = 0x507f,
125         MLX5_REG_NODE_DESC       = 0x6001,
126         MLX5_REG_HOST_ENDIANNESS = 0x7004,
127         MLX5_REG_MCIA            = 0x9014,
128         MLX5_REG_MLCR            = 0x902b,
129         MLX5_REG_MTPPS           = 0x9053,
130         MLX5_REG_MTPPSE          = 0x9054,
131         MLX5_REG_MCAM            = 0x907f,
132 };
133
134 enum mlx5_dcbx_oper_mode {
135         MLX5E_DCBX_PARAM_VER_OPER_HOST  = 0x0,
136         MLX5E_DCBX_PARAM_VER_OPER_AUTO  = 0x3,
137 };
138
139 enum {
140         MLX5_ATOMIC_OPS_CMP_SWAP        = 1 << 0,
141         MLX5_ATOMIC_OPS_FETCH_ADD       = 1 << 1,
142 };
143
144 enum mlx5_page_fault_resume_flags {
145         MLX5_PAGE_FAULT_RESUME_REQUESTOR = 1 << 0,
146         MLX5_PAGE_FAULT_RESUME_WRITE     = 1 << 1,
147         MLX5_PAGE_FAULT_RESUME_RDMA      = 1 << 2,
148         MLX5_PAGE_FAULT_RESUME_ERROR     = 1 << 7,
149 };
150
151 enum dbg_rsc_type {
152         MLX5_DBG_RSC_QP,
153         MLX5_DBG_RSC_EQ,
154         MLX5_DBG_RSC_CQ,
155 };
156
157 struct mlx5_field_desc {
158         struct dentry          *dent;
159         int                     i;
160 };
161
162 struct mlx5_rsc_debug {
163         struct mlx5_core_dev   *dev;
164         void                   *object;
165         enum dbg_rsc_type       type;
166         struct dentry          *root;
167         struct mlx5_field_desc  fields[0];
168 };
169
170 enum mlx5_dev_event {
171         MLX5_DEV_EVENT_SYS_ERROR,
172         MLX5_DEV_EVENT_PORT_UP,
173         MLX5_DEV_EVENT_PORT_DOWN,
174         MLX5_DEV_EVENT_PORT_INITIALIZED,
175         MLX5_DEV_EVENT_LID_CHANGE,
176         MLX5_DEV_EVENT_PKEY_CHANGE,
177         MLX5_DEV_EVENT_GUID_CHANGE,
178         MLX5_DEV_EVENT_CLIENT_REREG,
179         MLX5_DEV_EVENT_PPS,
180 };
181
182 enum mlx5_port_status {
183         MLX5_PORT_UP        = 1,
184         MLX5_PORT_DOWN      = 2,
185 };
186
187 enum mlx5_eq_type {
188         MLX5_EQ_TYPE_COMP,
189         MLX5_EQ_TYPE_ASYNC,
190 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
191         MLX5_EQ_TYPE_PF,
192 #endif
193 };
194
195 struct mlx5_bfreg_info {
196         u32                    *sys_pages;
197         int                     num_low_latency_bfregs;
198         unsigned int           *count;
199
200         /*
201          * protect bfreg allocation data structs
202          */
203         struct mutex            lock;
204         u32                     ver;
205         bool                    lib_uar_4k;
206         u32                     num_sys_pages;
207 };
208
209 struct mlx5_cmd_first {
210         __be32          data[4];
211 };
212
213 struct mlx5_cmd_msg {
214         struct list_head                list;
215         struct cmd_msg_cache           *parent;
216         u32                             len;
217         struct mlx5_cmd_first           first;
218         struct mlx5_cmd_mailbox        *next;
219 };
220
221 struct mlx5_cmd_debug {
222         struct dentry          *dbg_root;
223         struct dentry          *dbg_in;
224         struct dentry          *dbg_out;
225         struct dentry          *dbg_outlen;
226         struct dentry          *dbg_status;
227         struct dentry          *dbg_run;
228         void                   *in_msg;
229         void                   *out_msg;
230         u8                      status;
231         u16                     inlen;
232         u16                     outlen;
233 };
234
235 struct cmd_msg_cache {
236         /* protect block chain allocations
237          */
238         spinlock_t              lock;
239         struct list_head        head;
240         unsigned int            max_inbox_size;
241         unsigned int            num_ent;
242 };
243
244 enum {
245         MLX5_NUM_COMMAND_CACHES = 5,
246 };
247
248 struct mlx5_cmd_stats {
249         u64             sum;
250         u64             n;
251         struct dentry  *root;
252         struct dentry  *avg;
253         struct dentry  *count;
254         /* protect command average calculations */
255         spinlock_t      lock;
256 };
257
258 struct mlx5_cmd {
259         void           *cmd_alloc_buf;
260         dma_addr_t      alloc_dma;
261         int             alloc_size;
262         void           *cmd_buf;
263         dma_addr_t      dma;
264         u16             cmdif_rev;
265         u8              log_sz;
266         u8              log_stride;
267         int             max_reg_cmds;
268         int             events;
269         u32 __iomem    *vector;
270
271         /* protect command queue allocations
272          */
273         spinlock_t      alloc_lock;
274
275         /* protect token allocations
276          */
277         spinlock_t      token_lock;
278         u8              token;
279         unsigned long   bitmask;
280         char            wq_name[MLX5_CMD_WQ_MAX_NAME];
281         struct workqueue_struct *wq;
282         struct semaphore sem;
283         struct semaphore pages_sem;
284         int     mode;
285         struct mlx5_cmd_work_ent *ent_arr[MLX5_MAX_COMMANDS];
286         struct pci_pool *pool;
287         struct mlx5_cmd_debug dbg;
288         struct cmd_msg_cache cache[MLX5_NUM_COMMAND_CACHES];
289         int checksum_disabled;
290         struct mlx5_cmd_stats stats[MLX5_CMD_OP_MAX];
291 };
292
293 struct mlx5_port_caps {
294         int     gid_table_len;
295         int     pkey_table_len;
296         u8      ext_port_cap;
297 };
298
299 struct mlx5_cmd_mailbox {
300         void           *buf;
301         dma_addr_t      dma;
302         struct mlx5_cmd_mailbox *next;
303 };
304
305 struct mlx5_buf_list {
306         void                   *buf;
307         dma_addr_t              map;
308 };
309
310 struct mlx5_buf {
311         struct mlx5_buf_list    direct;
312         int                     npages;
313         int                     size;
314         u8                      page_shift;
315 };
316
317 struct mlx5_frag_buf {
318         struct mlx5_buf_list    *frags;
319         int                     npages;
320         int                     size;
321         u8                      page_shift;
322 };
323
324 struct mlx5_eq_tasklet {
325         struct list_head list;
326         struct list_head process_list;
327         struct tasklet_struct task;
328         /* lock on completion tasklet list */
329         spinlock_t lock;
330 };
331
332 struct mlx5_eq_pagefault {
333         struct work_struct       work;
334         /* Pagefaults lock */
335         spinlock_t               lock;
336         struct workqueue_struct *wq;
337         mempool_t               *pool;
338 };
339
340 struct mlx5_eq {
341         struct mlx5_core_dev   *dev;
342         __be32 __iomem         *doorbell;
343         u32                     cons_index;
344         struct mlx5_buf         buf;
345         int                     size;
346         unsigned int            irqn;
347         u8                      eqn;
348         int                     nent;
349         u64                     mask;
350         struct list_head        list;
351         int                     index;
352         struct mlx5_rsc_debug   *dbg;
353         enum mlx5_eq_type       type;
354         union {
355                 struct mlx5_eq_tasklet   tasklet_ctx;
356 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
357                 struct mlx5_eq_pagefault pf_ctx;
358 #endif
359         };
360 };
361
362 struct mlx5_core_psv {
363         u32     psv_idx;
364         struct psv_layout {
365                 u32     pd;
366                 u16     syndrome;
367                 u16     reserved;
368                 u16     bg;
369                 u16     app_tag;
370                 u32     ref_tag;
371         } psv;
372 };
373
374 struct mlx5_core_sig_ctx {
375         struct mlx5_core_psv    psv_memory;
376         struct mlx5_core_psv    psv_wire;
377         struct ib_sig_err       err_item;
378         bool                    sig_status_checked;
379         bool                    sig_err_exists;
380         u32                     sigerr_count;
381 };
382
383 enum {
384         MLX5_MKEY_MR = 1,
385         MLX5_MKEY_MW,
386 };
387
388 struct mlx5_core_mkey {
389         u64                     iova;
390         u64                     size;
391         u32                     key;
392         u32                     pd;
393         u32                     type;
394 };
395
396 #define MLX5_24BIT_MASK         ((1 << 24) - 1)
397
398 enum mlx5_res_type {
399         MLX5_RES_QP     = MLX5_EVENT_QUEUE_TYPE_QP,
400         MLX5_RES_RQ     = MLX5_EVENT_QUEUE_TYPE_RQ,
401         MLX5_RES_SQ     = MLX5_EVENT_QUEUE_TYPE_SQ,
402         MLX5_RES_SRQ    = 3,
403         MLX5_RES_XSRQ   = 4,
404 };
405
406 struct mlx5_core_rsc_common {
407         enum mlx5_res_type      res;
408         atomic_t                refcount;
409         struct completion       free;
410 };
411
412 struct mlx5_core_srq {
413         struct mlx5_core_rsc_common     common; /* must be first */
414         u32             srqn;
415         int             max;
416         int             max_gs;
417         int             max_avail_gather;
418         int             wqe_shift;
419         void (*event)   (struct mlx5_core_srq *, enum mlx5_event);
420
421         atomic_t                refcount;
422         struct completion       free;
423 };
424
425 struct mlx5_eq_table {
426         void __iomem           *update_ci;
427         void __iomem           *update_arm_ci;
428         struct list_head        comp_eqs_list;
429         struct mlx5_eq          pages_eq;
430         struct mlx5_eq          async_eq;
431         struct mlx5_eq          cmd_eq;
432 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
433         struct mlx5_eq          pfault_eq;
434 #endif
435         int                     num_comp_vectors;
436         /* protect EQs list
437          */
438         spinlock_t              lock;
439 };
440
441 struct mlx5_uars_page {
442         void __iomem           *map;
443         bool                    wc;
444         u32                     index;
445         struct list_head        list;
446         unsigned int            bfregs;
447         unsigned long          *reg_bitmap; /* for non fast path bf regs */
448         unsigned long          *fp_bitmap;
449         unsigned int            reg_avail;
450         unsigned int            fp_avail;
451         struct kref             ref_count;
452         struct mlx5_core_dev   *mdev;
453 };
454
455 struct mlx5_bfreg_head {
456         /* protect blue flame registers allocations */
457         struct mutex            lock;
458         struct list_head        list;
459 };
460
461 struct mlx5_bfreg_data {
462         struct mlx5_bfreg_head  reg_head;
463         struct mlx5_bfreg_head  wc_head;
464 };
465
466 struct mlx5_sq_bfreg {
467         void __iomem           *map;
468         struct mlx5_uars_page  *up;
469         bool                    wc;
470         u32                     index;
471         unsigned int            offset;
472 };
473
474 struct mlx5_core_health {
475         struct health_buffer __iomem   *health;
476         __be32 __iomem                 *health_counter;
477         struct timer_list               timer;
478         u32                             prev;
479         int                             miss_counter;
480         bool                            sick;
481         /* wq spinlock to synchronize draining */
482         spinlock_t                      wq_lock;
483         struct workqueue_struct        *wq;
484         unsigned long                   flags;
485         struct work_struct              work;
486         struct delayed_work             recover_work;
487 };
488
489 struct mlx5_cq_table {
490         /* protect radix tree
491          */
492         spinlock_t              lock;
493         struct radix_tree_root  tree;
494 };
495
496 struct mlx5_qp_table {
497         /* protect radix tree
498          */
499         spinlock_t              lock;
500         struct radix_tree_root  tree;
501 };
502
503 struct mlx5_srq_table {
504         /* protect radix tree
505          */
506         spinlock_t              lock;
507         struct radix_tree_root  tree;
508 };
509
510 struct mlx5_mkey_table {
511         /* protect radix tree
512          */
513         rwlock_t                lock;
514         struct radix_tree_root  tree;
515 };
516
517 struct mlx5_vf_context {
518         int     enabled;
519 };
520
521 struct mlx5_core_sriov {
522         struct mlx5_vf_context  *vfs_ctx;
523         int                     num_vfs;
524         int                     enabled_vfs;
525 };
526
527 struct mlx5_irq_info {
528         cpumask_var_t mask;
529         char name[MLX5_MAX_IRQ_NAME];
530 };
531
532 struct mlx5_fc_stats {
533         struct rb_root counters;
534         struct list_head addlist;
535         /* protect addlist add/splice operations */
536         spinlock_t addlist_lock;
537
538         struct workqueue_struct *wq;
539         struct delayed_work work;
540         unsigned long next_query;
541 };
542
543 struct mlx5_eswitch;
544 struct mlx5_lag;
545 struct mlx5_pagefault;
546
547 struct mlx5_rl_entry {
548         u32                     rate;
549         u16                     index;
550         u16                     refcount;
551 };
552
553 struct mlx5_rl_table {
554         /* protect rate limit table */
555         struct mutex            rl_lock;
556         u16                     max_size;
557         u32                     max_rate;
558         u32                     min_rate;
559         struct mlx5_rl_entry   *rl_entry;
560 };
561
562 enum port_module_event_status_type {
563         MLX5_MODULE_STATUS_PLUGGED   = 0x1,
564         MLX5_MODULE_STATUS_UNPLUGGED = 0x2,
565         MLX5_MODULE_STATUS_ERROR     = 0x3,
566         MLX5_MODULE_STATUS_NUM       = 0x3,
567 };
568
569 enum  port_module_event_error_type {
570         MLX5_MODULE_EVENT_ERROR_POWER_BUDGET_EXCEEDED,
571         MLX5_MODULE_EVENT_ERROR_LONG_RANGE_FOR_NON_MLNX_CABLE_MODULE,
572         MLX5_MODULE_EVENT_ERROR_BUS_STUCK,
573         MLX5_MODULE_EVENT_ERROR_NO_EEPROM_RETRY_TIMEOUT,
574         MLX5_MODULE_EVENT_ERROR_ENFORCE_PART_NUMBER_LIST,
575         MLX5_MODULE_EVENT_ERROR_UNKNOWN_IDENTIFIER,
576         MLX5_MODULE_EVENT_ERROR_HIGH_TEMPERATURE,
577         MLX5_MODULE_EVENT_ERROR_BAD_CABLE,
578         MLX5_MODULE_EVENT_ERROR_UNKNOWN,
579         MLX5_MODULE_EVENT_ERROR_NUM,
580 };
581
582 struct mlx5_port_module_event_stats {
583         u64 status_counters[MLX5_MODULE_STATUS_NUM];
584         u64 error_counters[MLX5_MODULE_EVENT_ERROR_NUM];
585 };
586
587 struct mlx5_priv {
588         char                    name[MLX5_MAX_NAME_LEN];
589         struct mlx5_eq_table    eq_table;
590         struct msix_entry       *msix_arr;
591         struct mlx5_irq_info    *irq_info;
592
593         /* pages stuff */
594         struct workqueue_struct *pg_wq;
595         struct rb_root          page_root;
596         int                     fw_pages;
597         atomic_t                reg_pages;
598         struct list_head        free_list;
599         int                     vfs_pages;
600
601         struct mlx5_core_health health;
602
603         struct mlx5_srq_table   srq_table;
604
605         /* start: qp staff */
606         struct mlx5_qp_table    qp_table;
607         struct dentry          *qp_debugfs;
608         struct dentry          *eq_debugfs;
609         struct dentry          *cq_debugfs;
610         struct dentry          *cmdif_debugfs;
611         /* end: qp staff */
612
613         /* start: cq staff */
614         struct mlx5_cq_table    cq_table;
615         /* end: cq staff */
616
617         /* start: mkey staff */
618         struct mlx5_mkey_table  mkey_table;
619         /* end: mkey staff */
620
621         /* start: alloc staff */
622         /* protect buffer alocation according to numa node */
623         struct mutex            alloc_mutex;
624         int                     numa_node;
625
626         struct mutex            pgdir_mutex;
627         struct list_head        pgdir_list;
628         /* end: alloc staff */
629         struct dentry          *dbg_root;
630
631         /* protect mkey key part */
632         spinlock_t              mkey_lock;
633         u8                      mkey_key;
634
635         struct list_head        dev_list;
636         struct list_head        ctx_list;
637         spinlock_t              ctx_lock;
638
639         struct mlx5_flow_steering *steering;
640         struct mlx5_eswitch     *eswitch;
641         struct mlx5_core_sriov  sriov;
642         struct mlx5_lag         *lag;
643         unsigned long           pci_dev_data;
644         struct mlx5_fc_stats            fc_stats;
645         struct mlx5_rl_table            rl_table;
646
647         struct mlx5_port_module_event_stats  pme_stats;
648
649 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
650         void                  (*pfault)(struct mlx5_core_dev *dev,
651                                         void *context,
652                                         struct mlx5_pagefault *pfault);
653         void                   *pfault_ctx;
654         struct srcu_struct      pfault_srcu;
655 #endif
656         struct mlx5_bfreg_data          bfregs;
657         struct mlx5_uars_page          *uar;
658 };
659
660 enum mlx5_device_state {
661         MLX5_DEVICE_STATE_UP,
662         MLX5_DEVICE_STATE_INTERNAL_ERROR,
663 };
664
665 enum mlx5_interface_state {
666         MLX5_INTERFACE_STATE_DOWN = BIT(0),
667         MLX5_INTERFACE_STATE_UP = BIT(1),
668         MLX5_INTERFACE_STATE_SHUTDOWN = BIT(2),
669 };
670
671 enum mlx5_pci_status {
672         MLX5_PCI_STATUS_DISABLED,
673         MLX5_PCI_STATUS_ENABLED,
674 };
675
676 enum mlx5_pagefault_type_flags {
677         MLX5_PFAULT_REQUESTOR = 1 << 0,
678         MLX5_PFAULT_WRITE     = 1 << 1,
679         MLX5_PFAULT_RDMA      = 1 << 2,
680 };
681
682 /* Contains the details of a pagefault. */
683 struct mlx5_pagefault {
684         u32                     bytes_committed;
685         u32                     token;
686         u8                      event_subtype;
687         u8                      type;
688         union {
689                 /* Initiator or send message responder pagefault details. */
690                 struct {
691                         /* Received packet size, only valid for responders. */
692                         u32     packet_size;
693                         /*
694                          * Number of resource holding WQE, depends on type.
695                          */
696                         u32     wq_num;
697                         /*
698                          * WQE index. Refers to either the send queue or
699                          * receive queue, according to event_subtype.
700                          */
701                         u16     wqe_index;
702                 } wqe;
703                 /* RDMA responder pagefault details */
704                 struct {
705                         u32     r_key;
706                         /*
707                          * Received packet size, minimal size page fault
708                          * resolution required for forward progress.
709                          */
710                         u32     packet_size;
711                         u32     rdma_op_len;
712                         u64     rdma_va;
713                 } rdma;
714         };
715
716         struct mlx5_eq         *eq;
717         struct work_struct      work;
718 };
719
720 struct mlx5_td {
721         struct list_head tirs_list;
722         u32              tdn;
723 };
724
725 struct mlx5e_resources {
726         u32                        pdn;
727         struct mlx5_td             td;
728         struct mlx5_core_mkey      mkey;
729 };
730
731 struct mlx5_core_dev {
732         struct pci_dev         *pdev;
733         /* sync pci state */
734         struct mutex            pci_status_mutex;
735         enum mlx5_pci_status    pci_status;
736         u8                      rev_id;
737         char                    board_id[MLX5_BOARD_ID_LEN];
738         struct mlx5_cmd         cmd;
739         struct mlx5_port_caps   port_caps[MLX5_MAX_PORTS];
740         u32 hca_caps_cur[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
741         u32 hca_caps_max[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
742         phys_addr_t             iseg_base;
743         struct mlx5_init_seg __iomem *iseg;
744         enum mlx5_device_state  state;
745         /* sync interface state */
746         struct mutex            intf_state_mutex;
747         unsigned long           intf_state;
748         void                    (*event) (struct mlx5_core_dev *dev,
749                                           enum mlx5_dev_event event,
750                                           unsigned long param);
751         struct mlx5_priv        priv;
752         struct mlx5_profile     *profile;
753         atomic_t                num_qps;
754         u32                     issi;
755         struct mlx5e_resources  mlx5e_res;
756 #ifdef CONFIG_RFS_ACCEL
757         struct cpu_rmap         *rmap;
758 #endif
759 };
760
761 struct mlx5_db {
762         __be32                  *db;
763         union {
764                 struct mlx5_db_pgdir            *pgdir;
765                 struct mlx5_ib_user_db_page     *user_page;
766         }                       u;
767         dma_addr_t              dma;
768         int                     index;
769 };
770
771 enum {
772         MLX5_COMP_EQ_SIZE = 1024,
773 };
774
775 enum {
776         MLX5_PTYS_IB = 1 << 0,
777         MLX5_PTYS_EN = 1 << 2,
778 };
779
780 typedef void (*mlx5_cmd_cbk_t)(int status, void *context);
781
782 struct mlx5_cmd_work_ent {
783         struct mlx5_cmd_msg    *in;
784         struct mlx5_cmd_msg    *out;
785         void                   *uout;
786         int                     uout_size;
787         mlx5_cmd_cbk_t          callback;
788         struct delayed_work     cb_timeout_work;
789         void                   *context;
790         int                     idx;
791         struct completion       done;
792         struct mlx5_cmd        *cmd;
793         struct work_struct      work;
794         struct mlx5_cmd_layout *lay;
795         int                     ret;
796         int                     page_queue;
797         u8                      status;
798         u8                      token;
799         u64                     ts1;
800         u64                     ts2;
801         u16                     op;
802 };
803
804 struct mlx5_pas {
805         u64     pa;
806         u8      log_sz;
807 };
808
809 enum port_state_policy {
810         MLX5_POLICY_DOWN        = 0,
811         MLX5_POLICY_UP          = 1,
812         MLX5_POLICY_FOLLOW      = 2,
813         MLX5_POLICY_INVALID     = 0xffffffff
814 };
815
816 enum phy_port_state {
817         MLX5_AAA_111
818 };
819
820 struct mlx5_hca_vport_context {
821         u32                     field_select;
822         bool                    sm_virt_aware;
823         bool                    has_smi;
824         bool                    has_raw;
825         enum port_state_policy  policy;
826         enum phy_port_state     phys_state;
827         enum ib_port_state      vport_state;
828         u8                      port_physical_state;
829         u64                     sys_image_guid;
830         u64                     port_guid;
831         u64                     node_guid;
832         u32                     cap_mask1;
833         u32                     cap_mask1_perm;
834         u32                     cap_mask2;
835         u32                     cap_mask2_perm;
836         u16                     lid;
837         u8                      init_type_reply; /* bitmask: see ib spec 14.2.5.6 InitTypeReply */
838         u8                      lmc;
839         u8                      subnet_timeout;
840         u16                     sm_lid;
841         u8                      sm_sl;
842         u16                     qkey_violation_counter;
843         u16                     pkey_violation_counter;
844         bool                    grh_required;
845 };
846
847 static inline void *mlx5_buf_offset(struct mlx5_buf *buf, int offset)
848 {
849                 return buf->direct.buf + offset;
850 }
851
852 extern struct workqueue_struct *mlx5_core_wq;
853
854 #define STRUCT_FIELD(header, field) \
855         .struct_offset_bytes = offsetof(struct ib_unpacked_ ## header, field),      \
856         .struct_size_bytes   = sizeof((struct ib_unpacked_ ## header *)0)->field
857
858 static inline struct mlx5_core_dev *pci2mlx5_core_dev(struct pci_dev *pdev)
859 {
860         return pci_get_drvdata(pdev);
861 }
862
863 extern struct dentry *mlx5_debugfs_root;
864
865 static inline u16 fw_rev_maj(struct mlx5_core_dev *dev)
866 {
867         return ioread32be(&dev->iseg->fw_rev) & 0xffff;
868 }
869
870 static inline u16 fw_rev_min(struct mlx5_core_dev *dev)
871 {
872         return ioread32be(&dev->iseg->fw_rev) >> 16;
873 }
874
875 static inline u16 fw_rev_sub(struct mlx5_core_dev *dev)
876 {
877         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) & 0xffff;
878 }
879
880 static inline u16 cmdif_rev(struct mlx5_core_dev *dev)
881 {
882         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) >> 16;
883 }
884
885 static inline void *mlx5_vzalloc(unsigned long size)
886 {
887         void *rtn;
888
889         rtn = kzalloc(size, GFP_KERNEL | __GFP_NOWARN);
890         if (!rtn)
891                 rtn = vzalloc(size);
892         return rtn;
893 }
894
895 static inline u32 mlx5_base_mkey(const u32 key)
896 {
897         return key & 0xffffff00u;
898 }
899
900 int mlx5_cmd_init(struct mlx5_core_dev *dev);
901 void mlx5_cmd_cleanup(struct mlx5_core_dev *dev);
902 void mlx5_cmd_use_events(struct mlx5_core_dev *dev);
903 void mlx5_cmd_use_polling(struct mlx5_core_dev *dev);
904
905 int mlx5_cmd_exec(struct mlx5_core_dev *dev, void *in, int in_size, void *out,
906                   int out_size);
907 int mlx5_cmd_exec_cb(struct mlx5_core_dev *dev, void *in, int in_size,
908                      void *out, int out_size, mlx5_cmd_cbk_t callback,
909                      void *context);
910 void mlx5_cmd_mbox_status(void *out, u8 *status, u32 *syndrome);
911
912 int mlx5_core_get_caps(struct mlx5_core_dev *dev, enum mlx5_cap_type cap_type);
913 int mlx5_cmd_alloc_uar(struct mlx5_core_dev *dev, u32 *uarn);
914 int mlx5_cmd_free_uar(struct mlx5_core_dev *dev, u32 uarn);
915 void mlx5_health_cleanup(struct mlx5_core_dev *dev);
916 int mlx5_health_init(struct mlx5_core_dev *dev);
917 void mlx5_start_health_poll(struct mlx5_core_dev *dev);
918 void mlx5_stop_health_poll(struct mlx5_core_dev *dev);
919 void mlx5_drain_health_wq(struct mlx5_core_dev *dev);
920 int mlx5_buf_alloc_node(struct mlx5_core_dev *dev, int size,
921                         struct mlx5_buf *buf, int node);
922 int mlx5_buf_alloc(struct mlx5_core_dev *dev, int size, struct mlx5_buf *buf);
923 void mlx5_buf_free(struct mlx5_core_dev *dev, struct mlx5_buf *buf);
924 int mlx5_frag_buf_alloc_node(struct mlx5_core_dev *dev, int size,
925                              struct mlx5_frag_buf *buf, int node);
926 void mlx5_frag_buf_free(struct mlx5_core_dev *dev, struct mlx5_frag_buf *buf);
927 struct mlx5_cmd_mailbox *mlx5_alloc_cmd_mailbox_chain(struct mlx5_core_dev *dev,
928                                                       gfp_t flags, int npages);
929 void mlx5_free_cmd_mailbox_chain(struct mlx5_core_dev *dev,
930                                  struct mlx5_cmd_mailbox *head);
931 int mlx5_core_create_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
932                          struct mlx5_srq_attr *in);
933 int mlx5_core_destroy_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq);
934 int mlx5_core_query_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
935                         struct mlx5_srq_attr *out);
936 int mlx5_core_arm_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
937                       u16 lwm, int is_srq);
938 void mlx5_init_mkey_table(struct mlx5_core_dev *dev);
939 void mlx5_cleanup_mkey_table(struct mlx5_core_dev *dev);
940 int mlx5_core_create_mkey_cb(struct mlx5_core_dev *dev,
941                              struct mlx5_core_mkey *mkey,
942                              u32 *in, int inlen,
943                              u32 *out, int outlen,
944                              mlx5_cmd_cbk_t callback, void *context);
945 int mlx5_core_create_mkey(struct mlx5_core_dev *dev,
946                           struct mlx5_core_mkey *mkey,
947                           u32 *in, int inlen);
948 int mlx5_core_destroy_mkey(struct mlx5_core_dev *dev,
949                            struct mlx5_core_mkey *mkey);
950 int mlx5_core_query_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mkey *mkey,
951                          u32 *out, int outlen);
952 int mlx5_core_dump_fill_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mkey *_mkey,
953                              u32 *mkey);
954 int mlx5_core_alloc_pd(struct mlx5_core_dev *dev, u32 *pdn);
955 int mlx5_core_dealloc_pd(struct mlx5_core_dev *dev, u32 pdn);
956 int mlx5_core_mad_ifc(struct mlx5_core_dev *dev, const void *inb, void *outb,
957                       u16 opmod, u8 port);
958 void mlx5_pagealloc_init(struct mlx5_core_dev *dev);
959 void mlx5_pagealloc_cleanup(struct mlx5_core_dev *dev);
960 int mlx5_pagealloc_start(struct mlx5_core_dev *dev);
961 void mlx5_pagealloc_stop(struct mlx5_core_dev *dev);
962 void mlx5_core_req_pages_handler(struct mlx5_core_dev *dev, u16 func_id,
963                                  s32 npages);
964 int mlx5_satisfy_startup_pages(struct mlx5_core_dev *dev, int boot);
965 int mlx5_reclaim_startup_pages(struct mlx5_core_dev *dev);
966 void mlx5_register_debugfs(void);
967 void mlx5_unregister_debugfs(void);
968 int mlx5_eq_init(struct mlx5_core_dev *dev);
969 void mlx5_eq_cleanup(struct mlx5_core_dev *dev);
970 void mlx5_fill_page_array(struct mlx5_buf *buf, __be64 *pas);
971 void mlx5_fill_page_frag_array(struct mlx5_frag_buf *frag_buf, __be64 *pas);
972 void mlx5_cq_completion(struct mlx5_core_dev *dev, u32 cqn);
973 void mlx5_rsc_event(struct mlx5_core_dev *dev, u32 rsn, int event_type);
974 void mlx5_srq_event(struct mlx5_core_dev *dev, u32 srqn, int event_type);
975 struct mlx5_core_srq *mlx5_core_get_srq(struct mlx5_core_dev *dev, u32 srqn);
976 void mlx5_cmd_comp_handler(struct mlx5_core_dev *dev, u64 vec);
977 void mlx5_cq_event(struct mlx5_core_dev *dev, u32 cqn, int event_type);
978 int mlx5_create_map_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq, u8 vecidx,
979                        int nent, u64 mask, const char *name,
980                        enum mlx5_eq_type type);
981 int mlx5_destroy_unmap_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
982 int mlx5_start_eqs(struct mlx5_core_dev *dev);
983 int mlx5_stop_eqs(struct mlx5_core_dev *dev);
984 int mlx5_vector2eqn(struct mlx5_core_dev *dev, int vector, int *eqn,
985                     unsigned int *irqn);
986 int mlx5_core_attach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
987 int mlx5_core_detach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
988
989 int mlx5_qp_debugfs_init(struct mlx5_core_dev *dev);
990 void mlx5_qp_debugfs_cleanup(struct mlx5_core_dev *dev);
991 int mlx5_core_access_reg(struct mlx5_core_dev *dev, void *data_in,
992                          int size_in, void *data_out, int size_out,
993                          u16 reg_num, int arg, int write);
994
995 int mlx5_debug_eq_add(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
996 void mlx5_debug_eq_remove(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
997 int mlx5_core_eq_query(struct mlx5_core_dev *dev, struct mlx5_eq *eq,
998                        u32 *out, int outlen);
999 int mlx5_eq_debugfs_init(struct mlx5_core_dev *dev);
1000 void mlx5_eq_debugfs_cleanup(struct mlx5_core_dev *dev);
1001 int mlx5_cq_debugfs_init(struct mlx5_core_dev *dev);
1002 void mlx5_cq_debugfs_cleanup(struct mlx5_core_dev *dev);
1003 int mlx5_db_alloc(struct mlx5_core_dev *dev, struct mlx5_db *db);
1004 int mlx5_db_alloc_node(struct mlx5_core_dev *dev, struct mlx5_db *db,
1005                        int node);
1006 void mlx5_db_free(struct mlx5_core_dev *dev, struct mlx5_db *db);
1007
1008 const char *mlx5_command_str(int command);
1009 int mlx5_cmdif_debugfs_init(struct mlx5_core_dev *dev);
1010 void mlx5_cmdif_debugfs_cleanup(struct mlx5_core_dev *dev);
1011 int mlx5_core_create_psv(struct mlx5_core_dev *dev, u32 pdn,
1012                          int npsvs, u32 *sig_index);
1013 int mlx5_core_destroy_psv(struct mlx5_core_dev *dev, int psv_num);
1014 void mlx5_core_put_rsc(struct mlx5_core_rsc_common *common);
1015 int mlx5_query_odp_caps(struct mlx5_core_dev *dev,
1016                         struct mlx5_odp_caps *odp_caps);
1017 int mlx5_core_query_ib_ppcnt(struct mlx5_core_dev *dev,
1018                              u8 port_num, void *out, size_t sz);
1019 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
1020 int mlx5_core_page_fault_resume(struct mlx5_core_dev *dev, u32 token,
1021                                 u32 wq_num, u8 type, int error);
1022 #endif
1023
1024 int mlx5_init_rl_table(struct mlx5_core_dev *dev);
1025 void mlx5_cleanup_rl_table(struct mlx5_core_dev *dev);
1026 int mlx5_rl_add_rate(struct mlx5_core_dev *dev, u32 rate, u16 *index);
1027 void mlx5_rl_remove_rate(struct mlx5_core_dev *dev, u32 rate);
1028 bool mlx5_rl_is_in_range(struct mlx5_core_dev *dev, u32 rate);
1029 int mlx5_alloc_bfreg(struct mlx5_core_dev *mdev, struct mlx5_sq_bfreg *bfreg,
1030                      bool map_wc, bool fast_path);
1031 void mlx5_free_bfreg(struct mlx5_core_dev *mdev, struct mlx5_sq_bfreg *bfreg);
1032
1033 static inline int fw_initializing(struct mlx5_core_dev *dev)
1034 {
1035         return ioread32be(&dev->iseg->initializing) >> 31;
1036 }
1037
1038 static inline u32 mlx5_mkey_to_idx(u32 mkey)
1039 {
1040         return mkey >> 8;
1041 }
1042
1043 static inline u32 mlx5_idx_to_mkey(u32 mkey_idx)
1044 {
1045         return mkey_idx << 8;
1046 }
1047
1048 static inline u8 mlx5_mkey_variant(u32 mkey)
1049 {
1050         return mkey & 0xff;
1051 }
1052
1053 enum {
1054         MLX5_PROF_MASK_QP_SIZE          = (u64)1 << 0,
1055         MLX5_PROF_MASK_MR_CACHE         = (u64)1 << 1,
1056 };
1057
1058 enum {
1059         MAX_MR_CACHE_ENTRIES    = 21,
1060 };
1061
1062 enum {
1063         MLX5_INTERFACE_PROTOCOL_IB  = 0,
1064         MLX5_INTERFACE_PROTOCOL_ETH = 1,
1065 };
1066
1067 struct mlx5_interface {
1068         void *                  (*add)(struct mlx5_core_dev *dev);
1069         void                    (*remove)(struct mlx5_core_dev *dev, void *context);
1070         int                     (*attach)(struct mlx5_core_dev *dev, void *context);
1071         void                    (*detach)(struct mlx5_core_dev *dev, void *context);
1072         void                    (*event)(struct mlx5_core_dev *dev, void *context,
1073                                          enum mlx5_dev_event event, unsigned long param);
1074         void                    (*pfault)(struct mlx5_core_dev *dev,
1075                                           void *context,
1076                                           struct mlx5_pagefault *pfault);
1077         void *                  (*get_dev)(void *context);
1078         int                     protocol;
1079         struct list_head        list;
1080 };
1081
1082 void *mlx5_get_protocol_dev(struct mlx5_core_dev *mdev, int protocol);
1083 int mlx5_register_interface(struct mlx5_interface *intf);
1084 void mlx5_unregister_interface(struct mlx5_interface *intf);
1085 int mlx5_core_query_vendor_id(struct mlx5_core_dev *mdev, u32 *vendor_id);
1086
1087 int mlx5_cmd_create_vport_lag(struct mlx5_core_dev *dev);
1088 int mlx5_cmd_destroy_vport_lag(struct mlx5_core_dev *dev);
1089 bool mlx5_lag_is_active(struct mlx5_core_dev *dev);
1090 struct net_device *mlx5_lag_get_roce_netdev(struct mlx5_core_dev *dev);
1091 struct mlx5_uars_page *mlx5_get_uars_page(struct mlx5_core_dev *mdev);
1092 void mlx5_put_uars_page(struct mlx5_core_dev *mdev, struct mlx5_uars_page *up);
1093
1094 struct mlx5_profile {
1095         u64     mask;
1096         u8      log_max_qp;
1097         struct {
1098                 int     size;
1099                 int     limit;
1100         } mr_cache[MAX_MR_CACHE_ENTRIES];
1101 };
1102
1103 enum {
1104         MLX5_PCI_DEV_IS_VF              = 1 << 0,
1105 };
1106
1107 static inline int mlx5_core_is_pf(struct mlx5_core_dev *dev)
1108 {
1109         return !(dev->priv.pci_dev_data & MLX5_PCI_DEV_IS_VF);
1110 }
1111
1112 static inline int mlx5_get_gid_table_len(u16 param)
1113 {
1114         if (param > 4) {
1115                 pr_warn("gid table length is zero\n");
1116                 return 0;
1117         }
1118
1119         return 8 * (1 << param);
1120 }
1121
1122 static inline bool mlx5_rl_is_supported(struct mlx5_core_dev *dev)
1123 {
1124         return !!(dev->priv.rl_table.max_size);
1125 }
1126
1127 enum {
1128         MLX5_TRIGGERED_CMD_COMP = (u64)1 << 32,
1129 };
1130
1131 #endif /* MLX5_DRIVER_H */