IB/mlx5: Allow future extension of libmlx5 input data
[sfrench/cifs-2.6.git] / include / linux / mlx5 / device.h
1 /*
2  * Copyright (c) 2013-2015, Mellanox Technologies. All rights reserved.
3  *
4  * This software is available to you under a choice of one of two
5  * licenses.  You may choose to be licensed under the terms of the GNU
6  * General Public License (GPL) Version 2, available from the file
7  * COPYING in the main directory of this source tree, or the
8  * OpenIB.org BSD license below:
9  *
10  *     Redistribution and use in source and binary forms, with or
11  *     without modification, are permitted provided that the following
12  *     conditions are met:
13  *
14  *      - Redistributions of source code must retain the above
15  *        copyright notice, this list of conditions and the following
16  *        disclaimer.
17  *
18  *      - Redistributions in binary form must reproduce the above
19  *        copyright notice, this list of conditions and the following
20  *        disclaimer in the documentation and/or other materials
21  *        provided with the distribution.
22  *
23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
30  * SOFTWARE.
31  */
32
33 #ifndef MLX5_DEVICE_H
34 #define MLX5_DEVICE_H
35
36 #include <linux/types.h>
37 #include <rdma/ib_verbs.h>
38 #include <linux/mlx5/mlx5_ifc.h>
39
40 #if defined(__LITTLE_ENDIAN)
41 #define MLX5_SET_HOST_ENDIANNESS        0
42 #elif defined(__BIG_ENDIAN)
43 #define MLX5_SET_HOST_ENDIANNESS        0x80
44 #else
45 #error Host endianness not defined
46 #endif
47
48 /* helper macros */
49 #define __mlx5_nullp(typ) ((struct mlx5_ifc_##typ##_bits *)0)
50 #define __mlx5_bit_sz(typ, fld) sizeof(__mlx5_nullp(typ)->fld)
51 #define __mlx5_bit_off(typ, fld) ((unsigned)(unsigned long)(&(__mlx5_nullp(typ)->fld)))
52 #define __mlx5_dw_off(typ, fld) (__mlx5_bit_off(typ, fld) / 32)
53 #define __mlx5_64_off(typ, fld) (__mlx5_bit_off(typ, fld) / 64)
54 #define __mlx5_dw_bit_off(typ, fld) (32 - __mlx5_bit_sz(typ, fld) - (__mlx5_bit_off(typ, fld) & 0x1f))
55 #define __mlx5_mask(typ, fld) ((u32)((1ull << __mlx5_bit_sz(typ, fld)) - 1))
56 #define __mlx5_dw_mask(typ, fld) (__mlx5_mask(typ, fld) << __mlx5_dw_bit_off(typ, fld))
57 #define __mlx5_st_sz_bits(typ) sizeof(struct mlx5_ifc_##typ##_bits)
58
59 #define MLX5_FLD_SZ_BYTES(typ, fld) (__mlx5_bit_sz(typ, fld) / 8)
60 #define MLX5_ST_SZ_BYTES(typ) (sizeof(struct mlx5_ifc_##typ##_bits) / 8)
61 #define MLX5_ST_SZ_DW(typ) (sizeof(struct mlx5_ifc_##typ##_bits) / 32)
62 #define MLX5_ST_SZ_QW(typ) (sizeof(struct mlx5_ifc_##typ##_bits) / 64)
63 #define MLX5_UN_SZ_BYTES(typ) (sizeof(union mlx5_ifc_##typ##_bits) / 8)
64 #define MLX5_UN_SZ_DW(typ) (sizeof(union mlx5_ifc_##typ##_bits) / 32)
65 #define MLX5_BYTE_OFF(typ, fld) (__mlx5_bit_off(typ, fld) / 8)
66 #define MLX5_ADDR_OF(typ, p, fld) ((char *)(p) + MLX5_BYTE_OFF(typ, fld))
67
68 /* insert a value to a struct */
69 #define MLX5_SET(typ, p, fld, v) do { \
70         BUILD_BUG_ON(__mlx5_st_sz_bits(typ) % 32);             \
71         *((__be32 *)(p) + __mlx5_dw_off(typ, fld)) = \
72         cpu_to_be32((be32_to_cpu(*((__be32 *)(p) + __mlx5_dw_off(typ, fld))) & \
73                      (~__mlx5_dw_mask(typ, fld))) | (((v) & __mlx5_mask(typ, fld)) \
74                      << __mlx5_dw_bit_off(typ, fld))); \
75 } while (0)
76
77 #define MLX5_SET_TO_ONES(typ, p, fld) do { \
78         BUILD_BUG_ON(__mlx5_st_sz_bits(typ) % 32);             \
79         *((__be32 *)(p) + __mlx5_dw_off(typ, fld)) = \
80         cpu_to_be32((be32_to_cpu(*((__be32 *)(p) + __mlx5_dw_off(typ, fld))) & \
81                      (~__mlx5_dw_mask(typ, fld))) | ((__mlx5_mask(typ, fld)) \
82                      << __mlx5_dw_bit_off(typ, fld))); \
83 } while (0)
84
85 #define MLX5_GET(typ, p, fld) ((be32_to_cpu(*((__be32 *)(p) +\
86 __mlx5_dw_off(typ, fld))) >> __mlx5_dw_bit_off(typ, fld)) & \
87 __mlx5_mask(typ, fld))
88
89 #define MLX5_GET_PR(typ, p, fld) ({ \
90         u32 ___t = MLX5_GET(typ, p, fld); \
91         pr_debug(#fld " = 0x%x\n", ___t); \
92         ___t; \
93 })
94
95 #define __MLX5_SET64(typ, p, fld, v) do { \
96         BUILD_BUG_ON(__mlx5_bit_sz(typ, fld) != 64); \
97         *((__be64 *)(p) + __mlx5_64_off(typ, fld)) = cpu_to_be64(v); \
98 } while (0)
99
100 #define MLX5_SET64(typ, p, fld, v) do { \
101         BUILD_BUG_ON(__mlx5_bit_off(typ, fld) % 64); \
102         __MLX5_SET64(typ, p, fld, v); \
103 } while (0)
104
105 #define MLX5_ARRAY_SET64(typ, p, fld, idx, v) do { \
106         BUILD_BUG_ON(__mlx5_bit_off(typ, fld) % 64); \
107         __MLX5_SET64(typ, p, fld[idx], v); \
108 } while (0)
109
110 #define MLX5_GET64(typ, p, fld) be64_to_cpu(*((__be64 *)(p) + __mlx5_64_off(typ, fld)))
111
112 #define MLX5_GET64_PR(typ, p, fld) ({ \
113         u64 ___t = MLX5_GET64(typ, p, fld); \
114         pr_debug(#fld " = 0x%llx\n", ___t); \
115         ___t; \
116 })
117
118 /* Big endian getters */
119 #define MLX5_GET64_BE(typ, p, fld) (*((__be64 *)(p) +\
120         __mlx5_64_off(typ, fld)))
121
122 #define MLX5_GET_BE(type_t, typ, p, fld) ({                               \
123                 type_t tmp;                                               \
124                 switch (sizeof(tmp)) {                                    \
125                 case sizeof(u8):                                          \
126                         tmp = (__force type_t)MLX5_GET(typ, p, fld);      \
127                         break;                                            \
128                 case sizeof(u16):                                         \
129                         tmp = (__force type_t)cpu_to_be16(MLX5_GET(typ, p, fld)); \
130                         break;                                            \
131                 case sizeof(u32):                                         \
132                         tmp = (__force type_t)cpu_to_be32(MLX5_GET(typ, p, fld)); \
133                         break;                                            \
134                 case sizeof(u64):                                         \
135                         tmp = (__force type_t)MLX5_GET64_BE(typ, p, fld); \
136                         break;                                            \
137                         }                                                 \
138                 tmp;                                                      \
139                 })
140
141 enum mlx5_inline_modes {
142         MLX5_INLINE_MODE_NONE,
143         MLX5_INLINE_MODE_L2,
144         MLX5_INLINE_MODE_IP,
145         MLX5_INLINE_MODE_TCP_UDP,
146 };
147
148 enum {
149         MLX5_MAX_COMMANDS               = 32,
150         MLX5_CMD_DATA_BLOCK_SIZE        = 512,
151         MLX5_PCI_CMD_XPORT              = 7,
152         MLX5_MKEY_BSF_OCTO_SIZE         = 4,
153         MLX5_MAX_PSVS                   = 4,
154 };
155
156 enum {
157         MLX5_EXTENDED_UD_AV             = 0x80000000,
158 };
159
160 enum {
161         MLX5_CQ_STATE_ARMED             = 9,
162         MLX5_CQ_STATE_ALWAYS_ARMED      = 0xb,
163         MLX5_CQ_STATE_FIRED             = 0xa,
164 };
165
166 enum {
167         MLX5_STAT_RATE_OFFSET   = 5,
168 };
169
170 enum {
171         MLX5_INLINE_SEG = 0x80000000,
172 };
173
174 enum {
175         MLX5_HW_START_PADDING = MLX5_INLINE_SEG,
176 };
177
178 enum {
179         MLX5_MIN_PKEY_TABLE_SIZE = 128,
180         MLX5_MAX_LOG_PKEY_TABLE  = 5,
181 };
182
183 enum {
184         MLX5_MKEY_INBOX_PG_ACCESS = 1 << 31
185 };
186
187 enum {
188         MLX5_PFAULT_SUBTYPE_WQE = 0,
189         MLX5_PFAULT_SUBTYPE_RDMA = 1,
190 };
191
192 enum {
193         MLX5_PERM_LOCAL_READ    = 1 << 2,
194         MLX5_PERM_LOCAL_WRITE   = 1 << 3,
195         MLX5_PERM_REMOTE_READ   = 1 << 4,
196         MLX5_PERM_REMOTE_WRITE  = 1 << 5,
197         MLX5_PERM_ATOMIC        = 1 << 6,
198         MLX5_PERM_UMR_EN        = 1 << 7,
199 };
200
201 enum {
202         MLX5_PCIE_CTRL_SMALL_FENCE      = 1 << 0,
203         MLX5_PCIE_CTRL_RELAXED_ORDERING = 1 << 2,
204         MLX5_PCIE_CTRL_NO_SNOOP         = 1 << 3,
205         MLX5_PCIE_CTRL_TLP_PROCE_EN     = 1 << 6,
206         MLX5_PCIE_CTRL_TPH_MASK         = 3 << 4,
207 };
208
209 enum {
210         MLX5_EN_RD      = (u64)1,
211         MLX5_EN_WR      = (u64)2
212 };
213
214 enum {
215         MLX5_ADAPTER_PAGE_SHIFT         = 12,
216         MLX5_ADAPTER_PAGE_SIZE          = 1 << MLX5_ADAPTER_PAGE_SHIFT,
217 };
218
219 enum {
220         MLX5_BFREGS_PER_UAR             = 4,
221         MLX5_MAX_UARS                   = 1 << 8,
222         MLX5_NON_FP_BFREGS_PER_UAR      = 2,
223         MLX5_FP_BFREGS_PER_UAR          = MLX5_BFREGS_PER_UAR -
224                                           MLX5_NON_FP_BFREGS_PER_UAR,
225         MLX5_MAX_BFREGS                 = MLX5_MAX_UARS *
226                                           MLX5_NON_FP_BFREGS_PER_UAR,
227         MLX5_UARS_IN_PAGE               = PAGE_SIZE / MLX5_ADAPTER_PAGE_SIZE,
228         MLX5_NON_FP_BFREGS_IN_PAGE      = MLX5_NON_FP_BFREGS_PER_UAR * MLX5_UARS_IN_PAGE,
229 };
230
231 enum {
232         MLX5_MKEY_MASK_LEN              = 1ull << 0,
233         MLX5_MKEY_MASK_PAGE_SIZE        = 1ull << 1,
234         MLX5_MKEY_MASK_START_ADDR       = 1ull << 6,
235         MLX5_MKEY_MASK_PD               = 1ull << 7,
236         MLX5_MKEY_MASK_EN_RINVAL        = 1ull << 8,
237         MLX5_MKEY_MASK_EN_SIGERR        = 1ull << 9,
238         MLX5_MKEY_MASK_BSF_EN           = 1ull << 12,
239         MLX5_MKEY_MASK_KEY              = 1ull << 13,
240         MLX5_MKEY_MASK_QPN              = 1ull << 14,
241         MLX5_MKEY_MASK_LR               = 1ull << 17,
242         MLX5_MKEY_MASK_LW               = 1ull << 18,
243         MLX5_MKEY_MASK_RR               = 1ull << 19,
244         MLX5_MKEY_MASK_RW               = 1ull << 20,
245         MLX5_MKEY_MASK_A                = 1ull << 21,
246         MLX5_MKEY_MASK_SMALL_FENCE      = 1ull << 23,
247         MLX5_MKEY_MASK_FREE             = 1ull << 29,
248 };
249
250 enum {
251         MLX5_UMR_TRANSLATION_OFFSET_EN  = (1 << 4),
252
253         MLX5_UMR_CHECK_NOT_FREE         = (1 << 5),
254         MLX5_UMR_CHECK_FREE             = (2 << 5),
255
256         MLX5_UMR_INLINE                 = (1 << 7),
257 };
258
259 #define MLX5_UMR_MTT_ALIGNMENT 0x40
260 #define MLX5_UMR_MTT_MASK      (MLX5_UMR_MTT_ALIGNMENT - 1)
261 #define MLX5_UMR_MTT_MIN_CHUNK_SIZE MLX5_UMR_MTT_ALIGNMENT
262
263 #define MLX5_USER_INDEX_LEN (MLX5_FLD_SZ_BYTES(qpc, user_index) * 8)
264
265 enum {
266         MLX5_EVENT_QUEUE_TYPE_QP = 0,
267         MLX5_EVENT_QUEUE_TYPE_RQ = 1,
268         MLX5_EVENT_QUEUE_TYPE_SQ = 2,
269 };
270
271 enum mlx5_event {
272         MLX5_EVENT_TYPE_COMP               = 0x0,
273
274         MLX5_EVENT_TYPE_PATH_MIG           = 0x01,
275         MLX5_EVENT_TYPE_COMM_EST           = 0x02,
276         MLX5_EVENT_TYPE_SQ_DRAINED         = 0x03,
277         MLX5_EVENT_TYPE_SRQ_LAST_WQE       = 0x13,
278         MLX5_EVENT_TYPE_SRQ_RQ_LIMIT       = 0x14,
279
280         MLX5_EVENT_TYPE_CQ_ERROR           = 0x04,
281         MLX5_EVENT_TYPE_WQ_CATAS_ERROR     = 0x05,
282         MLX5_EVENT_TYPE_PATH_MIG_FAILED    = 0x07,
283         MLX5_EVENT_TYPE_WQ_INVAL_REQ_ERROR = 0x10,
284         MLX5_EVENT_TYPE_WQ_ACCESS_ERROR    = 0x11,
285         MLX5_EVENT_TYPE_SRQ_CATAS_ERROR    = 0x12,
286
287         MLX5_EVENT_TYPE_INTERNAL_ERROR     = 0x08,
288         MLX5_EVENT_TYPE_PORT_CHANGE        = 0x09,
289         MLX5_EVENT_TYPE_GPIO_EVENT         = 0x15,
290         MLX5_EVENT_TYPE_PORT_MODULE_EVENT  = 0x16,
291         MLX5_EVENT_TYPE_REMOTE_CONFIG      = 0x19,
292
293         MLX5_EVENT_TYPE_DB_BF_CONGESTION   = 0x1a,
294         MLX5_EVENT_TYPE_STALL_EVENT        = 0x1b,
295
296         MLX5_EVENT_TYPE_CMD                = 0x0a,
297         MLX5_EVENT_TYPE_PAGE_REQUEST       = 0xb,
298
299         MLX5_EVENT_TYPE_PAGE_FAULT         = 0xc,
300         MLX5_EVENT_TYPE_NIC_VPORT_CHANGE   = 0xd,
301 };
302
303 enum {
304         MLX5_PORT_CHANGE_SUBTYPE_DOWN           = 1,
305         MLX5_PORT_CHANGE_SUBTYPE_ACTIVE         = 4,
306         MLX5_PORT_CHANGE_SUBTYPE_INITIALIZED    = 5,
307         MLX5_PORT_CHANGE_SUBTYPE_LID            = 6,
308         MLX5_PORT_CHANGE_SUBTYPE_PKEY           = 7,
309         MLX5_PORT_CHANGE_SUBTYPE_GUID           = 8,
310         MLX5_PORT_CHANGE_SUBTYPE_CLIENT_REREG   = 9,
311 };
312
313 enum {
314         MLX5_DEV_CAP_FLAG_XRC           = 1LL <<  3,
315         MLX5_DEV_CAP_FLAG_BAD_PKEY_CNTR = 1LL <<  8,
316         MLX5_DEV_CAP_FLAG_BAD_QKEY_CNTR = 1LL <<  9,
317         MLX5_DEV_CAP_FLAG_APM           = 1LL << 17,
318         MLX5_DEV_CAP_FLAG_ATOMIC        = 1LL << 18,
319         MLX5_DEV_CAP_FLAG_BLOCK_MCAST   = 1LL << 23,
320         MLX5_DEV_CAP_FLAG_ON_DMND_PG    = 1LL << 24,
321         MLX5_DEV_CAP_FLAG_CQ_MODER      = 1LL << 29,
322         MLX5_DEV_CAP_FLAG_RESIZE_CQ     = 1LL << 30,
323         MLX5_DEV_CAP_FLAG_DCT           = 1LL << 37,
324         MLX5_DEV_CAP_FLAG_SIG_HAND_OVER = 1LL << 40,
325         MLX5_DEV_CAP_FLAG_CMDIF_CSUM    = 3LL << 46,
326 };
327
328 enum {
329         MLX5_ROCE_VERSION_1             = 0,
330         MLX5_ROCE_VERSION_2             = 2,
331 };
332
333 enum {
334         MLX5_ROCE_VERSION_1_CAP         = 1 << MLX5_ROCE_VERSION_1,
335         MLX5_ROCE_VERSION_2_CAP         = 1 << MLX5_ROCE_VERSION_2,
336 };
337
338 enum {
339         MLX5_ROCE_L3_TYPE_IPV4          = 0,
340         MLX5_ROCE_L3_TYPE_IPV6          = 1,
341 };
342
343 enum {
344         MLX5_ROCE_L3_TYPE_IPV4_CAP      = 1 << 1,
345         MLX5_ROCE_L3_TYPE_IPV6_CAP      = 1 << 2,
346 };
347
348 enum {
349         MLX5_OPCODE_NOP                 = 0x00,
350         MLX5_OPCODE_SEND_INVAL          = 0x01,
351         MLX5_OPCODE_RDMA_WRITE          = 0x08,
352         MLX5_OPCODE_RDMA_WRITE_IMM      = 0x09,
353         MLX5_OPCODE_SEND                = 0x0a,
354         MLX5_OPCODE_SEND_IMM            = 0x0b,
355         MLX5_OPCODE_LSO                 = 0x0e,
356         MLX5_OPCODE_RDMA_READ           = 0x10,
357         MLX5_OPCODE_ATOMIC_CS           = 0x11,
358         MLX5_OPCODE_ATOMIC_FA           = 0x12,
359         MLX5_OPCODE_ATOMIC_MASKED_CS    = 0x14,
360         MLX5_OPCODE_ATOMIC_MASKED_FA    = 0x15,
361         MLX5_OPCODE_BIND_MW             = 0x18,
362         MLX5_OPCODE_CONFIG_CMD          = 0x1f,
363
364         MLX5_RECV_OPCODE_RDMA_WRITE_IMM = 0x00,
365         MLX5_RECV_OPCODE_SEND           = 0x01,
366         MLX5_RECV_OPCODE_SEND_IMM       = 0x02,
367         MLX5_RECV_OPCODE_SEND_INVAL     = 0x03,
368
369         MLX5_CQE_OPCODE_ERROR           = 0x1e,
370         MLX5_CQE_OPCODE_RESIZE          = 0x16,
371
372         MLX5_OPCODE_SET_PSV             = 0x20,
373         MLX5_OPCODE_GET_PSV             = 0x21,
374         MLX5_OPCODE_CHECK_PSV           = 0x22,
375         MLX5_OPCODE_RGET_PSV            = 0x26,
376         MLX5_OPCODE_RCHECK_PSV          = 0x27,
377
378         MLX5_OPCODE_UMR                 = 0x25,
379
380 };
381
382 enum {
383         MLX5_SET_PORT_RESET_QKEY        = 0,
384         MLX5_SET_PORT_GUID0             = 16,
385         MLX5_SET_PORT_NODE_GUID         = 17,
386         MLX5_SET_PORT_SYS_GUID          = 18,
387         MLX5_SET_PORT_GID_TABLE         = 19,
388         MLX5_SET_PORT_PKEY_TABLE        = 20,
389 };
390
391 enum {
392         MLX5_BW_NO_LIMIT   = 0,
393         MLX5_100_MBPS_UNIT = 3,
394         MLX5_GBPS_UNIT     = 4,
395 };
396
397 enum {
398         MLX5_MAX_PAGE_SHIFT             = 31
399 };
400
401 enum {
402         MLX5_CAP_OFF_CMDIF_CSUM         = 46,
403 };
404
405 enum {
406         /*
407          * Max wqe size for rdma read is 512 bytes, so this
408          * limits our max_sge_rd as the wqe needs to fit:
409          * - ctrl segment (16 bytes)
410          * - rdma segment (16 bytes)
411          * - scatter elements (16 bytes each)
412          */
413         MLX5_MAX_SGE_RD = (512 - 16 - 16) / 16
414 };
415
416 enum mlx5_odp_transport_cap_bits {
417         MLX5_ODP_SUPPORT_SEND    = 1 << 31,
418         MLX5_ODP_SUPPORT_RECV    = 1 << 30,
419         MLX5_ODP_SUPPORT_WRITE   = 1 << 29,
420         MLX5_ODP_SUPPORT_READ    = 1 << 28,
421 };
422
423 struct mlx5_odp_caps {
424         char reserved[0x10];
425         struct {
426                 __be32                  rc_odp_caps;
427                 __be32                  uc_odp_caps;
428                 __be32                  ud_odp_caps;
429         } per_transport_caps;
430         char reserved2[0xe4];
431 };
432
433 struct mlx5_cmd_layout {
434         u8              type;
435         u8              rsvd0[3];
436         __be32          inlen;
437         __be64          in_ptr;
438         __be32          in[4];
439         __be32          out[4];
440         __be64          out_ptr;
441         __be32          outlen;
442         u8              token;
443         u8              sig;
444         u8              rsvd1;
445         u8              status_own;
446 };
447
448 struct health_buffer {
449         __be32          assert_var[5];
450         __be32          rsvd0[3];
451         __be32          assert_exit_ptr;
452         __be32          assert_callra;
453         __be32          rsvd1[2];
454         __be32          fw_ver;
455         __be32          hw_id;
456         __be32          rsvd2;
457         u8              irisc_index;
458         u8              synd;
459         __be16          ext_synd;
460 };
461
462 struct mlx5_init_seg {
463         __be32                  fw_rev;
464         __be32                  cmdif_rev_fw_sub;
465         __be32                  rsvd0[2];
466         __be32                  cmdq_addr_h;
467         __be32                  cmdq_addr_l_sz;
468         __be32                  cmd_dbell;
469         __be32                  rsvd1[120];
470         __be32                  initializing;
471         struct health_buffer    health;
472         __be32                  rsvd2[880];
473         __be32                  internal_timer_h;
474         __be32                  internal_timer_l;
475         __be32                  rsvd3[2];
476         __be32                  health_counter;
477         __be32                  rsvd4[1019];
478         __be64                  ieee1588_clk;
479         __be32                  ieee1588_clk_type;
480         __be32                  clr_intx;
481 };
482
483 struct mlx5_eqe_comp {
484         __be32  reserved[6];
485         __be32  cqn;
486 };
487
488 struct mlx5_eqe_qp_srq {
489         __be32  reserved1[5];
490         u8      type;
491         u8      reserved2[3];
492         __be32  qp_srq_n;
493 };
494
495 struct mlx5_eqe_cq_err {
496         __be32  cqn;
497         u8      reserved1[7];
498         u8      syndrome;
499 };
500
501 struct mlx5_eqe_port_state {
502         u8      reserved0[8];
503         u8      port;
504 };
505
506 struct mlx5_eqe_gpio {
507         __be32  reserved0[2];
508         __be64  gpio_event;
509 };
510
511 struct mlx5_eqe_congestion {
512         u8      type;
513         u8      rsvd0;
514         u8      congestion_level;
515 };
516
517 struct mlx5_eqe_stall_vl {
518         u8      rsvd0[3];
519         u8      port_vl;
520 };
521
522 struct mlx5_eqe_cmd {
523         __be32  vector;
524         __be32  rsvd[6];
525 };
526
527 struct mlx5_eqe_page_req {
528         u8              rsvd0[2];
529         __be16          func_id;
530         __be32          num_pages;
531         __be32          rsvd1[5];
532 };
533
534 struct mlx5_eqe_page_fault {
535         __be32 bytes_committed;
536         union {
537                 struct {
538                         u16     reserved1;
539                         __be16  wqe_index;
540                         u16     reserved2;
541                         __be16  packet_length;
542                         __be32  token;
543                         u8      reserved4[8];
544                         __be32  pftype_wq;
545                 } __packed wqe;
546                 struct {
547                         __be32  r_key;
548                         u16     reserved1;
549                         __be16  packet_length;
550                         __be32  rdma_op_len;
551                         __be64  rdma_va;
552                         __be32  pftype_token;
553                 } __packed rdma;
554         } __packed;
555 } __packed;
556
557 struct mlx5_eqe_vport_change {
558         u8              rsvd0[2];
559         __be16          vport_num;
560         __be32          rsvd1[6];
561 } __packed;
562
563 struct mlx5_eqe_port_module {
564         u8        reserved_at_0[1];
565         u8        module;
566         u8        reserved_at_2[1];
567         u8        module_status;
568         u8        reserved_at_4[2];
569         u8        error_type;
570 } __packed;
571
572 union ev_data {
573         __be32                          raw[7];
574         struct mlx5_eqe_cmd             cmd;
575         struct mlx5_eqe_comp            comp;
576         struct mlx5_eqe_qp_srq          qp_srq;
577         struct mlx5_eqe_cq_err          cq_err;
578         struct mlx5_eqe_port_state      port;
579         struct mlx5_eqe_gpio            gpio;
580         struct mlx5_eqe_congestion      cong;
581         struct mlx5_eqe_stall_vl        stall_vl;
582         struct mlx5_eqe_page_req        req_pages;
583         struct mlx5_eqe_page_fault      page_fault;
584         struct mlx5_eqe_vport_change    vport_change;
585         struct mlx5_eqe_port_module     port_module;
586 } __packed;
587
588 struct mlx5_eqe {
589         u8              rsvd0;
590         u8              type;
591         u8              rsvd1;
592         u8              sub_type;
593         __be32          rsvd2[7];
594         union ev_data   data;
595         __be16          rsvd3;
596         u8              signature;
597         u8              owner;
598 } __packed;
599
600 struct mlx5_cmd_prot_block {
601         u8              data[MLX5_CMD_DATA_BLOCK_SIZE];
602         u8              rsvd0[48];
603         __be64          next;
604         __be32          block_num;
605         u8              rsvd1;
606         u8              token;
607         u8              ctrl_sig;
608         u8              sig;
609 };
610
611 enum {
612         MLX5_CQE_SYND_FLUSHED_IN_ERROR = 5,
613 };
614
615 struct mlx5_err_cqe {
616         u8      rsvd0[32];
617         __be32  srqn;
618         u8      rsvd1[18];
619         u8      vendor_err_synd;
620         u8      syndrome;
621         __be32  s_wqe_opcode_qpn;
622         __be16  wqe_counter;
623         u8      signature;
624         u8      op_own;
625 };
626
627 struct mlx5_cqe64 {
628         u8              outer_l3_tunneled;
629         u8              rsvd0;
630         __be16          wqe_id;
631         u8              lro_tcppsh_abort_dupack;
632         u8              lro_min_ttl;
633         __be16          lro_tcp_win;
634         __be32          lro_ack_seq_num;
635         __be32          rss_hash_result;
636         u8              rss_hash_type;
637         u8              ml_path;
638         u8              rsvd20[2];
639         __be16          check_sum;
640         __be16          slid;
641         __be32          flags_rqpn;
642         u8              hds_ip_ext;
643         u8              l4_l3_hdr_type;
644         __be16          vlan_info;
645         __be32          srqn; /* [31:24]: lro_num_seg, [23:0]: srqn */
646         __be32          imm_inval_pkey;
647         u8              rsvd40[4];
648         __be32          byte_cnt;
649         __be32          timestamp_h;
650         __be32          timestamp_l;
651         __be32          sop_drop_qpn;
652         __be16          wqe_counter;
653         u8              signature;
654         u8              op_own;
655 };
656
657 struct mlx5_mini_cqe8 {
658         union {
659                 __be32 rx_hash_result;
660                 struct {
661                         __be16 checksum;
662                         __be16 rsvd;
663                 };
664                 struct {
665                         __be16 wqe_counter;
666                         u8  s_wqe_opcode;
667                         u8  reserved;
668                 } s_wqe_info;
669         };
670         __be32 byte_cnt;
671 };
672
673 enum {
674         MLX5_NO_INLINE_DATA,
675         MLX5_INLINE_DATA32_SEG,
676         MLX5_INLINE_DATA64_SEG,
677         MLX5_COMPRESSED,
678 };
679
680 enum {
681         MLX5_CQE_FORMAT_CSUM = 0x1,
682 };
683
684 #define MLX5_MINI_CQE_ARRAY_SIZE 8
685
686 static inline int mlx5_get_cqe_format(struct mlx5_cqe64 *cqe)
687 {
688         return (cqe->op_own >> 2) & 0x3;
689 }
690
691 static inline int get_cqe_lro_tcppsh(struct mlx5_cqe64 *cqe)
692 {
693         return (cqe->lro_tcppsh_abort_dupack >> 6) & 1;
694 }
695
696 static inline u8 get_cqe_l4_hdr_type(struct mlx5_cqe64 *cqe)
697 {
698         return (cqe->l4_l3_hdr_type >> 4) & 0x7;
699 }
700
701 static inline u8 get_cqe_l3_hdr_type(struct mlx5_cqe64 *cqe)
702 {
703         return (cqe->l4_l3_hdr_type >> 2) & 0x3;
704 }
705
706 static inline u8 cqe_is_tunneled(struct mlx5_cqe64 *cqe)
707 {
708         return cqe->outer_l3_tunneled & 0x1;
709 }
710
711 static inline int cqe_has_vlan(struct mlx5_cqe64 *cqe)
712 {
713         return !!(cqe->l4_l3_hdr_type & 0x1);
714 }
715
716 static inline u64 get_cqe_ts(struct mlx5_cqe64 *cqe)
717 {
718         u32 hi, lo;
719
720         hi = be32_to_cpu(cqe->timestamp_h);
721         lo = be32_to_cpu(cqe->timestamp_l);
722
723         return (u64)lo | ((u64)hi << 32);
724 }
725
726 struct mpwrq_cqe_bc {
727         __be16  filler_consumed_strides;
728         __be16  byte_cnt;
729 };
730
731 static inline u16 mpwrq_get_cqe_byte_cnt(struct mlx5_cqe64 *cqe)
732 {
733         struct mpwrq_cqe_bc *bc = (struct mpwrq_cqe_bc *)&cqe->byte_cnt;
734
735         return be16_to_cpu(bc->byte_cnt);
736 }
737
738 static inline u16 mpwrq_get_cqe_bc_consumed_strides(struct mpwrq_cqe_bc *bc)
739 {
740         return 0x7fff & be16_to_cpu(bc->filler_consumed_strides);
741 }
742
743 static inline u16 mpwrq_get_cqe_consumed_strides(struct mlx5_cqe64 *cqe)
744 {
745         struct mpwrq_cqe_bc *bc = (struct mpwrq_cqe_bc *)&cqe->byte_cnt;
746
747         return mpwrq_get_cqe_bc_consumed_strides(bc);
748 }
749
750 static inline bool mpwrq_is_filler_cqe(struct mlx5_cqe64 *cqe)
751 {
752         struct mpwrq_cqe_bc *bc = (struct mpwrq_cqe_bc *)&cqe->byte_cnt;
753
754         return 0x8000 & be16_to_cpu(bc->filler_consumed_strides);
755 }
756
757 static inline u16 mpwrq_get_cqe_stride_index(struct mlx5_cqe64 *cqe)
758 {
759         return be16_to_cpu(cqe->wqe_counter);
760 }
761
762 enum {
763         CQE_L4_HDR_TYPE_NONE                    = 0x0,
764         CQE_L4_HDR_TYPE_TCP_NO_ACK              = 0x1,
765         CQE_L4_HDR_TYPE_UDP                     = 0x2,
766         CQE_L4_HDR_TYPE_TCP_ACK_NO_DATA         = 0x3,
767         CQE_L4_HDR_TYPE_TCP_ACK_AND_DATA        = 0x4,
768 };
769
770 enum {
771         CQE_RSS_HTYPE_IP        = 0x3 << 6,
772         CQE_RSS_HTYPE_L4        = 0x3 << 2,
773 };
774
775 enum {
776         MLX5_CQE_ROCE_L3_HEADER_TYPE_GRH        = 0x0,
777         MLX5_CQE_ROCE_L3_HEADER_TYPE_IPV6       = 0x1,
778         MLX5_CQE_ROCE_L3_HEADER_TYPE_IPV4       = 0x2,
779 };
780
781 enum {
782         CQE_L2_OK       = 1 << 0,
783         CQE_L3_OK       = 1 << 1,
784         CQE_L4_OK       = 1 << 2,
785 };
786
787 struct mlx5_sig_err_cqe {
788         u8              rsvd0[16];
789         __be32          expected_trans_sig;
790         __be32          actual_trans_sig;
791         __be32          expected_reftag;
792         __be32          actual_reftag;
793         __be16          syndrome;
794         u8              rsvd22[2];
795         __be32          mkey;
796         __be64          err_offset;
797         u8              rsvd30[8];
798         __be32          qpn;
799         u8              rsvd38[2];
800         u8              signature;
801         u8              op_own;
802 };
803
804 struct mlx5_wqe_srq_next_seg {
805         u8                      rsvd0[2];
806         __be16                  next_wqe_index;
807         u8                      signature;
808         u8                      rsvd1[11];
809 };
810
811 union mlx5_ext_cqe {
812         struct ib_grh   grh;
813         u8              inl[64];
814 };
815
816 struct mlx5_cqe128 {
817         union mlx5_ext_cqe      inl_grh;
818         struct mlx5_cqe64       cqe64;
819 };
820
821 enum {
822         MLX5_MKEY_STATUS_FREE = 1 << 6,
823 };
824
825 enum {
826         MLX5_MKEY_REMOTE_INVAL  = 1 << 24,
827         MLX5_MKEY_FLAG_SYNC_UMR = 1 << 29,
828         MLX5_MKEY_BSF_EN        = 1 << 30,
829         MLX5_MKEY_LEN64         = 1 << 31,
830 };
831
832 struct mlx5_mkey_seg {
833         /* This is a two bit field occupying bits 31-30.
834          * bit 31 is always 0,
835          * bit 30 is zero for regular MRs and 1 (e.g free) for UMRs that do not have tanslation
836          */
837         u8              status;
838         u8              pcie_control;
839         u8              flags;
840         u8              version;
841         __be32          qpn_mkey7_0;
842         u8              rsvd1[4];
843         __be32          flags_pd;
844         __be64          start_addr;
845         __be64          len;
846         __be32          bsfs_octo_size;
847         u8              rsvd2[16];
848         __be32          xlt_oct_size;
849         u8              rsvd3[3];
850         u8              log2_page_size;
851         u8              rsvd4[4];
852 };
853
854 #define MLX5_ATTR_EXTENDED_PORT_INFO    cpu_to_be16(0xff90)
855
856 enum {
857         MLX_EXT_PORT_CAP_FLAG_EXTENDED_PORT_INFO        = 1 <<  0
858 };
859
860 enum {
861         VPORT_STATE_DOWN                = 0x0,
862         VPORT_STATE_UP                  = 0x1,
863 };
864
865 enum {
866         MLX5_ESW_VPORT_ADMIN_STATE_DOWN  = 0x0,
867         MLX5_ESW_VPORT_ADMIN_STATE_UP    = 0x1,
868         MLX5_ESW_VPORT_ADMIN_STATE_AUTO  = 0x2,
869 };
870
871 enum {
872         MLX5_L3_PROT_TYPE_IPV4          = 0,
873         MLX5_L3_PROT_TYPE_IPV6          = 1,
874 };
875
876 enum {
877         MLX5_L4_PROT_TYPE_TCP           = 0,
878         MLX5_L4_PROT_TYPE_UDP           = 1,
879 };
880
881 enum {
882         MLX5_HASH_FIELD_SEL_SRC_IP      = 1 << 0,
883         MLX5_HASH_FIELD_SEL_DST_IP      = 1 << 1,
884         MLX5_HASH_FIELD_SEL_L4_SPORT    = 1 << 2,
885         MLX5_HASH_FIELD_SEL_L4_DPORT    = 1 << 3,
886         MLX5_HASH_FIELD_SEL_IPSEC_SPI   = 1 << 4,
887 };
888
889 enum {
890         MLX5_MATCH_OUTER_HEADERS        = 1 << 0,
891         MLX5_MATCH_MISC_PARAMETERS      = 1 << 1,
892         MLX5_MATCH_INNER_HEADERS        = 1 << 2,
893
894 };
895
896 enum {
897         MLX5_FLOW_TABLE_TYPE_NIC_RCV    = 0,
898         MLX5_FLOW_TABLE_TYPE_ESWITCH    = 4,
899 };
900
901 enum {
902         MLX5_FLOW_CONTEXT_DEST_TYPE_VPORT       = 0,
903         MLX5_FLOW_CONTEXT_DEST_TYPE_FLOW_TABLE  = 1,
904         MLX5_FLOW_CONTEXT_DEST_TYPE_TIR         = 2,
905 };
906
907 enum mlx5_list_type {
908         MLX5_NVPRT_LIST_TYPE_UC   = 0x0,
909         MLX5_NVPRT_LIST_TYPE_MC   = 0x1,
910         MLX5_NVPRT_LIST_TYPE_VLAN = 0x2,
911 };
912
913 enum {
914         MLX5_RQC_RQ_TYPE_MEMORY_RQ_INLINE = 0x0,
915         MLX5_RQC_RQ_TYPE_MEMORY_RQ_RPM    = 0x1,
916 };
917
918 enum mlx5_wol_mode {
919         MLX5_WOL_DISABLE        = 0,
920         MLX5_WOL_SECURED_MAGIC  = 1 << 1,
921         MLX5_WOL_MAGIC          = 1 << 2,
922         MLX5_WOL_ARP            = 1 << 3,
923         MLX5_WOL_BROADCAST      = 1 << 4,
924         MLX5_WOL_MULTICAST      = 1 << 5,
925         MLX5_WOL_UNICAST        = 1 << 6,
926         MLX5_WOL_PHY_ACTIVITY   = 1 << 7,
927 };
928
929 /* MLX5 DEV CAPs */
930
931 /* TODO: EAT.ME */
932 enum mlx5_cap_mode {
933         HCA_CAP_OPMOD_GET_MAX   = 0,
934         HCA_CAP_OPMOD_GET_CUR   = 1,
935 };
936
937 enum mlx5_cap_type {
938         MLX5_CAP_GENERAL = 0,
939         MLX5_CAP_ETHERNET_OFFLOADS,
940         MLX5_CAP_ODP,
941         MLX5_CAP_ATOMIC,
942         MLX5_CAP_ROCE,
943         MLX5_CAP_IPOIB_OFFLOADS,
944         MLX5_CAP_EOIB_OFFLOADS,
945         MLX5_CAP_FLOW_TABLE,
946         MLX5_CAP_ESWITCH_FLOW_TABLE,
947         MLX5_CAP_ESWITCH,
948         MLX5_CAP_RESERVED,
949         MLX5_CAP_VECTOR_CALC,
950         MLX5_CAP_QOS,
951         /* NUM OF CAP Types */
952         MLX5_CAP_NUM
953 };
954
955 /* GET Dev Caps macros */
956 #define MLX5_CAP_GEN(mdev, cap) \
957         MLX5_GET(cmd_hca_cap, mdev->hca_caps_cur[MLX5_CAP_GENERAL], cap)
958
959 #define MLX5_CAP_GEN_MAX(mdev, cap) \
960         MLX5_GET(cmd_hca_cap, mdev->hca_caps_max[MLX5_CAP_GENERAL], cap)
961
962 #define MLX5_CAP_ETH(mdev, cap) \
963         MLX5_GET(per_protocol_networking_offload_caps,\
964                  mdev->hca_caps_cur[MLX5_CAP_ETHERNET_OFFLOADS], cap)
965
966 #define MLX5_CAP_ETH_MAX(mdev, cap) \
967         MLX5_GET(per_protocol_networking_offload_caps,\
968                  mdev->hca_caps_max[MLX5_CAP_ETHERNET_OFFLOADS], cap)
969
970 #define MLX5_CAP_ROCE(mdev, cap) \
971         MLX5_GET(roce_cap, mdev->hca_caps_cur[MLX5_CAP_ROCE], cap)
972
973 #define MLX5_CAP_ROCE_MAX(mdev, cap) \
974         MLX5_GET(roce_cap, mdev->hca_caps_max[MLX5_CAP_ROCE], cap)
975
976 #define MLX5_CAP_ATOMIC(mdev, cap) \
977         MLX5_GET(atomic_caps, mdev->hca_caps_cur[MLX5_CAP_ATOMIC], cap)
978
979 #define MLX5_CAP_ATOMIC_MAX(mdev, cap) \
980         MLX5_GET(atomic_caps, mdev->hca_caps_max[MLX5_CAP_ATOMIC], cap)
981
982 #define MLX5_CAP_FLOWTABLE(mdev, cap) \
983         MLX5_GET(flow_table_nic_cap, mdev->hca_caps_cur[MLX5_CAP_FLOW_TABLE], cap)
984
985 #define MLX5_CAP_FLOWTABLE_MAX(mdev, cap) \
986         MLX5_GET(flow_table_nic_cap, mdev->hca_caps_max[MLX5_CAP_FLOW_TABLE], cap)
987
988 #define MLX5_CAP_FLOWTABLE_NIC_RX(mdev, cap) \
989         MLX5_CAP_FLOWTABLE(mdev, flow_table_properties_nic_receive.cap)
990
991 #define MLX5_CAP_FLOWTABLE_NIC_RX_MAX(mdev, cap) \
992         MLX5_CAP_FLOWTABLE_MAX(mdev, flow_table_properties_nic_receive.cap)
993
994 #define MLX5_CAP_FLOWTABLE_SNIFFER_RX(mdev, cap) \
995         MLX5_CAP_FLOWTABLE(mdev, flow_table_properties_nic_receive_sniffer.cap)
996
997 #define MLX5_CAP_FLOWTABLE_SNIFFER_RX_MAX(mdev, cap) \
998         MLX5_CAP_FLOWTABLE_MAX(mdev, flow_table_properties_nic_receive_sniffer.cap)
999
1000 #define MLX5_CAP_FLOWTABLE_SNIFFER_TX(mdev, cap) \
1001         MLX5_CAP_FLOWTABLE(mdev, flow_table_properties_nic_transmit_sniffer.cap)
1002
1003 #define MLX5_CAP_FLOWTABLE_SNIFFER_TX_MAX(mdev, cap) \
1004         MLX5_CAP_FLOWTABLE_MAX(mdev, flow_table_properties_nic_transmit_sniffer.cap)
1005
1006 #define MLX5_CAP_ESW_FLOWTABLE(mdev, cap) \
1007         MLX5_GET(flow_table_eswitch_cap, \
1008                  mdev->hca_caps_cur[MLX5_CAP_ESWITCH_FLOW_TABLE], cap)
1009
1010 #define MLX5_CAP_ESW_FLOWTABLE_MAX(mdev, cap) \
1011         MLX5_GET(flow_table_eswitch_cap, \
1012                  mdev->hca_caps_max[MLX5_CAP_ESWITCH_FLOW_TABLE], cap)
1013
1014 #define MLX5_CAP_ESW_FLOWTABLE_FDB(mdev, cap) \
1015         MLX5_CAP_ESW_FLOWTABLE(mdev, flow_table_properties_nic_esw_fdb.cap)
1016
1017 #define MLX5_CAP_ESW_FLOWTABLE_FDB_MAX(mdev, cap) \
1018         MLX5_CAP_ESW_FLOWTABLE_MAX(mdev, flow_table_properties_nic_esw_fdb.cap)
1019
1020 #define MLX5_CAP_ESW_EGRESS_ACL(mdev, cap) \
1021         MLX5_CAP_ESW_FLOWTABLE(mdev, flow_table_properties_esw_acl_egress.cap)
1022
1023 #define MLX5_CAP_ESW_EGRESS_ACL_MAX(mdev, cap) \
1024         MLX5_CAP_ESW_FLOWTABLE_MAX(mdev, flow_table_properties_esw_acl_egress.cap)
1025
1026 #define MLX5_CAP_ESW_INGRESS_ACL(mdev, cap) \
1027         MLX5_CAP_ESW_FLOWTABLE(mdev, flow_table_properties_esw_acl_ingress.cap)
1028
1029 #define MLX5_CAP_ESW_INGRESS_ACL_MAX(mdev, cap) \
1030         MLX5_CAP_ESW_FLOWTABLE_MAX(mdev, flow_table_properties_esw_acl_ingress.cap)
1031
1032 #define MLX5_CAP_ESW(mdev, cap) \
1033         MLX5_GET(e_switch_cap, \
1034                  mdev->hca_caps_cur[MLX5_CAP_ESWITCH], cap)
1035
1036 #define MLX5_CAP_ESW_MAX(mdev, cap) \
1037         MLX5_GET(e_switch_cap, \
1038                  mdev->hca_caps_max[MLX5_CAP_ESWITCH], cap)
1039
1040 #define MLX5_CAP_ODP(mdev, cap)\
1041         MLX5_GET(odp_cap, mdev->hca_caps_cur[MLX5_CAP_ODP], cap)
1042
1043 #define MLX5_CAP_VECTOR_CALC(mdev, cap) \
1044         MLX5_GET(vector_calc_cap, \
1045                  mdev->hca_caps_cur[MLX5_CAP_VECTOR_CALC], cap)
1046
1047 #define MLX5_CAP_QOS(mdev, cap)\
1048         MLX5_GET(qos_cap, mdev->hca_caps_cur[MLX5_CAP_QOS], cap)
1049
1050 enum {
1051         MLX5_CMD_STAT_OK                        = 0x0,
1052         MLX5_CMD_STAT_INT_ERR                   = 0x1,
1053         MLX5_CMD_STAT_BAD_OP_ERR                = 0x2,
1054         MLX5_CMD_STAT_BAD_PARAM_ERR             = 0x3,
1055         MLX5_CMD_STAT_BAD_SYS_STATE_ERR         = 0x4,
1056         MLX5_CMD_STAT_BAD_RES_ERR               = 0x5,
1057         MLX5_CMD_STAT_RES_BUSY                  = 0x6,
1058         MLX5_CMD_STAT_LIM_ERR                   = 0x8,
1059         MLX5_CMD_STAT_BAD_RES_STATE_ERR         = 0x9,
1060         MLX5_CMD_STAT_IX_ERR                    = 0xa,
1061         MLX5_CMD_STAT_NO_RES_ERR                = 0xf,
1062         MLX5_CMD_STAT_BAD_INP_LEN_ERR           = 0x50,
1063         MLX5_CMD_STAT_BAD_OUTP_LEN_ERR          = 0x51,
1064         MLX5_CMD_STAT_BAD_QP_STATE_ERR          = 0x10,
1065         MLX5_CMD_STAT_BAD_PKT_ERR               = 0x30,
1066         MLX5_CMD_STAT_BAD_SIZE_OUTS_CQES_ERR    = 0x40,
1067 };
1068
1069 enum {
1070         MLX5_IEEE_802_3_COUNTERS_GROUP        = 0x0,
1071         MLX5_RFC_2863_COUNTERS_GROUP          = 0x1,
1072         MLX5_RFC_2819_COUNTERS_GROUP          = 0x2,
1073         MLX5_RFC_3635_COUNTERS_GROUP          = 0x3,
1074         MLX5_ETHERNET_EXTENDED_COUNTERS_GROUP = 0x5,
1075         MLX5_PER_PRIORITY_COUNTERS_GROUP      = 0x10,
1076         MLX5_PER_TRAFFIC_CLASS_COUNTERS_GROUP = 0x11,
1077         MLX5_PHYSICAL_LAYER_COUNTERS_GROUP    = 0x12,
1078         MLX5_INFINIBAND_PORT_COUNTERS_GROUP   = 0x20,
1079 };
1080
1081 enum {
1082         MLX5_PCIE_PERFORMANCE_COUNTERS_GROUP       = 0x0,
1083         MLX5_PCIE_TIMERS_AND_STATES_COUNTERS_GROUP = 0x2,
1084 };
1085
1086 static inline u16 mlx5_to_sw_pkey_sz(int pkey_sz)
1087 {
1088         if (pkey_sz > MLX5_MAX_LOG_PKEY_TABLE)
1089                 return 0;
1090         return MLX5_MIN_PKEY_TABLE_SIZE << pkey_sz;
1091 }
1092
1093 #define MLX5_BY_PASS_NUM_REGULAR_PRIOS 8
1094 #define MLX5_BY_PASS_NUM_DONT_TRAP_PRIOS 8
1095 #define MLX5_BY_PASS_NUM_MULTICAST_PRIOS 1
1096 #define MLX5_BY_PASS_NUM_PRIOS (MLX5_BY_PASS_NUM_REGULAR_PRIOS +\
1097                                 MLX5_BY_PASS_NUM_DONT_TRAP_PRIOS +\
1098                                 MLX5_BY_PASS_NUM_MULTICAST_PRIOS)
1099
1100 #endif /* MLX5_DEVICE_H */