drivers/phy/rockchip/phy-rockchip-typec.c

   1 /*
   2  * Copyright (C) Fuzhou Rockchip Electronics Co.Ltd
   3  * Author: Chris Zhong <zyw@rock-chips.com>
   4  *         Kever Yang <kever.yang@rock-chips.com>
   5  *
   6  * This software is licensed under the terms of the GNU General Public
   7  * License version 2, as published by the Free Software Foundation, and
   8  * may be copied, distributed, and modified under those terms.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * The ROCKCHIP Type-C PHY has two PLL clocks. The first PLL clock
  16  * is used for USB3, the second PLL clock is used for DP. This Type-C PHY has
  17  * 3 working modes: USB3 only mode, DP only mode, and USB3+DP mode.
  18  * At USB3 only mode, both PLL clocks need to be initialized, this allows the
  19  * PHY to switch mode between USB3 and USB3+DP, without disconnecting the USB
  20  * device.
  21  * In The DP only mode, only the DP PLL needs to be powered on, and the 4 lanes
  22  * are all used for DP.
  23  *
  24  * This driver gets extcon cable state and property, then decides which mode to
  25  * select:
  26  *
  27  * 1. USB3 only mode:
  28  *    EXTCON_USB or EXTCON_USB_HOST state is true, and
  29  *    EXTCON_PROP_USB_SS property is true.
  30  *    EXTCON_DISP_DP state is false.
  31  *
  32  * 2. DP only mode:
  33  *    EXTCON_DISP_DP state is true, and
  34  *    EXTCON_PROP_USB_SS property is false.
  35  *    If EXTCON_USB_HOST state is true, it is DP + USB2 mode, since the USB2 phy
  36  *    is a separate phy, so this case is still DP only mode.
  37  *
  38  * 3. USB3+DP mode:
  39  *    EXTCON_USB_HOST and EXTCON_DISP_DP are both true, and
  40  *    EXTCON_PROP_USB_SS property is true.
  41  *
  42  * This Type-C PHY driver supports normal and flip orientation. The orientation
  43  * is reported by the EXTCON_PROP_USB_TYPEC_POLARITY property: true is flip
  44  * orientation, false is normal orientation.
  45  *
  46  */
  47
  48 #include <linux/clk.h>
  49 #include <linux/clk-provider.h>
  50 #include <linux/delay.h>
  51 #include <linux/extcon.h>
  52 #include <linux/io.h>
  53 #include <linux/iopoll.h>
  54 #include <linux/kernel.h>
  55 #include <linux/module.h>
  56 #include <linux/mutex.h>
  57 #include <linux/of.h>
  58 #include <linux/of_address.h>
  59 #include <linux/of_platform.h>
  60 #include <linux/platform_device.h>
  61 #include <linux/regmap.h>
  62 #include <linux/reset.h>
  63
  64 #include <linux/mfd/syscon.h>
  65 #include <linux/phy/phy.h>
  66
  67 #define CMN_SSM_BANDGAP                 (0x21 << 2)
  68 #define CMN_SSM_BIAS                    (0x22 << 2)
  69 #define CMN_PLLSM0_PLLEN                (0x29 << 2)
  70 #define CMN_PLLSM0_PLLPRE               (0x2a << 2)
  71 #define CMN_PLLSM0_PLLVREF              (0x2b << 2)
  72 #define CMN_PLLSM0_PLLLOCK              (0x2c << 2)
  73 #define CMN_PLLSM1_PLLEN                (0x31 << 2)
  74 #define CMN_PLLSM1_PLLPRE               (0x32 << 2)
  75 #define CMN_PLLSM1_PLLVREF              (0x33 << 2)
  76 #define CMN_PLLSM1_PLLLOCK              (0x34 << 2)
  77 #define CMN_PLLSM1_USER_DEF_CTRL        (0x37 << 2)
  78 #define CMN_ICAL_OVRD                   (0xc1 << 2)
  79 #define CMN_PLL0_VCOCAL_OVRD            (0x83 << 2)
  80 #define CMN_PLL0_VCOCAL_INIT            (0x84 << 2)
  81 #define CMN_PLL0_VCOCAL_ITER            (0x85 << 2)
  82 #define CMN_PLL0_LOCK_REFCNT_START      (0x90 << 2)
  83 #define CMN_PLL0_LOCK_PLLCNT_START      (0x92 << 2)
  84 #define CMN_PLL0_LOCK_PLLCNT_THR        (0x93 << 2)
  85 #define CMN_PLL0_INTDIV                 (0x94 << 2)
  86 #define CMN_PLL0_FRACDIV                (0x95 << 2)
  87 #define CMN_PLL0_HIGH_THR               (0x96 << 2)
  88 #define CMN_PLL0_DSM_DIAG               (0x97 << 2)
  89 #define CMN_PLL0_SS_CTRL1               (0x98 << 2)
  90 #define CMN_PLL0_SS_CTRL2               (0x99 << 2)
  91 #define CMN_PLL1_VCOCAL_START           (0xa1 << 2)
  92 #define CMN_PLL1_VCOCAL_OVRD            (0xa3 << 2)
  93 #define CMN_PLL1_VCOCAL_INIT            (0xa4 << 2)
  94 #define CMN_PLL1_VCOCAL_ITER            (0xa5 << 2)
  95 #define CMN_PLL1_LOCK_REFCNT_START      (0xb0 << 2)
  96 #define CMN_PLL1_LOCK_PLLCNT_START      (0xb2 << 2)
  97 #define CMN_PLL1_LOCK_PLLCNT_THR        (0xb3 << 2)
  98 #define CMN_PLL1_INTDIV                 (0xb4 << 2)
  99 #define CMN_PLL1_FRACDIV                (0xb5 << 2)
 100 #define CMN_PLL1_HIGH_THR               (0xb6 << 2)
 101 #define CMN_PLL1_DSM_DIAG               (0xb7 << 2)
 102 #define CMN_PLL1_SS_CTRL1               (0xb8 << 2)
 103 #define CMN_PLL1_SS_CTRL2               (0xb9 << 2)
 104 #define CMN_RXCAL_OVRD                  (0xd1 << 2)
 105
 106 #define CMN_TXPUCAL_CTRL                (0xe0 << 2)
 107 #define CMN_TXPUCAL_OVRD                (0xe1 << 2)
 108 #define CMN_TXPDCAL_CTRL                (0xf0 << 2)
 109 #define CMN_TXPDCAL_OVRD                (0xf1 << 2)
 110
 111 /* For CMN_TXPUCAL_CTRL, CMN_TXPDCAL_CTRL */
 112 #define CMN_TXPXCAL_START               BIT(15)
 113 #define CMN_TXPXCAL_DONE                BIT(14)
 114 #define CMN_TXPXCAL_NO_RESPONSE         BIT(13)
 115 #define CMN_TXPXCAL_CURRENT_RESPONSE    BIT(12)
 116
 117 #define CMN_TXPU_ADJ_CTRL               (0x108 << 2)
 118 #define CMN_TXPD_ADJ_CTRL               (0x10c << 2)
 119
 120 /*
 121  * For CMN_TXPUCAL_CTRL, CMN_TXPDCAL_CTRL,
 122  *     CMN_TXPU_ADJ_CTRL, CMN_TXPDCAL_CTRL
 123  *
 124  * NOTE: some of these registers are documented to be 2's complement
 125  * signed numbers, but then documented to be always positive.  Weird.
 126  * In such a case, using CMN_CALIB_CODE_POS() avoids the unnecessary
 127  * sign extension.
 128  */
 129 #define CMN_CALIB_CODE_WIDTH    7
 130 #define CMN_CALIB_CODE_OFFSET   0
 131 #define CMN_CALIB_CODE_MASK     GENMASK(CMN_CALIB_CODE_WIDTH, 0)
 132 #define CMN_CALIB_CODE(x)       \
 133         sign_extend32((x) >> CMN_CALIB_CODE_OFFSET, CMN_CALIB_CODE_WIDTH)
 134
 135 #define CMN_CALIB_CODE_POS_MASK GENMASK(CMN_CALIB_CODE_WIDTH - 1, 0)
 136 #define CMN_CALIB_CODE_POS(x)   \
 137         (((x) >> CMN_CALIB_CODE_OFFSET) & CMN_CALIB_CODE_POS_MASK)
 138
 139 #define CMN_DIAG_PLL0_FBH_OVRD          (0x1c0 << 2)
 140 #define CMN_DIAG_PLL0_FBL_OVRD          (0x1c1 << 2)
 141 #define CMN_DIAG_PLL0_OVRD              (0x1c2 << 2)
 142 #define CMN_DIAG_PLL0_V2I_TUNE          (0x1c5 << 2)
 143 #define CMN_DIAG_PLL0_CP_TUNE           (0x1c6 << 2)
 144 #define CMN_DIAG_PLL0_LF_PROG           (0x1c7 << 2)
 145 #define CMN_DIAG_PLL1_FBH_OVRD          (0x1d0 << 2)
 146 #define CMN_DIAG_PLL1_FBL_OVRD          (0x1d1 << 2)
 147 #define CMN_DIAG_PLL1_OVRD              (0x1d2 << 2)
 148 #define CMN_DIAG_PLL1_V2I_TUNE          (0x1d5 << 2)
 149 #define CMN_DIAG_PLL1_CP_TUNE           (0x1d6 << 2)
 150 #define CMN_DIAG_PLL1_LF_PROG           (0x1d7 << 2)
 151 #define CMN_DIAG_PLL1_PTATIS_TUNE1      (0x1d8 << 2)
 152 #define CMN_DIAG_PLL1_PTATIS_TUNE2      (0x1d9 << 2)
 153 #define CMN_DIAG_PLL1_INCLK_CTRL        (0x1da << 2)
 154 #define CMN_DIAG_HSCLK_SEL              (0x1e0 << 2)
 155
 156 #define XCVR_PSM_RCTRL(n)               ((0x4001 | ((n) << 9)) << 2)
 157 #define XCVR_PSM_CAL_TMR(n)             ((0x4002 | ((n) << 9)) << 2)
 158 #define XCVR_PSM_A0IN_TMR(n)            ((0x4003 | ((n) << 9)) << 2)
 159 #define TX_TXCC_CAL_SCLR_MULT(n)        ((0x4047 | ((n) << 9)) << 2)
 160 #define TX_TXCC_CPOST_MULT_00(n)        ((0x404c | ((n) << 9)) << 2)
 161 #define TX_TXCC_CPOST_MULT_01(n)        ((0x404d | ((n) << 9)) << 2)
 162 #define TX_TXCC_CPOST_MULT_10(n)        ((0x404e | ((n) << 9)) << 2)
 163 #define TX_TXCC_CPOST_MULT_11(n)        ((0x404f | ((n) << 9)) << 2)
 164 #define TX_TXCC_MGNFS_MULT_000(n)       ((0x4050 | ((n) << 9)) << 2)
 165 #define TX_TXCC_MGNFS_MULT_001(n)       ((0x4051 | ((n) << 9)) << 2)
 166 #define TX_TXCC_MGNFS_MULT_010(n)       ((0x4052 | ((n) << 9)) << 2)
 167 #define TX_TXCC_MGNFS_MULT_011(n)       ((0x4053 | ((n) << 9)) << 2)
 168 #define TX_TXCC_MGNFS_MULT_100(n)       ((0x4054 | ((n) << 9)) << 2)
 169 #define TX_TXCC_MGNFS_MULT_101(n)       ((0x4055 | ((n) << 9)) << 2)
 170 #define TX_TXCC_MGNFS_MULT_110(n)       ((0x4056 | ((n) << 9)) << 2)
 171 #define TX_TXCC_MGNFS_MULT_111(n)       ((0x4057 | ((n) << 9)) << 2)
 172 #define TX_TXCC_MGNLS_MULT_000(n)       ((0x4058 | ((n) << 9)) << 2)
 173 #define TX_TXCC_MGNLS_MULT_001(n)       ((0x4059 | ((n) << 9)) << 2)
 174 #define TX_TXCC_MGNLS_MULT_010(n)       ((0x405a | ((n) << 9)) << 2)
 175 #define TX_TXCC_MGNLS_MULT_011(n)       ((0x405b | ((n) << 9)) << 2)
 176 #define TX_TXCC_MGNLS_MULT_100(n)       ((0x405c | ((n) << 9)) << 2)
 177 #define TX_TXCC_MGNLS_MULT_101(n)       ((0x405d | ((n) << 9)) << 2)
 178 #define TX_TXCC_MGNLS_MULT_110(n)       ((0x405e | ((n) << 9)) << 2)
 179 #define TX_TXCC_MGNLS_MULT_111(n)       ((0x405f | ((n) << 9)) << 2)
 180
 181 #define XCVR_DIAG_PLLDRC_CTRL(n)        ((0x40e0 | ((n) << 9)) << 2)
 182 #define XCVR_DIAG_BIDI_CTRL(n)          ((0x40e8 | ((n) << 9)) << 2)
 183 #define XCVR_DIAG_LANE_FCM_EN_MGN(n)    ((0x40f2 | ((n) << 9)) << 2)
 184 #define TX_PSC_A0(n)                    ((0x4100 | ((n) << 9)) << 2)
 185 #define TX_PSC_A1(n)                    ((0x4101 | ((n) << 9)) << 2)
 186 #define TX_PSC_A2(n)                    ((0x4102 | ((n) << 9)) << 2)
 187 #define TX_PSC_A3(n)                    ((0x4103 | ((n) << 9)) << 2)
 188 #define TX_RCVDET_CTRL(n)               ((0x4120 | ((n) << 9)) << 2)
 189 #define TX_RCVDET_EN_TMR(n)             ((0x4122 | ((n) << 9)) << 2)
 190 #define TX_RCVDET_ST_TMR(n)             ((0x4123 | ((n) << 9)) << 2)
 191 #define TX_DIAG_TX_DRV(n)               ((0x41e1 | ((n) << 9)) << 2)
 192 #define TX_DIAG_BGREF_PREDRV_DELAY      (0x41e7 << 2)
 193
 194 /* Use this for "n" in macros like "_MULT_XXX" to target the aux channel */
 195 #define AUX_CH_LANE                     8
 196
 197 #define TX_ANA_CTRL_REG_1               (0x5020 << 2)
 198
 199 #define TXDA_DP_AUX_EN                  BIT(15)
 200 #define AUXDA_SE_EN                     BIT(14)
 201 #define TXDA_CAL_LATCH_EN               BIT(13)
 202 #define AUXDA_POLARITY                  BIT(12)
 203 #define TXDA_DRV_POWER_ISOLATION_EN     BIT(11)
 204 #define TXDA_DRV_POWER_EN_PH_2_N        BIT(10)
 205 #define TXDA_DRV_POWER_EN_PH_1_N        BIT(9)
 206 #define TXDA_BGREF_EN                   BIT(8)
 207 #define TXDA_DRV_LDO_EN                 BIT(7)
 208 #define TXDA_DECAP_EN_DEL               BIT(6)
 209 #define TXDA_DECAP_EN                   BIT(5)
 210 #define TXDA_UPHY_SUPPLY_EN_DEL         BIT(4)
 211 #define TXDA_UPHY_SUPPLY_EN             BIT(3)
 212 #define TXDA_LOW_LEAKAGE_EN             BIT(2)
 213 #define TXDA_DRV_IDLE_LOWI_EN           BIT(1)
 214 #define TXDA_DRV_CMN_MODE_EN            BIT(0)
 215
 216 #define TX_ANA_CTRL_REG_2               (0x5021 << 2)
 217
 218 #define AUXDA_DEBOUNCING_CLK            BIT(15)
 219 #define TXDA_LPBK_RECOVERED_CLK_EN      BIT(14)
 220 #define TXDA_LPBK_ISI_GEN_EN            BIT(13)
 221 #define TXDA_LPBK_SERIAL_EN             BIT(12)
 222 #define TXDA_LPBK_LINE_EN               BIT(11)
 223 #define TXDA_DRV_LDO_REDC_SINKIQ        BIT(10)
 224 #define XCVR_DECAP_EN_DEL               BIT(9)
 225 #define XCVR_DECAP_EN                   BIT(8)
 226 #define TXDA_MPHY_ENABLE_HS_NT          BIT(7)
 227 #define TXDA_MPHY_SA_MODE               BIT(6)
 228 #define TXDA_DRV_LDO_RBYR_FB_EN         BIT(5)
 229 #define TXDA_DRV_RST_PULL_DOWN          BIT(4)
 230 #define TXDA_DRV_LDO_BG_FB_EN           BIT(3)
 231 #define TXDA_DRV_LDO_BG_REF_EN          BIT(2)
 232 #define TXDA_DRV_PREDRV_EN_DEL          BIT(1)
 233 #define TXDA_DRV_PREDRV_EN              BIT(0)
 234
 235 #define TXDA_COEFF_CALC_CTRL            (0x5022 << 2)
 236
 237 #define TX_HIGH_Z                       BIT(6)
 238 #define TX_VMARGIN_OFFSET               3
 239 #define TX_VMARGIN_MASK                 0x7
 240 #define LOW_POWER_SWING_EN              BIT(2)
 241 #define TX_FCM_DRV_MAIN_EN              BIT(1)
 242 #define TX_FCM_FULL_MARGIN              BIT(0)
 243
 244 #define TX_DIG_CTRL_REG_2               (0x5024 << 2)
 245
 246 #define TX_HIGH_Z_TM_EN                 BIT(15)
 247 #define TX_RESCAL_CODE_OFFSET           0
 248 #define TX_RESCAL_CODE_MASK             0x3f
 249
 250 #define TXDA_CYA_AUXDA_CYA              (0x5025 << 2)
 251 #define TX_ANA_CTRL_REG_3               (0x5026 << 2)
 252 #define TX_ANA_CTRL_REG_4               (0x5027 << 2)
 253 #define TX_ANA_CTRL_REG_5               (0x5029 << 2)
 254
 255 #define RX_PSC_A0(n)                    ((0x8000 | ((n) << 9)) << 2)
 256 #define RX_PSC_A1(n)                    ((0x8001 | ((n) << 9)) << 2)
 257 #define RX_PSC_A2(n)                    ((0x8002 | ((n) << 9)) << 2)
 258 #define RX_PSC_A3(n)                    ((0x8003 | ((n) << 9)) << 2)
 259 #define RX_PSC_CAL(n)                   ((0x8006 | ((n) << 9)) << 2)
 260 #define RX_PSC_RDY(n)                   ((0x8007 | ((n) << 9)) << 2)
 261 #define RX_IQPI_ILL_CAL_OVRD            (0x8023 << 2)
 262 #define RX_EPI_ILL_CAL_OVRD             (0x8033 << 2)
 263 #define RX_SDCAL0_OVRD                  (0x8041 << 2)
 264 #define RX_SDCAL1_OVRD                  (0x8049 << 2)
 265 #define RX_SLC_INIT                     (0x806d << 2)
 266 #define RX_SLC_RUN                      (0x806e << 2)
 267 #define RX_CDRLF_CNFG2                  (0x8081 << 2)
 268 #define RX_SIGDET_HL_FILT_TMR(n)        ((0x8090 | ((n) << 9)) << 2)
 269 #define RX_SLC_IOP0_OVRD                (0x8101 << 2)
 270 #define RX_SLC_IOP1_OVRD                (0x8105 << 2)
 271 #define RX_SLC_QOP0_OVRD                (0x8109 << 2)
 272 #define RX_SLC_QOP1_OVRD                (0x810d << 2)
 273 #define RX_SLC_EOP0_OVRD                (0x8111 << 2)
 274 #define RX_SLC_EOP1_OVRD                (0x8115 << 2)
 275 #define RX_SLC_ION0_OVRD                (0x8119 << 2)
 276 #define RX_SLC_ION1_OVRD                (0x811d << 2)
 277 #define RX_SLC_QON0_OVRD                (0x8121 << 2)
 278 #define RX_SLC_QON1_OVRD                (0x8125 << 2)
 279 #define RX_SLC_EON0_OVRD                (0x8129 << 2)
 280 #define RX_SLC_EON1_OVRD                (0x812d << 2)
 281 #define RX_SLC_IEP0_OVRD                (0x8131 << 2)
 282 #define RX_SLC_IEP1_OVRD                (0x8135 << 2)
 283 #define RX_SLC_QEP0_OVRD                (0x8139 << 2)
 284 #define RX_SLC_QEP1_OVRD                (0x813d << 2)
 285 #define RX_SLC_EEP0_OVRD                (0x8141 << 2)
 286 #define RX_SLC_EEP1_OVRD                (0x8145 << 2)
 287 #define RX_SLC_IEN0_OVRD                (0x8149 << 2)
 288 #define RX_SLC_IEN1_OVRD                (0x814d << 2)
 289 #define RX_SLC_QEN0_OVRD                (0x8151 << 2)
 290 #define RX_SLC_QEN1_OVRD                (0x8155 << 2)
 291 #define RX_SLC_EEN0_OVRD                (0x8159 << 2)
 292 #define RX_SLC_EEN1_OVRD                (0x815d << 2)
 293 #define RX_REE_CTRL_DATA_MASK(n)        ((0x81bb | ((n) << 9)) << 2)
 294 #define RX_DIAG_SIGDET_TUNE(n)          ((0x81dc | ((n) << 9)) << 2)
 295 #define RX_DIAG_SC2C_DELAY              (0x81e1 << 2)
 296
 297 #define PMA_LANE_CFG                    (0xc000 << 2)
 298 #define PIPE_CMN_CTRL1                  (0xc001 << 2)
 299 #define PIPE_CMN_CTRL2                  (0xc002 << 2)
 300 #define PIPE_COM_LOCK_CFG1              (0xc003 << 2)
 301 #define PIPE_COM_LOCK_CFG2              (0xc004 << 2)
 302 #define PIPE_RCV_DET_INH                (0xc005 << 2)
 303 #define DP_MODE_CTL                     (0xc008 << 2)
 304 #define DP_CLK_CTL                      (0xc009 << 2)
 305 #define STS                             (0xc00F << 2)
 306 #define PHY_ISO_CMN_CTRL                (0xc010 << 2)
 307 #define PHY_DP_TX_CTL                   (0xc408 << 2)
 308 #define PMA_CMN_CTRL1                   (0xc800 << 2)
 309 #define PHY_PMA_ISO_CMN_CTRL            (0xc810 << 2)
 310 #define PHY_ISOLATION_CTRL              (0xc81f << 2)
 311 #define PHY_PMA_ISO_XCVR_CTRL(n)        ((0xcc11 | ((n) << 6)) << 2)
 312 #define PHY_PMA_ISO_LINK_MODE(n)        ((0xcc12 | ((n) << 6)) << 2)
 313 #define PHY_PMA_ISO_PWRST_CTRL(n)       ((0xcc13 | ((n) << 6)) << 2)
 314 #define PHY_PMA_ISO_TX_DATA_LO(n)       ((0xcc14 | ((n) << 6)) << 2)
 315 #define PHY_PMA_ISO_TX_DATA_HI(n)       ((0xcc15 | ((n) << 6)) << 2)
 316 #define PHY_PMA_ISO_RX_DATA_LO(n)       ((0xcc16 | ((n) << 6)) << 2)
 317 #define PHY_PMA_ISO_RX_DATA_HI(n)       ((0xcc17 | ((n) << 6)) << 2)
 318 #define TX_BIST_CTRL(n)                 ((0x4140 | ((n) << 9)) << 2)
 319 #define TX_BIST_UDDWR(n)                ((0x4141 | ((n) << 9)) << 2)
 320
 321 /*
 322  * Selects which PLL clock will be driven on the analog high speed
 323  * clock 0: PLL 0 div 1
 324  * clock 1: PLL 1 div 2
 325  */
 326 #define CLK_PLL_CONFIG                  0X30
 327 #define CLK_PLL_MASK                    0x33
 328
 329 #define CMN_READY                       BIT(0)
 330
 331 #define DP_PLL_CLOCK_ENABLE             BIT(2)
 332 #define DP_PLL_ENABLE                   BIT(0)
 333 #define DP_PLL_DATA_RATE_RBR            ((2 << 12) | (4 << 8))
 334 #define DP_PLL_DATA_RATE_HBR            ((2 << 12) | (4 << 8))
 335 #define DP_PLL_DATA_RATE_HBR2           ((1 << 12) | (2 << 8))
 336
 337 #define DP_MODE_A0                      BIT(4)
 338 #define DP_MODE_A2                      BIT(6)
 339 #define DP_MODE_ENTER_A0                0xc101
 340 #define DP_MODE_ENTER_A2                0xc104
 341
 342 #define PHY_MODE_SET_TIMEOUT            100000
 343
 344 #define PIN_ASSIGN_C_E                  0x51d9
 345 #define PIN_ASSIGN_D_F                  0x5100
 346
 347 #define MODE_DISCONNECT                 0
 348 #define MODE_UFP_USB                    BIT(0)
 349 #define MODE_DFP_USB                    BIT(1)
 350 #define MODE_DFP_DP                     BIT(2)
 351
 352 struct usb3phy_reg {
 353         u32 offset;
 354         u32 enable_bit;
 355         u32 write_enable;
 356 };
 357
 358 struct rockchip_usb3phy_port_cfg {
 359         struct usb3phy_reg typec_conn_dir;
 360         struct usb3phy_reg usb3tousb2_en;
 361         struct usb3phy_reg external_psm;
 362         struct usb3phy_reg pipe_status;
 363 };
 364
 365 struct rockchip_typec_phy {
 366         struct device *dev;
 367         void __iomem *base;
 368         struct extcon_dev *extcon;
 369         struct regmap *grf_regs;
 370         struct clk *clk_core;
 371         struct clk *clk_ref;
 372         struct reset_control *uphy_rst;
 373         struct reset_control *pipe_rst;
 374         struct reset_control *tcphy_rst;
 375         struct rockchip_usb3phy_port_cfg port_cfgs;
 376         /* mutex to protect access to individual PHYs */
 377         struct mutex lock;
 378
 379         bool flip;
 380         u8 mode;
 381 };
 382
 383 struct phy_reg {
 384         u16 value;
 385         u32 addr;
 386 };
 387
 388 struct phy_reg usb3_pll_cfg[] = {
 389         { 0xf0,         CMN_PLL0_VCOCAL_INIT },
 390         { 0x18,         CMN_PLL0_VCOCAL_ITER },
 391         { 0xd0,         CMN_PLL0_INTDIV },
 392         { 0x4a4a,       CMN_PLL0_FRACDIV },
 393         { 0x34,         CMN_PLL0_HIGH_THR },
 394         { 0x1ee,        CMN_PLL0_SS_CTRL1 },
 395         { 0x7f03,       CMN_PLL0_SS_CTRL2 },
 396         { 0x20,         CMN_PLL0_DSM_DIAG },
 397         { 0,            CMN_DIAG_PLL0_OVRD },
 398         { 0,            CMN_DIAG_PLL0_FBH_OVRD },
 399         { 0,            CMN_DIAG_PLL0_FBL_OVRD },
 400         { 0x7,          CMN_DIAG_PLL0_V2I_TUNE },
 401         { 0x45,         CMN_DIAG_PLL0_CP_TUNE },
 402         { 0x8,          CMN_DIAG_PLL0_LF_PROG },
 403 };
 404
 405 struct phy_reg dp_pll_cfg[] = {
 406         { 0xf0,         CMN_PLL1_VCOCAL_INIT },
 407         { 0x18,         CMN_PLL1_VCOCAL_ITER },
 408         { 0x30b9,       CMN_PLL1_VCOCAL_START },
 409         { 0x21c,        CMN_PLL1_INTDIV },
 410         { 0,            CMN_PLL1_FRACDIV },
 411         { 0x5,          CMN_PLL1_HIGH_THR },
 412         { 0x35,         CMN_PLL1_SS_CTRL1 },
 413         { 0x7f1e,       CMN_PLL1_SS_CTRL2 },
 414         { 0x20,         CMN_PLL1_DSM_DIAG },
 415         { 0,            CMN_PLLSM1_USER_DEF_CTRL },
 416         { 0,            CMN_DIAG_PLL1_OVRD },
 417         { 0,            CMN_DIAG_PLL1_FBH_OVRD },
 418         { 0,            CMN_DIAG_PLL1_FBL_OVRD },
 419         { 0x6,          CMN_DIAG_PLL1_V2I_TUNE },
 420         { 0x45,         CMN_DIAG_PLL1_CP_TUNE },
 421         { 0x8,          CMN_DIAG_PLL1_LF_PROG },
 422         { 0x100,        CMN_DIAG_PLL1_PTATIS_TUNE1 },
 423         { 0x7,          CMN_DIAG_PLL1_PTATIS_TUNE2 },
 424         { 0x4,          CMN_DIAG_PLL1_INCLK_CTRL },
 425 };
 426
 427 static void tcphy_cfg_24m(struct rockchip_typec_phy *tcphy)
 428 {
 429         u32 i, rdata;
 430
 431         /*
 432          * cmn_ref_clk_sel = 3, select the 24Mhz for clk parent
 433          * cmn_psm_clk_dig_div = 2, set the clk division to 2
 434          */
 435         writel(0x830, tcphy->base + PMA_CMN_CTRL1);
 436         for (i = 0; i < 4; i++) {
 437                 /*
 438                  * The following PHY configuration assumes a 24 MHz reference
 439                  * clock.
 440                  */
 441                 writel(0x90, tcphy->base + XCVR_DIAG_LANE_FCM_EN_MGN(i));
 442                 writel(0x960, tcphy->base + TX_RCVDET_EN_TMR(i));
 443                 writel(0x30, tcphy->base + TX_RCVDET_ST_TMR(i));
 444         }
 445
 446         rdata = readl(tcphy->base + CMN_DIAG_HSCLK_SEL);
 447         rdata &= ~CLK_PLL_MASK;
 448         rdata |= CLK_PLL_CONFIG;
 449         writel(rdata, tcphy->base + CMN_DIAG_HSCLK_SEL);
 450 }
 451
 452 static void tcphy_cfg_usb3_pll(struct rockchip_typec_phy *tcphy)
 453 {
 454         u32 i;
 455
 456         /* load the configuration of PLL0 */
 457         for (i = 0; i < ARRAY_SIZE(usb3_pll_cfg); i++)
 458                 writel(usb3_pll_cfg[i].value,
 459                        tcphy->base + usb3_pll_cfg[i].addr);
 460 }
 461
 462 static void tcphy_cfg_dp_pll(struct rockchip_typec_phy *tcphy)
 463 {
 464         u32 i;
 465
 466         /* set the default mode to RBR */
 467         writel(DP_PLL_CLOCK_ENABLE | DP_PLL_ENABLE | DP_PLL_DATA_RATE_RBR,
 468                tcphy->base + DP_CLK_CTL);
 469
 470         /* load the configuration of PLL1 */
 471         for (i = 0; i < ARRAY_SIZE(dp_pll_cfg); i++)
 472                 writel(dp_pll_cfg[i].value, tcphy->base + dp_pll_cfg[i].addr);
 473 }
 474
 475 static void tcphy_tx_usb3_cfg_lane(struct rockchip_typec_phy *tcphy, u32 lane)
 476 {
 477         writel(0x7799, tcphy->base + TX_PSC_A0(lane));
 478         writel(0x7798, tcphy->base + TX_PSC_A1(lane));
 479         writel(0x5098, tcphy->base + TX_PSC_A2(lane));
 480         writel(0x5098, tcphy->base + TX_PSC_A3(lane));
 481         writel(0, tcphy->base + TX_TXCC_MGNFS_MULT_000(lane));
 482         writel(0xbf, tcphy->base + XCVR_DIAG_BIDI_CTRL(lane));
 483 }
 484
 485 static void tcphy_rx_usb3_cfg_lane(struct rockchip_typec_phy *tcphy, u32 lane)
 486 {
 487         writel(0xa6fd, tcphy->base + RX_PSC_A0(lane));
 488         writel(0xa6fd, tcphy->base + RX_PSC_A1(lane));
 489         writel(0xa410, tcphy->base + RX_PSC_A2(lane));
 490         writel(0x2410, tcphy->base + RX_PSC_A3(lane));
 491         writel(0x23ff, tcphy->base + RX_PSC_CAL(lane));
 492         writel(0x13, tcphy->base + RX_SIGDET_HL_FILT_TMR(lane));
 493         writel(0x03e7, tcphy->base + RX_REE_CTRL_DATA_MASK(lane));
 494         writel(0x1004, tcphy->base + RX_DIAG_SIGDET_TUNE(lane));
 495         writel(0x2010, tcphy->base + RX_PSC_RDY(lane));
 496         writel(0xfb, tcphy->base + XCVR_DIAG_BIDI_CTRL(lane));
 497 }
 498
 499 static void tcphy_dp_cfg_lane(struct rockchip_typec_phy *tcphy, u32 lane)
 500 {
 501         u16 rdata;
 502
 503         writel(0xbefc, tcphy->base + XCVR_PSM_RCTRL(lane));
 504         writel(0x6799, tcphy->base + TX_PSC_A0(lane));
 505         writel(0x6798, tcphy->base + TX_PSC_A1(lane));
 506         writel(0x98, tcphy->base + TX_PSC_A2(lane));
 507         writel(0x98, tcphy->base + TX_PSC_A3(lane));
 508
 509         writel(0, tcphy->base + TX_TXCC_MGNFS_MULT_000(lane));
 510         writel(0, tcphy->base + TX_TXCC_MGNFS_MULT_001(lane));
 511         writel(0, tcphy->base + TX_TXCC_MGNFS_MULT_010(lane));
 512         writel(0, tcphy->base + TX_TXCC_MGNFS_MULT_011(lane));
 513         writel(0, tcphy->base + TX_TXCC_MGNFS_MULT_100(lane));
 514         writel(0, tcphy->base + TX_TXCC_MGNFS_MULT_101(lane));
 515         writel(0, tcphy->base + TX_TXCC_MGNFS_MULT_110(lane));
 516         writel(0, tcphy->base + TX_TXCC_MGNFS_MULT_111(lane));
 517         writel(0, tcphy->base + TX_TXCC_CPOST_MULT_10(lane));
 518         writel(0, tcphy->base + TX_TXCC_CPOST_MULT_01(lane));
 519         writel(0, tcphy->base + TX_TXCC_CPOST_MULT_00(lane));
 520         writel(0, tcphy->base + TX_TXCC_CPOST_MULT_11(lane));
 521
 522         writel(0x128, tcphy->base + TX_TXCC_CAL_SCLR_MULT(lane));
 523         writel(0x400, tcphy->base + TX_DIAG_TX_DRV(lane));
 524
 525         rdata = readl(tcphy->base + XCVR_DIAG_PLLDRC_CTRL(lane));
 526         rdata = (rdata & 0x8fff) | 0x6000;
 527         writel(rdata, tcphy->base + XCVR_DIAG_PLLDRC_CTRL(lane));
 528 }
 529
 530 static inline int property_enable(struct rockchip_typec_phy *tcphy,
 531                                   const struct usb3phy_reg *reg, bool en)
 532 {
 533         u32 mask = 1 << reg->write_enable;
 534         u32 val = en << reg->enable_bit;
 535
 536         return regmap_write(tcphy->grf_regs, reg->offset, val | mask);
 537 }
 538
 539 static void tcphy_dp_aux_set_flip(struct rockchip_typec_phy *tcphy)
 540 {
 541         u16 tx_ana_ctrl_reg_1;
 542
 543         /*
 544          * Select the polarity of the xcvr:
 545          * 1, Reverses the polarity (If TYPEC, Pulls ups aux_p and pull
 546          * down aux_m)
 547          * 0, Normal polarity (if TYPEC, pulls up aux_m and pulls down
 548          * aux_p)
 549          */
 550         tx_ana_ctrl_reg_1 = readl(tcphy->base + TX_ANA_CTRL_REG_1);
 551         if (!tcphy->flip)
 552                 tx_ana_ctrl_reg_1 |= AUXDA_POLARITY;
 553         else
 554                 tx_ana_ctrl_reg_1 &= ~AUXDA_POLARITY;
 555         writel(tx_ana_ctrl_reg_1, tcphy->base + TX_ANA_CTRL_REG_1);
 556 }
 557
 558 static void tcphy_dp_aux_calibration(struct rockchip_typec_phy *tcphy)
 559 {
 560         u16 val;
 561         u16 tx_ana_ctrl_reg_1;
 562         u16 tx_ana_ctrl_reg_2;
 563         s32 pu_calib_code, pd_calib_code;
 564         s32 pu_adj, pd_adj;
 565         u16 calib;
 566
 567         /*
 568          * Calculate calibration code as per docs: use an average of the
 569          * pull down and pull up.  Then add in adjustments.
 570          */
 571         val = readl(tcphy->base + CMN_TXPUCAL_CTRL);
 572         pu_calib_code = CMN_CALIB_CODE_POS(val);
 573         val = readl(tcphy->base + CMN_TXPDCAL_CTRL);
 574         pd_calib_code = CMN_CALIB_CODE_POS(val);
 575         val = readl(tcphy->base + CMN_TXPU_ADJ_CTRL);
 576         pu_adj = CMN_CALIB_CODE(val);
 577         val = readl(tcphy->base + CMN_TXPD_ADJ_CTRL);
 578         pd_adj = CMN_CALIB_CODE(val);
 579         calib = (pu_calib_code + pd_calib_code) / 2 + pu_adj + pd_adj;
 580
 581         /* disable txda_cal_latch_en for rewrite the calibration values */
 582         tx_ana_ctrl_reg_1 = readl(tcphy->base + TX_ANA_CTRL_REG_1);
 583         tx_ana_ctrl_reg_1 &= ~TXDA_CAL_LATCH_EN;
 584         writel(tx_ana_ctrl_reg_1, tcphy->base + TX_ANA_CTRL_REG_1);
 585
 586         /* write the calibration, then delay 10 ms as sample in docs */
 587         val = readl(tcphy->base + TX_DIG_CTRL_REG_2);
 588         val &= ~(TX_RESCAL_CODE_MASK << TX_RESCAL_CODE_OFFSET);
 589         val |= calib << TX_RESCAL_CODE_OFFSET;
 590         writel(val, tcphy->base + TX_DIG_CTRL_REG_2);
 591         usleep_range(10000, 10050);
 592
 593         /*
 594          * Enable signal for latch that sample and holds calibration values.
 595          * Activate this signal for 1 clock cycle to sample new calibration
 596          * values.
 597          */
 598         tx_ana_ctrl_reg_1 |= TXDA_CAL_LATCH_EN;
 599         writel(tx_ana_ctrl_reg_1, tcphy->base + TX_ANA_CTRL_REG_1);
 600         usleep_range(150, 200);
 601
 602         /* set TX Voltage Level and TX Deemphasis to 0 */
 603         writel(0, tcphy->base + PHY_DP_TX_CTL);
 604
 605         /* re-enable decap */
 606         tx_ana_ctrl_reg_2 = XCVR_DECAP_EN;
 607         writel(tx_ana_ctrl_reg_2, tcphy->base + TX_ANA_CTRL_REG_2);
 608         udelay(1);
 609         tx_ana_ctrl_reg_2 |= XCVR_DECAP_EN_DEL;
 610         writel(tx_ana_ctrl_reg_2, tcphy->base + TX_ANA_CTRL_REG_2);
 611
 612         writel(0, tcphy->base + TX_ANA_CTRL_REG_3);
 613
 614         tx_ana_ctrl_reg_1 |= TXDA_UPHY_SUPPLY_EN;
 615         writel(tx_ana_ctrl_reg_1, tcphy->base + TX_ANA_CTRL_REG_1);
 616         udelay(1);
 617         tx_ana_ctrl_reg_1 |= TXDA_UPHY_SUPPLY_EN_DEL;
 618         writel(tx_ana_ctrl_reg_1, tcphy->base + TX_ANA_CTRL_REG_1);
 619
 620         writel(0, tcphy->base + TX_ANA_CTRL_REG_5);
 621
 622         /*
 623          * Programs txda_drv_ldo_prog[15:0], Sets driver LDO
 624          * voltage 16'h1001 for DP-AUX-TX and RX
 625          */
 626         writel(0x1001, tcphy->base + TX_ANA_CTRL_REG_4);
 627
 628         /* re-enables Bandgap reference for LDO */
 629         tx_ana_ctrl_reg_1 |= TXDA_DRV_LDO_EN;
 630         writel(tx_ana_ctrl_reg_1, tcphy->base + TX_ANA_CTRL_REG_1);
 631         udelay(5);
 632         tx_ana_ctrl_reg_1 |= TXDA_BGREF_EN;
 633         writel(tx_ana_ctrl_reg_1, tcphy->base + TX_ANA_CTRL_REG_1);
 634
 635         /*
 636          * re-enables the transmitter pre-driver, driver data selection MUX,
 637          * and receiver detect circuits.
 638          */
 639         tx_ana_ctrl_reg_2 |= TXDA_DRV_PREDRV_EN;
 640         writel(tx_ana_ctrl_reg_2, tcphy->base + TX_ANA_CTRL_REG_2);
 641         udelay(1);
 642         tx_ana_ctrl_reg_2 |= TXDA_DRV_PREDRV_EN_DEL;
 643         writel(tx_ana_ctrl_reg_2, tcphy->base + TX_ANA_CTRL_REG_2);
 644
 645         /*
 646          * Do all the undocumented magic:
 647          * - Turn on TXDA_DP_AUX_EN, whatever that is, even though sample
 648          *   never shows this going on.
 649          * - Turn on TXDA_DECAP_EN (and TXDA_DECAP_EN_DEL) even though
 650          *   docs say for aux it's always 0.
 651          * - Turn off the LDO and BGREF, which we just spent time turning
 652          *   on above (???).
 653          *
 654          * Without this magic, things seem worse.
 655          */
 656         tx_ana_ctrl_reg_1 |= TXDA_DP_AUX_EN;
 657         tx_ana_ctrl_reg_1 |= TXDA_DECAP_EN;
 658         tx_ana_ctrl_reg_1 &= ~TXDA_DRV_LDO_EN;
 659         tx_ana_ctrl_reg_1 &= ~TXDA_BGREF_EN;
 660         writel(tx_ana_ctrl_reg_1, tcphy->base + TX_ANA_CTRL_REG_1);
 661         udelay(1);
 662         tx_ana_ctrl_reg_1 |= TXDA_DECAP_EN_DEL;
 663         writel(tx_ana_ctrl_reg_1, tcphy->base + TX_ANA_CTRL_REG_1);
 664
 665         /*
 666          * Undo the work we did to set the LDO voltage.
 667          * This doesn't seem to help nor hurt, but it kinda goes with the
 668          * undocumented magic above.
 669          */
 670         writel(0, tcphy->base + TX_ANA_CTRL_REG_4);
 671
 672         /* Don't set voltage swing to 400 mV peak to peak (differential) */
 673         writel(0, tcphy->base + TXDA_COEFF_CALC_CTRL);
 674
 675         /* Init TXDA_CYA_AUXDA_CYA for unknown magic reasons */
 676         writel(0, tcphy->base + TXDA_CYA_AUXDA_CYA);
 677
 678         /*
 679          * More undocumented magic, presumably the goal of which is to
 680          * make the "auxda_source_aux_oen" be ignored and instead to decide
 681          * about "high impedance state" based on what software puts in the
 682          * register TXDA_COEFF_CALC_CTRL (see TX_HIGH_Z).  Since we only
 683          * program that register once and we don't set the bit TX_HIGH_Z,
 684          * presumably the goal here is that we should never put the analog
 685          * driver in high impedance state.
 686          */
 687         val = readl(tcphy->base + TX_DIG_CTRL_REG_2);
 688         val |= TX_HIGH_Z_TM_EN;
 689         writel(val, tcphy->base + TX_DIG_CTRL_REG_2);
 690 }
 691
 692 static int tcphy_phy_init(struct rockchip_typec_phy *tcphy, u8 mode)
 693 {
 694         struct rockchip_usb3phy_port_cfg *cfg = &tcphy->port_cfgs;
 695         int ret, i;
 696         u32 val;
 697
 698         ret = clk_prepare_enable(tcphy->clk_core);
 699         if (ret) {
 700                 dev_err(tcphy->dev, "Failed to prepare_enable core clock\n");
 701                 return ret;
 702         }
 703
 704         ret = clk_prepare_enable(tcphy->clk_ref);
 705         if (ret) {
 706                 dev_err(tcphy->dev, "Failed to prepare_enable ref clock\n");
 707                 goto err_clk_core;
 708         }
 709
 710         reset_control_deassert(tcphy->tcphy_rst);
 711
 712         property_enable(tcphy, &cfg->typec_conn_dir, tcphy->flip);
 713         tcphy_dp_aux_set_flip(tcphy);
 714
 715         tcphy_cfg_24m(tcphy);
 716
 717         if (mode == MODE_DFP_DP) {
 718                 tcphy_cfg_dp_pll(tcphy);
 719                 for (i = 0; i < 4; i++)
 720                         tcphy_dp_cfg_lane(tcphy, i);
 721
 722                 writel(PIN_ASSIGN_C_E, tcphy->base + PMA_LANE_CFG);
 723         } else {
 724                 tcphy_cfg_usb3_pll(tcphy);
 725                 tcphy_cfg_dp_pll(tcphy);
 726                 if (tcphy->flip) {
 727                         tcphy_tx_usb3_cfg_lane(tcphy, 3);
 728                         tcphy_rx_usb3_cfg_lane(tcphy, 2);
 729                         tcphy_dp_cfg_lane(tcphy, 0);
 730                         tcphy_dp_cfg_lane(tcphy, 1);
 731                 } else {
 732                         tcphy_tx_usb3_cfg_lane(tcphy, 0);
 733                         tcphy_rx_usb3_cfg_lane(tcphy, 1);
 734                         tcphy_dp_cfg_lane(tcphy, 2);
 735                         tcphy_dp_cfg_lane(tcphy, 3);
 736                 }
 737
 738                 writel(PIN_ASSIGN_D_F, tcphy->base + PMA_LANE_CFG);
 739         }
 740
 741         writel(DP_MODE_ENTER_A2, tcphy->base + DP_MODE_CTL);
 742
 743         reset_control_deassert(tcphy->uphy_rst);
 744
 745         ret = readx_poll_timeout(readl, tcphy->base + PMA_CMN_CTRL1,
 746                                  val, val & CMN_READY, 10,
 747                                  PHY_MODE_SET_TIMEOUT);
 748         if (ret < 0) {
 749                 dev_err(tcphy->dev, "wait pma ready timeout\n");
 750                 ret = -ETIMEDOUT;
 751                 goto err_wait_pma;
 752         }
 753
 754         reset_control_deassert(tcphy->pipe_rst);
 755
 756         return 0;
 757
 758 err_wait_pma:
 759         reset_control_assert(tcphy->uphy_rst);
 760         reset_control_assert(tcphy->tcphy_rst);
 761         clk_disable_unprepare(tcphy->clk_ref);
 762 err_clk_core:
 763         clk_disable_unprepare(tcphy->clk_core);
 764         return ret;
 765 }
 766
 767 static void tcphy_phy_deinit(struct rockchip_typec_phy *tcphy)
 768 {
 769         reset_control_assert(tcphy->tcphy_rst);
 770         reset_control_assert(tcphy->uphy_rst);
 771         reset_control_assert(tcphy->pipe_rst);
 772         clk_disable_unprepare(tcphy->clk_core);
 773         clk_disable_unprepare(tcphy->clk_ref);
 774 }
 775
 776 static int tcphy_get_mode(struct rockchip_typec_phy *tcphy)
 777 {
 778         struct extcon_dev *edev = tcphy->extcon;
 779         union extcon_property_value property;
 780         unsigned int id;
 781         bool ufp, dp;
 782         u8 mode;
 783         int ret;
 784
 785         ufp = extcon_get_state(edev, EXTCON_USB);
 786         dp = extcon_get_state(edev, EXTCON_DISP_DP);
 787
 788         mode = MODE_DFP_USB;
 789         id = EXTCON_USB_HOST;
 790
 791         if (ufp) {
 792                 mode = MODE_UFP_USB;
 793                 id = EXTCON_USB;
 794         } else if (dp) {
 795                 mode = MODE_DFP_DP;
 796                 id = EXTCON_DISP_DP;
 797
 798                 ret = extcon_get_property(edev, id, EXTCON_PROP_USB_SS,
 799                                           &property);
 800                 if (ret) {
 801                         dev_err(tcphy->dev, "get superspeed property failed\n");
 802                         return ret;
 803                 }
 804
 805                 if (property.intval)
 806                         mode |= MODE_DFP_USB;
 807         }
 808
 809         ret = extcon_get_property(edev, id, EXTCON_PROP_USB_TYPEC_POLARITY,
 810                                   &property);
 811         if (ret) {
 812                 dev_err(tcphy->dev, "get polarity property failed\n");
 813                 return ret;
 814         }
 815
 816         tcphy->flip = property.intval ? 1 : 0;
 817
 818         return mode;
 819 }
 820
 821 static int rockchip_usb3_phy_power_on(struct phy *phy)
 822 {
 823         struct rockchip_typec_phy *tcphy = phy_get_drvdata(phy);
 824         struct rockchip_usb3phy_port_cfg *cfg = &tcphy->port_cfgs;
 825         const struct usb3phy_reg *reg = &cfg->pipe_status;
 826         int timeout, new_mode, ret = 0;
 827         u32 val;
 828
 829         mutex_lock(&tcphy->lock);
 830
 831         new_mode = tcphy_get_mode(tcphy);
 832         if (new_mode < 0) {
 833                 ret = new_mode;
 834                 goto unlock_ret;
 835         }
 836
 837         /* DP-only mode; fall back to USB2 */
 838         if (!(new_mode & (MODE_DFP_USB | MODE_UFP_USB)))
 839                 goto unlock_ret;
 840
 841         if (tcphy->mode == new_mode)
 842                 goto unlock_ret;
 843
 844         if (tcphy->mode == MODE_DISCONNECT) {
 845                 ret = tcphy_phy_init(tcphy, new_mode);
 846                 if (ret)
 847                         goto unlock_ret;
 848         }
 849
 850         /* wait TCPHY for pipe ready */
 851         for (timeout = 0; timeout < 100; timeout++) {
 852                 regmap_read(tcphy->grf_regs, reg->offset, &val);
 853                 if (!(val & BIT(reg->enable_bit))) {
 854                         tcphy->mode |= new_mode & (MODE_DFP_USB | MODE_UFP_USB);
 855                         goto unlock_ret;
 856                 }
 857                 usleep_range(10, 20);
 858         }
 859
 860         if (tcphy->mode == MODE_DISCONNECT)
 861                 tcphy_phy_deinit(tcphy);
 862
 863         ret = -ETIMEDOUT;
 864
 865 unlock_ret:
 866         mutex_unlock(&tcphy->lock);
 867         return ret;
 868 }
 869
 870 static int rockchip_usb3_phy_power_off(struct phy *phy)
 871 {
 872         struct rockchip_typec_phy *tcphy = phy_get_drvdata(phy);
 873
 874         mutex_lock(&tcphy->lock);
 875
 876         if (tcphy->mode == MODE_DISCONNECT)
 877                 goto unlock;
 878
 879         tcphy->mode &= ~(MODE_UFP_USB | MODE_DFP_USB);
 880         if (tcphy->mode == MODE_DISCONNECT)
 881                 tcphy_phy_deinit(tcphy);
 882
 883 unlock:
 884         mutex_unlock(&tcphy->lock);
 885         return 0;
 886 }
 887
 888 static const struct phy_ops rockchip_usb3_phy_ops = {
 889         .power_on       = rockchip_usb3_phy_power_on,
 890         .power_off      = rockchip_usb3_phy_power_off,
 891         .owner          = THIS_MODULE,
 892 };
 893
 894 static int rockchip_dp_phy_power_on(struct phy *phy)
 895 {
 896         struct rockchip_typec_phy *tcphy = phy_get_drvdata(phy);
 897         int new_mode, ret = 0;
 898         u32 val;
 899
 900         mutex_lock(&tcphy->lock);
 901
 902         new_mode = tcphy_get_mode(tcphy);
 903         if (new_mode < 0) {
 904                 ret = new_mode;
 905                 goto unlock_ret;
 906         }
 907
 908         if (!(new_mode & MODE_DFP_DP)) {
 909                 ret = -ENODEV;
 910                 goto unlock_ret;
 911         }
 912
 913         if (tcphy->mode == new_mode)
 914                 goto unlock_ret;
 915
 916         /*
 917          * If the PHY has been power on, but the mode is not DP only mode,
 918          * re-init the PHY for setting all of 4 lanes to DP.
 919          */
 920         if (new_mode == MODE_DFP_DP && tcphy->mode != MODE_DISCONNECT) {
 921                 tcphy_phy_deinit(tcphy);
 922                 ret = tcphy_phy_init(tcphy, new_mode);
 923         } else if (tcphy->mode == MODE_DISCONNECT) {
 924                 ret = tcphy_phy_init(tcphy, new_mode);
 925         }
 926         if (ret)
 927                 goto unlock_ret;
 928
 929         ret = readx_poll_timeout(readl, tcphy->base + DP_MODE_CTL,
 930                                  val, val & DP_MODE_A2, 1000,
 931                                  PHY_MODE_SET_TIMEOUT);
 932         if (ret < 0) {
 933                 dev_err(tcphy->dev, "failed to wait TCPHY enter A2\n");
 934                 goto power_on_finish;
 935         }
 936
 937         tcphy_dp_aux_calibration(tcphy);
 938
 939         writel(DP_MODE_ENTER_A0, tcphy->base + DP_MODE_CTL);
 940
 941         ret = readx_poll_timeout(readl, tcphy->base + DP_MODE_CTL,
 942                                  val, val & DP_MODE_A0, 1000,
 943                                  PHY_MODE_SET_TIMEOUT);
 944         if (ret < 0) {
 945                 writel(DP_MODE_ENTER_A2, tcphy->base + DP_MODE_CTL);
 946                 dev_err(tcphy->dev, "failed to wait TCPHY enter A0\n");
 947                 goto power_on_finish;
 948         }
 949
 950         tcphy->mode |= MODE_DFP_DP;
 951
 952 power_on_finish:
 953         if (tcphy->mode == MODE_DISCONNECT)
 954                 tcphy_phy_deinit(tcphy);
 955 unlock_ret:
 956         mutex_unlock(&tcphy->lock);
 957         return ret;
 958 }
 959
 960 static int rockchip_dp_phy_power_off(struct phy *phy)
 961 {
 962         struct rockchip_typec_phy *tcphy = phy_get_drvdata(phy);
 963
 964         mutex_lock(&tcphy->lock);
 965
 966         if (tcphy->mode == MODE_DISCONNECT)
 967                 goto unlock;
 968
 969         tcphy->mode &= ~MODE_DFP_DP;
 970
 971         writel(DP_MODE_ENTER_A2, tcphy->base + DP_MODE_CTL);
 972
 973         if (tcphy->mode == MODE_DISCONNECT)
 974                 tcphy_phy_deinit(tcphy);
 975
 976 unlock:
 977         mutex_unlock(&tcphy->lock);
 978         return 0;
 979 }
 980
 981 static const struct phy_ops rockchip_dp_phy_ops = {
 982         .power_on       = rockchip_dp_phy_power_on,
 983         .power_off      = rockchip_dp_phy_power_off,
 984         .owner          = THIS_MODULE,
 985 };
 986
 987 static int tcphy_get_param(struct device *dev,
 988                            struct usb3phy_reg *reg,
 989                            const char *name)
 990 {
 991         u32 buffer[3];
 992         int ret;
 993
 994         ret = of_property_read_u32_array(dev->of_node, name, buffer, 3);
 995         if (ret) {
 996                 dev_err(dev, "Can not parse %s\n", name);
 997                 return ret;
 998         }
 999
1000         reg->offset = buffer[0];
1001         reg->enable_bit = buffer[1];
1002         reg->write_enable = buffer[2];
1003         return 0;
1004 }
1005
1006 static int tcphy_parse_dt(struct rockchip_typec_phy *tcphy,
1007                           struct device *dev)
1008 {
1009         struct rockchip_usb3phy_port_cfg *cfg = &tcphy->port_cfgs;
1010         int ret;
1011
1012         ret = tcphy_get_param(dev, &cfg->typec_conn_dir,
1013                               "rockchip,typec-conn-dir");
1014         if (ret)
1015                 return ret;
1016
1017         ret = tcphy_get_param(dev, &cfg->usb3tousb2_en,
1018                               "rockchip,usb3tousb2-en");
1019         if (ret)
1020                 return ret;
1021
1022         ret = tcphy_get_param(dev, &cfg->external_psm,
1023                               "rockchip,external-psm");
1024         if (ret)
1025                 return ret;
1026
1027         ret = tcphy_get_param(dev, &cfg->pipe_status,
1028                               "rockchip,pipe-status");
1029         if (ret)
1030                 return ret;
1031
1032         tcphy->grf_regs = syscon_regmap_lookup_by_phandle(dev->of_node,
1033                                                           "rockchip,grf");
1034         if (IS_ERR(tcphy->grf_regs)) {
1035                 dev_err(dev, "could not find grf dt node\n");
1036                 return PTR_ERR(tcphy->grf_regs);
1037         }
1038
1039         tcphy->clk_core = devm_clk_get(dev, "tcpdcore");
1040         if (IS_ERR(tcphy->clk_core)) {
1041                 dev_err(dev, "could not get uphy core clock\n");
1042                 return PTR_ERR(tcphy->clk_core);
1043         }
1044
1045         tcphy->clk_ref = devm_clk_get(dev, "tcpdphy-ref");
1046         if (IS_ERR(tcphy->clk_ref)) {
1047                 dev_err(dev, "could not get uphy ref clock\n");
1048                 return PTR_ERR(tcphy->clk_ref);
1049         }
1050
1051         tcphy->uphy_rst = devm_reset_control_get(dev, "uphy");
1052         if (IS_ERR(tcphy->uphy_rst)) {
1053                 dev_err(dev, "no uphy_rst reset control found\n");
1054                 return PTR_ERR(tcphy->uphy_rst);
1055         }
1056
1057         tcphy->pipe_rst = devm_reset_control_get(dev, "uphy-pipe");
1058         if (IS_ERR(tcphy->pipe_rst)) {
1059                 dev_err(dev, "no pipe_rst reset control found\n");
1060                 return PTR_ERR(tcphy->pipe_rst);
1061         }
1062
1063         tcphy->tcphy_rst = devm_reset_control_get(dev, "uphy-tcphy");
1064         if (IS_ERR(tcphy->tcphy_rst)) {
1065                 dev_err(dev, "no tcphy_rst reset control found\n");
1066                 return PTR_ERR(tcphy->tcphy_rst);
1067         }
1068
1069         return 0;
1070 }
1071
1072 static void typec_phy_pre_init(struct rockchip_typec_phy *tcphy)
1073 {
1074         struct rockchip_usb3phy_port_cfg *cfg = &tcphy->port_cfgs;
1075
1076         reset_control_assert(tcphy->tcphy_rst);
1077         reset_control_assert(tcphy->uphy_rst);
1078         reset_control_assert(tcphy->pipe_rst);
1079
1080         /* select external psm clock */
1081         property_enable(tcphy, &cfg->external_psm, 1);
1082         property_enable(tcphy, &cfg->usb3tousb2_en, 0);
1083
1084         tcphy->mode = MODE_DISCONNECT;
1085 }
1086
1087 static int rockchip_typec_phy_probe(struct platform_device *pdev)
1088 {
1089         struct device *dev = &pdev->dev;
1090         struct device_node *np = dev->of_node;
1091         struct device_node *child_np;
1092         struct rockchip_typec_phy *tcphy;
1093         struct phy_provider *phy_provider;
1094         struct resource *res;
1095         int ret;
1096
1097         tcphy = devm_kzalloc(dev, sizeof(*tcphy), GFP_KERNEL);
1098         if (!tcphy)
1099                 return -ENOMEM;
1100
1101         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1102         tcphy->base = devm_ioremap_resource(dev, res);
1103         if (IS_ERR(tcphy->base))
1104                 return PTR_ERR(tcphy->base);
1105
1106         ret = tcphy_parse_dt(tcphy, dev);
1107         if (ret)
1108                 return ret;
1109
1110         tcphy->dev = dev;
1111         platform_set_drvdata(pdev, tcphy);
1112         mutex_init(&tcphy->lock);
1113
1114         typec_phy_pre_init(tcphy);
1115
1116         tcphy->extcon = extcon_get_edev_by_phandle(dev, 0);
1117         if (IS_ERR(tcphy->extcon)) {
1118                 if (PTR_ERR(tcphy->extcon) != -EPROBE_DEFER)
1119                         dev_err(dev, "Invalid or missing extcon\n");
1120                 return PTR_ERR(tcphy->extcon);
1121         }
1122
1123         pm_runtime_enable(dev);
1124
1125         for_each_available_child_of_node(np, child_np) {
1126                 struct phy *phy;
1127
1128                 if (!of_node_cmp(child_np->name, "dp-port"))
1129                         phy = devm_phy_create(dev, child_np,
1130                                               &rockchip_dp_phy_ops);
1131                 else if (!of_node_cmp(child_np->name, "usb3-port"))
1132                         phy = devm_phy_create(dev, child_np,
1133                                               &rockchip_usb3_phy_ops);
1134                 else
1135                         continue;
1136
1137                 if (IS_ERR(phy)) {
1138                         dev_err(dev, "failed to create phy: %s\n",
1139                                 child_np->name);
1140                         pm_runtime_disable(dev);
1141                         return PTR_ERR(phy);
1142                 }
1143
1144                 phy_set_drvdata(phy, tcphy);
1145         }
1146
1147         phy_provider = devm_of_phy_provider_register(dev, of_phy_simple_xlate);
1148         if (IS_ERR(phy_provider)) {
1149                 dev_err(dev, "Failed to register phy provider\n");
1150                 pm_runtime_disable(dev);
1151                 return PTR_ERR(phy_provider);
1152         }
1153
1154         return 0;
1155 }
1156
1157 static int rockchip_typec_phy_remove(struct platform_device *pdev)
1158 {
1159         pm_runtime_disable(&pdev->dev);
1160
1161         return 0;
1162 }
1163
1164 static const struct of_device_id rockchip_typec_phy_dt_ids[] = {
1165         { .compatible = "rockchip,rk3399-typec-phy" },
1166         {}
1167 };
1168
1169 MODULE_DEVICE_TABLE(of, rockchip_typec_phy_dt_ids);
1170
1171 static struct platform_driver rockchip_typec_phy_driver = {
1172         .probe          = rockchip_typec_phy_probe,
1173         .remove         = rockchip_typec_phy_remove,
1174         .driver         = {
1175                 .name   = "rockchip-typec-phy",
1176                 .of_match_table = rockchip_typec_phy_dt_ids,
1177         },
1178 };
1179
1180 module_platform_driver(rockchip_typec_phy_driver);
1181
1182 MODULE_AUTHOR("Chris Zhong <zyw@rock-chips.com>");
1183 MODULE_AUTHOR("Kever Yang <kever.yang@rock-chips.com>");
1184 MODULE_DESCRIPTION("Rockchip USB TYPE-C PHY driver");
1185 MODULE_LICENSE("GPL v2");