Merge branch 'master' of master.kernel.org:/pub/scm/linux/kernel/git/torvalds/linux-2.6
[sfrench/cifs-2.6.git] / drivers / pci / quirks.c
1 /*
2  *  This file contains work-arounds for many known PCI hardware
3  *  bugs.  Devices present only on certain architectures (host
4  *  bridges et cetera) should be handled in arch-specific code.
5  *
6  *  Note: any quirks for hotpluggable devices must _NOT_ be declared __init.
7  *
8  *  Copyright (c) 1999 Martin Mares <mj@ucw.cz>
9  *
10  *  Init/reset quirks for USB host controllers should be in the
11  *  USB quirks file, where their drivers can access reuse it.
12  *
13  *  The bridge optimization stuff has been removed. If you really
14  *  have a silly BIOS which is unable to set your host bridge right,
15  *  use the PowerTweak utility (see http://powertweak.sourceforge.net).
16  */
17
18 #include <linux/types.h>
19 #include <linux/kernel.h>
20 #include <linux/pci.h>
21 #include <linux/init.h>
22 #include <linux/delay.h>
23 #include <linux/acpi.h>
24 #include <linux/kallsyms.h>
25 #include "pci.h"
26
27 int isa_dma_bridge_buggy;
28 EXPORT_SYMBOL(isa_dma_bridge_buggy);
29 int pci_pci_problems;
30 EXPORT_SYMBOL(pci_pci_problems);
31 int pcie_mch_quirk;
32 EXPORT_SYMBOL(pcie_mch_quirk);
33
34 #ifdef CONFIG_PCI_QUIRKS
35 /* The Mellanox Tavor device gives false positive parity errors
36  * Mark this device with a broken_parity_status, to allow
37  * PCI scanning code to "skip" this now blacklisted device.
38  */
39 static void __devinit quirk_mellanox_tavor(struct pci_dev *dev)
40 {
41         dev->broken_parity_status = 1;  /* This device gives false positives */
42 }
43 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX,PCI_DEVICE_ID_MELLANOX_TAVOR,quirk_mellanox_tavor);
44 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX,PCI_DEVICE_ID_MELLANOX_TAVOR_BRIDGE,quirk_mellanox_tavor);
45
46 /* Many VIA bridges seem to corrupt data for DAC. Disable it here */
47 int forbid_dac __read_mostly;
48 EXPORT_SYMBOL(forbid_dac);
49
50 static __devinit void via_no_dac(struct pci_dev *dev)
51 {
52         if ((dev->class >> 8) == PCI_CLASS_BRIDGE_PCI && forbid_dac == 0) {
53                 dev_info(&dev->dev,
54                         "VIA PCI bridge detected. Disabling DAC.\n");
55                 forbid_dac = 1;
56         }
57 }
58 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_ANY_ID, via_no_dac);
59
60 /* Deal with broken BIOS'es that neglect to enable passive release,
61    which can cause problems in combination with the 82441FX/PPro MTRRs */
62 static void quirk_passive_release(struct pci_dev *dev)
63 {
64         struct pci_dev *d = NULL;
65         unsigned char dlc;
66
67         /* We have to make sure a particular bit is set in the PIIX3
68            ISA bridge, so we have to go out and find it. */
69         while ((d = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371SB_0, d))) {
70                 pci_read_config_byte(d, 0x82, &dlc);
71                 if (!(dlc & 1<<1)) {
72                         dev_err(&d->dev, "PIIX3: Enabling Passive Release\n");
73                         dlc |= 1<<1;
74                         pci_write_config_byte(d, 0x82, dlc);
75                 }
76         }
77 }
78 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release);
79 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release);
80
81 /*  The VIA VP2/VP3/MVP3 seem to have some 'features'. There may be a workaround
82     but VIA don't answer queries. If you happen to have good contacts at VIA
83     ask them for me please -- Alan 
84     
85     This appears to be BIOS not version dependent. So presumably there is a 
86     chipset level fix */
87     
88 static void __devinit quirk_isa_dma_hangs(struct pci_dev *dev)
89 {
90         if (!isa_dma_bridge_buggy) {
91                 isa_dma_bridge_buggy=1;
92                 dev_info(&dev->dev, "Activating ISA DMA hang workarounds\n");
93         }
94 }
95         /*
96          * Its not totally clear which chipsets are the problematic ones
97          * We know 82C586 and 82C596 variants are affected.
98          */
99 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C586_0,     quirk_isa_dma_hangs);
100 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C596,       quirk_isa_dma_hangs);
101 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82371SB_0,  quirk_isa_dma_hangs);
102 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1533,         quirk_isa_dma_hangs);
103 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_1,       quirk_isa_dma_hangs);
104 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_2,       quirk_isa_dma_hangs);
105 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_3,       quirk_isa_dma_hangs);
106
107 /*
108  *      Chipsets where PCI->PCI transfers vanish or hang
109  */
110 static void __devinit quirk_nopcipci(struct pci_dev *dev)
111 {
112         if ((pci_pci_problems & PCIPCI_FAIL)==0) {
113                 dev_info(&dev->dev, "Disabling direct PCI/PCI transfers\n");
114                 pci_pci_problems |= PCIPCI_FAIL;
115         }
116 }
117 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_5597,          quirk_nopcipci);
118 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_496,           quirk_nopcipci);
119
120 static void __devinit quirk_nopciamd(struct pci_dev *dev)
121 {
122         u8 rev;
123         pci_read_config_byte(dev, 0x08, &rev);
124         if (rev == 0x13) {
125                 /* Erratum 24 */
126                 dev_info(&dev->dev, "Chipset erratum: Disabling direct PCI/AGP transfers\n");
127                 pci_pci_problems |= PCIAGP_FAIL;
128         }
129 }
130 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8151_0,       quirk_nopciamd);
131
132 /*
133  *      Triton requires workarounds to be used by the drivers
134  */
135 static void __devinit quirk_triton(struct pci_dev *dev)
136 {
137         if ((pci_pci_problems&PCIPCI_TRITON)==0) {
138                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
139                 pci_pci_problems |= PCIPCI_TRITON;
140         }
141 }
142 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437,      quirk_triton);
143 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437VX,    quirk_triton);
144 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439,      quirk_triton);
145 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439TX,    quirk_triton);
146
147 /*
148  *      VIA Apollo KT133 needs PCI latency patch
149  *      Made according to a windows driver based patch by George E. Breese
150  *      see PCI Latency Adjust on http://www.viahardware.com/download/viatweak.shtm
151  *      Also see http://www.au-ja.org/review-kt133a-1-en.phtml for
152  *      the info on which Mr Breese based his work.
153  *
154  *      Updated based on further information from the site and also on
155  *      information provided by VIA 
156  */
157 static void quirk_vialatency(struct pci_dev *dev)
158 {
159         struct pci_dev *p;
160         u8 busarb;
161         /* Ok we have a potential problem chipset here. Now see if we have
162            a buggy southbridge */
163            
164         p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_82C686, NULL);
165         if (p!=NULL) {
166                 /* 0x40 - 0x4f == 686B, 0x10 - 0x2f == 686A; thanks Dan Hollis */
167                 /* Check for buggy part revisions */
168                 if (p->revision < 0x40 || p->revision > 0x42)
169                         goto exit;
170         } else {
171                 p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8231, NULL);
172                 if (p==NULL)    /* No problem parts */
173                         goto exit;
174                 /* Check for buggy part revisions */
175                 if (p->revision < 0x10 || p->revision > 0x12)
176                         goto exit;
177         }
178         
179         /*
180          *      Ok we have the problem. Now set the PCI master grant to 
181          *      occur every master grant. The apparent bug is that under high
182          *      PCI load (quite common in Linux of course) you can get data
183          *      loss when the CPU is held off the bus for 3 bus master requests
184          *      This happens to include the IDE controllers....
185          *
186          *      VIA only apply this fix when an SB Live! is present but under
187          *      both Linux and Windows this isnt enough, and we have seen
188          *      corruption without SB Live! but with things like 3 UDMA IDE
189          *      controllers. So we ignore that bit of the VIA recommendation..
190          */
191
192         pci_read_config_byte(dev, 0x76, &busarb);
193         /* Set bit 4 and bi 5 of byte 76 to 0x01 
194            "Master priority rotation on every PCI master grant */
195         busarb &= ~(1<<5);
196         busarb |= (1<<4);
197         pci_write_config_byte(dev, 0x76, busarb);
198         dev_info(&dev->dev, "Applying VIA southbridge workaround\n");
199 exit:
200         pci_dev_put(p);
201 }
202 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency);
203 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency);
204 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8361,         quirk_vialatency);
205 /* Must restore this on a resume from RAM */
206 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency);
207 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency);
208 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8361,         quirk_vialatency);
209
210 /*
211  *      VIA Apollo VP3 needs ETBF on BT848/878
212  */
213 static void __devinit quirk_viaetbf(struct pci_dev *dev)
214 {
215         if ((pci_pci_problems&PCIPCI_VIAETBF)==0) {
216                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
217                 pci_pci_problems |= PCIPCI_VIAETBF;
218         }
219 }
220 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C597_0,     quirk_viaetbf);
221
222 static void __devinit quirk_vsfx(struct pci_dev *dev)
223 {
224         if ((pci_pci_problems&PCIPCI_VSFX)==0) {
225                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
226                 pci_pci_problems |= PCIPCI_VSFX;
227         }
228 }
229 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C576,       quirk_vsfx);
230
231 /*
232  *      Ali Magik requires workarounds to be used by the drivers
233  *      that DMA to AGP space. Latency must be set to 0xA and triton
234  *      workaround applied too
235  *      [Info kindly provided by ALi]
236  */     
237 static void __init quirk_alimagik(struct pci_dev *dev)
238 {
239         if ((pci_pci_problems&PCIPCI_ALIMAGIK)==0) {
240                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
241                 pci_pci_problems |= PCIPCI_ALIMAGIK|PCIPCI_TRITON;
242         }
243 }
244 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1647,         quirk_alimagik);
245 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1651,         quirk_alimagik);
246
247 /*
248  *      Natoma has some interesting boundary conditions with Zoran stuff
249  *      at least
250  */
251 static void __devinit quirk_natoma(struct pci_dev *dev)
252 {
253         if ((pci_pci_problems&PCIPCI_NATOMA)==0) {
254                 dev_info(&dev->dev, "Limiting direct PCI/PCI transfers\n");
255                 pci_pci_problems |= PCIPCI_NATOMA;
256         }
257 }
258 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_natoma);
259 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_0,  quirk_natoma);
260 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_1,  quirk_natoma);
261 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_0,  quirk_natoma);
262 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_1,  quirk_natoma);
263 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_2,  quirk_natoma);
264
265 /*
266  *  This chip can cause PCI parity errors if config register 0xA0 is read
267  *  while DMAs are occurring.
268  */
269 static void __devinit quirk_citrine(struct pci_dev *dev)
270 {
271         dev->cfg_size = 0xA0;
272 }
273 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_IBM,     PCI_DEVICE_ID_IBM_CITRINE,      quirk_citrine);
274
275 /*
276  *  S3 868 and 968 chips report region size equal to 32M, but they decode 64M.
277  *  If it's needed, re-allocate the region.
278  */
279 static void __devinit quirk_s3_64M(struct pci_dev *dev)
280 {
281         struct resource *r = &dev->resource[0];
282
283         if ((r->start & 0x3ffffff) || r->end != r->start + 0x3ffffff) {
284                 r->start = 0;
285                 r->end = 0x3ffffff;
286         }
287 }
288 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_868,           quirk_s3_64M);
289 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_968,           quirk_s3_64M);
290
291 static void __devinit quirk_io_region(struct pci_dev *dev, unsigned region,
292         unsigned size, int nr, const char *name)
293 {
294         region &= ~(size-1);
295         if (region) {
296                 struct pci_bus_region bus_region;
297                 struct resource *res = dev->resource + nr;
298
299                 res->name = pci_name(dev);
300                 res->start = region;
301                 res->end = region + size - 1;
302                 res->flags = IORESOURCE_IO;
303
304                 /* Convert from PCI bus to resource space.  */
305                 bus_region.start = res->start;
306                 bus_region.end = res->end;
307                 pcibios_bus_to_resource(dev, res, &bus_region);
308
309                 pci_claim_resource(dev, nr);
310                 dev_info(&dev->dev, "quirk: region %04x-%04x claimed by %s\n", region, region + size - 1, name);
311         }
312 }       
313
314 /*
315  *      ATI Northbridge setups MCE the processor if you even
316  *      read somewhere between 0x3b0->0x3bb or read 0x3d3
317  */
318 static void __devinit quirk_ati_exploding_mce(struct pci_dev *dev)
319 {
320         dev_info(&dev->dev, "ATI Northbridge, reserving I/O ports 0x3b0 to 0x3bb\n");
321         /* Mae rhaid i ni beidio ag edrych ar y lleoliadiau I/O hyn */
322         request_region(0x3b0, 0x0C, "RadeonIGP");
323         request_region(0x3d3, 0x01, "RadeonIGP");
324 }
325 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI,      PCI_DEVICE_ID_ATI_RS100,   quirk_ati_exploding_mce);
326
327 /*
328  * Let's make the southbridge information explicit instead
329  * of having to worry about people probing the ACPI areas,
330  * for example.. (Yes, it happens, and if you read the wrong
331  * ACPI register it will put the machine to sleep with no
332  * way of waking it up again. Bummer).
333  *
334  * ALI M7101: Two IO regions pointed to by words at
335  *      0xE0 (64 bytes of ACPI registers)
336  *      0xE2 (32 bytes of SMB registers)
337  */
338 static void __devinit quirk_ali7101_acpi(struct pci_dev *dev)
339 {
340         u16 region;
341
342         pci_read_config_word(dev, 0xE0, &region);
343         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES, "ali7101 ACPI");
344         pci_read_config_word(dev, 0xE2, &region);
345         quirk_io_region(dev, region, 32, PCI_BRIDGE_RESOURCES+1, "ali7101 SMB");
346 }
347 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AL,      PCI_DEVICE_ID_AL_M7101,         quirk_ali7101_acpi);
348
349 static void piix4_io_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
350 {
351         u32 devres;
352         u32 mask, size, base;
353
354         pci_read_config_dword(dev, port, &devres);
355         if ((devres & enable) != enable)
356                 return;
357         mask = (devres >> 16) & 15;
358         base = devres & 0xffff;
359         size = 16;
360         for (;;) {
361                 unsigned bit = size >> 1;
362                 if ((bit & mask) == bit)
363                         break;
364                 size = bit;
365         }
366         /*
367          * For now we only print it out. Eventually we'll want to
368          * reserve it (at least if it's in the 0x1000+ range), but
369          * let's get enough confirmation reports first. 
370          */
371         base &= -size;
372         dev_info(&dev->dev, "%s PIO at %04x-%04x\n", name, base, base + size - 1);
373 }
374
375 static void piix4_mem_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
376 {
377         u32 devres;
378         u32 mask, size, base;
379
380         pci_read_config_dword(dev, port, &devres);
381         if ((devres & enable) != enable)
382                 return;
383         base = devres & 0xffff0000;
384         mask = (devres & 0x3f) << 16;
385         size = 128 << 16;
386         for (;;) {
387                 unsigned bit = size >> 1;
388                 if ((bit & mask) == bit)
389                         break;
390                 size = bit;
391         }
392         /*
393          * For now we only print it out. Eventually we'll want to
394          * reserve it, but let's get enough confirmation reports first. 
395          */
396         base &= -size;
397         dev_info(&dev->dev, "%s MMIO at %04x-%04x\n", name, base, base + size - 1);
398 }
399
400 /*
401  * PIIX4 ACPI: Two IO regions pointed to by longwords at
402  *      0x40 (64 bytes of ACPI registers)
403  *      0x90 (16 bytes of SMB registers)
404  * and a few strange programmable PIIX4 device resources.
405  */
406 static void __devinit quirk_piix4_acpi(struct pci_dev *dev)
407 {
408         u32 region, res_a;
409
410         pci_read_config_dword(dev, 0x40, &region);
411         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES, "PIIX4 ACPI");
412         pci_read_config_dword(dev, 0x90, &region);
413         quirk_io_region(dev, region, 16, PCI_BRIDGE_RESOURCES+1, "PIIX4 SMB");
414
415         /* Device resource A has enables for some of the other ones */
416         pci_read_config_dword(dev, 0x5c, &res_a);
417
418         piix4_io_quirk(dev, "PIIX4 devres B", 0x60, 3 << 21);
419         piix4_io_quirk(dev, "PIIX4 devres C", 0x64, 3 << 21);
420
421         /* Device resource D is just bitfields for static resources */
422
423         /* Device 12 enabled? */
424         if (res_a & (1 << 29)) {
425                 piix4_io_quirk(dev, "PIIX4 devres E", 0x68, 1 << 20);
426                 piix4_mem_quirk(dev, "PIIX4 devres F", 0x6c, 1 << 7);
427         }
428         /* Device 13 enabled? */
429         if (res_a & (1 << 30)) {
430                 piix4_io_quirk(dev, "PIIX4 devres G", 0x70, 1 << 20);
431                 piix4_mem_quirk(dev, "PIIX4 devres H", 0x74, 1 << 7);
432         }
433         piix4_io_quirk(dev, "PIIX4 devres I", 0x78, 1 << 20);
434         piix4_io_quirk(dev, "PIIX4 devres J", 0x7c, 1 << 20);
435 }
436 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82371AB_3,  quirk_piix4_acpi);
437 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82443MX_3,  quirk_piix4_acpi);
438
439 /*
440  * ICH4, ICH4-M, ICH5, ICH5-M ACPI: Three IO regions pointed to by longwords at
441  *      0x40 (128 bytes of ACPI, GPIO & TCO registers)
442  *      0x58 (64 bytes of GPIO I/O space)
443  */
444 static void __devinit quirk_ich4_lpc_acpi(struct pci_dev *dev)
445 {
446         u32 region;
447
448         pci_read_config_dword(dev, 0x40, &region);
449         quirk_io_region(dev, region, 128, PCI_BRIDGE_RESOURCES, "ICH4 ACPI/GPIO/TCO");
450
451         pci_read_config_dword(dev, 0x58, &region);
452         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES+1, "ICH4 GPIO");
453 }
454 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AA_0,         quirk_ich4_lpc_acpi);
455 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AB_0,         quirk_ich4_lpc_acpi);
456 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_0,         quirk_ich4_lpc_acpi);
457 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_10,        quirk_ich4_lpc_acpi);
458 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_0,         quirk_ich4_lpc_acpi);
459 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_12,        quirk_ich4_lpc_acpi);
460 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_0,         quirk_ich4_lpc_acpi);
461 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_12,        quirk_ich4_lpc_acpi);
462 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801EB_0,         quirk_ich4_lpc_acpi);
463 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB_1,             quirk_ich4_lpc_acpi);
464
465 static void __devinit quirk_ich6_lpc_acpi(struct pci_dev *dev)
466 {
467         u32 region;
468
469         pci_read_config_dword(dev, 0x40, &region);
470         quirk_io_region(dev, region, 128, PCI_BRIDGE_RESOURCES, "ICH6 ACPI/GPIO/TCO");
471
472         pci_read_config_dword(dev, 0x48, &region);
473         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES+1, "ICH6 GPIO");
474 }
475 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_0, quirk_ich6_lpc_acpi);
476 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1, quirk_ich6_lpc_acpi);
477 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_0, quirk_ich6_lpc_acpi);
478 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_1, quirk_ich6_lpc_acpi);
479 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_31, quirk_ich6_lpc_acpi);
480 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_0, quirk_ich6_lpc_acpi);
481 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_2, quirk_ich6_lpc_acpi);
482 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_3, quirk_ich6_lpc_acpi);
483 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_1, quirk_ich6_lpc_acpi);
484 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_4, quirk_ich6_lpc_acpi);
485 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_2, quirk_ich6_lpc_acpi);
486 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_4, quirk_ich6_lpc_acpi);
487 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_7, quirk_ich6_lpc_acpi);
488 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH9_8, quirk_ich6_lpc_acpi);
489
490 /*
491  * VIA ACPI: One IO region pointed to by longword at
492  *      0x48 or 0x20 (256 bytes of ACPI registers)
493  */
494 static void __devinit quirk_vt82c586_acpi(struct pci_dev *dev)
495 {
496         u32 region;
497
498         if (dev->revision & 0x10) {
499                 pci_read_config_dword(dev, 0x48, &region);
500                 region &= PCI_BASE_ADDRESS_IO_MASK;
501                 quirk_io_region(dev, region, 256, PCI_BRIDGE_RESOURCES, "vt82c586 ACPI");
502         }
503 }
504 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_vt82c586_acpi);
505
506 /*
507  * VIA VT82C686 ACPI: Three IO region pointed to by (long)words at
508  *      0x48 (256 bytes of ACPI registers)
509  *      0x70 (128 bytes of hardware monitoring register)
510  *      0x90 (16 bytes of SMB registers)
511  */
512 static void __devinit quirk_vt82c686_acpi(struct pci_dev *dev)
513 {
514         u16 hm;
515         u32 smb;
516
517         quirk_vt82c586_acpi(dev);
518
519         pci_read_config_word(dev, 0x70, &hm);
520         hm &= PCI_BASE_ADDRESS_IO_MASK;
521         quirk_io_region(dev, hm, 128, PCI_BRIDGE_RESOURCES + 1, "vt82c686 HW-mon");
522
523         pci_read_config_dword(dev, 0x90, &smb);
524         smb &= PCI_BASE_ADDRESS_IO_MASK;
525         quirk_io_region(dev, smb, 16, PCI_BRIDGE_RESOURCES + 2, "vt82c686 SMB");
526 }
527 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_vt82c686_acpi);
528
529 /*
530  * VIA VT8235 ISA Bridge: Two IO regions pointed to by words at
531  *      0x88 (128 bytes of power management registers)
532  *      0xd0 (16 bytes of SMB registers)
533  */
534 static void __devinit quirk_vt8235_acpi(struct pci_dev *dev)
535 {
536         u16 pm, smb;
537
538         pci_read_config_word(dev, 0x88, &pm);
539         pm &= PCI_BASE_ADDRESS_IO_MASK;
540         quirk_io_region(dev, pm, 128, PCI_BRIDGE_RESOURCES, "vt8235 PM");
541
542         pci_read_config_word(dev, 0xd0, &smb);
543         smb &= PCI_BASE_ADDRESS_IO_MASK;
544         quirk_io_region(dev, smb, 16, PCI_BRIDGE_RESOURCES + 1, "vt8235 SMB");
545 }
546 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235, quirk_vt8235_acpi);
547
548
549 #ifdef CONFIG_X86_IO_APIC 
550
551 #include <asm/io_apic.h>
552
553 /*
554  * VIA 686A/B: If an IO-APIC is active, we need to route all on-chip
555  * devices to the external APIC.
556  *
557  * TODO: When we have device-specific interrupt routers,
558  * this code will go away from quirks.
559  */
560 static void quirk_via_ioapic(struct pci_dev *dev)
561 {
562         u8 tmp;
563         
564         if (nr_ioapics < 1)
565                 tmp = 0;    /* nothing routed to external APIC */
566         else
567                 tmp = 0x1f; /* all known bits (4-0) routed to external APIC */
568                 
569         dev_info(&dev->dev, "%sbling VIA external APIC routing\n",
570                tmp == 0 ? "Disa" : "Ena");
571
572         /* Offset 0x58: External APIC IRQ output control */
573         pci_write_config_byte (dev, 0x58, tmp);
574 }
575 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic);
576 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic);
577
578 /*
579  * VIA 8237: Some BIOSs don't set the 'Bypass APIC De-Assert Message' Bit.
580  * This leads to doubled level interrupt rates.
581  * Set this bit to get rid of cycle wastage.
582  * Otherwise uncritical.
583  */
584 static void quirk_via_vt8237_bypass_apic_deassert(struct pci_dev *dev)
585 {
586         u8 misc_control2;
587 #define BYPASS_APIC_DEASSERT 8
588
589         pci_read_config_byte(dev, 0x5B, &misc_control2);
590         if (!(misc_control2 & BYPASS_APIC_DEASSERT)) {
591                 dev_info(&dev->dev, "Bypassing VIA 8237 APIC De-Assert Message\n");
592                 pci_write_config_byte(dev, 0x5B, misc_control2|BYPASS_APIC_DEASSERT);
593         }
594 }
595 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
596 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
597
598 /*
599  * The AMD io apic can hang the box when an apic irq is masked.
600  * We check all revs >= B0 (yet not in the pre production!) as the bug
601  * is currently marked NoFix
602  *
603  * We have multiple reports of hangs with this chipset that went away with
604  * noapic specified. For the moment we assume it's the erratum. We may be wrong
605  * of course. However the advice is demonstrably good even if so..
606  */
607 static void __devinit quirk_amd_ioapic(struct pci_dev *dev)
608 {
609         if (dev->revision >= 0x02) {
610                 dev_warn(&dev->dev, "I/O APIC: AMD Erratum #22 may be present. In the event of instability try\n");
611                 dev_warn(&dev->dev, "        : booting with the \"noapic\" option\n");
612         }
613 }
614 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_VIPER_7410,   quirk_amd_ioapic);
615
616 static void __init quirk_ioapic_rmw(struct pci_dev *dev)
617 {
618         if (dev->devfn == 0 && dev->bus->number == 0)
619                 sis_apic_bug = 1;
620 }
621 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_ANY_ID,                     quirk_ioapic_rmw);
622
623 #define AMD8131_revA0        0x01
624 #define AMD8131_revB0        0x11
625 #define AMD8131_MISC         0x40
626 #define AMD8131_NIOAMODE_BIT 0
627 static void quirk_amd_8131_ioapic(struct pci_dev *dev)
628
629         unsigned char tmp;
630         
631         if (nr_ioapics == 0) 
632                 return;
633
634         if (dev->revision == AMD8131_revA0 || dev->revision == AMD8131_revB0) {
635                 dev_info(&dev->dev, "Fixing up AMD8131 IOAPIC mode\n");
636                 pci_read_config_byte( dev, AMD8131_MISC, &tmp);
637                 tmp &= ~(1 << AMD8131_NIOAMODE_BIT);
638                 pci_write_config_byte( dev, AMD8131_MISC, tmp);
639         }
640
641 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_amd_8131_ioapic);
642 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_amd_8131_ioapic);
643 #endif /* CONFIG_X86_IO_APIC */
644
645 /*
646  * Some settings of MMRBC can lead to data corruption so block changes.
647  * See AMD 8131 HyperTransport PCI-X Tunnel Revision Guide
648  */
649 static void __init quirk_amd_8131_mmrbc(struct pci_dev *dev)
650 {
651         if (dev->subordinate && dev->revision <= 0x12) {
652                 dev_info(&dev->dev, "AMD8131 rev %x detected; "
653                         "disabling PCI-X MMRBC\n", dev->revision);
654                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MMRBC;
655         }
656 }
657 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_amd_8131_mmrbc);
658
659 /*
660  * FIXME: it is questionable that quirk_via_acpi
661  * is needed.  It shows up as an ISA bridge, and does not
662  * support the PCI_INTERRUPT_LINE register at all.  Therefore
663  * it seems like setting the pci_dev's 'irq' to the
664  * value of the ACPI SCI interrupt is only done for convenience.
665  *      -jgarzik
666  */
667 static void __devinit quirk_via_acpi(struct pci_dev *d)
668 {
669         /*
670          * VIA ACPI device: SCI IRQ line in PCI config byte 0x42
671          */
672         u8 irq;
673         pci_read_config_byte(d, 0x42, &irq);
674         irq &= 0xf;
675         if (irq && (irq != 2))
676                 d->irq = irq;
677 }
678 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_via_acpi);
679 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_via_acpi);
680
681
682 /*
683  *      VIA bridges which have VLink
684  */
685
686 static int via_vlink_dev_lo = -1, via_vlink_dev_hi = 18;
687
688 static void quirk_via_bridge(struct pci_dev *dev)
689 {
690         /* See what bridge we have and find the device ranges */
691         switch (dev->device) {
692         case PCI_DEVICE_ID_VIA_82C686:
693                 /* The VT82C686 is special, it attaches to PCI and can have
694                    any device number. All its subdevices are functions of
695                    that single device. */
696                 via_vlink_dev_lo = PCI_SLOT(dev->devfn);
697                 via_vlink_dev_hi = PCI_SLOT(dev->devfn);
698                 break;
699         case PCI_DEVICE_ID_VIA_8237:
700         case PCI_DEVICE_ID_VIA_8237A:
701                 via_vlink_dev_lo = 15;
702                 break;
703         case PCI_DEVICE_ID_VIA_8235:
704                 via_vlink_dev_lo = 16;
705                 break;
706         case PCI_DEVICE_ID_VIA_8231:
707         case PCI_DEVICE_ID_VIA_8233_0:
708         case PCI_DEVICE_ID_VIA_8233A:
709         case PCI_DEVICE_ID_VIA_8233C_0:
710                 via_vlink_dev_lo = 17;
711                 break;
712         }
713 }
714 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686,       quirk_via_bridge);
715 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8231,         quirk_via_bridge);
716 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233_0,       quirk_via_bridge);
717 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233A,        quirk_via_bridge);
718 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233C_0,      quirk_via_bridge);
719 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235,         quirk_via_bridge);
720 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237,         quirk_via_bridge);
721 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237A,        quirk_via_bridge);
722
723 /**
724  *      quirk_via_vlink         -       VIA VLink IRQ number update
725  *      @dev: PCI device
726  *
727  *      If the device we are dealing with is on a PIC IRQ we need to
728  *      ensure that the IRQ line register which usually is not relevant
729  *      for PCI cards, is actually written so that interrupts get sent
730  *      to the right place.
731  *      We only do this on systems where a VIA south bridge was detected,
732  *      and only for VIA devices on the motherboard (see quirk_via_bridge
733  *      above).
734  */
735
736 static void quirk_via_vlink(struct pci_dev *dev)
737 {
738         u8 irq, new_irq;
739
740         /* Check if we have VLink at all */
741         if (via_vlink_dev_lo == -1)
742                 return;
743
744         new_irq = dev->irq;
745
746         /* Don't quirk interrupts outside the legacy IRQ range */
747         if (!new_irq || new_irq > 15)
748                 return;
749
750         /* Internal device ? */
751         if (dev->bus->number != 0 || PCI_SLOT(dev->devfn) > via_vlink_dev_hi ||
752             PCI_SLOT(dev->devfn) < via_vlink_dev_lo)
753                 return;
754
755         /* This is an internal VLink device on a PIC interrupt. The BIOS
756            ought to have set this but may not have, so we redo it */
757
758         pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
759         if (new_irq != irq) {
760                 dev_info(&dev->dev, "VIA VLink IRQ fixup, from %d to %d\n",
761                         irq, new_irq);
762                 udelay(15);     /* unknown if delay really needed */
763                 pci_write_config_byte(dev, PCI_INTERRUPT_LINE, new_irq);
764         }
765 }
766 DECLARE_PCI_FIXUP_ENABLE(PCI_VENDOR_ID_VIA, PCI_ANY_ID, quirk_via_vlink);
767
768 /*
769  * VIA VT82C598 has its device ID settable and many BIOSes
770  * set it to the ID of VT82C597 for backward compatibility.
771  * We need to switch it off to be able to recognize the real
772  * type of the chip.
773  */
774 static void __devinit quirk_vt82c598_id(struct pci_dev *dev)
775 {
776         pci_write_config_byte(dev, 0xfc, 0);
777         pci_read_config_word(dev, PCI_DEVICE_ID, &dev->device);
778 }
779 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C597_0,     quirk_vt82c598_id);
780
781 /*
782  * CardBus controllers have a legacy base address that enables them
783  * to respond as i82365 pcmcia controllers.  We don't want them to
784  * do this even if the Linux CardBus driver is not loaded, because
785  * the Linux i82365 driver does not (and should not) handle CardBus.
786  */
787 static void quirk_cardbus_legacy(struct pci_dev *dev)
788 {
789         if ((PCI_CLASS_BRIDGE_CARDBUS << 8) ^ dev->class)
790                 return;
791         pci_write_config_dword(dev, PCI_CB_LEGACY_MODE_BASE, 0);
792 }
793 DECLARE_PCI_FIXUP_FINAL(PCI_ANY_ID, PCI_ANY_ID, quirk_cardbus_legacy);
794 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_ANY_ID, PCI_ANY_ID, quirk_cardbus_legacy);
795
796 /*
797  * Following the PCI ordering rules is optional on the AMD762. I'm not
798  * sure what the designers were smoking but let's not inhale...
799  *
800  * To be fair to AMD, it follows the spec by default, its BIOS people
801  * who turn it off!
802  */
803 static void quirk_amd_ordering(struct pci_dev *dev)
804 {
805         u32 pcic;
806         pci_read_config_dword(dev, 0x4C, &pcic);
807         if ((pcic&6)!=6) {
808                 pcic |= 6;
809                 dev_warn(&dev->dev, "BIOS failed to enable PCI standards compliance; fixing this error\n");
810                 pci_write_config_dword(dev, 0x4C, pcic);
811                 pci_read_config_dword(dev, 0x84, &pcic);
812                 pcic |= (1<<23);        /* Required in this mode */
813                 pci_write_config_dword(dev, 0x84, pcic);
814         }
815 }
816 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering);
817 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_AMD,       PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering);
818
819 /*
820  *      DreamWorks provided workaround for Dunord I-3000 problem
821  *
822  *      This card decodes and responds to addresses not apparently
823  *      assigned to it. We force a larger allocation to ensure that
824  *      nothing gets put too close to it.
825  */
826 static void __devinit quirk_dunord ( struct pci_dev * dev )
827 {
828         struct resource *r = &dev->resource [1];
829         r->start = 0;
830         r->end = 0xffffff;
831 }
832 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_DUNORD,  PCI_DEVICE_ID_DUNORD_I3000,     quirk_dunord);
833
834 /*
835  * i82380FB mobile docking controller: its PCI-to-PCI bridge
836  * is subtractive decoding (transparent), and does indicate this
837  * in the ProgIf. Unfortunately, the ProgIf value is wrong - 0x80
838  * instead of 0x01.
839  */
840 static void __devinit quirk_transparent_bridge(struct pci_dev *dev)
841 {
842         dev->transparent = 1;
843 }
844 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82380FB,    quirk_transparent_bridge);
845 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA, 0x605,  quirk_transparent_bridge);
846
847 /*
848  * Common misconfiguration of the MediaGX/Geode PCI master that will
849  * reduce PCI bandwidth from 70MB/s to 25MB/s.  See the GXM/GXLV/GX1
850  * datasheets found at http://www.national.com/ds/GX for info on what
851  * these bits do.  <christer@weinigel.se>
852  */
853 static void quirk_mediagx_master(struct pci_dev *dev)
854 {
855         u8 reg;
856         pci_read_config_byte(dev, 0x41, &reg);
857         if (reg & 2) {
858                 reg &= ~2;
859                 dev_info(&dev->dev, "Fixup for MediaGX/Geode Slave Disconnect Boundary (0x41=0x%02x)\n", reg);
860                 pci_write_config_byte(dev, 0x41, reg);
861         }
862 }
863 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_CYRIX,    PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master);
864 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_CYRIX,   PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master);
865
866 /*
867  *      Ensure C0 rev restreaming is off. This is normally done by
868  *      the BIOS but in the odd case it is not the results are corruption
869  *      hence the presence of a Linux check
870  */
871 static void quirk_disable_pxb(struct pci_dev *pdev)
872 {
873         u16 config;
874         
875         if (pdev->revision != 0x04)             /* Only C0 requires this */
876                 return;
877         pci_read_config_word(pdev, 0x40, &config);
878         if (config & (1<<6)) {
879                 config &= ~(1<<6);
880                 pci_write_config_word(pdev, 0x40, config);
881                 dev_info(&pdev->dev, "C0 revision 450NX. Disabling PCI restreaming\n");
882         }
883 }
884 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb);
885 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb);
886
887 static void __devinit quirk_amd_ide_mode(struct pci_dev *pdev)
888 {
889         /* set sb600/sb700/sb800 sata to ahci mode */
890         u8 tmp;
891
892         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &tmp);
893         if (tmp == 0x01) {
894                 pci_read_config_byte(pdev, 0x40, &tmp);
895                 pci_write_config_byte(pdev, 0x40, tmp|1);
896                 pci_write_config_byte(pdev, 0x9, 1);
897                 pci_write_config_byte(pdev, 0xa, 6);
898                 pci_write_config_byte(pdev, 0x40, tmp);
899
900                 pdev->class = PCI_CLASS_STORAGE_SATA_AHCI;
901                 dev_info(&pdev->dev, "set SATA to AHCI mode\n");
902         }
903 }
904 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP600_SATA, quirk_amd_ide_mode);
905 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP600_SATA, quirk_amd_ide_mode);
906 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP700_SATA, quirk_amd_ide_mode);
907 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP700_SATA, quirk_amd_ide_mode);
908
909 /*
910  *      Serverworks CSB5 IDE does not fully support native mode
911  */
912 static void __devinit quirk_svwks_csb5ide(struct pci_dev *pdev)
913 {
914         u8 prog;
915         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
916         if (prog & 5) {
917                 prog &= ~5;
918                 pdev->class &= ~5;
919                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
920                 /* PCI layer will sort out resources */
921         }
922 }
923 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_CSB5IDE, quirk_svwks_csb5ide);
924
925 /*
926  *      Intel 82801CAM ICH3-M datasheet says IDE modes must be the same
927  */
928 static void __init quirk_ide_samemode(struct pci_dev *pdev)
929 {
930         u8 prog;
931
932         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
933
934         if (((prog & 1) && !(prog & 4)) || ((prog & 4) && !(prog & 1))) {
935                 dev_info(&pdev->dev, "IDE mode mismatch; forcing legacy mode\n");
936                 prog &= ~5;
937                 pdev->class &= ~5;
938                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
939         }
940 }
941 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801CA_10, quirk_ide_samemode);
942
943 /*
944  * Some ATA devices break if put into D3
945  */
946
947 static void __devinit quirk_no_ata_d3(struct pci_dev *pdev)
948 {
949         /* Quirk the legacy ATA devices only. The AHCI ones are ok */
950         if ((pdev->class >> 8) == PCI_CLASS_STORAGE_IDE)
951                 pdev->dev_flags |= PCI_DEV_FLAGS_NO_D3;
952 }
953 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, PCI_ANY_ID, quirk_no_ata_d3);
954 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_ATI, PCI_ANY_ID, quirk_no_ata_d3);
955
956 /* This was originally an Alpha specific thing, but it really fits here.
957  * The i82375 PCI/EISA bridge appears as non-classified. Fix that.
958  */
959 static void __init quirk_eisa_bridge(struct pci_dev *dev)
960 {
961         dev->class = PCI_CLASS_BRIDGE_EISA << 8;
962 }
963 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82375,      quirk_eisa_bridge);
964
965
966 /*
967  * On ASUS P4B boards, the SMBus PCI Device within the ICH2/4 southbridge
968  * is not activated. The myth is that Asus said that they do not want the
969  * users to be irritated by just another PCI Device in the Win98 device
970  * manager. (see the file prog/hotplug/README.p4b in the lm_sensors 
971  * package 2.7.0 for details)
972  *
973  * The SMBus PCI Device can be activated by setting a bit in the ICH LPC 
974  * bridge. Unfortunately, this device has no subvendor/subdevice ID. So it 
975  * becomes necessary to do this tweak in two steps -- the chosen trigger
976  * is either the Host bridge (preferred) or on-board VGA controller.
977  *
978  * Note that we used to unhide the SMBus that way on Toshiba laptops
979  * (Satellite A40 and Tecra M2) but then found that the thermal management
980  * was done by SMM code, which could cause unsynchronized concurrent
981  * accesses to the SMBus registers, with potentially bad effects. Thus you
982  * should be very careful when adding new entries: if SMM is accessing the
983  * Intel SMBus, this is a very good reason to leave it hidden.
984  *
985  * Likewise, many recent laptops use ACPI for thermal management. If the
986  * ACPI DSDT code accesses the SMBus, then Linux should not access it
987  * natively, and keeping the SMBus hidden is the right thing to do. If you
988  * are about to add an entry in the table below, please first disassemble
989  * the DSDT and double-check that there is no code accessing the SMBus.
990  */
991 static int asus_hides_smbus;
992
993 static void __init asus_hides_smbus_hostbridge(struct pci_dev *dev)
994 {
995         if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
996                 if (dev->device == PCI_DEVICE_ID_INTEL_82845_HB)
997                         switch(dev->subsystem_device) {
998                         case 0x8025: /* P4B-LX */
999                         case 0x8070: /* P4B */
1000                         case 0x8088: /* P4B533 */
1001                         case 0x1626: /* L3C notebook */
1002                                 asus_hides_smbus = 1;
1003                         }
1004                 else if (dev->device == PCI_DEVICE_ID_INTEL_82845G_HB)
1005                         switch(dev->subsystem_device) {
1006                         case 0x80b1: /* P4GE-V */
1007                         case 0x80b2: /* P4PE */
1008                         case 0x8093: /* P4B533-V */
1009                                 asus_hides_smbus = 1;
1010                         }
1011                 else if (dev->device == PCI_DEVICE_ID_INTEL_82850_HB)
1012                         switch(dev->subsystem_device) {
1013                         case 0x8030: /* P4T533 */
1014                                 asus_hides_smbus = 1;
1015                         }
1016                 else if (dev->device == PCI_DEVICE_ID_INTEL_7205_0)
1017                         switch (dev->subsystem_device) {
1018                         case 0x8070: /* P4G8X Deluxe */
1019                                 asus_hides_smbus = 1;
1020                         }
1021                 else if (dev->device == PCI_DEVICE_ID_INTEL_E7501_MCH)
1022                         switch (dev->subsystem_device) {
1023                         case 0x80c9: /* PU-DLS */
1024                                 asus_hides_smbus = 1;
1025                         }
1026                 else if (dev->device == PCI_DEVICE_ID_INTEL_82855GM_HB)
1027                         switch (dev->subsystem_device) {
1028                         case 0x1751: /* M2N notebook */
1029                         case 0x1821: /* M5N notebook */
1030                                 asus_hides_smbus = 1;
1031                         }
1032                 else if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
1033                         switch (dev->subsystem_device) {
1034                         case 0x184b: /* W1N notebook */
1035                         case 0x186a: /* M6Ne notebook */
1036                                 asus_hides_smbus = 1;
1037                         }
1038                 else if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
1039                         switch (dev->subsystem_device) {
1040                         case 0x80f2: /* P4P800-X */
1041                                 asus_hides_smbus = 1;
1042                         }
1043                 else if (dev->device == PCI_DEVICE_ID_INTEL_82915GM_HB)
1044                         switch (dev->subsystem_device) {
1045                         case 0x1882: /* M6V notebook */
1046                         case 0x1977: /* A6VA notebook */
1047                                 asus_hides_smbus = 1;
1048                         }
1049         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_HP)) {
1050                 if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
1051                         switch(dev->subsystem_device) {
1052                         case 0x088C: /* HP Compaq nc8000 */
1053                         case 0x0890: /* HP Compaq nc6000 */
1054                                 asus_hides_smbus = 1;
1055                         }
1056                 else if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
1057                         switch (dev->subsystem_device) {
1058                         case 0x12bc: /* HP D330L */
1059                         case 0x12bd: /* HP D530 */
1060                                 asus_hides_smbus = 1;
1061                         }
1062                 else if (dev->device == PCI_DEVICE_ID_INTEL_82875_HB)
1063                         switch (dev->subsystem_device) {
1064                         case 0x12bf: /* HP xw4100 */
1065                                 asus_hides_smbus = 1;
1066                         }
1067        } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_SAMSUNG)) {
1068                if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
1069                        switch(dev->subsystem_device) {
1070                        case 0xC00C: /* Samsung P35 notebook */
1071                                asus_hides_smbus = 1;
1072                        }
1073         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_COMPAQ)) {
1074                 if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
1075                         switch(dev->subsystem_device) {
1076                         case 0x0058: /* Compaq Evo N620c */
1077                                 asus_hides_smbus = 1;
1078                         }
1079                 else if (dev->device == PCI_DEVICE_ID_INTEL_82810_IG3)
1080                         switch(dev->subsystem_device) {
1081                         case 0xB16C: /* Compaq Deskpro EP 401963-001 (PCA# 010174) */
1082                                 /* Motherboard doesn't have Host bridge
1083                                  * subvendor/subdevice IDs, therefore checking
1084                                  * its on-board VGA controller */
1085                                 asus_hides_smbus = 1;
1086                         }
1087                 else if (dev->device == PCI_DEVICE_ID_INTEL_82845G_IG)
1088                         switch(dev->subsystem_device) {
1089                         case 0x00b8: /* Compaq Evo D510 CMT */
1090                         case 0x00b9: /* Compaq Evo D510 SFF */
1091                                 asus_hides_smbus = 1;
1092                         }
1093                 else if (dev->device == PCI_DEVICE_ID_INTEL_82815_CGC)
1094                         switch (dev->subsystem_device) {
1095                         case 0x001A: /* Compaq Deskpro EN SSF P667 815E */
1096                                 /* Motherboard doesn't have host bridge
1097                                  * subvendor/subdevice IDs, therefore checking
1098                                  * its on-board VGA controller */
1099                                 asus_hides_smbus = 1;
1100                         }
1101         }
1102 }
1103 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845_HB,   asus_hides_smbus_hostbridge);
1104 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845G_HB,  asus_hides_smbus_hostbridge);
1105 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82850_HB,   asus_hides_smbus_hostbridge);
1106 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82865_HB,   asus_hides_smbus_hostbridge);
1107 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82875_HB,   asus_hides_smbus_hostbridge);
1108 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_7205_0,     asus_hides_smbus_hostbridge);
1109 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_E7501_MCH,  asus_hides_smbus_hostbridge);
1110 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855PM_HB, asus_hides_smbus_hostbridge);
1111 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855GM_HB, asus_hides_smbus_hostbridge);
1112 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82915GM_HB, asus_hides_smbus_hostbridge);
1113
1114 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82810_IG3,  asus_hides_smbus_hostbridge);
1115 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845G_IG,  asus_hides_smbus_hostbridge);
1116 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82815_CGC,  asus_hides_smbus_hostbridge);
1117
1118 static void asus_hides_smbus_lpc(struct pci_dev *dev)
1119 {
1120         u16 val;
1121         
1122         if (likely(!asus_hides_smbus))
1123                 return;
1124
1125         pci_read_config_word(dev, 0xF2, &val);
1126         if (val & 0x8) {
1127                 pci_write_config_word(dev, 0xF2, val & (~0x8));
1128                 pci_read_config_word(dev, 0xF2, &val);
1129                 if (val & 0x8)
1130                         dev_info(&dev->dev, "i801 SMBus device continues to play 'hide and seek'! 0x%x\n", val);
1131                 else
1132                         dev_info(&dev->dev, "Enabled i801 SMBus device\n");
1133         }
1134 }
1135 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801AA_0,  asus_hides_smbus_lpc);
1136 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc);
1137 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc);
1138 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc);
1139 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc);
1140 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc);
1141 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc);
1142 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801AA_0,  asus_hides_smbus_lpc);
1143 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc);
1144 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc);
1145 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc);
1146 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc);
1147 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc);
1148 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc);
1149
1150 /* It appears we just have one such device. If not, we have a warning */
1151 static void __iomem *asus_rcba_base;
1152 static void asus_hides_smbus_lpc_ich6_suspend(struct pci_dev *dev)
1153 {
1154         u32 rcba;
1155
1156         if (likely(!asus_hides_smbus))
1157                 return;
1158         WARN_ON(asus_rcba_base);
1159
1160         pci_read_config_dword(dev, 0xF0, &rcba);
1161         /* use bits 31:14, 16 kB aligned */
1162         asus_rcba_base = ioremap_nocache(rcba & 0xFFFFC000, 0x4000);
1163         if (asus_rcba_base == NULL)
1164                 return;
1165 }
1166
1167 static void asus_hides_smbus_lpc_ich6_resume_early(struct pci_dev *dev)
1168 {
1169         u32 val;
1170
1171         if (likely(!asus_hides_smbus || !asus_rcba_base))
1172                 return;
1173         /* read the Function Disable register, dword mode only */
1174         val = readl(asus_rcba_base + 0x3418);
1175         writel(val & 0xFFFFFFF7, asus_rcba_base + 0x3418); /* enable the SMBus device */
1176 }
1177
1178 static void asus_hides_smbus_lpc_ich6_resume(struct pci_dev *dev)
1179 {
1180         if (likely(!asus_hides_smbus || !asus_rcba_base))
1181                 return;
1182         iounmap(asus_rcba_base);
1183         asus_rcba_base = NULL;
1184         dev_info(&dev->dev, "Enabled ICH6/i801 SMBus device\n");
1185 }
1186
1187 static void asus_hides_smbus_lpc_ich6(struct pci_dev *dev)
1188 {
1189         asus_hides_smbus_lpc_ich6_suspend(dev);
1190         asus_hides_smbus_lpc_ich6_resume_early(dev);
1191         asus_hides_smbus_lpc_ich6_resume(dev);
1192 }
1193 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6);
1194 DECLARE_PCI_FIXUP_SUSPEND(PCI_VENDOR_ID_INTEL,  PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_suspend);
1195 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_resume);
1196 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_INTEL,     PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6_resume_early);
1197
1198 /*
1199  * SiS 96x south bridge: BIOS typically hides SMBus device...
1200  */
1201 static void quirk_sis_96x_smbus(struct pci_dev *dev)
1202 {
1203         u8 val = 0;
1204         pci_read_config_byte(dev, 0x77, &val);
1205         if (val & 0x10) {
1206                 dev_info(&dev->dev, "Enabling SiS 96x SMBus\n");
1207                 pci_write_config_byte(dev, 0x77, val & ~0x10);
1208         }
1209 }
1210 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus);
1211 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus);
1212 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus);
1213 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus);
1214 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus);
1215 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus);
1216 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus);
1217 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus);
1218
1219 /*
1220  * ... This is further complicated by the fact that some SiS96x south
1221  * bridges pretend to be 85C503/5513 instead.  In that case see if we
1222  * spotted a compatible north bridge to make sure.
1223  * (pci_find_device doesn't work yet)
1224  *
1225  * We can also enable the sis96x bit in the discovery register..
1226  */
1227 #define SIS_DETECT_REGISTER 0x40
1228
1229 static void quirk_sis_503(struct pci_dev *dev)
1230 {
1231         u8 reg;
1232         u16 devid;
1233
1234         pci_read_config_byte(dev, SIS_DETECT_REGISTER, &reg);
1235         pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg | (1 << 6));
1236         pci_read_config_word(dev, PCI_DEVICE_ID, &devid);
1237         if (((devid & 0xfff0) != 0x0960) && (devid != 0x0018)) {
1238                 pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg);
1239                 return;
1240         }
1241
1242         /*
1243          * Ok, it now shows up as a 96x.. run the 96x quirk by
1244          * hand in case it has already been processed.
1245          * (depends on link order, which is apparently not guaranteed)
1246          */
1247         dev->device = devid;
1248         quirk_sis_96x_smbus(dev);
1249 }
1250 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_503,           quirk_sis_503);
1251 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_SI,        PCI_DEVICE_ID_SI_503,           quirk_sis_503);
1252
1253
1254 /*
1255  * On ASUS A8V and A8V Deluxe boards, the onboard AC97 audio controller
1256  * and MC97 modem controller are disabled when a second PCI soundcard is
1257  * present. This patch, tweaking the VT8237 ISA bridge, enables them.
1258  * -- bjd
1259  */
1260 static void asus_hides_ac97_lpc(struct pci_dev *dev)
1261 {
1262         u8 val;
1263         int asus_hides_ac97 = 0;
1264
1265         if (likely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
1266                 if (dev->device == PCI_DEVICE_ID_VIA_8237)
1267                         asus_hides_ac97 = 1;
1268         }
1269
1270         if (!asus_hides_ac97)
1271                 return;
1272
1273         pci_read_config_byte(dev, 0x50, &val);
1274         if (val & 0xc0) {
1275                 pci_write_config_byte(dev, 0x50, val & (~0xc0));
1276                 pci_read_config_byte(dev, 0x50, &val);
1277                 if (val & 0xc0)
1278                         dev_info(&dev->dev, "Onboard AC97/MC97 devices continue to play 'hide and seek'! 0x%x\n", val);
1279                 else
1280                         dev_info(&dev->dev, "Enabled onboard AC97/MC97 devices\n");
1281         }
1282 }
1283 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237, asus_hides_ac97_lpc);
1284 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_VIA,       PCI_DEVICE_ID_VIA_8237, asus_hides_ac97_lpc);
1285
1286 #if defined(CONFIG_ATA) || defined(CONFIG_ATA_MODULE)
1287
1288 /*
1289  *      If we are using libata we can drive this chip properly but must
1290  *      do this early on to make the additional device appear during
1291  *      the PCI scanning.
1292  */
1293 static void quirk_jmicron_ata(struct pci_dev *pdev)
1294 {
1295         u32 conf1, conf5, class;
1296         u8 hdr;
1297
1298         /* Only poke fn 0 */
1299         if (PCI_FUNC(pdev->devfn))
1300                 return;
1301
1302         pci_read_config_dword(pdev, 0x40, &conf1);
1303         pci_read_config_dword(pdev, 0x80, &conf5);
1304
1305         conf1 &= ~0x00CFF302; /* Clear bit 1, 8, 9, 12-19, 22, 23 */
1306         conf5 &= ~(1 << 24);  /* Clear bit 24 */
1307
1308         switch (pdev->device) {
1309         case PCI_DEVICE_ID_JMICRON_JMB360:
1310                 /* The controller should be in single function ahci mode */
1311                 conf1 |= 0x0002A100; /* Set 8, 13, 15, 17 */
1312                 break;
1313
1314         case PCI_DEVICE_ID_JMICRON_JMB365:
1315         case PCI_DEVICE_ID_JMICRON_JMB366:
1316                 /* Redirect IDE second PATA port to the right spot */
1317                 conf5 |= (1 << 24);
1318                 /* Fall through */
1319         case PCI_DEVICE_ID_JMICRON_JMB361:
1320         case PCI_DEVICE_ID_JMICRON_JMB363:
1321                 /* Enable dual function mode, AHCI on fn 0, IDE fn1 */
1322                 /* Set the class codes correctly and then direct IDE 0 */
1323                 conf1 |= 0x00C2A1B3; /* Set 0, 1, 4, 5, 7, 8, 13, 15, 17, 22, 23 */
1324                 break;
1325
1326         case PCI_DEVICE_ID_JMICRON_JMB368:
1327                 /* The controller should be in single function IDE mode */
1328                 conf1 |= 0x00C00000; /* Set 22, 23 */
1329                 break;
1330         }
1331
1332         pci_write_config_dword(pdev, 0x40, conf1);
1333         pci_write_config_dword(pdev, 0x80, conf5);
1334
1335         /* Update pdev accordingly */
1336         pci_read_config_byte(pdev, PCI_HEADER_TYPE, &hdr);
1337         pdev->hdr_type = hdr & 0x7f;
1338         pdev->multifunction = !!(hdr & 0x80);
1339
1340         pci_read_config_dword(pdev, PCI_CLASS_REVISION, &class);
1341         pdev->class = class >> 8;
1342 }
1343 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB360, quirk_jmicron_ata);
1344 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB361, quirk_jmicron_ata);
1345 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB363, quirk_jmicron_ata);
1346 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB365, quirk_jmicron_ata);
1347 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB366, quirk_jmicron_ata);
1348 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB368, quirk_jmicron_ata);
1349 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB360, quirk_jmicron_ata);
1350 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB361, quirk_jmicron_ata);
1351 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB363, quirk_jmicron_ata);
1352 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB365, quirk_jmicron_ata);
1353 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB366, quirk_jmicron_ata);
1354 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB368, quirk_jmicron_ata);
1355
1356 #endif
1357
1358 #ifdef CONFIG_X86_IO_APIC
1359 static void __init quirk_alder_ioapic(struct pci_dev *pdev)
1360 {
1361         int i;
1362
1363         if ((pdev->class >> 8) != 0xff00)
1364                 return;
1365
1366         /* the first BAR is the location of the IO APIC...we must
1367          * not touch this (and it's already covered by the fixmap), so
1368          * forcibly insert it into the resource tree */
1369         if (pci_resource_start(pdev, 0) && pci_resource_len(pdev, 0))
1370                 insert_resource(&iomem_resource, &pdev->resource[0]);
1371
1372         /* The next five BARs all seem to be rubbish, so just clean
1373          * them out */
1374         for (i=1; i < 6; i++) {
1375                 memset(&pdev->resource[i], 0, sizeof(pdev->resource[i]));
1376         }
1377
1378 }
1379 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_EESSC,      quirk_alder_ioapic);
1380 #endif
1381
1382 static void __devinit quirk_pcie_mch(struct pci_dev *pdev)
1383 {
1384         pcie_mch_quirk = 1;
1385 }
1386 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7520_MCH,  quirk_pcie_mch);
1387 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7320_MCH,  quirk_pcie_mch);
1388 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7525_MCH,  quirk_pcie_mch);
1389
1390
1391 /*
1392  * It's possible for the MSI to get corrupted if shpc and acpi
1393  * are used together on certain PXH-based systems.
1394  */
1395 static void __devinit quirk_pcie_pxh(struct pci_dev *dev)
1396 {
1397         pci_msi_off(dev);
1398         dev->no_msi = 1;
1399         dev_warn(&dev->dev, "PXH quirk detected; SHPC device MSI disabled\n");
1400 }
1401 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_0,     quirk_pcie_pxh);
1402 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_1,     quirk_pcie_pxh);
1403 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_0,      quirk_pcie_pxh);
1404 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_1,      quirk_pcie_pxh);
1405 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHV,       quirk_pcie_pxh);
1406
1407 /*
1408  * Some Intel PCI Express chipsets have trouble with downstream
1409  * device power management.
1410  */
1411 static void quirk_intel_pcie_pm(struct pci_dev * dev)
1412 {
1413         pci_pm_d3_delay = 120;
1414         dev->no_d1d2 = 1;
1415 }
1416
1417 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e2, quirk_intel_pcie_pm);
1418 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e3, quirk_intel_pcie_pm);
1419 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e4, quirk_intel_pcie_pm);
1420 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e5, quirk_intel_pcie_pm);
1421 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e6, quirk_intel_pcie_pm);
1422 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e7, quirk_intel_pcie_pm);
1423 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f7, quirk_intel_pcie_pm);
1424 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f8, quirk_intel_pcie_pm);
1425 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f9, quirk_intel_pcie_pm);
1426 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25fa, quirk_intel_pcie_pm);
1427 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2601, quirk_intel_pcie_pm);
1428 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2602, quirk_intel_pcie_pm);
1429 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2603, quirk_intel_pcie_pm);
1430 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2604, quirk_intel_pcie_pm);
1431 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2605, quirk_intel_pcie_pm);
1432 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2606, quirk_intel_pcie_pm);
1433 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2607, quirk_intel_pcie_pm);
1434 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2608, quirk_intel_pcie_pm);
1435 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2609, quirk_intel_pcie_pm);
1436 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x260a, quirk_intel_pcie_pm);
1437 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x260b, quirk_intel_pcie_pm);
1438
1439 /*
1440  * Toshiba TC86C001 IDE controller reports the standard 8-byte BAR0 size
1441  * but the PIO transfers won't work if BAR0 falls at the odd 8 bytes.
1442  * Re-allocate the region if needed...
1443  */
1444 static void __init quirk_tc86c001_ide(struct pci_dev *dev)
1445 {
1446         struct resource *r = &dev->resource[0];
1447
1448         if (r->start & 0x8) {
1449                 r->start = 0;
1450                 r->end = 0xf;
1451         }
1452 }
1453 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA_2,
1454                          PCI_DEVICE_ID_TOSHIBA_TC86C001_IDE,
1455                          quirk_tc86c001_ide);
1456
1457 static void __devinit quirk_netmos(struct pci_dev *dev)
1458 {
1459         unsigned int num_parallel = (dev->subsystem_device & 0xf0) >> 4;
1460         unsigned int num_serial = dev->subsystem_device & 0xf;
1461
1462         /*
1463          * These Netmos parts are multiport serial devices with optional
1464          * parallel ports.  Even when parallel ports are present, they
1465          * are identified as class SERIAL, which means the serial driver
1466          * will claim them.  To prevent this, mark them as class OTHER.
1467          * These combo devices should be claimed by parport_serial.
1468          *
1469          * The subdevice ID is of the form 0x00PS, where <P> is the number
1470          * of parallel ports and <S> is the number of serial ports.
1471          */
1472         switch (dev->device) {
1473         case PCI_DEVICE_ID_NETMOS_9735:
1474         case PCI_DEVICE_ID_NETMOS_9745:
1475         case PCI_DEVICE_ID_NETMOS_9835:
1476         case PCI_DEVICE_ID_NETMOS_9845:
1477         case PCI_DEVICE_ID_NETMOS_9855:
1478                 if ((dev->class >> 8) == PCI_CLASS_COMMUNICATION_SERIAL &&
1479                     num_parallel) {
1480                         dev_info(&dev->dev, "Netmos %04x (%u parallel, "
1481                                 "%u serial); changing class SERIAL to OTHER "
1482                                 "(use parport_serial)\n",
1483                                 dev->device, num_parallel, num_serial);
1484                         dev->class = (PCI_CLASS_COMMUNICATION_OTHER << 8) |
1485                             (dev->class & 0xff);
1486                 }
1487         }
1488 }
1489 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NETMOS, PCI_ANY_ID, quirk_netmos);
1490
1491 static void __devinit quirk_e100_interrupt(struct pci_dev *dev)
1492 {
1493         u16 command, pmcsr;
1494         u8 __iomem *csr;
1495         u8 cmd_hi;
1496         int pm;
1497
1498         switch (dev->device) {
1499         /* PCI IDs taken from drivers/net/e100.c */
1500         case 0x1029:
1501         case 0x1030 ... 0x1034:
1502         case 0x1038 ... 0x103E:
1503         case 0x1050 ... 0x1057:
1504         case 0x1059:
1505         case 0x1064 ... 0x106B:
1506         case 0x1091 ... 0x1095:
1507         case 0x1209:
1508         case 0x1229:
1509         case 0x2449:
1510         case 0x2459:
1511         case 0x245D:
1512         case 0x27DC:
1513                 break;
1514         default:
1515                 return;
1516         }
1517
1518         /*
1519          * Some firmware hands off the e100 with interrupts enabled,
1520          * which can cause a flood of interrupts if packets are
1521          * received before the driver attaches to the device.  So
1522          * disable all e100 interrupts here.  The driver will
1523          * re-enable them when it's ready.
1524          */
1525         pci_read_config_word(dev, PCI_COMMAND, &command);
1526
1527         if (!(command & PCI_COMMAND_MEMORY) || !pci_resource_start(dev, 0))
1528                 return;
1529
1530         /*
1531          * Check that the device is in the D0 power state. If it's not,
1532          * there is no point to look any further.
1533          */
1534         pm = pci_find_capability(dev, PCI_CAP_ID_PM);
1535         if (pm) {
1536                 pci_read_config_word(dev, pm + PCI_PM_CTRL, &pmcsr);
1537                 if ((pmcsr & PCI_PM_CTRL_STATE_MASK) != PCI_D0)
1538                         return;
1539         }
1540
1541         /* Convert from PCI bus to resource space.  */
1542         csr = ioremap(pci_resource_start(dev, 0), 8);
1543         if (!csr) {
1544                 dev_warn(&dev->dev, "Can't map e100 registers\n");
1545                 return;
1546         }
1547
1548         cmd_hi = readb(csr + 3);
1549         if (cmd_hi == 0) {
1550                 dev_warn(&dev->dev, "Firmware left e100 interrupts enabled; "
1551                         "disabling\n");
1552                 writeb(1, csr + 3);
1553         }
1554
1555         iounmap(csr);
1556 }
1557 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, PCI_ANY_ID, quirk_e100_interrupt);
1558
1559 static void __devinit fixup_rev1_53c810(struct pci_dev* dev)
1560 {
1561         /* rev 1 ncr53c810 chips don't set the class at all which means
1562          * they don't get their resources remapped. Fix that here.
1563          */
1564
1565         if (dev->class == PCI_CLASS_NOT_DEFINED) {
1566                 dev_info(&dev->dev, "NCR 53c810 rev 1 detected; setting PCI class\n");
1567                 dev->class = PCI_CLASS_STORAGE_SCSI;
1568         }
1569 }
1570 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NCR, PCI_DEVICE_ID_NCR_53C810, fixup_rev1_53c810);
1571
1572 /* Enable 1k I/O space granularity on the Intel P64H2 */
1573 static void __devinit quirk_p64h2_1k_io(struct pci_dev *dev)
1574 {
1575         u16 en1k;
1576         u8 io_base_lo, io_limit_lo;
1577         unsigned long base, limit;
1578         struct resource *res = dev->resource + PCI_BRIDGE_RESOURCES;
1579
1580         pci_read_config_word(dev, 0x40, &en1k);
1581
1582         if (en1k & 0x200) {
1583                 dev_info(&dev->dev, "Enable I/O Space to 1KB granularity\n");
1584
1585                 pci_read_config_byte(dev, PCI_IO_BASE, &io_base_lo);
1586                 pci_read_config_byte(dev, PCI_IO_LIMIT, &io_limit_lo);
1587                 base = (io_base_lo & (PCI_IO_RANGE_MASK | 0x0c)) << 8;
1588                 limit = (io_limit_lo & (PCI_IO_RANGE_MASK | 0x0c)) << 8;
1589
1590                 if (base <= limit) {
1591                         res->start = base;
1592                         res->end = limit + 0x3ff;
1593                 }
1594         }
1595 }
1596 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   0x1460,         quirk_p64h2_1k_io);
1597
1598 /* Fix the IOBL_ADR for 1k I/O space granularity on the Intel P64H2
1599  * The IOBL_ADR gets re-written to 4k boundaries in pci_setup_bridge()
1600  * in drivers/pci/setup-bus.c
1601  */
1602 static void __devinit quirk_p64h2_1k_io_fix_iobl(struct pci_dev *dev)
1603 {
1604         u16 en1k, iobl_adr, iobl_adr_1k;
1605         struct resource *res = dev->resource + PCI_BRIDGE_RESOURCES;
1606
1607         pci_read_config_word(dev, 0x40, &en1k);
1608
1609         if (en1k & 0x200) {
1610                 pci_read_config_word(dev, PCI_IO_BASE, &iobl_adr);
1611
1612                 iobl_adr_1k = iobl_adr | (res->start >> 8) | (res->end & 0xfc00);
1613
1614                 if (iobl_adr != iobl_adr_1k) {
1615                         dev_info(&dev->dev, "Fixing P64H2 IOBL_ADR from 0x%x to 0x%x for 1KB granularity\n",
1616                                 iobl_adr,iobl_adr_1k);
1617                         pci_write_config_word(dev, PCI_IO_BASE, iobl_adr_1k);
1618                 }
1619         }
1620 }
1621 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x1460,         quirk_p64h2_1k_io_fix_iobl);
1622
1623 /* Under some circumstances, AER is not linked with extended capabilities.
1624  * Force it to be linked by setting the corresponding control bit in the
1625  * config space.
1626  */
1627 static void quirk_nvidia_ck804_pcie_aer_ext_cap(struct pci_dev *dev)
1628 {
1629         uint8_t b;
1630         if (pci_read_config_byte(dev, 0xf41, &b) == 0) {
1631                 if (!(b & 0x20)) {
1632                         pci_write_config_byte(dev, 0xf41, b | 0x20);
1633                         dev_info(&dev->dev,
1634                                "Linking AER extended capability\n");
1635                 }
1636         }
1637 }
1638 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
1639                         quirk_nvidia_ck804_pcie_aer_ext_cap);
1640 DECLARE_PCI_FIXUP_RESUME_EARLY(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
1641                         quirk_nvidia_ck804_pcie_aer_ext_cap);
1642
1643 static void __devinit quirk_via_cx700_pci_parking_caching(struct pci_dev *dev)
1644 {
1645         /*
1646          * Disable PCI Bus Parking and PCI Master read caching on CX700
1647          * which causes unspecified timing errors with a VT6212L on the PCI
1648          * bus leading to USB2.0 packet loss. The defaults are that these
1649          * features are turned off but some BIOSes turn them on.
1650          */
1651
1652         uint8_t b;
1653         if (pci_read_config_byte(dev, 0x76, &b) == 0) {
1654                 if (b & 0x40) {
1655                         /* Turn off PCI Bus Parking */
1656                         pci_write_config_byte(dev, 0x76, b ^ 0x40);
1657
1658                         dev_info(&dev->dev,
1659                                 "Disabling VIA CX700 PCI parking\n");
1660                 }
1661         }
1662
1663         if (pci_read_config_byte(dev, 0x72, &b) == 0) {
1664                 if (b != 0) {
1665                         /* Turn off PCI Master read caching */
1666                         pci_write_config_byte(dev, 0x72, 0x0);
1667
1668                         /* Set PCI Master Bus time-out to "1x16 PCLK" */
1669                         pci_write_config_byte(dev, 0x75, 0x1);
1670
1671                         /* Disable "Read FIFO Timer" */
1672                         pci_write_config_byte(dev, 0x77, 0x0);
1673
1674                         dev_info(&dev->dev,
1675                                 "Disabling VIA CX700 PCI caching\n");
1676                 }
1677         }
1678 }
1679 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_VIA, 0x324e, quirk_via_cx700_pci_parking_caching);
1680
1681 /*
1682  * For Broadcom 5706, 5708, 5709 rev. A nics, any read beyond the
1683  * VPD end tag will hang the device.  This problem was initially
1684  * observed when a vpd entry was created in sysfs
1685  * ('/sys/bus/pci/devices/<id>/vpd').   A read to this sysfs entry
1686  * will dump 32k of data.  Reading a full 32k will cause an access
1687  * beyond the VPD end tag causing the device to hang.  Once the device
1688  * is hung, the bnx2 driver will not be able to reset the device.
1689  * We believe that it is legal to read beyond the end tag and
1690  * therefore the solution is to limit the read/write length.
1691  */
1692 static void __devinit quirk_brcm_570x_limit_vpd(struct pci_dev *dev)
1693 {
1694         /*
1695          * Only disable the VPD capability for 5706, 5706S, 5708,
1696          * 5708S and 5709 rev. A
1697          */
1698         if ((dev->device == PCI_DEVICE_ID_NX2_5706) ||
1699             (dev->device == PCI_DEVICE_ID_NX2_5706S) ||
1700             (dev->device == PCI_DEVICE_ID_NX2_5708) ||
1701             (dev->device == PCI_DEVICE_ID_NX2_5708S) ||
1702             ((dev->device == PCI_DEVICE_ID_NX2_5709) &&
1703              (dev->revision & 0xf0) == 0x0)) {
1704                 if (dev->vpd)
1705                         dev->vpd->len = 0x80;
1706         }
1707 }
1708
1709 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_BROADCOM,
1710                          PCI_DEVICE_ID_NX2_5706,
1711                          quirk_brcm_570x_limit_vpd);
1712 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_BROADCOM,
1713                          PCI_DEVICE_ID_NX2_5706S,
1714                          quirk_brcm_570x_limit_vpd);
1715 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_BROADCOM,
1716                          PCI_DEVICE_ID_NX2_5708,
1717                          quirk_brcm_570x_limit_vpd);
1718 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_BROADCOM,
1719                          PCI_DEVICE_ID_NX2_5708S,
1720                          quirk_brcm_570x_limit_vpd);
1721 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_BROADCOM,
1722                          PCI_DEVICE_ID_NX2_5709,
1723                          quirk_brcm_570x_limit_vpd);
1724 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_BROADCOM,
1725                          PCI_DEVICE_ID_NX2_5709S,
1726                          quirk_brcm_570x_limit_vpd);
1727
1728 #ifdef CONFIG_PCI_MSI
1729 /* Some chipsets do not support MSI. We cannot easily rely on setting
1730  * PCI_BUS_FLAGS_NO_MSI in its bus flags because there are actually
1731  * some other busses controlled by the chipset even if Linux is not
1732  * aware of it.  Instead of setting the flag on all busses in the
1733  * machine, simply disable MSI globally.
1734  */
1735 static void __init quirk_disable_all_msi(struct pci_dev *dev)
1736 {
1737         pci_no_msi();
1738         dev_warn(&dev->dev, "MSI quirk detected; MSI disabled\n");
1739 }
1740 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_GCNB_LE, quirk_disable_all_msi);
1741 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS400_200, quirk_disable_all_msi);
1742 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS480, quirk_disable_all_msi);
1743 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3336, quirk_disable_all_msi);
1744 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3351, quirk_disable_all_msi);
1745
1746 /* Disable MSI on chipsets that are known to not support it */
1747 static void __devinit quirk_disable_msi(struct pci_dev *dev)
1748 {
1749         if (dev->subordinate) {
1750                 dev_warn(&dev->dev, "MSI quirk detected; "
1751                         "subordinate MSI disabled\n");
1752                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
1753         }
1754 }
1755 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_disable_msi);
1756
1757 /* Go through the list of Hypertransport capabilities and
1758  * return 1 if a HT MSI capability is found and enabled */
1759 static int __devinit msi_ht_cap_enabled(struct pci_dev *dev)
1760 {
1761         int pos, ttl = 48;
1762
1763         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
1764         while (pos && ttl--) {
1765                 u8 flags;
1766
1767                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
1768                                          &flags) == 0)
1769                 {
1770                         dev_info(&dev->dev, "Found %s HT MSI Mapping\n",
1771                                 flags & HT_MSI_FLAGS_ENABLE ?
1772                                 "enabled" : "disabled");
1773                         return (flags & HT_MSI_FLAGS_ENABLE) != 0;
1774                 }
1775
1776                 pos = pci_find_next_ht_capability(dev, pos,
1777                                                   HT_CAPTYPE_MSI_MAPPING);
1778         }
1779         return 0;
1780 }
1781
1782 /* Check the hypertransport MSI mapping to know whether MSI is enabled or not */
1783 static void __devinit quirk_msi_ht_cap(struct pci_dev *dev)
1784 {
1785         if (dev->subordinate && !msi_ht_cap_enabled(dev)) {
1786                 dev_warn(&dev->dev, "MSI quirk detected; "
1787                         "subordinate MSI disabled\n");
1788                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
1789         }
1790 }
1791 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_HT2000_PCIE,
1792                         quirk_msi_ht_cap);
1793
1794
1795 /* The nVidia CK804 chipset may have 2 HT MSI mappings.
1796  * MSI are supported if the MSI capability set in any of these mappings.
1797  */
1798 static void __devinit quirk_nvidia_ck804_msi_ht_cap(struct pci_dev *dev)
1799 {
1800         struct pci_dev *pdev;
1801
1802         if (!dev->subordinate)
1803                 return;
1804
1805         /* check HT MSI cap on this chipset and the root one.
1806          * a single one having MSI is enough to be sure that MSI are supported.
1807          */
1808         pdev = pci_get_slot(dev->bus, 0);
1809         if (!pdev)
1810                 return;
1811         if (!msi_ht_cap_enabled(dev) && !msi_ht_cap_enabled(pdev)) {
1812                 dev_warn(&dev->dev, "MSI quirk detected; "
1813                         "subordinate MSI disabled\n");
1814                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
1815         }
1816         pci_dev_put(pdev);
1817 }
1818 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
1819                         quirk_nvidia_ck804_msi_ht_cap);
1820
1821 /* Force enable MSI mapping capability on HT bridges */
1822 static void __devinit ht_enable_msi_mapping(struct pci_dev *dev)
1823 {
1824         int pos, ttl = 48;
1825
1826         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
1827         while (pos && ttl--) {
1828                 u8 flags;
1829
1830                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
1831                                          &flags) == 0) {
1832                         dev_info(&dev->dev, "Enabling HT MSI Mapping\n");
1833
1834                         pci_write_config_byte(dev, pos + HT_MSI_FLAGS,
1835                                               flags | HT_MSI_FLAGS_ENABLE);
1836                 }
1837                 pos = pci_find_next_ht_capability(dev, pos,
1838                                                   HT_CAPTYPE_MSI_MAPPING);
1839         }
1840 }
1841 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SERVERWORKS,
1842                          PCI_DEVICE_ID_SERVERWORKS_HT1000_PXB,
1843                          ht_enable_msi_mapping);
1844
1845 static void __devinit nv_msi_ht_cap_quirk(struct pci_dev *dev)
1846 {
1847         struct pci_dev *host_bridge;
1848         int pos, ttl = 48;
1849
1850         /*
1851          * HT MSI mapping should be disabled on devices that are below
1852          * a non-Hypertransport host bridge. Locate the host bridge...
1853          */
1854         host_bridge = pci_get_bus_and_slot(0, PCI_DEVFN(0, 0));
1855         if (host_bridge == NULL) {
1856                 dev_warn(&dev->dev,
1857                          "nv_msi_ht_cap_quirk didn't locate host bridge\n");
1858                 return;
1859         }
1860
1861         pos = pci_find_ht_capability(host_bridge, HT_CAPTYPE_SLAVE);
1862         if (pos != 0) {
1863                 /* Host bridge is to HT */
1864                 ht_enable_msi_mapping(dev);
1865                 return;
1866         }
1867
1868         /* Host bridge is not to HT, disable HT MSI mapping on this device */
1869         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
1870         while (pos && ttl--) {
1871                 u8 flags;
1872
1873                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
1874                                          &flags) == 0) {
1875                         dev_info(&dev->dev, "Disabling HT MSI mapping");
1876                         pci_write_config_byte(dev, pos + HT_MSI_FLAGS,
1877                                               flags & ~HT_MSI_FLAGS_ENABLE);
1878                 }
1879                 pos = pci_find_next_ht_capability(dev, pos,
1880                                                   HT_CAPTYPE_MSI_MAPPING);
1881         }
1882 }
1883 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_ANY_ID, nv_msi_ht_cap_quirk);
1884 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL, PCI_ANY_ID, nv_msi_ht_cap_quirk);
1885
1886 static void __devinit quirk_msi_intx_disable_bug(struct pci_dev *dev)
1887 {
1888         dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
1889 }
1890 static void __devinit quirk_msi_intx_disable_ati_bug(struct pci_dev *dev)
1891 {
1892         struct pci_dev *p;
1893
1894         /* SB700 MSI issue will be fixed at HW level from revision A21,
1895          * we need check PCI REVISION ID of SMBus controller to get SB700
1896          * revision.
1897          */
1898         p = pci_get_device(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_SBX00_SMBUS,
1899                            NULL);
1900         if (!p)
1901                 return;
1902
1903         if ((p->revision < 0x3B) && (p->revision >= 0x30))
1904                 dev->dev_flags |= PCI_DEV_FLAGS_MSI_INTX_DISABLE_BUG;
1905         pci_dev_put(p);
1906 }
1907 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
1908                         PCI_DEVICE_ID_TIGON3_5780,
1909                         quirk_msi_intx_disable_bug);
1910 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
1911                         PCI_DEVICE_ID_TIGON3_5780S,
1912                         quirk_msi_intx_disable_bug);
1913 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
1914                         PCI_DEVICE_ID_TIGON3_5714,
1915                         quirk_msi_intx_disable_bug);
1916 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
1917                         PCI_DEVICE_ID_TIGON3_5714S,
1918                         quirk_msi_intx_disable_bug);
1919 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
1920                         PCI_DEVICE_ID_TIGON3_5715,
1921                         quirk_msi_intx_disable_bug);
1922 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_BROADCOM,
1923                         PCI_DEVICE_ID_TIGON3_5715S,
1924                         quirk_msi_intx_disable_bug);
1925
1926 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4390,
1927                         quirk_msi_intx_disable_ati_bug);
1928 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4391,
1929                         quirk_msi_intx_disable_ati_bug);
1930 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4392,
1931                         quirk_msi_intx_disable_ati_bug);
1932 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4393,
1933                         quirk_msi_intx_disable_ati_bug);
1934 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4394,
1935                         quirk_msi_intx_disable_ati_bug);
1936
1937 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4373,
1938                         quirk_msi_intx_disable_bug);
1939 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4374,
1940                         quirk_msi_intx_disable_bug);
1941 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, 0x4375,
1942                         quirk_msi_intx_disable_bug);
1943
1944 #endif /* CONFIG_PCI_MSI */
1945
1946 static void pci_do_fixups(struct pci_dev *dev, struct pci_fixup *f, struct pci_fixup *end)
1947 {
1948         while (f < end) {
1949                 if ((f->vendor == dev->vendor || f->vendor == (u16) PCI_ANY_ID) &&
1950                     (f->device == dev->device || f->device == (u16) PCI_ANY_ID)) {
1951                         dev_dbg(&dev->dev, "calling %pF\n", f->hook);
1952                         f->hook(dev);
1953                 }
1954                 f++;
1955         }
1956 }
1957
1958 extern struct pci_fixup __start_pci_fixups_early[];
1959 extern struct pci_fixup __end_pci_fixups_early[];
1960 extern struct pci_fixup __start_pci_fixups_header[];
1961 extern struct pci_fixup __end_pci_fixups_header[];
1962 extern struct pci_fixup __start_pci_fixups_final[];
1963 extern struct pci_fixup __end_pci_fixups_final[];
1964 extern struct pci_fixup __start_pci_fixups_enable[];
1965 extern struct pci_fixup __end_pci_fixups_enable[];
1966 extern struct pci_fixup __start_pci_fixups_resume[];
1967 extern struct pci_fixup __end_pci_fixups_resume[];
1968 extern struct pci_fixup __start_pci_fixups_resume_early[];
1969 extern struct pci_fixup __end_pci_fixups_resume_early[];
1970 extern struct pci_fixup __start_pci_fixups_suspend[];
1971 extern struct pci_fixup __end_pci_fixups_suspend[];
1972
1973
1974 void pci_fixup_device(enum pci_fixup_pass pass, struct pci_dev *dev)
1975 {
1976         struct pci_fixup *start, *end;
1977
1978         switch(pass) {
1979         case pci_fixup_early:
1980                 start = __start_pci_fixups_early;
1981                 end = __end_pci_fixups_early;
1982                 break;
1983
1984         case pci_fixup_header:
1985                 start = __start_pci_fixups_header;
1986                 end = __end_pci_fixups_header;
1987                 break;
1988
1989         case pci_fixup_final:
1990                 start = __start_pci_fixups_final;
1991                 end = __end_pci_fixups_final;
1992                 break;
1993
1994         case pci_fixup_enable:
1995                 start = __start_pci_fixups_enable;
1996                 end = __end_pci_fixups_enable;
1997                 break;
1998
1999         case pci_fixup_resume:
2000                 start = __start_pci_fixups_resume;
2001                 end = __end_pci_fixups_resume;
2002                 break;
2003
2004         case pci_fixup_resume_early:
2005                 start = __start_pci_fixups_resume_early;
2006                 end = __end_pci_fixups_resume_early;
2007                 break;
2008
2009         case pci_fixup_suspend:
2010                 start = __start_pci_fixups_suspend;
2011                 end = __end_pci_fixups_suspend;
2012                 break;
2013
2014         default:
2015                 /* stupid compiler warning, you would think with an enum... */
2016                 return;
2017         }
2018         pci_do_fixups(dev, start, end);
2019 }
2020 #else
2021 void pci_fixup_device(enum pci_fixup_pass pass, struct pci_dev *dev) {}
2022 #endif
2023 EXPORT_SYMBOL(pci_fixup_device);