Merge master.kernel.org:/pub/scm/linux/kernel/git/gregkh/pci-2.6
[sfrench/cifs-2.6.git] / drivers / pci / quirks.c
1 /*
2  *  This file contains work-arounds for many known PCI hardware
3  *  bugs.  Devices present only on certain architectures (host
4  *  bridges et cetera) should be handled in arch-specific code.
5  *
6  *  Note: any quirks for hotpluggable devices must _NOT_ be declared __init.
7  *
8  *  Copyright (c) 1999 Martin Mares <mj@ucw.cz>
9  *
10  *  Init/reset quirks for USB host controllers should be in the
11  *  USB quirks file, where their drivers can access reuse it.
12  *
13  *  The bridge optimization stuff has been removed. If you really
14  *  have a silly BIOS which is unable to set your host bridge right,
15  *  use the PowerTweak utility (see http://powertweak.sourceforge.net).
16  */
17
18 #include <linux/types.h>
19 #include <linux/kernel.h>
20 #include <linux/pci.h>
21 #include <linux/init.h>
22 #include <linux/delay.h>
23 #include <linux/acpi.h>
24 #include "pci.h"
25
26 /* The Mellanox Tavor device gives false positive parity errors
27  * Mark this device with a broken_parity_status, to allow
28  * PCI scanning code to "skip" this now blacklisted device.
29  */
30 static void __devinit quirk_mellanox_tavor(struct pci_dev *dev)
31 {
32         dev->broken_parity_status = 1;  /* This device gives false positives */
33 }
34 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX,PCI_DEVICE_ID_MELLANOX_TAVOR,quirk_mellanox_tavor);
35 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_MELLANOX,PCI_DEVICE_ID_MELLANOX_TAVOR_BRIDGE,quirk_mellanox_tavor);
36
37 /* Deal with broken BIOS'es that neglect to enable passive release,
38    which can cause problems in combination with the 82441FX/PPro MTRRs */
39 static void quirk_passive_release(struct pci_dev *dev)
40 {
41         struct pci_dev *d = NULL;
42         unsigned char dlc;
43
44         /* We have to make sure a particular bit is set in the PIIX3
45            ISA bridge, so we have to go out and find it. */
46         while ((d = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82371SB_0, d))) {
47                 pci_read_config_byte(d, 0x82, &dlc);
48                 if (!(dlc & 1<<1)) {
49                         printk(KERN_ERR "PCI: PIIX3: Enabling Passive Release on %s\n", pci_name(d));
50                         dlc |= 1<<1;
51                         pci_write_config_byte(d, 0x82, dlc);
52                 }
53         }
54 }
55 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release );
56 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82441,      quirk_passive_release );
57
58 /*  The VIA VP2/VP3/MVP3 seem to have some 'features'. There may be a workaround
59     but VIA don't answer queries. If you happen to have good contacts at VIA
60     ask them for me please -- Alan 
61     
62     This appears to be BIOS not version dependent. So presumably there is a 
63     chipset level fix */
64 int isa_dma_bridge_buggy;
65 EXPORT_SYMBOL(isa_dma_bridge_buggy);
66     
67 static void __devinit quirk_isa_dma_hangs(struct pci_dev *dev)
68 {
69         if (!isa_dma_bridge_buggy) {
70                 isa_dma_bridge_buggy=1;
71                 printk(KERN_INFO "Activating ISA DMA hang workarounds.\n");
72         }
73 }
74         /*
75          * Its not totally clear which chipsets are the problematic ones
76          * We know 82C586 and 82C596 variants are affected.
77          */
78 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C586_0,     quirk_isa_dma_hangs );
79 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C596,       quirk_isa_dma_hangs );
80 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82371SB_0,  quirk_isa_dma_hangs );
81 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1533,         quirk_isa_dma_hangs );
82 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_1,       quirk_isa_dma_hangs );
83 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_2,       quirk_isa_dma_hangs );
84 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NEC,      PCI_DEVICE_ID_NEC_CBUS_3,       quirk_isa_dma_hangs );
85
86 int pci_pci_problems;
87 EXPORT_SYMBOL(pci_pci_problems);
88
89 /*
90  *      Chipsets where PCI->PCI transfers vanish or hang
91  */
92 static void __devinit quirk_nopcipci(struct pci_dev *dev)
93 {
94         if ((pci_pci_problems & PCIPCI_FAIL)==0) {
95                 printk(KERN_INFO "Disabling direct PCI/PCI transfers.\n");
96                 pci_pci_problems |= PCIPCI_FAIL;
97         }
98 }
99 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_5597,          quirk_nopcipci );
100 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_DEVICE_ID_SI_496,           quirk_nopcipci );
101
102 static void __devinit quirk_nopciamd(struct pci_dev *dev)
103 {
104         u8 rev;
105         pci_read_config_byte(dev, 0x08, &rev);
106         if (rev == 0x13) {
107                 /* Erratum 24 */
108                 printk(KERN_INFO "Chipset erratum: Disabling direct PCI/AGP transfers.\n");
109                 pci_pci_problems |= PCIAGP_FAIL;
110         }
111 }
112 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_8151_0,       quirk_nopciamd );
113
114 /*
115  *      Triton requires workarounds to be used by the drivers
116  */
117 static void __devinit quirk_triton(struct pci_dev *dev)
118 {
119         if ((pci_pci_problems&PCIPCI_TRITON)==0) {
120                 printk(KERN_INFO "Limiting direct PCI/PCI transfers.\n");
121                 pci_pci_problems |= PCIPCI_TRITON;
122         }
123 }
124 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437,      quirk_triton ); 
125 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82437VX,    quirk_triton ); 
126 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439,      quirk_triton ); 
127 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82439TX,    quirk_triton ); 
128
129 /*
130  *      VIA Apollo KT133 needs PCI latency patch
131  *      Made according to a windows driver based patch by George E. Breese
132  *      see PCI Latency Adjust on http://www.viahardware.com/download/viatweak.shtm
133  *      Also see http://www.au-ja.org/review-kt133a-1-en.phtml for
134  *      the info on which Mr Breese based his work.
135  *
136  *      Updated based on further information from the site and also on
137  *      information provided by VIA 
138  */
139 static void quirk_vialatency(struct pci_dev *dev)
140 {
141         struct pci_dev *p;
142         u8 rev;
143         u8 busarb;
144         /* Ok we have a potential problem chipset here. Now see if we have
145            a buggy southbridge */
146            
147         p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_82C686, NULL);
148         if (p!=NULL) {
149                 pci_read_config_byte(p, PCI_CLASS_REVISION, &rev);
150                 /* 0x40 - 0x4f == 686B, 0x10 - 0x2f == 686A; thanks Dan Hollis */
151                 /* Check for buggy part revisions */
152                 if (rev < 0x40 || rev > 0x42)
153                         goto exit;
154         } else {
155                 p = pci_get_device(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8231, NULL);
156                 if (p==NULL)    /* No problem parts */
157                         goto exit;
158                 pci_read_config_byte(p, PCI_CLASS_REVISION, &rev);
159                 /* Check for buggy part revisions */
160                 if (rev < 0x10 || rev > 0x12) 
161                         goto exit;
162         }
163         
164         /*
165          *      Ok we have the problem. Now set the PCI master grant to 
166          *      occur every master grant. The apparent bug is that under high
167          *      PCI load (quite common in Linux of course) you can get data
168          *      loss when the CPU is held off the bus for 3 bus master requests
169          *      This happens to include the IDE controllers....
170          *
171          *      VIA only apply this fix when an SB Live! is present but under
172          *      both Linux and Windows this isnt enough, and we have seen
173          *      corruption without SB Live! but with things like 3 UDMA IDE
174          *      controllers. So we ignore that bit of the VIA recommendation..
175          */
176
177         pci_read_config_byte(dev, 0x76, &busarb);
178         /* Set bit 4 and bi 5 of byte 76 to 0x01 
179            "Master priority rotation on every PCI master grant */
180         busarb &= ~(1<<5);
181         busarb |= (1<<4);
182         pci_write_config_byte(dev, 0x76, busarb);
183         printk(KERN_INFO "Applying VIA southbridge workaround.\n");
184 exit:
185         pci_dev_put(p);
186 }
187 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency );
188 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency );
189 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8361,         quirk_vialatency );
190 /* Must restore this on a resume from RAM */
191 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8363_0,       quirk_vialatency );
192 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8371_1,       quirk_vialatency );
193 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8361,         quirk_vialatency );
194
195 /*
196  *      VIA Apollo VP3 needs ETBF on BT848/878
197  */
198 static void __devinit quirk_viaetbf(struct pci_dev *dev)
199 {
200         if ((pci_pci_problems&PCIPCI_VIAETBF)==0) {
201                 printk(KERN_INFO "Limiting direct PCI/PCI transfers.\n");
202                 pci_pci_problems |= PCIPCI_VIAETBF;
203         }
204 }
205 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C597_0,     quirk_viaetbf );
206
207 static void __devinit quirk_vsfx(struct pci_dev *dev)
208 {
209         if ((pci_pci_problems&PCIPCI_VSFX)==0) {
210                 printk(KERN_INFO "Limiting direct PCI/PCI transfers.\n");
211                 pci_pci_problems |= PCIPCI_VSFX;
212         }
213 }
214 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C576,       quirk_vsfx );
215
216 /*
217  *      Ali Magik requires workarounds to be used by the drivers
218  *      that DMA to AGP space. Latency must be set to 0xA and triton
219  *      workaround applied too
220  *      [Info kindly provided by ALi]
221  */     
222 static void __init quirk_alimagik(struct pci_dev *dev)
223 {
224         if ((pci_pci_problems&PCIPCI_ALIMAGIK)==0) {
225                 printk(KERN_INFO "Limiting direct PCI/PCI transfers.\n");
226                 pci_pci_problems |= PCIPCI_ALIMAGIK|PCIPCI_TRITON;
227         }
228 }
229 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1647,         quirk_alimagik );
230 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AL,       PCI_DEVICE_ID_AL_M1651,         quirk_alimagik );
231
232 /*
233  *      Natoma has some interesting boundary conditions with Zoran stuff
234  *      at least
235  */
236 static void __devinit quirk_natoma(struct pci_dev *dev)
237 {
238         if ((pci_pci_problems&PCIPCI_NATOMA)==0) {
239                 printk(KERN_INFO "Limiting direct PCI/PCI transfers.\n");
240                 pci_pci_problems |= PCIPCI_NATOMA;
241         }
242 }
243 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82441,      quirk_natoma ); 
244 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_0,  quirk_natoma ); 
245 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443LX_1,  quirk_natoma ); 
246 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_0,  quirk_natoma ); 
247 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_1,  quirk_natoma ); 
248 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82443BX_2,  quirk_natoma );
249
250 /*
251  *  This chip can cause PCI parity errors if config register 0xA0 is read
252  *  while DMAs are occurring.
253  */
254 static void __devinit quirk_citrine(struct pci_dev *dev)
255 {
256         dev->cfg_size = 0xA0;
257 }
258 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_IBM,     PCI_DEVICE_ID_IBM_CITRINE,      quirk_citrine );
259
260 /*
261  *  S3 868 and 968 chips report region size equal to 32M, but they decode 64M.
262  *  If it's needed, re-allocate the region.
263  */
264 static void __devinit quirk_s3_64M(struct pci_dev *dev)
265 {
266         struct resource *r = &dev->resource[0];
267
268         if ((r->start & 0x3ffffff) || r->end != r->start + 0x3ffffff) {
269                 r->start = 0;
270                 r->end = 0x3ffffff;
271         }
272 }
273 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_868,           quirk_s3_64M );
274 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_S3,      PCI_DEVICE_ID_S3_968,           quirk_s3_64M );
275
276 static void __devinit quirk_io_region(struct pci_dev *dev, unsigned region,
277         unsigned size, int nr, const char *name)
278 {
279         region &= ~(size-1);
280         if (region) {
281                 struct pci_bus_region bus_region;
282                 struct resource *res = dev->resource + nr;
283
284                 res->name = pci_name(dev);
285                 res->start = region;
286                 res->end = region + size - 1;
287                 res->flags = IORESOURCE_IO;
288
289                 /* Convert from PCI bus to resource space.  */
290                 bus_region.start = res->start;
291                 bus_region.end = res->end;
292                 pcibios_bus_to_resource(dev, res, &bus_region);
293
294                 pci_claim_resource(dev, nr);
295                 printk("PCI quirk: region %04x-%04x claimed by %s\n", region, region + size - 1, name);
296         }
297 }       
298
299 /*
300  *      ATI Northbridge setups MCE the processor if you even
301  *      read somewhere between 0x3b0->0x3bb or read 0x3d3
302  */
303 static void __devinit quirk_ati_exploding_mce(struct pci_dev *dev)
304 {
305         printk(KERN_INFO "ATI Northbridge, reserving I/O ports 0x3b0 to 0x3bb.\n");
306         /* Mae rhaid i ni beidio ag edrych ar y lleoliadiau I/O hyn */
307         request_region(0x3b0, 0x0C, "RadeonIGP");
308         request_region(0x3d3, 0x01, "RadeonIGP");
309 }
310 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI,      PCI_DEVICE_ID_ATI_RS100,   quirk_ati_exploding_mce );
311
312 /*
313  * Let's make the southbridge information explicit instead
314  * of having to worry about people probing the ACPI areas,
315  * for example.. (Yes, it happens, and if you read the wrong
316  * ACPI register it will put the machine to sleep with no
317  * way of waking it up again. Bummer).
318  *
319  * ALI M7101: Two IO regions pointed to by words at
320  *      0xE0 (64 bytes of ACPI registers)
321  *      0xE2 (32 bytes of SMB registers)
322  */
323 static void __devinit quirk_ali7101_acpi(struct pci_dev *dev)
324 {
325         u16 region;
326
327         pci_read_config_word(dev, 0xE0, &region);
328         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES, "ali7101 ACPI");
329         pci_read_config_word(dev, 0xE2, &region);
330         quirk_io_region(dev, region, 32, PCI_BRIDGE_RESOURCES+1, "ali7101 SMB");
331 }
332 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_AL,      PCI_DEVICE_ID_AL_M7101,         quirk_ali7101_acpi );
333
334 static void piix4_io_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
335 {
336         u32 devres;
337         u32 mask, size, base;
338
339         pci_read_config_dword(dev, port, &devres);
340         if ((devres & enable) != enable)
341                 return;
342         mask = (devres >> 16) & 15;
343         base = devres & 0xffff;
344         size = 16;
345         for (;;) {
346                 unsigned bit = size >> 1;
347                 if ((bit & mask) == bit)
348                         break;
349                 size = bit;
350         }
351         /*
352          * For now we only print it out. Eventually we'll want to
353          * reserve it (at least if it's in the 0x1000+ range), but
354          * let's get enough confirmation reports first. 
355          */
356         base &= -size;
357         printk("%s PIO at %04x-%04x\n", name, base, base + size - 1);
358 }
359
360 static void piix4_mem_quirk(struct pci_dev *dev, const char *name, unsigned int port, unsigned int enable)
361 {
362         u32 devres;
363         u32 mask, size, base;
364
365         pci_read_config_dword(dev, port, &devres);
366         if ((devres & enable) != enable)
367                 return;
368         base = devres & 0xffff0000;
369         mask = (devres & 0x3f) << 16;
370         size = 128 << 16;
371         for (;;) {
372                 unsigned bit = size >> 1;
373                 if ((bit & mask) == bit)
374                         break;
375                 size = bit;
376         }
377         /*
378          * For now we only print it out. Eventually we'll want to
379          * reserve it, but let's get enough confirmation reports first. 
380          */
381         base &= -size;
382         printk("%s MMIO at %04x-%04x\n", name, base, base + size - 1);
383 }
384
385 /*
386  * PIIX4 ACPI: Two IO regions pointed to by longwords at
387  *      0x40 (64 bytes of ACPI registers)
388  *      0x90 (16 bytes of SMB registers)
389  * and a few strange programmable PIIX4 device resources.
390  */
391 static void __devinit quirk_piix4_acpi(struct pci_dev *dev)
392 {
393         u32 region, res_a;
394
395         pci_read_config_dword(dev, 0x40, &region);
396         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES, "PIIX4 ACPI");
397         pci_read_config_dword(dev, 0x90, &region);
398         quirk_io_region(dev, region, 16, PCI_BRIDGE_RESOURCES+1, "PIIX4 SMB");
399
400         /* Device resource A has enables for some of the other ones */
401         pci_read_config_dword(dev, 0x5c, &res_a);
402
403         piix4_io_quirk(dev, "PIIX4 devres B", 0x60, 3 << 21);
404         piix4_io_quirk(dev, "PIIX4 devres C", 0x64, 3 << 21);
405
406         /* Device resource D is just bitfields for static resources */
407
408         /* Device 12 enabled? */
409         if (res_a & (1 << 29)) {
410                 piix4_io_quirk(dev, "PIIX4 devres E", 0x68, 1 << 20);
411                 piix4_mem_quirk(dev, "PIIX4 devres F", 0x6c, 1 << 7);
412         }
413         /* Device 13 enabled? */
414         if (res_a & (1 << 30)) {
415                 piix4_io_quirk(dev, "PIIX4 devres G", 0x70, 1 << 20);
416                 piix4_mem_quirk(dev, "PIIX4 devres H", 0x74, 1 << 7);
417         }
418         piix4_io_quirk(dev, "PIIX4 devres I", 0x78, 1 << 20);
419         piix4_io_quirk(dev, "PIIX4 devres J", 0x7c, 1 << 20);
420 }
421 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82371AB_3,  quirk_piix4_acpi );
422 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82443MX_3,  quirk_piix4_acpi );
423
424 /*
425  * ICH4, ICH4-M, ICH5, ICH5-M ACPI: Three IO regions pointed to by longwords at
426  *      0x40 (128 bytes of ACPI, GPIO & TCO registers)
427  *      0x58 (64 bytes of GPIO I/O space)
428  */
429 static void __devinit quirk_ich4_lpc_acpi(struct pci_dev *dev)
430 {
431         u32 region;
432
433         pci_read_config_dword(dev, 0x40, &region);
434         quirk_io_region(dev, region, 128, PCI_BRIDGE_RESOURCES, "ICH4 ACPI/GPIO/TCO");
435
436         pci_read_config_dword(dev, 0x58, &region);
437         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES+1, "ICH4 GPIO");
438 }
439 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AA_0,         quirk_ich4_lpc_acpi );
440 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801AB_0,         quirk_ich4_lpc_acpi );
441 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_0,         quirk_ich4_lpc_acpi );
442 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801BA_10,        quirk_ich4_lpc_acpi );
443 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_0,         quirk_ich4_lpc_acpi );
444 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801CA_12,        quirk_ich4_lpc_acpi );
445 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_0,         quirk_ich4_lpc_acpi );
446 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801DB_12,        quirk_ich4_lpc_acpi );
447 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82801EB_0,         quirk_ich4_lpc_acpi );
448 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_ESB_1,             quirk_ich4_lpc_acpi );
449
450 static void __devinit quirk_ich6_lpc_acpi(struct pci_dev *dev)
451 {
452         u32 region;
453
454         pci_read_config_dword(dev, 0x40, &region);
455         quirk_io_region(dev, region, 128, PCI_BRIDGE_RESOURCES, "ICH6 ACPI/GPIO/TCO");
456
457         pci_read_config_dword(dev, 0x48, &region);
458         quirk_io_region(dev, region, 64, PCI_BRIDGE_RESOURCES+1, "ICH6 GPIO");
459 }
460 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_0, quirk_ich6_lpc_acpi );
461 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1, quirk_ich6_lpc_acpi );
462 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_0, quirk_ich6_lpc_acpi );
463 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_1, quirk_ich6_lpc_acpi );
464 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH7_31, quirk_ich6_lpc_acpi );
465 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_0, quirk_ich6_lpc_acpi );
466 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_2, quirk_ich6_lpc_acpi );
467 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH8_3, quirk_ich6_lpc_acpi );
468
469 /*
470  * VIA ACPI: One IO region pointed to by longword at
471  *      0x48 or 0x20 (256 bytes of ACPI registers)
472  */
473 static void __devinit quirk_vt82c586_acpi(struct pci_dev *dev)
474 {
475         u8 rev;
476         u32 region;
477
478         pci_read_config_byte(dev, PCI_CLASS_REVISION, &rev);
479         if (rev & 0x10) {
480                 pci_read_config_dword(dev, 0x48, &region);
481                 region &= PCI_BASE_ADDRESS_IO_MASK;
482                 quirk_io_region(dev, region, 256, PCI_BRIDGE_RESOURCES, "vt82c586 ACPI");
483         }
484 }
485 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_vt82c586_acpi );
486
487 /*
488  * VIA VT82C686 ACPI: Three IO region pointed to by (long)words at
489  *      0x48 (256 bytes of ACPI registers)
490  *      0x70 (128 bytes of hardware monitoring register)
491  *      0x90 (16 bytes of SMB registers)
492  */
493 static void __devinit quirk_vt82c686_acpi(struct pci_dev *dev)
494 {
495         u16 hm;
496         u32 smb;
497
498         quirk_vt82c586_acpi(dev);
499
500         pci_read_config_word(dev, 0x70, &hm);
501         hm &= PCI_BASE_ADDRESS_IO_MASK;
502         quirk_io_region(dev, hm, 128, PCI_BRIDGE_RESOURCES + 1, "vt82c686 HW-mon");
503
504         pci_read_config_dword(dev, 0x90, &smb);
505         smb &= PCI_BASE_ADDRESS_IO_MASK;
506         quirk_io_region(dev, smb, 16, PCI_BRIDGE_RESOURCES + 2, "vt82c686 SMB");
507 }
508 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_vt82c686_acpi );
509
510 /*
511  * VIA VT8235 ISA Bridge: Two IO regions pointed to by words at
512  *      0x88 (128 bytes of power management registers)
513  *      0xd0 (16 bytes of SMB registers)
514  */
515 static void __devinit quirk_vt8235_acpi(struct pci_dev *dev)
516 {
517         u16 pm, smb;
518
519         pci_read_config_word(dev, 0x88, &pm);
520         pm &= PCI_BASE_ADDRESS_IO_MASK;
521         quirk_io_region(dev, pm, 128, PCI_BRIDGE_RESOURCES, "vt8235 PM");
522
523         pci_read_config_word(dev, 0xd0, &smb);
524         smb &= PCI_BASE_ADDRESS_IO_MASK;
525         quirk_io_region(dev, smb, 16, PCI_BRIDGE_RESOURCES + 1, "vt8235 SMB");
526 }
527 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235, quirk_vt8235_acpi);
528
529
530 #ifdef CONFIG_X86_IO_APIC 
531
532 #include <asm/io_apic.h>
533
534 /*
535  * VIA 686A/B: If an IO-APIC is active, we need to route all on-chip
536  * devices to the external APIC.
537  *
538  * TODO: When we have device-specific interrupt routers,
539  * this code will go away from quirks.
540  */
541 static void quirk_via_ioapic(struct pci_dev *dev)
542 {
543         u8 tmp;
544         
545         if (nr_ioapics < 1)
546                 tmp = 0;    /* nothing routed to external APIC */
547         else
548                 tmp = 0x1f; /* all known bits (4-0) routed to external APIC */
549                 
550         printk(KERN_INFO "PCI: %sbling Via external APIC routing\n",
551                tmp == 0 ? "Disa" : "Ena");
552
553         /* Offset 0x58: External APIC IRQ output control */
554         pci_write_config_byte (dev, 0x58, tmp);
555 }
556 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic );
557 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686,       quirk_via_ioapic );
558
559 /*
560  * VIA 8237: Some BIOSs don't set the 'Bypass APIC De-Assert Message' Bit.
561  * This leads to doubled level interrupt rates.
562  * Set this bit to get rid of cycle wastage.
563  * Otherwise uncritical.
564  */
565 static void quirk_via_vt8237_bypass_apic_deassert(struct pci_dev *dev)
566 {
567         u8 misc_control2;
568 #define BYPASS_APIC_DEASSERT 8
569
570         pci_read_config_byte(dev, 0x5B, &misc_control2);
571         if (!(misc_control2 & BYPASS_APIC_DEASSERT)) {
572                 printk(KERN_INFO "PCI: Bypassing VIA 8237 APIC De-Assert Message\n");
573                 pci_write_config_byte(dev, 0x5B, misc_control2|BYPASS_APIC_DEASSERT);
574         }
575 }
576 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA,      PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
577 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237,         quirk_via_vt8237_bypass_apic_deassert);
578
579 /*
580  * The AMD io apic can hang the box when an apic irq is masked.
581  * We check all revs >= B0 (yet not in the pre production!) as the bug
582  * is currently marked NoFix
583  *
584  * We have multiple reports of hangs with this chipset that went away with
585  * noapic specified. For the moment we assume it's the erratum. We may be wrong
586  * of course. However the advice is demonstrably good even if so..
587  */
588 static void __devinit quirk_amd_ioapic(struct pci_dev *dev)
589 {
590         if (dev->revision >= 0x02) {
591                 printk(KERN_WARNING "I/O APIC: AMD Erratum #22 may be present. In the event of instability try\n");
592                 printk(KERN_WARNING "        : booting with the \"noapic\" option.\n");
593         }
594 }
595 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_VIPER_7410,   quirk_amd_ioapic );
596
597 static void __init quirk_ioapic_rmw(struct pci_dev *dev)
598 {
599         if (dev->devfn == 0 && dev->bus->number == 0)
600                 sis_apic_bug = 1;
601 }
602 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SI,       PCI_ANY_ID,                     quirk_ioapic_rmw );
603
604 #define AMD8131_revA0        0x01
605 #define AMD8131_revB0        0x11
606 #define AMD8131_MISC         0x40
607 #define AMD8131_NIOAMODE_BIT 0
608 static void quirk_amd_8131_ioapic(struct pci_dev *dev)
609
610         unsigned char tmp;
611         
612         if (nr_ioapics == 0) 
613                 return;
614
615         if (dev->revision == AMD8131_revA0 || dev->revision == AMD8131_revB0) {
616                 printk(KERN_INFO "Fixing up AMD8131 IOAPIC mode\n"); 
617                 pci_read_config_byte( dev, AMD8131_MISC, &tmp);
618                 tmp &= ~(1 << AMD8131_NIOAMODE_BIT);
619                 pci_write_config_byte( dev, AMD8131_MISC, tmp);
620         }
621
622 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_amd_8131_ioapic);
623 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_amd_8131_ioapic);
624 #endif /* CONFIG_X86_IO_APIC */
625
626 /*
627  * Some settings of MMRBC can lead to data corruption so block changes.
628  * See AMD 8131 HyperTransport PCI-X Tunnel Revision Guide
629  */
630 static void __init quirk_amd_8131_mmrbc(struct pci_dev *dev)
631 {
632         unsigned char revid;
633
634         pci_read_config_byte(dev, PCI_REVISION_ID, &revid);
635         if (dev->subordinate && revid <= 0x12) {
636                 printk(KERN_INFO "AMD8131 rev %x detected, disabling PCI-X "
637                                 "MMRBC\n", revid);
638                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MMRBC;
639         }
640 }
641 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_amd_8131_mmrbc);
642
643 /*
644  * FIXME: it is questionable that quirk_via_acpi
645  * is needed.  It shows up as an ISA bridge, and does not
646  * support the PCI_INTERRUPT_LINE register at all.  Therefore
647  * it seems like setting the pci_dev's 'irq' to the
648  * value of the ACPI SCI interrupt is only done for convenience.
649  *      -jgarzik
650  */
651 static void __devinit quirk_via_acpi(struct pci_dev *d)
652 {
653         /*
654          * VIA ACPI device: SCI IRQ line in PCI config byte 0x42
655          */
656         u8 irq;
657         pci_read_config_byte(d, 0x42, &irq);
658         irq &= 0xf;
659         if (irq && (irq != 2))
660                 d->irq = irq;
661 }
662 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C586_3,     quirk_via_acpi );
663 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686_4,     quirk_via_acpi );
664
665
666 /*
667  *      VIA bridges which have VLink
668  */
669
670 static int via_vlink_dev_lo = -1, via_vlink_dev_hi = 18;
671
672 static void quirk_via_bridge(struct pci_dev *dev)
673 {
674         /* See what bridge we have and find the device ranges */
675         switch (dev->device) {
676         case PCI_DEVICE_ID_VIA_82C686:
677                 /* The VT82C686 is special, it attaches to PCI and can have
678                    any device number. All its subdevices are functions of
679                    that single device. */
680                 via_vlink_dev_lo = PCI_SLOT(dev->devfn);
681                 via_vlink_dev_hi = PCI_SLOT(dev->devfn);
682                 break;
683         case PCI_DEVICE_ID_VIA_8237:
684         case PCI_DEVICE_ID_VIA_8237A:
685                 via_vlink_dev_lo = 15;
686                 break;
687         case PCI_DEVICE_ID_VIA_8235:
688                 via_vlink_dev_lo = 16;
689                 break;
690         case PCI_DEVICE_ID_VIA_8231:
691         case PCI_DEVICE_ID_VIA_8233_0:
692         case PCI_DEVICE_ID_VIA_8233A:
693         case PCI_DEVICE_ID_VIA_8233C_0:
694                 via_vlink_dev_lo = 17;
695                 break;
696         }
697 }
698 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C686,       quirk_via_bridge);
699 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8231,         quirk_via_bridge);
700 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233_0,       quirk_via_bridge);
701 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233A,        quirk_via_bridge);
702 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8233C_0,      quirk_via_bridge);
703 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8235,         quirk_via_bridge);
704 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237,         quirk_via_bridge);
705 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237A,        quirk_via_bridge);
706
707 /**
708  *      quirk_via_vlink         -       VIA VLink IRQ number update
709  *      @dev: PCI device
710  *
711  *      If the device we are dealing with is on a PIC IRQ we need to
712  *      ensure that the IRQ line register which usually is not relevant
713  *      for PCI cards, is actually written so that interrupts get sent
714  *      to the right place.
715  *      We only do this on systems where a VIA south bridge was detected,
716  *      and only for VIA devices on the motherboard (see quirk_via_bridge
717  *      above).
718  */
719
720 static void quirk_via_vlink(struct pci_dev *dev)
721 {
722         u8 irq, new_irq;
723
724         /* Check if we have VLink at all */
725         if (via_vlink_dev_lo == -1)
726                 return;
727
728         new_irq = dev->irq;
729
730         /* Don't quirk interrupts outside the legacy IRQ range */
731         if (!new_irq || new_irq > 15)
732                 return;
733
734         /* Internal device ? */
735         if (dev->bus->number != 0 || PCI_SLOT(dev->devfn) > via_vlink_dev_hi ||
736             PCI_SLOT(dev->devfn) < via_vlink_dev_lo)
737                 return;
738
739         /* This is an internal VLink device on a PIC interrupt. The BIOS
740            ought to have set this but may not have, so we redo it */
741
742         pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
743         if (new_irq != irq) {
744                 printk(KERN_INFO "PCI: VIA VLink IRQ fixup for %s, from %d to %d\n",
745                         pci_name(dev), irq, new_irq);
746                 udelay(15);     /* unknown if delay really needed */
747                 pci_write_config_byte(dev, PCI_INTERRUPT_LINE, new_irq);
748         }
749 }
750 DECLARE_PCI_FIXUP_ENABLE(PCI_VENDOR_ID_VIA, PCI_ANY_ID, quirk_via_vlink);
751
752 /*
753  * VIA VT82C598 has its device ID settable and many BIOSes
754  * set it to the ID of VT82C597 for backward compatibility.
755  * We need to switch it off to be able to recognize the real
756  * type of the chip.
757  */
758 static void __devinit quirk_vt82c598_id(struct pci_dev *dev)
759 {
760         pci_write_config_byte(dev, 0xfc, 0);
761         pci_read_config_word(dev, PCI_DEVICE_ID, &dev->device);
762 }
763 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_82C597_0,     quirk_vt82c598_id );
764
765 /*
766  * CardBus controllers have a legacy base address that enables them
767  * to respond as i82365 pcmcia controllers.  We don't want them to
768  * do this even if the Linux CardBus driver is not loaded, because
769  * the Linux i82365 driver does not (and should not) handle CardBus.
770  */
771 static void quirk_cardbus_legacy(struct pci_dev *dev)
772 {
773         if ((PCI_CLASS_BRIDGE_CARDBUS << 8) ^ dev->class)
774                 return;
775         pci_write_config_dword(dev, PCI_CB_LEGACY_MODE_BASE, 0);
776 }
777 DECLARE_PCI_FIXUP_FINAL(PCI_ANY_ID, PCI_ANY_ID, quirk_cardbus_legacy);
778 DECLARE_PCI_FIXUP_RESUME(PCI_ANY_ID, PCI_ANY_ID, quirk_cardbus_legacy);
779
780 /*
781  * Following the PCI ordering rules is optional on the AMD762. I'm not
782  * sure what the designers were smoking but let's not inhale...
783  *
784  * To be fair to AMD, it follows the spec by default, its BIOS people
785  * who turn it off!
786  */
787 static void quirk_amd_ordering(struct pci_dev *dev)
788 {
789         u32 pcic;
790         pci_read_config_dword(dev, 0x4C, &pcic);
791         if ((pcic&6)!=6) {
792                 pcic |= 6;
793                 printk(KERN_WARNING "BIOS failed to enable PCI standards compliance, fixing this error.\n");
794                 pci_write_config_dword(dev, 0x4C, pcic);
795                 pci_read_config_dword(dev, 0x84, &pcic);
796                 pcic |= (1<<23);        /* Required in this mode */
797                 pci_write_config_dword(dev, 0x84, pcic);
798         }
799 }
800 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD,      PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering );
801 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_AMD,     PCI_DEVICE_ID_AMD_FE_GATE_700C, quirk_amd_ordering );
802
803 /*
804  *      DreamWorks provided workaround for Dunord I-3000 problem
805  *
806  *      This card decodes and responds to addresses not apparently
807  *      assigned to it. We force a larger allocation to ensure that
808  *      nothing gets put too close to it.
809  */
810 static void __devinit quirk_dunord ( struct pci_dev * dev )
811 {
812         struct resource *r = &dev->resource [1];
813         r->start = 0;
814         r->end = 0xffffff;
815 }
816 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_DUNORD,  PCI_DEVICE_ID_DUNORD_I3000,     quirk_dunord );
817
818 /*
819  * i82380FB mobile docking controller: its PCI-to-PCI bridge
820  * is subtractive decoding (transparent), and does indicate this
821  * in the ProgIf. Unfortunately, the ProgIf value is wrong - 0x80
822  * instead of 0x01.
823  */
824 static void __devinit quirk_transparent_bridge(struct pci_dev *dev)
825 {
826         dev->transparent = 1;
827 }
828 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82380FB,    quirk_transparent_bridge );
829 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA, 0x605,  quirk_transparent_bridge );
830
831 /*
832  * Common misconfiguration of the MediaGX/Geode PCI master that will
833  * reduce PCI bandwidth from 70MB/s to 25MB/s.  See the GXM/GXLV/GX1
834  * datasheets found at http://www.national.com/ds/GX for info on what
835  * these bits do.  <christer@weinigel.se>
836  */
837 static void quirk_mediagx_master(struct pci_dev *dev)
838 {
839         u8 reg;
840         pci_read_config_byte(dev, 0x41, &reg);
841         if (reg & 2) {
842                 reg &= ~2;
843                 printk(KERN_INFO "PCI: Fixup for MediaGX/Geode Slave Disconnect Boundary (0x41=0x%02x)\n", reg);
844                 pci_write_config_byte(dev, 0x41, reg);
845         }
846 }
847 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_CYRIX,    PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master );
848 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_CYRIX,   PCI_DEVICE_ID_CYRIX_PCI_MASTER, quirk_mediagx_master );
849
850 /*
851  *      Ensure C0 rev restreaming is off. This is normally done by
852  *      the BIOS but in the odd case it is not the results are corruption
853  *      hence the presence of a Linux check
854  */
855 static void quirk_disable_pxb(struct pci_dev *pdev)
856 {
857         u16 config;
858         
859         if (pdev->revision != 0x04)             /* Only C0 requires this */
860                 return;
861         pci_read_config_word(pdev, 0x40, &config);
862         if (config & (1<<6)) {
863                 config &= ~(1<<6);
864                 pci_write_config_word(pdev, 0x40, config);
865                 printk(KERN_INFO "PCI: C0 revision 450NX. Disabling PCI restreaming.\n");
866         }
867 }
868 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb );
869 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82454NX,    quirk_disable_pxb );
870
871
872 static void __devinit quirk_sb600_sata(struct pci_dev *pdev)
873 {
874         /* set sb600 sata to ahci mode */
875         if ((pdev->class >> 8) == PCI_CLASS_STORAGE_IDE) {
876                 u8 tmp;
877
878                 pci_read_config_byte(pdev, 0x40, &tmp);
879                 pci_write_config_byte(pdev, 0x40, tmp|1);
880                 pci_write_config_byte(pdev, 0x9, 1);
881                 pci_write_config_byte(pdev, 0xa, 6);
882                 pci_write_config_byte(pdev, 0x40, tmp);
883
884                 pdev->class = PCI_CLASS_STORAGE_SATA_AHCI;
885         }
886 }
887 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP600_SATA, quirk_sb600_sata);
888 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_IXP700_SATA, quirk_sb600_sata);
889
890 /*
891  *      Serverworks CSB5 IDE does not fully support native mode
892  */
893 static void __devinit quirk_svwks_csb5ide(struct pci_dev *pdev)
894 {
895         u8 prog;
896         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
897         if (prog & 5) {
898                 prog &= ~5;
899                 pdev->class &= ~5;
900                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
901                 /* PCI layer will sort out resources */
902         }
903 }
904 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_CSB5IDE, quirk_svwks_csb5ide );
905
906 /*
907  *      Intel 82801CAM ICH3-M datasheet says IDE modes must be the same
908  */
909 static void __init quirk_ide_samemode(struct pci_dev *pdev)
910 {
911         u8 prog;
912
913         pci_read_config_byte(pdev, PCI_CLASS_PROG, &prog);
914
915         if (((prog & 1) && !(prog & 4)) || ((prog & 4) && !(prog & 1))) {
916                 printk(KERN_INFO "PCI: IDE mode mismatch; forcing legacy mode\n");
917                 prog &= ~5;
918                 pdev->class &= ~5;
919                 pci_write_config_byte(pdev, PCI_CLASS_PROG, prog);
920         }
921 }
922 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82801CA_10, quirk_ide_samemode);
923
924 /* This was originally an Alpha specific thing, but it really fits here.
925  * The i82375 PCI/EISA bridge appears as non-classified. Fix that.
926  */
927 static void __init quirk_eisa_bridge(struct pci_dev *dev)
928 {
929         dev->class = PCI_CLASS_BRIDGE_EISA << 8;
930 }
931 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82375,      quirk_eisa_bridge );
932
933 /*
934  * On the MSI-K8T-Neo2Fir Board, the internal Soundcard is disabled
935  * when a PCI-Soundcard is added. The BIOS only gives Options
936  * "Disabled" and "AUTO". This Quirk Sets the corresponding
937  * Register-Value to enable the Soundcard.
938  *
939  * FIXME: Presently this quirk will run on anything that has an 8237
940  * which isn't correct, we need to check DMI tables or something in
941  * order to make sure it only runs on the MSI-K8T-Neo2Fir.  Because it
942  * runs everywhere at present we suppress the printk output in most
943  * irrelevant cases.
944  */
945 static void k8t_sound_hostbridge(struct pci_dev *dev)
946 {
947         unsigned char val;
948
949         pci_read_config_byte(dev, 0x50, &val);
950         if (val == 0xc8) {
951                 /* Assume it's probably a MSI-K8T-Neo2Fir */
952                 printk(KERN_INFO "PCI: MSI-K8T-Neo2Fir, attempting to turn soundcard ON\n");
953                 pci_write_config_byte(dev, 0x50, val & (~0x40));
954
955                 /* Verify the Change for Status output */
956                 pci_read_config_byte(dev, 0x50, &val);
957                 if (val & 0x40)
958                         printk(KERN_INFO "PCI: MSI-K8T-Neo2Fir, soundcard still off\n");
959                 else
960                         printk(KERN_INFO "PCI: MSI-K8T-Neo2Fir, soundcard on\n");
961         }
962 }
963 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8237, k8t_sound_hostbridge);
964 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_8237, k8t_sound_hostbridge);
965
966 /*
967  * On ASUS P4B boards, the SMBus PCI Device within the ICH2/4 southbridge
968  * is not activated. The myth is that Asus said that they do not want the
969  * users to be irritated by just another PCI Device in the Win98 device
970  * manager. (see the file prog/hotplug/README.p4b in the lm_sensors 
971  * package 2.7.0 for details)
972  *
973  * The SMBus PCI Device can be activated by setting a bit in the ICH LPC 
974  * bridge. Unfortunately, this device has no subvendor/subdevice ID. So it 
975  * becomes necessary to do this tweak in two steps -- I've chosen the Host
976  * bridge as trigger.
977  *
978  * Note that we used to unhide the SMBus that way on Toshiba laptops
979  * (Satellite A40 and Tecra M2) but then found that the thermal management
980  * was done by SMM code, which could cause unsynchronized concurrent
981  * accesses to the SMBus registers, with potentially bad effects. Thus you
982  * should be very careful when adding new entries: if SMM is accessing the
983  * Intel SMBus, this is a very good reason to leave it hidden.
984  */
985 static int asus_hides_smbus;
986
987 static void __init asus_hides_smbus_hostbridge(struct pci_dev *dev)
988 {
989         if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
990                 if (dev->device == PCI_DEVICE_ID_INTEL_82845_HB)
991                         switch(dev->subsystem_device) {
992                         case 0x8025: /* P4B-LX */
993                         case 0x8070: /* P4B */
994                         case 0x8088: /* P4B533 */
995                         case 0x1626: /* L3C notebook */
996                                 asus_hides_smbus = 1;
997                         }
998                 else if (dev->device == PCI_DEVICE_ID_INTEL_82845G_HB)
999                         switch(dev->subsystem_device) {
1000                         case 0x80b1: /* P4GE-V */
1001                         case 0x80b2: /* P4PE */
1002                         case 0x8093: /* P4B533-V */
1003                                 asus_hides_smbus = 1;
1004                         }
1005                 else if (dev->device == PCI_DEVICE_ID_INTEL_82850_HB)
1006                         switch(dev->subsystem_device) {
1007                         case 0x8030: /* P4T533 */
1008                                 asus_hides_smbus = 1;
1009                         }
1010                 else if (dev->device == PCI_DEVICE_ID_INTEL_7205_0)
1011                         switch (dev->subsystem_device) {
1012                         case 0x8070: /* P4G8X Deluxe */
1013                                 asus_hides_smbus = 1;
1014                         }
1015                 else if (dev->device == PCI_DEVICE_ID_INTEL_E7501_MCH)
1016                         switch (dev->subsystem_device) {
1017                         case 0x80c9: /* PU-DLS */
1018                                 asus_hides_smbus = 1;
1019                         }
1020                 else if (dev->device == PCI_DEVICE_ID_INTEL_82855GM_HB)
1021                         switch (dev->subsystem_device) {
1022                         case 0x1751: /* M2N notebook */
1023                         case 0x1821: /* M5N notebook */
1024                                 asus_hides_smbus = 1;
1025                         }
1026                 else if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
1027                         switch (dev->subsystem_device) {
1028                         case 0x184b: /* W1N notebook */
1029                         case 0x186a: /* M6Ne notebook */
1030                                 asus_hides_smbus = 1;
1031                         }
1032                 else if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
1033                         switch (dev->subsystem_device) {
1034                         case 0x80f2: /* P4P800-X */
1035                                 asus_hides_smbus = 1;
1036                         }
1037                 else if (dev->device == PCI_DEVICE_ID_INTEL_82915GM_HB)
1038                         switch (dev->subsystem_device) {
1039                         case 0x1882: /* M6V notebook */
1040                         case 0x1977: /* A6VA notebook */
1041                                 asus_hides_smbus = 1;
1042                         }
1043         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_HP)) {
1044                 if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
1045                         switch(dev->subsystem_device) {
1046                         case 0x088C: /* HP Compaq nc8000 */
1047                         case 0x0890: /* HP Compaq nc6000 */
1048                                 asus_hides_smbus = 1;
1049                         }
1050                 else if (dev->device == PCI_DEVICE_ID_INTEL_82865_HB)
1051                         switch (dev->subsystem_device) {
1052                         case 0x12bc: /* HP D330L */
1053                         case 0x12bd: /* HP D530 */
1054                                 asus_hides_smbus = 1;
1055                         }
1056                 else if (dev->device == PCI_DEVICE_ID_INTEL_82915GM_HB)
1057                         switch (dev->subsystem_device) {
1058                         case 0x099c: /* HP Compaq nx6110 */
1059                                 asus_hides_smbus = 1;
1060                         }
1061        } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_SAMSUNG)) {
1062                if (dev->device ==  PCI_DEVICE_ID_INTEL_82855PM_HB)
1063                        switch(dev->subsystem_device) {
1064                        case 0xC00C: /* Samsung P35 notebook */
1065                                asus_hides_smbus = 1;
1066                        }
1067         } else if (unlikely(dev->subsystem_vendor == PCI_VENDOR_ID_COMPAQ)) {
1068                 if (dev->device == PCI_DEVICE_ID_INTEL_82855PM_HB)
1069                         switch(dev->subsystem_device) {
1070                         case 0x0058: /* Compaq Evo N620c */
1071                                 asus_hides_smbus = 1;
1072                         }
1073         }
1074 }
1075 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845_HB,   asus_hides_smbus_hostbridge );
1076 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82845G_HB,  asus_hides_smbus_hostbridge );
1077 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82850_HB,   asus_hides_smbus_hostbridge );
1078 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82865_HB,   asus_hides_smbus_hostbridge );
1079 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_7205_0,     asus_hides_smbus_hostbridge );
1080 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_E7501_MCH,  asus_hides_smbus_hostbridge );
1081 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855PM_HB, asus_hides_smbus_hostbridge );
1082 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82855GM_HB, asus_hides_smbus_hostbridge );
1083 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82915GM_HB, asus_hides_smbus_hostbridge );
1084
1085 static void asus_hides_smbus_lpc(struct pci_dev *dev)
1086 {
1087         u16 val;
1088         
1089         if (likely(!asus_hides_smbus))
1090                 return;
1091
1092         pci_read_config_word(dev, 0xF2, &val);
1093         if (val & 0x8) {
1094                 pci_write_config_word(dev, 0xF2, val & (~0x8));
1095                 pci_read_config_word(dev, 0xF2, &val);
1096                 if (val & 0x8)
1097                         printk(KERN_INFO "PCI: i801 SMBus device continues to play 'hide and seek'! 0x%x\n", val);
1098                 else
1099                         printk(KERN_INFO "PCI: Enabled i801 SMBus device\n");
1100         }
1101 }
1102 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc );
1103 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc );
1104 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc );
1105 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc );
1106 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc );
1107 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc );
1108 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_0,  asus_hides_smbus_lpc );
1109 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801BA_0,  asus_hides_smbus_lpc );
1110 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_0,  asus_hides_smbus_lpc );
1111 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801CA_12, asus_hides_smbus_lpc );
1112 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801DB_12, asus_hides_smbus_lpc );
1113 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_82801EB_0,  asus_hides_smbus_lpc );
1114
1115 static void asus_hides_smbus_lpc_ich6(struct pci_dev *dev)
1116 {
1117         u32 val, rcba;
1118         void __iomem *base;
1119
1120         if (likely(!asus_hides_smbus))
1121                 return;
1122         pci_read_config_dword(dev, 0xF0, &rcba);
1123         base = ioremap_nocache(rcba & 0xFFFFC000, 0x4000); /* use bits 31:14, 16 kB aligned */
1124         if (base == NULL) return;
1125         val=readl(base + 0x3418); /* read the Function Disable register, dword mode only */
1126         writel(val & 0xFFFFFFF7, base + 0x3418); /* enable the SMBus device */
1127         iounmap(base);
1128         printk(KERN_INFO "PCI: Enabled ICH6/i801 SMBus device\n");
1129 }
1130 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6 );
1131 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_ICH6_1,     asus_hides_smbus_lpc_ich6 );
1132
1133 /*
1134  * SiS 96x south bridge: BIOS typically hides SMBus device...
1135  */
1136 static void quirk_sis_96x_smbus(struct pci_dev *dev)
1137 {
1138         u8 val = 0;
1139         pci_read_config_byte(dev, 0x77, &val);
1140         if (val & 0x10) {
1141                 printk(KERN_INFO "Enabling SiS 96x SMBus.\n");
1142                 pci_write_config_byte(dev, 0x77, val & ~0x10);
1143         }
1144 }
1145 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus );
1146 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus );
1147 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus );
1148 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus );
1149 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_961,           quirk_sis_96x_smbus );
1150 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_962,           quirk_sis_96x_smbus );
1151 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_963,           quirk_sis_96x_smbus );
1152 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_LPC,           quirk_sis_96x_smbus );
1153
1154 /*
1155  * ... This is further complicated by the fact that some SiS96x south
1156  * bridges pretend to be 85C503/5513 instead.  In that case see if we
1157  * spotted a compatible north bridge to make sure.
1158  * (pci_find_device doesn't work yet)
1159  *
1160  * We can also enable the sis96x bit in the discovery register..
1161  */
1162 #define SIS_DETECT_REGISTER 0x40
1163
1164 static void quirk_sis_503(struct pci_dev *dev)
1165 {
1166         u8 reg;
1167         u16 devid;
1168
1169         pci_read_config_byte(dev, SIS_DETECT_REGISTER, &reg);
1170         pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg | (1 << 6));
1171         pci_read_config_word(dev, PCI_DEVICE_ID, &devid);
1172         if (((devid & 0xfff0) != 0x0960) && (devid != 0x0018)) {
1173                 pci_write_config_byte(dev, SIS_DETECT_REGISTER, reg);
1174                 return;
1175         }
1176
1177         /*
1178          * Ok, it now shows up as a 96x.. run the 96x quirk by
1179          * hand in case it has already been processed.
1180          * (depends on link order, which is apparently not guaranteed)
1181          */
1182         dev->device = devid;
1183         quirk_sis_96x_smbus(dev);
1184 }
1185 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_503,           quirk_sis_503 );
1186 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_SI,      PCI_DEVICE_ID_SI_503,           quirk_sis_503 );
1187
1188
1189 /*
1190  * On ASUS A8V and A8V Deluxe boards, the onboard AC97 audio controller
1191  * and MC97 modem controller are disabled when a second PCI soundcard is
1192  * present. This patch, tweaking the VT8237 ISA bridge, enables them.
1193  * -- bjd
1194  */
1195 static void asus_hides_ac97_lpc(struct pci_dev *dev)
1196 {
1197         u8 val;
1198         int asus_hides_ac97 = 0;
1199
1200         if (likely(dev->subsystem_vendor == PCI_VENDOR_ID_ASUSTEK)) {
1201                 if (dev->device == PCI_DEVICE_ID_VIA_8237)
1202                         asus_hides_ac97 = 1;
1203         }
1204
1205         if (!asus_hides_ac97)
1206                 return;
1207
1208         pci_read_config_byte(dev, 0x50, &val);
1209         if (val & 0xc0) {
1210                 pci_write_config_byte(dev, 0x50, val & (~0xc0));
1211                 pci_read_config_byte(dev, 0x50, &val);
1212                 if (val & 0xc0)
1213                         printk(KERN_INFO "PCI: onboard AC97/MC97 devices continue to play 'hide and seek'! 0x%x\n", val);
1214                 else
1215                         printk(KERN_INFO "PCI: enabled onboard AC97/MC97 devices\n");
1216         }
1217 }
1218 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237, asus_hides_ac97_lpc );
1219 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_VIA,     PCI_DEVICE_ID_VIA_8237, asus_hides_ac97_lpc );
1220
1221 #if defined(CONFIG_ATA) || defined(CONFIG_ATA_MODULE)
1222
1223 /*
1224  *      If we are using libata we can drive this chip properly but must
1225  *      do this early on to make the additional device appear during
1226  *      the PCI scanning.
1227  */
1228 static void quirk_jmicron_ata(struct pci_dev *pdev)
1229 {
1230         u32 conf1, conf5, class;
1231         u8 hdr;
1232
1233         /* Only poke fn 0 */
1234         if (PCI_FUNC(pdev->devfn))
1235                 return;
1236
1237         pci_read_config_dword(pdev, 0x40, &conf1);
1238         pci_read_config_dword(pdev, 0x80, &conf5);
1239
1240         conf1 &= ~0x00CFF302; /* Clear bit 1, 8, 9, 12-19, 22, 23 */
1241         conf5 &= ~(1 << 24);  /* Clear bit 24 */
1242
1243         switch (pdev->device) {
1244         case PCI_DEVICE_ID_JMICRON_JMB360:
1245                 /* The controller should be in single function ahci mode */
1246                 conf1 |= 0x0002A100; /* Set 8, 13, 15, 17 */
1247                 break;
1248
1249         case PCI_DEVICE_ID_JMICRON_JMB365:
1250         case PCI_DEVICE_ID_JMICRON_JMB366:
1251                 /* Redirect IDE second PATA port to the right spot */
1252                 conf5 |= (1 << 24);
1253                 /* Fall through */
1254         case PCI_DEVICE_ID_JMICRON_JMB361:
1255         case PCI_DEVICE_ID_JMICRON_JMB363:
1256                 /* Enable dual function mode, AHCI on fn 0, IDE fn1 */
1257                 /* Set the class codes correctly and then direct IDE 0 */
1258                 conf1 |= 0x00C2A102; /* Set 1, 8, 13, 15, 17, 22, 23 */
1259                 break;
1260
1261         case PCI_DEVICE_ID_JMICRON_JMB368:
1262                 /* The controller should be in single function IDE mode */
1263                 conf1 |= 0x00C00000; /* Set 22, 23 */
1264                 break;
1265         }
1266
1267         pci_write_config_dword(pdev, 0x40, conf1);
1268         pci_write_config_dword(pdev, 0x80, conf5);
1269
1270         /* Update pdev accordingly */
1271         pci_read_config_byte(pdev, PCI_HEADER_TYPE, &hdr);
1272         pdev->hdr_type = hdr & 0x7f;
1273         pdev->multifunction = !!(hdr & 0x80);
1274
1275         pci_read_config_dword(pdev, PCI_CLASS_REVISION, &class);
1276         pdev->class = class >> 8;
1277 }
1278 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB360, quirk_jmicron_ata);
1279 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB361, quirk_jmicron_ata);
1280 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB363, quirk_jmicron_ata);
1281 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB365, quirk_jmicron_ata);
1282 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB366, quirk_jmicron_ata);
1283 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB368, quirk_jmicron_ata);
1284 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB360, quirk_jmicron_ata);
1285 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB361, quirk_jmicron_ata);
1286 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB363, quirk_jmicron_ata);
1287 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB365, quirk_jmicron_ata);
1288 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB366, quirk_jmicron_ata);
1289 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_JMICRON, PCI_DEVICE_ID_JMICRON_JMB368, quirk_jmicron_ata);
1290
1291 #endif
1292
1293 #ifdef CONFIG_X86_IO_APIC
1294 static void __init quirk_alder_ioapic(struct pci_dev *pdev)
1295 {
1296         int i;
1297
1298         if ((pdev->class >> 8) != 0xff00)
1299                 return;
1300
1301         /* the first BAR is the location of the IO APIC...we must
1302          * not touch this (and it's already covered by the fixmap), so
1303          * forcibly insert it into the resource tree */
1304         if (pci_resource_start(pdev, 0) && pci_resource_len(pdev, 0))
1305                 insert_resource(&iomem_resource, &pdev->resource[0]);
1306
1307         /* The next five BARs all seem to be rubbish, so just clean
1308          * them out */
1309         for (i=1; i < 6; i++) {
1310                 memset(&pdev->resource[i], 0, sizeof(pdev->resource[i]));
1311         }
1312
1313 }
1314 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   PCI_DEVICE_ID_INTEL_EESSC,      quirk_alder_ioapic );
1315 #endif
1316
1317 int pcie_mch_quirk;
1318 EXPORT_SYMBOL(pcie_mch_quirk);
1319
1320 static void __devinit quirk_pcie_mch(struct pci_dev *pdev)
1321 {
1322         pcie_mch_quirk = 1;
1323 }
1324 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7520_MCH,  quirk_pcie_mch );
1325 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7320_MCH,  quirk_pcie_mch );
1326 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_E7525_MCH,  quirk_pcie_mch );
1327
1328
1329 /*
1330  * It's possible for the MSI to get corrupted if shpc and acpi
1331  * are used together on certain PXH-based systems.
1332  */
1333 static void __devinit quirk_pcie_pxh(struct pci_dev *dev)
1334 {
1335         pci_msi_off(dev);
1336
1337         dev->no_msi = 1;
1338
1339         printk(KERN_WARNING "PCI: PXH quirk detected, "
1340                 "disabling MSI for SHPC device\n");
1341 }
1342 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_0,     quirk_pcie_pxh);
1343 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHD_1,     quirk_pcie_pxh);
1344 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_0,      quirk_pcie_pxh);
1345 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXH_1,      quirk_pcie_pxh);
1346 DECLARE_PCI_FIXUP_EARLY(PCI_VENDOR_ID_INTEL,    PCI_DEVICE_ID_INTEL_PXHV,       quirk_pcie_pxh);
1347
1348 /*
1349  * Some Intel PCI Express chipsets have trouble with downstream
1350  * device power management.
1351  */
1352 static void quirk_intel_pcie_pm(struct pci_dev * dev)
1353 {
1354         pci_pm_d3_delay = 120;
1355         dev->no_d1d2 = 1;
1356 }
1357
1358 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e2, quirk_intel_pcie_pm);
1359 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e3, quirk_intel_pcie_pm);
1360 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e4, quirk_intel_pcie_pm);
1361 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e5, quirk_intel_pcie_pm);
1362 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e6, quirk_intel_pcie_pm);
1363 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25e7, quirk_intel_pcie_pm);
1364 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f7, quirk_intel_pcie_pm);
1365 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f8, quirk_intel_pcie_pm);
1366 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25f9, quirk_intel_pcie_pm);
1367 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x25fa, quirk_intel_pcie_pm);
1368 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2601, quirk_intel_pcie_pm);
1369 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2602, quirk_intel_pcie_pm);
1370 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2603, quirk_intel_pcie_pm);
1371 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2604, quirk_intel_pcie_pm);
1372 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2605, quirk_intel_pcie_pm);
1373 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2606, quirk_intel_pcie_pm);
1374 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2607, quirk_intel_pcie_pm);
1375 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2608, quirk_intel_pcie_pm);
1376 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x2609, quirk_intel_pcie_pm);
1377 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x260a, quirk_intel_pcie_pm);
1378 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x260b, quirk_intel_pcie_pm);
1379
1380 /*
1381  * Toshiba TC86C001 IDE controller reports the standard 8-byte BAR0 size
1382  * but the PIO transfers won't work if BAR0 falls at the odd 8 bytes.
1383  * Re-allocate the region if needed...
1384  */
1385 static void __init quirk_tc86c001_ide(struct pci_dev *dev)
1386 {
1387         struct resource *r = &dev->resource[0];
1388
1389         if (r->start & 0x8) {
1390                 r->start = 0;
1391                 r->end = 0xf;
1392         }
1393 }
1394 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_TOSHIBA_2,
1395                          PCI_DEVICE_ID_TOSHIBA_TC86C001_IDE,
1396                          quirk_tc86c001_ide);
1397
1398 static void __devinit quirk_netmos(struct pci_dev *dev)
1399 {
1400         unsigned int num_parallel = (dev->subsystem_device & 0xf0) >> 4;
1401         unsigned int num_serial = dev->subsystem_device & 0xf;
1402
1403         /*
1404          * These Netmos parts are multiport serial devices with optional
1405          * parallel ports.  Even when parallel ports are present, they
1406          * are identified as class SERIAL, which means the serial driver
1407          * will claim them.  To prevent this, mark them as class OTHER.
1408          * These combo devices should be claimed by parport_serial.
1409          *
1410          * The subdevice ID is of the form 0x00PS, where <P> is the number
1411          * of parallel ports and <S> is the number of serial ports.
1412          */
1413         switch (dev->device) {
1414         case PCI_DEVICE_ID_NETMOS_9735:
1415         case PCI_DEVICE_ID_NETMOS_9745:
1416         case PCI_DEVICE_ID_NETMOS_9835:
1417         case PCI_DEVICE_ID_NETMOS_9845:
1418         case PCI_DEVICE_ID_NETMOS_9855:
1419                 if ((dev->class >> 8) == PCI_CLASS_COMMUNICATION_SERIAL &&
1420                     num_parallel) {
1421                         printk(KERN_INFO "PCI: Netmos %04x (%u parallel, "
1422                                 "%u serial); changing class SERIAL to OTHER "
1423                                 "(use parport_serial)\n",
1424                                 dev->device, num_parallel, num_serial);
1425                         dev->class = (PCI_CLASS_COMMUNICATION_OTHER << 8) |
1426                             (dev->class & 0xff);
1427                 }
1428         }
1429 }
1430 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NETMOS, PCI_ANY_ID, quirk_netmos);
1431
1432 static void __devinit quirk_e100_interrupt(struct pci_dev *dev)
1433 {
1434         u16 command;
1435         u32 bar;
1436         u8 __iomem *csr;
1437         u8 cmd_hi;
1438
1439         switch (dev->device) {
1440         /* PCI IDs taken from drivers/net/e100.c */
1441         case 0x1029:
1442         case 0x1030 ... 0x1034:
1443         case 0x1038 ... 0x103E:
1444         case 0x1050 ... 0x1057:
1445         case 0x1059:
1446         case 0x1064 ... 0x106B:
1447         case 0x1091 ... 0x1095:
1448         case 0x1209:
1449         case 0x1229:
1450         case 0x2449:
1451         case 0x2459:
1452         case 0x245D:
1453         case 0x27DC:
1454                 break;
1455         default:
1456                 return;
1457         }
1458
1459         /*
1460          * Some firmware hands off the e100 with interrupts enabled,
1461          * which can cause a flood of interrupts if packets are
1462          * received before the driver attaches to the device.  So
1463          * disable all e100 interrupts here.  The driver will
1464          * re-enable them when it's ready.
1465          */
1466         pci_read_config_word(dev, PCI_COMMAND, &command);
1467         pci_read_config_dword(dev, PCI_BASE_ADDRESS_0, &bar);
1468
1469         if (!(command & PCI_COMMAND_MEMORY) || !bar)
1470                 return;
1471
1472         csr = ioremap(bar, 8);
1473         if (!csr) {
1474                 printk(KERN_WARNING "PCI: Can't map %s e100 registers\n",
1475                         pci_name(dev));
1476                 return;
1477         }
1478
1479         cmd_hi = readb(csr + 3);
1480         if (cmd_hi == 0) {
1481                 printk(KERN_WARNING "PCI: Firmware left %s e100 interrupts "
1482                         "enabled, disabling\n", pci_name(dev));
1483                 writeb(1, csr + 3);
1484         }
1485
1486         iounmap(csr);
1487 }
1488 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL, PCI_ANY_ID, quirk_e100_interrupt);
1489
1490 static void __devinit fixup_rev1_53c810(struct pci_dev* dev)
1491 {
1492         /* rev 1 ncr53c810 chips don't set the class at all which means
1493          * they don't get their resources remapped. Fix that here.
1494          */
1495
1496         if (dev->class == PCI_CLASS_NOT_DEFINED) {
1497                 printk(KERN_INFO "NCR 53c810 rev 1 detected, setting PCI class.\n");
1498                 dev->class = PCI_CLASS_STORAGE_SCSI;
1499         }
1500 }
1501 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_NCR, PCI_DEVICE_ID_NCR_53C810, fixup_rev1_53c810);
1502
1503 static void pci_do_fixups(struct pci_dev *dev, struct pci_fixup *f, struct pci_fixup *end)
1504 {
1505         while (f < end) {
1506                 if ((f->vendor == dev->vendor || f->vendor == (u16) PCI_ANY_ID) &&
1507                     (f->device == dev->device || f->device == (u16) PCI_ANY_ID)) {
1508                         pr_debug("PCI: Calling quirk %p for %s\n", f->hook, pci_name(dev));
1509                         f->hook(dev);
1510                 }
1511                 f++;
1512         }
1513 }
1514
1515 extern struct pci_fixup __start_pci_fixups_early[];
1516 extern struct pci_fixup __end_pci_fixups_early[];
1517 extern struct pci_fixup __start_pci_fixups_header[];
1518 extern struct pci_fixup __end_pci_fixups_header[];
1519 extern struct pci_fixup __start_pci_fixups_final[];
1520 extern struct pci_fixup __end_pci_fixups_final[];
1521 extern struct pci_fixup __start_pci_fixups_enable[];
1522 extern struct pci_fixup __end_pci_fixups_enable[];
1523 extern struct pci_fixup __start_pci_fixups_resume[];
1524 extern struct pci_fixup __end_pci_fixups_resume[];
1525
1526
1527 void pci_fixup_device(enum pci_fixup_pass pass, struct pci_dev *dev)
1528 {
1529         struct pci_fixup *start, *end;
1530
1531         switch(pass) {
1532         case pci_fixup_early:
1533                 start = __start_pci_fixups_early;
1534                 end = __end_pci_fixups_early;
1535                 break;
1536
1537         case pci_fixup_header:
1538                 start = __start_pci_fixups_header;
1539                 end = __end_pci_fixups_header;
1540                 break;
1541
1542         case pci_fixup_final:
1543                 start = __start_pci_fixups_final;
1544                 end = __end_pci_fixups_final;
1545                 break;
1546
1547         case pci_fixup_enable:
1548                 start = __start_pci_fixups_enable;
1549                 end = __end_pci_fixups_enable;
1550                 break;
1551
1552         case pci_fixup_resume:
1553                 start = __start_pci_fixups_resume;
1554                 end = __end_pci_fixups_resume;
1555                 break;
1556
1557         default:
1558                 /* stupid compiler warning, you would think with an enum... */
1559                 return;
1560         }
1561         pci_do_fixups(dev, start, end);
1562 }
1563 EXPORT_SYMBOL(pci_fixup_device);
1564
1565 /* Enable 1k I/O space granularity on the Intel P64H2 */
1566 static void __devinit quirk_p64h2_1k_io(struct pci_dev *dev)
1567 {
1568         u16 en1k;
1569         u8 io_base_lo, io_limit_lo;
1570         unsigned long base, limit;
1571         struct resource *res = dev->resource + PCI_BRIDGE_RESOURCES;
1572
1573         pci_read_config_word(dev, 0x40, &en1k);
1574
1575         if (en1k & 0x200) {
1576                 printk(KERN_INFO "PCI: Enable I/O Space to 1 KB Granularity\n");
1577
1578                 pci_read_config_byte(dev, PCI_IO_BASE, &io_base_lo);
1579                 pci_read_config_byte(dev, PCI_IO_LIMIT, &io_limit_lo);
1580                 base = (io_base_lo & (PCI_IO_RANGE_MASK | 0x0c)) << 8;
1581                 limit = (io_limit_lo & (PCI_IO_RANGE_MASK | 0x0c)) << 8;
1582
1583                 if (base <= limit) {
1584                         res->start = base;
1585                         res->end = limit + 0x3ff;
1586                 }
1587         }
1588 }
1589 DECLARE_PCI_FIXUP_HEADER(PCI_VENDOR_ID_INTEL,   0x1460,         quirk_p64h2_1k_io);
1590
1591 /* Fix the IOBL_ADR for 1k I/O space granularity on the Intel P64H2
1592  * The IOBL_ADR gets re-written to 4k boundaries in pci_setup_bridge()
1593  * in drivers/pci/setup-bus.c
1594  */
1595 static void __devinit quirk_p64h2_1k_io_fix_iobl(struct pci_dev *dev)
1596 {
1597         u16 en1k, iobl_adr, iobl_adr_1k;
1598         struct resource *res = dev->resource + PCI_BRIDGE_RESOURCES;
1599
1600         pci_read_config_word(dev, 0x40, &en1k);
1601
1602         if (en1k & 0x200) {
1603                 pci_read_config_word(dev, PCI_IO_BASE, &iobl_adr);
1604
1605                 iobl_adr_1k = iobl_adr | (res->start >> 8) | (res->end & 0xfc00);
1606
1607                 if (iobl_adr != iobl_adr_1k) {
1608                         printk(KERN_INFO "PCI: Fixing P64H2 IOBL_ADR from 0x%x to 0x%x for 1 KB Granularity\n",
1609                                 iobl_adr,iobl_adr_1k);
1610                         pci_write_config_word(dev, PCI_IO_BASE, iobl_adr_1k);
1611                 }
1612         }
1613 }
1614 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_INTEL,    0x1460,         quirk_p64h2_1k_io_fix_iobl);
1615
1616 /* Under some circumstances, AER is not linked with extended capabilities.
1617  * Force it to be linked by setting the corresponding control bit in the
1618  * config space.
1619  */
1620 static void quirk_nvidia_ck804_pcie_aer_ext_cap(struct pci_dev *dev)
1621 {
1622         uint8_t b;
1623         if (pci_read_config_byte(dev, 0xf41, &b) == 0) {
1624                 if (!(b & 0x20)) {
1625                         pci_write_config_byte(dev, 0xf41, b | 0x20);
1626                         printk(KERN_INFO
1627                                "PCI: Linking AER extended capability on %s\n",
1628                                pci_name(dev));
1629                 }
1630         }
1631 }
1632 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
1633                         quirk_nvidia_ck804_pcie_aer_ext_cap);
1634 DECLARE_PCI_FIXUP_RESUME(PCI_VENDOR_ID_NVIDIA,  PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
1635                         quirk_nvidia_ck804_pcie_aer_ext_cap);
1636
1637 #ifdef CONFIG_PCI_MSI
1638 /* Some chipsets do not support MSI. We cannot easily rely on setting
1639  * PCI_BUS_FLAGS_NO_MSI in its bus flags because there are actually
1640  * some other busses controlled by the chipset even if Linux is not
1641  * aware of it.  Instead of setting the flag on all busses in the
1642  * machine, simply disable MSI globally.
1643  */
1644 static void __init quirk_disable_all_msi(struct pci_dev *dev)
1645 {
1646         pci_no_msi();
1647         printk(KERN_WARNING "PCI: MSI quirk detected. MSI deactivated.\n");
1648 }
1649 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_GCNB_LE, quirk_disable_all_msi);
1650 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_HT1000_PCIX, quirk_disable_all_msi);
1651 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS400_200, quirk_disable_all_msi);
1652 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS480, quirk_disable_all_msi);
1653 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RD580, quirk_disable_all_msi);
1654 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RX790, quirk_disable_all_msi);
1655 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_ATI, PCI_DEVICE_ID_ATI_RS690, quirk_disable_all_msi);
1656 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_VIA, PCI_DEVICE_ID_VIA_VT3351, quirk_disable_all_msi);
1657
1658 /* Disable MSI on chipsets that are known to not support it */
1659 static void __devinit quirk_disable_msi(struct pci_dev *dev)
1660 {
1661         if (dev->subordinate) {
1662                 printk(KERN_WARNING "PCI: MSI quirk detected. "
1663                        "PCI_BUS_FLAGS_NO_MSI set for %s subordinate bus.\n",
1664                        pci_name(dev));
1665                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
1666         }
1667 }
1668 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_AMD, PCI_DEVICE_ID_AMD_8131_BRIDGE, quirk_disable_msi);
1669
1670 /* Go through the list of Hypertransport capabilities and
1671  * return 1 if a HT MSI capability is found and enabled */
1672 static int __devinit msi_ht_cap_enabled(struct pci_dev *dev)
1673 {
1674         int pos, ttl = 48;
1675
1676         pos = pci_find_ht_capability(dev, HT_CAPTYPE_MSI_MAPPING);
1677         while (pos && ttl--) {
1678                 u8 flags;
1679
1680                 if (pci_read_config_byte(dev, pos + HT_MSI_FLAGS,
1681                                          &flags) == 0)
1682                 {
1683                         printk(KERN_INFO "PCI: Found %s HT MSI Mapping on %s\n",
1684                                 flags & HT_MSI_FLAGS_ENABLE ?
1685                                 "enabled" : "disabled", pci_name(dev));
1686                         return (flags & HT_MSI_FLAGS_ENABLE) != 0;
1687                 }
1688
1689                 pos = pci_find_next_ht_capability(dev, pos,
1690                                                   HT_CAPTYPE_MSI_MAPPING);
1691         }
1692         return 0;
1693 }
1694
1695 /* Check the hypertransport MSI mapping to know whether MSI is enabled or not */
1696 static void __devinit quirk_msi_ht_cap(struct pci_dev *dev)
1697 {
1698         if (dev->subordinate && !msi_ht_cap_enabled(dev)) {
1699                 printk(KERN_WARNING "PCI: MSI quirk detected. "
1700                        "MSI disabled on chipset %s.\n",
1701                        pci_name(dev));
1702                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
1703         }
1704 }
1705 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_SERVERWORKS, PCI_DEVICE_ID_SERVERWORKS_HT2000_PCIE,
1706                         quirk_msi_ht_cap);
1707
1708 /* The nVidia CK804 chipset may have 2 HT MSI mappings.
1709  * MSI are supported if the MSI capability set in any of these mappings.
1710  */
1711 static void __devinit quirk_nvidia_ck804_msi_ht_cap(struct pci_dev *dev)
1712 {
1713         struct pci_dev *pdev;
1714
1715         if (!dev->subordinate)
1716                 return;
1717
1718         /* check HT MSI cap on this chipset and the root one.
1719          * a single one having MSI is enough to be sure that MSI are supported.
1720          */
1721         pdev = pci_get_slot(dev->bus, 0);
1722         if (!pdev)
1723                 return;
1724         if (!msi_ht_cap_enabled(dev) && !msi_ht_cap_enabled(pdev)) {
1725                 printk(KERN_WARNING "PCI: MSI quirk detected. "
1726                        "MSI disabled on chipset %s.\n",
1727                        pci_name(dev));
1728                 dev->subordinate->bus_flags |= PCI_BUS_FLAGS_NO_MSI;
1729         }
1730         pci_dev_put(pdev);
1731 }
1732 DECLARE_PCI_FIXUP_FINAL(PCI_VENDOR_ID_NVIDIA, PCI_DEVICE_ID_NVIDIA_CK804_PCIE,
1733                         quirk_nvidia_ck804_msi_ht_cap);
1734 #endif /* CONFIG_PCI_MSI */