drivers/pci/probe.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * PCI detection and setup code
   4  */
   5
   6 #include <linux/kernel.h>
   7 #include <linux/delay.h>
   8 #include <linux/init.h>
   9 #include <linux/pci.h>
  10 #include <linux/of_device.h>
  11 #include <linux/of_pci.h>
  12 #include <linux/pci_hotplug.h>
  13 #include <linux/slab.h>
  14 #include <linux/module.h>
  15 #include <linux/cpumask.h>
  16 #include <linux/aer.h>
  17 #include <linux/acpi.h>
  18 #include <linux/hypervisor.h>
  19 #include <linux/irqdomain.h>
  20 #include <linux/pm_runtime.h>
  21 #include "pci.h"
  22
  23 #define CARDBUS_LATENCY_TIMER   176     /* secondary latency timer */
  24 #define CARDBUS_RESERVE_BUSNR   3
  25
  26 static struct resource busn_resource = {
  27         .name   = "PCI busn",
  28         .start  = 0,
  29         .end    = 255,
  30         .flags  = IORESOURCE_BUS,
  31 };
  32
  33 /* Ugh.  Need to stop exporting this to modules. */
  34 LIST_HEAD(pci_root_buses);
  35 EXPORT_SYMBOL(pci_root_buses);
  36
  37 static LIST_HEAD(pci_domain_busn_res_list);
  38
  39 struct pci_domain_busn_res {
  40         struct list_head list;
  41         struct resource res;
  42         int domain_nr;
  43 };
  44
  45 static struct resource *get_pci_domain_busn_res(int domain_nr)
  46 {
  47         struct pci_domain_busn_res *r;
  48
  49         list_for_each_entry(r, &pci_domain_busn_res_list, list)
  50                 if (r->domain_nr == domain_nr)
  51                         return &r->res;
  52
  53         r = kzalloc(sizeof(*r), GFP_KERNEL);
  54         if (!r)
  55                 return NULL;
  56
  57         r->domain_nr = domain_nr;
  58         r->res.start = 0;
  59         r->res.end = 0xff;
  60         r->res.flags = IORESOURCE_BUS | IORESOURCE_PCI_FIXED;
  61
  62         list_add_tail(&r->list, &pci_domain_busn_res_list);
  63
  64         return &r->res;
  65 }
  66
  67 static int find_anything(struct device *dev, void *data)
  68 {
  69         return 1;
  70 }
  71
  72 /*
  73  * Some device drivers need know if PCI is initiated.
  74  * Basically, we think PCI is not initiated when there
  75  * is no device to be found on the pci_bus_type.
  76  */
  77 int no_pci_devices(void)
  78 {
  79         struct device *dev;
  80         int no_devices;
  81
  82         dev = bus_find_device(&pci_bus_type, NULL, NULL, find_anything);
  83         no_devices = (dev == NULL);
  84         put_device(dev);
  85         return no_devices;
  86 }
  87 EXPORT_SYMBOL(no_pci_devices);
  88
  89 /*
  90  * PCI Bus Class
  91  */
  92 static void release_pcibus_dev(struct device *dev)
  93 {
  94         struct pci_bus *pci_bus = to_pci_bus(dev);
  95
  96         put_device(pci_bus->bridge);
  97         pci_bus_remove_resources(pci_bus);
  98         pci_release_bus_of_node(pci_bus);
  99         kfree(pci_bus);
 100 }
 101
 102 static struct class pcibus_class = {
 103         .name           = "pci_bus",
 104         .dev_release    = &release_pcibus_dev,
 105         .dev_groups     = pcibus_groups,
 106 };
 107
 108 static int __init pcibus_class_init(void)
 109 {
 110         return class_register(&pcibus_class);
 111 }
 112 postcore_initcall(pcibus_class_init);
 113
 114 static u64 pci_size(u64 base, u64 maxbase, u64 mask)
 115 {
 116         u64 size = mask & maxbase;      /* Find the significant bits */
 117         if (!size)
 118                 return 0;
 119
 120         /*
 121          * Get the lowest of them to find the decode size, and from that
 122          * the extent.
 123          */
 124         size = (size & ~(size-1)) - 1;
 125
 126         /*
 127          * base == maxbase can be valid only if the BAR has already been
 128          * programmed with all 1s.
 129          */
 130         if (base == maxbase && ((base | size) & mask) != mask)
 131                 return 0;
 132
 133         return size;
 134 }
 135
 136 static inline unsigned long decode_bar(struct pci_dev *dev, u32 bar)
 137 {
 138         u32 mem_type;
 139         unsigned long flags;
 140
 141         if ((bar & PCI_BASE_ADDRESS_SPACE) == PCI_BASE_ADDRESS_SPACE_IO) {
 142                 flags = bar & ~PCI_BASE_ADDRESS_IO_MASK;
 143                 flags |= IORESOURCE_IO;
 144                 return flags;
 145         }
 146
 147         flags = bar & ~PCI_BASE_ADDRESS_MEM_MASK;
 148         flags |= IORESOURCE_MEM;
 149         if (flags & PCI_BASE_ADDRESS_MEM_PREFETCH)
 150                 flags |= IORESOURCE_PREFETCH;
 151
 152         mem_type = bar & PCI_BASE_ADDRESS_MEM_TYPE_MASK;
 153         switch (mem_type) {
 154         case PCI_BASE_ADDRESS_MEM_TYPE_32:
 155                 break;
 156         case PCI_BASE_ADDRESS_MEM_TYPE_1M:
 157                 /* 1M mem BAR treated as 32-bit BAR */
 158                 break;
 159         case PCI_BASE_ADDRESS_MEM_TYPE_64:
 160                 flags |= IORESOURCE_MEM_64;
 161                 break;
 162         default:
 163                 /* mem unknown type treated as 32-bit BAR */
 164                 break;
 165         }
 166         return flags;
 167 }
 168
 169 #define PCI_COMMAND_DECODE_ENABLE       (PCI_COMMAND_MEMORY | PCI_COMMAND_IO)
 170
 171 /**
 172  * pci_read_base - Read a PCI BAR
 173  * @dev: the PCI device
 174  * @type: type of the BAR
 175  * @res: resource buffer to be filled in
 176  * @pos: BAR position in the config space
 177  *
 178  * Returns 1 if the BAR is 64-bit, or 0 if 32-bit.
 179  */
 180 int __pci_read_base(struct pci_dev *dev, enum pci_bar_type type,
 181                     struct resource *res, unsigned int pos)
 182 {
 183         u32 l = 0, sz = 0, mask;
 184         u64 l64, sz64, mask64;
 185         u16 orig_cmd;
 186         struct pci_bus_region region, inverted_region;
 187
 188         mask = type ? PCI_ROM_ADDRESS_MASK : ~0;
 189
 190         /* No printks while decoding is disabled! */
 191         if (!dev->mmio_always_on) {
 192                 pci_read_config_word(dev, PCI_COMMAND, &orig_cmd);
 193                 if (orig_cmd & PCI_COMMAND_DECODE_ENABLE) {
 194                         pci_write_config_word(dev, PCI_COMMAND,
 195                                 orig_cmd & ~PCI_COMMAND_DECODE_ENABLE);
 196                 }
 197         }
 198
 199         res->name = pci_name(dev);
 200
 201         pci_read_config_dword(dev, pos, &l);
 202         pci_write_config_dword(dev, pos, l | mask);
 203         pci_read_config_dword(dev, pos, &sz);
 204         pci_write_config_dword(dev, pos, l);
 205
 206         /*
 207          * All bits set in sz means the device isn't working properly.
 208          * If the BAR isn't implemented, all bits must be 0.  If it's a
 209          * memory BAR or a ROM, bit 0 must be clear; if it's an io BAR, bit
 210          * 1 must be clear.
 211          */
 212         if (sz == 0xffffffff)
 213                 sz = 0;
 214
 215         /*
 216          * I don't know how l can have all bits set.  Copied from old code.
 217          * Maybe it fixes a bug on some ancient platform.
 218          */
 219         if (l == 0xffffffff)
 220                 l = 0;
 221
 222         if (type == pci_bar_unknown) {
 223                 res->flags = decode_bar(dev, l);
 224                 res->flags |= IORESOURCE_SIZEALIGN;
 225                 if (res->flags & IORESOURCE_IO) {
 226                         l64 = l & PCI_BASE_ADDRESS_IO_MASK;
 227                         sz64 = sz & PCI_BASE_ADDRESS_IO_MASK;
 228                         mask64 = PCI_BASE_ADDRESS_IO_MASK & (u32)IO_SPACE_LIMIT;
 229                 } else {
 230                         l64 = l & PCI_BASE_ADDRESS_MEM_MASK;
 231                         sz64 = sz & PCI_BASE_ADDRESS_MEM_MASK;
 232                         mask64 = (u32)PCI_BASE_ADDRESS_MEM_MASK;
 233                 }
 234         } else {
 235                 if (l & PCI_ROM_ADDRESS_ENABLE)
 236                         res->flags |= IORESOURCE_ROM_ENABLE;
 237                 l64 = l & PCI_ROM_ADDRESS_MASK;
 238                 sz64 = sz & PCI_ROM_ADDRESS_MASK;
 239                 mask64 = PCI_ROM_ADDRESS_MASK;
 240         }
 241
 242         if (res->flags & IORESOURCE_MEM_64) {
 243                 pci_read_config_dword(dev, pos + 4, &l);
 244                 pci_write_config_dword(dev, pos + 4, ~0);
 245                 pci_read_config_dword(dev, pos + 4, &sz);
 246                 pci_write_config_dword(dev, pos + 4, l);
 247
 248                 l64 |= ((u64)l << 32);
 249                 sz64 |= ((u64)sz << 32);
 250                 mask64 |= ((u64)~0 << 32);
 251         }
 252
 253         if (!dev->mmio_always_on && (orig_cmd & PCI_COMMAND_DECODE_ENABLE))
 254                 pci_write_config_word(dev, PCI_COMMAND, orig_cmd);
 255
 256         if (!sz64)
 257                 goto fail;
 258
 259         sz64 = pci_size(l64, sz64, mask64);
 260         if (!sz64) {
 261                 pci_info(dev, FW_BUG "reg 0x%x: invalid BAR (can't size)\n",
 262                          pos);
 263                 goto fail;
 264         }
 265
 266         if (res->flags & IORESOURCE_MEM_64) {
 267                 if ((sizeof(pci_bus_addr_t) < 8 || sizeof(resource_size_t) < 8)
 268                     && sz64 > 0x100000000ULL) {
 269                         res->flags |= IORESOURCE_UNSET | IORESOURCE_DISABLED;
 270                         res->start = 0;
 271                         res->end = 0;
 272                         pci_err(dev, "reg 0x%x: can't handle BAR larger than 4GB (size %#010llx)\n",
 273                                 pos, (unsigned long long)sz64);
 274                         goto out;
 275                 }
 276
 277                 if ((sizeof(pci_bus_addr_t) < 8) && l) {
 278                         /* Above 32-bit boundary; try to reallocate */
 279                         res->flags |= IORESOURCE_UNSET;
 280                         res->start = 0;
 281                         res->end = sz64;
 282                         pci_info(dev, "reg 0x%x: can't handle BAR above 4GB (bus address %#010llx)\n",
 283                                  pos, (unsigned long long)l64);
 284                         goto out;
 285                 }
 286         }
 287
 288         region.start = l64;
 289         region.end = l64 + sz64;
 290
 291         pcibios_bus_to_resource(dev->bus, res, &region);
 292         pcibios_resource_to_bus(dev->bus, &inverted_region, res);
 293
 294         /*
 295          * If "A" is a BAR value (a bus address), "bus_to_resource(A)" is
 296          * the corresponding resource address (the physical address used by
 297          * the CPU.  Converting that resource address back to a bus address
 298          * should yield the original BAR value:
 299          *
 300          *     resource_to_bus(bus_to_resource(A)) == A
 301          *
 302          * If it doesn't, CPU accesses to "bus_to_resource(A)" will not
 303          * be claimed by the device.
 304          */
 305         if (inverted_region.start != region.start) {
 306                 res->flags |= IORESOURCE_UNSET;
 307                 res->start = 0;
 308                 res->end = region.end - region.start;
 309                 pci_info(dev, "reg 0x%x: initial BAR value %#010llx invalid\n",
 310                          pos, (unsigned long long)region.start);
 311         }
 312
 313         goto out;
 314
 315
 316 fail:
 317         res->flags = 0;
 318 out:
 319         if (res->flags)
 320                 pci_printk(KERN_DEBUG, dev, "reg 0x%x: %pR\n", pos, res);
 321
 322         return (res->flags & IORESOURCE_MEM_64) ? 1 : 0;
 323 }
 324
 325 static void pci_read_bases(struct pci_dev *dev, unsigned int howmany, int rom)
 326 {
 327         unsigned int pos, reg;
 328
 329         if (dev->non_compliant_bars)
 330                 return;
 331
 332         /* Per PCIe r4.0, sec 9.3.4.1.11, the VF BARs are all RO Zero */
 333         if (dev->is_virtfn)
 334                 return;
 335
 336         for (pos = 0; pos < howmany; pos++) {
 337                 struct resource *res = &dev->resource[pos];
 338                 reg = PCI_BASE_ADDRESS_0 + (pos << 2);
 339                 pos += __pci_read_base(dev, pci_bar_unknown, res, reg);
 340         }
 341
 342         if (rom) {
 343                 struct resource *res = &dev->resource[PCI_ROM_RESOURCE];
 344                 dev->rom_base_reg = rom;
 345                 res->flags = IORESOURCE_MEM | IORESOURCE_PREFETCH |
 346                                 IORESOURCE_READONLY | IORESOURCE_SIZEALIGN;
 347                 __pci_read_base(dev, pci_bar_mem32, res, rom);
 348         }
 349 }
 350
 351 static void pci_read_bridge_io(struct pci_bus *child)
 352 {
 353         struct pci_dev *dev = child->self;
 354         u8 io_base_lo, io_limit_lo;
 355         unsigned long io_mask, io_granularity, base, limit;
 356         struct pci_bus_region region;
 357         struct resource *res;
 358
 359         io_mask = PCI_IO_RANGE_MASK;
 360         io_granularity = 0x1000;
 361         if (dev->io_window_1k) {
 362                 /* Support 1K I/O space granularity */
 363                 io_mask = PCI_IO_1K_RANGE_MASK;
 364                 io_granularity = 0x400;
 365         }
 366
 367         res = child->resource[0];
 368         pci_read_config_byte(dev, PCI_IO_BASE, &io_base_lo);
 369         pci_read_config_byte(dev, PCI_IO_LIMIT, &io_limit_lo);
 370         base = (io_base_lo & io_mask) << 8;
 371         limit = (io_limit_lo & io_mask) << 8;
 372
 373         if ((io_base_lo & PCI_IO_RANGE_TYPE_MASK) == PCI_IO_RANGE_TYPE_32) {
 374                 u16 io_base_hi, io_limit_hi;
 375
 376                 pci_read_config_word(dev, PCI_IO_BASE_UPPER16, &io_base_hi);
 377                 pci_read_config_word(dev, PCI_IO_LIMIT_UPPER16, &io_limit_hi);
 378                 base |= ((unsigned long) io_base_hi << 16);
 379                 limit |= ((unsigned long) io_limit_hi << 16);
 380         }
 381
 382         if (base <= limit) {
 383                 res->flags = (io_base_lo & PCI_IO_RANGE_TYPE_MASK) | IORESOURCE_IO;
 384                 region.start = base;
 385                 region.end = limit + io_granularity - 1;
 386                 pcibios_bus_to_resource(dev->bus, res, &region);
 387                 pci_printk(KERN_DEBUG, dev, "  bridge window %pR\n", res);
 388         }
 389 }
 390
 391 static void pci_read_bridge_mmio(struct pci_bus *child)
 392 {
 393         struct pci_dev *dev = child->self;
 394         u16 mem_base_lo, mem_limit_lo;
 395         unsigned long base, limit;
 396         struct pci_bus_region region;
 397         struct resource *res;
 398
 399         res = child->resource[1];
 400         pci_read_config_word(dev, PCI_MEMORY_BASE, &mem_base_lo);
 401         pci_read_config_word(dev, PCI_MEMORY_LIMIT, &mem_limit_lo);
 402         base = ((unsigned long) mem_base_lo & PCI_MEMORY_RANGE_MASK) << 16;
 403         limit = ((unsigned long) mem_limit_lo & PCI_MEMORY_RANGE_MASK) << 16;
 404         if (base <= limit) {
 405                 res->flags = (mem_base_lo & PCI_MEMORY_RANGE_TYPE_MASK) | IORESOURCE_MEM;
 406                 region.start = base;
 407                 region.end = limit + 0xfffff;
 408                 pcibios_bus_to_resource(dev->bus, res, &region);
 409                 pci_printk(KERN_DEBUG, dev, "  bridge window %pR\n", res);
 410         }
 411 }
 412
 413 static void pci_read_bridge_mmio_pref(struct pci_bus *child)
 414 {
 415         struct pci_dev *dev = child->self;
 416         u16 mem_base_lo, mem_limit_lo;
 417         u64 base64, limit64;
 418         pci_bus_addr_t base, limit;
 419         struct pci_bus_region region;
 420         struct resource *res;
 421
 422         res = child->resource[2];
 423         pci_read_config_word(dev, PCI_PREF_MEMORY_BASE, &mem_base_lo);
 424         pci_read_config_word(dev, PCI_PREF_MEMORY_LIMIT, &mem_limit_lo);
 425         base64 = (mem_base_lo & PCI_PREF_RANGE_MASK) << 16;
 426         limit64 = (mem_limit_lo & PCI_PREF_RANGE_MASK) << 16;
 427
 428         if ((mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) == PCI_PREF_RANGE_TYPE_64) {
 429                 u32 mem_base_hi, mem_limit_hi;
 430
 431                 pci_read_config_dword(dev, PCI_PREF_BASE_UPPER32, &mem_base_hi);
 432                 pci_read_config_dword(dev, PCI_PREF_LIMIT_UPPER32, &mem_limit_hi);
 433
 434                 /*
 435                  * Some bridges set the base > limit by default, and some
 436                  * (broken) BIOSes do not initialize them.  If we find
 437                  * this, just assume they are not being used.
 438                  */
 439                 if (mem_base_hi <= mem_limit_hi) {
 440                         base64 |= (u64) mem_base_hi << 32;
 441                         limit64 |= (u64) mem_limit_hi << 32;
 442                 }
 443         }
 444
 445         base = (pci_bus_addr_t) base64;
 446         limit = (pci_bus_addr_t) limit64;
 447
 448         if (base != base64) {
 449                 pci_err(dev, "can't handle bridge window above 4GB (bus address %#010llx)\n",
 450                         (unsigned long long) base64);
 451                 return;
 452         }
 453
 454         if (base <= limit) {
 455                 res->flags = (mem_base_lo & PCI_PREF_RANGE_TYPE_MASK) |
 456                                          IORESOURCE_MEM | IORESOURCE_PREFETCH;
 457                 if (res->flags & PCI_PREF_RANGE_TYPE_64)
 458                         res->flags |= IORESOURCE_MEM_64;
 459                 region.start = base;
 460                 region.end = limit + 0xfffff;
 461                 pcibios_bus_to_resource(dev->bus, res, &region);
 462                 pci_printk(KERN_DEBUG, dev, "  bridge window %pR\n", res);
 463         }
 464 }
 465
 466 void pci_read_bridge_bases(struct pci_bus *child)
 467 {
 468         struct pci_dev *dev = child->self;
 469         struct resource *res;
 470         int i;
 471
 472         if (pci_is_root_bus(child))     /* It's a host bus, nothing to read */
 473                 return;
 474
 475         pci_info(dev, "PCI bridge to %pR%s\n",
 476                  &child->busn_res,
 477                  dev->transparent ? " (subtractive decode)" : "");
 478
 479         pci_bus_remove_resources(child);
 480         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++)
 481                 child->resource[i] = &dev->resource[PCI_BRIDGE_RESOURCES+i];
 482
 483         pci_read_bridge_io(child);
 484         pci_read_bridge_mmio(child);
 485         pci_read_bridge_mmio_pref(child);
 486
 487         if (dev->transparent) {
 488                 pci_bus_for_each_resource(child->parent, res, i) {
 489                         if (res && res->flags) {
 490                                 pci_bus_add_resource(child, res,
 491                                                      PCI_SUBTRACTIVE_DECODE);
 492                                 pci_printk(KERN_DEBUG, dev,
 493                                            "  bridge window %pR (subtractive decode)\n",
 494                                            res);
 495                         }
 496                 }
 497         }
 498 }
 499
 500 static struct pci_bus *pci_alloc_bus(struct pci_bus *parent)
 501 {
 502         struct pci_bus *b;
 503
 504         b = kzalloc(sizeof(*b), GFP_KERNEL);
 505         if (!b)
 506                 return NULL;
 507
 508         INIT_LIST_HEAD(&b->node);
 509         INIT_LIST_HEAD(&b->children);
 510         INIT_LIST_HEAD(&b->devices);
 511         INIT_LIST_HEAD(&b->slots);
 512         INIT_LIST_HEAD(&b->resources);
 513         b->max_bus_speed = PCI_SPEED_UNKNOWN;
 514         b->cur_bus_speed = PCI_SPEED_UNKNOWN;
 515 #ifdef CONFIG_PCI_DOMAINS_GENERIC
 516         if (parent)
 517                 b->domain_nr = parent->domain_nr;
 518 #endif
 519         return b;
 520 }
 521
 522 static void devm_pci_release_host_bridge_dev(struct device *dev)
 523 {
 524         struct pci_host_bridge *bridge = to_pci_host_bridge(dev);
 525
 526         if (bridge->release_fn)
 527                 bridge->release_fn(bridge);
 528
 529         pci_free_resource_list(&bridge->windows);
 530 }
 531
 532 static void pci_release_host_bridge_dev(struct device *dev)
 533 {
 534         devm_pci_release_host_bridge_dev(dev);
 535         kfree(to_pci_host_bridge(dev));
 536 }
 537
 538 struct pci_host_bridge *pci_alloc_host_bridge(size_t priv)
 539 {
 540         struct pci_host_bridge *bridge;
 541
 542         bridge = kzalloc(sizeof(*bridge) + priv, GFP_KERNEL);
 543         if (!bridge)
 544                 return NULL;
 545
 546         INIT_LIST_HEAD(&bridge->windows);
 547         bridge->dev.release = pci_release_host_bridge_dev;
 548
 549         /*
 550          * We assume we can manage these PCIe features.  Some systems may
 551          * reserve these for use by the platform itself, e.g., an ACPI BIOS
 552          * may implement its own AER handling and use _OSC to prevent the
 553          * OS from interfering.
 554          */
 555         bridge->native_aer = 1;
 556         bridge->native_pcie_hotplug = 1;
 557         bridge->native_shpc_hotplug = 1;
 558         bridge->native_pme = 1;
 559         bridge->native_ltr = 1;
 560
 561         return bridge;
 562 }
 563 EXPORT_SYMBOL(pci_alloc_host_bridge);
 564
 565 struct pci_host_bridge *devm_pci_alloc_host_bridge(struct device *dev,
 566                                                    size_t priv)
 567 {
 568         struct pci_host_bridge *bridge;
 569
 570         bridge = devm_kzalloc(dev, sizeof(*bridge) + priv, GFP_KERNEL);
 571         if (!bridge)
 572                 return NULL;
 573
 574         INIT_LIST_HEAD(&bridge->windows);
 575         bridge->dev.release = devm_pci_release_host_bridge_dev;
 576
 577         return bridge;
 578 }
 579 EXPORT_SYMBOL(devm_pci_alloc_host_bridge);
 580
 581 void pci_free_host_bridge(struct pci_host_bridge *bridge)
 582 {
 583         pci_free_resource_list(&bridge->windows);
 584
 585         kfree(bridge);
 586 }
 587 EXPORT_SYMBOL(pci_free_host_bridge);
 588
 589 static const unsigned char pcix_bus_speed[] = {
 590         PCI_SPEED_UNKNOWN,              /* 0 */
 591         PCI_SPEED_66MHz_PCIX,           /* 1 */
 592         PCI_SPEED_100MHz_PCIX,          /* 2 */
 593         PCI_SPEED_133MHz_PCIX,          /* 3 */
 594         PCI_SPEED_UNKNOWN,              /* 4 */
 595         PCI_SPEED_66MHz_PCIX_ECC,       /* 5 */
 596         PCI_SPEED_100MHz_PCIX_ECC,      /* 6 */
 597         PCI_SPEED_133MHz_PCIX_ECC,      /* 7 */
 598         PCI_SPEED_UNKNOWN,              /* 8 */
 599         PCI_SPEED_66MHz_PCIX_266,       /* 9 */
 600         PCI_SPEED_100MHz_PCIX_266,      /* A */
 601         PCI_SPEED_133MHz_PCIX_266,      /* B */
 602         PCI_SPEED_UNKNOWN,              /* C */
 603         PCI_SPEED_66MHz_PCIX_533,       /* D */
 604         PCI_SPEED_100MHz_PCIX_533,      /* E */
 605         PCI_SPEED_133MHz_PCIX_533       /* F */
 606 };
 607
 608 const unsigned char pcie_link_speed[] = {
 609         PCI_SPEED_UNKNOWN,              /* 0 */
 610         PCIE_SPEED_2_5GT,               /* 1 */
 611         PCIE_SPEED_5_0GT,               /* 2 */
 612         PCIE_SPEED_8_0GT,               /* 3 */
 613         PCIE_SPEED_16_0GT,              /* 4 */
 614         PCI_SPEED_UNKNOWN,              /* 5 */
 615         PCI_SPEED_UNKNOWN,              /* 6 */
 616         PCI_SPEED_UNKNOWN,              /* 7 */
 617         PCI_SPEED_UNKNOWN,              /* 8 */
 618         PCI_SPEED_UNKNOWN,              /* 9 */
 619         PCI_SPEED_UNKNOWN,              /* A */
 620         PCI_SPEED_UNKNOWN,              /* B */
 621         PCI_SPEED_UNKNOWN,              /* C */
 622         PCI_SPEED_UNKNOWN,              /* D */
 623         PCI_SPEED_UNKNOWN,              /* E */
 624         PCI_SPEED_UNKNOWN               /* F */
 625 };
 626
 627 void pcie_update_link_speed(struct pci_bus *bus, u16 linksta)
 628 {
 629         bus->cur_bus_speed = pcie_link_speed[linksta & PCI_EXP_LNKSTA_CLS];
 630 }
 631 EXPORT_SYMBOL_GPL(pcie_update_link_speed);
 632
 633 static unsigned char agp_speeds[] = {
 634         AGP_UNKNOWN,
 635         AGP_1X,
 636         AGP_2X,
 637         AGP_4X,
 638         AGP_8X
 639 };
 640
 641 static enum pci_bus_speed agp_speed(int agp3, int agpstat)
 642 {
 643         int index = 0;
 644
 645         if (agpstat & 4)
 646                 index = 3;
 647         else if (agpstat & 2)
 648                 index = 2;
 649         else if (agpstat & 1)
 650                 index = 1;
 651         else
 652                 goto out;
 653
 654         if (agp3) {
 655                 index += 2;
 656                 if (index == 5)
 657                         index = 0;
 658         }
 659
 660  out:
 661         return agp_speeds[index];
 662 }
 663
 664 static void pci_set_bus_speed(struct pci_bus *bus)
 665 {
 666         struct pci_dev *bridge = bus->self;
 667         int pos;
 668
 669         pos = pci_find_capability(bridge, PCI_CAP_ID_AGP);
 670         if (!pos)
 671                 pos = pci_find_capability(bridge, PCI_CAP_ID_AGP3);
 672         if (pos) {
 673                 u32 agpstat, agpcmd;
 674
 675                 pci_read_config_dword(bridge, pos + PCI_AGP_STATUS, &agpstat);
 676                 bus->max_bus_speed = agp_speed(agpstat & 8, agpstat & 7);
 677
 678                 pci_read_config_dword(bridge, pos + PCI_AGP_COMMAND, &agpcmd);
 679                 bus->cur_bus_speed = agp_speed(agpstat & 8, agpcmd & 7);
 680         }
 681
 682         pos = pci_find_capability(bridge, PCI_CAP_ID_PCIX);
 683         if (pos) {
 684                 u16 status;
 685                 enum pci_bus_speed max;
 686
 687                 pci_read_config_word(bridge, pos + PCI_X_BRIDGE_SSTATUS,
 688                                      &status);
 689
 690                 if (status & PCI_X_SSTATUS_533MHZ) {
 691                         max = PCI_SPEED_133MHz_PCIX_533;
 692                 } else if (status & PCI_X_SSTATUS_266MHZ) {
 693                         max = PCI_SPEED_133MHz_PCIX_266;
 694                 } else if (status & PCI_X_SSTATUS_133MHZ) {
 695                         if ((status & PCI_X_SSTATUS_VERS) == PCI_X_SSTATUS_V2)
 696                                 max = PCI_SPEED_133MHz_PCIX_ECC;
 697                         else
 698                                 max = PCI_SPEED_133MHz_PCIX;
 699                 } else {
 700                         max = PCI_SPEED_66MHz_PCIX;
 701                 }
 702
 703                 bus->max_bus_speed = max;
 704                 bus->cur_bus_speed = pcix_bus_speed[
 705                         (status & PCI_X_SSTATUS_FREQ) >> 6];
 706
 707                 return;
 708         }
 709
 710         if (pci_is_pcie(bridge)) {
 711                 u32 linkcap;
 712                 u16 linksta;
 713
 714                 pcie_capability_read_dword(bridge, PCI_EXP_LNKCAP, &linkcap);
 715                 bus->max_bus_speed = pcie_link_speed[linkcap & PCI_EXP_LNKCAP_SLS];
 716                 bridge->link_active_reporting = !!(linkcap & PCI_EXP_LNKCAP_DLLLARC);
 717
 718                 pcie_capability_read_word(bridge, PCI_EXP_LNKSTA, &linksta);
 719                 pcie_update_link_speed(bus, linksta);
 720         }
 721 }
 722
 723 static struct irq_domain *pci_host_bridge_msi_domain(struct pci_bus *bus)
 724 {
 725         struct irq_domain *d;
 726
 727         /*
 728          * Any firmware interface that can resolve the msi_domain
 729          * should be called from here.
 730          */
 731         d = pci_host_bridge_of_msi_domain(bus);
 732         if (!d)
 733                 d = pci_host_bridge_acpi_msi_domain(bus);
 734
 735 #ifdef CONFIG_PCI_MSI_IRQ_DOMAIN
 736         /*
 737          * If no IRQ domain was found via the OF tree, try looking it up
 738          * directly through the fwnode_handle.
 739          */
 740         if (!d) {
 741                 struct fwnode_handle *fwnode = pci_root_bus_fwnode(bus);
 742
 743                 if (fwnode)
 744                         d = irq_find_matching_fwnode(fwnode,
 745                                                      DOMAIN_BUS_PCI_MSI);
 746         }
 747 #endif
 748
 749         return d;
 750 }
 751
 752 static void pci_set_bus_msi_domain(struct pci_bus *bus)
 753 {
 754         struct irq_domain *d;
 755         struct pci_bus *b;
 756
 757         /*
 758          * The bus can be a root bus, a subordinate bus, or a virtual bus
 759          * created by an SR-IOV device.  Walk up to the first bridge device
 760          * found or derive the domain from the host bridge.
 761          */
 762         for (b = bus, d = NULL; !d && !pci_is_root_bus(b); b = b->parent) {
 763                 if (b->self)
 764                         d = dev_get_msi_domain(&b->self->dev);
 765         }
 766
 767         if (!d)
 768                 d = pci_host_bridge_msi_domain(b);
 769
 770         dev_set_msi_domain(&bus->dev, d);
 771 }
 772
 773 static int pci_register_host_bridge(struct pci_host_bridge *bridge)
 774 {
 775         struct device *parent = bridge->dev.parent;
 776         struct resource_entry *window, *n;
 777         struct pci_bus *bus, *b;
 778         resource_size_t offset;
 779         LIST_HEAD(resources);
 780         struct resource *res;
 781         char addr[64], *fmt;
 782         const char *name;
 783         int err;
 784
 785         bus = pci_alloc_bus(NULL);
 786         if (!bus)
 787                 return -ENOMEM;
 788
 789         bridge->bus = bus;
 790
 791         /* Temporarily move resources off the list */
 792         list_splice_init(&bridge->windows, &resources);
 793         bus->sysdata = bridge->sysdata;
 794         bus->msi = bridge->msi;
 795         bus->ops = bridge->ops;
 796         bus->number = bus->busn_res.start = bridge->busnr;
 797 #ifdef CONFIG_PCI_DOMAINS_GENERIC
 798         bus->domain_nr = pci_bus_find_domain_nr(bus, parent);
 799 #endif
 800
 801         b = pci_find_bus(pci_domain_nr(bus), bridge->busnr);
 802         if (b) {
 803                 /* Ignore it if we already got here via a different bridge */
 804                 dev_dbg(&b->dev, "bus already known\n");
 805                 err = -EEXIST;
 806                 goto free;
 807         }
 808
 809         dev_set_name(&bridge->dev, "pci%04x:%02x", pci_domain_nr(bus),
 810                      bridge->busnr);
 811
 812         err = pcibios_root_bridge_prepare(bridge);
 813         if (err)
 814                 goto free;
 815
 816         err = device_register(&bridge->dev);
 817         if (err)
 818                 put_device(&bridge->dev);
 819
 820         bus->bridge = get_device(&bridge->dev);
 821         device_enable_async_suspend(bus->bridge);
 822         pci_set_bus_of_node(bus);
 823         pci_set_bus_msi_domain(bus);
 824
 825         if (!parent)
 826                 set_dev_node(bus->bridge, pcibus_to_node(bus));
 827
 828         bus->dev.class = &pcibus_class;
 829         bus->dev.parent = bus->bridge;
 830
 831         dev_set_name(&bus->dev, "%04x:%02x", pci_domain_nr(bus), bus->number);
 832         name = dev_name(&bus->dev);
 833
 834         err = device_register(&bus->dev);
 835         if (err)
 836                 goto unregister;
 837
 838         pcibios_add_bus(bus);
 839
 840         /* Create legacy_io and legacy_mem files for this bus */
 841         pci_create_legacy_files(bus);
 842
 843         if (parent)
 844                 dev_info(parent, "PCI host bridge to bus %s\n", name);
 845         else
 846                 pr_info("PCI host bridge to bus %s\n", name);
 847
 848         /* Add initial resources to the bus */
 849         resource_list_for_each_entry_safe(window, n, &resources) {
 850                 list_move_tail(&window->node, &bridge->windows);
 851                 offset = window->offset;
 852                 res = window->res;
 853
 854                 if (res->flags & IORESOURCE_BUS)
 855                         pci_bus_insert_busn_res(bus, bus->number, res->end);
 856                 else
 857                         pci_bus_add_resource(bus, res, 0);
 858
 859                 if (offset) {
 860                         if (resource_type(res) == IORESOURCE_IO)
 861                                 fmt = " (bus address [%#06llx-%#06llx])";
 862                         else
 863                                 fmt = " (bus address [%#010llx-%#010llx])";
 864
 865                         snprintf(addr, sizeof(addr), fmt,
 866                                  (unsigned long long)(res->start - offset),
 867                                  (unsigned long long)(res->end - offset));
 868                 } else
 869                         addr[0] = '\0';
 870
 871                 dev_info(&bus->dev, "root bus resource %pR%s\n", res, addr);
 872         }
 873
 874         down_write(&pci_bus_sem);
 875         list_add_tail(&bus->node, &pci_root_buses);
 876         up_write(&pci_bus_sem);
 877
 878         return 0;
 879
 880 unregister:
 881         put_device(&bridge->dev);
 882         device_unregister(&bridge->dev);
 883
 884 free:
 885         kfree(bus);
 886         return err;
 887 }
 888
 889 static bool pci_bridge_child_ext_cfg_accessible(struct pci_dev *bridge)
 890 {
 891         int pos;
 892         u32 status;
 893
 894         /*
 895          * If extended config space isn't accessible on a bridge's primary
 896          * bus, we certainly can't access it on the secondary bus.
 897          */
 898         if (bridge->bus->bus_flags & PCI_BUS_FLAGS_NO_EXTCFG)
 899                 return false;
 900
 901         /*
 902          * PCIe Root Ports and switch ports are PCIe on both sides, so if
 903          * extended config space is accessible on the primary, it's also
 904          * accessible on the secondary.
 905          */
 906         if (pci_is_pcie(bridge) &&
 907             (pci_pcie_type(bridge) == PCI_EXP_TYPE_ROOT_PORT ||
 908              pci_pcie_type(bridge) == PCI_EXP_TYPE_UPSTREAM ||
 909              pci_pcie_type(bridge) == PCI_EXP_TYPE_DOWNSTREAM))
 910                 return true;
 911
 912         /*
 913          * For the other bridge types:
 914          *   - PCI-to-PCI bridges
 915          *   - PCIe-to-PCI/PCI-X forward bridges
 916          *   - PCI/PCI-X-to-PCIe reverse bridges
 917          * extended config space on the secondary side is only accessible
 918          * if the bridge supports PCI-X Mode 2.
 919          */
 920         pos = pci_find_capability(bridge, PCI_CAP_ID_PCIX);
 921         if (!pos)
 922                 return false;
 923
 924         pci_read_config_dword(bridge, pos + PCI_X_STATUS, &status);
 925         return status & (PCI_X_STATUS_266MHZ | PCI_X_STATUS_533MHZ);
 926 }
 927
 928 static struct pci_bus *pci_alloc_child_bus(struct pci_bus *parent,
 929                                            struct pci_dev *bridge, int busnr)
 930 {
 931         struct pci_bus *child;
 932         int i;
 933         int ret;
 934
 935         /* Allocate a new bus and inherit stuff from the parent */
 936         child = pci_alloc_bus(parent);
 937         if (!child)
 938                 return NULL;
 939
 940         child->parent = parent;
 941         child->ops = parent->ops;
 942         child->msi = parent->msi;
 943         child->sysdata = parent->sysdata;
 944         child->bus_flags = parent->bus_flags;
 945
 946         /*
 947          * Initialize some portions of the bus device, but don't register
 948          * it now as the parent is not properly set up yet.
 949          */
 950         child->dev.class = &pcibus_class;
 951         dev_set_name(&child->dev, "%04x:%02x", pci_domain_nr(child), busnr);
 952
 953         /* Set up the primary, secondary and subordinate bus numbers */
 954         child->number = child->busn_res.start = busnr;
 955         child->primary = parent->busn_res.start;
 956         child->busn_res.end = 0xff;
 957
 958         if (!bridge) {
 959                 child->dev.parent = parent->bridge;
 960                 goto add_dev;
 961         }
 962
 963         child->self = bridge;
 964         child->bridge = get_device(&bridge->dev);
 965         child->dev.parent = child->bridge;
 966         pci_set_bus_of_node(child);
 967         pci_set_bus_speed(child);
 968
 969         /*
 970          * Check whether extended config space is accessible on the child
 971          * bus.  Note that we currently assume it is always accessible on
 972          * the root bus.
 973          */
 974         if (!pci_bridge_child_ext_cfg_accessible(bridge)) {
 975                 child->bus_flags |= PCI_BUS_FLAGS_NO_EXTCFG;
 976                 pci_info(child, "extended config space not accessible\n");
 977         }
 978
 979         /* Set up default resource pointers and names */
 980         for (i = 0; i < PCI_BRIDGE_RESOURCE_NUM; i++) {
 981                 child->resource[i] = &bridge->resource[PCI_BRIDGE_RESOURCES+i];
 982                 child->resource[i]->name = child->name;
 983         }
 984         bridge->subordinate = child;
 985
 986 add_dev:
 987         pci_set_bus_msi_domain(child);
 988         ret = device_register(&child->dev);
 989         WARN_ON(ret < 0);
 990
 991         pcibios_add_bus(child);
 992
 993         if (child->ops->add_bus) {
 994                 ret = child->ops->add_bus(child);
 995                 if (WARN_ON(ret < 0))
 996                         dev_err(&child->dev, "failed to add bus: %d\n", ret);
 997         }
 998
 999         /* Create legacy_io and legacy_mem files for this bus */
1000         pci_create_legacy_files(child);
1001
1002         return child;
1003 }
1004
1005 struct pci_bus *pci_add_new_bus(struct pci_bus *parent, struct pci_dev *dev,
1006                                 int busnr)
1007 {
1008         struct pci_bus *child;
1009
1010         child = pci_alloc_child_bus(parent, dev, busnr);
1011         if (child) {
1012                 down_write(&pci_bus_sem);
1013                 list_add_tail(&child->node, &parent->children);
1014                 up_write(&pci_bus_sem);
1015         }
1016         return child;
1017 }
1018 EXPORT_SYMBOL(pci_add_new_bus);
1019
1020 static void pci_enable_crs(struct pci_dev *pdev)
1021 {
1022         u16 root_cap = 0;
1023
1024         /* Enable CRS Software Visibility if supported */
1025         pcie_capability_read_word(pdev, PCI_EXP_RTCAP, &root_cap);
1026         if (root_cap & PCI_EXP_RTCAP_CRSVIS)
1027                 pcie_capability_set_word(pdev, PCI_EXP_RTCTL,
1028                                          PCI_EXP_RTCTL_CRSSVE);
1029 }
1030
1031 static unsigned int pci_scan_child_bus_extend(struct pci_bus *bus,
1032                                               unsigned int available_buses);
1033
1034 /*
1035  * pci_scan_bridge_extend() - Scan buses behind a bridge
1036  * @bus: Parent bus the bridge is on
1037  * @dev: Bridge itself
1038  * @max: Starting subordinate number of buses behind this bridge
1039  * @available_buses: Total number of buses available for this bridge and
1040  *                   the devices below. After the minimal bus space has
1041  *                   been allocated the remaining buses will be
1042  *                   distributed equally between hotplug-capable bridges.
1043  * @pass: Either %0 (scan already configured bridges) or %1 (scan bridges
1044  *        that need to be reconfigured.
1045  *
1046  * If it's a bridge, configure it and scan the bus behind it.
1047  * For CardBus bridges, we don't scan behind as the devices will
1048  * be handled by the bridge driver itself.
1049  *
1050  * We need to process bridges in two passes -- first we scan those
1051  * already configured by the BIOS and after we are done with all of
1052  * them, we proceed to assigning numbers to the remaining buses in
1053  * order to avoid overlaps between old and new bus numbers.
1054  *
1055  * Return: New subordinate number covering all buses behind this bridge.
1056  */
1057 static int pci_scan_bridge_extend(struct pci_bus *bus, struct pci_dev *dev,
1058                                   int max, unsigned int available_buses,
1059                                   int pass)
1060 {
1061         struct pci_bus *child;
1062         int is_cardbus = (dev->hdr_type == PCI_HEADER_TYPE_CARDBUS);
1063         u32 buses, i, j = 0;
1064         u16 bctl;
1065         u8 primary, secondary, subordinate;
1066         int broken = 0;
1067
1068         /*
1069          * Make sure the bridge is powered on to be able to access config
1070          * space of devices below it.
1071          */
1072         pm_runtime_get_sync(&dev->dev);
1073
1074         pci_read_config_dword(dev, PCI_PRIMARY_BUS, &buses);
1075         primary = buses & 0xFF;
1076         secondary = (buses >> 8) & 0xFF;
1077         subordinate = (buses >> 16) & 0xFF;
1078
1079         pci_dbg(dev, "scanning [bus %02x-%02x] behind bridge, pass %d\n",
1080                 secondary, subordinate, pass);
1081
1082         if (!primary && (primary != bus->number) && secondary && subordinate) {
1083                 pci_warn(dev, "Primary bus is hard wired to 0\n");
1084                 primary = bus->number;
1085         }
1086
1087         /* Check if setup is sensible at all */
1088         if (!pass &&
1089             (primary != bus->number || secondary <= bus->number ||
1090              secondary > subordinate)) {
1091                 pci_info(dev, "bridge configuration invalid ([bus %02x-%02x]), reconfiguring\n",
1092                          secondary, subordinate);
1093                 broken = 1;
1094         }
1095
1096         /*
1097          * Disable Master-Abort Mode during probing to avoid reporting of
1098          * bus errors in some architectures.
1099          */
1100         pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &bctl);
1101         pci_write_config_word(dev, PCI_BRIDGE_CONTROL,
1102                               bctl & ~PCI_BRIDGE_CTL_MASTER_ABORT);
1103
1104         pci_enable_crs(dev);
1105
1106         if ((secondary || subordinate) && !pcibios_assign_all_busses() &&
1107             !is_cardbus && !broken) {
1108                 unsigned int cmax;
1109
1110                 /*
1111                  * Bus already configured by firmware, process it in the
1112                  * first pass and just note the configuration.
1113                  */
1114                 if (pass)
1115                         goto out;
1116
1117                 /*
1118                  * The bus might already exist for two reasons: Either we
1119                  * are rescanning the bus or the bus is reachable through
1120                  * more than one bridge. The second case can happen with
1121                  * the i450NX chipset.
1122                  */
1123                 child = pci_find_bus(pci_domain_nr(bus), secondary);
1124                 if (!child) {
1125                         child = pci_add_new_bus(bus, dev, secondary);
1126                         if (!child)
1127                                 goto out;
1128                         child->primary = primary;
1129                         pci_bus_insert_busn_res(child, secondary, subordinate);
1130                         child->bridge_ctl = bctl;
1131                 }
1132
1133                 cmax = pci_scan_child_bus(child);
1134                 if (cmax > subordinate)
1135                         pci_warn(dev, "bridge has subordinate %02x but max busn %02x\n",
1136                                  subordinate, cmax);
1137
1138                 /* Subordinate should equal child->busn_res.end */
1139                 if (subordinate > max)
1140                         max = subordinate;
1141         } else {
1142
1143                 /*
1144                  * We need to assign a number to this bus which we always
1145                  * do in the second pass.
1146                  */
1147                 if (!pass) {
1148                         if (pcibios_assign_all_busses() || broken || is_cardbus)
1149
1150                                 /*
1151                                  * Temporarily disable forwarding of the
1152                                  * configuration cycles on all bridges in
1153                                  * this bus segment to avoid possible
1154                                  * conflicts in the second pass between two
1155                                  * bridges programmed with overlapping bus
1156                                  * ranges.
1157                                  */
1158                                 pci_write_config_dword(dev, PCI_PRIMARY_BUS,
1159                                                        buses & ~0xffffff);
1160                         goto out;
1161                 }
1162
1163                 /* Clear errors */
1164                 pci_write_config_word(dev, PCI_STATUS, 0xffff);
1165
1166                 /*
1167                  * Prevent assigning a bus number that already exists.
1168                  * This can happen when a bridge is hot-plugged, so in this
1169                  * case we only re-scan this bus.
1170                  */
1171                 child = pci_find_bus(pci_domain_nr(bus), max+1);
1172                 if (!child) {
1173                         child = pci_add_new_bus(bus, dev, max+1);
1174                         if (!child)
1175                                 goto out;
1176                         pci_bus_insert_busn_res(child, max+1,
1177                                                 bus->busn_res.end);
1178                 }
1179                 max++;
1180                 if (available_buses)
1181                         available_buses--;
1182
1183                 buses = (buses & 0xff000000)
1184                       | ((unsigned int)(child->primary)     <<  0)
1185                       | ((unsigned int)(child->busn_res.start)   <<  8)
1186                       | ((unsigned int)(child->busn_res.end) << 16);
1187
1188                 /*
1189                  * yenta.c forces a secondary latency timer of 176.
1190                  * Copy that behaviour here.
1191                  */
1192                 if (is_cardbus) {
1193                         buses &= ~0xff000000;
1194                         buses |= CARDBUS_LATENCY_TIMER << 24;
1195                 }
1196
1197                 /* We need to blast all three values with a single write */
1198                 pci_write_config_dword(dev, PCI_PRIMARY_BUS, buses);
1199
1200                 if (!is_cardbus) {
1201                         child->bridge_ctl = bctl;
1202                         max = pci_scan_child_bus_extend(child, available_buses);
1203                 } else {
1204
1205                         /*
1206                          * For CardBus bridges, we leave 4 bus numbers as
1207                          * cards with a PCI-to-PCI bridge can be inserted
1208                          * later.
1209                          */
1210                         for (i = 0; i < CARDBUS_RESERVE_BUSNR; i++) {
1211                                 struct pci_bus *parent = bus;
1212                                 if (pci_find_bus(pci_domain_nr(bus),
1213                                                         max+i+1))
1214                                         break;
1215                                 while (parent->parent) {
1216                                         if ((!pcibios_assign_all_busses()) &&
1217                                             (parent->busn_res.end > max) &&
1218                                             (parent->busn_res.end <= max+i)) {
1219                                                 j = 1;
1220                                         }
1221                                         parent = parent->parent;
1222                                 }
1223                                 if (j) {
1224
1225                                         /*
1226                                          * Often, there are two CardBus
1227                                          * bridges -- try to leave one
1228                                          * valid bus number for each one.
1229                                          */
1230                                         i /= 2;
1231                                         break;
1232                                 }
1233                         }
1234                         max += i;
1235                 }
1236
1237                 /* Set subordinate bus number to its real value */
1238                 pci_bus_update_busn_res_end(child, max);
1239                 pci_write_config_byte(dev, PCI_SUBORDINATE_BUS, max);
1240         }
1241
1242         sprintf(child->name,
1243                 (is_cardbus ? "PCI CardBus %04x:%02x" : "PCI Bus %04x:%02x"),
1244                 pci_domain_nr(bus), child->number);
1245
1246         /* Check that all devices are accessible */
1247         while (bus->parent) {
1248                 if ((child->busn_res.end > bus->busn_res.end) ||
1249                     (child->number > bus->busn_res.end) ||
1250                     (child->number < bus->number) ||
1251                     (child->busn_res.end < bus->number)) {
1252                         dev_info(&dev->dev, "devices behind bridge are unusable because %pR cannot be assigned for them\n",
1253                                  &child->busn_res);
1254                         break;
1255                 }
1256                 bus = bus->parent;
1257         }
1258
1259 out:
1260         pci_write_config_word(dev, PCI_BRIDGE_CONTROL, bctl);
1261
1262         pm_runtime_put(&dev->dev);
1263
1264         return max;
1265 }
1266
1267 /*
1268  * pci_scan_bridge() - Scan buses behind a bridge
1269  * @bus: Parent bus the bridge is on
1270  * @dev: Bridge itself
1271  * @max: Starting subordinate number of buses behind this bridge
1272  * @pass: Either %0 (scan already configured bridges) or %1 (scan bridges
1273  *        that need to be reconfigured.
1274  *
1275  * If it's a bridge, configure it and scan the bus behind it.
1276  * For CardBus bridges, we don't scan behind as the devices will
1277  * be handled by the bridge driver itself.
1278  *
1279  * We need to process bridges in two passes -- first we scan those
1280  * already configured by the BIOS and after we are done with all of
1281  * them, we proceed to assigning numbers to the remaining buses in
1282  * order to avoid overlaps between old and new bus numbers.
1283  *
1284  * Return: New subordinate number covering all buses behind this bridge.
1285  */
1286 int pci_scan_bridge(struct pci_bus *bus, struct pci_dev *dev, int max, int pass)
1287 {
1288         return pci_scan_bridge_extend(bus, dev, max, 0, pass);
1289 }
1290 EXPORT_SYMBOL(pci_scan_bridge);
1291
1292 /*
1293  * Read interrupt line and base address registers.
1294  * The architecture-dependent code can tweak these, of course.
1295  */
1296 static void pci_read_irq(struct pci_dev *dev)
1297 {
1298         unsigned char irq;
1299
1300         /* VFs are not allowed to use INTx, so skip the config reads */
1301         if (dev->is_virtfn) {
1302                 dev->pin = 0;
1303                 dev->irq = 0;
1304                 return;
1305         }
1306
1307         pci_read_config_byte(dev, PCI_INTERRUPT_PIN, &irq);
1308         dev->pin = irq;
1309         if (irq)
1310                 pci_read_config_byte(dev, PCI_INTERRUPT_LINE, &irq);
1311         dev->irq = irq;
1312 }
1313
1314 void set_pcie_port_type(struct pci_dev *pdev)
1315 {
1316         int pos;
1317         u16 reg16;
1318         int type;
1319         struct pci_dev *parent;
1320
1321         pos = pci_find_capability(pdev, PCI_CAP_ID_EXP);
1322         if (!pos)
1323                 return;
1324
1325         pdev->pcie_cap = pos;
1326         pci_read_config_word(pdev, pos + PCI_EXP_FLAGS, &reg16);
1327         pdev->pcie_flags_reg = reg16;
1328         pci_read_config_word(pdev, pos + PCI_EXP_DEVCAP, &reg16);
1329         pdev->pcie_mpss = reg16 & PCI_EXP_DEVCAP_PAYLOAD;
1330
1331         /*
1332          * A Root Port or a PCI-to-PCIe bridge is always the upstream end
1333          * of a Link.  No PCIe component has two Links.  Two Links are
1334          * connected by a Switch that has a Port on each Link and internal
1335          * logic to connect the two Ports.
1336          */
1337         type = pci_pcie_type(pdev);
1338         if (type == PCI_EXP_TYPE_ROOT_PORT ||
1339             type == PCI_EXP_TYPE_PCIE_BRIDGE)
1340                 pdev->has_secondary_link = 1;
1341         else if (type == PCI_EXP_TYPE_UPSTREAM ||
1342                  type == PCI_EXP_TYPE_DOWNSTREAM) {
1343                 parent = pci_upstream_bridge(pdev);
1344
1345                 /*
1346                  * Usually there's an upstream device (Root Port or Switch
1347                  * Downstream Port), but we can't assume one exists.
1348                  */
1349                 if (parent && !parent->has_secondary_link)
1350                         pdev->has_secondary_link = 1;
1351         }
1352 }
1353
1354 void set_pcie_hotplug_bridge(struct pci_dev *pdev)
1355 {
1356         u32 reg32;
1357
1358         pcie_capability_read_dword(pdev, PCI_EXP_SLTCAP, &reg32);
1359         if (reg32 & PCI_EXP_SLTCAP_HPC)
1360                 pdev->is_hotplug_bridge = 1;
1361 }
1362
1363 static void set_pcie_thunderbolt(struct pci_dev *dev)
1364 {
1365         int vsec = 0;
1366         u32 header;
1367
1368         while ((vsec = pci_find_next_ext_capability(dev, vsec,
1369                                                     PCI_EXT_CAP_ID_VNDR))) {
1370                 pci_read_config_dword(dev, vsec + PCI_VNDR_HEADER, &header);
1371
1372                 /* Is the device part of a Thunderbolt controller? */
1373                 if (dev->vendor == PCI_VENDOR_ID_INTEL &&
1374                     PCI_VNDR_HEADER_ID(header) == PCI_VSEC_ID_INTEL_TBT) {
1375                         dev->is_thunderbolt = 1;
1376                         return;
1377                 }
1378         }
1379 }
1380
1381 static void set_pcie_untrusted(struct pci_dev *dev)
1382 {
1383         struct pci_dev *parent;
1384
1385         /*
1386          * If the upstream bridge is untrusted we treat this device
1387          * untrusted as well.
1388          */
1389         parent = pci_upstream_bridge(dev);
1390         if (parent && parent->untrusted)
1391                 dev->untrusted = true;
1392 }
1393
1394 /**
1395  * pci_ext_cfg_is_aliased - Is ext config space just an alias of std config?
1396  * @dev: PCI device
1397  *
1398  * PCI Express to PCI/PCI-X Bridge Specification, rev 1.0, 4.1.4 says that
1399  * when forwarding a type1 configuration request the bridge must check that
1400  * the extended register address field is zero.  The bridge is not permitted
1401  * to forward the transactions and must handle it as an Unsupported Request.
1402  * Some bridges do not follow this rule and simply drop the extended register
1403  * bits, resulting in the standard config space being aliased, every 256
1404  * bytes across the entire configuration space.  Test for this condition by
1405  * comparing the first dword of each potential alias to the vendor/device ID.
1406  * Known offenders:
1407  *   ASM1083/1085 PCIe-to-PCI Reversible Bridge (1b21:1080, rev 01 & 03)
1408  *   AMD/ATI SBx00 PCI to PCI Bridge (1002:4384, rev 40)
1409  */
1410 static bool pci_ext_cfg_is_aliased(struct pci_dev *dev)
1411 {
1412 #ifdef CONFIG_PCI_QUIRKS
1413         int pos;
1414         u32 header, tmp;
1415
1416         pci_read_config_dword(dev, PCI_VENDOR_ID, &header);
1417
1418         for (pos = PCI_CFG_SPACE_SIZE;
1419              pos < PCI_CFG_SPACE_EXP_SIZE; pos += PCI_CFG_SPACE_SIZE) {
1420                 if (pci_read_config_dword(dev, pos, &tmp) != PCIBIOS_SUCCESSFUL
1421                     || header != tmp)
1422                         return false;
1423         }
1424
1425         return true;
1426 #else
1427         return false;
1428 #endif
1429 }
1430
1431 /**
1432  * pci_cfg_space_size - Get the configuration space size of the PCI device
1433  * @dev: PCI device
1434  *
1435  * Regular PCI devices have 256 bytes, but PCI-X 2 and PCI Express devices
1436  * have 4096 bytes.  Even if the device is capable, that doesn't mean we can
1437  * access it.  Maybe we don't have a way to generate extended config space
1438  * accesses, or the device is behind a reverse Express bridge.  So we try
1439  * reading the dword at 0x100 which must either be 0 or a valid extended
1440  * capability header.
1441  */
1442 static int pci_cfg_space_size_ext(struct pci_dev *dev)
1443 {
1444         u32 status;
1445         int pos = PCI_CFG_SPACE_SIZE;
1446
1447         if (pci_read_config_dword(dev, pos, &status) != PCIBIOS_SUCCESSFUL)
1448                 return PCI_CFG_SPACE_SIZE;
1449         if (status == 0xffffffff || pci_ext_cfg_is_aliased(dev))
1450                 return PCI_CFG_SPACE_SIZE;
1451
1452         return PCI_CFG_SPACE_EXP_SIZE;
1453 }
1454
1455 #ifdef CONFIG_PCI_IOV
1456 static bool is_vf0(struct pci_dev *dev)
1457 {
1458         if (pci_iov_virtfn_devfn(dev->physfn, 0) == dev->devfn &&
1459             pci_iov_virtfn_bus(dev->physfn, 0) == dev->bus->number)
1460                 return true;
1461
1462         return false;
1463 }
1464 #endif
1465
1466 int pci_cfg_space_size(struct pci_dev *dev)
1467 {
1468         int pos;
1469         u32 status;
1470         u16 class;
1471
1472 #ifdef CONFIG_PCI_IOV
1473         /* Read cached value for all VFs except for VF0 */
1474         if (dev->is_virtfn && !is_vf0(dev))
1475                 return dev->physfn->sriov->cfg_size;
1476 #endif
1477
1478         if (dev->bus->bus_flags & PCI_BUS_FLAGS_NO_EXTCFG)
1479                 return PCI_CFG_SPACE_SIZE;
1480
1481         class = dev->class >> 8;
1482         if (class == PCI_CLASS_BRIDGE_HOST)
1483                 return pci_cfg_space_size_ext(dev);
1484
1485         if (pci_is_pcie(dev))
1486                 return pci_cfg_space_size_ext(dev);
1487
1488         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1489         if (!pos)
1490                 return PCI_CFG_SPACE_SIZE;
1491
1492         pci_read_config_dword(dev, pos + PCI_X_STATUS, &status);
1493         if (status & (PCI_X_STATUS_266MHZ | PCI_X_STATUS_533MHZ))
1494                 return pci_cfg_space_size_ext(dev);
1495
1496         return PCI_CFG_SPACE_SIZE;
1497 }
1498
1499 static u32 pci_class(struct pci_dev *dev)
1500 {
1501         u32 class;
1502
1503 #ifdef CONFIG_PCI_IOV
1504         if (dev->is_virtfn)
1505                 return dev->physfn->sriov->class;
1506 #endif
1507         pci_read_config_dword(dev, PCI_CLASS_REVISION, &class);
1508         return class;
1509 }
1510
1511 static void pci_subsystem_ids(struct pci_dev *dev, u16 *vendor, u16 *device)
1512 {
1513 #ifdef CONFIG_PCI_IOV
1514         if (dev->is_virtfn) {
1515                 *vendor = dev->physfn->sriov->subsystem_vendor;
1516                 *device = dev->physfn->sriov->subsystem_device;
1517                 return;
1518         }
1519 #endif
1520         pci_read_config_word(dev, PCI_SUBSYSTEM_VENDOR_ID, vendor);
1521         pci_read_config_word(dev, PCI_SUBSYSTEM_ID, device);
1522 }
1523
1524 static u8 pci_hdr_type(struct pci_dev *dev)
1525 {
1526         u8 hdr_type;
1527
1528 #ifdef CONFIG_PCI_IOV
1529         if (dev->is_virtfn)
1530                 return dev->physfn->sriov->hdr_type;
1531 #endif
1532         pci_read_config_byte(dev, PCI_HEADER_TYPE, &hdr_type);
1533         return hdr_type;
1534 }
1535
1536 #define LEGACY_IO_RESOURCE      (IORESOURCE_IO | IORESOURCE_PCI_FIXED)
1537
1538 static void pci_msi_setup_pci_dev(struct pci_dev *dev)
1539 {
1540         /*
1541          * Disable the MSI hardware to avoid screaming interrupts
1542          * during boot.  This is the power on reset default so
1543          * usually this should be a noop.
1544          */
1545         dev->msi_cap = pci_find_capability(dev, PCI_CAP_ID_MSI);
1546         if (dev->msi_cap)
1547                 pci_msi_set_enable(dev, 0);
1548
1549         dev->msix_cap = pci_find_capability(dev, PCI_CAP_ID_MSIX);
1550         if (dev->msix_cap)
1551                 pci_msix_clear_and_set_ctrl(dev, PCI_MSIX_FLAGS_ENABLE, 0);
1552 }
1553
1554 /**
1555  * pci_intx_mask_broken - Test PCI_COMMAND_INTX_DISABLE writability
1556  * @dev: PCI device
1557  *
1558  * Test whether PCI_COMMAND_INTX_DISABLE is writable for @dev.  Check this
1559  * at enumeration-time to avoid modifying PCI_COMMAND at run-time.
1560  */
1561 static int pci_intx_mask_broken(struct pci_dev *dev)
1562 {
1563         u16 orig, toggle, new;
1564
1565         pci_read_config_word(dev, PCI_COMMAND, &orig);
1566         toggle = orig ^ PCI_COMMAND_INTX_DISABLE;
1567         pci_write_config_word(dev, PCI_COMMAND, toggle);
1568         pci_read_config_word(dev, PCI_COMMAND, &new);
1569
1570         pci_write_config_word(dev, PCI_COMMAND, orig);
1571
1572         /*
1573          * PCI_COMMAND_INTX_DISABLE was reserved and read-only prior to PCI
1574          * r2.3, so strictly speaking, a device is not *broken* if it's not
1575          * writable.  But we'll live with the misnomer for now.
1576          */
1577         if (new != toggle)
1578                 return 1;
1579         return 0;
1580 }
1581
1582 static void early_dump_pci_device(struct pci_dev *pdev)
1583 {
1584         u32 value[256 / 4];
1585         int i;
1586
1587         pci_info(pdev, "config space:\n");
1588
1589         for (i = 0; i < 256; i += 4)
1590                 pci_read_config_dword(pdev, i, &value[i / 4]);
1591
1592         print_hex_dump(KERN_INFO, "", DUMP_PREFIX_OFFSET, 16, 1,
1593                        value, 256, false);
1594 }
1595
1596 /**
1597  * pci_setup_device - Fill in class and map information of a device
1598  * @dev: the device structure to fill
1599  *
1600  * Initialize the device structure with information about the device's
1601  * vendor,class,memory and IO-space addresses, IRQ lines etc.
1602  * Called at initialisation of the PCI subsystem and by CardBus services.
1603  * Returns 0 on success and negative if unknown type of device (not normal,
1604  * bridge or CardBus).
1605  */
1606 int pci_setup_device(struct pci_dev *dev)
1607 {
1608         u32 class;
1609         u16 cmd;
1610         u8 hdr_type;
1611         int pos = 0;
1612         struct pci_bus_region region;
1613         struct resource *res;
1614
1615         hdr_type = pci_hdr_type(dev);
1616
1617         dev->sysdata = dev->bus->sysdata;
1618         dev->dev.parent = dev->bus->bridge;
1619         dev->dev.bus = &pci_bus_type;
1620         dev->hdr_type = hdr_type & 0x7f;
1621         dev->multifunction = !!(hdr_type & 0x80);
1622         dev->error_state = pci_channel_io_normal;
1623         set_pcie_port_type(dev);
1624
1625         pci_dev_assign_slot(dev);
1626
1627         /*
1628          * Assume 32-bit PCI; let 64-bit PCI cards (which are far rarer)
1629          * set this higher, assuming the system even supports it.
1630          */
1631         dev->dma_mask = 0xffffffff;
1632
1633         dev_set_name(&dev->dev, "%04x:%02x:%02x.%d", pci_domain_nr(dev->bus),
1634                      dev->bus->number, PCI_SLOT(dev->devfn),
1635                      PCI_FUNC(dev->devfn));
1636
1637         class = pci_class(dev);
1638
1639         dev->revision = class & 0xff;
1640         dev->class = class >> 8;                    /* upper 3 bytes */
1641
1642         pci_printk(KERN_DEBUG, dev, "[%04x:%04x] type %02x class %#08x\n",
1643                    dev->vendor, dev->device, dev->hdr_type, dev->class);
1644
1645         if (pci_early_dump)
1646                 early_dump_pci_device(dev);
1647
1648         /* Need to have dev->class ready */
1649         dev->cfg_size = pci_cfg_space_size(dev);
1650
1651         /* Need to have dev->cfg_size ready */
1652         set_pcie_thunderbolt(dev);
1653
1654         set_pcie_untrusted(dev);
1655
1656         /* "Unknown power state" */
1657         dev->current_state = PCI_UNKNOWN;
1658
1659         /* Early fixups, before probing the BARs */
1660         pci_fixup_device(pci_fixup_early, dev);
1661
1662         /* Device class may be changed after fixup */
1663         class = dev->class >> 8;
1664
1665         if (dev->non_compliant_bars) {
1666                 pci_read_config_word(dev, PCI_COMMAND, &cmd);
1667                 if (cmd & (PCI_COMMAND_IO | PCI_COMMAND_MEMORY)) {
1668                         pci_info(dev, "device has non-compliant BARs; disabling IO/MEM decoding\n");
1669                         cmd &= ~PCI_COMMAND_IO;
1670                         cmd &= ~PCI_COMMAND_MEMORY;
1671                         pci_write_config_word(dev, PCI_COMMAND, cmd);
1672                 }
1673         }
1674
1675         dev->broken_intx_masking = pci_intx_mask_broken(dev);
1676
1677         switch (dev->hdr_type) {                    /* header type */
1678         case PCI_HEADER_TYPE_NORMAL:                /* standard header */
1679                 if (class == PCI_CLASS_BRIDGE_PCI)
1680                         goto bad;
1681                 pci_read_irq(dev);
1682                 pci_read_bases(dev, 6, PCI_ROM_ADDRESS);
1683
1684                 pci_subsystem_ids(dev, &dev->subsystem_vendor, &dev->subsystem_device);
1685
1686                 /*
1687                  * Do the ugly legacy mode stuff here rather than broken chip
1688                  * quirk code. Legacy mode ATA controllers have fixed
1689                  * addresses. These are not always echoed in BAR0-3, and
1690                  * BAR0-3 in a few cases contain junk!
1691                  */
1692                 if (class == PCI_CLASS_STORAGE_IDE) {
1693                         u8 progif;
1694                         pci_read_config_byte(dev, PCI_CLASS_PROG, &progif);
1695                         if ((progif & 1) == 0) {
1696                                 region.start = 0x1F0;
1697                                 region.end = 0x1F7;
1698                                 res = &dev->resource[0];
1699                                 res->flags = LEGACY_IO_RESOURCE;
1700                                 pcibios_bus_to_resource(dev->bus, res, &region);
1701                                 pci_info(dev, "legacy IDE quirk: reg 0x10: %pR\n",
1702                                          res);
1703                                 region.start = 0x3F6;
1704                                 region.end = 0x3F6;
1705                                 res = &dev->resource[1];
1706                                 res->flags = LEGACY_IO_RESOURCE;
1707                                 pcibios_bus_to_resource(dev->bus, res, &region);
1708                                 pci_info(dev, "legacy IDE quirk: reg 0x14: %pR\n",
1709                                          res);
1710                         }
1711                         if ((progif & 4) == 0) {
1712                                 region.start = 0x170;
1713                                 region.end = 0x177;
1714                                 res = &dev->resource[2];
1715                                 res->flags = LEGACY_IO_RESOURCE;
1716                                 pcibios_bus_to_resource(dev->bus, res, &region);
1717                                 pci_info(dev, "legacy IDE quirk: reg 0x18: %pR\n",
1718                                          res);
1719                                 region.start = 0x376;
1720                                 region.end = 0x376;
1721                                 res = &dev->resource[3];
1722                                 res->flags = LEGACY_IO_RESOURCE;
1723                                 pcibios_bus_to_resource(dev->bus, res, &region);
1724                                 pci_info(dev, "legacy IDE quirk: reg 0x1c: %pR\n",
1725                                          res);
1726                         }
1727                 }
1728                 break;
1729
1730         case PCI_HEADER_TYPE_BRIDGE:                /* bridge header */
1731                 if (class != PCI_CLASS_BRIDGE_PCI)
1732                         goto bad;
1733
1734                 /*
1735                  * The PCI-to-PCI bridge spec requires that subtractive
1736                  * decoding (i.e. transparent) bridge must have programming
1737                  * interface code of 0x01.
1738                  */
1739                 pci_read_irq(dev);
1740                 dev->transparent = ((dev->class & 0xff) == 1);
1741                 pci_read_bases(dev, 2, PCI_ROM_ADDRESS1);
1742                 set_pcie_hotplug_bridge(dev);
1743                 pos = pci_find_capability(dev, PCI_CAP_ID_SSVID);
1744                 if (pos) {
1745                         pci_read_config_word(dev, pos + PCI_SSVID_VENDOR_ID, &dev->subsystem_vendor);
1746                         pci_read_config_word(dev, pos + PCI_SSVID_DEVICE_ID, &dev->subsystem_device);
1747                 }
1748                 break;
1749
1750         case PCI_HEADER_TYPE_CARDBUS:               /* CardBus bridge header */
1751                 if (class != PCI_CLASS_BRIDGE_CARDBUS)
1752                         goto bad;
1753                 pci_read_irq(dev);
1754                 pci_read_bases(dev, 1, 0);
1755                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_VENDOR_ID, &dev->subsystem_vendor);
1756                 pci_read_config_word(dev, PCI_CB_SUBSYSTEM_ID, &dev->subsystem_device);
1757                 break;
1758
1759         default:                                    /* unknown header */
1760                 pci_err(dev, "unknown header type %02x, ignoring device\n",
1761                         dev->hdr_type);
1762                 return -EIO;
1763
1764         bad:
1765                 pci_err(dev, "ignoring class %#08x (doesn't match header type %02x)\n",
1766                         dev->class, dev->hdr_type);
1767                 dev->class = PCI_CLASS_NOT_DEFINED << 8;
1768         }
1769
1770         /* We found a fine healthy device, go go go... */
1771         return 0;
1772 }
1773
1774 static void pci_configure_mps(struct pci_dev *dev)
1775 {
1776         struct pci_dev *bridge = pci_upstream_bridge(dev);
1777         int mps, mpss, p_mps, rc;
1778
1779         if (!pci_is_pcie(dev) || !bridge || !pci_is_pcie(bridge))
1780                 return;
1781
1782         /* MPS and MRRS fields are of type 'RsvdP' for VFs, short-circuit out */
1783         if (dev->is_virtfn)
1784                 return;
1785
1786         mps = pcie_get_mps(dev);
1787         p_mps = pcie_get_mps(bridge);
1788
1789         if (mps == p_mps)
1790                 return;
1791
1792         if (pcie_bus_config == PCIE_BUS_TUNE_OFF) {
1793                 pci_warn(dev, "Max Payload Size %d, but upstream %s set to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
1794                          mps, pci_name(bridge), p_mps);
1795                 return;
1796         }
1797
1798         /*
1799          * Fancier MPS configuration is done later by
1800          * pcie_bus_configure_settings()
1801          */
1802         if (pcie_bus_config != PCIE_BUS_DEFAULT)
1803                 return;
1804
1805         mpss = 128 << dev->pcie_mpss;
1806         if (mpss < p_mps && pci_pcie_type(bridge) == PCI_EXP_TYPE_ROOT_PORT) {
1807                 pcie_set_mps(bridge, mpss);
1808                 pci_info(dev, "Upstream bridge's Max Payload Size set to %d (was %d, max %d)\n",
1809                          mpss, p_mps, 128 << bridge->pcie_mpss);
1810                 p_mps = pcie_get_mps(bridge);
1811         }
1812
1813         rc = pcie_set_mps(dev, p_mps);
1814         if (rc) {
1815                 pci_warn(dev, "can't set Max Payload Size to %d; if necessary, use \"pci=pcie_bus_safe\" and report a bug\n",
1816                          p_mps);
1817                 return;
1818         }
1819
1820         pci_info(dev, "Max Payload Size set to %d (was %d, max %d)\n",
1821                  p_mps, mps, mpss);
1822 }
1823
1824 static struct hpp_type0 pci_default_type0 = {
1825         .revision = 1,
1826         .cache_line_size = 8,
1827         .latency_timer = 0x40,
1828         .enable_serr = 0,
1829         .enable_perr = 0,
1830 };
1831
1832 static void program_hpp_type0(struct pci_dev *dev, struct hpp_type0 *hpp)
1833 {
1834         u16 pci_cmd, pci_bctl;
1835
1836         if (!hpp)
1837                 hpp = &pci_default_type0;
1838
1839         if (hpp->revision > 1) {
1840                 pci_warn(dev, "PCI settings rev %d not supported; using defaults\n",
1841                          hpp->revision);
1842                 hpp = &pci_default_type0;
1843         }
1844
1845         pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE, hpp->cache_line_size);
1846         pci_write_config_byte(dev, PCI_LATENCY_TIMER, hpp->latency_timer);
1847         pci_read_config_word(dev, PCI_COMMAND, &pci_cmd);
1848         if (hpp->enable_serr)
1849                 pci_cmd |= PCI_COMMAND_SERR;
1850         if (hpp->enable_perr)
1851                 pci_cmd |= PCI_COMMAND_PARITY;
1852         pci_write_config_word(dev, PCI_COMMAND, pci_cmd);
1853
1854         /* Program bridge control value */
1855         if ((dev->class >> 8) == PCI_CLASS_BRIDGE_PCI) {
1856                 pci_write_config_byte(dev, PCI_SEC_LATENCY_TIMER,
1857                                       hpp->latency_timer);
1858                 pci_read_config_word(dev, PCI_BRIDGE_CONTROL, &pci_bctl);
1859                 if (hpp->enable_serr)
1860                         pci_bctl |= PCI_BRIDGE_CTL_SERR;
1861                 if (hpp->enable_perr)
1862                         pci_bctl |= PCI_BRIDGE_CTL_PARITY;
1863                 pci_write_config_word(dev, PCI_BRIDGE_CONTROL, pci_bctl);
1864         }
1865 }
1866
1867 static void program_hpp_type1(struct pci_dev *dev, struct hpp_type1 *hpp)
1868 {
1869         int pos;
1870
1871         if (!hpp)
1872                 return;
1873
1874         pos = pci_find_capability(dev, PCI_CAP_ID_PCIX);
1875         if (!pos)
1876                 return;
1877
1878         pci_warn(dev, "PCI-X settings not supported\n");
1879 }
1880
1881 static bool pcie_root_rcb_set(struct pci_dev *dev)
1882 {
1883         struct pci_dev *rp = pcie_find_root_port(dev);
1884         u16 lnkctl;
1885
1886         if (!rp)
1887                 return false;
1888
1889         pcie_capability_read_word(rp, PCI_EXP_LNKCTL, &lnkctl);
1890         if (lnkctl & PCI_EXP_LNKCTL_RCB)
1891                 return true;
1892
1893         return false;
1894 }
1895
1896 static void program_hpp_type2(struct pci_dev *dev, struct hpp_type2 *hpp)
1897 {
1898         int pos;
1899         u32 reg32;
1900
1901         if (!hpp)
1902                 return;
1903
1904         if (!pci_is_pcie(dev))
1905                 return;
1906
1907         if (hpp->revision > 1) {
1908                 pci_warn(dev, "PCIe settings rev %d not supported\n",
1909                          hpp->revision);
1910                 return;
1911         }
1912
1913         /*
1914          * Don't allow _HPX to change MPS or MRRS settings.  We manage
1915          * those to make sure they're consistent with the rest of the
1916          * platform.
1917          */
1918         hpp->pci_exp_devctl_and |= PCI_EXP_DEVCTL_PAYLOAD |
1919                                     PCI_EXP_DEVCTL_READRQ;
1920         hpp->pci_exp_devctl_or &= ~(PCI_EXP_DEVCTL_PAYLOAD |
1921                                     PCI_EXP_DEVCTL_READRQ);
1922
1923         /* Initialize Device Control Register */
1924         pcie_capability_clear_and_set_word(dev, PCI_EXP_DEVCTL,
1925                         ~hpp->pci_exp_devctl_and, hpp->pci_exp_devctl_or);
1926
1927         /* Initialize Link Control Register */
1928         if (pcie_cap_has_lnkctl(dev)) {
1929
1930                 /*
1931                  * If the Root Port supports Read Completion Boundary of
1932                  * 128, set RCB to 128.  Otherwise, clear it.
1933                  */
1934                 hpp->pci_exp_lnkctl_and |= PCI_EXP_LNKCTL_RCB;
1935                 hpp->pci_exp_lnkctl_or &= ~PCI_EXP_LNKCTL_RCB;
1936                 if (pcie_root_rcb_set(dev))
1937                         hpp->pci_exp_lnkctl_or |= PCI_EXP_LNKCTL_RCB;
1938
1939                 pcie_capability_clear_and_set_word(dev, PCI_EXP_LNKCTL,
1940                         ~hpp->pci_exp_lnkctl_and, hpp->pci_exp_lnkctl_or);
1941         }
1942
1943         /* Find Advanced Error Reporting Enhanced Capability */
1944         pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ERR);
1945         if (!pos)
1946                 return;
1947
1948         /* Initialize Uncorrectable Error Mask Register */
1949         pci_read_config_dword(dev, pos + PCI_ERR_UNCOR_MASK, &reg32);
1950         reg32 = (reg32 & hpp->unc_err_mask_and) | hpp->unc_err_mask_or;
1951         pci_write_config_dword(dev, pos + PCI_ERR_UNCOR_MASK, reg32);
1952
1953         /* Initialize Uncorrectable Error Severity Register */
1954         pci_read_config_dword(dev, pos + PCI_ERR_UNCOR_SEVER, &reg32);
1955         reg32 = (reg32 & hpp->unc_err_sever_and) | hpp->unc_err_sever_or;
1956         pci_write_config_dword(dev, pos + PCI_ERR_UNCOR_SEVER, reg32);
1957
1958         /* Initialize Correctable Error Mask Register */
1959         pci_read_config_dword(dev, pos + PCI_ERR_COR_MASK, &reg32);
1960         reg32 = (reg32 & hpp->cor_err_mask_and) | hpp->cor_err_mask_or;
1961         pci_write_config_dword(dev, pos + PCI_ERR_COR_MASK, reg32);
1962
1963         /* Initialize Advanced Error Capabilities and Control Register */
1964         pci_read_config_dword(dev, pos + PCI_ERR_CAP, &reg32);
1965         reg32 = (reg32 & hpp->adv_err_cap_and) | hpp->adv_err_cap_or;
1966
1967         /* Don't enable ECRC generation or checking if unsupported */
1968         if (!(reg32 & PCI_ERR_CAP_ECRC_GENC))
1969                 reg32 &= ~PCI_ERR_CAP_ECRC_GENE;
1970         if (!(reg32 & PCI_ERR_CAP_ECRC_CHKC))
1971                 reg32 &= ~PCI_ERR_CAP_ECRC_CHKE;
1972         pci_write_config_dword(dev, pos + PCI_ERR_CAP, reg32);
1973
1974         /*
1975          * FIXME: The following two registers are not supported yet.
1976          *
1977          *   o Secondary Uncorrectable Error Severity Register
1978          *   o Secondary Uncorrectable Error Mask Register
1979          */
1980 }
1981
1982 int pci_configure_extended_tags(struct pci_dev *dev, void *ign)
1983 {
1984         struct pci_host_bridge *host;
1985         u32 cap;
1986         u16 ctl;
1987         int ret;
1988
1989         if (!pci_is_pcie(dev))
1990                 return 0;
1991
1992         ret = pcie_capability_read_dword(dev, PCI_EXP_DEVCAP, &cap);
1993         if (ret)
1994                 return 0;
1995
1996         if (!(cap & PCI_EXP_DEVCAP_EXT_TAG))
1997                 return 0;
1998
1999         ret = pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &ctl);
2000         if (ret)
2001                 return 0;
2002
2003         host = pci_find_host_bridge(dev->bus);
2004         if (!host)
2005                 return 0;
2006
2007         /*
2008          * If some device in the hierarchy doesn't handle Extended Tags
2009          * correctly, make sure they're disabled.
2010          */
2011         if (host->no_ext_tags) {
2012                 if (ctl & PCI_EXP_DEVCTL_EXT_TAG) {
2013                         pci_info(dev, "disabling Extended Tags\n");
2014                         pcie_capability_clear_word(dev, PCI_EXP_DEVCTL,
2015                                                    PCI_EXP_DEVCTL_EXT_TAG);
2016                 }
2017                 return 0;
2018         }
2019
2020         if (!(ctl & PCI_EXP_DEVCTL_EXT_TAG)) {
2021                 pci_info(dev, "enabling Extended Tags\n");
2022                 pcie_capability_set_word(dev, PCI_EXP_DEVCTL,
2023                                          PCI_EXP_DEVCTL_EXT_TAG);
2024         }
2025         return 0;
2026 }
2027
2028 /**
2029  * pcie_relaxed_ordering_enabled - Probe for PCIe relaxed ordering enable
2030  * @dev: PCI device to query
2031  *
2032  * Returns true if the device has enabled relaxed ordering attribute.
2033  */
2034 bool pcie_relaxed_ordering_enabled(struct pci_dev *dev)
2035 {
2036         u16 v;
2037
2038         pcie_capability_read_word(dev, PCI_EXP_DEVCTL, &v);
2039
2040         return !!(v & PCI_EXP_DEVCTL_RELAX_EN);
2041 }
2042 EXPORT_SYMBOL(pcie_relaxed_ordering_enabled);
2043
2044 static void pci_configure_relaxed_ordering(struct pci_dev *dev)
2045 {
2046         struct pci_dev *root;
2047
2048         /* PCI_EXP_DEVICE_RELAX_EN is RsvdP in VFs */
2049         if (dev->is_virtfn)
2050                 return;
2051
2052         if (!pcie_relaxed_ordering_enabled(dev))
2053                 return;
2054
2055         /*
2056          * For now, we only deal with Relaxed Ordering issues with Root
2057          * Ports. Peer-to-Peer DMA is another can of worms.
2058          */
2059         root = pci_find_pcie_root_port(dev);
2060         if (!root)
2061                 return;
2062
2063         if (root->dev_flags & PCI_DEV_FLAGS_NO_RELAXED_ORDERING) {
2064                 pcie_capability_clear_word(dev, PCI_EXP_DEVCTL,
2065                                            PCI_EXP_DEVCTL_RELAX_EN);
2066                 pci_info(dev, "Relaxed Ordering disabled because the Root Port didn't support it\n");
2067         }
2068 }
2069
2070 static void pci_configure_ltr(struct pci_dev *dev)
2071 {
2072 #ifdef CONFIG_PCIEASPM
2073         struct pci_host_bridge *host = pci_find_host_bridge(dev->bus);
2074         u32 cap;
2075         struct pci_dev *bridge;
2076
2077         if (!host->native_ltr)
2078                 return;
2079
2080         if (!pci_is_pcie(dev))
2081                 return;
2082
2083         pcie_capability_read_dword(dev, PCI_EXP_DEVCAP2, &cap);
2084         if (!(cap & PCI_EXP_DEVCAP2_LTR))
2085                 return;
2086
2087         /*
2088          * Software must not enable LTR in an Endpoint unless the Root
2089          * Complex and all intermediate Switches indicate support for LTR.
2090          * PCIe r3.1, sec 6.18.
2091          */
2092         if (pci_pcie_type(dev) == PCI_EXP_TYPE_ROOT_PORT)
2093                 dev->ltr_path = 1;
2094         else {
2095                 bridge = pci_upstream_bridge(dev);
2096                 if (bridge && bridge->ltr_path)
2097                         dev->ltr_path = 1;
2098         }
2099
2100         if (dev->ltr_path)
2101                 pcie_capability_set_word(dev, PCI_EXP_DEVCTL2,
2102                                          PCI_EXP_DEVCTL2_LTR_EN);
2103 #endif
2104 }
2105
2106 static void pci_configure_eetlp_prefix(struct pci_dev *dev)
2107 {
2108 #ifdef CONFIG_PCI_PASID
2109         struct pci_dev *bridge;
2110         int pcie_type;
2111         u32 cap;
2112
2113         if (!pci_is_pcie(dev))
2114                 return;
2115
2116         pcie_capability_read_dword(dev, PCI_EXP_DEVCAP2, &cap);
2117         if (!(cap & PCI_EXP_DEVCAP2_EE_PREFIX))
2118                 return;
2119
2120         pcie_type = pci_pcie_type(dev);
2121         if (pcie_type == PCI_EXP_TYPE_ROOT_PORT ||
2122             pcie_type == PCI_EXP_TYPE_RC_END)
2123                 dev->eetlp_prefix_path = 1;
2124         else {
2125                 bridge = pci_upstream_bridge(dev);
2126                 if (bridge && bridge->eetlp_prefix_path)
2127                         dev->eetlp_prefix_path = 1;
2128         }
2129 #endif
2130 }
2131
2132 static void pci_configure_device(struct pci_dev *dev)
2133 {
2134         struct hotplug_params hpp;
2135         int ret;
2136
2137         pci_configure_mps(dev);
2138         pci_configure_extended_tags(dev, NULL);
2139         pci_configure_relaxed_ordering(dev);
2140         pci_configure_ltr(dev);
2141         pci_configure_eetlp_prefix(dev);
2142
2143         memset(&hpp, 0, sizeof(hpp));
2144         ret = pci_get_hp_params(dev, &hpp);
2145         if (ret)
2146                 return;
2147
2148         program_hpp_type2(dev, hpp.t2);
2149         program_hpp_type1(dev, hpp.t1);
2150         program_hpp_type0(dev, hpp.t0);
2151 }
2152
2153 static void pci_release_capabilities(struct pci_dev *dev)
2154 {
2155         pci_aer_exit(dev);
2156         pci_vpd_release(dev);
2157         pci_iov_release(dev);
2158         pci_free_cap_save_buffers(dev);
2159 }
2160
2161 /**
2162  * pci_release_dev - Free a PCI device structure when all users of it are
2163  *                   finished
2164  * @dev: device that's been disconnected
2165  *
2166  * Will be called only by the device core when all users of this PCI device are
2167  * done.
2168  */
2169 static void pci_release_dev(struct device *dev)
2170 {
2171         struct pci_dev *pci_dev;
2172
2173         pci_dev = to_pci_dev(dev);
2174         pci_release_capabilities(pci_dev);
2175         pci_release_of_node(pci_dev);
2176         pcibios_release_device(pci_dev);
2177         pci_bus_put(pci_dev->bus);
2178         kfree(pci_dev->driver_override);
2179         bitmap_free(pci_dev->dma_alias_mask);
2180         kfree(pci_dev);
2181 }
2182
2183 struct pci_dev *pci_alloc_dev(struct pci_bus *bus)
2184 {
2185         struct pci_dev *dev;
2186
2187         dev = kzalloc(sizeof(struct pci_dev), GFP_KERNEL);
2188         if (!dev)
2189                 return NULL;
2190
2191         INIT_LIST_HEAD(&dev->bus_list);
2192         dev->dev.type = &pci_dev_type;
2193         dev->bus = pci_bus_get(bus);
2194
2195         return dev;
2196 }
2197 EXPORT_SYMBOL(pci_alloc_dev);
2198
2199 static bool pci_bus_crs_vendor_id(u32 l)
2200 {
2201         return (l & 0xffff) == 0x0001;
2202 }
2203
2204 static bool pci_bus_wait_crs(struct pci_bus *bus, int devfn, u32 *l,
2205                              int timeout)
2206 {
2207         int delay = 1;
2208
2209         if (!pci_bus_crs_vendor_id(*l))
2210                 return true;    /* not a CRS completion */
2211
2212         if (!timeout)
2213                 return false;   /* CRS, but caller doesn't want to wait */
2214
2215         /*
2216          * We got the reserved Vendor ID that indicates a completion with
2217          * Configuration Request Retry Status (CRS).  Retry until we get a
2218          * valid Vendor ID or we time out.
2219          */
2220         while (pci_bus_crs_vendor_id(*l)) {
2221                 if (delay > timeout) {
2222                         pr_warn("pci %04x:%02x:%02x.%d: not ready after %dms; giving up\n",
2223                                 pci_domain_nr(bus), bus->number,
2224                                 PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2225
2226                         return false;
2227                 }
2228                 if (delay >= 1000)
2229                         pr_info("pci %04x:%02x:%02x.%d: not ready after %dms; waiting\n",
2230                                 pci_domain_nr(bus), bus->number,
2231                                 PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2232
2233                 msleep(delay);
2234                 delay *= 2;
2235
2236                 if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
2237                         return false;
2238         }
2239
2240         if (delay >= 1000)
2241                 pr_info("pci %04x:%02x:%02x.%d: ready after %dms\n",
2242                         pci_domain_nr(bus), bus->number,
2243                         PCI_SLOT(devfn), PCI_FUNC(devfn), delay - 1);
2244
2245         return true;
2246 }
2247
2248 bool pci_bus_generic_read_dev_vendor_id(struct pci_bus *bus, int devfn, u32 *l,
2249                                         int timeout)
2250 {
2251         if (pci_bus_read_config_dword(bus, devfn, PCI_VENDOR_ID, l))
2252                 return false;
2253
2254         /* Some broken boards return 0 or ~0 if a slot is empty: */
2255         if (*l == 0xffffffff || *l == 0x00000000 ||
2256             *l == 0x0000ffff || *l == 0xffff0000)
2257                 return false;
2258
2259         if (pci_bus_crs_vendor_id(*l))
2260                 return pci_bus_wait_crs(bus, devfn, l, timeout);
2261
2262         return true;
2263 }
2264
2265 bool pci_bus_read_dev_vendor_id(struct pci_bus *bus, int devfn, u32 *l,
2266                                 int timeout)
2267 {
2268 #ifdef CONFIG_PCI_QUIRKS
2269         struct pci_dev *bridge = bus->self;
2270
2271         /*
2272          * Certain IDT switches have an issue where they improperly trigger
2273          * ACS Source Validation errors on completions for config reads.
2274          */
2275         if (bridge && bridge->vendor == PCI_VENDOR_ID_IDT &&
2276             bridge->device == 0x80b5)
2277                 return pci_idt_bus_quirk(bus, devfn, l, timeout);
2278 #endif
2279
2280         return pci_bus_generic_read_dev_vendor_id(bus, devfn, l, timeout);
2281 }
2282 EXPORT_SYMBOL(pci_bus_read_dev_vendor_id);
2283
2284 /*
2285  * Read the config data for a PCI device, sanity-check it,
2286  * and fill in the dev structure.
2287  */
2288 static struct pci_dev *pci_scan_device(struct pci_bus *bus, int devfn)
2289 {
2290         struct pci_dev *dev;
2291         u32 l;
2292
2293         if (!pci_bus_read_dev_vendor_id(bus, devfn, &l, 60*1000))
2294                 return NULL;
2295
2296         dev = pci_alloc_dev(bus);
2297         if (!dev)
2298                 return NULL;
2299
2300         dev->devfn = devfn;
2301         dev->vendor = l & 0xffff;
2302         dev->device = (l >> 16) & 0xffff;
2303
2304         pci_set_of_node(dev);
2305
2306         if (pci_setup_device(dev)) {
2307                 pci_bus_put(dev->bus);
2308                 kfree(dev);
2309                 return NULL;
2310         }
2311
2312         return dev;
2313 }
2314
2315 static void pcie_report_downtraining(struct pci_dev *dev)
2316 {
2317         if (!pci_is_pcie(dev))
2318                 return;
2319
2320         /* Look from the device up to avoid downstream ports with no devices */
2321         if ((pci_pcie_type(dev) != PCI_EXP_TYPE_ENDPOINT) &&
2322             (pci_pcie_type(dev) != PCI_EXP_TYPE_LEG_END) &&
2323             (pci_pcie_type(dev) != PCI_EXP_TYPE_UPSTREAM))
2324                 return;
2325
2326         /* Multi-function PCIe devices share the same link/status */
2327         if (PCI_FUNC(dev->devfn) != 0 || dev->is_virtfn)
2328                 return;
2329
2330         /* Print link status only if the device is constrained by the fabric */
2331         __pcie_print_link_status(dev, false);
2332 }
2333
2334 static void pci_init_capabilities(struct pci_dev *dev)
2335 {
2336         /* Enhanced Allocation */
2337         pci_ea_init(dev);
2338
2339         /* Setup MSI caps & disable MSI/MSI-X interrupts */
2340         pci_msi_setup_pci_dev(dev);
2341
2342         /* Buffers for saving PCIe and PCI-X capabilities */
2343         pci_allocate_cap_save_buffers(dev);
2344
2345         /* Power Management */
2346         pci_pm_init(dev);
2347
2348         /* Vital Product Data */
2349         pci_vpd_init(dev);
2350
2351         /* Alternative Routing-ID Forwarding */
2352         pci_configure_ari(dev);
2353
2354         /* Single Root I/O Virtualization */
2355         pci_iov_init(dev);
2356
2357         /* Address Translation Services */
2358         pci_ats_init(dev);
2359
2360         /* Enable ACS P2P upstream forwarding */
2361         pci_enable_acs(dev);
2362
2363         /* Precision Time Measurement */
2364         pci_ptm_init(dev);
2365
2366         /* Advanced Error Reporting */
2367         pci_aer_init(dev);
2368
2369         pcie_report_downtraining(dev);
2370
2371         if (pci_probe_reset_function(dev) == 0)
2372                 dev->reset_fn = 1;
2373 }
2374
2375 /*
2376  * This is the equivalent of pci_host_bridge_msi_domain() that acts on
2377  * devices. Firmware interfaces that can select the MSI domain on a
2378  * per-device basis should be called from here.
2379  */
2380 static struct irq_domain *pci_dev_msi_domain(struct pci_dev *dev)
2381 {
2382         struct irq_domain *d;
2383
2384         /*
2385          * If a domain has been set through the pcibios_add_device()
2386          * callback, then this is the one (platform code knows best).
2387          */
2388         d = dev_get_msi_domain(&dev->dev);
2389         if (d)
2390                 return d;
2391
2392         /*
2393          * Let's see if we have a firmware interface able to provide
2394          * the domain.
2395          */
2396         d = pci_msi_get_device_domain(dev);
2397         if (d)
2398                 return d;
2399
2400         return NULL;
2401 }
2402
2403 static void pci_set_msi_domain(struct pci_dev *dev)
2404 {
2405         struct irq_domain *d;
2406
2407         /*
2408          * If the platform or firmware interfaces cannot supply a
2409          * device-specific MSI domain, then inherit the default domain
2410          * from the host bridge itself.
2411          */
2412         d = pci_dev_msi_domain(dev);
2413         if (!d)
2414                 d = dev_get_msi_domain(&dev->bus->dev);
2415
2416         dev_set_msi_domain(&dev->dev, d);
2417 }
2418
2419 void pci_device_add(struct pci_dev *dev, struct pci_bus *bus)
2420 {
2421         int ret;
2422
2423         pci_configure_device(dev);
2424
2425         device_initialize(&dev->dev);
2426         dev->dev.release = pci_release_dev;
2427
2428         set_dev_node(&dev->dev, pcibus_to_node(bus));
2429         dev->dev.dma_mask = &dev->dma_mask;
2430         dev->dev.dma_parms = &dev->dma_parms;
2431         dev->dev.coherent_dma_mask = 0xffffffffull;
2432
2433         dma_set_max_seg_size(&dev->dev, 65536);
2434         dma_set_seg_boundary(&dev->dev, 0xffffffff);
2435
2436         /* Fix up broken headers */
2437         pci_fixup_device(pci_fixup_header, dev);
2438
2439         /* Moved out from quirk header fixup code */
2440         pci_reassigndev_resource_alignment(dev);
2441
2442         /* Clear the state_saved flag */
2443         dev->state_saved = false;
2444
2445         /* Initialize various capabilities */
2446         pci_init_capabilities(dev);
2447
2448         /*
2449          * Add the device to our list of discovered devices
2450          * and the bus list for fixup functions, etc.
2451          */
2452         down_write(&pci_bus_sem);
2453         list_add_tail(&dev->bus_list, &bus->devices);
2454         up_write(&pci_bus_sem);
2455
2456         ret = pcibios_add_device(dev);
2457         WARN_ON(ret < 0);
2458
2459         /* Set up MSI IRQ domain */
2460         pci_set_msi_domain(dev);
2461
2462         /* Notifier could use PCI capabilities */
2463         dev->match_driver = false;
2464         ret = device_add(&dev->dev);
2465         WARN_ON(ret < 0);
2466 }
2467
2468 struct pci_dev *pci_scan_single_device(struct pci_bus *bus, int devfn)
2469 {
2470         struct pci_dev *dev;
2471
2472         dev = pci_get_slot(bus, devfn);
2473         if (dev) {
2474                 pci_dev_put(dev);
2475                 return dev;
2476         }
2477
2478         dev = pci_scan_device(bus, devfn);
2479         if (!dev)
2480                 return NULL;
2481
2482         pci_device_add(dev, bus);
2483
2484         return dev;
2485 }
2486 EXPORT_SYMBOL(pci_scan_single_device);
2487
2488 static unsigned next_fn(struct pci_bus *bus, struct pci_dev *dev, unsigned fn)
2489 {
2490         int pos;
2491         u16 cap = 0;
2492         unsigned next_fn;
2493
2494         if (pci_ari_enabled(bus)) {
2495                 if (!dev)
2496                         return 0;
2497                 pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ARI);
2498                 if (!pos)
2499                         return 0;
2500
2501                 pci_read_config_word(dev, pos + PCI_ARI_CAP, &cap);
2502                 next_fn = PCI_ARI_CAP_NFN(cap);
2503                 if (next_fn <= fn)
2504                         return 0;       /* protect against malformed list */
2505
2506                 return next_fn;
2507         }
2508
2509         /* dev may be NULL for non-contiguous multifunction devices */
2510         if (!dev || dev->multifunction)
2511                 return (fn + 1) % 8;
2512
2513         return 0;
2514 }
2515
2516 static int only_one_child(struct pci_bus *bus)
2517 {
2518         struct pci_dev *bridge = bus->self;
2519
2520         /*
2521          * Systems with unusual topologies set PCI_SCAN_ALL_PCIE_DEVS so
2522          * we scan for all possible devices, not just Device 0.
2523          */
2524         if (pci_has_flag(PCI_SCAN_ALL_PCIE_DEVS))
2525                 return 0;
2526
2527         /*
2528          * A PCIe Downstream Port normally leads to a Link with only Device
2529          * 0 on it (PCIe spec r3.1, sec 7.3.1).  As an optimization, scan
2530          * only for Device 0 in that situation.
2531          *
2532          * Checking has_secondary_link is a hack to identify Downstream
2533          * Ports because sometimes Switches are configured such that the
2534          * PCIe Port Type labels are backwards.
2535          */
2536         if (bridge && pci_is_pcie(bridge) && bridge->has_secondary_link)
2537                 return 1;
2538
2539         return 0;
2540 }
2541
2542 /**
2543  * pci_scan_slot - Scan a PCI slot on a bus for devices
2544  * @bus: PCI bus to scan
2545  * @devfn: slot number to scan (must have zero function)
2546  *
2547  * Scan a PCI slot on the specified PCI bus for devices, adding
2548  * discovered devices to the @bus->devices list.  New devices
2549  * will not have is_added set.
2550  *
2551  * Returns the number of new devices found.
2552  */
2553 int pci_scan_slot(struct pci_bus *bus, int devfn)
2554 {
2555         unsigned fn, nr = 0;
2556         struct pci_dev *dev;
2557
2558         if (only_one_child(bus) && (devfn > 0))
2559                 return 0; /* Already scanned the entire slot */
2560
2561         dev = pci_scan_single_device(bus, devfn);
2562         if (!dev)
2563                 return 0;
2564         if (!pci_dev_is_added(dev))
2565                 nr++;
2566
2567         for (fn = next_fn(bus, dev, 0); fn > 0; fn = next_fn(bus, dev, fn)) {
2568                 dev = pci_scan_single_device(bus, devfn + fn);
2569                 if (dev) {
2570                         if (!pci_dev_is_added(dev))
2571                                 nr++;
2572                         dev->multifunction = 1;
2573                 }
2574         }
2575
2576         /* Only one slot has PCIe device */
2577         if (bus->self && nr)
2578                 pcie_aspm_init_link_state(bus->self);
2579
2580         return nr;
2581 }
2582 EXPORT_SYMBOL(pci_scan_slot);
2583
2584 static int pcie_find_smpss(struct pci_dev *dev, void *data)
2585 {
2586         u8 *smpss = data;
2587
2588         if (!pci_is_pcie(dev))
2589                 return 0;
2590
2591         /*
2592          * We don't have a way to change MPS settings on devices that have
2593          * drivers attached.  A hot-added device might support only the minimum
2594          * MPS setting (MPS=128).  Therefore, if the fabric contains a bridge
2595          * where devices may be hot-added, we limit the fabric MPS to 128 so
2596          * hot-added devices will work correctly.
2597          *
2598          * However, if we hot-add a device to a slot directly below a Root
2599          * Port, it's impossible for there to be other existing devices below
2600          * the port.  We don't limit the MPS in this case because we can
2601          * reconfigure MPS on both the Root Port and the hot-added device,
2602          * and there are no other devices involved.
2603          *
2604          * Note that this PCIE_BUS_SAFE path assumes no peer-to-peer DMA.
2605          */
2606         if (dev->is_hotplug_bridge &&
2607             pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT)
2608                 *smpss = 0;
2609
2610         if (*smpss > dev->pcie_mpss)
2611                 *smpss = dev->pcie_mpss;
2612
2613         return 0;
2614 }
2615
2616 static void pcie_write_mps(struct pci_dev *dev, int mps)
2617 {
2618         int rc;
2619
2620         if (pcie_bus_config == PCIE_BUS_PERFORMANCE) {
2621                 mps = 128 << dev->pcie_mpss;
2622
2623                 if (pci_pcie_type(dev) != PCI_EXP_TYPE_ROOT_PORT &&
2624                     dev->bus->self)
2625
2626                         /*
2627                          * For "Performance", the assumption is made that
2628                          * downstream communication will never be larger than
2629                          * the MRRS.  So, the MPS only needs to be configured
2630                          * for the upstream communication.  This being the case,
2631                          * walk from the top down and set the MPS of the child
2632                          * to that of the parent bus.
2633                          *
2634                          * Configure the device MPS with the smaller of the
2635                          * device MPSS or the bridge MPS (which is assumed to be
2636                          * properly configured at this point to the largest
2637                          * allowable MPS based on its parent bus).
2638                          */
2639                         mps = min(mps, pcie_get_mps(dev->bus->self));
2640         }
2641
2642         rc = pcie_set_mps(dev, mps);
2643         if (rc)
2644                 pci_err(dev, "Failed attempting to set the MPS\n");
2645 }
2646
2647 static void pcie_write_mrrs(struct pci_dev *dev)
2648 {
2649         int rc, mrrs;
2650
2651         /*
2652          * In the "safe" case, do not configure the MRRS.  There appear to be
2653          * issues with setting MRRS to 0 on a number of devices.
2654          */
2655         if (pcie_bus_config != PCIE_BUS_PERFORMANCE)
2656                 return;
2657
2658         /*
2659          * For max performance, the MRRS must be set to the largest supported
2660          * value.  However, it cannot be configured larger than the MPS the
2661          * device or the bus can support.  This should already be properly
2662          * configured by a prior call to pcie_write_mps().
2663          */
2664         mrrs = pcie_get_mps(dev);
2665
2666         /*
2667          * MRRS is a R/W register.  Invalid values can be written, but a
2668          * subsequent read will verify if the value is acceptable or not.
2669          * If the MRRS value provided is not acceptable (e.g., too large),
2670          * shrink the value until it is acceptable to the HW.
2671          */
2672         while (mrrs != pcie_get_readrq(dev) && mrrs >= 128) {
2673                 rc = pcie_set_readrq(dev, mrrs);
2674                 if (!rc)
2675                         break;
2676
2677                 pci_warn(dev, "Failed attempting to set the MRRS\n");
2678                 mrrs /= 2;
2679         }
2680
2681         if (mrrs < 128)
2682                 pci_err(dev, "MRRS was unable to be configured with a safe value.  If problems are experienced, try running with pci=pcie_bus_safe\n");
2683 }
2684
2685 static int pcie_bus_configure_set(struct pci_dev *dev, void *data)
2686 {
2687         int mps, orig_mps;
2688
2689         if (!pci_is_pcie(dev))
2690                 return 0;
2691
2692         if (pcie_bus_config == PCIE_BUS_TUNE_OFF ||
2693             pcie_bus_config == PCIE_BUS_DEFAULT)
2694                 return 0;
2695
2696         mps = 128 << *(u8 *)data;
2697         orig_mps = pcie_get_mps(dev);
2698
2699         pcie_write_mps(dev, mps);
2700         pcie_write_mrrs(dev);
2701
2702         pci_info(dev, "Max Payload Size set to %4d/%4d (was %4d), Max Read Rq %4d\n",
2703                  pcie_get_mps(dev), 128 << dev->pcie_mpss,
2704                  orig_mps, pcie_get_readrq(dev));
2705
2706         return 0;
2707 }
2708
2709 /*
2710  * pcie_bus_configure_settings() requires that pci_walk_bus work in a top-down,
2711  * parents then children fashion.  If this changes, then this code will not
2712  * work as designed.
2713  */
2714 void pcie_bus_configure_settings(struct pci_bus *bus)
2715 {
2716         u8 smpss = 0;
2717
2718         if (!bus->self)
2719                 return;
2720
2721         if (!pci_is_pcie(bus->self))
2722                 return;
2723
2724         /*
2725          * FIXME - Peer to peer DMA is possible, though the endpoint would need
2726          * to be aware of the MPS of the destination.  To work around this,
2727          * simply force the MPS of the entire system to the smallest possible.
2728          */
2729         if (pcie_bus_config == PCIE_BUS_PEER2PEER)
2730                 smpss = 0;
2731
2732         if (pcie_bus_config == PCIE_BUS_SAFE) {
2733                 smpss = bus->self->pcie_mpss;
2734
2735                 pcie_find_smpss(bus->self, &smpss);
2736                 pci_walk_bus(bus, pcie_find_smpss, &smpss);
2737         }
2738
2739         pcie_bus_configure_set(bus->self, &smpss);
2740         pci_walk_bus(bus, pcie_bus_configure_set, &smpss);
2741 }
2742 EXPORT_SYMBOL_GPL(pcie_bus_configure_settings);
2743
2744 /*
2745  * Called after each bus is probed, but before its children are examined.  This
2746  * is marked as __weak because multiple architectures define it.
2747  */
2748 void __weak pcibios_fixup_bus(struct pci_bus *bus)
2749 {
2750        /* nothing to do, expected to be removed in the future */
2751 }
2752
2753 /**
2754  * pci_scan_child_bus_extend() - Scan devices below a bus
2755  * @bus: Bus to scan for devices
2756  * @available_buses: Total number of buses available (%0 does not try to
2757  *                   extend beyond the minimal)
2758  *
2759  * Scans devices below @bus including subordinate buses. Returns new
2760  * subordinate number including all the found devices. Passing
2761  * @available_buses causes the remaining bus space to be distributed
2762  * equally between hotplug-capable bridges to allow future extension of the
2763  * hierarchy.
2764  */
2765 static unsigned int pci_scan_child_bus_extend(struct pci_bus *bus,
2766                                               unsigned int available_buses)
2767 {
2768         unsigned int used_buses, normal_bridges = 0, hotplug_bridges = 0;
2769         unsigned int start = bus->busn_res.start;
2770         unsigned int devfn, fn, cmax, max = start;
2771         struct pci_dev *dev;
2772         int nr_devs;
2773
2774         dev_dbg(&bus->dev, "scanning bus\n");
2775
2776         /* Go find them, Rover! */
2777         for (devfn = 0; devfn < 256; devfn += 8) {
2778                 nr_devs = pci_scan_slot(bus, devfn);
2779
2780                 /*
2781                  * The Jailhouse hypervisor may pass individual functions of a
2782                  * multi-function device to a guest without passing function 0.
2783                  * Look for them as well.
2784                  */
2785                 if (jailhouse_paravirt() && nr_devs == 0) {
2786                         for (fn = 1; fn < 8; fn++) {
2787                                 dev = pci_scan_single_device(bus, devfn + fn);
2788                                 if (dev)
2789                                         dev->multifunction = 1;
2790                         }
2791                 }
2792         }
2793
2794         /* Reserve buses for SR-IOV capability */
2795         used_buses = pci_iov_bus_range(bus);
2796         max += used_buses;
2797
2798         /*
2799          * After performing arch-dependent fixup of the bus, look behind
2800          * all PCI-to-PCI bridges on this bus.
2801          */
2802         if (!bus->is_added) {
2803                 dev_dbg(&bus->dev, "fixups for bus\n");
2804                 pcibios_fixup_bus(bus);
2805                 bus->is_added = 1;
2806         }
2807
2808         /*
2809          * Calculate how many hotplug bridges and normal bridges there
2810          * are on this bus. We will distribute the additional available
2811          * buses between hotplug bridges.
2812          */
2813         for_each_pci_bridge(dev, bus) {
2814                 if (dev->is_hotplug_bridge)
2815                         hotplug_bridges++;
2816                 else
2817                         normal_bridges++;
2818         }
2819
2820         /*
2821          * Scan bridges that are already configured. We don't touch them
2822          * unless they are misconfigured (which will be done in the second
2823          * scan below).
2824          */
2825         for_each_pci_bridge(dev, bus) {
2826                 cmax = max;
2827                 max = pci_scan_bridge_extend(bus, dev, max, 0, 0);
2828
2829                 /*
2830                  * Reserve one bus for each bridge now to avoid extending
2831                  * hotplug bridges too much during the second scan below.
2832                  */
2833                 used_buses++;
2834                 if (cmax - max > 1)
2835                         used_buses += cmax - max - 1;
2836         }
2837
2838         /* Scan bridges that need to be reconfigured */
2839         for_each_pci_bridge(dev, bus) {
2840                 unsigned int buses = 0;
2841
2842                 if (!hotplug_bridges && normal_bridges == 1) {
2843
2844                         /*
2845                          * There is only one bridge on the bus (upstream
2846                          * port) so it gets all available buses which it
2847                          * can then distribute to the possible hotplug
2848                          * bridges below.
2849                          */
2850                         buses = available_buses;
2851                 } else if (dev->is_hotplug_bridge) {
2852
2853                         /*
2854                          * Distribute the extra buses between hotplug
2855                          * bridges if any.
2856                          */
2857                         buses = available_buses / hotplug_bridges;
2858                         buses = min(buses, available_buses - used_buses + 1);
2859                 }
2860
2861                 cmax = max;
2862                 max = pci_scan_bridge_extend(bus, dev, cmax, buses, 1);
2863                 /* One bus is already accounted so don't add it again */
2864                 if (max - cmax > 1)
2865                         used_buses += max - cmax - 1;
2866         }
2867
2868         /*
2869          * Make sure a hotplug bridge has at least the minimum requested
2870          * number of buses but allow it to grow up to the maximum available
2871          * bus number of there is room.
2872          */
2873         if (bus->self && bus->self->is_hotplug_bridge) {
2874                 used_buses = max_t(unsigned int, available_buses,
2875                                    pci_hotplug_bus_size - 1);
2876                 if (max - start < used_buses) {
2877                         max = start + used_buses;
2878
2879                         /* Do not allocate more buses than we have room left */
2880                         if (max > bus->busn_res.end)
2881                                 max = bus->busn_res.end;
2882
2883                         dev_dbg(&bus->dev, "%pR extended by %#02x\n",
2884                                 &bus->busn_res, max - start);
2885                 }
2886         }
2887
2888         /*
2889          * We've scanned the bus and so we know all about what's on
2890          * the other side of any bridges that may be on this bus plus
2891          * any devices.
2892          *
2893          * Return how far we've got finding sub-buses.
2894          */
2895         dev_dbg(&bus->dev, "bus scan returning with max=%02x\n", max);
2896         return max;
2897 }
2898
2899 /**
2900  * pci_scan_child_bus() - Scan devices below a bus
2901  * @bus: Bus to scan for devices
2902  *
2903  * Scans devices below @bus including subordinate buses. Returns new
2904  * subordinate number including all the found devices.
2905  */
2906 unsigned int pci_scan_child_bus(struct pci_bus *bus)
2907 {
2908         return pci_scan_child_bus_extend(bus, 0);
2909 }
2910 EXPORT_SYMBOL_GPL(pci_scan_child_bus);
2911
2912 /**
2913  * pcibios_root_bridge_prepare - Platform-specific host bridge setup
2914  * @bridge: Host bridge to set up
2915  *
2916  * Default empty implementation.  Replace with an architecture-specific setup
2917  * routine, if necessary.
2918  */
2919 int __weak pcibios_root_bridge_prepare(struct pci_host_bridge *bridge)
2920 {
2921         return 0;
2922 }
2923
2924 void __weak pcibios_add_bus(struct pci_bus *bus)
2925 {
2926 }
2927
2928 void __weak pcibios_remove_bus(struct pci_bus *bus)
2929 {
2930 }
2931
2932 struct pci_bus *pci_create_root_bus(struct device *parent, int bus,
2933                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
2934 {
2935         int error;
2936         struct pci_host_bridge *bridge;
2937
2938         bridge = pci_alloc_host_bridge(0);
2939         if (!bridge)
2940                 return NULL;
2941
2942         bridge->dev.parent = parent;
2943
2944         list_splice_init(resources, &bridge->windows);
2945         bridge->sysdata = sysdata;
2946         bridge->busnr = bus;
2947         bridge->ops = ops;
2948
2949         error = pci_register_host_bridge(bridge);
2950         if (error < 0)
2951                 goto err_out;
2952
2953         return bridge->bus;
2954
2955 err_out:
2956         kfree(bridge);
2957         return NULL;
2958 }
2959 EXPORT_SYMBOL_GPL(pci_create_root_bus);
2960
2961 int pci_host_probe(struct pci_host_bridge *bridge)
2962 {
2963         struct pci_bus *bus, *child;
2964         int ret;
2965
2966         ret = pci_scan_root_bus_bridge(bridge);
2967         if (ret < 0) {
2968                 dev_err(bridge->dev.parent, "Scanning root bridge failed");
2969                 return ret;
2970         }
2971
2972         bus = bridge->bus;
2973
2974         /*
2975          * We insert PCI resources into the iomem_resource and
2976          * ioport_resource trees in either pci_bus_claim_resources()
2977          * or pci_bus_assign_resources().
2978          */
2979         if (pci_has_flag(PCI_PROBE_ONLY)) {
2980                 pci_bus_claim_resources(bus);
2981         } else {
2982                 pci_bus_size_bridges(bus);
2983                 pci_bus_assign_resources(bus);
2984
2985                 list_for_each_entry(child, &bus->children, node)
2986                         pcie_bus_configure_settings(child);
2987         }
2988
2989         pci_bus_add_devices(bus);
2990         return 0;
2991 }
2992 EXPORT_SYMBOL_GPL(pci_host_probe);
2993
2994 int pci_bus_insert_busn_res(struct pci_bus *b, int bus, int bus_max)
2995 {
2996         struct resource *res = &b->busn_res;
2997         struct resource *parent_res, *conflict;
2998
2999         res->start = bus;
3000         res->end = bus_max;
3001         res->flags = IORESOURCE_BUS;
3002
3003         if (!pci_is_root_bus(b))
3004                 parent_res = &b->parent->busn_res;
3005         else {
3006                 parent_res = get_pci_domain_busn_res(pci_domain_nr(b));
3007                 res->flags |= IORESOURCE_PCI_FIXED;
3008         }
3009
3010         conflict = request_resource_conflict(parent_res, res);
3011
3012         if (conflict)
3013                 dev_printk(KERN_DEBUG, &b->dev,
3014                            "busn_res: can not insert %pR under %s%pR (conflicts with %s %pR)\n",
3015                             res, pci_is_root_bus(b) ? "domain " : "",
3016                             parent_res, conflict->name, conflict);
3017
3018         return conflict == NULL;
3019 }
3020
3021 int pci_bus_update_busn_res_end(struct pci_bus *b, int bus_max)
3022 {
3023         struct resource *res = &b->busn_res;
3024         struct resource old_res = *res;
3025         resource_size_t size;
3026         int ret;
3027
3028         if (res->start > bus_max)
3029                 return -EINVAL;
3030
3031         size = bus_max - res->start + 1;
3032         ret = adjust_resource(res, res->start, size);
3033         dev_printk(KERN_DEBUG, &b->dev,
3034                         "busn_res: %pR end %s updated to %02x\n",
3035                         &old_res, ret ? "can not be" : "is", bus_max);
3036
3037         if (!ret && !res->parent)
3038                 pci_bus_insert_busn_res(b, res->start, res->end);
3039
3040         return ret;
3041 }
3042
3043 void pci_bus_release_busn_res(struct pci_bus *b)
3044 {
3045         struct resource *res = &b->busn_res;
3046         int ret;
3047
3048         if (!res->flags || !res->parent)
3049                 return;
3050
3051         ret = release_resource(res);
3052         dev_printk(KERN_DEBUG, &b->dev,
3053                         "busn_res: %pR %s released\n",
3054                         res, ret ? "can not be" : "is");
3055 }
3056
3057 int pci_scan_root_bus_bridge(struct pci_host_bridge *bridge)
3058 {
3059         struct resource_entry *window;
3060         bool found = false;
3061         struct pci_bus *b;
3062         int max, bus, ret;
3063
3064         if (!bridge)
3065                 return -EINVAL;
3066
3067         resource_list_for_each_entry(window, &bridge->windows)
3068                 if (window->res->flags & IORESOURCE_BUS) {
3069                         found = true;
3070                         break;
3071                 }
3072
3073         ret = pci_register_host_bridge(bridge);
3074         if (ret < 0)
3075                 return ret;
3076
3077         b = bridge->bus;
3078         bus = bridge->busnr;
3079
3080         if (!found) {
3081                 dev_info(&b->dev,
3082                  "No busn resource found for root bus, will use [bus %02x-ff]\n",
3083                         bus);
3084                 pci_bus_insert_busn_res(b, bus, 255);
3085         }
3086
3087         max = pci_scan_child_bus(b);
3088
3089         if (!found)
3090                 pci_bus_update_busn_res_end(b, max);
3091
3092         return 0;
3093 }
3094 EXPORT_SYMBOL(pci_scan_root_bus_bridge);
3095
3096 struct pci_bus *pci_scan_root_bus(struct device *parent, int bus,
3097                 struct pci_ops *ops, void *sysdata, struct list_head *resources)
3098 {
3099         struct resource_entry *window;
3100         bool found = false;
3101         struct pci_bus *b;
3102         int max;
3103
3104         resource_list_for_each_entry(window, resources)
3105                 if (window->res->flags & IORESOURCE_BUS) {
3106                         found = true;
3107                         break;
3108                 }
3109
3110         b = pci_create_root_bus(parent, bus, ops, sysdata, resources);
3111         if (!b)
3112                 return NULL;
3113
3114         if (!found) {
3115                 dev_info(&b->dev,
3116                  "No busn resource found for root bus, will use [bus %02x-ff]\n",
3117                         bus);
3118                 pci_bus_insert_busn_res(b, bus, 255);
3119         }
3120
3121         max = pci_scan_child_bus(b);
3122
3123         if (!found)
3124                 pci_bus_update_busn_res_end(b, max);
3125
3126         return b;
3127 }
3128 EXPORT_SYMBOL(pci_scan_root_bus);
3129
3130 struct pci_bus *pci_scan_bus(int bus, struct pci_ops *ops,
3131                                         void *sysdata)
3132 {
3133         LIST_HEAD(resources);
3134         struct pci_bus *b;
3135
3136         pci_add_resource(&resources, &ioport_resource);
3137         pci_add_resource(&resources, &iomem_resource);
3138         pci_add_resource(&resources, &busn_resource);
3139         b = pci_create_root_bus(NULL, bus, ops, sysdata, &resources);
3140         if (b) {
3141                 pci_scan_child_bus(b);
3142         } else {
3143                 pci_free_resource_list(&resources);
3144         }
3145         return b;
3146 }
3147 EXPORT_SYMBOL(pci_scan_bus);
3148
3149 /**
3150  * pci_rescan_bus_bridge_resize - Scan a PCI bus for devices
3151  * @bridge: PCI bridge for the bus to scan
3152  *
3153  * Scan a PCI bus and child buses for new devices, add them,
3154  * and enable them, resizing bridge mmio/io resource if necessary
3155  * and possible.  The caller must ensure the child devices are already
3156  * removed for resizing to occur.
3157  *
3158  * Returns the max number of subordinate bus discovered.
3159  */
3160 unsigned int pci_rescan_bus_bridge_resize(struct pci_dev *bridge)
3161 {
3162         unsigned int max;
3163         struct pci_bus *bus = bridge->subordinate;
3164
3165         max = pci_scan_child_bus(bus);
3166
3167         pci_assign_unassigned_bridge_resources(bridge);
3168
3169         pci_bus_add_devices(bus);
3170
3171         return max;
3172 }
3173
3174 /**
3175  * pci_rescan_bus - Scan a PCI bus for devices
3176  * @bus: PCI bus to scan
3177  *
3178  * Scan a PCI bus and child buses for new devices, add them,
3179  * and enable them.
3180  *
3181  * Returns the max number of subordinate bus discovered.
3182  */
3183 unsigned int pci_rescan_bus(struct pci_bus *bus)
3184 {
3185         unsigned int max;
3186
3187         max = pci_scan_child_bus(bus);
3188         pci_assign_unassigned_bus_resources(bus);
3189         pci_bus_add_devices(bus);
3190
3191         return max;
3192 }
3193 EXPORT_SYMBOL_GPL(pci_rescan_bus);
3194
3195 /*
3196  * pci_rescan_bus(), pci_rescan_bus_bridge_resize() and PCI device removal
3197  * routines should always be executed under this mutex.
3198  */
3199 static DEFINE_MUTEX(pci_rescan_remove_lock);
3200
3201 void pci_lock_rescan_remove(void)
3202 {
3203         mutex_lock(&pci_rescan_remove_lock);
3204 }
3205 EXPORT_SYMBOL_GPL(pci_lock_rescan_remove);
3206
3207 void pci_unlock_rescan_remove(void)
3208 {
3209         mutex_unlock(&pci_rescan_remove_lock);
3210 }
3211 EXPORT_SYMBOL_GPL(pci_unlock_rescan_remove);
3212
3213 static int __init pci_sort_bf_cmp(const struct device *d_a,
3214                                   const struct device *d_b)
3215 {
3216         const struct pci_dev *a = to_pci_dev(d_a);
3217         const struct pci_dev *b = to_pci_dev(d_b);
3218
3219         if      (pci_domain_nr(a->bus) < pci_domain_nr(b->bus)) return -1;
3220         else if (pci_domain_nr(a->bus) > pci_domain_nr(b->bus)) return  1;
3221
3222         if      (a->bus->number < b->bus->number) return -1;
3223         else if (a->bus->number > b->bus->number) return  1;
3224
3225         if      (a->devfn < b->devfn) return -1;
3226         else if (a->devfn > b->devfn) return  1;
3227
3228         return 0;
3229 }
3230
3231 void __init pci_sort_breadthfirst(void)
3232 {
3233         bus_sort_breadthfirst(&pci_bus_type, &pci_sort_bf_cmp);
3234 }
3235
3236 int pci_hp_add_bridge(struct pci_dev *dev)
3237 {
3238         struct pci_bus *parent = dev->bus;
3239         int busnr, start = parent->busn_res.start;
3240         unsigned int available_buses = 0;
3241         int end = parent->busn_res.end;
3242
3243         for (busnr = start; busnr <= end; busnr++) {
3244                 if (!pci_find_bus(pci_domain_nr(parent), busnr))
3245                         break;
3246         }
3247         if (busnr-- > end) {
3248                 pci_err(dev, "No bus number available for hot-added bridge\n");
3249                 return -1;
3250         }
3251
3252         /* Scan bridges that are already configured */
3253         busnr = pci_scan_bridge(parent, dev, busnr, 0);
3254
3255         /*
3256          * Distribute the available bus numbers between hotplug-capable
3257          * bridges to make extending the chain later possible.
3258          */
3259         available_buses = end - busnr;
3260
3261         /* Scan bridges that need to be reconfigured */
3262         pci_scan_bridge_extend(parent, dev, busnr, available_buses, 1);
3263
3264         if (!dev->subordinate)
3265                 return -1;
3266
3267         return 0;
3268 }
3269 EXPORT_SYMBOL_GPL(pci_hp_add_bridge);