drivers/pci/host/pcie-designware.c

   1 /*
   2  * Synopsys Designware PCIe host controller driver
   3  *
   4  * Copyright (C) 2013 Samsung Electronics Co., Ltd.
   5  *              http://www.samsung.com
   6  *
   7  * Author: Jingoo Han <jg1.han@samsung.com>
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License version 2 as
  11  * published by the Free Software Foundation.
  12  */
  13
  14 #include <linux/irq.h>
  15 #include <linux/irqdomain.h>
  16 #include <linux/kernel.h>
  17 #include <linux/module.h>
  18 #include <linux/msi.h>
  19 #include <linux/of_address.h>
  20 #include <linux/of_pci.h>
  21 #include <linux/pci.h>
  22 #include <linux/pci_regs.h>
  23 #include <linux/platform_device.h>
  24 #include <linux/types.h>
  25
  26 #include "pcie-designware.h"
  27
  28 /* Synopsis specific PCIE configuration registers */
  29 #define PCIE_PORT_LINK_CONTROL          0x710
  30 #define PORT_LINK_MODE_MASK             (0x3f << 16)
  31 #define PORT_LINK_MODE_1_LANES          (0x1 << 16)
  32 #define PORT_LINK_MODE_2_LANES          (0x3 << 16)
  33 #define PORT_LINK_MODE_4_LANES          (0x7 << 16)
  34
  35 #define PCIE_LINK_WIDTH_SPEED_CONTROL   0x80C
  36 #define PORT_LOGIC_SPEED_CHANGE         (0x1 << 17)
  37 #define PORT_LOGIC_LINK_WIDTH_MASK      (0x1ff << 8)
  38 #define PORT_LOGIC_LINK_WIDTH_1_LANES   (0x1 << 8)
  39 #define PORT_LOGIC_LINK_WIDTH_2_LANES   (0x2 << 8)
  40 #define PORT_LOGIC_LINK_WIDTH_4_LANES   (0x4 << 8)
  41
  42 #define PCIE_MSI_ADDR_LO                0x820
  43 #define PCIE_MSI_ADDR_HI                0x824
  44 #define PCIE_MSI_INTR0_ENABLE           0x828
  45 #define PCIE_MSI_INTR0_MASK             0x82C
  46 #define PCIE_MSI_INTR0_STATUS           0x830
  47
  48 #define PCIE_ATU_VIEWPORT               0x900
  49 #define PCIE_ATU_REGION_INBOUND         (0x1 << 31)
  50 #define PCIE_ATU_REGION_OUTBOUND        (0x0 << 31)
  51 #define PCIE_ATU_REGION_INDEX1          (0x1 << 0)
  52 #define PCIE_ATU_REGION_INDEX0          (0x0 << 0)
  53 #define PCIE_ATU_CR1                    0x904
  54 #define PCIE_ATU_TYPE_MEM               (0x0 << 0)
  55 #define PCIE_ATU_TYPE_IO                (0x2 << 0)
  56 #define PCIE_ATU_TYPE_CFG0              (0x4 << 0)
  57 #define PCIE_ATU_TYPE_CFG1              (0x5 << 0)
  58 #define PCIE_ATU_CR2                    0x908
  59 #define PCIE_ATU_ENABLE                 (0x1 << 31)
  60 #define PCIE_ATU_BAR_MODE_ENABLE        (0x1 << 30)
  61 #define PCIE_ATU_LOWER_BASE             0x90C
  62 #define PCIE_ATU_UPPER_BASE             0x910
  63 #define PCIE_ATU_LIMIT                  0x914
  64 #define PCIE_ATU_LOWER_TARGET           0x918
  65 #define PCIE_ATU_BUS(x)                 (((x) & 0xff) << 24)
  66 #define PCIE_ATU_DEV(x)                 (((x) & 0x1f) << 19)
  67 #define PCIE_ATU_FUNC(x)                (((x) & 0x7) << 16)
  68 #define PCIE_ATU_UPPER_TARGET           0x91C
  69
  70 static struct hw_pci dw_pci;
  71
  72 static unsigned long global_io_offset;
  73
  74 static inline struct pcie_port *sys_to_pcie(struct pci_sys_data *sys)
  75 {
  76         return sys->private_data;
  77 }
  78
  79 int dw_pcie_cfg_read(void __iomem *addr, int where, int size, u32 *val)
  80 {
  81         *val = readl(addr);
  82
  83         if (size == 1)
  84                 *val = (*val >> (8 * (where & 3))) & 0xff;
  85         else if (size == 2)
  86                 *val = (*val >> (8 * (where & 3))) & 0xffff;
  87         else if (size != 4)
  88                 return PCIBIOS_BAD_REGISTER_NUMBER;
  89
  90         return PCIBIOS_SUCCESSFUL;
  91 }
  92
  93 int dw_pcie_cfg_write(void __iomem *addr, int where, int size, u32 val)
  94 {
  95         if (size == 4)
  96                 writel(val, addr);
  97         else if (size == 2)
  98                 writew(val, addr + (where & 2));
  99         else if (size == 1)
 100                 writeb(val, addr + (where & 3));
 101         else
 102                 return PCIBIOS_BAD_REGISTER_NUMBER;
 103
 104         return PCIBIOS_SUCCESSFUL;
 105 }
 106
 107 static inline void dw_pcie_readl_rc(struct pcie_port *pp, u32 reg, u32 *val)
 108 {
 109         if (pp->ops->readl_rc)
 110                 pp->ops->readl_rc(pp, pp->dbi_base + reg, val);
 111         else
 112                 *val = readl(pp->dbi_base + reg);
 113 }
 114
 115 static inline void dw_pcie_writel_rc(struct pcie_port *pp, u32 val, u32 reg)
 116 {
 117         if (pp->ops->writel_rc)
 118                 pp->ops->writel_rc(pp, val, pp->dbi_base + reg);
 119         else
 120                 writel(val, pp->dbi_base + reg);
 121 }
 122
 123 static int dw_pcie_rd_own_conf(struct pcie_port *pp, int where, int size,
 124                                u32 *val)
 125 {
 126         int ret;
 127
 128         if (pp->ops->rd_own_conf)
 129                 ret = pp->ops->rd_own_conf(pp, where, size, val);
 130         else
 131                 ret = dw_pcie_cfg_read(pp->dbi_base + (where & ~0x3), where,
 132                                 size, val);
 133
 134         return ret;
 135 }
 136
 137 static int dw_pcie_wr_own_conf(struct pcie_port *pp, int where, int size,
 138                                u32 val)
 139 {
 140         int ret;
 141
 142         if (pp->ops->wr_own_conf)
 143                 ret = pp->ops->wr_own_conf(pp, where, size, val);
 144         else
 145                 ret = dw_pcie_cfg_write(pp->dbi_base + (where & ~0x3), where,
 146                                 size, val);
 147
 148         return ret;
 149 }
 150
 151 static struct irq_chip dw_msi_irq_chip = {
 152         .name = "PCI-MSI",
 153         .irq_enable = unmask_msi_irq,
 154         .irq_disable = mask_msi_irq,
 155         .irq_mask = mask_msi_irq,
 156         .irq_unmask = unmask_msi_irq,
 157 };
 158
 159 /* MSI int handler */
 160 irqreturn_t dw_handle_msi_irq(struct pcie_port *pp)
 161 {
 162         unsigned long val;
 163         int i, pos, irq;
 164         irqreturn_t ret = IRQ_NONE;
 165
 166         for (i = 0; i < MAX_MSI_CTRLS; i++) {
 167                 dw_pcie_rd_own_conf(pp, PCIE_MSI_INTR0_STATUS + i * 12, 4,
 168                                 (u32 *)&val);
 169                 if (val) {
 170                         ret = IRQ_HANDLED;
 171                         pos = 0;
 172                         while ((pos = find_next_bit(&val, 32, pos)) != 32) {
 173                                 irq = irq_find_mapping(pp->irq_domain,
 174                                                 i * 32 + pos);
 175                                 dw_pcie_wr_own_conf(pp,
 176                                                 PCIE_MSI_INTR0_STATUS + i * 12,
 177                                                 4, 1 << pos);
 178                                 generic_handle_irq(irq);
 179                                 pos++;
 180                         }
 181                 }
 182         }
 183
 184         return ret;
 185 }
 186
 187 void dw_pcie_msi_init(struct pcie_port *pp)
 188 {
 189         pp->msi_data = __get_free_pages(GFP_KERNEL, 0);
 190
 191         /* program the msi_data */
 192         dw_pcie_wr_own_conf(pp, PCIE_MSI_ADDR_LO, 4,
 193                         virt_to_phys((void *)pp->msi_data));
 194         dw_pcie_wr_own_conf(pp, PCIE_MSI_ADDR_HI, 4, 0);
 195 }
 196
 197 static int find_valid_pos0(struct pcie_port *pp, int msgvec, int pos, int *pos0)
 198 {
 199         int flag = 1;
 200
 201         do {
 202                 pos = find_next_zero_bit(pp->msi_irq_in_use,
 203                                 MAX_MSI_IRQS, pos);
 204                 /*if you have reached to the end then get out from here.*/
 205                 if (pos == MAX_MSI_IRQS)
 206                         return -ENOSPC;
 207                 /*
 208                  * Check if this position is at correct offset.nvec is always a
 209                  * power of two. pos0 must be nvec bit aligned.
 210                  */
 211                 if (pos % msgvec)
 212                         pos += msgvec - (pos % msgvec);
 213                 else
 214                         flag = 0;
 215         } while (flag);
 216
 217         *pos0 = pos;
 218         return 0;
 219 }
 220
 221 static void dw_pcie_msi_clear_irq(struct pcie_port *pp, int irq)
 222 {
 223         unsigned int res, bit, val;
 224
 225         res = (irq / 32) * 12;
 226         bit = irq % 32;
 227         dw_pcie_rd_own_conf(pp, PCIE_MSI_INTR0_ENABLE + res, 4, &val);
 228         val &= ~(1 << bit);
 229         dw_pcie_wr_own_conf(pp, PCIE_MSI_INTR0_ENABLE + res, 4, val);
 230 }
 231
 232 static void clear_irq_range(struct pcie_port *pp, unsigned int irq_base,
 233                             unsigned int nvec, unsigned int pos)
 234 {
 235         unsigned int i;
 236
 237         for (i = 0; i < nvec; i++) {
 238                 irq_set_msi_desc_off(irq_base, i, NULL);
 239                 clear_bit(pos + i, pp->msi_irq_in_use);
 240                 /* Disable corresponding interrupt on MSI controller */
 241                 if (pp->ops->msi_clear_irq)
 242                         pp->ops->msi_clear_irq(pp, pos + i);
 243                 else
 244                         dw_pcie_msi_clear_irq(pp, pos + i);
 245         }
 246 }
 247
 248 static void dw_pcie_msi_set_irq(struct pcie_port *pp, int irq)
 249 {
 250         unsigned int res, bit, val;
 251
 252         res = (irq / 32) * 12;
 253         bit = irq % 32;
 254         dw_pcie_rd_own_conf(pp, PCIE_MSI_INTR0_ENABLE + res, 4, &val);
 255         val |= 1 << bit;
 256         dw_pcie_wr_own_conf(pp, PCIE_MSI_INTR0_ENABLE + res, 4, val);
 257 }
 258
 259 static int assign_irq(int no_irqs, struct msi_desc *desc, int *pos)
 260 {
 261         int irq, pos0, pos1, i;
 262         struct pcie_port *pp = sys_to_pcie(desc->dev->bus->sysdata);
 263
 264         if (!pp) {
 265                 BUG();
 266                 return -EINVAL;
 267         }
 268
 269         pos0 = find_first_zero_bit(pp->msi_irq_in_use,
 270                         MAX_MSI_IRQS);
 271         if (pos0 % no_irqs) {
 272                 if (find_valid_pos0(pp, no_irqs, pos0, &pos0))
 273                         goto no_valid_irq;
 274         }
 275         if (no_irqs > 1) {
 276                 pos1 = find_next_bit(pp->msi_irq_in_use,
 277                                 MAX_MSI_IRQS, pos0);
 278                 /* there must be nvec number of consecutive free bits */
 279                 while ((pos1 - pos0) < no_irqs) {
 280                         if (find_valid_pos0(pp, no_irqs, pos1, &pos0))
 281                                 goto no_valid_irq;
 282                         pos1 = find_next_bit(pp->msi_irq_in_use,
 283                                         MAX_MSI_IRQS, pos0);
 284                 }
 285         }
 286
 287         irq = irq_find_mapping(pp->irq_domain, pos0);
 288         if (!irq)
 289                 goto no_valid_irq;
 290
 291         /*
 292          * irq_create_mapping (called from dw_pcie_host_init) pre-allocates
 293          * descs so there is no need to allocate descs here. We can therefore
 294          * assume that if irq_find_mapping above returns non-zero, then the
 295          * descs are also successfully allocated.
 296          */
 297
 298         for (i = 0; i < no_irqs; i++) {
 299                 if (irq_set_msi_desc_off(irq, i, desc) != 0) {
 300                         clear_irq_range(pp, irq, i, pos0);
 301                         goto no_valid_irq;
 302                 }
 303                 set_bit(pos0 + i, pp->msi_irq_in_use);
 304                 /*Enable corresponding interrupt in MSI interrupt controller */
 305                 if (pp->ops->msi_set_irq)
 306                         pp->ops->msi_set_irq(pp, pos0 + i);
 307                 else
 308                         dw_pcie_msi_set_irq(pp, pos0 + i);
 309         }
 310
 311         *pos = pos0;
 312         return irq;
 313
 314 no_valid_irq:
 315         *pos = pos0;
 316         return -ENOSPC;
 317 }
 318
 319 static void clear_irq(unsigned int irq)
 320 {
 321         unsigned int pos, nvec;
 322         struct msi_desc *msi;
 323         struct pcie_port *pp;
 324         struct irq_data *data = irq_get_irq_data(irq);
 325
 326         /* get the port structure */
 327         msi = irq_data_get_msi(data);
 328         pp = sys_to_pcie(msi->dev->bus->sysdata);
 329         if (!pp) {
 330                 BUG();
 331                 return;
 332         }
 333
 334         /* undo what was done in assign_irq */
 335         pos = data->hwirq;
 336         nvec = 1 << msi->msi_attrib.multiple;
 337
 338         clear_irq_range(pp, irq, nvec, pos);
 339
 340         /* all irqs cleared; reset attributes */
 341         msi->irq = 0;
 342         msi->msi_attrib.multiple = 0;
 343 }
 344
 345 static int dw_msi_setup_irq(struct msi_chip *chip, struct pci_dev *pdev,
 346                         struct msi_desc *desc)
 347 {
 348         int irq, pos, msgvec;
 349         u16 msg_ctr;
 350         struct msi_msg msg;
 351         struct pcie_port *pp = sys_to_pcie(pdev->bus->sysdata);
 352
 353         if (!pp) {
 354                 BUG();
 355                 return -EINVAL;
 356         }
 357
 358         pci_read_config_word(pdev, desc->msi_attrib.pos+PCI_MSI_FLAGS,
 359                                 &msg_ctr);
 360         msgvec = (msg_ctr&PCI_MSI_FLAGS_QSIZE) >> 4;
 361         if (msgvec == 0)
 362                 msgvec = (msg_ctr & PCI_MSI_FLAGS_QMASK) >> 1;
 363         if (msgvec > 5)
 364                 msgvec = 0;
 365
 366         irq = assign_irq((1 << msgvec), desc, &pos);
 367         if (irq < 0)
 368                 return irq;
 369
 370         /*
 371          * write_msi_msg() will update PCI_MSI_FLAGS so there is
 372          * no need to explicitly call pci_write_config_word().
 373          */
 374         desc->msi_attrib.multiple = msgvec;
 375
 376         if (pp->ops->get_msi_data)
 377                 msg.address_lo = pp->ops->get_msi_data(pp);
 378         else
 379                 msg.address_lo = virt_to_phys((void *)pp->msi_data);
 380         msg.address_hi = 0x0;
 381         msg.data = pos;
 382         write_msi_msg(irq, &msg);
 383
 384         return 0;
 385 }
 386
 387 static void dw_msi_teardown_irq(struct msi_chip *chip, unsigned int irq)
 388 {
 389         clear_irq(irq);
 390 }
 391
 392 static struct msi_chip dw_pcie_msi_chip = {
 393         .setup_irq = dw_msi_setup_irq,
 394         .teardown_irq = dw_msi_teardown_irq,
 395 };
 396
 397 int dw_pcie_link_up(struct pcie_port *pp)
 398 {
 399         if (pp->ops->link_up)
 400                 return pp->ops->link_up(pp);
 401         else
 402                 return 0;
 403 }
 404
 405 static int dw_pcie_msi_map(struct irq_domain *domain, unsigned int irq,
 406                         irq_hw_number_t hwirq)
 407 {
 408         irq_set_chip_and_handler(irq, &dw_msi_irq_chip, handle_simple_irq);
 409         irq_set_chip_data(irq, domain->host_data);
 410         set_irq_flags(irq, IRQF_VALID);
 411
 412         return 0;
 413 }
 414
 415 static const struct irq_domain_ops msi_domain_ops = {
 416         .map = dw_pcie_msi_map,
 417 };
 418
 419 int __init dw_pcie_host_init(struct pcie_port *pp)
 420 {
 421         struct device_node *np = pp->dev->of_node;
 422         struct platform_device *pdev = to_platform_device(pp->dev);
 423         struct of_pci_range range;
 424         struct of_pci_range_parser parser;
 425         struct resource *cfg_res;
 426         u32 val, na, ns;
 427         const __be32 *addrp;
 428         int i, index;
 429
 430         /* Find the address cell size and the number of cells in order to get
 431          * the untranslated address.
 432          */
 433         of_property_read_u32(np, "#address-cells", &na);
 434         ns = of_n_size_cells(np);
 435
 436         cfg_res = platform_get_resource_byname(pdev, IORESOURCE_MEM, "config");
 437         if (cfg_res) {
 438                 pp->config.cfg0_size = resource_size(cfg_res)/2;
 439                 pp->config.cfg1_size = resource_size(cfg_res)/2;
 440                 pp->cfg0_base = cfg_res->start;
 441                 pp->cfg1_base = cfg_res->start + pp->config.cfg0_size;
 442
 443                 /* Find the untranslated configuration space address */
 444                 index = of_property_match_string(np, "reg-names", "config");
 445                 addrp = of_get_address(np, index, false, false);
 446                 pp->cfg0_mod_base = of_read_number(addrp, ns);
 447                 pp->cfg1_mod_base = pp->cfg0_mod_base + pp->config.cfg0_size;
 448         } else {
 449                 dev_err(pp->dev, "missing *config* reg space\n");
 450         }
 451
 452         if (of_pci_range_parser_init(&parser, np)) {
 453                 dev_err(pp->dev, "missing ranges property\n");
 454                 return -EINVAL;
 455         }
 456
 457         /* Get the I/O and memory ranges from DT */
 458         for_each_of_pci_range(&parser, &range) {
 459                 unsigned long restype = range.flags & IORESOURCE_TYPE_BITS;
 460                 if (restype == IORESOURCE_IO) {
 461                         of_pci_range_to_resource(&range, np, &pp->io);
 462                         pp->io.name = "I/O";
 463                         pp->io.start = max_t(resource_size_t,
 464                                              PCIBIOS_MIN_IO,
 465                                              range.pci_addr + global_io_offset);
 466                         pp->io.end = min_t(resource_size_t,
 467                                            IO_SPACE_LIMIT,
 468                                            range.pci_addr + range.size
 469                                            + global_io_offset);
 470                         pp->config.io_size = resource_size(&pp->io);
 471                         pp->config.io_bus_addr = range.pci_addr;
 472                         pp->io_base = range.cpu_addr;
 473
 474                         /* Find the untranslated IO space address */
 475                         pp->io_mod_base = of_read_number(parser.range -
 476                                                          parser.np + na, ns);
 477                 }
 478                 if (restype == IORESOURCE_MEM) {
 479                         of_pci_range_to_resource(&range, np, &pp->mem);
 480                         pp->mem.name = "MEM";
 481                         pp->config.mem_size = resource_size(&pp->mem);
 482                         pp->config.mem_bus_addr = range.pci_addr;
 483
 484                         /* Find the untranslated MEM space address */
 485                         pp->mem_mod_base = of_read_number(parser.range -
 486                                                           parser.np + na, ns);
 487                 }
 488                 if (restype == 0) {
 489                         of_pci_range_to_resource(&range, np, &pp->cfg);
 490                         pp->config.cfg0_size = resource_size(&pp->cfg)/2;
 491                         pp->config.cfg1_size = resource_size(&pp->cfg)/2;
 492                         pp->cfg0_base = pp->cfg.start;
 493                         pp->cfg1_base = pp->cfg.start + pp->config.cfg0_size;
 494
 495                         /* Find the untranslated configuration space address */
 496                         pp->cfg0_mod_base = of_read_number(parser.range -
 497                                                            parser.np + na, ns);
 498                         pp->cfg1_mod_base = pp->cfg0_mod_base +
 499                                             pp->config.cfg0_size;
 500                 }
 501         }
 502
 503         if (!pp->dbi_base) {
 504                 pp->dbi_base = devm_ioremap(pp->dev, pp->cfg.start,
 505                                         resource_size(&pp->cfg));
 506                 if (!pp->dbi_base) {
 507                         dev_err(pp->dev, "error with ioremap\n");
 508                         return -ENOMEM;
 509                 }
 510         }
 511
 512         pp->mem_base = pp->mem.start;
 513
 514         pp->va_cfg0_base = devm_ioremap(pp->dev, pp->cfg0_base,
 515                                         pp->config.cfg0_size);
 516         if (!pp->va_cfg0_base) {
 517                 dev_err(pp->dev, "error with ioremap in function\n");
 518                 return -ENOMEM;
 519         }
 520         pp->va_cfg1_base = devm_ioremap(pp->dev, pp->cfg1_base,
 521                                         pp->config.cfg1_size);
 522         if (!pp->va_cfg1_base) {
 523                 dev_err(pp->dev, "error with ioremap\n");
 524                 return -ENOMEM;
 525         }
 526
 527         if (of_property_read_u32(np, "num-lanes", &pp->lanes)) {
 528                 dev_err(pp->dev, "Failed to parse the number of lanes\n");
 529                 return -EINVAL;
 530         }
 531
 532         if (IS_ENABLED(CONFIG_PCI_MSI)) {
 533                 pp->irq_domain = irq_domain_add_linear(pp->dev->of_node,
 534                                         MAX_MSI_IRQS, &msi_domain_ops,
 535                                         &dw_pcie_msi_chip);
 536                 if (!pp->irq_domain) {
 537                         dev_err(pp->dev, "irq domain init failed\n");
 538                         return -ENXIO;
 539                 }
 540
 541                 for (i = 0; i < MAX_MSI_IRQS; i++)
 542                         irq_create_mapping(pp->irq_domain, i);
 543         }
 544
 545         if (pp->ops->host_init)
 546                 pp->ops->host_init(pp);
 547
 548         dw_pcie_wr_own_conf(pp, PCI_BASE_ADDRESS_0, 4, 0);
 549
 550         /* program correct class for RC */
 551         dw_pcie_wr_own_conf(pp, PCI_CLASS_DEVICE, 2, PCI_CLASS_BRIDGE_PCI);
 552
 553         dw_pcie_rd_own_conf(pp, PCIE_LINK_WIDTH_SPEED_CONTROL, 4, &val);
 554         val |= PORT_LOGIC_SPEED_CHANGE;
 555         dw_pcie_wr_own_conf(pp, PCIE_LINK_WIDTH_SPEED_CONTROL, 4, val);
 556
 557         dw_pci.nr_controllers = 1;
 558         dw_pci.private_data = (void **)&pp;
 559
 560         pci_common_init_dev(pp->dev, &dw_pci);
 561         pci_assign_unassigned_resources();
 562 #ifdef CONFIG_PCI_DOMAINS
 563         dw_pci.domain++;
 564 #endif
 565
 566         return 0;
 567 }
 568
 569 static void dw_pcie_prog_viewport_cfg0(struct pcie_port *pp, u32 busdev)
 570 {
 571         /* Program viewport 0 : OUTBOUND : CFG0 */
 572         dw_pcie_writel_rc(pp, PCIE_ATU_REGION_OUTBOUND | PCIE_ATU_REGION_INDEX0,
 573                           PCIE_ATU_VIEWPORT);
 574         dw_pcie_writel_rc(pp, pp->cfg0_mod_base, PCIE_ATU_LOWER_BASE);
 575         dw_pcie_writel_rc(pp, (pp->cfg0_mod_base >> 32), PCIE_ATU_UPPER_BASE);
 576         dw_pcie_writel_rc(pp, pp->cfg0_mod_base + pp->config.cfg0_size - 1,
 577                           PCIE_ATU_LIMIT);
 578         dw_pcie_writel_rc(pp, busdev, PCIE_ATU_LOWER_TARGET);
 579         dw_pcie_writel_rc(pp, 0, PCIE_ATU_UPPER_TARGET);
 580         dw_pcie_writel_rc(pp, PCIE_ATU_TYPE_CFG0, PCIE_ATU_CR1);
 581         dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2);
 582 }
 583
 584 static void dw_pcie_prog_viewport_cfg1(struct pcie_port *pp, u32 busdev)
 585 {
 586         /* Program viewport 1 : OUTBOUND : CFG1 */
 587         dw_pcie_writel_rc(pp, PCIE_ATU_REGION_OUTBOUND | PCIE_ATU_REGION_INDEX1,
 588                           PCIE_ATU_VIEWPORT);
 589         dw_pcie_writel_rc(pp, PCIE_ATU_TYPE_CFG1, PCIE_ATU_CR1);
 590         dw_pcie_writel_rc(pp, pp->cfg1_mod_base, PCIE_ATU_LOWER_BASE);
 591         dw_pcie_writel_rc(pp, (pp->cfg1_mod_base >> 32), PCIE_ATU_UPPER_BASE);
 592         dw_pcie_writel_rc(pp, pp->cfg1_mod_base + pp->config.cfg1_size - 1,
 593                           PCIE_ATU_LIMIT);
 594         dw_pcie_writel_rc(pp, busdev, PCIE_ATU_LOWER_TARGET);
 595         dw_pcie_writel_rc(pp, 0, PCIE_ATU_UPPER_TARGET);
 596         dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2);
 597 }
 598
 599 static void dw_pcie_prog_viewport_mem_outbound(struct pcie_port *pp)
 600 {
 601         /* Program viewport 0 : OUTBOUND : MEM */
 602         dw_pcie_writel_rc(pp, PCIE_ATU_REGION_OUTBOUND | PCIE_ATU_REGION_INDEX0,
 603                           PCIE_ATU_VIEWPORT);
 604         dw_pcie_writel_rc(pp, PCIE_ATU_TYPE_MEM, PCIE_ATU_CR1);
 605         dw_pcie_writel_rc(pp, pp->mem_mod_base, PCIE_ATU_LOWER_BASE);
 606         dw_pcie_writel_rc(pp, (pp->mem_mod_base >> 32), PCIE_ATU_UPPER_BASE);
 607         dw_pcie_writel_rc(pp, pp->mem_mod_base + pp->config.mem_size - 1,
 608                           PCIE_ATU_LIMIT);
 609         dw_pcie_writel_rc(pp, pp->config.mem_bus_addr, PCIE_ATU_LOWER_TARGET);
 610         dw_pcie_writel_rc(pp, upper_32_bits(pp->config.mem_bus_addr),
 611                           PCIE_ATU_UPPER_TARGET);
 612         dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2);
 613 }
 614
 615 static void dw_pcie_prog_viewport_io_outbound(struct pcie_port *pp)
 616 {
 617         /* Program viewport 1 : OUTBOUND : IO */
 618         dw_pcie_writel_rc(pp, PCIE_ATU_REGION_OUTBOUND | PCIE_ATU_REGION_INDEX1,
 619                           PCIE_ATU_VIEWPORT);
 620         dw_pcie_writel_rc(pp, PCIE_ATU_TYPE_IO, PCIE_ATU_CR1);
 621         dw_pcie_writel_rc(pp, pp->io_mod_base, PCIE_ATU_LOWER_BASE);
 622         dw_pcie_writel_rc(pp, (pp->io_mod_base >> 32), PCIE_ATU_UPPER_BASE);
 623         dw_pcie_writel_rc(pp, pp->io_mod_base + pp->config.io_size - 1,
 624                           PCIE_ATU_LIMIT);
 625         dw_pcie_writel_rc(pp, pp->config.io_bus_addr, PCIE_ATU_LOWER_TARGET);
 626         dw_pcie_writel_rc(pp, upper_32_bits(pp->config.io_bus_addr),
 627                           PCIE_ATU_UPPER_TARGET);
 628         dw_pcie_writel_rc(pp, PCIE_ATU_ENABLE, PCIE_ATU_CR2);
 629 }
 630
 631 static int dw_pcie_rd_other_conf(struct pcie_port *pp, struct pci_bus *bus,
 632                 u32 devfn, int where, int size, u32 *val)
 633 {
 634         int ret = PCIBIOS_SUCCESSFUL;
 635         u32 address, busdev;
 636
 637         busdev = PCIE_ATU_BUS(bus->number) | PCIE_ATU_DEV(PCI_SLOT(devfn)) |
 638                  PCIE_ATU_FUNC(PCI_FUNC(devfn));
 639         address = where & ~0x3;
 640
 641         if (bus->parent->number == pp->root_bus_nr) {
 642                 dw_pcie_prog_viewport_cfg0(pp, busdev);
 643                 ret = dw_pcie_cfg_read(pp->va_cfg0_base + address, where, size,
 644                                 val);
 645                 dw_pcie_prog_viewport_mem_outbound(pp);
 646         } else {
 647                 dw_pcie_prog_viewport_cfg1(pp, busdev);
 648                 ret = dw_pcie_cfg_read(pp->va_cfg1_base + address, where, size,
 649                                 val);
 650                 dw_pcie_prog_viewport_io_outbound(pp);
 651         }
 652
 653         return ret;
 654 }
 655
 656 static int dw_pcie_wr_other_conf(struct pcie_port *pp, struct pci_bus *bus,
 657                 u32 devfn, int where, int size, u32 val)
 658 {
 659         int ret = PCIBIOS_SUCCESSFUL;
 660         u32 address, busdev;
 661
 662         busdev = PCIE_ATU_BUS(bus->number) | PCIE_ATU_DEV(PCI_SLOT(devfn)) |
 663                  PCIE_ATU_FUNC(PCI_FUNC(devfn));
 664         address = where & ~0x3;
 665
 666         if (bus->parent->number == pp->root_bus_nr) {
 667                 dw_pcie_prog_viewport_cfg0(pp, busdev);
 668                 ret = dw_pcie_cfg_write(pp->va_cfg0_base + address, where, size,
 669                                 val);
 670                 dw_pcie_prog_viewport_mem_outbound(pp);
 671         } else {
 672                 dw_pcie_prog_viewport_cfg1(pp, busdev);
 673                 ret = dw_pcie_cfg_write(pp->va_cfg1_base + address, where, size,
 674                                 val);
 675                 dw_pcie_prog_viewport_io_outbound(pp);
 676         }
 677
 678         return ret;
 679 }
 680
 681 static int dw_pcie_valid_config(struct pcie_port *pp,
 682                                 struct pci_bus *bus, int dev)
 683 {
 684         /* If there is no link, then there is no device */
 685         if (bus->number != pp->root_bus_nr) {
 686                 if (!dw_pcie_link_up(pp))
 687                         return 0;
 688         }
 689
 690         /* access only one slot on each root port */
 691         if (bus->number == pp->root_bus_nr && dev > 0)
 692                 return 0;
 693
 694         /*
 695          * do not read more than one device on the bus directly attached
 696          * to RC's (Virtual Bridge's) DS side.
 697          */
 698         if (bus->primary == pp->root_bus_nr && dev > 0)
 699                 return 0;
 700
 701         return 1;
 702 }
 703
 704 static int dw_pcie_rd_conf(struct pci_bus *bus, u32 devfn, int where,
 705                         int size, u32 *val)
 706 {
 707         struct pcie_port *pp = sys_to_pcie(bus->sysdata);
 708         int ret;
 709
 710         if (!pp) {
 711                 BUG();
 712                 return -EINVAL;
 713         }
 714
 715         if (dw_pcie_valid_config(pp, bus, PCI_SLOT(devfn)) == 0) {
 716                 *val = 0xffffffff;
 717                 return PCIBIOS_DEVICE_NOT_FOUND;
 718         }
 719
 720         if (bus->number != pp->root_bus_nr)
 721                 if (pp->ops->rd_other_conf)
 722                         ret = pp->ops->rd_other_conf(pp, bus, devfn,
 723                                                 where, size, val);
 724                 else
 725                         ret = dw_pcie_rd_other_conf(pp, bus, devfn,
 726                                                 where, size, val);
 727         else
 728                 ret = dw_pcie_rd_own_conf(pp, where, size, val);
 729
 730         return ret;
 731 }
 732
 733 static int dw_pcie_wr_conf(struct pci_bus *bus, u32 devfn,
 734                         int where, int size, u32 val)
 735 {
 736         struct pcie_port *pp = sys_to_pcie(bus->sysdata);
 737         int ret;
 738
 739         if (!pp) {
 740                 BUG();
 741                 return -EINVAL;
 742         }
 743
 744         if (dw_pcie_valid_config(pp, bus, PCI_SLOT(devfn)) == 0)
 745                 return PCIBIOS_DEVICE_NOT_FOUND;
 746
 747         if (bus->number != pp->root_bus_nr)
 748                 if (pp->ops->wr_other_conf)
 749                         ret = pp->ops->wr_other_conf(pp, bus, devfn,
 750                                                 where, size, val);
 751                 else
 752                         ret = dw_pcie_wr_other_conf(pp, bus, devfn,
 753                                                 where, size, val);
 754         else
 755                 ret = dw_pcie_wr_own_conf(pp, where, size, val);
 756
 757         return ret;
 758 }
 759
 760 static struct pci_ops dw_pcie_ops = {
 761         .read = dw_pcie_rd_conf,
 762         .write = dw_pcie_wr_conf,
 763 };
 764
 765 static int dw_pcie_setup(int nr, struct pci_sys_data *sys)
 766 {
 767         struct pcie_port *pp;
 768
 769         pp = sys_to_pcie(sys);
 770
 771         if (!pp)
 772                 return 0;
 773
 774         if (global_io_offset < SZ_1M && pp->config.io_size > 0) {
 775                 sys->io_offset = global_io_offset - pp->config.io_bus_addr;
 776                 pci_ioremap_io(global_io_offset, pp->io_base);
 777                 global_io_offset += SZ_64K;
 778                 pci_add_resource_offset(&sys->resources, &pp->io,
 779                                         sys->io_offset);
 780         }
 781
 782         sys->mem_offset = pp->mem.start - pp->config.mem_bus_addr;
 783         pci_add_resource_offset(&sys->resources, &pp->mem, sys->mem_offset);
 784
 785         return 1;
 786 }
 787
 788 static struct pci_bus *dw_pcie_scan_bus(int nr, struct pci_sys_data *sys)
 789 {
 790         struct pci_bus *bus;
 791         struct pcie_port *pp = sys_to_pcie(sys);
 792
 793         if (pp) {
 794                 pp->root_bus_nr = sys->busnr;
 795                 bus = pci_scan_root_bus(pp->dev, sys->busnr, &dw_pcie_ops,
 796                                         sys, &sys->resources);
 797         } else {
 798                 bus = NULL;
 799                 BUG();
 800         }
 801
 802         return bus;
 803 }
 804
 805 static int dw_pcie_map_irq(const struct pci_dev *dev, u8 slot, u8 pin)
 806 {
 807         struct pcie_port *pp = sys_to_pcie(dev->bus->sysdata);
 808         int irq;
 809
 810         irq = of_irq_parse_and_map_pci(dev, slot, pin);
 811         if (!irq)
 812                 irq = pp->irq;
 813
 814         return irq;
 815 }
 816
 817 static void dw_pcie_add_bus(struct pci_bus *bus)
 818 {
 819         if (IS_ENABLED(CONFIG_PCI_MSI)) {
 820                 struct pcie_port *pp = sys_to_pcie(bus->sysdata);
 821
 822                 dw_pcie_msi_chip.dev = pp->dev;
 823                 bus->msi = &dw_pcie_msi_chip;
 824         }
 825 }
 826
 827 static struct hw_pci dw_pci = {
 828         .setup          = dw_pcie_setup,
 829         .scan           = dw_pcie_scan_bus,
 830         .map_irq        = dw_pcie_map_irq,
 831         .add_bus        = dw_pcie_add_bus,
 832 };
 833
 834 void dw_pcie_setup_rc(struct pcie_port *pp)
 835 {
 836         struct pcie_port_info *config = &pp->config;
 837         u32 val;
 838         u32 membase;
 839         u32 memlimit;
 840
 841         /* set the number of lanes */
 842         dw_pcie_readl_rc(pp, PCIE_PORT_LINK_CONTROL, &val);
 843         val &= ~PORT_LINK_MODE_MASK;
 844         switch (pp->lanes) {
 845         case 1:
 846                 val |= PORT_LINK_MODE_1_LANES;
 847                 break;
 848         case 2:
 849                 val |= PORT_LINK_MODE_2_LANES;
 850                 break;
 851         case 4:
 852                 val |= PORT_LINK_MODE_4_LANES;
 853                 break;
 854         }
 855         dw_pcie_writel_rc(pp, val, PCIE_PORT_LINK_CONTROL);
 856
 857         /* set link width speed control register */
 858         dw_pcie_readl_rc(pp, PCIE_LINK_WIDTH_SPEED_CONTROL, &val);
 859         val &= ~PORT_LOGIC_LINK_WIDTH_MASK;
 860         switch (pp->lanes) {
 861         case 1:
 862                 val |= PORT_LOGIC_LINK_WIDTH_1_LANES;
 863                 break;
 864         case 2:
 865                 val |= PORT_LOGIC_LINK_WIDTH_2_LANES;
 866                 break;
 867         case 4:
 868                 val |= PORT_LOGIC_LINK_WIDTH_4_LANES;
 869                 break;
 870         }
 871         dw_pcie_writel_rc(pp, val, PCIE_LINK_WIDTH_SPEED_CONTROL);
 872
 873         /* setup RC BARs */
 874         dw_pcie_writel_rc(pp, 0x00000004, PCI_BASE_ADDRESS_0);
 875         dw_pcie_writel_rc(pp, 0x00000000, PCI_BASE_ADDRESS_1);
 876
 877         /* setup interrupt pins */
 878         dw_pcie_readl_rc(pp, PCI_INTERRUPT_LINE, &val);
 879         val &= 0xffff00ff;
 880         val |= 0x00000100;
 881         dw_pcie_writel_rc(pp, val, PCI_INTERRUPT_LINE);
 882
 883         /* setup bus numbers */
 884         dw_pcie_readl_rc(pp, PCI_PRIMARY_BUS, &val);
 885         val &= 0xff000000;
 886         val |= 0x00010100;
 887         dw_pcie_writel_rc(pp, val, PCI_PRIMARY_BUS);
 888
 889         /* setup memory base, memory limit */
 890         membase = ((u32)pp->mem_base & 0xfff00000) >> 16;
 891         memlimit = (config->mem_size + (u32)pp->mem_base) & 0xfff00000;
 892         val = memlimit | membase;
 893         dw_pcie_writel_rc(pp, val, PCI_MEMORY_BASE);
 894
 895         /* setup command register */
 896         dw_pcie_readl_rc(pp, PCI_COMMAND, &val);
 897         val &= 0xffff0000;
 898         val |= PCI_COMMAND_IO | PCI_COMMAND_MEMORY |
 899                 PCI_COMMAND_MASTER | PCI_COMMAND_SERR;
 900         dw_pcie_writel_rc(pp, val, PCI_COMMAND);
 901 }
 902
 903 MODULE_AUTHOR("Jingoo Han <jg1.han@samsung.com>");
 904 MODULE_DESCRIPTION("Designware PCIe host controller driver");
 905 MODULE_LICENSE("GPL v2");