drivers/pci/controller/dwc/pcie-designware.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2 /*
   3  * Synopsys DesignWare PCIe host controller driver
   4  *
   5  * Copyright (C) 2013 Samsung Electronics Co., Ltd.
   6  *              http://www.samsung.com
   7  *
   8  * Author: Jingoo Han <jg1.han@samsung.com>
   9  */
  10
  11 #ifndef _PCIE_DESIGNWARE_H
  12 #define _PCIE_DESIGNWARE_H
  13
  14 #include <linux/dma-mapping.h>
  15 #include <linux/irq.h>
  16 #include <linux/msi.h>
  17 #include <linux/pci.h>
  18
  19 #include <linux/pci-epc.h>
  20 #include <linux/pci-epf.h>
  21
  22 /* Parameters for the waiting for link up routine */
  23 #define LINK_WAIT_MAX_RETRIES           10
  24 #define LINK_WAIT_USLEEP_MIN            90000
  25 #define LINK_WAIT_USLEEP_MAX            100000
  26
  27 /* Parameters for the waiting for iATU enabled routine */
  28 #define LINK_WAIT_MAX_IATU_RETRIES      5
  29 #define LINK_WAIT_IATU                  9
  30
  31 /* Synopsys-specific PCIe configuration registers */
  32 #define PCIE_PORT_LINK_CONTROL          0x710
  33 #define PORT_LINK_MODE_MASK             (0x3f << 16)
  34 #define PORT_LINK_MODE_1_LANES          (0x1 << 16)
  35 #define PORT_LINK_MODE_2_LANES          (0x3 << 16)
  36 #define PORT_LINK_MODE_4_LANES          (0x7 << 16)
  37 #define PORT_LINK_MODE_8_LANES          (0xf << 16)
  38
  39 #define PCIE_PORT_DEBUG0                0x728
  40 #define PORT_LOGIC_LTSSM_STATE_MASK     0x1f
  41 #define PORT_LOGIC_LTSSM_STATE_L0       0x11
  42
  43 #define PCIE_LINK_WIDTH_SPEED_CONTROL   0x80C
  44 #define PORT_LOGIC_SPEED_CHANGE         (0x1 << 17)
  45 #define PORT_LOGIC_LINK_WIDTH_MASK      (0x1f << 8)
  46 #define PORT_LOGIC_LINK_WIDTH_1_LANES   (0x1 << 8)
  47 #define PORT_LOGIC_LINK_WIDTH_2_LANES   (0x2 << 8)
  48 #define PORT_LOGIC_LINK_WIDTH_4_LANES   (0x4 << 8)
  49 #define PORT_LOGIC_LINK_WIDTH_8_LANES   (0x8 << 8)
  50
  51 #define PCIE_MSI_ADDR_LO                0x820
  52 #define PCIE_MSI_ADDR_HI                0x824
  53 #define PCIE_MSI_INTR0_ENABLE           0x828
  54 #define PCIE_MSI_INTR0_MASK             0x82C
  55 #define PCIE_MSI_INTR0_STATUS           0x830
  56
  57 #define PCIE_ATU_VIEWPORT               0x900
  58 #define PCIE_ATU_REGION_INBOUND         (0x1 << 31)
  59 #define PCIE_ATU_REGION_OUTBOUND        (0x0 << 31)
  60 #define PCIE_ATU_REGION_INDEX2          (0x2 << 0)
  61 #define PCIE_ATU_REGION_INDEX1          (0x1 << 0)
  62 #define PCIE_ATU_REGION_INDEX0          (0x0 << 0)
  63 #define PCIE_ATU_CR1                    0x904
  64 #define PCIE_ATU_TYPE_MEM               (0x0 << 0)
  65 #define PCIE_ATU_TYPE_IO                (0x2 << 0)
  66 #define PCIE_ATU_TYPE_CFG0              (0x4 << 0)
  67 #define PCIE_ATU_TYPE_CFG1              (0x5 << 0)
  68 #define PCIE_ATU_CR2                    0x908
  69 #define PCIE_ATU_ENABLE                 (0x1 << 31)
  70 #define PCIE_ATU_BAR_MODE_ENABLE        (0x1 << 30)
  71 #define PCIE_ATU_LOWER_BASE             0x90C
  72 #define PCIE_ATU_UPPER_BASE             0x910
  73 #define PCIE_ATU_LIMIT                  0x914
  74 #define PCIE_ATU_LOWER_TARGET           0x918
  75 #define PCIE_ATU_BUS(x)                 (((x) & 0xff) << 24)
  76 #define PCIE_ATU_DEV(x)                 (((x) & 0x1f) << 19)
  77 #define PCIE_ATU_FUNC(x)                (((x) & 0x7) << 16)
  78 #define PCIE_ATU_UPPER_TARGET           0x91C
  79
  80 #define PCIE_MISC_CONTROL_1_OFF         0x8BC
  81 #define PCIE_DBI_RO_WR_EN               (0x1 << 0)
  82
  83 /*
  84  * iATU Unroll-specific register definitions
  85  * From 4.80 core version the address translation will be made by unroll
  86  */
  87 #define PCIE_ATU_UNR_REGION_CTRL1       0x00
  88 #define PCIE_ATU_UNR_REGION_CTRL2       0x04
  89 #define PCIE_ATU_UNR_LOWER_BASE         0x08
  90 #define PCIE_ATU_UNR_UPPER_BASE         0x0C
  91 #define PCIE_ATU_UNR_LIMIT              0x10
  92 #define PCIE_ATU_UNR_LOWER_TARGET       0x14
  93 #define PCIE_ATU_UNR_UPPER_TARGET       0x18
  94
  95 /* Register address builder */
  96 #define PCIE_GET_ATU_OUTB_UNR_REG_OFFSET(region)        \
  97                         ((0x3 << 20) | ((region) << 9))
  98
  99 #define PCIE_GET_ATU_INB_UNR_REG_OFFSET(region)                         \
 100                         ((0x3 << 20) | ((region) << 9) | (0x1 << 8))
 101
 102 #define MAX_MSI_IRQS                    256
 103 #define MAX_MSI_IRQS_PER_CTRL           32
 104 #define MAX_MSI_CTRLS                   (MAX_MSI_IRQS / MAX_MSI_IRQS_PER_CTRL)
 105 #define MSI_REG_CTRL_BLOCK_SIZE         12
 106 #define MSI_DEF_NUM_VECTORS             32
 107
 108 /* Maximum number of inbound/outbound iATUs */
 109 #define MAX_IATU_IN                     256
 110 #define MAX_IATU_OUT                    256
 111
 112 struct pcie_port;
 113 struct dw_pcie;
 114 struct dw_pcie_ep;
 115
 116 enum dw_pcie_region_type {
 117         DW_PCIE_REGION_UNKNOWN,
 118         DW_PCIE_REGION_INBOUND,
 119         DW_PCIE_REGION_OUTBOUND,
 120 };
 121
 122 enum dw_pcie_device_mode {
 123         DW_PCIE_UNKNOWN_TYPE,
 124         DW_PCIE_EP_TYPE,
 125         DW_PCIE_LEG_EP_TYPE,
 126         DW_PCIE_RC_TYPE,
 127 };
 128
 129 struct dw_pcie_host_ops {
 130         int (*rd_own_conf)(struct pcie_port *pp, int where, int size, u32 *val);
 131         int (*wr_own_conf)(struct pcie_port *pp, int where, int size, u32 val);
 132         int (*rd_other_conf)(struct pcie_port *pp, struct pci_bus *bus,
 133                              unsigned int devfn, int where, int size, u32 *val);
 134         int (*wr_other_conf)(struct pcie_port *pp, struct pci_bus *bus,
 135                              unsigned int devfn, int where, int size, u32 val);
 136         int (*host_init)(struct pcie_port *pp);
 137         void (*msi_set_irq)(struct pcie_port *pp, int irq);
 138         void (*msi_clear_irq)(struct pcie_port *pp, int irq);
 139         phys_addr_t (*get_msi_addr)(struct pcie_port *pp);
 140         u32 (*get_msi_data)(struct pcie_port *pp, int pos);
 141         void (*scan_bus)(struct pcie_port *pp);
 142         void (*set_num_vectors)(struct pcie_port *pp);
 143         int (*msi_host_init)(struct pcie_port *pp);
 144         void (*msi_irq_ack)(int irq, struct pcie_port *pp);
 145 };
 146
 147 struct pcie_port {
 148         u8                      root_bus_nr;
 149         u64                     cfg0_base;
 150         void __iomem            *va_cfg0_base;
 151         u32                     cfg0_size;
 152         u64                     cfg1_base;
 153         void __iomem            *va_cfg1_base;
 154         u32                     cfg1_size;
 155         resource_size_t         io_base;
 156         phys_addr_t             io_bus_addr;
 157         u32                     io_size;
 158         u64                     mem_base;
 159         phys_addr_t             mem_bus_addr;
 160         u32                     mem_size;
 161         struct resource         *cfg;
 162         struct resource         *io;
 163         struct resource         *mem;
 164         struct resource         *busn;
 165         int                     irq;
 166         const struct dw_pcie_host_ops *ops;
 167         int                     msi_irq;
 168         struct irq_domain       *irq_domain;
 169         struct irq_domain       *msi_domain;
 170         dma_addr_t              msi_data;
 171         u32                     num_vectors;
 172         u32                     irq_status[MAX_MSI_CTRLS];
 173         raw_spinlock_t          lock;
 174         DECLARE_BITMAP(msi_irq_in_use, MAX_MSI_IRQS);
 175 };
 176
 177 enum dw_pcie_as_type {
 178         DW_PCIE_AS_UNKNOWN,
 179         DW_PCIE_AS_MEM,
 180         DW_PCIE_AS_IO,
 181 };
 182
 183 struct dw_pcie_ep_ops {
 184         void    (*ep_init)(struct dw_pcie_ep *ep);
 185         int     (*raise_irq)(struct dw_pcie_ep *ep, u8 func_no,
 186                              enum pci_epc_irq_type type, u16 interrupt_num);
 187 };
 188
 189 struct dw_pcie_ep {
 190         struct pci_epc          *epc;
 191         struct dw_pcie_ep_ops   *ops;
 192         phys_addr_t             phys_base;
 193         size_t                  addr_size;
 194         size_t                  page_size;
 195         u8                      bar_to_atu[6];
 196         phys_addr_t             *outbound_addr;
 197         unsigned long           *ib_window_map;
 198         unsigned long           *ob_window_map;
 199         u32                     num_ib_windows;
 200         u32                     num_ob_windows;
 201         void __iomem            *msi_mem;
 202         phys_addr_t             msi_mem_phys;
 203         u8                      msi_cap;        /* MSI capability offset */
 204         u8                      msix_cap;       /* MSI-X capability offset */
 205 };
 206
 207 struct dw_pcie_ops {
 208         u64     (*cpu_addr_fixup)(struct dw_pcie *pcie, u64 cpu_addr);
 209         u32     (*read_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
 210                             size_t size);
 211         void    (*write_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
 212                              size_t size, u32 val);
 213         int     (*link_up)(struct dw_pcie *pcie);
 214         int     (*start_link)(struct dw_pcie *pcie);
 215         void    (*stop_link)(struct dw_pcie *pcie);
 216 };
 217
 218 struct dw_pcie {
 219         struct device           *dev;
 220         void __iomem            *dbi_base;
 221         void __iomem            *dbi_base2;
 222         u32                     num_viewport;
 223         u8                      iatu_unroll_enabled;
 224         struct pcie_port        pp;
 225         struct dw_pcie_ep       ep;
 226         const struct dw_pcie_ops *ops;
 227 };
 228
 229 #define to_dw_pcie_from_pp(port) container_of((port), struct dw_pcie, pp)
 230
 231 #define to_dw_pcie_from_ep(endpoint)   \
 232                 container_of((endpoint), struct dw_pcie, ep)
 233
 234 int dw_pcie_read(void __iomem *addr, int size, u32 *val);
 235 int dw_pcie_write(void __iomem *addr, int size, u32 val);
 236
 237 u32 __dw_pcie_read_dbi(struct dw_pcie *pci, void __iomem *base, u32 reg,
 238                        size_t size);
 239 void __dw_pcie_write_dbi(struct dw_pcie *pci, void __iomem *base, u32 reg,
 240                          size_t size, u32 val);
 241 int dw_pcie_link_up(struct dw_pcie *pci);
 242 int dw_pcie_wait_for_link(struct dw_pcie *pci);
 243 void dw_pcie_prog_outbound_atu(struct dw_pcie *pci, int index,
 244                                int type, u64 cpu_addr, u64 pci_addr,
 245                                u32 size);
 246 int dw_pcie_prog_inbound_atu(struct dw_pcie *pci, int index, int bar,
 247                              u64 cpu_addr, enum dw_pcie_as_type as_type);
 248 void dw_pcie_disable_atu(struct dw_pcie *pci, int index,
 249                          enum dw_pcie_region_type type);
 250 void dw_pcie_setup(struct dw_pcie *pci);
 251
 252 static inline void dw_pcie_writel_dbi(struct dw_pcie *pci, u32 reg, u32 val)
 253 {
 254         __dw_pcie_write_dbi(pci, pci->dbi_base, reg, 0x4, val);
 255 }
 256
 257 static inline u32 dw_pcie_readl_dbi(struct dw_pcie *pci, u32 reg)
 258 {
 259         return __dw_pcie_read_dbi(pci, pci->dbi_base, reg, 0x4);
 260 }
 261
 262 static inline void dw_pcie_writew_dbi(struct dw_pcie *pci, u32 reg, u16 val)
 263 {
 264         __dw_pcie_write_dbi(pci, pci->dbi_base, reg, 0x2, val);
 265 }
 266
 267 static inline u16 dw_pcie_readw_dbi(struct dw_pcie *pci, u32 reg)
 268 {
 269         return __dw_pcie_read_dbi(pci, pci->dbi_base, reg, 0x2);
 270 }
 271
 272 static inline void dw_pcie_writeb_dbi(struct dw_pcie *pci, u32 reg, u8 val)
 273 {
 274         __dw_pcie_write_dbi(pci, pci->dbi_base, reg, 0x1, val);
 275 }
 276
 277 static inline u8 dw_pcie_readb_dbi(struct dw_pcie *pci, u32 reg)
 278 {
 279         return __dw_pcie_read_dbi(pci, pci->dbi_base, reg, 0x1);
 280 }
 281
 282 static inline void dw_pcie_writel_dbi2(struct dw_pcie *pci, u32 reg, u32 val)
 283 {
 284         __dw_pcie_write_dbi(pci, pci->dbi_base2, reg, 0x4, val);
 285 }
 286
 287 static inline u32 dw_pcie_readl_dbi2(struct dw_pcie *pci, u32 reg)
 288 {
 289         return __dw_pcie_read_dbi(pci, pci->dbi_base2, reg, 0x4);
 290 }
 291
 292 static inline void dw_pcie_dbi_ro_wr_en(struct dw_pcie *pci)
 293 {
 294         u32 reg;
 295         u32 val;
 296
 297         reg = PCIE_MISC_CONTROL_1_OFF;
 298         val = dw_pcie_readl_dbi(pci, reg);
 299         val |= PCIE_DBI_RO_WR_EN;
 300         dw_pcie_writel_dbi(pci, reg, val);
 301 }
 302
 303 static inline void dw_pcie_dbi_ro_wr_dis(struct dw_pcie *pci)
 304 {
 305         u32 reg;
 306         u32 val;
 307
 308         reg = PCIE_MISC_CONTROL_1_OFF;
 309         val = dw_pcie_readl_dbi(pci, reg);
 310         val &= ~PCIE_DBI_RO_WR_EN;
 311         dw_pcie_writel_dbi(pci, reg, val);
 312 }
 313
 314 #ifdef CONFIG_PCIE_DW_HOST
 315 irqreturn_t dw_handle_msi_irq(struct pcie_port *pp);
 316 void dw_pcie_msi_init(struct pcie_port *pp);
 317 void dw_pcie_free_msi(struct pcie_port *pp);
 318 void dw_pcie_setup_rc(struct pcie_port *pp);
 319 int dw_pcie_host_init(struct pcie_port *pp);
 320 int dw_pcie_allocate_domains(struct pcie_port *pp);
 321 #else
 322 static inline irqreturn_t dw_handle_msi_irq(struct pcie_port *pp)
 323 {
 324         return IRQ_NONE;
 325 }
 326
 327 static inline void dw_pcie_msi_init(struct pcie_port *pp)
 328 {
 329 }
 330
 331 static inline void dw_pcie_free_msi(struct pcie_port *pp)
 332 {
 333 }
 334
 335 static inline void dw_pcie_setup_rc(struct pcie_port *pp)
 336 {
 337 }
 338
 339 static inline int dw_pcie_host_init(struct pcie_port *pp)
 340 {
 341         return 0;
 342 }
 343
 344 static inline int dw_pcie_allocate_domains(struct pcie_port *pp)
 345 {
 346         return 0;
 347 }
 348 #endif
 349
 350 #ifdef CONFIG_PCIE_DW_EP
 351 void dw_pcie_ep_linkup(struct dw_pcie_ep *ep);
 352 int dw_pcie_ep_init(struct dw_pcie_ep *ep);
 353 void dw_pcie_ep_exit(struct dw_pcie_ep *ep);
 354 int dw_pcie_ep_raise_legacy_irq(struct dw_pcie_ep *ep, u8 func_no);
 355 int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no,
 356                              u8 interrupt_num);
 357 int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no,
 358                              u16 interrupt_num);
 359 void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar);
 360 #else
 361 static inline void dw_pcie_ep_linkup(struct dw_pcie_ep *ep)
 362 {
 363 }
 364
 365 static inline int dw_pcie_ep_init(struct dw_pcie_ep *ep)
 366 {
 367         return 0;
 368 }
 369
 370 static inline void dw_pcie_ep_exit(struct dw_pcie_ep *ep)
 371 {
 372 }
 373
 374 static inline int dw_pcie_ep_raise_legacy_irq(struct dw_pcie_ep *ep, u8 func_no)
 375 {
 376         return 0;
 377 }
 378
 379 static inline int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no,
 380                                            u8 interrupt_num)
 381 {
 382         return 0;
 383 }
 384
 385 static inline int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no,
 386                                            u16 interrupt_num)
 387 {
 388         return 0;
 389 }
 390
 391 static inline void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar)
 392 {
 393 }
 394 #endif
 395 #endif /* _PCIE_DESIGNWARE_H */