drivers/net/wireless/ath/ath9k/hw.c

   1 /*
   2  * Copyright (c) 2008-2010 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #include <linux/io.h>
  18 #include <linux/slab.h>
  19 #include <asm/unaligned.h>
  20
  21 #include "hw.h"
  22 #include "hw-ops.h"
  23 #include "rc.h"
  24 #include "ar9003_mac.h"
  25
  26 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type);
  27
  28 MODULE_AUTHOR("Atheros Communications");
  29 MODULE_DESCRIPTION("Support for Atheros 802.11n wireless LAN cards.");
  30 MODULE_SUPPORTED_DEVICE("Atheros 802.11n WLAN cards");
  31 MODULE_LICENSE("Dual BSD/GPL");
  32
  33 static int __init ath9k_init(void)
  34 {
  35         return 0;
  36 }
  37 module_init(ath9k_init);
  38
  39 static void __exit ath9k_exit(void)
  40 {
  41         return;
  42 }
  43 module_exit(ath9k_exit);
  44
  45 /* Private hardware callbacks */
  46
  47 static void ath9k_hw_init_cal_settings(struct ath_hw *ah)
  48 {
  49         ath9k_hw_private_ops(ah)->init_cal_settings(ah);
  50 }
  51
  52 static void ath9k_hw_init_mode_regs(struct ath_hw *ah)
  53 {
  54         ath9k_hw_private_ops(ah)->init_mode_regs(ah);
  55 }
  56
  57 static u32 ath9k_hw_compute_pll_control(struct ath_hw *ah,
  58                                         struct ath9k_channel *chan)
  59 {
  60         return ath9k_hw_private_ops(ah)->compute_pll_control(ah, chan);
  61 }
  62
  63 static void ath9k_hw_init_mode_gain_regs(struct ath_hw *ah)
  64 {
  65         if (!ath9k_hw_private_ops(ah)->init_mode_gain_regs)
  66                 return;
  67
  68         ath9k_hw_private_ops(ah)->init_mode_gain_regs(ah);
  69 }
  70
  71 static void ath9k_hw_ani_cache_ini_regs(struct ath_hw *ah)
  72 {
  73         /* You will not have this callback if using the old ANI */
  74         if (!ath9k_hw_private_ops(ah)->ani_cache_ini_regs)
  75                 return;
  76
  77         ath9k_hw_private_ops(ah)->ani_cache_ini_regs(ah);
  78 }
  79
  80 /********************/
  81 /* Helper Functions */
  82 /********************/
  83
  84 static void ath9k_hw_set_clockrate(struct ath_hw *ah)
  85 {
  86         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
  87         struct ath_common *common = ath9k_hw_common(ah);
  88         unsigned int clockrate;
  89
  90         if (!ah->curchan) /* should really check for CCK instead */
  91                 clockrate = ATH9K_CLOCK_RATE_CCK;
  92         else if (conf->channel->band == IEEE80211_BAND_2GHZ)
  93                 clockrate = ATH9K_CLOCK_RATE_2GHZ_OFDM;
  94         else if (ah->caps.hw_caps & ATH9K_HW_CAP_FASTCLOCK)
  95                 clockrate = ATH9K_CLOCK_FAST_RATE_5GHZ_OFDM;
  96         else
  97                 clockrate = ATH9K_CLOCK_RATE_5GHZ_OFDM;
  98
  99         if (conf_is_ht40(conf))
 100                 clockrate *= 2;
 101
 102         common->clockrate = clockrate;
 103 }
 104
 105 static u32 ath9k_hw_mac_to_clks(struct ath_hw *ah, u32 usecs)
 106 {
 107         struct ath_common *common = ath9k_hw_common(ah);
 108
 109         return usecs * common->clockrate;
 110 }
 111
 112 bool ath9k_hw_wait(struct ath_hw *ah, u32 reg, u32 mask, u32 val, u32 timeout)
 113 {
 114         int i;
 115
 116         BUG_ON(timeout < AH_TIME_QUANTUM);
 117
 118         for (i = 0; i < (timeout / AH_TIME_QUANTUM); i++) {
 119                 if ((REG_READ(ah, reg) & mask) == val)
 120                         return true;
 121
 122                 udelay(AH_TIME_QUANTUM);
 123         }
 124
 125         ath_dbg(ath9k_hw_common(ah), ATH_DBG_ANY,
 126                 "timeout (%d us) on reg 0x%x: 0x%08x & 0x%08x != 0x%08x\n",
 127                 timeout, reg, REG_READ(ah, reg), mask, val);
 128
 129         return false;
 130 }
 131 EXPORT_SYMBOL(ath9k_hw_wait);
 132
 133 void ath9k_hw_write_array(struct ath_hw *ah, struct ar5416IniArray *array,
 134                           int column, unsigned int *writecnt)
 135 {
 136         int r;
 137
 138         ENABLE_REGWRITE_BUFFER(ah);
 139         for (r = 0; r < array->ia_rows; r++) {
 140                 REG_WRITE(ah, INI_RA(array, r, 0),
 141                           INI_RA(array, r, column));
 142                 DO_DELAY(*writecnt);
 143         }
 144         REGWRITE_BUFFER_FLUSH(ah);
 145 }
 146
 147 u32 ath9k_hw_reverse_bits(u32 val, u32 n)
 148 {
 149         u32 retval;
 150         int i;
 151
 152         for (i = 0, retval = 0; i < n; i++) {
 153                 retval = (retval << 1) | (val & 1);
 154                 val >>= 1;
 155         }
 156         return retval;
 157 }
 158
 159 bool ath9k_get_channel_edges(struct ath_hw *ah,
 160                              u16 flags, u16 *low,
 161                              u16 *high)
 162 {
 163         struct ath9k_hw_capabilities *pCap = &ah->caps;
 164
 165         if (flags & CHANNEL_5GHZ) {
 166                 *low = pCap->low_5ghz_chan;
 167                 *high = pCap->high_5ghz_chan;
 168                 return true;
 169         }
 170         if ((flags & CHANNEL_2GHZ)) {
 171                 *low = pCap->low_2ghz_chan;
 172                 *high = pCap->high_2ghz_chan;
 173                 return true;
 174         }
 175         return false;
 176 }
 177
 178 u16 ath9k_hw_computetxtime(struct ath_hw *ah,
 179                            u8 phy, int kbps,
 180                            u32 frameLen, u16 rateix,
 181                            bool shortPreamble)
 182 {
 183         u32 bitsPerSymbol, numBits, numSymbols, phyTime, txTime;
 184
 185         if (kbps == 0)
 186                 return 0;
 187
 188         switch (phy) {
 189         case WLAN_RC_PHY_CCK:
 190                 phyTime = CCK_PREAMBLE_BITS + CCK_PLCP_BITS;
 191                 if (shortPreamble)
 192                         phyTime >>= 1;
 193                 numBits = frameLen << 3;
 194                 txTime = CCK_SIFS_TIME + phyTime + ((numBits * 1000) / kbps);
 195                 break;
 196         case WLAN_RC_PHY_OFDM:
 197                 if (ah->curchan && IS_CHAN_QUARTER_RATE(ah->curchan)) {
 198                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_QUARTER) / 1000;
 199                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 200                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 201                         txTime = OFDM_SIFS_TIME_QUARTER
 202                                 + OFDM_PREAMBLE_TIME_QUARTER
 203                                 + (numSymbols * OFDM_SYMBOL_TIME_QUARTER);
 204                 } else if (ah->curchan &&
 205                            IS_CHAN_HALF_RATE(ah->curchan)) {
 206                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME_HALF) / 1000;
 207                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 208                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 209                         txTime = OFDM_SIFS_TIME_HALF +
 210                                 OFDM_PREAMBLE_TIME_HALF
 211                                 + (numSymbols * OFDM_SYMBOL_TIME_HALF);
 212                 } else {
 213                         bitsPerSymbol = (kbps * OFDM_SYMBOL_TIME) / 1000;
 214                         numBits = OFDM_PLCP_BITS + (frameLen << 3);
 215                         numSymbols = DIV_ROUND_UP(numBits, bitsPerSymbol);
 216                         txTime = OFDM_SIFS_TIME + OFDM_PREAMBLE_TIME
 217                                 + (numSymbols * OFDM_SYMBOL_TIME);
 218                 }
 219                 break;
 220         default:
 221                 ath_err(ath9k_hw_common(ah),
 222                         "Unknown phy %u (rate ix %u)\n", phy, rateix);
 223                 txTime = 0;
 224                 break;
 225         }
 226
 227         return txTime;
 228 }
 229 EXPORT_SYMBOL(ath9k_hw_computetxtime);
 230
 231 void ath9k_hw_get_channel_centers(struct ath_hw *ah,
 232                                   struct ath9k_channel *chan,
 233                                   struct chan_centers *centers)
 234 {
 235         int8_t extoff;
 236
 237         if (!IS_CHAN_HT40(chan)) {
 238                 centers->ctl_center = centers->ext_center =
 239                         centers->synth_center = chan->channel;
 240                 return;
 241         }
 242
 243         if ((chan->chanmode == CHANNEL_A_HT40PLUS) ||
 244             (chan->chanmode == CHANNEL_G_HT40PLUS)) {
 245                 centers->synth_center =
 246                         chan->channel + HT40_CHANNEL_CENTER_SHIFT;
 247                 extoff = 1;
 248         } else {
 249                 centers->synth_center =
 250                         chan->channel - HT40_CHANNEL_CENTER_SHIFT;
 251                 extoff = -1;
 252         }
 253
 254         centers->ctl_center =
 255                 centers->synth_center - (extoff * HT40_CHANNEL_CENTER_SHIFT);
 256         /* 25 MHz spacing is supported by hw but not on upper layers */
 257         centers->ext_center =
 258                 centers->synth_center + (extoff * HT40_CHANNEL_CENTER_SHIFT);
 259 }
 260
 261 /******************/
 262 /* Chip Revisions */
 263 /******************/
 264
 265 static void ath9k_hw_read_revisions(struct ath_hw *ah)
 266 {
 267         u32 val;
 268
 269         val = REG_READ(ah, AR_SREV) & AR_SREV_ID;
 270
 271         if (val == 0xFF) {
 272                 val = REG_READ(ah, AR_SREV);
 273                 ah->hw_version.macVersion =
 274                         (val & AR_SREV_VERSION2) >> AR_SREV_TYPE2_S;
 275                 ah->hw_version.macRev = MS(val, AR_SREV_REVISION2);
 276                 ah->is_pciexpress = (val & AR_SREV_TYPE2_HOST_MODE) ? 0 : 1;
 277         } else {
 278                 if (!AR_SREV_9100(ah))
 279                         ah->hw_version.macVersion = MS(val, AR_SREV_VERSION);
 280
 281                 ah->hw_version.macRev = val & AR_SREV_REVISION;
 282
 283                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCIE)
 284                         ah->is_pciexpress = true;
 285         }
 286 }
 287
 288 /************************************/
 289 /* HW Attach, Detach, Init Routines */
 290 /************************************/
 291
 292 static void ath9k_hw_disablepcie(struct ath_hw *ah)
 293 {
 294         if (!AR_SREV_5416(ah))
 295                 return;
 296
 297         REG_WRITE(ah, AR_PCIE_SERDES, 0x9248fc00);
 298         REG_WRITE(ah, AR_PCIE_SERDES, 0x24924924);
 299         REG_WRITE(ah, AR_PCIE_SERDES, 0x28000029);
 300         REG_WRITE(ah, AR_PCIE_SERDES, 0x57160824);
 301         REG_WRITE(ah, AR_PCIE_SERDES, 0x25980579);
 302         REG_WRITE(ah, AR_PCIE_SERDES, 0x00000000);
 303         REG_WRITE(ah, AR_PCIE_SERDES, 0x1aaabe40);
 304         REG_WRITE(ah, AR_PCIE_SERDES, 0xbe105554);
 305         REG_WRITE(ah, AR_PCIE_SERDES, 0x000e1007);
 306
 307         REG_WRITE(ah, AR_PCIE_SERDES2, 0x00000000);
 308 }
 309
 310 /* This should work for all families including legacy */
 311 static bool ath9k_hw_chip_test(struct ath_hw *ah)
 312 {
 313         struct ath_common *common = ath9k_hw_common(ah);
 314         u32 regAddr[2] = { AR_STA_ID0 };
 315         u32 regHold[2];
 316         static const u32 patternData[4] = {
 317                 0x55555555, 0xaaaaaaaa, 0x66666666, 0x99999999
 318         };
 319         int i, j, loop_max;
 320
 321         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 322                 loop_max = 2;
 323                 regAddr[1] = AR_PHY_BASE + (8 << 2);
 324         } else
 325                 loop_max = 1;
 326
 327         for (i = 0; i < loop_max; i++) {
 328                 u32 addr = regAddr[i];
 329                 u32 wrData, rdData;
 330
 331                 regHold[i] = REG_READ(ah, addr);
 332                 for (j = 0; j < 0x100; j++) {
 333                         wrData = (j << 16) | j;
 334                         REG_WRITE(ah, addr, wrData);
 335                         rdData = REG_READ(ah, addr);
 336                         if (rdData != wrData) {
 337                                 ath_err(common,
 338                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 339                                         addr, wrData, rdData);
 340                                 return false;
 341                         }
 342                 }
 343                 for (j = 0; j < 4; j++) {
 344                         wrData = patternData[j];
 345                         REG_WRITE(ah, addr, wrData);
 346                         rdData = REG_READ(ah, addr);
 347                         if (wrData != rdData) {
 348                                 ath_err(common,
 349                                         "address test failed addr: 0x%08x - wr:0x%08x != rd:0x%08x\n",
 350                                         addr, wrData, rdData);
 351                                 return false;
 352                         }
 353                 }
 354                 REG_WRITE(ah, regAddr[i], regHold[i]);
 355         }
 356         udelay(100);
 357
 358         return true;
 359 }
 360
 361 static void ath9k_hw_init_config(struct ath_hw *ah)
 362 {
 363         int i;
 364
 365         ah->config.dma_beacon_response_time = 2;
 366         ah->config.sw_beacon_response_time = 10;
 367         ah->config.additional_swba_backoff = 0;
 368         ah->config.ack_6mb = 0x0;
 369         ah->config.cwm_ignore_extcca = 0;
 370         ah->config.pcie_powersave_enable = 0;
 371         ah->config.pcie_clock_req = 0;
 372         ah->config.pcie_waen = 0;
 373         ah->config.analog_shiftreg = 1;
 374         ah->config.enable_ani = true;
 375
 376         for (i = 0; i < AR_EEPROM_MODAL_SPURS; i++) {
 377                 ah->config.spurchans[i][0] = AR_NO_SPUR;
 378                 ah->config.spurchans[i][1] = AR_NO_SPUR;
 379         }
 380
 381         /* PAPRD needs some more work to be enabled */
 382         ah->config.paprd_disable = 1;
 383
 384         ah->config.rx_intr_mitigation = true;
 385         ah->config.pcieSerDesWrite = true;
 386
 387         /*
 388          * We need this for PCI devices only (Cardbus, PCI, miniPCI)
 389          * _and_ if on non-uniprocessor systems (Multiprocessor/HT).
 390          * This means we use it for all AR5416 devices, and the few
 391          * minor PCI AR9280 devices out there.
 392          *
 393          * Serialization is required because these devices do not handle
 394          * well the case of two concurrent reads/writes due to the latency
 395          * involved. During one read/write another read/write can be issued
 396          * on another CPU while the previous read/write may still be working
 397          * on our hardware, if we hit this case the hardware poops in a loop.
 398          * We prevent this by serializing reads and writes.
 399          *
 400          * This issue is not present on PCI-Express devices or pre-AR5416
 401          * devices (legacy, 802.11abg).
 402          */
 403         if (num_possible_cpus() > 1)
 404                 ah->config.serialize_regmode = SER_REG_MODE_AUTO;
 405 }
 406
 407 static void ath9k_hw_init_defaults(struct ath_hw *ah)
 408 {
 409         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
 410
 411         regulatory->country_code = CTRY_DEFAULT;
 412         regulatory->power_limit = MAX_RATE_POWER;
 413         regulatory->tp_scale = ATH9K_TP_SCALE_MAX;
 414
 415         ah->hw_version.magic = AR5416_MAGIC;
 416         ah->hw_version.subvendorid = 0;
 417
 418         ah->atim_window = 0;
 419         ah->sta_id1_defaults =
 420                 AR_STA_ID1_CRPT_MIC_ENABLE |
 421                 AR_STA_ID1_MCAST_KSRCH;
 422         if (AR_SREV_9100(ah))
 423                 ah->sta_id1_defaults |= AR_STA_ID1_AR9100_BA_FIX;
 424         ah->enable_32kHz_clock = DONT_USE_32KHZ;
 425         ah->slottime = 20;
 426         ah->globaltxtimeout = (u32) -1;
 427         ah->power_mode = ATH9K_PM_UNDEFINED;
 428 }
 429
 430 static int ath9k_hw_init_macaddr(struct ath_hw *ah)
 431 {
 432         struct ath_common *common = ath9k_hw_common(ah);
 433         u32 sum;
 434         int i;
 435         u16 eeval;
 436         static const u32 EEP_MAC[] = { EEP_MAC_LSW, EEP_MAC_MID, EEP_MAC_MSW };
 437
 438         sum = 0;
 439         for (i = 0; i < 3; i++) {
 440                 eeval = ah->eep_ops->get_eeprom(ah, EEP_MAC[i]);
 441                 sum += eeval;
 442                 common->macaddr[2 * i] = eeval >> 8;
 443                 common->macaddr[2 * i + 1] = eeval & 0xff;
 444         }
 445         if (sum == 0 || sum == 0xffff * 3)
 446                 return -EADDRNOTAVAIL;
 447
 448         return 0;
 449 }
 450
 451 static int ath9k_hw_post_init(struct ath_hw *ah)
 452 {
 453         struct ath_common *common = ath9k_hw_common(ah);
 454         int ecode;
 455
 456         if (common->bus_ops->ath_bus_type != ATH_USB) {
 457                 if (!ath9k_hw_chip_test(ah))
 458                         return -ENODEV;
 459         }
 460
 461         if (!AR_SREV_9300_20_OR_LATER(ah)) {
 462                 ecode = ar9002_hw_rf_claim(ah);
 463                 if (ecode != 0)
 464                         return ecode;
 465         }
 466
 467         ecode = ath9k_hw_eeprom_init(ah);
 468         if (ecode != 0)
 469                 return ecode;
 470
 471         ath_dbg(ath9k_hw_common(ah), ATH_DBG_CONFIG,
 472                 "Eeprom VER: %d, REV: %d\n",
 473                 ah->eep_ops->get_eeprom_ver(ah),
 474                 ah->eep_ops->get_eeprom_rev(ah));
 475
 476         ecode = ath9k_hw_rf_alloc_ext_banks(ah);
 477         if (ecode) {
 478                 ath_err(ath9k_hw_common(ah),
 479                         "Failed allocating banks for external radio\n");
 480                 ath9k_hw_rf_free_ext_banks(ah);
 481                 return ecode;
 482         }
 483
 484         if (!AR_SREV_9100(ah)) {
 485                 ath9k_hw_ani_setup(ah);
 486                 ath9k_hw_ani_init(ah);
 487         }
 488
 489         return 0;
 490 }
 491
 492 static void ath9k_hw_attach_ops(struct ath_hw *ah)
 493 {
 494         if (AR_SREV_9300_20_OR_LATER(ah))
 495                 ar9003_hw_attach_ops(ah);
 496         else
 497                 ar9002_hw_attach_ops(ah);
 498 }
 499
 500 /* Called for all hardware families */
 501 static int __ath9k_hw_init(struct ath_hw *ah)
 502 {
 503         struct ath_common *common = ath9k_hw_common(ah);
 504         int r = 0;
 505
 506         if (ah->hw_version.devid == AR5416_AR9100_DEVID)
 507                 ah->hw_version.macVersion = AR_SREV_VERSION_9100;
 508
 509         ath9k_hw_read_revisions(ah);
 510
 511         /*
 512          * Read back AR_WA into a permanent copy and set bits 14 and 17.
 513          * We need to do this to avoid RMW of this register. We cannot
 514          * read the reg when chip is asleep.
 515          */
 516         ah->WARegVal = REG_READ(ah, AR_WA);
 517         ah->WARegVal |= (AR_WA_D3_L1_DISABLE |
 518                          AR_WA_ASPM_TIMER_BASED_DISABLE);
 519
 520         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON)) {
 521                 ath_err(common, "Couldn't reset chip\n");
 522                 return -EIO;
 523         }
 524
 525         ath9k_hw_init_defaults(ah);
 526         ath9k_hw_init_config(ah);
 527
 528         ath9k_hw_attach_ops(ah);
 529
 530         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE)) {
 531                 ath_err(common, "Couldn't wakeup chip\n");
 532                 return -EIO;
 533         }
 534
 535         if (ah->config.serialize_regmode == SER_REG_MODE_AUTO) {
 536                 if (ah->hw_version.macVersion == AR_SREV_VERSION_5416_PCI ||
 537                     ((AR_SREV_9160(ah) || AR_SREV_9280(ah)) &&
 538                      !ah->is_pciexpress)) {
 539                         ah->config.serialize_regmode =
 540                                 SER_REG_MODE_ON;
 541                 } else {
 542                         ah->config.serialize_regmode =
 543                                 SER_REG_MODE_OFF;
 544                 }
 545         }
 546
 547         ath_dbg(common, ATH_DBG_RESET, "serialize_regmode is %d\n",
 548                 ah->config.serialize_regmode);
 549
 550         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 551                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD >> 1;
 552         else
 553                 ah->config.max_txtrig_level = MAX_TX_FIFO_THRESHOLD;
 554
 555         switch (ah->hw_version.macVersion) {
 556         case AR_SREV_VERSION_5416_PCI:
 557         case AR_SREV_VERSION_5416_PCIE:
 558         case AR_SREV_VERSION_9160:
 559         case AR_SREV_VERSION_9100:
 560         case AR_SREV_VERSION_9280:
 561         case AR_SREV_VERSION_9285:
 562         case AR_SREV_VERSION_9287:
 563         case AR_SREV_VERSION_9271:
 564         case AR_SREV_VERSION_9300:
 565         case AR_SREV_VERSION_9485:
 566                 break;
 567         default:
 568                 ath_err(common,
 569                         "Mac Chip Rev 0x%02x.%x is not supported by this driver\n",
 570                         ah->hw_version.macVersion, ah->hw_version.macRev);
 571                 return -EOPNOTSUPP;
 572         }
 573
 574         if (AR_SREV_9271(ah) || AR_SREV_9100(ah))
 575                 ah->is_pciexpress = false;
 576
 577         ah->hw_version.phyRev = REG_READ(ah, AR_PHY_CHIP_ID);
 578         ath9k_hw_init_cal_settings(ah);
 579
 580         ah->ani_function = ATH9K_ANI_ALL;
 581         if (AR_SREV_9280_20_OR_LATER(ah) && !AR_SREV_9300_20_OR_LATER(ah))
 582                 ah->ani_function &= ~ATH9K_ANI_NOISE_IMMUNITY_LEVEL;
 583         if (!AR_SREV_9300_20_OR_LATER(ah))
 584                 ah->ani_function &= ~ATH9K_ANI_MRC_CCK;
 585
 586         ath9k_hw_init_mode_regs(ah);
 587
 588
 589         if (ah->is_pciexpress)
 590                 ath9k_hw_configpcipowersave(ah, 0, 0);
 591         else
 592                 ath9k_hw_disablepcie(ah);
 593
 594         if (!AR_SREV_9300_20_OR_LATER(ah))
 595                 ar9002_hw_cck_chan14_spread(ah);
 596
 597         r = ath9k_hw_post_init(ah);
 598         if (r)
 599                 return r;
 600
 601         ath9k_hw_init_mode_gain_regs(ah);
 602         r = ath9k_hw_fill_cap_info(ah);
 603         if (r)
 604                 return r;
 605
 606         r = ath9k_hw_init_macaddr(ah);
 607         if (r) {
 608                 ath_err(common, "Failed to initialize MAC address\n");
 609                 return r;
 610         }
 611
 612         if (AR_SREV_9285(ah) || AR_SREV_9271(ah))
 613                 ah->tx_trig_level = (AR_FTRIG_256B >> AR_FTRIG_S);
 614         else
 615                 ah->tx_trig_level = (AR_FTRIG_512B >> AR_FTRIG_S);
 616
 617         ah->bb_watchdog_timeout_ms = 25;
 618
 619         common->state = ATH_HW_INITIALIZED;
 620
 621         return 0;
 622 }
 623
 624 int ath9k_hw_init(struct ath_hw *ah)
 625 {
 626         int ret;
 627         struct ath_common *common = ath9k_hw_common(ah);
 628
 629         /* These are all the AR5008/AR9001/AR9002 hardware family of chipsets */
 630         switch (ah->hw_version.devid) {
 631         case AR5416_DEVID_PCI:
 632         case AR5416_DEVID_PCIE:
 633         case AR5416_AR9100_DEVID:
 634         case AR9160_DEVID_PCI:
 635         case AR9280_DEVID_PCI:
 636         case AR9280_DEVID_PCIE:
 637         case AR9285_DEVID_PCIE:
 638         case AR9287_DEVID_PCI:
 639         case AR9287_DEVID_PCIE:
 640         case AR2427_DEVID_PCIE:
 641         case AR9300_DEVID_PCIE:
 642         case AR9300_DEVID_AR9485_PCIE:
 643                 break;
 644         default:
 645                 if (common->bus_ops->ath_bus_type == ATH_USB)
 646                         break;
 647                 ath_err(common, "Hardware device ID 0x%04x not supported\n",
 648                         ah->hw_version.devid);
 649                 return -EOPNOTSUPP;
 650         }
 651
 652         ret = __ath9k_hw_init(ah);
 653         if (ret) {
 654                 ath_err(common,
 655                         "Unable to initialize hardware; initialization status: %d\n",
 656                         ret);
 657                 return ret;
 658         }
 659
 660         return 0;
 661 }
 662 EXPORT_SYMBOL(ath9k_hw_init);
 663
 664 static void ath9k_hw_init_qos(struct ath_hw *ah)
 665 {
 666         ENABLE_REGWRITE_BUFFER(ah);
 667
 668         REG_WRITE(ah, AR_MIC_QOS_CONTROL, 0x100aa);
 669         REG_WRITE(ah, AR_MIC_QOS_SELECT, 0x3210);
 670
 671         REG_WRITE(ah, AR_QOS_NO_ACK,
 672                   SM(2, AR_QOS_NO_ACK_TWO_BIT) |
 673                   SM(5, AR_QOS_NO_ACK_BIT_OFF) |
 674                   SM(0, AR_QOS_NO_ACK_BYTE_OFF));
 675
 676         REG_WRITE(ah, AR_TXOP_X, AR_TXOP_X_VAL);
 677         REG_WRITE(ah, AR_TXOP_0_3, 0xFFFFFFFF);
 678         REG_WRITE(ah, AR_TXOP_4_7, 0xFFFFFFFF);
 679         REG_WRITE(ah, AR_TXOP_8_11, 0xFFFFFFFF);
 680         REG_WRITE(ah, AR_TXOP_12_15, 0xFFFFFFFF);
 681
 682         REGWRITE_BUFFER_FLUSH(ah);
 683 }
 684
 685 unsigned long ar9003_get_pll_sqsum_dvc(struct ath_hw *ah)
 686 {
 687         REG_CLR_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 688         udelay(100);
 689         REG_SET_BIT(ah, PLL3, PLL3_DO_MEAS_MASK);
 690
 691         while ((REG_READ(ah, PLL4) & PLL4_MEAS_DONE) == 0)
 692                 udelay(100);
 693
 694         return (REG_READ(ah, PLL3) & SQSUM_DVC_MASK) >> 3;
 695 }
 696 EXPORT_SYMBOL(ar9003_get_pll_sqsum_dvc);
 697
 698 #define DPLL2_KD_VAL            0x3D
 699 #define DPLL2_KI_VAL            0x06
 700 #define DPLL3_PHASE_SHIFT_VAL   0x1
 701
 702 static void ath9k_hw_init_pll(struct ath_hw *ah,
 703                               struct ath9k_channel *chan)
 704 {
 705         u32 pll;
 706
 707         if (AR_SREV_9485(ah)) {
 708                 REG_WRITE(ah, AR_RTC_PLL_CONTROL2, 0x886666);
 709                 REG_WRITE(ah, AR_CH0_DDR_DPLL2, 0x19e82f01);
 710
 711                 REG_RMW_FIELD(ah, AR_CH0_DDR_DPLL3,
 712                               AR_CH0_DPLL3_PHASE_SHIFT, DPLL3_PHASE_SHIFT_VAL);
 713
 714                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x1142c);
 715                 udelay(1000);
 716
 717                 REG_WRITE(ah, AR_RTC_PLL_CONTROL2, 0x886666);
 718
 719                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 720                               AR_CH0_DPLL2_KD, DPLL2_KD_VAL);
 721                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL2,
 722                               AR_CH0_DPLL2_KI, DPLL2_KI_VAL);
 723
 724                 REG_RMW_FIELD(ah, AR_CH0_BB_DPLL3,
 725                               AR_CH0_DPLL3_PHASE_SHIFT, DPLL3_PHASE_SHIFT_VAL);
 726                 REG_WRITE(ah, AR_RTC_PLL_CONTROL, 0x142c);
 727                 udelay(1000);
 728         }
 729
 730         pll = ath9k_hw_compute_pll_control(ah, chan);
 731
 732         REG_WRITE(ah, AR_RTC_PLL_CONTROL, pll);
 733
 734         /* Switch the core clock for ar9271 to 117Mhz */
 735         if (AR_SREV_9271(ah)) {
 736                 udelay(500);
 737                 REG_WRITE(ah, 0x50040, 0x304);
 738         }
 739
 740         udelay(RTC_PLL_SETTLE_DELAY);
 741
 742         REG_WRITE(ah, AR_RTC_SLEEP_CLK, AR_RTC_FORCE_DERIVED_CLK);
 743 }
 744
 745 static void ath9k_hw_init_interrupt_masks(struct ath_hw *ah,
 746                                           enum nl80211_iftype opmode)
 747 {
 748         u32 imr_reg = AR_IMR_TXERR |
 749                 AR_IMR_TXURN |
 750                 AR_IMR_RXERR |
 751                 AR_IMR_RXORN |
 752                 AR_IMR_BCNMISC;
 753
 754         if (AR_SREV_9300_20_OR_LATER(ah)) {
 755                 imr_reg |= AR_IMR_RXOK_HP;
 756                 if (ah->config.rx_intr_mitigation)
 757                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 758                 else
 759                         imr_reg |= AR_IMR_RXOK_LP;
 760
 761         } else {
 762                 if (ah->config.rx_intr_mitigation)
 763                         imr_reg |= AR_IMR_RXINTM | AR_IMR_RXMINTR;
 764                 else
 765                         imr_reg |= AR_IMR_RXOK;
 766         }
 767
 768         if (ah->config.tx_intr_mitigation)
 769                 imr_reg |= AR_IMR_TXINTM | AR_IMR_TXMINTR;
 770         else
 771                 imr_reg |= AR_IMR_TXOK;
 772
 773         if (opmode == NL80211_IFTYPE_AP)
 774                 imr_reg |= AR_IMR_MIB;
 775
 776         ENABLE_REGWRITE_BUFFER(ah);
 777
 778         REG_WRITE(ah, AR_IMR, imr_reg);
 779         ah->imrs2_reg |= AR_IMR_S2_GTT;
 780         REG_WRITE(ah, AR_IMR_S2, ah->imrs2_reg);
 781
 782         if (!AR_SREV_9100(ah)) {
 783                 REG_WRITE(ah, AR_INTR_SYNC_CAUSE, 0xFFFFFFFF);
 784                 REG_WRITE(ah, AR_INTR_SYNC_ENABLE, AR_INTR_SYNC_DEFAULT);
 785                 REG_WRITE(ah, AR_INTR_SYNC_MASK, 0);
 786         }
 787
 788         REGWRITE_BUFFER_FLUSH(ah);
 789
 790         if (AR_SREV_9300_20_OR_LATER(ah)) {
 791                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_ENABLE, 0);
 792                 REG_WRITE(ah, AR_INTR_PRIO_ASYNC_MASK, 0);
 793                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_ENABLE, 0);
 794                 REG_WRITE(ah, AR_INTR_PRIO_SYNC_MASK, 0);
 795         }
 796 }
 797
 798 static void ath9k_hw_setslottime(struct ath_hw *ah, u32 us)
 799 {
 800         u32 val = ath9k_hw_mac_to_clks(ah, us);
 801         val = min(val, (u32) 0xFFFF);
 802         REG_WRITE(ah, AR_D_GBL_IFS_SLOT, val);
 803 }
 804
 805 static void ath9k_hw_set_ack_timeout(struct ath_hw *ah, u32 us)
 806 {
 807         u32 val = ath9k_hw_mac_to_clks(ah, us);
 808         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_ACK));
 809         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_ACK, val);
 810 }
 811
 812 static void ath9k_hw_set_cts_timeout(struct ath_hw *ah, u32 us)
 813 {
 814         u32 val = ath9k_hw_mac_to_clks(ah, us);
 815         val = min(val, (u32) MS(0xFFFFFFFF, AR_TIME_OUT_CTS));
 816         REG_RMW_FIELD(ah, AR_TIME_OUT, AR_TIME_OUT_CTS, val);
 817 }
 818
 819 static bool ath9k_hw_set_global_txtimeout(struct ath_hw *ah, u32 tu)
 820 {
 821         if (tu > 0xFFFF) {
 822                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_XMIT,
 823                         "bad global tx timeout %u\n", tu);
 824                 ah->globaltxtimeout = (u32) -1;
 825                 return false;
 826         } else {
 827                 REG_RMW_FIELD(ah, AR_GTXTO, AR_GTXTO_TIMEOUT_LIMIT, tu);
 828                 ah->globaltxtimeout = tu;
 829                 return true;
 830         }
 831 }
 832
 833 void ath9k_hw_init_global_settings(struct ath_hw *ah)
 834 {
 835         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
 836         int acktimeout;
 837         int slottime;
 838         int sifstime;
 839
 840         ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET, "ah->misc_mode 0x%x\n",
 841                 ah->misc_mode);
 842
 843         if (ah->misc_mode != 0)
 844                 REG_SET_BIT(ah, AR_PCU_MISC, ah->misc_mode);
 845
 846         if (conf->channel && conf->channel->band == IEEE80211_BAND_5GHZ)
 847                 sifstime = 16;
 848         else
 849                 sifstime = 10;
 850
 851         /* As defined by IEEE 802.11-2007 17.3.8.6 */
 852         slottime = ah->slottime + 3 * ah->coverage_class;
 853         acktimeout = slottime + sifstime;
 854
 855         /*
 856          * Workaround for early ACK timeouts, add an offset to match the
 857          * initval's 64us ack timeout value.
 858          * This was initially only meant to work around an issue with delayed
 859          * BA frames in some implementations, but it has been found to fix ACK
 860          * timeout issues in other cases as well.
 861          */
 862         if (conf->channel && conf->channel->band == IEEE80211_BAND_2GHZ)
 863                 acktimeout += 64 - sifstime - ah->slottime;
 864
 865         ath9k_hw_setslottime(ah, ah->slottime);
 866         ath9k_hw_set_ack_timeout(ah, acktimeout);
 867         ath9k_hw_set_cts_timeout(ah, acktimeout);
 868         if (ah->globaltxtimeout != (u32) -1)
 869                 ath9k_hw_set_global_txtimeout(ah, ah->globaltxtimeout);
 870 }
 871 EXPORT_SYMBOL(ath9k_hw_init_global_settings);
 872
 873 void ath9k_hw_deinit(struct ath_hw *ah)
 874 {
 875         struct ath_common *common = ath9k_hw_common(ah);
 876
 877         if (common->state < ATH_HW_INITIALIZED)
 878                 goto free_hw;
 879
 880         ath9k_hw_setpower(ah, ATH9K_PM_FULL_SLEEP);
 881
 882 free_hw:
 883         ath9k_hw_rf_free_ext_banks(ah);
 884 }
 885 EXPORT_SYMBOL(ath9k_hw_deinit);
 886
 887 /*******/
 888 /* INI */
 889 /*******/
 890
 891 u32 ath9k_regd_get_ctl(struct ath_regulatory *reg, struct ath9k_channel *chan)
 892 {
 893         u32 ctl = ath_regd_get_band_ctl(reg, chan->chan->band);
 894
 895         if (IS_CHAN_B(chan))
 896                 ctl |= CTL_11B;
 897         else if (IS_CHAN_G(chan))
 898                 ctl |= CTL_11G;
 899         else
 900                 ctl |= CTL_11A;
 901
 902         return ctl;
 903 }
 904
 905 /****************************************/
 906 /* Reset and Channel Switching Routines */
 907 /****************************************/
 908
 909 static inline void ath9k_hw_set_dma(struct ath_hw *ah)
 910 {
 911         struct ath_common *common = ath9k_hw_common(ah);
 912
 913         ENABLE_REGWRITE_BUFFER(ah);
 914
 915         /*
 916          * set AHB_MODE not to do cacheline prefetches
 917         */
 918         if (!AR_SREV_9300_20_OR_LATER(ah))
 919                 REG_SET_BIT(ah, AR_AHB_MODE, AR_AHB_PREFETCH_RD_EN);
 920
 921         /*
 922          * let mac dma reads be in 128 byte chunks
 923          */
 924         REG_RMW(ah, AR_TXCFG, AR_TXCFG_DMASZ_128B, AR_TXCFG_DMASZ_MASK);
 925
 926         REGWRITE_BUFFER_FLUSH(ah);
 927
 928         /*
 929          * Restore TX Trigger Level to its pre-reset value.
 930          * The initial value depends on whether aggregation is enabled, and is
 931          * adjusted whenever underruns are detected.
 932          */
 933         if (!AR_SREV_9300_20_OR_LATER(ah))
 934                 REG_RMW_FIELD(ah, AR_TXCFG, AR_FTRIG, ah->tx_trig_level);
 935
 936         ENABLE_REGWRITE_BUFFER(ah);
 937
 938         /*
 939          * let mac dma writes be in 128 byte chunks
 940          */
 941         REG_RMW(ah, AR_RXCFG, AR_RXCFG_DMASZ_128B, AR_RXCFG_DMASZ_MASK);
 942
 943         /*
 944          * Setup receive FIFO threshold to hold off TX activities
 945          */
 946         REG_WRITE(ah, AR_RXFIFO_CFG, 0x200);
 947
 948         if (AR_SREV_9300_20_OR_LATER(ah)) {
 949                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_HP, 0x1);
 950                 REG_RMW_FIELD(ah, AR_RXBP_THRESH, AR_RXBP_THRESH_LP, 0x1);
 951
 952                 ath9k_hw_set_rx_bufsize(ah, common->rx_bufsize -
 953                         ah->caps.rx_status_len);
 954         }
 955
 956         /*
 957          * reduce the number of usable entries in PCU TXBUF to avoid
 958          * wrap around issues.
 959          */
 960         if (AR_SREV_9285(ah)) {
 961                 /* For AR9285 the number of Fifos are reduced to half.
 962                  * So set the usable tx buf size also to half to
 963                  * avoid data/delimiter underruns
 964                  */
 965                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
 966                           AR_9285_PCU_TXBUF_CTRL_USABLE_SIZE);
 967         } else if (!AR_SREV_9271(ah)) {
 968                 REG_WRITE(ah, AR_PCU_TXBUF_CTRL,
 969                           AR_PCU_TXBUF_CTRL_USABLE_SIZE);
 970         }
 971
 972         REGWRITE_BUFFER_FLUSH(ah);
 973
 974         if (AR_SREV_9300_20_OR_LATER(ah))
 975                 ath9k_hw_reset_txstatus_ring(ah);
 976 }
 977
 978 static void ath9k_hw_set_operating_mode(struct ath_hw *ah, int opmode)
 979 {
 980         u32 mask = AR_STA_ID1_STA_AP | AR_STA_ID1_ADHOC;
 981         u32 set = AR_STA_ID1_KSRCH_MODE;
 982
 983         switch (opmode) {
 984         case NL80211_IFTYPE_ADHOC:
 985         case NL80211_IFTYPE_MESH_POINT:
 986                 set |= AR_STA_ID1_ADHOC;
 987                 REG_SET_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
 988                 break;
 989         case NL80211_IFTYPE_AP:
 990                 set |= AR_STA_ID1_STA_AP;
 991                 /* fall through */
 992         case NL80211_IFTYPE_STATION:
 993                 REG_CLR_BIT(ah, AR_CFG, AR_CFG_AP_ADHOC_INDICATION);
 994                 break;
 995         default:
 996                 if (!ah->is_monitoring)
 997                         set = 0;
 998                 break;
 999         }
1000         REG_RMW(ah, AR_STA_ID1, set, mask);
1001 }
1002
1003 void ath9k_hw_get_delta_slope_vals(struct ath_hw *ah, u32 coef_scaled,
1004                                    u32 *coef_mantissa, u32 *coef_exponent)
1005 {
1006         u32 coef_exp, coef_man;
1007
1008         for (coef_exp = 31; coef_exp > 0; coef_exp--)
1009                 if ((coef_scaled >> coef_exp) & 0x1)
1010                         break;
1011
1012         coef_exp = 14 - (coef_exp - COEF_SCALE_S);
1013
1014         coef_man = coef_scaled + (1 << (COEF_SCALE_S - coef_exp - 1));
1015
1016         *coef_mantissa = coef_man >> (COEF_SCALE_S - coef_exp);
1017         *coef_exponent = coef_exp - 16;
1018 }
1019
1020 static bool ath9k_hw_set_reset(struct ath_hw *ah, int type)
1021 {
1022         u32 rst_flags;
1023         u32 tmpReg;
1024
1025         if (AR_SREV_9100(ah)) {
1026                 REG_RMW_FIELD(ah, AR_RTC_DERIVED_CLK,
1027                               AR_RTC_DERIVED_CLK_PERIOD, 1);
1028                 (void)REG_READ(ah, AR_RTC_DERIVED_CLK);
1029         }
1030
1031         ENABLE_REGWRITE_BUFFER(ah);
1032
1033         if (AR_SREV_9300_20_OR_LATER(ah)) {
1034                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1035                 udelay(10);
1036         }
1037
1038         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1039                   AR_RTC_FORCE_WAKE_ON_INT);
1040
1041         if (AR_SREV_9100(ah)) {
1042                 rst_flags = AR_RTC_RC_MAC_WARM | AR_RTC_RC_MAC_COLD |
1043                         AR_RTC_RC_COLD_RESET | AR_RTC_RC_WARM_RESET;
1044         } else {
1045                 tmpReg = REG_READ(ah, AR_INTR_SYNC_CAUSE);
1046                 if (tmpReg &
1047                     (AR_INTR_SYNC_LOCAL_TIMEOUT |
1048                      AR_INTR_SYNC_RADM_CPL_TIMEOUT)) {
1049                         u32 val;
1050                         REG_WRITE(ah, AR_INTR_SYNC_ENABLE, 0);
1051
1052                         val = AR_RC_HOSTIF;
1053                         if (!AR_SREV_9300_20_OR_LATER(ah))
1054                                 val |= AR_RC_AHB;
1055                         REG_WRITE(ah, AR_RC, val);
1056
1057                 } else if (!AR_SREV_9300_20_OR_LATER(ah))
1058                         REG_WRITE(ah, AR_RC, AR_RC_AHB);
1059
1060                 rst_flags = AR_RTC_RC_MAC_WARM;
1061                 if (type == ATH9K_RESET_COLD)
1062                         rst_flags |= AR_RTC_RC_MAC_COLD;
1063         }
1064
1065         REG_WRITE(ah, AR_RTC_RC, rst_flags);
1066
1067         REGWRITE_BUFFER_FLUSH(ah);
1068
1069         udelay(50);
1070
1071         REG_WRITE(ah, AR_RTC_RC, 0);
1072         if (!ath9k_hw_wait(ah, AR_RTC_RC, AR_RTC_RC_M, 0, AH_WAIT_TIMEOUT)) {
1073                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
1074                         "RTC stuck in MAC reset\n");
1075                 return false;
1076         }
1077
1078         if (!AR_SREV_9100(ah))
1079                 REG_WRITE(ah, AR_RC, 0);
1080
1081         if (AR_SREV_9100(ah))
1082                 udelay(50);
1083
1084         return true;
1085 }
1086
1087 static bool ath9k_hw_set_reset_power_on(struct ath_hw *ah)
1088 {
1089         ENABLE_REGWRITE_BUFFER(ah);
1090
1091         if (AR_SREV_9300_20_OR_LATER(ah)) {
1092                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1093                 udelay(10);
1094         }
1095
1096         REG_WRITE(ah, AR_RTC_FORCE_WAKE, AR_RTC_FORCE_WAKE_EN |
1097                   AR_RTC_FORCE_WAKE_ON_INT);
1098
1099         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1100                 REG_WRITE(ah, AR_RC, AR_RC_AHB);
1101
1102         REG_WRITE(ah, AR_RTC_RESET, 0);
1103
1104         REGWRITE_BUFFER_FLUSH(ah);
1105
1106         if (!AR_SREV_9300_20_OR_LATER(ah))
1107                 udelay(2);
1108
1109         if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1110                 REG_WRITE(ah, AR_RC, 0);
1111
1112         REG_WRITE(ah, AR_RTC_RESET, 1);
1113
1114         if (!ath9k_hw_wait(ah,
1115                            AR_RTC_STATUS,
1116                            AR_RTC_STATUS_M,
1117                            AR_RTC_STATUS_ON,
1118                            AH_WAIT_TIMEOUT)) {
1119                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
1120                         "RTC not waking up\n");
1121                 return false;
1122         }
1123
1124         return ath9k_hw_set_reset(ah, ATH9K_RESET_WARM);
1125 }
1126
1127 static bool ath9k_hw_set_reset_reg(struct ath_hw *ah, u32 type)
1128 {
1129         if (AR_SREV_9300_20_OR_LATER(ah)) {
1130                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1131                 udelay(10);
1132         }
1133
1134         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1135                   AR_RTC_FORCE_WAKE_EN | AR_RTC_FORCE_WAKE_ON_INT);
1136
1137         switch (type) {
1138         case ATH9K_RESET_POWER_ON:
1139                 return ath9k_hw_set_reset_power_on(ah);
1140         case ATH9K_RESET_WARM:
1141         case ATH9K_RESET_COLD:
1142                 return ath9k_hw_set_reset(ah, type);
1143         default:
1144                 return false;
1145         }
1146 }
1147
1148 static bool ath9k_hw_chip_reset(struct ath_hw *ah,
1149                                 struct ath9k_channel *chan)
1150 {
1151         if (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)) {
1152                 if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_POWER_ON))
1153                         return false;
1154         } else if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
1155                 return false;
1156
1157         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1158                 return false;
1159
1160         ah->chip_fullsleep = false;
1161         ath9k_hw_init_pll(ah, chan);
1162         ath9k_hw_set_rfmode(ah, chan);
1163
1164         return true;
1165 }
1166
1167 static bool ath9k_hw_channel_change(struct ath_hw *ah,
1168                                     struct ath9k_channel *chan)
1169 {
1170         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1171         struct ath_common *common = ath9k_hw_common(ah);
1172         struct ieee80211_channel *channel = chan->chan;
1173         u32 qnum;
1174         int r;
1175
1176         for (qnum = 0; qnum < AR_NUM_QCU; qnum++) {
1177                 if (ath9k_hw_numtxpending(ah, qnum)) {
1178                         ath_dbg(common, ATH_DBG_QUEUE,
1179                                 "Transmit frames pending on queue %d\n", qnum);
1180                         return false;
1181                 }
1182         }
1183
1184         if (!ath9k_hw_rfbus_req(ah)) {
1185                 ath_err(common, "Could not kill baseband RX\n");
1186                 return false;
1187         }
1188
1189         ath9k_hw_set_channel_regs(ah, chan);
1190
1191         r = ath9k_hw_rf_set_freq(ah, chan);
1192         if (r) {
1193                 ath_err(common, "Failed to set channel\n");
1194                 return false;
1195         }
1196         ath9k_hw_set_clockrate(ah);
1197
1198         ah->eep_ops->set_txpower(ah, chan,
1199                              ath9k_regd_get_ctl(regulatory, chan),
1200                              channel->max_antenna_gain * 2,
1201                              channel->max_power * 2,
1202                              min((u32) MAX_RATE_POWER,
1203                              (u32) regulatory->power_limit), false);
1204
1205         ath9k_hw_rfbus_done(ah);
1206
1207         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1208                 ath9k_hw_set_delta_slope(ah, chan);
1209
1210         ath9k_hw_spur_mitigate_freq(ah, chan);
1211
1212         return true;
1213 }
1214
1215 static void ath9k_hw_apply_gpio_override(struct ath_hw *ah)
1216 {
1217         u32 gpio_mask = ah->gpio_mask;
1218         int i;
1219
1220         for (i = 0; gpio_mask; i++, gpio_mask >>= 1) {
1221                 if (!(gpio_mask & 1))
1222                         continue;
1223
1224                 ath9k_hw_cfg_output(ah, i, AR_GPIO_OUTPUT_MUX_AS_OUTPUT);
1225                 ath9k_hw_set_gpio(ah, i, !!(ah->gpio_val & BIT(i)));
1226         }
1227 }
1228
1229 bool ath9k_hw_check_alive(struct ath_hw *ah)
1230 {
1231         int count = 50;
1232         u32 reg;
1233
1234         if (AR_SREV_9285_12_OR_LATER(ah))
1235                 return true;
1236
1237         do {
1238                 reg = REG_READ(ah, AR_OBS_BUS_1);
1239
1240                 if ((reg & 0x7E7FFFEF) == 0x00702400)
1241                         continue;
1242
1243                 switch (reg & 0x7E000B00) {
1244                 case 0x1E000000:
1245                 case 0x52000B00:
1246                 case 0x18000B00:
1247                         continue;
1248                 default:
1249                         return true;
1250                 }
1251         } while (count-- > 0);
1252
1253         return false;
1254 }
1255 EXPORT_SYMBOL(ath9k_hw_check_alive);
1256
1257 int ath9k_hw_reset(struct ath_hw *ah, struct ath9k_channel *chan,
1258                    struct ath9k_hw_cal_data *caldata, bool bChannelChange)
1259 {
1260         struct ath_common *common = ath9k_hw_common(ah);
1261         u32 saveLedState;
1262         struct ath9k_channel *curchan = ah->curchan;
1263         u32 saveDefAntenna;
1264         u32 macStaId1;
1265         u64 tsf = 0;
1266         int i, r;
1267
1268         ah->txchainmask = common->tx_chainmask;
1269         ah->rxchainmask = common->rx_chainmask;
1270
1271         if ((common->bus_ops->ath_bus_type != ATH_USB) && !ah->chip_fullsleep) {
1272                 ath9k_hw_abortpcurecv(ah);
1273                 if (!ath9k_hw_stopdmarecv(ah)) {
1274                         ath_dbg(common, ATH_DBG_XMIT,
1275                                 "Failed to stop receive dma\n");
1276                         bChannelChange = false;
1277                 }
1278         }
1279
1280         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
1281                 return -EIO;
1282
1283         if (curchan && !ah->chip_fullsleep)
1284                 ath9k_hw_getnf(ah, curchan);
1285
1286         ah->caldata = caldata;
1287         if (caldata &&
1288             (chan->channel != caldata->channel ||
1289              (chan->channelFlags & ~CHANNEL_CW_INT) !=
1290              (caldata->channelFlags & ~CHANNEL_CW_INT))) {
1291                 /* Operating channel changed, reset channel calibration data */
1292                 memset(caldata, 0, sizeof(*caldata));
1293                 ath9k_init_nfcal_hist_buffer(ah, chan);
1294         }
1295
1296         if (bChannelChange &&
1297             (ah->chip_fullsleep != true) &&
1298             (ah->curchan != NULL) &&
1299             (chan->channel != ah->curchan->channel) &&
1300             ((chan->channelFlags & CHANNEL_ALL) ==
1301              (ah->curchan->channelFlags & CHANNEL_ALL)) &&
1302             (!AR_SREV_9280(ah) || AR_DEVID_7010(ah))) {
1303
1304                 if (ath9k_hw_channel_change(ah, chan)) {
1305                         ath9k_hw_loadnf(ah, ah->curchan);
1306                         ath9k_hw_start_nfcal(ah, true);
1307                         if (AR_SREV_9271(ah))
1308                                 ar9002_hw_load_ani_reg(ah, chan);
1309                         return 0;
1310                 }
1311         }
1312
1313         saveDefAntenna = REG_READ(ah, AR_DEF_ANTENNA);
1314         if (saveDefAntenna == 0)
1315                 saveDefAntenna = 1;
1316
1317         macStaId1 = REG_READ(ah, AR_STA_ID1) & AR_STA_ID1_BASE_RATE_11B;
1318
1319         /* For chips on which RTC reset is done, save TSF before it gets cleared */
1320         if (AR_SREV_9100(ah) ||
1321             (AR_SREV_9280(ah) && ah->eep_ops->get_eeprom(ah, EEP_OL_PWRCTRL)))
1322                 tsf = ath9k_hw_gettsf64(ah);
1323
1324         saveLedState = REG_READ(ah, AR_CFG_LED) &
1325                 (AR_CFG_LED_ASSOC_CTL | AR_CFG_LED_MODE_SEL |
1326                  AR_CFG_LED_BLINK_THRESH_SEL | AR_CFG_LED_BLINK_SLOW);
1327
1328         ath9k_hw_mark_phy_inactive(ah);
1329
1330         ah->paprd_table_write_done = false;
1331
1332         /* Only required on the first reset */
1333         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1334                 REG_WRITE(ah,
1335                           AR9271_RESET_POWER_DOWN_CONTROL,
1336                           AR9271_RADIO_RF_RST);
1337                 udelay(50);
1338         }
1339
1340         if (!ath9k_hw_chip_reset(ah, chan)) {
1341                 ath_err(common, "Chip reset failed\n");
1342                 return -EINVAL;
1343         }
1344
1345         /* Only required on the first reset */
1346         if (AR_SREV_9271(ah) && ah->htc_reset_init) {
1347                 ah->htc_reset_init = false;
1348                 REG_WRITE(ah,
1349                           AR9271_RESET_POWER_DOWN_CONTROL,
1350                           AR9271_GATE_MAC_CTL);
1351                 udelay(50);
1352         }
1353
1354         /* Restore TSF */
1355         if (tsf)
1356                 ath9k_hw_settsf64(ah, tsf);
1357
1358         if (AR_SREV_9280_20_OR_LATER(ah))
1359                 REG_SET_BIT(ah, AR_GPIO_INPUT_EN_VAL, AR_GPIO_JTAG_DISABLE);
1360
1361         if (!AR_SREV_9300_20_OR_LATER(ah))
1362                 ar9002_hw_enable_async_fifo(ah);
1363
1364         r = ath9k_hw_process_ini(ah, chan);
1365         if (r)
1366                 return r;
1367
1368         /*
1369          * Some AR91xx SoC devices frequently fail to accept TSF writes
1370          * right after the chip reset. When that happens, write a new
1371          * value after the initvals have been applied, with an offset
1372          * based on measured time difference
1373          */
1374         if (AR_SREV_9100(ah) && (ath9k_hw_gettsf64(ah) < tsf)) {
1375                 tsf += 1500;
1376                 ath9k_hw_settsf64(ah, tsf);
1377         }
1378
1379         /* Setup MFP options for CCMP */
1380         if (AR_SREV_9280_20_OR_LATER(ah)) {
1381                 /* Mask Retry(b11), PwrMgt(b12), MoreData(b13) to 0 in mgmt
1382                  * frames when constructing CCMP AAD. */
1383                 REG_RMW_FIELD(ah, AR_AES_MUTE_MASK1, AR_AES_MUTE_MASK1_FC_MGMT,
1384                               0xc7ff);
1385                 ah->sw_mgmt_crypto = false;
1386         } else if (AR_SREV_9160_10_OR_LATER(ah)) {
1387                 /* Disable hardware crypto for management frames */
1388                 REG_CLR_BIT(ah, AR_PCU_MISC_MODE2,
1389                             AR_PCU_MISC_MODE2_MGMT_CRYPTO_ENABLE);
1390                 REG_SET_BIT(ah, AR_PCU_MISC_MODE2,
1391                             AR_PCU_MISC_MODE2_NO_CRYPTO_FOR_NON_DATA_PKT);
1392                 ah->sw_mgmt_crypto = true;
1393         } else
1394                 ah->sw_mgmt_crypto = true;
1395
1396         if (IS_CHAN_OFDM(chan) || IS_CHAN_HT(chan))
1397                 ath9k_hw_set_delta_slope(ah, chan);
1398
1399         ath9k_hw_spur_mitigate_freq(ah, chan);
1400         ah->eep_ops->set_board_values(ah, chan);
1401
1402         ENABLE_REGWRITE_BUFFER(ah);
1403
1404         REG_WRITE(ah, AR_STA_ID0, get_unaligned_le32(common->macaddr));
1405         REG_WRITE(ah, AR_STA_ID1, get_unaligned_le16(common->macaddr + 4)
1406                   | macStaId1
1407                   | AR_STA_ID1_RTS_USE_DEF
1408                   | (ah->config.
1409                      ack_6mb ? AR_STA_ID1_ACKCTS_6MB : 0)
1410                   | ah->sta_id1_defaults);
1411         ath_hw_setbssidmask(common);
1412         REG_WRITE(ah, AR_DEF_ANTENNA, saveDefAntenna);
1413         ath9k_hw_write_associd(ah);
1414         REG_WRITE(ah, AR_ISR, ~0);
1415         REG_WRITE(ah, AR_RSSI_THR, INIT_RSSI_THR);
1416
1417         REGWRITE_BUFFER_FLUSH(ah);
1418
1419         ath9k_hw_set_operating_mode(ah, ah->opmode);
1420
1421         r = ath9k_hw_rf_set_freq(ah, chan);
1422         if (r)
1423                 return r;
1424
1425         ath9k_hw_set_clockrate(ah);
1426
1427         ENABLE_REGWRITE_BUFFER(ah);
1428
1429         for (i = 0; i < AR_NUM_DCU; i++)
1430                 REG_WRITE(ah, AR_DQCUMASK(i), 1 << i);
1431
1432         REGWRITE_BUFFER_FLUSH(ah);
1433
1434         ah->intr_txqs = 0;
1435         for (i = 0; i < ATH9K_NUM_TX_QUEUES; i++)
1436                 ath9k_hw_resettxqueue(ah, i);
1437
1438         ath9k_hw_init_interrupt_masks(ah, ah->opmode);
1439         ath9k_hw_ani_cache_ini_regs(ah);
1440         ath9k_hw_init_qos(ah);
1441
1442         if (ah->caps.hw_caps & ATH9K_HW_CAP_RFSILENT)
1443                 ath9k_hw_cfg_gpio_input(ah, ah->rfkill_gpio);
1444
1445         ath9k_hw_init_global_settings(ah);
1446
1447         if (!AR_SREV_9300_20_OR_LATER(ah)) {
1448                 ar9002_hw_update_async_fifo(ah);
1449                 ar9002_hw_enable_wep_aggregation(ah);
1450         }
1451
1452         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PRESERVE_SEQNUM);
1453
1454         ath9k_hw_set_dma(ah);
1455
1456         REG_WRITE(ah, AR_OBS, 8);
1457
1458         if (ah->config.rx_intr_mitigation) {
1459                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_LAST, 500);
1460                 REG_RMW_FIELD(ah, AR_RIMT, AR_RIMT_FIRST, 2000);
1461         }
1462
1463         if (ah->config.tx_intr_mitigation) {
1464                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_LAST, 300);
1465                 REG_RMW_FIELD(ah, AR_TIMT, AR_TIMT_FIRST, 750);
1466         }
1467
1468         ath9k_hw_init_bb(ah, chan);
1469
1470         if (!ath9k_hw_init_cal(ah, chan))
1471                 return -EIO;
1472
1473         ENABLE_REGWRITE_BUFFER(ah);
1474
1475         ath9k_hw_restore_chainmask(ah);
1476         REG_WRITE(ah, AR_CFG_LED, saveLedState | AR_CFG_SCLK_32KHZ);
1477
1478         REGWRITE_BUFFER_FLUSH(ah);
1479
1480         /*
1481          * For big endian systems turn on swapping for descriptors
1482          */
1483         if (AR_SREV_9100(ah)) {
1484                 u32 mask;
1485                 mask = REG_READ(ah, AR_CFG);
1486                 if (mask & (AR_CFG_SWRB | AR_CFG_SWTB | AR_CFG_SWRG)) {
1487                         ath_dbg(common, ATH_DBG_RESET,
1488                                 "CFG Byte Swap Set 0x%x\n", mask);
1489                 } else {
1490                         mask =
1491                                 INIT_CONFIG_STATUS | AR_CFG_SWRB | AR_CFG_SWTB;
1492                         REG_WRITE(ah, AR_CFG, mask);
1493                         ath_dbg(common, ATH_DBG_RESET,
1494                                 "Setting CFG 0x%x\n", REG_READ(ah, AR_CFG));
1495                 }
1496         } else {
1497                 if (common->bus_ops->ath_bus_type == ATH_USB) {
1498                         /* Configure AR9271 target WLAN */
1499                         if (AR_SREV_9271(ah))
1500                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWRB | AR_CFG_SWTB);
1501                         else
1502                                 REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1503                 }
1504 #ifdef __BIG_ENDIAN
1505                 else
1506                         REG_WRITE(ah, AR_CFG, AR_CFG_SWTD | AR_CFG_SWRD);
1507 #endif
1508         }
1509
1510         if (ah->btcoex_hw.enabled)
1511                 ath9k_hw_btcoex_enable(ah);
1512
1513         if (AR_SREV_9300_20_OR_LATER(ah))
1514                 ar9003_hw_bb_watchdog_config(ah);
1515
1516         ath9k_hw_apply_gpio_override(ah);
1517
1518         return 0;
1519 }
1520 EXPORT_SYMBOL(ath9k_hw_reset);
1521
1522 /******************************/
1523 /* Power Management (Chipset) */
1524 /******************************/
1525
1526 /*
1527  * Notify Power Mgt is disabled in self-generated frames.
1528  * If requested, force chip to sleep.
1529  */
1530 static void ath9k_set_power_sleep(struct ath_hw *ah, int setChip)
1531 {
1532         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1533         if (setChip) {
1534                 /*
1535                  * Clear the RTC force wake bit to allow the
1536                  * mac to go to sleep.
1537                  */
1538                 REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1539                             AR_RTC_FORCE_WAKE_EN);
1540                 if (!AR_SREV_9100(ah) && !AR_SREV_9300_20_OR_LATER(ah))
1541                         REG_WRITE(ah, AR_RC, AR_RC_AHB | AR_RC_HOSTIF);
1542
1543                 /* Shutdown chip. Active low */
1544                 if (!AR_SREV_5416(ah) && !AR_SREV_9271(ah))
1545                         REG_CLR_BIT(ah, (AR_RTC_RESET),
1546                                     AR_RTC_RESET_EN);
1547         }
1548
1549         /* Clear Bit 14 of AR_WA after putting chip into Full Sleep mode. */
1550         if (AR_SREV_9300_20_OR_LATER(ah))
1551                 REG_WRITE(ah, AR_WA,
1552                           ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1553 }
1554
1555 /*
1556  * Notify Power Management is enabled in self-generating
1557  * frames. If request, set power mode of chip to
1558  * auto/normal.  Duration in units of 128us (1/8 TU).
1559  */
1560 static void ath9k_set_power_network_sleep(struct ath_hw *ah, int setChip)
1561 {
1562         REG_SET_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1563         if (setChip) {
1564                 struct ath9k_hw_capabilities *pCap = &ah->caps;
1565
1566                 if (!(pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)) {
1567                         /* Set WakeOnInterrupt bit; clear ForceWake bit */
1568                         REG_WRITE(ah, AR_RTC_FORCE_WAKE,
1569                                   AR_RTC_FORCE_WAKE_ON_INT);
1570                 } else {
1571                         /*
1572                          * Clear the RTC force wake bit to allow the
1573                          * mac to go to sleep.
1574                          */
1575                         REG_CLR_BIT(ah, AR_RTC_FORCE_WAKE,
1576                                     AR_RTC_FORCE_WAKE_EN);
1577                 }
1578         }
1579
1580         /* Clear Bit 14 of AR_WA after putting chip into Net Sleep mode. */
1581         if (AR_SREV_9300_20_OR_LATER(ah))
1582                 REG_WRITE(ah, AR_WA, ah->WARegVal & ~AR_WA_D3_L1_DISABLE);
1583 }
1584
1585 static bool ath9k_hw_set_power_awake(struct ath_hw *ah, int setChip)
1586 {
1587         u32 val;
1588         int i;
1589
1590         /* Set Bits 14 and 17 of AR_WA before powering on the chip. */
1591         if (AR_SREV_9300_20_OR_LATER(ah)) {
1592                 REG_WRITE(ah, AR_WA, ah->WARegVal);
1593                 udelay(10);
1594         }
1595
1596         if (setChip) {
1597                 if ((REG_READ(ah, AR_RTC_STATUS) &
1598                      AR_RTC_STATUS_M) == AR_RTC_STATUS_SHUTDOWN) {
1599                         if (ath9k_hw_set_reset_reg(ah,
1600                                            ATH9K_RESET_POWER_ON) != true) {
1601                                 return false;
1602                         }
1603                         if (!AR_SREV_9300_20_OR_LATER(ah))
1604                                 ath9k_hw_init_pll(ah, NULL);
1605                 }
1606                 if (AR_SREV_9100(ah))
1607                         REG_SET_BIT(ah, AR_RTC_RESET,
1608                                     AR_RTC_RESET_EN);
1609
1610                 REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1611                             AR_RTC_FORCE_WAKE_EN);
1612                 udelay(50);
1613
1614                 for (i = POWER_UP_TIME / 50; i > 0; i--) {
1615                         val = REG_READ(ah, AR_RTC_STATUS) & AR_RTC_STATUS_M;
1616                         if (val == AR_RTC_STATUS_ON)
1617                                 break;
1618                         udelay(50);
1619                         REG_SET_BIT(ah, AR_RTC_FORCE_WAKE,
1620                                     AR_RTC_FORCE_WAKE_EN);
1621                 }
1622                 if (i == 0) {
1623                         ath_err(ath9k_hw_common(ah),
1624                                 "Failed to wakeup in %uus\n",
1625                                 POWER_UP_TIME / 20);
1626                         return false;
1627                 }
1628         }
1629
1630         REG_CLR_BIT(ah, AR_STA_ID1, AR_STA_ID1_PWR_SAV);
1631
1632         return true;
1633 }
1634
1635 bool ath9k_hw_setpower(struct ath_hw *ah, enum ath9k_power_mode mode)
1636 {
1637         struct ath_common *common = ath9k_hw_common(ah);
1638         int status = true, setChip = true;
1639         static const char *modes[] = {
1640                 "AWAKE",
1641                 "FULL-SLEEP",
1642                 "NETWORK SLEEP",
1643                 "UNDEFINED"
1644         };
1645
1646         if (ah->power_mode == mode)
1647                 return status;
1648
1649         ath_dbg(common, ATH_DBG_RESET, "%s -> %s\n",
1650                 modes[ah->power_mode], modes[mode]);
1651
1652         switch (mode) {
1653         case ATH9K_PM_AWAKE:
1654                 status = ath9k_hw_set_power_awake(ah, setChip);
1655                 break;
1656         case ATH9K_PM_FULL_SLEEP:
1657                 ath9k_set_power_sleep(ah, setChip);
1658                 ah->chip_fullsleep = true;
1659                 break;
1660         case ATH9K_PM_NETWORK_SLEEP:
1661                 ath9k_set_power_network_sleep(ah, setChip);
1662                 break;
1663         default:
1664                 ath_err(common, "Unknown power mode %u\n", mode);
1665                 return false;
1666         }
1667         ah->power_mode = mode;
1668
1669         /*
1670          * XXX: If this warning never comes up after a while then
1671          * simply keep the ATH_DBG_WARN_ON_ONCE() but make
1672          * ath9k_hw_setpower() return type void.
1673          */
1674
1675         if (!(ah->ah_flags & AH_UNPLUGGED))
1676                 ATH_DBG_WARN_ON_ONCE(!status);
1677
1678         return status;
1679 }
1680 EXPORT_SYMBOL(ath9k_hw_setpower);
1681
1682 /*******************/
1683 /* Beacon Handling */
1684 /*******************/
1685
1686 void ath9k_hw_beaconinit(struct ath_hw *ah, u32 next_beacon, u32 beacon_period)
1687 {
1688         int flags = 0;
1689
1690         ENABLE_REGWRITE_BUFFER(ah);
1691
1692         switch (ah->opmode) {
1693         case NL80211_IFTYPE_ADHOC:
1694         case NL80211_IFTYPE_MESH_POINT:
1695                 REG_SET_BIT(ah, AR_TXCFG,
1696                             AR_TXCFG_ADHOC_BEACON_ATIM_TX_POLICY);
1697                 REG_WRITE(ah, AR_NEXT_NDP_TIMER, next_beacon +
1698                           TU_TO_USEC(ah->atim_window ? ah->atim_window : 1));
1699                 flags |= AR_NDP_TIMER_EN;
1700         case NL80211_IFTYPE_AP:
1701                 REG_WRITE(ah, AR_NEXT_TBTT_TIMER, next_beacon);
1702                 REG_WRITE(ah, AR_NEXT_DMA_BEACON_ALERT, next_beacon -
1703                           TU_TO_USEC(ah->config.dma_beacon_response_time));
1704                 REG_WRITE(ah, AR_NEXT_SWBA, next_beacon -
1705                           TU_TO_USEC(ah->config.sw_beacon_response_time));
1706                 flags |=
1707                         AR_TBTT_TIMER_EN | AR_DBA_TIMER_EN | AR_SWBA_TIMER_EN;
1708                 break;
1709         default:
1710                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_BEACON,
1711                         "%s: unsupported opmode: %d\n",
1712                         __func__, ah->opmode);
1713                 return;
1714                 break;
1715         }
1716
1717         REG_WRITE(ah, AR_BEACON_PERIOD, beacon_period);
1718         REG_WRITE(ah, AR_DMA_BEACON_PERIOD, beacon_period);
1719         REG_WRITE(ah, AR_SWBA_PERIOD, beacon_period);
1720         REG_WRITE(ah, AR_NDP_PERIOD, beacon_period);
1721
1722         REGWRITE_BUFFER_FLUSH(ah);
1723
1724         REG_SET_BIT(ah, AR_TIMER_MODE, flags);
1725 }
1726 EXPORT_SYMBOL(ath9k_hw_beaconinit);
1727
1728 void ath9k_hw_set_sta_beacon_timers(struct ath_hw *ah,
1729                                     const struct ath9k_beacon_state *bs)
1730 {
1731         u32 nextTbtt, beaconintval, dtimperiod, beacontimeout;
1732         struct ath9k_hw_capabilities *pCap = &ah->caps;
1733         struct ath_common *common = ath9k_hw_common(ah);
1734
1735         ENABLE_REGWRITE_BUFFER(ah);
1736
1737         REG_WRITE(ah, AR_NEXT_TBTT_TIMER, TU_TO_USEC(bs->bs_nexttbtt));
1738
1739         REG_WRITE(ah, AR_BEACON_PERIOD,
1740                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1741         REG_WRITE(ah, AR_DMA_BEACON_PERIOD,
1742                   TU_TO_USEC(bs->bs_intval & ATH9K_BEACON_PERIOD));
1743
1744         REGWRITE_BUFFER_FLUSH(ah);
1745
1746         REG_RMW_FIELD(ah, AR_RSSI_THR,
1747                       AR_RSSI_THR_BM_THR, bs->bs_bmissthreshold);
1748
1749         beaconintval = bs->bs_intval & ATH9K_BEACON_PERIOD;
1750
1751         if (bs->bs_sleepduration > beaconintval)
1752                 beaconintval = bs->bs_sleepduration;
1753
1754         dtimperiod = bs->bs_dtimperiod;
1755         if (bs->bs_sleepduration > dtimperiod)
1756                 dtimperiod = bs->bs_sleepduration;
1757
1758         if (beaconintval == dtimperiod)
1759                 nextTbtt = bs->bs_nextdtim;
1760         else
1761                 nextTbtt = bs->bs_nexttbtt;
1762
1763         ath_dbg(common, ATH_DBG_BEACON, "next DTIM %d\n", bs->bs_nextdtim);
1764         ath_dbg(common, ATH_DBG_BEACON, "next beacon %d\n", nextTbtt);
1765         ath_dbg(common, ATH_DBG_BEACON, "beacon period %d\n", beaconintval);
1766         ath_dbg(common, ATH_DBG_BEACON, "DTIM period %d\n", dtimperiod);
1767
1768         ENABLE_REGWRITE_BUFFER(ah);
1769
1770         REG_WRITE(ah, AR_NEXT_DTIM,
1771                   TU_TO_USEC(bs->bs_nextdtim - SLEEP_SLOP));
1772         REG_WRITE(ah, AR_NEXT_TIM, TU_TO_USEC(nextTbtt - SLEEP_SLOP));
1773
1774         REG_WRITE(ah, AR_SLEEP1,
1775                   SM((CAB_TIMEOUT_VAL << 3), AR_SLEEP1_CAB_TIMEOUT)
1776                   | AR_SLEEP1_ASSUME_DTIM);
1777
1778         if (pCap->hw_caps & ATH9K_HW_CAP_AUTOSLEEP)
1779                 beacontimeout = (BEACON_TIMEOUT_VAL << 3);
1780         else
1781                 beacontimeout = MIN_BEACON_TIMEOUT_VAL;
1782
1783         REG_WRITE(ah, AR_SLEEP2,
1784                   SM(beacontimeout, AR_SLEEP2_BEACON_TIMEOUT));
1785
1786         REG_WRITE(ah, AR_TIM_PERIOD, TU_TO_USEC(beaconintval));
1787         REG_WRITE(ah, AR_DTIM_PERIOD, TU_TO_USEC(dtimperiod));
1788
1789         REGWRITE_BUFFER_FLUSH(ah);
1790
1791         REG_SET_BIT(ah, AR_TIMER_MODE,
1792                     AR_TBTT_TIMER_EN | AR_TIM_TIMER_EN |
1793                     AR_DTIM_TIMER_EN);
1794
1795         /* TSF Out of Range Threshold */
1796         REG_WRITE(ah, AR_TSFOOR_THRESHOLD, bs->bs_tsfoor_threshold);
1797 }
1798 EXPORT_SYMBOL(ath9k_hw_set_sta_beacon_timers);
1799
1800 /*******************/
1801 /* HW Capabilities */
1802 /*******************/
1803
1804 int ath9k_hw_fill_cap_info(struct ath_hw *ah)
1805 {
1806         struct ath9k_hw_capabilities *pCap = &ah->caps;
1807         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
1808         struct ath_common *common = ath9k_hw_common(ah);
1809         struct ath_btcoex_hw *btcoex_hw = &ah->btcoex_hw;
1810
1811         u16 capField = 0, eeval;
1812         u8 ant_div_ctl1, tx_chainmask, rx_chainmask;
1813
1814         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_0);
1815         regulatory->current_rd = eeval;
1816
1817         eeval = ah->eep_ops->get_eeprom(ah, EEP_REG_1);
1818         if (AR_SREV_9285_12_OR_LATER(ah))
1819                 eeval |= AR9285_RDEXT_DEFAULT;
1820         regulatory->current_rd_ext = eeval;
1821
1822         capField = ah->eep_ops->get_eeprom(ah, EEP_OP_CAP);
1823
1824         if (ah->opmode != NL80211_IFTYPE_AP &&
1825             ah->hw_version.subvendorid == AR_SUBVENDOR_ID_NEW_A) {
1826                 if (regulatory->current_rd == 0x64 ||
1827                     regulatory->current_rd == 0x65)
1828                         regulatory->current_rd += 5;
1829                 else if (regulatory->current_rd == 0x41)
1830                         regulatory->current_rd = 0x43;
1831                 ath_dbg(common, ATH_DBG_REGULATORY,
1832                         "regdomain mapped to 0x%x\n", regulatory->current_rd);
1833         }
1834
1835         eeval = ah->eep_ops->get_eeprom(ah, EEP_OP_MODE);
1836         if ((eeval & (AR5416_OPFLAGS_11G | AR5416_OPFLAGS_11A)) == 0) {
1837                 ath_err(common,
1838                         "no band has been marked as supported in EEPROM\n");
1839                 return -EINVAL;
1840         }
1841
1842         if (eeval & AR5416_OPFLAGS_11A)
1843                 pCap->hw_caps |= ATH9K_HW_CAP_5GHZ;
1844
1845         if (eeval & AR5416_OPFLAGS_11G)
1846                 pCap->hw_caps |= ATH9K_HW_CAP_2GHZ;
1847
1848         pCap->tx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_TX_MASK);
1849         /*
1850          * For AR9271 we will temporarilly uses the rx chainmax as read from
1851          * the EEPROM.
1852          */
1853         if ((ah->hw_version.devid == AR5416_DEVID_PCI) &&
1854             !(eeval & AR5416_OPFLAGS_11A) &&
1855             !(AR_SREV_9271(ah)))
1856                 /* CB71: GPIO 0 is pulled down to indicate 3 rx chains */
1857                 pCap->rx_chainmask = ath9k_hw_gpio_get(ah, 0) ? 0x5 : 0x7;
1858         else if (AR_SREV_9100(ah))
1859                 pCap->rx_chainmask = 0x7;
1860         else
1861                 /* Use rx_chainmask from EEPROM. */
1862                 pCap->rx_chainmask = ah->eep_ops->get_eeprom(ah, EEP_RX_MASK);
1863
1864         ah->misc_mode |= AR_PCU_MIC_NEW_LOC_ENA;
1865
1866         /* enable key search for every frame in an aggregate */
1867         if (AR_SREV_9300_20_OR_LATER(ah))
1868                 ah->misc_mode |= AR_PCU_ALWAYS_PERFORM_KEYSEARCH;
1869
1870         pCap->low_2ghz_chan = 2312;
1871         pCap->high_2ghz_chan = 2732;
1872
1873         pCap->low_5ghz_chan = 4920;
1874         pCap->high_5ghz_chan = 6100;
1875
1876         common->crypt_caps |= ATH_CRYPT_CAP_CIPHER_AESCCM;
1877
1878         if (ah->hw_version.devid != AR2427_DEVID_PCIE)
1879                 pCap->hw_caps |= ATH9K_HW_CAP_HT;
1880         else
1881                 pCap->hw_caps &= ~ATH9K_HW_CAP_HT;
1882
1883         if (AR_SREV_9271(ah))
1884                 pCap->num_gpio_pins = AR9271_NUM_GPIO;
1885         else if (AR_DEVID_7010(ah))
1886                 pCap->num_gpio_pins = AR7010_NUM_GPIO;
1887         else if (AR_SREV_9285_12_OR_LATER(ah))
1888                 pCap->num_gpio_pins = AR9285_NUM_GPIO;
1889         else if (AR_SREV_9280_20_OR_LATER(ah))
1890                 pCap->num_gpio_pins = AR928X_NUM_GPIO;
1891         else
1892                 pCap->num_gpio_pins = AR_NUM_GPIO;
1893
1894         if (AR_SREV_9160_10_OR_LATER(ah) || AR_SREV_9100(ah)) {
1895                 pCap->hw_caps |= ATH9K_HW_CAP_CST;
1896                 pCap->rts_aggr_limit = ATH_AMPDU_LIMIT_MAX;
1897         } else {
1898                 pCap->rts_aggr_limit = (8 * 1024);
1899         }
1900
1901 #if defined(CONFIG_RFKILL) || defined(CONFIG_RFKILL_MODULE)
1902         ah->rfsilent = ah->eep_ops->get_eeprom(ah, EEP_RF_SILENT);
1903         if (ah->rfsilent & EEP_RFSILENT_ENABLED) {
1904                 ah->rfkill_gpio =
1905                         MS(ah->rfsilent, EEP_RFSILENT_GPIO_SEL);
1906                 ah->rfkill_polarity =
1907                         MS(ah->rfsilent, EEP_RFSILENT_POLARITY);
1908
1909                 pCap->hw_caps |= ATH9K_HW_CAP_RFSILENT;
1910         }
1911 #endif
1912         if (AR_SREV_9271(ah) || AR_SREV_9300_20_OR_LATER(ah))
1913                 pCap->hw_caps |= ATH9K_HW_CAP_AUTOSLEEP;
1914         else
1915                 pCap->hw_caps &= ~ATH9K_HW_CAP_AUTOSLEEP;
1916
1917         if (AR_SREV_9280(ah) || AR_SREV_9285(ah))
1918                 pCap->hw_caps &= ~ATH9K_HW_CAP_4KB_SPLITTRANS;
1919         else
1920                 pCap->hw_caps |= ATH9K_HW_CAP_4KB_SPLITTRANS;
1921
1922         if (AR_SREV_9280_20_OR_LATER(ah) && common->btcoex_enabled) {
1923                 btcoex_hw->btactive_gpio = ATH_BTACTIVE_GPIO;
1924                 btcoex_hw->wlanactive_gpio = ATH_WLANACTIVE_GPIO;
1925
1926                 if (AR_SREV_9285(ah)) {
1927                         btcoex_hw->scheme = ATH_BTCOEX_CFG_3WIRE;
1928                         btcoex_hw->btpriority_gpio = ATH_BTPRIORITY_GPIO;
1929                 } else {
1930                         btcoex_hw->scheme = ATH_BTCOEX_CFG_2WIRE;
1931                 }
1932         } else {
1933                 btcoex_hw->scheme = ATH_BTCOEX_CFG_NONE;
1934         }
1935
1936         if (AR_SREV_9300_20_OR_LATER(ah)) {
1937                 pCap->hw_caps |= ATH9K_HW_CAP_EDMA | ATH9K_HW_CAP_FASTCLOCK;
1938                 if (!AR_SREV_9485(ah))
1939                         pCap->hw_caps |= ATH9K_HW_CAP_LDPC;
1940
1941                 pCap->rx_hp_qdepth = ATH9K_HW_RX_HP_QDEPTH;
1942                 pCap->rx_lp_qdepth = ATH9K_HW_RX_LP_QDEPTH;
1943                 pCap->rx_status_len = sizeof(struct ar9003_rxs);
1944                 pCap->tx_desc_len = sizeof(struct ar9003_txc);
1945                 pCap->txs_len = sizeof(struct ar9003_txs);
1946                 if (!ah->config.paprd_disable &&
1947                     ah->eep_ops->get_eeprom(ah, EEP_PAPRD))
1948                         pCap->hw_caps |= ATH9K_HW_CAP_PAPRD;
1949         } else {
1950                 pCap->tx_desc_len = sizeof(struct ath_desc);
1951                 if (AR_SREV_9280_20(ah) &&
1952                     ((ah->eep_ops->get_eeprom(ah, EEP_MINOR_REV) <=
1953                       AR5416_EEP_MINOR_VER_16) ||
1954                      ah->eep_ops->get_eeprom(ah, EEP_FSTCLK_5G)))
1955                         pCap->hw_caps |= ATH9K_HW_CAP_FASTCLOCK;
1956         }
1957
1958         if (AR_SREV_9300_20_OR_LATER(ah))
1959                 pCap->hw_caps |= ATH9K_HW_CAP_RAC_SUPPORTED;
1960
1961         if (AR_SREV_9300_20_OR_LATER(ah))
1962                 ah->ent_mode = REG_READ(ah, AR_ENT_OTP);
1963
1964         if (AR_SREV_9287_11_OR_LATER(ah) || AR_SREV_9271(ah))
1965                 pCap->hw_caps |= ATH9K_HW_CAP_SGI_20;
1966
1967         if (AR_SREV_9285(ah))
1968                 if (ah->eep_ops->get_eeprom(ah, EEP_MODAL_VER) >= 3) {
1969                         ant_div_ctl1 =
1970                                 ah->eep_ops->get_eeprom(ah, EEP_ANT_DIV_CTL1);
1971                         if ((ant_div_ctl1 & 0x1) && ((ant_div_ctl1 >> 3) & 0x1))
1972                                 pCap->hw_caps |= ATH9K_HW_CAP_ANT_DIV_COMB;
1973                 }
1974         if (AR_SREV_9300_20_OR_LATER(ah)) {
1975                 if (ah->eep_ops->get_eeprom(ah, EEP_CHAIN_MASK_REDUCE))
1976                         pCap->hw_caps |= ATH9K_HW_CAP_APM;
1977         }
1978
1979
1980
1981         if (AR_SREV_9485_10(ah)) {
1982                 pCap->pcie_lcr_extsync_en = true;
1983                 pCap->pcie_lcr_offset = 0x80;
1984         }
1985
1986         tx_chainmask = pCap->tx_chainmask;
1987         rx_chainmask = pCap->rx_chainmask;
1988         while (tx_chainmask || rx_chainmask) {
1989                 if (tx_chainmask & BIT(0))
1990                         pCap->max_txchains++;
1991                 if (rx_chainmask & BIT(0))
1992                         pCap->max_rxchains++;
1993
1994                 tx_chainmask >>= 1;
1995                 rx_chainmask >>= 1;
1996         }
1997
1998         return 0;
1999 }
2000
2001 /****************************/
2002 /* GPIO / RFKILL / Antennae */
2003 /****************************/
2004
2005 static void ath9k_hw_gpio_cfg_output_mux(struct ath_hw *ah,
2006                                          u32 gpio, u32 type)
2007 {
2008         int addr;
2009         u32 gpio_shift, tmp;
2010
2011         if (gpio > 11)
2012                 addr = AR_GPIO_OUTPUT_MUX3;
2013         else if (gpio > 5)
2014                 addr = AR_GPIO_OUTPUT_MUX2;
2015         else
2016                 addr = AR_GPIO_OUTPUT_MUX1;
2017
2018         gpio_shift = (gpio % 6) * 5;
2019
2020         if (AR_SREV_9280_20_OR_LATER(ah)
2021             || (addr != AR_GPIO_OUTPUT_MUX1)) {
2022                 REG_RMW(ah, addr, (type << gpio_shift),
2023                         (0x1f << gpio_shift));
2024         } else {
2025                 tmp = REG_READ(ah, addr);
2026                 tmp = ((tmp & 0x1F0) << 1) | (tmp & ~0x1F0);
2027                 tmp &= ~(0x1f << gpio_shift);
2028                 tmp |= (type << gpio_shift);
2029                 REG_WRITE(ah, addr, tmp);
2030         }
2031 }
2032
2033 void ath9k_hw_cfg_gpio_input(struct ath_hw *ah, u32 gpio)
2034 {
2035         u32 gpio_shift;
2036
2037         BUG_ON(gpio >= ah->caps.num_gpio_pins);
2038
2039         if (AR_DEVID_7010(ah)) {
2040                 gpio_shift = gpio;
2041                 REG_RMW(ah, AR7010_GPIO_OE,
2042                         (AR7010_GPIO_OE_AS_INPUT << gpio_shift),
2043                         (AR7010_GPIO_OE_MASK << gpio_shift));
2044                 return;
2045         }
2046
2047         gpio_shift = gpio << 1;
2048         REG_RMW(ah,
2049                 AR_GPIO_OE_OUT,
2050                 (AR_GPIO_OE_OUT_DRV_NO << gpio_shift),
2051                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2052 }
2053 EXPORT_SYMBOL(ath9k_hw_cfg_gpio_input);
2054
2055 u32 ath9k_hw_gpio_get(struct ath_hw *ah, u32 gpio)
2056 {
2057 #define MS_REG_READ(x, y) \
2058         (MS(REG_READ(ah, AR_GPIO_IN_OUT), x##_GPIO_IN_VAL) & (AR_GPIO_BIT(y)))
2059
2060         if (gpio >= ah->caps.num_gpio_pins)
2061                 return 0xffffffff;
2062
2063         if (AR_DEVID_7010(ah)) {
2064                 u32 val;
2065                 val = REG_READ(ah, AR7010_GPIO_IN);
2066                 return (MS(val, AR7010_GPIO_IN_VAL) & AR_GPIO_BIT(gpio)) == 0;
2067         } else if (AR_SREV_9300_20_OR_LATER(ah))
2068                 return (MS(REG_READ(ah, AR_GPIO_IN), AR9300_GPIO_IN_VAL) &
2069                         AR_GPIO_BIT(gpio)) != 0;
2070         else if (AR_SREV_9271(ah))
2071                 return MS_REG_READ(AR9271, gpio) != 0;
2072         else if (AR_SREV_9287_11_OR_LATER(ah))
2073                 return MS_REG_READ(AR9287, gpio) != 0;
2074         else if (AR_SREV_9285_12_OR_LATER(ah))
2075                 return MS_REG_READ(AR9285, gpio) != 0;
2076         else if (AR_SREV_9280_20_OR_LATER(ah))
2077                 return MS_REG_READ(AR928X, gpio) != 0;
2078         else
2079                 return MS_REG_READ(AR, gpio) != 0;
2080 }
2081 EXPORT_SYMBOL(ath9k_hw_gpio_get);
2082
2083 void ath9k_hw_cfg_output(struct ath_hw *ah, u32 gpio,
2084                          u32 ah_signal_type)
2085 {
2086         u32 gpio_shift;
2087
2088         if (AR_DEVID_7010(ah)) {
2089                 gpio_shift = gpio;
2090                 REG_RMW(ah, AR7010_GPIO_OE,
2091                         (AR7010_GPIO_OE_AS_OUTPUT << gpio_shift),
2092                         (AR7010_GPIO_OE_MASK << gpio_shift));
2093                 return;
2094         }
2095
2096         ath9k_hw_gpio_cfg_output_mux(ah, gpio, ah_signal_type);
2097         gpio_shift = 2 * gpio;
2098         REG_RMW(ah,
2099                 AR_GPIO_OE_OUT,
2100                 (AR_GPIO_OE_OUT_DRV_ALL << gpio_shift),
2101                 (AR_GPIO_OE_OUT_DRV << gpio_shift));
2102 }
2103 EXPORT_SYMBOL(ath9k_hw_cfg_output);
2104
2105 void ath9k_hw_set_gpio(struct ath_hw *ah, u32 gpio, u32 val)
2106 {
2107         if (AR_DEVID_7010(ah)) {
2108                 val = val ? 0 : 1;
2109                 REG_RMW(ah, AR7010_GPIO_OUT, ((val&1) << gpio),
2110                         AR_GPIO_BIT(gpio));
2111                 return;
2112         }
2113
2114         if (AR_SREV_9271(ah))
2115                 val = ~val;
2116
2117         REG_RMW(ah, AR_GPIO_IN_OUT, ((val & 1) << gpio),
2118                 AR_GPIO_BIT(gpio));
2119 }
2120 EXPORT_SYMBOL(ath9k_hw_set_gpio);
2121
2122 u32 ath9k_hw_getdefantenna(struct ath_hw *ah)
2123 {
2124         return REG_READ(ah, AR_DEF_ANTENNA) & 0x7;
2125 }
2126 EXPORT_SYMBOL(ath9k_hw_getdefantenna);
2127
2128 void ath9k_hw_setantenna(struct ath_hw *ah, u32 antenna)
2129 {
2130         REG_WRITE(ah, AR_DEF_ANTENNA, (antenna & 0x7));
2131 }
2132 EXPORT_SYMBOL(ath9k_hw_setantenna);
2133
2134 /*********************/
2135 /* General Operation */
2136 /*********************/
2137
2138 u32 ath9k_hw_getrxfilter(struct ath_hw *ah)
2139 {
2140         u32 bits = REG_READ(ah, AR_RX_FILTER);
2141         u32 phybits = REG_READ(ah, AR_PHY_ERR);
2142
2143         if (phybits & AR_PHY_ERR_RADAR)
2144                 bits |= ATH9K_RX_FILTER_PHYRADAR;
2145         if (phybits & (AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING))
2146                 bits |= ATH9K_RX_FILTER_PHYERR;
2147
2148         return bits;
2149 }
2150 EXPORT_SYMBOL(ath9k_hw_getrxfilter);
2151
2152 void ath9k_hw_setrxfilter(struct ath_hw *ah, u32 bits)
2153 {
2154         u32 phybits;
2155
2156         ENABLE_REGWRITE_BUFFER(ah);
2157
2158         REG_WRITE(ah, AR_RX_FILTER, bits);
2159
2160         phybits = 0;
2161         if (bits & ATH9K_RX_FILTER_PHYRADAR)
2162                 phybits |= AR_PHY_ERR_RADAR;
2163         if (bits & ATH9K_RX_FILTER_PHYERR)
2164                 phybits |= AR_PHY_ERR_OFDM_TIMING | AR_PHY_ERR_CCK_TIMING;
2165         REG_WRITE(ah, AR_PHY_ERR, phybits);
2166
2167         if (phybits)
2168                 REG_SET_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2169         else
2170                 REG_CLR_BIT(ah, AR_RXCFG, AR_RXCFG_ZLFDMA);
2171
2172         REGWRITE_BUFFER_FLUSH(ah);
2173 }
2174 EXPORT_SYMBOL(ath9k_hw_setrxfilter);
2175
2176 bool ath9k_hw_phy_disable(struct ath_hw *ah)
2177 {
2178         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_WARM))
2179                 return false;
2180
2181         ath9k_hw_init_pll(ah, NULL);
2182         return true;
2183 }
2184 EXPORT_SYMBOL(ath9k_hw_phy_disable);
2185
2186 bool ath9k_hw_disable(struct ath_hw *ah)
2187 {
2188         if (!ath9k_hw_setpower(ah, ATH9K_PM_AWAKE))
2189                 return false;
2190
2191         if (!ath9k_hw_set_reset_reg(ah, ATH9K_RESET_COLD))
2192                 return false;
2193
2194         ath9k_hw_init_pll(ah, NULL);
2195         return true;
2196 }
2197 EXPORT_SYMBOL(ath9k_hw_disable);
2198
2199 void ath9k_hw_set_txpowerlimit(struct ath_hw *ah, u32 limit, bool test)
2200 {
2201         struct ath_regulatory *regulatory = ath9k_hw_regulatory(ah);
2202         struct ath9k_channel *chan = ah->curchan;
2203         struct ieee80211_channel *channel = chan->chan;
2204
2205         regulatory->power_limit = min(limit, (u32) MAX_RATE_POWER);
2206
2207         ah->eep_ops->set_txpower(ah, chan,
2208                                  ath9k_regd_get_ctl(regulatory, chan),
2209                                  channel->max_antenna_gain * 2,
2210                                  channel->max_power * 2,
2211                                  min((u32) MAX_RATE_POWER,
2212                                  (u32) regulatory->power_limit), test);
2213 }
2214 EXPORT_SYMBOL(ath9k_hw_set_txpowerlimit);
2215
2216 void ath9k_hw_setopmode(struct ath_hw *ah)
2217 {
2218         ath9k_hw_set_operating_mode(ah, ah->opmode);
2219 }
2220 EXPORT_SYMBOL(ath9k_hw_setopmode);
2221
2222 void ath9k_hw_setmcastfilter(struct ath_hw *ah, u32 filter0, u32 filter1)
2223 {
2224         REG_WRITE(ah, AR_MCAST_FIL0, filter0);
2225         REG_WRITE(ah, AR_MCAST_FIL1, filter1);
2226 }
2227 EXPORT_SYMBOL(ath9k_hw_setmcastfilter);
2228
2229 void ath9k_hw_write_associd(struct ath_hw *ah)
2230 {
2231         struct ath_common *common = ath9k_hw_common(ah);
2232
2233         REG_WRITE(ah, AR_BSS_ID0, get_unaligned_le32(common->curbssid));
2234         REG_WRITE(ah, AR_BSS_ID1, get_unaligned_le16(common->curbssid + 4) |
2235                   ((common->curaid & 0x3fff) << AR_BSS_ID1_AID_S));
2236 }
2237 EXPORT_SYMBOL(ath9k_hw_write_associd);
2238
2239 #define ATH9K_MAX_TSF_READ 10
2240
2241 u64 ath9k_hw_gettsf64(struct ath_hw *ah)
2242 {
2243         u32 tsf_lower, tsf_upper1, tsf_upper2;
2244         int i;
2245
2246         tsf_upper1 = REG_READ(ah, AR_TSF_U32);
2247         for (i = 0; i < ATH9K_MAX_TSF_READ; i++) {
2248                 tsf_lower = REG_READ(ah, AR_TSF_L32);
2249                 tsf_upper2 = REG_READ(ah, AR_TSF_U32);
2250                 if (tsf_upper2 == tsf_upper1)
2251                         break;
2252                 tsf_upper1 = tsf_upper2;
2253         }
2254
2255         WARN_ON( i == ATH9K_MAX_TSF_READ );
2256
2257         return (((u64)tsf_upper1 << 32) | tsf_lower);
2258 }
2259 EXPORT_SYMBOL(ath9k_hw_gettsf64);
2260
2261 void ath9k_hw_settsf64(struct ath_hw *ah, u64 tsf64)
2262 {
2263         REG_WRITE(ah, AR_TSF_L32, tsf64 & 0xffffffff);
2264         REG_WRITE(ah, AR_TSF_U32, (tsf64 >> 32) & 0xffffffff);
2265 }
2266 EXPORT_SYMBOL(ath9k_hw_settsf64);
2267
2268 void ath9k_hw_reset_tsf(struct ath_hw *ah)
2269 {
2270         if (!ath9k_hw_wait(ah, AR_SLP32_MODE, AR_SLP32_TSF_WRITE_STATUS, 0,
2271                            AH_TSF_WRITE_TIMEOUT))
2272                 ath_dbg(ath9k_hw_common(ah), ATH_DBG_RESET,
2273                         "AR_SLP32_TSF_WRITE_STATUS limit exceeded\n");
2274
2275         REG_WRITE(ah, AR_RESET_TSF, AR_RESET_TSF_ONCE);
2276 }
2277 EXPORT_SYMBOL(ath9k_hw_reset_tsf);
2278
2279 void ath9k_hw_set_tsfadjust(struct ath_hw *ah, u32 setting)
2280 {
2281         if (setting)
2282                 ah->misc_mode |= AR_PCU_TX_ADD_TSF;
2283         else
2284                 ah->misc_mode &= ~AR_PCU_TX_ADD_TSF;
2285 }
2286 EXPORT_SYMBOL(ath9k_hw_set_tsfadjust);
2287
2288 void ath9k_hw_set11nmac2040(struct ath_hw *ah)
2289 {
2290         struct ieee80211_conf *conf = &ath9k_hw_common(ah)->hw->conf;
2291         u32 macmode;
2292
2293         if (conf_is_ht40(conf) && !ah->config.cwm_ignore_extcca)
2294                 macmode = AR_2040_JOINED_RX_CLEAR;
2295         else
2296                 macmode = 0;
2297
2298         REG_WRITE(ah, AR_2040_MODE, macmode);
2299 }
2300
2301 /* HW Generic timers configuration */
2302
2303 static const struct ath_gen_timer_configuration gen_tmr_configuration[] =
2304 {
2305         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2306         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2307         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2308         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2309         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2310         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2311         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2312         {AR_NEXT_NDP_TIMER, AR_NDP_PERIOD, AR_TIMER_MODE, 0x0080},
2313         {AR_NEXT_NDP2_TIMER, AR_NDP2_PERIOD, AR_NDP2_TIMER_MODE, 0x0001},
2314         {AR_NEXT_NDP2_TIMER + 1*4, AR_NDP2_PERIOD + 1*4,
2315                                 AR_NDP2_TIMER_MODE, 0x0002},
2316         {AR_NEXT_NDP2_TIMER + 2*4, AR_NDP2_PERIOD + 2*4,
2317                                 AR_NDP2_TIMER_MODE, 0x0004},
2318         {AR_NEXT_NDP2_TIMER + 3*4, AR_NDP2_PERIOD + 3*4,
2319                                 AR_NDP2_TIMER_MODE, 0x0008},
2320         {AR_NEXT_NDP2_TIMER + 4*4, AR_NDP2_PERIOD + 4*4,
2321                                 AR_NDP2_TIMER_MODE, 0x0010},
2322         {AR_NEXT_NDP2_TIMER + 5*4, AR_NDP2_PERIOD + 5*4,
2323                                 AR_NDP2_TIMER_MODE, 0x0020},
2324         {AR_NEXT_NDP2_TIMER + 6*4, AR_NDP2_PERIOD + 6*4,
2325                                 AR_NDP2_TIMER_MODE, 0x0040},
2326         {AR_NEXT_NDP2_TIMER + 7*4, AR_NDP2_PERIOD + 7*4,
2327                                 AR_NDP2_TIMER_MODE, 0x0080}
2328 };
2329
2330 /* HW generic timer primitives */
2331
2332 /* compute and clear index of rightmost 1 */
2333 static u32 rightmost_index(struct ath_gen_timer_table *timer_table, u32 *mask)
2334 {
2335         u32 b;
2336
2337         b = *mask;
2338         b &= (0-b);
2339         *mask &= ~b;
2340         b *= debruijn32;
2341         b >>= 27;
2342
2343         return timer_table->gen_timer_index[b];
2344 }
2345
2346 u32 ath9k_hw_gettsf32(struct ath_hw *ah)
2347 {
2348         return REG_READ(ah, AR_TSF_L32);
2349 }
2350 EXPORT_SYMBOL(ath9k_hw_gettsf32);
2351
2352 struct ath_gen_timer *ath_gen_timer_alloc(struct ath_hw *ah,
2353                                           void (*trigger)(void *),
2354                                           void (*overflow)(void *),
2355                                           void *arg,
2356                                           u8 timer_index)
2357 {
2358         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2359         struct ath_gen_timer *timer;
2360
2361         timer = kzalloc(sizeof(struct ath_gen_timer), GFP_KERNEL);
2362
2363         if (timer == NULL) {
2364                 ath_err(ath9k_hw_common(ah),
2365                         "Failed to allocate memory for hw timer[%d]\n",
2366                         timer_index);
2367                 return NULL;
2368         }
2369
2370         /* allocate a hardware generic timer slot */
2371         timer_table->timers[timer_index] = timer;
2372         timer->index = timer_index;
2373         timer->trigger = trigger;
2374         timer->overflow = overflow;
2375         timer->arg = arg;
2376
2377         return timer;
2378 }
2379 EXPORT_SYMBOL(ath_gen_timer_alloc);
2380
2381 void ath9k_hw_gen_timer_start(struct ath_hw *ah,
2382                               struct ath_gen_timer *timer,
2383                               u32 timer_next,
2384                               u32 timer_period)
2385 {
2386         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2387         u32 tsf;
2388
2389         BUG_ON(!timer_period);
2390
2391         set_bit(timer->index, &timer_table->timer_mask.timer_bits);
2392
2393         tsf = ath9k_hw_gettsf32(ah);
2394
2395         ath_dbg(ath9k_hw_common(ah), ATH_DBG_HWTIMER,
2396                 "current tsf %x period %x timer_next %x\n",
2397                 tsf, timer_period, timer_next);
2398
2399         /*
2400          * Pull timer_next forward if the current TSF already passed it
2401          * because of software latency
2402          */
2403         if (timer_next < tsf)
2404                 timer_next = tsf + timer_period;
2405
2406         /*
2407          * Program generic timer registers
2408          */
2409         REG_WRITE(ah, gen_tmr_configuration[timer->index].next_addr,
2410                  timer_next);
2411         REG_WRITE(ah, gen_tmr_configuration[timer->index].period_addr,
2412                   timer_period);
2413         REG_SET_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2414                     gen_tmr_configuration[timer->index].mode_mask);
2415
2416         /* Enable both trigger and thresh interrupt masks */
2417         REG_SET_BIT(ah, AR_IMR_S5,
2418                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2419                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2420 }
2421 EXPORT_SYMBOL(ath9k_hw_gen_timer_start);
2422
2423 void ath9k_hw_gen_timer_stop(struct ath_hw *ah, struct ath_gen_timer *timer)
2424 {
2425         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2426
2427         if ((timer->index < AR_FIRST_NDP_TIMER) ||
2428                 (timer->index >= ATH_MAX_GEN_TIMER)) {
2429                 return;
2430         }
2431
2432         /* Clear generic timer enable bits. */
2433         REG_CLR_BIT(ah, gen_tmr_configuration[timer->index].mode_addr,
2434                         gen_tmr_configuration[timer->index].mode_mask);
2435
2436         /* Disable both trigger and thresh interrupt masks */
2437         REG_CLR_BIT(ah, AR_IMR_S5,
2438                 (SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_THRESH) |
2439                 SM(AR_GENTMR_BIT(timer->index), AR_IMR_S5_GENTIMER_TRIG)));
2440
2441         clear_bit(timer->index, &timer_table->timer_mask.timer_bits);
2442 }
2443 EXPORT_SYMBOL(ath9k_hw_gen_timer_stop);
2444
2445 void ath_gen_timer_free(struct ath_hw *ah, struct ath_gen_timer *timer)
2446 {
2447         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2448
2449         /* free the hardware generic timer slot */
2450         timer_table->timers[timer->index] = NULL;
2451         kfree(timer);
2452 }
2453 EXPORT_SYMBOL(ath_gen_timer_free);
2454
2455 /*
2456  * Generic Timer Interrupts handling
2457  */
2458 void ath_gen_timer_isr(struct ath_hw *ah)
2459 {
2460         struct ath_gen_timer_table *timer_table = &ah->hw_gen_timers;
2461         struct ath_gen_timer *timer;
2462         struct ath_common *common = ath9k_hw_common(ah);
2463         u32 trigger_mask, thresh_mask, index;
2464
2465         /* get hardware generic timer interrupt status */
2466         trigger_mask = ah->intr_gen_timer_trigger;
2467         thresh_mask = ah->intr_gen_timer_thresh;
2468         trigger_mask &= timer_table->timer_mask.val;
2469         thresh_mask &= timer_table->timer_mask.val;
2470
2471         trigger_mask &= ~thresh_mask;
2472
2473         while (thresh_mask) {
2474                 index = rightmost_index(timer_table, &thresh_mask);
2475                 timer = timer_table->timers[index];
2476                 BUG_ON(!timer);
2477                 ath_dbg(common, ATH_DBG_HWTIMER,
2478                         "TSF overflow for Gen timer %d\n", index);
2479                 timer->overflow(timer->arg);
2480         }
2481
2482         while (trigger_mask) {
2483                 index = rightmost_index(timer_table, &trigger_mask);
2484                 timer = timer_table->timers[index];
2485                 BUG_ON(!timer);
2486                 ath_dbg(common, ATH_DBG_HWTIMER,
2487                         "Gen timer[%d] trigger\n", index);
2488                 timer->trigger(timer->arg);
2489         }
2490 }
2491 EXPORT_SYMBOL(ath_gen_timer_isr);
2492
2493 /********/
2494 /* HTC  */
2495 /********/
2496
2497 void ath9k_hw_htc_resetinit(struct ath_hw *ah)
2498 {
2499         ah->htc_reset_init = true;
2500 }
2501 EXPORT_SYMBOL(ath9k_hw_htc_resetinit);
2502
2503 static struct {
2504         u32 version;
2505         const char * name;
2506 } ath_mac_bb_names[] = {
2507         /* Devices with external radios */
2508         { AR_SREV_VERSION_5416_PCI,     "5416" },
2509         { AR_SREV_VERSION_5416_PCIE,    "5418" },
2510         { AR_SREV_VERSION_9100,         "9100" },
2511         { AR_SREV_VERSION_9160,         "9160" },
2512         /* Single-chip solutions */
2513         { AR_SREV_VERSION_9280,         "9280" },
2514         { AR_SREV_VERSION_9285,         "9285" },
2515         { AR_SREV_VERSION_9287,         "9287" },
2516         { AR_SREV_VERSION_9271,         "9271" },
2517         { AR_SREV_VERSION_9300,         "9300" },
2518 };
2519
2520 /* For devices with external radios */
2521 static struct {
2522         u16 version;
2523         const char * name;
2524 } ath_rf_names[] = {
2525         { 0,                            "5133" },
2526         { AR_RAD5133_SREV_MAJOR,        "5133" },
2527         { AR_RAD5122_SREV_MAJOR,        "5122" },
2528         { AR_RAD2133_SREV_MAJOR,        "2133" },
2529         { AR_RAD2122_SREV_MAJOR,        "2122" }
2530 };
2531
2532 /*
2533  * Return the MAC/BB name. "????" is returned if the MAC/BB is unknown.
2534  */
2535 static const char *ath9k_hw_mac_bb_name(u32 mac_bb_version)
2536 {
2537         int i;
2538
2539         for (i=0; i<ARRAY_SIZE(ath_mac_bb_names); i++) {
2540                 if (ath_mac_bb_names[i].version == mac_bb_version) {
2541                         return ath_mac_bb_names[i].name;
2542                 }
2543         }
2544
2545         return "????";
2546 }
2547
2548 /*
2549  * Return the RF name. "????" is returned if the RF is unknown.
2550  * Used for devices with external radios.
2551  */
2552 static const char *ath9k_hw_rf_name(u16 rf_version)
2553 {
2554         int i;
2555
2556         for (i=0; i<ARRAY_SIZE(ath_rf_names); i++) {
2557                 if (ath_rf_names[i].version == rf_version) {
2558                         return ath_rf_names[i].name;
2559                 }
2560         }
2561
2562         return "????";
2563 }
2564
2565 void ath9k_hw_name(struct ath_hw *ah, char *hw_name, size_t len)
2566 {
2567         int used;
2568
2569         /* chipsets >= AR9280 are single-chip */
2570         if (AR_SREV_9280_20_OR_LATER(ah)) {
2571                 used = snprintf(hw_name, len,
2572                                "Atheros AR%s Rev:%x",
2573                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2574                                ah->hw_version.macRev);
2575         }
2576         else {
2577                 used = snprintf(hw_name, len,
2578                                "Atheros AR%s MAC/BB Rev:%x AR%s RF Rev:%x",
2579                                ath9k_hw_mac_bb_name(ah->hw_version.macVersion),
2580                                ah->hw_version.macRev,
2581                                ath9k_hw_rf_name((ah->hw_version.analog5GhzRev &
2582                                                 AR_RADIO_SREV_MAJOR)),
2583                                ah->hw_version.phyRev);
2584         }
2585
2586         hw_name[used] = '\0';
2587 }
2588 EXPORT_SYMBOL(ath9k_hw_name);