[SCSI] esp: fix instance numbering.
[sfrench/cifs-2.6.git] / drivers / net / sky2.c
1 /*
2  * New driver for Marvell Yukon 2 chipset.
3  * Based on earlier sk98lin, and skge driver.
4  *
5  * This driver intentionally does not support all the features
6  * of the original driver such as link fail-over and link management because
7  * those should be done at higher levels.
8  *
9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
10  *
11  * This program is free software; you can redistribute it and/or modify
12  * it under the terms of the GNU General Public License as published by
13  * the Free Software Foundation; either version 2 of the License.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
18  * GNU General Public License for more details.
19  *
20  * You should have received a copy of the GNU General Public License
21  * along with this program; if not, write to the Free Software
22  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
23  */
24
25 #include <linux/crc32.h>
26 #include <linux/kernel.h>
27 #include <linux/version.h>
28 #include <linux/module.h>
29 #include <linux/netdevice.h>
30 #include <linux/dma-mapping.h>
31 #include <linux/etherdevice.h>
32 #include <linux/ethtool.h>
33 #include <linux/pci.h>
34 #include <linux/ip.h>
35 #include <net/ip.h>
36 #include <linux/tcp.h>
37 #include <linux/in.h>
38 #include <linux/delay.h>
39 #include <linux/workqueue.h>
40 #include <linux/if_vlan.h>
41 #include <linux/prefetch.h>
42 #include <linux/debugfs.h>
43 #include <linux/mii.h>
44
45 #include <asm/irq.h>
46
47 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
48 #define SKY2_VLAN_TAG_USED 1
49 #endif
50
51 #include "sky2.h"
52
53 #define DRV_NAME                "sky2"
54 #define DRV_VERSION             "1.18"
55 #define PFX                     DRV_NAME " "
56
57 /*
58  * The Yukon II chipset takes 64 bit command blocks (called list elements)
59  * that are organized into three (receive, transmit, status) different rings
60  * similar to Tigon3.
61  */
62
63 #define RX_LE_SIZE              1024
64 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
65 #define RX_MAX_PENDING          (RX_LE_SIZE/6 - 2)
66 #define RX_DEF_PENDING          RX_MAX_PENDING
67 #define RX_SKB_ALIGN            8
68
69 #define TX_RING_SIZE            512
70 #define TX_DEF_PENDING          (TX_RING_SIZE - 1)
71 #define TX_MIN_PENDING          64
72 #define MAX_SKB_TX_LE           (4 + (sizeof(dma_addr_t)/sizeof(u32))*MAX_SKB_FRAGS)
73
74 #define STATUS_RING_SIZE        2048    /* 2 ports * (TX + 2*RX) */
75 #define STATUS_LE_BYTES         (STATUS_RING_SIZE*sizeof(struct sky2_status_le))
76 #define TX_WATCHDOG             (5 * HZ)
77 #define NAPI_WEIGHT             64
78 #define PHY_RETRIES             1000
79
80 #define SKY2_EEPROM_MAGIC       0x9955aabb
81
82
83 #define RING_NEXT(x,s)  (((x)+1) & ((s)-1))
84
85 static const u32 default_msg =
86     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
87     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
88     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
89
90 static int debug = -1;          /* defaults above */
91 module_param(debug, int, 0);
92 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
93
94 static int copybreak __read_mostly = 128;
95 module_param(copybreak, int, 0);
96 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
97
98 static int disable_msi = 0;
99 module_param(disable_msi, int, 0);
100 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
101
102 static const struct pci_device_id sky2_id_table[] = {
103         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) }, /* SK-9Sxx */
104         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) }, /* SK-9Exx */
105         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },    /* DGE-560T */
106         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4001) },    /* DGE-550SX */
107         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B02) },    /* DGE-560SX */
108         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B03) },    /* DGE-550T */
109         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) }, /* 88E8021 */
110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) }, /* 88E8022 */
111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) }, /* 88E8061 */
112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) }, /* 88E8062 */
113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) }, /* 88E8021 */
114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) }, /* 88E8022 */
115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) }, /* 88E8061 */
116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) }, /* 88E8062 */
117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) }, /* 88E8035 */
118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) }, /* 88E8036 */
119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) }, /* 88E8038 */
120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4353) }, /* 88E8039 */
121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4354) }, /* 88E8040 */
122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4356) }, /* 88EC033 */
123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x435A) }, /* 88E8048 */
124         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) }, /* 88E8052 */
125         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) }, /* 88E8050 */
126         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) }, /* 88E8053 */
127         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) }, /* 88E8055 */
128         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4364) }, /* 88E8056 */
129         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4365) }, /* 88E8070 */
130         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4366) }, /* 88EC036 */
131         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4367) }, /* 88EC032 */
132         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4368) }, /* 88EC034 */
133         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4369) }, /* 88EC042 */
134         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436A) }, /* 88E8058 */
135         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436B) }, /* 88E8071 */
136         { 0 }
137 };
138
139 MODULE_DEVICE_TABLE(pci, sky2_id_table);
140
141 /* Avoid conditionals by using array */
142 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
143 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
144 static const u32 portirq_msk[] = { Y2_IS_PORT_1, Y2_IS_PORT_2 };
145
146 /* This driver supports yukon2 chipset only */
147 static const char *yukon2_name[] = {
148         "XL",           /* 0xb3 */
149         "EC Ultra",     /* 0xb4 */
150         "Extreme",      /* 0xb5 */
151         "EC",           /* 0xb6 */
152         "FE",           /* 0xb7 */
153         "FE+",          /* 0xb8 */
154 };
155
156 static void sky2_set_multicast(struct net_device *dev);
157
158 /* Access to external PHY */
159 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
160 {
161         int i;
162
163         gma_write16(hw, port, GM_SMI_DATA, val);
164         gma_write16(hw, port, GM_SMI_CTRL,
165                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
166
167         for (i = 0; i < PHY_RETRIES; i++) {
168                 if (!(gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_BUSY))
169                         return 0;
170                 udelay(1);
171         }
172
173         printk(KERN_WARNING PFX "%s: phy write timeout\n", hw->dev[port]->name);
174         return -ETIMEDOUT;
175 }
176
177 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
178 {
179         int i;
180
181         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
182                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
183
184         for (i = 0; i < PHY_RETRIES; i++) {
185                 if (gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_RD_VAL) {
186                         *val = gma_read16(hw, port, GM_SMI_DATA);
187                         return 0;
188                 }
189
190                 udelay(1);
191         }
192
193         return -ETIMEDOUT;
194 }
195
196 static u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
197 {
198         u16 v;
199
200         if (__gm_phy_read(hw, port, reg, &v) != 0)
201                 printk(KERN_WARNING PFX "%s: phy read timeout\n", hw->dev[port]->name);
202         return v;
203 }
204
205
206 static void sky2_power_on(struct sky2_hw *hw)
207 {
208         /* switch power to VCC (WA for VAUX problem) */
209         sky2_write8(hw, B0_POWER_CTRL,
210                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
211
212         /* disable Core Clock Division, */
213         sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
214
215         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
216                 /* enable bits are inverted */
217                 sky2_write8(hw, B2_Y2_CLK_GATE,
218                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
219                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
220                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
221         else
222                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
223
224         if (hw->flags & SKY2_HW_ADV_POWER_CTL) {
225                 u32 reg;
226
227                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
228
229                 reg = sky2_pci_read32(hw, PCI_DEV_REG4);
230                 /* set all bits to 0 except bits 15..12 and 8 */
231                 reg &= P_ASPM_CONTROL_MSK;
232                 sky2_pci_write32(hw, PCI_DEV_REG4, reg);
233
234                 reg = sky2_pci_read32(hw, PCI_DEV_REG5);
235                 /* set all bits to 0 except bits 28 & 27 */
236                 reg &= P_CTL_TIM_VMAIN_AV_MSK;
237                 sky2_pci_write32(hw, PCI_DEV_REG5, reg);
238
239                 sky2_pci_write32(hw, PCI_CFG_REG_1, 0);
240
241                 /* Enable workaround for dev 4.107 on Yukon-Ultra & Extreme */
242                 reg = sky2_read32(hw, B2_GP_IO);
243                 reg |= GLB_GPIO_STAT_RACE_DIS;
244                 sky2_write32(hw, B2_GP_IO, reg);
245
246                 sky2_read32(hw, B2_GP_IO);
247         }
248 }
249
250 static void sky2_power_aux(struct sky2_hw *hw)
251 {
252         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
253                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
254         else
255                 /* enable bits are inverted */
256                 sky2_write8(hw, B2_Y2_CLK_GATE,
257                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
258                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
259                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
260
261         /* switch power to VAUX */
262         if (sky2_read16(hw, B0_CTST) & Y2_VAUX_AVAIL)
263                 sky2_write8(hw, B0_POWER_CTRL,
264                             (PC_VAUX_ENA | PC_VCC_ENA |
265                              PC_VAUX_ON | PC_VCC_OFF));
266 }
267
268 static void sky2_gmac_reset(struct sky2_hw *hw, unsigned port)
269 {
270         u16 reg;
271
272         /* disable all GMAC IRQ's */
273         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
274         /* disable PHY IRQs */
275         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
276
277         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
278         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
279         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
280         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
281
282         reg = gma_read16(hw, port, GM_RX_CTRL);
283         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
284         gma_write16(hw, port, GM_RX_CTRL, reg);
285 }
286
287 /* flow control to advertise bits */
288 static const u16 copper_fc_adv[] = {
289         [FC_NONE]       = 0,
290         [FC_TX]         = PHY_M_AN_ASP,
291         [FC_RX]         = PHY_M_AN_PC,
292         [FC_BOTH]       = PHY_M_AN_PC | PHY_M_AN_ASP,
293 };
294
295 /* flow control to advertise bits when using 1000BaseX */
296 static const u16 fiber_fc_adv[] = {
297         [FC_BOTH] = PHY_M_P_BOTH_MD_X,
298         [FC_TX]   = PHY_M_P_ASYM_MD_X,
299         [FC_RX]   = PHY_M_P_SYM_MD_X,
300         [FC_NONE] = PHY_M_P_NO_PAUSE_X,
301 };
302
303 /* flow control to GMA disable bits */
304 static const u16 gm_fc_disable[] = {
305         [FC_NONE] = GM_GPCR_FC_RX_DIS | GM_GPCR_FC_TX_DIS,
306         [FC_TX]   = GM_GPCR_FC_RX_DIS,
307         [FC_RX]   = GM_GPCR_FC_TX_DIS,
308         [FC_BOTH] = 0,
309 };
310
311
312 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
313 {
314         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
315         u16 ctrl, ct1000, adv, pg, ledctrl, ledover, reg;
316
317         if (sky2->autoneg == AUTONEG_ENABLE &&
318             !(hw->flags & SKY2_HW_NEWER_PHY)) {
319                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
320
321                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
322                            PHY_M_EC_MAC_S_MSK);
323                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
324
325                 /* on PHY 88E1040 Rev.D0 (and newer) downshift control changed */
326                 if (hw->chip_id == CHIP_ID_YUKON_EC)
327                         /* set downshift counter to 3x and enable downshift */
328                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
329                 else
330                         /* set master & slave downshift counter to 1x */
331                         ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
332
333                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
334         }
335
336         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
337         if (sky2_is_copper(hw)) {
338                 if (!(hw->flags & SKY2_HW_GIGABIT)) {
339                         /* enable automatic crossover */
340                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
341                 } else {
342                         /* disable energy detect */
343                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
344
345                         /* enable automatic crossover */
346                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
347
348                         /* downshift on PHY 88E1112 and 88E1149 is changed */
349                         if (sky2->autoneg == AUTONEG_ENABLE
350                             && (hw->flags & SKY2_HW_NEWER_PHY)) {
351                                 /* set downshift counter to 3x and enable downshift */
352                                 ctrl &= ~PHY_M_PC_DSC_MSK;
353                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
354                         }
355                 }
356         } else {
357                 /* workaround for deviation #4.88 (CRC errors) */
358                 /* disable Automatic Crossover */
359
360                 ctrl &= ~PHY_M_PC_MDIX_MSK;
361         }
362
363         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
364
365         /* special setup for PHY 88E1112 Fiber */
366         if (hw->chip_id == CHIP_ID_YUKON_XL && (hw->flags & SKY2_HW_FIBRE_PHY)) {
367                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
368
369                 /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
370                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
371                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
372                 ctrl &= ~PHY_M_MAC_MD_MSK;
373                 ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
374                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
375
376                 if (hw->pmd_type  == 'P') {
377                         /* select page 1 to access Fiber registers */
378                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
379
380                         /* for SFP-module set SIGDET polarity to low */
381                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
382                         ctrl |= PHY_M_FIB_SIGD_POL;
383                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
384                 }
385
386                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
387         }
388
389         ctrl = PHY_CT_RESET;
390         ct1000 = 0;
391         adv = PHY_AN_CSMA;
392         reg = 0;
393
394         if (sky2->autoneg == AUTONEG_ENABLE) {
395                 if (sky2_is_copper(hw)) {
396                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
397                                 ct1000 |= PHY_M_1000C_AFD;
398                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
399                                 ct1000 |= PHY_M_1000C_AHD;
400                         if (sky2->advertising & ADVERTISED_100baseT_Full)
401                                 adv |= PHY_M_AN_100_FD;
402                         if (sky2->advertising & ADVERTISED_100baseT_Half)
403                                 adv |= PHY_M_AN_100_HD;
404                         if (sky2->advertising & ADVERTISED_10baseT_Full)
405                                 adv |= PHY_M_AN_10_FD;
406                         if (sky2->advertising & ADVERTISED_10baseT_Half)
407                                 adv |= PHY_M_AN_10_HD;
408
409                         adv |= copper_fc_adv[sky2->flow_mode];
410                 } else {        /* special defines for FIBER (88E1040S only) */
411                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
412                                 adv |= PHY_M_AN_1000X_AFD;
413                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
414                                 adv |= PHY_M_AN_1000X_AHD;
415
416                         adv |= fiber_fc_adv[sky2->flow_mode];
417                 }
418
419                 /* Restart Auto-negotiation */
420                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
421         } else {
422                 /* forced speed/duplex settings */
423                 ct1000 = PHY_M_1000C_MSE;
424
425                 /* Disable auto update for duplex flow control and speed */
426                 reg |= GM_GPCR_AU_ALL_DIS;
427
428                 switch (sky2->speed) {
429                 case SPEED_1000:
430                         ctrl |= PHY_CT_SP1000;
431                         reg |= GM_GPCR_SPEED_1000;
432                         break;
433                 case SPEED_100:
434                         ctrl |= PHY_CT_SP100;
435                         reg |= GM_GPCR_SPEED_100;
436                         break;
437                 }
438
439                 if (sky2->duplex == DUPLEX_FULL) {
440                         reg |= GM_GPCR_DUP_FULL;
441                         ctrl |= PHY_CT_DUP_MD;
442                 } else if (sky2->speed < SPEED_1000)
443                         sky2->flow_mode = FC_NONE;
444
445
446                 reg |= gm_fc_disable[sky2->flow_mode];
447
448                 /* Forward pause packets to GMAC? */
449                 if (sky2->flow_mode & FC_RX)
450                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
451                 else
452                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
453         }
454
455         gma_write16(hw, port, GM_GP_CTRL, reg);
456
457         if (hw->flags & SKY2_HW_GIGABIT)
458                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
459
460         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
461         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
462
463         /* Setup Phy LED's */
464         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
465         ledover = 0;
466
467         switch (hw->chip_id) {
468         case CHIP_ID_YUKON_FE:
469                 /* on 88E3082 these bits are at 11..9 (shifted left) */
470                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
471
472                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
473
474                 /* delete ACT LED control bits */
475                 ctrl &= ~PHY_M_FELP_LED1_MSK;
476                 /* change ACT LED control to blink mode */
477                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
478                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
479                 break;
480
481         case CHIP_ID_YUKON_FE_P:
482                 /* Enable Link Partner Next Page */
483                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
484                 ctrl |= PHY_M_PC_ENA_LIP_NP;
485
486                 /* disable Energy Detect and enable scrambler */
487                 ctrl &= ~(PHY_M_PC_ENA_ENE_DT | PHY_M_PC_DIS_SCRAMB);
488                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
489
490                 /* set LED2 -> ACT, LED1 -> LINK, LED0 -> SPEED */
491                 ctrl = PHY_M_FELP_LED2_CTRL(LED_PAR_CTRL_ACT_BL) |
492                         PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_LINK) |
493                         PHY_M_FELP_LED0_CTRL(LED_PAR_CTRL_SPEED);
494
495                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
496                 break;
497
498         case CHIP_ID_YUKON_XL:
499                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
500
501                 /* select page 3 to access LED control register */
502                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
503
504                 /* set LED Function Control register */
505                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
506                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
507                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
508                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
509                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
510
511                 /* set Polarity Control register */
512                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
513                              (PHY_M_POLC_LS1_P_MIX(4) |
514                               PHY_M_POLC_IS0_P_MIX(4) |
515                               PHY_M_POLC_LOS_CTRL(2) |
516                               PHY_M_POLC_INIT_CTRL(2) |
517                               PHY_M_POLC_STA1_CTRL(2) |
518                               PHY_M_POLC_STA0_CTRL(2)));
519
520                 /* restore page register */
521                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
522                 break;
523
524         case CHIP_ID_YUKON_EC_U:
525         case CHIP_ID_YUKON_EX:
526                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
527
528                 /* select page 3 to access LED control register */
529                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
530
531                 /* set LED Function Control register */
532                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
533                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
534                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
535                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
536                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
537
538                 /* set Blink Rate in LED Timer Control Register */
539                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
540                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
541                 /* restore page register */
542                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
543                 break;
544
545         default:
546                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
547                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
548                 /* turn off the Rx LED (LED_RX) */
549                 ledover &= ~PHY_M_LED_MO_RX;
550         }
551
552         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
553             hw->chip_rev == CHIP_REV_YU_EC_U_A1) {
554                 /* apply fixes in PHY AFE */
555                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
556
557                 /* increase differential signal amplitude in 10BASE-T */
558                 gm_phy_write(hw, port, 0x18, 0xaa99);
559                 gm_phy_write(hw, port, 0x17, 0x2011);
560
561                 /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
562                 gm_phy_write(hw, port, 0x18, 0xa204);
563                 gm_phy_write(hw, port, 0x17, 0x2002);
564
565                 /* set page register to 0 */
566                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
567         } else if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
568                    hw->chip_rev == CHIP_REV_YU_FE2_A0) {
569                 /* apply workaround for integrated resistors calibration */
570                 gm_phy_write(hw, port, PHY_MARV_PAGE_ADDR, 17);
571                 gm_phy_write(hw, port, PHY_MARV_PAGE_DATA, 0x3f60);
572         } else if (hw->chip_id != CHIP_ID_YUKON_EX) {
573                 /* no effect on Yukon-XL */
574                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
575
576                 if (sky2->autoneg == AUTONEG_DISABLE || sky2->speed == SPEED_100) {
577                         /* turn on 100 Mbps LED (LED_LINK100) */
578                         ledover |= PHY_M_LED_MO_100;
579                 }
580
581                 if (ledover)
582                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
583
584         }
585
586         /* Enable phy interrupt on auto-negotiation complete (or link up) */
587         if (sky2->autoneg == AUTONEG_ENABLE)
588                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
589         else
590                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
591 }
592
593 static void sky2_phy_power(struct sky2_hw *hw, unsigned port, int onoff)
594 {
595         u32 reg1;
596         static const u32 phy_power[]
597                 = { PCI_Y2_PHY1_POWD, PCI_Y2_PHY2_POWD };
598
599         /* looks like this XL is back asswards .. */
600         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
601                 onoff = !onoff;
602
603         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
604         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
605         if (onoff)
606                 /* Turn off phy power saving */
607                 reg1 &= ~phy_power[port];
608         else
609                 reg1 |= phy_power[port];
610
611         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
612         sky2_pci_read32(hw, PCI_DEV_REG1);
613         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
614         udelay(100);
615 }
616
617 /* Force a renegotiation */
618 static void sky2_phy_reinit(struct sky2_port *sky2)
619 {
620         spin_lock_bh(&sky2->phy_lock);
621         sky2_phy_init(sky2->hw, sky2->port);
622         spin_unlock_bh(&sky2->phy_lock);
623 }
624
625 /* Put device in state to listen for Wake On Lan */
626 static void sky2_wol_init(struct sky2_port *sky2)
627 {
628         struct sky2_hw *hw = sky2->hw;
629         unsigned port = sky2->port;
630         enum flow_control save_mode;
631         u16 ctrl;
632         u32 reg1;
633
634         /* Bring hardware out of reset */
635         sky2_write16(hw, B0_CTST, CS_RST_CLR);
636         sky2_write16(hw, SK_REG(port, GMAC_LINK_CTRL), GMLC_RST_CLR);
637
638         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
639         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
640
641         /* Force to 10/100
642          * sky2_reset will re-enable on resume
643          */
644         save_mode = sky2->flow_mode;
645         ctrl = sky2->advertising;
646
647         sky2->advertising &= ~(ADVERTISED_1000baseT_Half|ADVERTISED_1000baseT_Full);
648         sky2->flow_mode = FC_NONE;
649         sky2_phy_power(hw, port, 1);
650         sky2_phy_reinit(sky2);
651
652         sky2->flow_mode = save_mode;
653         sky2->advertising = ctrl;
654
655         /* Set GMAC to no flow control and auto update for speed/duplex */
656         gma_write16(hw, port, GM_GP_CTRL,
657                     GM_GPCR_FC_TX_DIS|GM_GPCR_TX_ENA|GM_GPCR_RX_ENA|
658                     GM_GPCR_DUP_FULL|GM_GPCR_FC_RX_DIS|GM_GPCR_AU_FCT_DIS);
659
660         /* Set WOL address */
661         memcpy_toio(hw->regs + WOL_REGS(port, WOL_MAC_ADDR),
662                     sky2->netdev->dev_addr, ETH_ALEN);
663
664         /* Turn on appropriate WOL control bits */
665         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), WOL_CTL_CLEAR_RESULT);
666         ctrl = 0;
667         if (sky2->wol & WAKE_PHY)
668                 ctrl |= WOL_CTL_ENA_PME_ON_LINK_CHG|WOL_CTL_ENA_LINK_CHG_UNIT;
669         else
670                 ctrl |= WOL_CTL_DIS_PME_ON_LINK_CHG|WOL_CTL_DIS_LINK_CHG_UNIT;
671
672         if (sky2->wol & WAKE_MAGIC)
673                 ctrl |= WOL_CTL_ENA_PME_ON_MAGIC_PKT|WOL_CTL_ENA_MAGIC_PKT_UNIT;
674         else
675                 ctrl |= WOL_CTL_DIS_PME_ON_MAGIC_PKT|WOL_CTL_DIS_MAGIC_PKT_UNIT;;
676
677         ctrl |= WOL_CTL_DIS_PME_ON_PATTERN|WOL_CTL_DIS_PATTERN_UNIT;
678         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), ctrl);
679
680         /* Turn on legacy PCI-Express PME mode */
681         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
682         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
683         reg1 |= PCI_Y2_PME_LEGACY;
684         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
685         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
686
687         /* block receiver */
688         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
689
690 }
691
692 static void sky2_set_tx_stfwd(struct sky2_hw *hw, unsigned port)
693 {
694         struct net_device *dev = hw->dev[port];
695
696         if (dev->mtu <= ETH_DATA_LEN)
697                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
698                              TX_JUMBO_DIS | TX_STFW_ENA);
699
700         else if (hw->chip_id != CHIP_ID_YUKON_EC_U)
701                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
702                              TX_STFW_ENA | TX_JUMBO_ENA);
703         else {
704                 /* set Tx GMAC FIFO Almost Empty Threshold */
705                 sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR),
706                              (ECU_JUMBO_WM << 16) | ECU_AE_THR);
707
708                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
709                              TX_JUMBO_ENA | TX_STFW_DIS);
710
711                 /* Can't do offload because of lack of store/forward */
712                 dev->features &= ~(NETIF_F_TSO | NETIF_F_SG | NETIF_F_ALL_CSUM);
713         }
714 }
715
716 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
717 {
718         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
719         u16 reg;
720         u32 rx_reg;
721         int i;
722         const u8 *addr = hw->dev[port]->dev_addr;
723
724         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
725         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
726
727         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
728
729         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 && port == 1) {
730                 /* WA DEV_472 -- looks like crossed wires on port 2 */
731                 /* clear GMAC 1 Control reset */
732                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
733                 do {
734                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
735                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
736                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
737                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
738                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
739         }
740
741         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
742
743         /* Enable Transmit FIFO Underrun */
744         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
745
746         spin_lock_bh(&sky2->phy_lock);
747         sky2_phy_init(hw, port);
748         spin_unlock_bh(&sky2->phy_lock);
749
750         /* MIB clear */
751         reg = gma_read16(hw, port, GM_PHY_ADDR);
752         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
753
754         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
755                 gma_read16(hw, port, i);
756         gma_write16(hw, port, GM_PHY_ADDR, reg);
757
758         /* transmit control */
759         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
760
761         /* receive control reg: unicast + multicast + no FCS  */
762         gma_write16(hw, port, GM_RX_CTRL,
763                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
764
765         /* transmit flow control */
766         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
767
768         /* transmit parameter */
769         gma_write16(hw, port, GM_TX_PARAM,
770                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
771                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
772                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
773                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
774
775         /* serial mode register */
776         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
777                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
778
779         if (hw->dev[port]->mtu > ETH_DATA_LEN)
780                 reg |= GM_SMOD_JUMBO_ENA;
781
782         gma_write16(hw, port, GM_SERIAL_MODE, reg);
783
784         /* virtual address for data */
785         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
786
787         /* physical address: used for pause frames */
788         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
789
790         /* ignore counter overflows */
791         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
792         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
793         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
794
795         /* Configure Rx MAC FIFO */
796         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
797         rx_reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
798         if (hw->chip_id == CHIP_ID_YUKON_EX ||
799             hw->chip_id == CHIP_ID_YUKON_FE_P)
800                 rx_reg |= GMF_RX_OVER_ON;
801
802         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), rx_reg);
803
804         /* Flush Rx MAC FIFO on any flow control or error */
805         sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
806
807         /* Set threshold to 0xa (64 bytes) + 1 to workaround pause bug  */
808         reg = RX_GMF_FL_THR_DEF + 1;
809         /* Another magic mystery workaround from sk98lin */
810         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
811             hw->chip_rev == CHIP_REV_YU_FE2_A0)
812                 reg = 0x178;
813         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), reg);
814
815         /* Configure Tx MAC FIFO */
816         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
817         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
818
819         if (!(hw->flags & SKY2_HW_RAMBUFFER)) {
820                 sky2_write8(hw, SK_REG(port, RX_GMF_LP_THR), 768/8);
821                 sky2_write8(hw, SK_REG(port, RX_GMF_UP_THR), 1024/8);
822
823                 sky2_set_tx_stfwd(hw, port);
824         }
825
826 }
827
828 /* Assign Ram Buffer allocation to queue */
829 static void sky2_ramset(struct sky2_hw *hw, u16 q, u32 start, u32 space)
830 {
831         u32 end;
832
833         /* convert from K bytes to qwords used for hw register */
834         start *= 1024/8;
835         space *= 1024/8;
836         end = start + space - 1;
837
838         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
839         sky2_write32(hw, RB_ADDR(q, RB_START), start);
840         sky2_write32(hw, RB_ADDR(q, RB_END), end);
841         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
842         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
843
844         if (q == Q_R1 || q == Q_R2) {
845                 u32 tp = space - space/4;
846
847                 /* On receive queue's set the thresholds
848                  * give receiver priority when > 3/4 full
849                  * send pause when down to 2K
850                  */
851                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
852                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
853
854                 tp = space - 2048/8;
855                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
856                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
857         } else {
858                 /* Enable store & forward on Tx queue's because
859                  * Tx FIFO is only 1K on Yukon
860                  */
861                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
862         }
863
864         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
865         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
866 }
867
868 /* Setup Bus Memory Interface */
869 static void sky2_qset(struct sky2_hw *hw, u16 q)
870 {
871         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
872         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
873         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
874         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
875 }
876
877 /* Setup prefetch unit registers. This is the interface between
878  * hardware and driver list elements
879  */
880 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
881                                       u64 addr, u32 last)
882 {
883         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
884         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
885         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), addr >> 32);
886         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), (u32) addr);
887         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
888         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
889
890         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
891 }
892
893 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2)
894 {
895         struct sky2_tx_le *le = sky2->tx_le + sky2->tx_prod;
896
897         sky2->tx_prod = RING_NEXT(sky2->tx_prod, TX_RING_SIZE);
898         le->ctrl = 0;
899         return le;
900 }
901
902 static inline struct tx_ring_info *tx_le_re(struct sky2_port *sky2,
903                                             struct sky2_tx_le *le)
904 {
905         return sky2->tx_ring + (le - sky2->tx_le);
906 }
907
908 /* Update chip's next pointer */
909 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
910 {
911         /* Make sure write' to descriptors are complete before we tell hardware */
912         wmb();
913         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
914
915         /* Synchronize I/O on since next processor may write to tail */
916         mmiowb();
917 }
918
919
920 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
921 {
922         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
923         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
924         le->ctrl = 0;
925         return le;
926 }
927
928 /* Build description to hardware for one receive segment */
929 static void sky2_rx_add(struct sky2_port *sky2,  u8 op,
930                         dma_addr_t map, unsigned len)
931 {
932         struct sky2_rx_le *le;
933         u32 hi = upper_32_bits(map);
934
935         if (sky2->rx_addr64 != hi) {
936                 le = sky2_next_rx(sky2);
937                 le->addr = cpu_to_le32(hi);
938                 le->opcode = OP_ADDR64 | HW_OWNER;
939                 sky2->rx_addr64 = upper_32_bits(map + len);
940         }
941
942         le = sky2_next_rx(sky2);
943         le->addr = cpu_to_le32((u32) map);
944         le->length = cpu_to_le16(len);
945         le->opcode = op | HW_OWNER;
946 }
947
948 /* Build description to hardware for one possibly fragmented skb */
949 static void sky2_rx_submit(struct sky2_port *sky2,
950                            const struct rx_ring_info *re)
951 {
952         int i;
953
954         sky2_rx_add(sky2, OP_PACKET, re->data_addr, sky2->rx_data_size);
955
956         for (i = 0; i < skb_shinfo(re->skb)->nr_frags; i++)
957                 sky2_rx_add(sky2, OP_BUFFER, re->frag_addr[i], PAGE_SIZE);
958 }
959
960
961 static void sky2_rx_map_skb(struct pci_dev *pdev, struct rx_ring_info *re,
962                             unsigned size)
963 {
964         struct sk_buff *skb = re->skb;
965         int i;
966
967         re->data_addr = pci_map_single(pdev, skb->data, size, PCI_DMA_FROMDEVICE);
968         pci_unmap_len_set(re, data_size, size);
969
970         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
971                 re->frag_addr[i] = pci_map_page(pdev,
972                                                 skb_shinfo(skb)->frags[i].page,
973                                                 skb_shinfo(skb)->frags[i].page_offset,
974                                                 skb_shinfo(skb)->frags[i].size,
975                                                 PCI_DMA_FROMDEVICE);
976 }
977
978 static void sky2_rx_unmap_skb(struct pci_dev *pdev, struct rx_ring_info *re)
979 {
980         struct sk_buff *skb = re->skb;
981         int i;
982
983         pci_unmap_single(pdev, re->data_addr, pci_unmap_len(re, data_size),
984                          PCI_DMA_FROMDEVICE);
985
986         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
987                 pci_unmap_page(pdev, re->frag_addr[i],
988                                skb_shinfo(skb)->frags[i].size,
989                                PCI_DMA_FROMDEVICE);
990 }
991
992 /* Tell chip where to start receive checksum.
993  * Actually has two checksums, but set both same to avoid possible byte
994  * order problems.
995  */
996 static void rx_set_checksum(struct sky2_port *sky2)
997 {
998         struct sky2_rx_le *le = sky2_next_rx(sky2);
999
1000         le->addr = cpu_to_le32((ETH_HLEN << 16) | ETH_HLEN);
1001         le->ctrl = 0;
1002         le->opcode = OP_TCPSTART | HW_OWNER;
1003
1004         sky2_write32(sky2->hw,
1005                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1006                      sky2->rx_csum ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
1007 }
1008
1009 /*
1010  * The RX Stop command will not work for Yukon-2 if the BMU does not
1011  * reach the end of packet and since we can't make sure that we have
1012  * incoming data, we must reset the BMU while it is not doing a DMA
1013  * transfer. Since it is possible that the RX path is still active,
1014  * the RX RAM buffer will be stopped first, so any possible incoming
1015  * data will not trigger a DMA. After the RAM buffer is stopped, the
1016  * BMU is polled until any DMA in progress is ended and only then it
1017  * will be reset.
1018  */
1019 static void sky2_rx_stop(struct sky2_port *sky2)
1020 {
1021         struct sky2_hw *hw = sky2->hw;
1022         unsigned rxq = rxqaddr[sky2->port];
1023         int i;
1024
1025         /* disable the RAM Buffer receive queue */
1026         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
1027
1028         for (i = 0; i < 0xffff; i++)
1029                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
1030                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
1031                         goto stopped;
1032
1033         printk(KERN_WARNING PFX "%s: receiver stop failed\n",
1034                sky2->netdev->name);
1035 stopped:
1036         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
1037
1038         /* reset the Rx prefetch unit */
1039         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1040         mmiowb();
1041 }
1042
1043 /* Clean out receive buffer area, assumes receiver hardware stopped */
1044 static void sky2_rx_clean(struct sky2_port *sky2)
1045 {
1046         unsigned i;
1047
1048         memset(sky2->rx_le, 0, RX_LE_BYTES);
1049         for (i = 0; i < sky2->rx_pending; i++) {
1050                 struct rx_ring_info *re = sky2->rx_ring + i;
1051
1052                 if (re->skb) {
1053                         sky2_rx_unmap_skb(sky2->hw->pdev, re);
1054                         kfree_skb(re->skb);
1055                         re->skb = NULL;
1056                 }
1057         }
1058 }
1059
1060 /* Basic MII support */
1061 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
1062 {
1063         struct mii_ioctl_data *data = if_mii(ifr);
1064         struct sky2_port *sky2 = netdev_priv(dev);
1065         struct sky2_hw *hw = sky2->hw;
1066         int err = -EOPNOTSUPP;
1067
1068         if (!netif_running(dev))
1069                 return -ENODEV; /* Phy still in reset */
1070
1071         switch (cmd) {
1072         case SIOCGMIIPHY:
1073                 data->phy_id = PHY_ADDR_MARV;
1074
1075                 /* fallthru */
1076         case SIOCGMIIREG: {
1077                 u16 val = 0;
1078
1079                 spin_lock_bh(&sky2->phy_lock);
1080                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
1081                 spin_unlock_bh(&sky2->phy_lock);
1082
1083                 data->val_out = val;
1084                 break;
1085         }
1086
1087         case SIOCSMIIREG:
1088                 if (!capable(CAP_NET_ADMIN))
1089                         return -EPERM;
1090
1091                 spin_lock_bh(&sky2->phy_lock);
1092                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
1093                                    data->val_in);
1094                 spin_unlock_bh(&sky2->phy_lock);
1095                 break;
1096         }
1097         return err;
1098 }
1099
1100 #ifdef SKY2_VLAN_TAG_USED
1101 static void sky2_vlan_rx_register(struct net_device *dev, struct vlan_group *grp)
1102 {
1103         struct sky2_port *sky2 = netdev_priv(dev);
1104         struct sky2_hw *hw = sky2->hw;
1105         u16 port = sky2->port;
1106
1107         netif_tx_lock_bh(dev);
1108         netif_poll_disable(sky2->hw->dev[0]);
1109
1110         sky2->vlgrp = grp;
1111         if (grp) {
1112                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1113                              RX_VLAN_STRIP_ON);
1114                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1115                              TX_VLAN_TAG_ON);
1116         } else {
1117                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1118                              RX_VLAN_STRIP_OFF);
1119                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1120                              TX_VLAN_TAG_OFF);
1121         }
1122
1123         netif_poll_enable(sky2->hw->dev[0]);
1124         netif_tx_unlock_bh(dev);
1125 }
1126 #endif
1127
1128 /*
1129  * Allocate an skb for receiving. If the MTU is large enough
1130  * make the skb non-linear with a fragment list of pages.
1131  *
1132  * It appears the hardware has a bug in the FIFO logic that
1133  * cause it to hang if the FIFO gets overrun and the receive buffer
1134  * is not 64 byte aligned. The buffer returned from netdev_alloc_skb is
1135  * aligned except if slab debugging is enabled.
1136  */
1137 static struct sk_buff *sky2_rx_alloc(struct sky2_port *sky2)
1138 {
1139         struct sk_buff *skb;
1140         unsigned long p;
1141         int i;
1142
1143         skb = netdev_alloc_skb(sky2->netdev, sky2->rx_data_size + RX_SKB_ALIGN);
1144         if (!skb)
1145                 goto nomem;
1146
1147         p = (unsigned long) skb->data;
1148         skb_reserve(skb, ALIGN(p, RX_SKB_ALIGN) - p);
1149
1150         for (i = 0; i < sky2->rx_nfrags; i++) {
1151                 struct page *page = alloc_page(GFP_ATOMIC);
1152
1153                 if (!page)
1154                         goto free_partial;
1155                 skb_fill_page_desc(skb, i, page, 0, PAGE_SIZE);
1156         }
1157
1158         return skb;
1159 free_partial:
1160         kfree_skb(skb);
1161 nomem:
1162         return NULL;
1163 }
1164
1165 static inline void sky2_rx_update(struct sky2_port *sky2, unsigned rxq)
1166 {
1167         sky2_put_idx(sky2->hw, rxq, sky2->rx_put);
1168 }
1169
1170 /*
1171  * Allocate and setup receiver buffer pool.
1172  * Normal case this ends up creating one list element for skb
1173  * in the receive ring. Worst case if using large MTU and each
1174  * allocation falls on a different 64 bit region, that results
1175  * in 6 list elements per ring entry.
1176  * One element is used for checksum enable/disable, and one
1177  * extra to avoid wrap.
1178  */
1179 static int sky2_rx_start(struct sky2_port *sky2)
1180 {
1181         struct sky2_hw *hw = sky2->hw;
1182         struct rx_ring_info *re;
1183         unsigned rxq = rxqaddr[sky2->port];
1184         unsigned i, size, space, thresh;
1185
1186         sky2->rx_put = sky2->rx_next = 0;
1187         sky2_qset(hw, rxq);
1188
1189         /* On PCI express lowering the watermark gives better performance */
1190         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
1191                 sky2_write32(hw, Q_ADDR(rxq, Q_WM), BMU_WM_PEX);
1192
1193         /* These chips have no ram buffer?
1194          * MAC Rx RAM Read is controlled by hardware */
1195         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1196             (hw->chip_rev == CHIP_REV_YU_EC_U_A1
1197              || hw->chip_rev == CHIP_REV_YU_EC_U_B0))
1198                 sky2_write32(hw, Q_ADDR(rxq, Q_TEST), F_M_RX_RAM_DIS);
1199
1200         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
1201
1202         if (!(hw->flags & SKY2_HW_NEW_LE))
1203                 rx_set_checksum(sky2);
1204
1205         /* Space needed for frame data + headers rounded up */
1206         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1207
1208         /* Stopping point for hardware truncation */
1209         thresh = (size - 8) / sizeof(u32);
1210
1211         /* Account for overhead of skb - to avoid order > 0 allocation */
1212         space = SKB_DATA_ALIGN(size) + NET_SKB_PAD
1213                 + sizeof(struct skb_shared_info);
1214
1215         sky2->rx_nfrags = space >> PAGE_SHIFT;
1216         BUG_ON(sky2->rx_nfrags > ARRAY_SIZE(re->frag_addr));
1217
1218         if (sky2->rx_nfrags != 0) {
1219                 /* Compute residue after pages */
1220                 space = sky2->rx_nfrags << PAGE_SHIFT;
1221
1222                 if (space < size)
1223                         size -= space;
1224                 else
1225                         size = 0;
1226
1227                 /* Optimize to handle small packets and headers */
1228                 if (size < copybreak)
1229                         size = copybreak;
1230                 if (size < ETH_HLEN)
1231                         size = ETH_HLEN;
1232         }
1233         sky2->rx_data_size = size;
1234
1235         /* Fill Rx ring */
1236         for (i = 0; i < sky2->rx_pending; i++) {
1237                 re = sky2->rx_ring + i;
1238
1239                 re->skb = sky2_rx_alloc(sky2);
1240                 if (!re->skb)
1241                         goto nomem;
1242
1243                 sky2_rx_map_skb(hw->pdev, re, sky2->rx_data_size);
1244                 sky2_rx_submit(sky2, re);
1245         }
1246
1247         /*
1248          * The receiver hangs if it receives frames larger than the
1249          * packet buffer. As a workaround, truncate oversize frames, but
1250          * the register is limited to 9 bits, so if you do frames > 2052
1251          * you better get the MTU right!
1252          */
1253         if (thresh > 0x1ff)
1254                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_OFF);
1255         else {
1256                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), thresh);
1257                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1258         }
1259
1260         /* Tell chip about available buffers */
1261         sky2_rx_update(sky2, rxq);
1262         return 0;
1263 nomem:
1264         sky2_rx_clean(sky2);
1265         return -ENOMEM;
1266 }
1267
1268 /* Bring up network interface. */
1269 static int sky2_up(struct net_device *dev)
1270 {
1271         struct sky2_port *sky2 = netdev_priv(dev);
1272         struct sky2_hw *hw = sky2->hw;
1273         unsigned port = sky2->port;
1274         u32 imask;
1275         int cap, err = -ENOMEM;
1276         struct net_device *otherdev = hw->dev[sky2->port^1];
1277
1278         /*
1279          * On dual port PCI-X card, there is an problem where status
1280          * can be received out of order due to split transactions
1281          */
1282         if (otherdev && netif_running(otherdev) &&
1283             (cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PCIX))) {
1284                 struct sky2_port *osky2 = netdev_priv(otherdev);
1285                 u16 cmd;
1286
1287                 cmd = sky2_pci_read16(hw, cap + PCI_X_CMD);
1288                 cmd &= ~PCI_X_CMD_MAX_SPLIT;
1289                 sky2_pci_write16(hw, cap + PCI_X_CMD, cmd);
1290
1291                 sky2->rx_csum = 0;
1292                 osky2->rx_csum = 0;
1293         }
1294
1295         if (netif_msg_ifup(sky2))
1296                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
1297
1298         netif_carrier_off(dev);
1299
1300         /* must be power of 2 */
1301         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1302                                            TX_RING_SIZE *
1303                                            sizeof(struct sky2_tx_le),
1304                                            &sky2->tx_le_map);
1305         if (!sky2->tx_le)
1306                 goto err_out;
1307
1308         sky2->tx_ring = kcalloc(TX_RING_SIZE, sizeof(struct tx_ring_info),
1309                                 GFP_KERNEL);
1310         if (!sky2->tx_ring)
1311                 goto err_out;
1312         sky2->tx_prod = sky2->tx_cons = 0;
1313
1314         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1315                                            &sky2->rx_le_map);
1316         if (!sky2->rx_le)
1317                 goto err_out;
1318         memset(sky2->rx_le, 0, RX_LE_BYTES);
1319
1320         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct rx_ring_info),
1321                                 GFP_KERNEL);
1322         if (!sky2->rx_ring)
1323                 goto err_out;
1324
1325         sky2_phy_power(hw, port, 1);
1326
1327         sky2_mac_init(hw, port);
1328
1329         if (hw->flags & SKY2_HW_RAMBUFFER) {
1330                 /* Register is number of 4K blocks on internal RAM buffer. */
1331                 u32 ramsize = sky2_read8(hw, B2_E_0) * 4;
1332                 u32 rxspace;
1333
1334                 printk(KERN_DEBUG PFX "%s: ram buffer %dK\n", dev->name, ramsize);
1335
1336                 if (ramsize < 16)
1337                         rxspace = ramsize / 2;
1338                 else
1339                         rxspace = 8 + (2*(ramsize - 16))/3;
1340
1341                 sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1342                 sky2_ramset(hw, txqaddr[port], rxspace, ramsize - rxspace);
1343
1344                 /* Make sure SyncQ is disabled */
1345                 sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1346                             RB_RST_SET);
1347         }
1348
1349         sky2_qset(hw, txqaddr[port]);
1350
1351         /* This is copied from sk98lin 10.0.5.3; no one tells me about erratta's */
1352         if (hw->chip_id == CHIP_ID_YUKON_EX && hw->chip_rev == CHIP_REV_YU_EX_B0)
1353                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_TEST), F_TX_CHK_AUTO_OFF);
1354
1355         /* Set almost empty threshold */
1356         if (hw->chip_id == CHIP_ID_YUKON_EC_U
1357             && hw->chip_rev == CHIP_REV_YU_EC_U_A0)
1358                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), ECU_TXFF_LEV);
1359
1360         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1361                            TX_RING_SIZE - 1);
1362
1363         err = sky2_rx_start(sky2);
1364         if (err)
1365                 goto err_out;
1366
1367         /* Enable interrupts from phy/mac for port */
1368         imask = sky2_read32(hw, B0_IMSK);
1369         imask |= portirq_msk[port];
1370         sky2_write32(hw, B0_IMSK, imask);
1371
1372         return 0;
1373
1374 err_out:
1375         if (sky2->rx_le) {
1376                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1377                                     sky2->rx_le, sky2->rx_le_map);
1378                 sky2->rx_le = NULL;
1379         }
1380         if (sky2->tx_le) {
1381                 pci_free_consistent(hw->pdev,
1382                                     TX_RING_SIZE * sizeof(struct sky2_tx_le),
1383                                     sky2->tx_le, sky2->tx_le_map);
1384                 sky2->tx_le = NULL;
1385         }
1386         kfree(sky2->tx_ring);
1387         kfree(sky2->rx_ring);
1388
1389         sky2->tx_ring = NULL;
1390         sky2->rx_ring = NULL;
1391         return err;
1392 }
1393
1394 /* Modular subtraction in ring */
1395 static inline int tx_dist(unsigned tail, unsigned head)
1396 {
1397         return (head - tail) & (TX_RING_SIZE - 1);
1398 }
1399
1400 /* Number of list elements available for next tx */
1401 static inline int tx_avail(const struct sky2_port *sky2)
1402 {
1403         return sky2->tx_pending - tx_dist(sky2->tx_cons, sky2->tx_prod);
1404 }
1405
1406 /* Estimate of number of transmit list elements required */
1407 static unsigned tx_le_req(const struct sk_buff *skb)
1408 {
1409         unsigned count;
1410
1411         count = sizeof(dma_addr_t) / sizeof(u32);
1412         count += skb_shinfo(skb)->nr_frags * count;
1413
1414         if (skb_is_gso(skb))
1415                 ++count;
1416
1417         if (skb->ip_summed == CHECKSUM_PARTIAL)
1418                 ++count;
1419
1420         return count;
1421 }
1422
1423 /*
1424  * Put one packet in ring for transmit.
1425  * A single packet can generate multiple list elements, and
1426  * the number of ring elements will probably be less than the number
1427  * of list elements used.
1428  */
1429 static int sky2_xmit_frame(struct sk_buff *skb, struct net_device *dev)
1430 {
1431         struct sky2_port *sky2 = netdev_priv(dev);
1432         struct sky2_hw *hw = sky2->hw;
1433         struct sky2_tx_le *le = NULL;
1434         struct tx_ring_info *re;
1435         unsigned i, len;
1436         dma_addr_t mapping;
1437         u32 addr64;
1438         u16 mss;
1439         u8 ctrl;
1440
1441         if (unlikely(tx_avail(sky2) < tx_le_req(skb)))
1442                 return NETDEV_TX_BUSY;
1443
1444         if (unlikely(netif_msg_tx_queued(sky2)))
1445                 printk(KERN_DEBUG "%s: tx queued, slot %u, len %d\n",
1446                        dev->name, sky2->tx_prod, skb->len);
1447
1448         len = skb_headlen(skb);
1449         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1450         addr64 = upper_32_bits(mapping);
1451
1452         /* Send high bits if changed or crosses boundary */
1453         if (addr64 != sky2->tx_addr64 ||
1454             upper_32_bits(mapping + len) != sky2->tx_addr64) {
1455                 le = get_tx_le(sky2);
1456                 le->addr = cpu_to_le32(addr64);
1457                 le->opcode = OP_ADDR64 | HW_OWNER;
1458                 sky2->tx_addr64 = upper_32_bits(mapping + len);
1459         }
1460
1461         /* Check for TCP Segmentation Offload */
1462         mss = skb_shinfo(skb)->gso_size;
1463         if (mss != 0) {
1464
1465                 if (!(hw->flags & SKY2_HW_NEW_LE))
1466                         mss += ETH_HLEN + ip_hdrlen(skb) + tcp_hdrlen(skb);
1467
1468                 if (mss != sky2->tx_last_mss) {
1469                         le = get_tx_le(sky2);
1470                         le->addr = cpu_to_le32(mss);
1471
1472                         if (hw->flags & SKY2_HW_NEW_LE)
1473                                 le->opcode = OP_MSS | HW_OWNER;
1474                         else
1475                                 le->opcode = OP_LRGLEN | HW_OWNER;
1476                         sky2->tx_last_mss = mss;
1477                 }
1478         }
1479
1480         ctrl = 0;
1481 #ifdef SKY2_VLAN_TAG_USED
1482         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1483         if (sky2->vlgrp && vlan_tx_tag_present(skb)) {
1484                 if (!le) {
1485                         le = get_tx_le(sky2);
1486                         le->addr = 0;
1487                         le->opcode = OP_VLAN|HW_OWNER;
1488                 } else
1489                         le->opcode |= OP_VLAN;
1490                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1491                 ctrl |= INS_VLAN;
1492         }
1493 #endif
1494
1495         /* Handle TCP checksum offload */
1496         if (skb->ip_summed == CHECKSUM_PARTIAL) {
1497                 /* On Yukon EX (some versions) encoding change. */
1498                 if (hw->flags & SKY2_HW_AUTO_TX_SUM)
1499                         ctrl |= CALSUM; /* auto checksum */
1500                 else {
1501                         const unsigned offset = skb_transport_offset(skb);
1502                         u32 tcpsum;
1503
1504                         tcpsum = offset << 16;                  /* sum start */
1505                         tcpsum |= offset + skb->csum_offset;    /* sum write */
1506
1507                         ctrl |= CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1508                         if (ip_hdr(skb)->protocol == IPPROTO_UDP)
1509                                 ctrl |= UDPTCP;
1510
1511                         if (tcpsum != sky2->tx_tcpsum) {
1512                                 sky2->tx_tcpsum = tcpsum;
1513
1514                                 le = get_tx_le(sky2);
1515                                 le->addr = cpu_to_le32(tcpsum);
1516                                 le->length = 0; /* initial checksum value */
1517                                 le->ctrl = 1;   /* one packet */
1518                                 le->opcode = OP_TCPLISW | HW_OWNER;
1519                         }
1520                 }
1521         }
1522
1523         le = get_tx_le(sky2);
1524         le->addr = cpu_to_le32((u32) mapping);
1525         le->length = cpu_to_le16(len);
1526         le->ctrl = ctrl;
1527         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1528
1529         re = tx_le_re(sky2, le);
1530         re->skb = skb;
1531         pci_unmap_addr_set(re, mapaddr, mapping);
1532         pci_unmap_len_set(re, maplen, len);
1533
1534         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1535                 const skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1536
1537                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1538                                        frag->size, PCI_DMA_TODEVICE);
1539                 addr64 = upper_32_bits(mapping);
1540                 if (addr64 != sky2->tx_addr64) {
1541                         le = get_tx_le(sky2);
1542                         le->addr = cpu_to_le32(addr64);
1543                         le->ctrl = 0;
1544                         le->opcode = OP_ADDR64 | HW_OWNER;
1545                         sky2->tx_addr64 = addr64;
1546                 }
1547
1548                 le = get_tx_le(sky2);
1549                 le->addr = cpu_to_le32((u32) mapping);
1550                 le->length = cpu_to_le16(frag->size);
1551                 le->ctrl = ctrl;
1552                 le->opcode = OP_BUFFER | HW_OWNER;
1553
1554                 re = tx_le_re(sky2, le);
1555                 re->skb = skb;
1556                 pci_unmap_addr_set(re, mapaddr, mapping);
1557                 pci_unmap_len_set(re, maplen, frag->size);
1558         }
1559
1560         le->ctrl |= EOP;
1561
1562         if (tx_avail(sky2) <= MAX_SKB_TX_LE)
1563                 netif_stop_queue(dev);
1564
1565         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1566
1567         dev->trans_start = jiffies;
1568         return NETDEV_TX_OK;
1569 }
1570
1571 /*
1572  * Free ring elements from starting at tx_cons until "done"
1573  *
1574  * NB: the hardware will tell us about partial completion of multi-part
1575  *     buffers so make sure not to free skb to early.
1576  */
1577 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1578 {
1579         struct net_device *dev = sky2->netdev;
1580         struct pci_dev *pdev = sky2->hw->pdev;
1581         unsigned idx;
1582
1583         BUG_ON(done >= TX_RING_SIZE);
1584
1585         for (idx = sky2->tx_cons; idx != done;
1586              idx = RING_NEXT(idx, TX_RING_SIZE)) {
1587                 struct sky2_tx_le *le = sky2->tx_le + idx;
1588                 struct tx_ring_info *re = sky2->tx_ring + idx;
1589
1590                 switch(le->opcode & ~HW_OWNER) {
1591                 case OP_LARGESEND:
1592                 case OP_PACKET:
1593                         pci_unmap_single(pdev,
1594                                          pci_unmap_addr(re, mapaddr),
1595                                          pci_unmap_len(re, maplen),
1596                                          PCI_DMA_TODEVICE);
1597                         break;
1598                 case OP_BUFFER:
1599                         pci_unmap_page(pdev, pci_unmap_addr(re, mapaddr),
1600                                        pci_unmap_len(re, maplen),
1601                                        PCI_DMA_TODEVICE);
1602                         break;
1603                 }
1604
1605                 if (le->ctrl & EOP) {
1606                         if (unlikely(netif_msg_tx_done(sky2)))
1607                                 printk(KERN_DEBUG "%s: tx done %u\n",
1608                                        dev->name, idx);
1609
1610                         sky2->net_stats.tx_packets++;
1611                         sky2->net_stats.tx_bytes += re->skb->len;
1612
1613                         dev_kfree_skb_any(re->skb);
1614                         sky2->tx_next = RING_NEXT(idx, TX_RING_SIZE);
1615                 }
1616         }
1617
1618         sky2->tx_cons = idx;
1619         smp_mb();
1620
1621         if (tx_avail(sky2) > MAX_SKB_TX_LE + 4)
1622                 netif_wake_queue(dev);
1623 }
1624
1625 /* Cleanup all untransmitted buffers, assume transmitter not running */
1626 static void sky2_tx_clean(struct net_device *dev)
1627 {
1628         struct sky2_port *sky2 = netdev_priv(dev);
1629
1630         netif_tx_lock_bh(dev);
1631         sky2_tx_complete(sky2, sky2->tx_prod);
1632         netif_tx_unlock_bh(dev);
1633 }
1634
1635 /* Network shutdown */
1636 static int sky2_down(struct net_device *dev)
1637 {
1638         struct sky2_port *sky2 = netdev_priv(dev);
1639         struct sky2_hw *hw = sky2->hw;
1640         unsigned port = sky2->port;
1641         u16 ctrl;
1642         u32 imask;
1643
1644         /* Never really got started! */
1645         if (!sky2->tx_le)
1646                 return 0;
1647
1648         if (netif_msg_ifdown(sky2))
1649                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
1650
1651         /* Stop more packets from being queued */
1652         netif_stop_queue(dev);
1653
1654         /* Disable port IRQ */
1655         imask = sky2_read32(hw, B0_IMSK);
1656         imask &= ~portirq_msk[port];
1657         sky2_write32(hw, B0_IMSK, imask);
1658
1659         sky2_gmac_reset(hw, port);
1660
1661         /* Stop transmitter */
1662         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1663         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1664
1665         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1666                      RB_RST_SET | RB_DIS_OP_MD);
1667
1668         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1669         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1670         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1671
1672         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1673
1674         /* Workaround shared GMAC reset */
1675         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0
1676               && port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1677                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1678
1679         /* Disable Force Sync bit and Enable Alloc bit */
1680         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1681                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1682
1683         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1684         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1685         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1686
1687         /* Reset the PCI FIFO of the async Tx queue */
1688         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1689                      BMU_RST_SET | BMU_FIFO_RST);
1690
1691         /* Reset the Tx prefetch units */
1692         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1693                      PREF_UNIT_RST_SET);
1694
1695         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1696
1697         sky2_rx_stop(sky2);
1698
1699         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1700         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1701
1702         sky2_phy_power(hw, port, 0);
1703
1704         netif_carrier_off(dev);
1705
1706         /* turn off LED's */
1707         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
1708
1709         synchronize_irq(hw->pdev->irq);
1710
1711         sky2_tx_clean(dev);
1712         sky2_rx_clean(sky2);
1713
1714         pci_free_consistent(hw->pdev, RX_LE_BYTES,
1715                             sky2->rx_le, sky2->rx_le_map);
1716         kfree(sky2->rx_ring);
1717
1718         pci_free_consistent(hw->pdev,
1719                             TX_RING_SIZE * sizeof(struct sky2_tx_le),
1720                             sky2->tx_le, sky2->tx_le_map);
1721         kfree(sky2->tx_ring);
1722
1723         sky2->tx_le = NULL;
1724         sky2->rx_le = NULL;
1725
1726         sky2->rx_ring = NULL;
1727         sky2->tx_ring = NULL;
1728
1729         return 0;
1730 }
1731
1732 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
1733 {
1734         if (hw->flags & SKY2_HW_FIBRE_PHY)
1735                 return SPEED_1000;
1736
1737         if (!(hw->flags & SKY2_HW_GIGABIT)) {
1738                 if (aux & PHY_M_PS_SPEED_100)
1739                         return SPEED_100;
1740                 else
1741                         return SPEED_10;
1742         }
1743
1744         switch (aux & PHY_M_PS_SPEED_MSK) {
1745         case PHY_M_PS_SPEED_1000:
1746                 return SPEED_1000;
1747         case PHY_M_PS_SPEED_100:
1748                 return SPEED_100;
1749         default:
1750                 return SPEED_10;
1751         }
1752 }
1753
1754 static void sky2_link_up(struct sky2_port *sky2)
1755 {
1756         struct sky2_hw *hw = sky2->hw;
1757         unsigned port = sky2->port;
1758         u16 reg;
1759         static const char *fc_name[] = {
1760                 [FC_NONE]       = "none",
1761                 [FC_TX]         = "tx",
1762                 [FC_RX]         = "rx",
1763                 [FC_BOTH]       = "both",
1764         };
1765
1766         /* enable Rx/Tx */
1767         reg = gma_read16(hw, port, GM_GP_CTRL);
1768         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
1769         gma_write16(hw, port, GM_GP_CTRL, reg);
1770
1771         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
1772
1773         netif_carrier_on(sky2->netdev);
1774
1775         mod_timer(&hw->watchdog_timer, jiffies + 1);
1776
1777         /* Turn on link LED */
1778         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
1779                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
1780
1781         if (hw->flags & SKY2_HW_NEWER_PHY) {
1782                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
1783                 u16 led = PHY_M_LEDC_LOS_CTRL(1);       /* link active */
1784
1785                 switch(sky2->speed) {
1786                 case SPEED_10:
1787                         led |= PHY_M_LEDC_INIT_CTRL(7);
1788                         break;
1789
1790                 case SPEED_100:
1791                         led |= PHY_M_LEDC_STA1_CTRL(7);
1792                         break;
1793
1794                 case SPEED_1000:
1795                         led |= PHY_M_LEDC_STA0_CTRL(7);
1796                         break;
1797                 }
1798
1799                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
1800                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, led);
1801                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
1802         }
1803
1804         if (netif_msg_link(sky2))
1805                 printk(KERN_INFO PFX
1806                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
1807                        sky2->netdev->name, sky2->speed,
1808                        sky2->duplex == DUPLEX_FULL ? "full" : "half",
1809                        fc_name[sky2->flow_status]);
1810 }
1811
1812 static void sky2_link_down(struct sky2_port *sky2)
1813 {
1814         struct sky2_hw *hw = sky2->hw;
1815         unsigned port = sky2->port;
1816         u16 reg;
1817
1818         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
1819
1820         reg = gma_read16(hw, port, GM_GP_CTRL);
1821         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
1822         gma_write16(hw, port, GM_GP_CTRL, reg);
1823
1824         netif_carrier_off(sky2->netdev);
1825
1826         /* Turn on link LED */
1827         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
1828
1829         if (netif_msg_link(sky2))
1830                 printk(KERN_INFO PFX "%s: Link is down.\n", sky2->netdev->name);
1831
1832         sky2_phy_init(hw, port);
1833 }
1834
1835 static enum flow_control sky2_flow(int rx, int tx)
1836 {
1837         if (rx)
1838                 return tx ? FC_BOTH : FC_RX;
1839         else
1840                 return tx ? FC_TX : FC_NONE;
1841 }
1842
1843 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
1844 {
1845         struct sky2_hw *hw = sky2->hw;
1846         unsigned port = sky2->port;
1847         u16 advert, lpa;
1848
1849         advert = gm_phy_read(hw, port, PHY_MARV_AUNE_ADV);
1850         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
1851         if (lpa & PHY_M_AN_RF) {
1852                 printk(KERN_ERR PFX "%s: remote fault", sky2->netdev->name);
1853                 return -1;
1854         }
1855
1856         if (!(aux & PHY_M_PS_SPDUP_RES)) {
1857                 printk(KERN_ERR PFX "%s: speed/duplex mismatch",
1858                        sky2->netdev->name);
1859                 return -1;
1860         }
1861
1862         sky2->speed = sky2_phy_speed(hw, aux);
1863         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1864
1865         /* Since the pause result bits seem to in different positions on
1866          * different chips. look at registers.
1867          */
1868         if (hw->flags & SKY2_HW_FIBRE_PHY) {
1869                 /* Shift for bits in fiber PHY */
1870                 advert &= ~(ADVERTISE_PAUSE_CAP|ADVERTISE_PAUSE_ASYM);
1871                 lpa &= ~(LPA_PAUSE_CAP|LPA_PAUSE_ASYM);
1872
1873                 if (advert & ADVERTISE_1000XPAUSE)
1874                         advert |= ADVERTISE_PAUSE_CAP;
1875                 if (advert & ADVERTISE_1000XPSE_ASYM)
1876                         advert |= ADVERTISE_PAUSE_ASYM;
1877                 if (lpa & LPA_1000XPAUSE)
1878                         lpa |= LPA_PAUSE_CAP;
1879                 if (lpa & LPA_1000XPAUSE_ASYM)
1880                         lpa |= LPA_PAUSE_ASYM;
1881         }
1882
1883         sky2->flow_status = FC_NONE;
1884         if (advert & ADVERTISE_PAUSE_CAP) {
1885                 if (lpa & LPA_PAUSE_CAP)
1886                         sky2->flow_status = FC_BOTH;
1887                 else if (advert & ADVERTISE_PAUSE_ASYM)
1888                         sky2->flow_status = FC_RX;
1889         } else if (advert & ADVERTISE_PAUSE_ASYM) {
1890                 if ((lpa & LPA_PAUSE_CAP) && (lpa & LPA_PAUSE_ASYM))
1891                         sky2->flow_status = FC_TX;
1892         }
1893
1894         if (sky2->duplex == DUPLEX_HALF && sky2->speed < SPEED_1000
1895             && !(hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX))
1896                 sky2->flow_status = FC_NONE;
1897
1898         if (sky2->flow_status & FC_TX)
1899                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
1900         else
1901                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1902
1903         return 0;
1904 }
1905
1906 /* Interrupt from PHY */
1907 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
1908 {
1909         struct net_device *dev = hw->dev[port];
1910         struct sky2_port *sky2 = netdev_priv(dev);
1911         u16 istatus, phystat;
1912
1913         if (!netif_running(dev))
1914                 return;
1915
1916         spin_lock(&sky2->phy_lock);
1917         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
1918         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
1919
1920         if (netif_msg_intr(sky2))
1921                 printk(KERN_INFO PFX "%s: phy interrupt status 0x%x 0x%x\n",
1922                        sky2->netdev->name, istatus, phystat);
1923
1924         if (sky2->autoneg == AUTONEG_ENABLE && (istatus & PHY_M_IS_AN_COMPL)) {
1925                 if (sky2_autoneg_done(sky2, phystat) == 0)
1926                         sky2_link_up(sky2);
1927                 goto out;
1928         }
1929
1930         if (istatus & PHY_M_IS_LSP_CHANGE)
1931                 sky2->speed = sky2_phy_speed(hw, phystat);
1932
1933         if (istatus & PHY_M_IS_DUP_CHANGE)
1934                 sky2->duplex =
1935                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1936
1937         if (istatus & PHY_M_IS_LST_CHANGE) {
1938                 if (phystat & PHY_M_PS_LINK_UP)
1939                         sky2_link_up(sky2);
1940                 else
1941                         sky2_link_down(sky2);
1942         }
1943 out:
1944         spin_unlock(&sky2->phy_lock);
1945 }
1946
1947 /* Transmit timeout is only called if we are running, carrier is up
1948  * and tx queue is full (stopped).
1949  */
1950 static void sky2_tx_timeout(struct net_device *dev)
1951 {
1952         struct sky2_port *sky2 = netdev_priv(dev);
1953         struct sky2_hw *hw = sky2->hw;
1954
1955         if (netif_msg_timer(sky2))
1956                 printk(KERN_ERR PFX "%s: tx timeout\n", dev->name);
1957
1958         printk(KERN_DEBUG PFX "%s: transmit ring %u .. %u report=%u done=%u\n",
1959                dev->name, sky2->tx_cons, sky2->tx_prod,
1960                sky2_read16(hw, sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
1961                sky2_read16(hw, Q_ADDR(txqaddr[sky2->port], Q_DONE)));
1962
1963         /* can't restart safely under softirq */
1964         schedule_work(&hw->restart_work);
1965 }
1966
1967 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
1968 {
1969         struct sky2_port *sky2 = netdev_priv(dev);
1970         struct sky2_hw *hw = sky2->hw;
1971         unsigned port = sky2->port;
1972         int err;
1973         u16 ctl, mode;
1974         u32 imask;
1975
1976         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
1977                 return -EINVAL;
1978
1979         if (new_mtu > ETH_DATA_LEN &&
1980             (hw->chip_id == CHIP_ID_YUKON_FE ||
1981              hw->chip_id == CHIP_ID_YUKON_FE_P))
1982                 return -EINVAL;
1983
1984         if (!netif_running(dev)) {
1985                 dev->mtu = new_mtu;
1986                 return 0;
1987         }
1988
1989         imask = sky2_read32(hw, B0_IMSK);
1990         sky2_write32(hw, B0_IMSK, 0);
1991
1992         dev->trans_start = jiffies;     /* prevent tx timeout */
1993         netif_stop_queue(dev);
1994         netif_poll_disable(hw->dev[0]);
1995
1996         synchronize_irq(hw->pdev->irq);
1997
1998         if (!(hw->flags & SKY2_HW_RAMBUFFER))
1999                 sky2_set_tx_stfwd(hw, port);
2000
2001         ctl = gma_read16(hw, port, GM_GP_CTRL);
2002         gma_write16(hw, port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
2003         sky2_rx_stop(sky2);
2004         sky2_rx_clean(sky2);
2005
2006         dev->mtu = new_mtu;
2007
2008         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
2009                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
2010
2011         if (dev->mtu > ETH_DATA_LEN)
2012                 mode |= GM_SMOD_JUMBO_ENA;
2013
2014         gma_write16(hw, port, GM_SERIAL_MODE, mode);
2015
2016         sky2_write8(hw, RB_ADDR(rxqaddr[port], RB_CTRL), RB_ENA_OP_MD);
2017
2018         err = sky2_rx_start(sky2);
2019         sky2_write32(hw, B0_IMSK, imask);
2020
2021         if (err)
2022                 dev_close(dev);
2023         else {
2024                 gma_write16(hw, port, GM_GP_CTRL, ctl);
2025
2026                 netif_poll_enable(hw->dev[0]);
2027                 netif_wake_queue(dev);
2028         }
2029
2030         return err;
2031 }
2032
2033 /* For small just reuse existing skb for next receive */
2034 static struct sk_buff *receive_copy(struct sky2_port *sky2,
2035                                     const struct rx_ring_info *re,
2036                                     unsigned length)
2037 {
2038         struct sk_buff *skb;
2039
2040         skb = netdev_alloc_skb(sky2->netdev, length + 2);
2041         if (likely(skb)) {
2042                 skb_reserve(skb, 2);
2043                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->data_addr,
2044                                             length, PCI_DMA_FROMDEVICE);
2045                 skb_copy_from_linear_data(re->skb, skb->data, length);
2046                 skb->ip_summed = re->skb->ip_summed;
2047                 skb->csum = re->skb->csum;
2048                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->data_addr,
2049                                                length, PCI_DMA_FROMDEVICE);
2050                 re->skb->ip_summed = CHECKSUM_NONE;
2051                 skb_put(skb, length);
2052         }
2053         return skb;
2054 }
2055
2056 /* Adjust length of skb with fragments to match received data */
2057 static void skb_put_frags(struct sk_buff *skb, unsigned int hdr_space,
2058                           unsigned int length)
2059 {
2060         int i, num_frags;
2061         unsigned int size;
2062
2063         /* put header into skb */
2064         size = min(length, hdr_space);
2065         skb->tail += size;
2066         skb->len += size;
2067         length -= size;
2068
2069         num_frags = skb_shinfo(skb)->nr_frags;
2070         for (i = 0; i < num_frags; i++) {
2071                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2072
2073                 if (length == 0) {
2074                         /* don't need this page */
2075                         __free_page(frag->page);
2076                         --skb_shinfo(skb)->nr_frags;
2077                 } else {
2078                         size = min(length, (unsigned) PAGE_SIZE);
2079
2080                         frag->size = size;
2081                         skb->data_len += size;
2082                         skb->truesize += size;
2083                         skb->len += size;
2084                         length -= size;
2085                 }
2086         }
2087 }
2088
2089 /* Normal packet - take skb from ring element and put in a new one  */
2090 static struct sk_buff *receive_new(struct sky2_port *sky2,
2091                                    struct rx_ring_info *re,
2092                                    unsigned int length)
2093 {
2094         struct sk_buff *skb, *nskb;
2095         unsigned hdr_space = sky2->rx_data_size;
2096
2097         /* Don't be tricky about reusing pages (yet) */
2098         nskb = sky2_rx_alloc(sky2);
2099         if (unlikely(!nskb))
2100                 return NULL;
2101
2102         skb = re->skb;
2103         sky2_rx_unmap_skb(sky2->hw->pdev, re);
2104
2105         prefetch(skb->data);
2106         re->skb = nskb;
2107         sky2_rx_map_skb(sky2->hw->pdev, re, hdr_space);
2108
2109         if (skb_shinfo(skb)->nr_frags)
2110                 skb_put_frags(skb, hdr_space, length);
2111         else
2112                 skb_put(skb, length);
2113         return skb;
2114 }
2115
2116 /*
2117  * Receive one packet.
2118  * For larger packets, get new buffer.
2119  */
2120 static struct sk_buff *sky2_receive(struct net_device *dev,
2121                                     u16 length, u32 status)
2122 {
2123         struct sky2_port *sky2 = netdev_priv(dev);
2124         struct rx_ring_info *re = sky2->rx_ring + sky2->rx_next;
2125         struct sk_buff *skb = NULL;
2126         u16 count = (status & GMR_FS_LEN) >> 16;
2127
2128 #ifdef SKY2_VLAN_TAG_USED
2129         /* Account for vlan tag */
2130         if (sky2->vlgrp && (status & GMR_FS_VLAN))
2131                 count -= VLAN_HLEN;
2132 #endif
2133
2134         if (unlikely(netif_msg_rx_status(sky2)))
2135                 printk(KERN_DEBUG PFX "%s: rx slot %u status 0x%x len %d\n",
2136                        dev->name, sky2->rx_next, status, length);
2137
2138         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
2139         prefetch(sky2->rx_ring + sky2->rx_next);
2140
2141         if (status & GMR_FS_ANY_ERR)
2142                 goto error;
2143
2144         if (!(status & GMR_FS_RX_OK))
2145                 goto resubmit;
2146
2147         /* if length reported by DMA does not match PHY, packet was truncated */
2148         if (length != count)
2149                 goto len_mismatch;
2150
2151         if (length < copybreak)
2152                 skb = receive_copy(sky2, re, length);
2153         else
2154                 skb = receive_new(sky2, re, length);
2155 resubmit:
2156         sky2_rx_submit(sky2, re);
2157
2158         return skb;
2159
2160 len_mismatch:
2161         /* Truncation of overlength packets
2162            causes PHY length to not match MAC length */
2163         ++sky2->net_stats.rx_length_errors;
2164         if (netif_msg_rx_err(sky2) && net_ratelimit())
2165                 pr_info(PFX "%s: rx length mismatch: length %d status %#x\n",
2166                         dev->name, length, status);
2167         goto resubmit;
2168
2169 error:
2170         ++sky2->net_stats.rx_errors;
2171         if (status & GMR_FS_RX_FF_OV) {
2172                 sky2->net_stats.rx_over_errors++;
2173                 goto resubmit;
2174         }
2175
2176         if (netif_msg_rx_err(sky2) && net_ratelimit())
2177                 printk(KERN_INFO PFX "%s: rx error, status 0x%x length %d\n",
2178                        dev->name, status, length);
2179
2180         if (status & (GMR_FS_LONG_ERR | GMR_FS_UN_SIZE))
2181                 sky2->net_stats.rx_length_errors++;
2182         if (status & GMR_FS_FRAGMENT)
2183                 sky2->net_stats.rx_frame_errors++;
2184         if (status & GMR_FS_CRC_ERR)
2185                 sky2->net_stats.rx_crc_errors++;
2186
2187         goto resubmit;
2188 }
2189
2190 /* Transmit complete */
2191 static inline void sky2_tx_done(struct net_device *dev, u16 last)
2192 {
2193         struct sky2_port *sky2 = netdev_priv(dev);
2194
2195         if (netif_running(dev)) {
2196                 netif_tx_lock(dev);
2197                 sky2_tx_complete(sky2, last);
2198                 netif_tx_unlock(dev);
2199         }
2200 }
2201
2202 /* Process status response ring */
2203 static int sky2_status_intr(struct sky2_hw *hw, int to_do)
2204 {
2205         int work_done = 0;
2206         unsigned rx[2] = { 0, 0 };
2207         u16 hwidx = sky2_read16(hw, STAT_PUT_IDX);
2208
2209         rmb();
2210
2211         while (hw->st_idx != hwidx) {
2212                 struct sky2_port *sky2;
2213                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
2214                 unsigned port = le->css & CSS_LINK_BIT;
2215                 struct net_device *dev;
2216                 struct sk_buff *skb;
2217                 u32 status;
2218                 u16 length;
2219
2220                 hw->st_idx = RING_NEXT(hw->st_idx, STATUS_RING_SIZE);
2221
2222                 dev = hw->dev[port];
2223                 sky2 = netdev_priv(dev);
2224                 length = le16_to_cpu(le->length);
2225                 status = le32_to_cpu(le->status);
2226
2227                 switch (le->opcode & ~HW_OWNER) {
2228                 case OP_RXSTAT:
2229                         ++rx[port];
2230                         skb = sky2_receive(dev, length, status);
2231                         if (unlikely(!skb)) {
2232                                 sky2->net_stats.rx_dropped++;
2233                                 break;
2234                         }
2235
2236                         /* This chip reports checksum status differently */
2237                         if (hw->flags & SKY2_HW_NEW_LE) {
2238                                 if (sky2->rx_csum &&
2239                                     (le->css & (CSS_ISIPV4 | CSS_ISIPV6)) &&
2240                                     (le->css & CSS_TCPUDPCSOK))
2241                                         skb->ip_summed = CHECKSUM_UNNECESSARY;
2242                                 else
2243                                         skb->ip_summed = CHECKSUM_NONE;
2244                         }
2245
2246                         skb->protocol = eth_type_trans(skb, dev);
2247                         sky2->net_stats.rx_packets++;
2248                         sky2->net_stats.rx_bytes += skb->len;
2249                         dev->last_rx = jiffies;
2250
2251 #ifdef SKY2_VLAN_TAG_USED
2252                         if (sky2->vlgrp && (status & GMR_FS_VLAN)) {
2253                                 vlan_hwaccel_receive_skb(skb,
2254                                                          sky2->vlgrp,
2255                                                          be16_to_cpu(sky2->rx_tag));
2256                         } else
2257 #endif
2258                                 netif_receive_skb(skb);
2259
2260                         /* Stop after net poll weight */
2261                         if (++work_done >= to_do)
2262                                 goto exit_loop;
2263                         break;
2264
2265 #ifdef SKY2_VLAN_TAG_USED
2266                 case OP_RXVLAN:
2267                         sky2->rx_tag = length;
2268                         break;
2269
2270                 case OP_RXCHKSVLAN:
2271                         sky2->rx_tag = length;
2272                         /* fall through */
2273 #endif
2274                 case OP_RXCHKS:
2275                         if (!sky2->rx_csum)
2276                                 break;
2277
2278                         /* If this happens then driver assuming wrong format */
2279                         if (unlikely(hw->flags & SKY2_HW_NEW_LE)) {
2280                                 if (net_ratelimit())
2281                                         printk(KERN_NOTICE "%s: unexpected"
2282                                                " checksum status\n",
2283                                                dev->name);
2284                                 break;
2285                         }
2286
2287                         /* Both checksum counters are programmed to start at
2288                          * the same offset, so unless there is a problem they
2289                          * should match. This failure is an early indication that
2290                          * hardware receive checksumming won't work.
2291                          */
2292                         if (likely(status >> 16 == (status & 0xffff))) {
2293                                 skb = sky2->rx_ring[sky2->rx_next].skb;
2294                                 skb->ip_summed = CHECKSUM_COMPLETE;
2295                                 skb->csum = status & 0xffff;
2296                         } else {
2297                                 printk(KERN_NOTICE PFX "%s: hardware receive "
2298                                        "checksum problem (status = %#x)\n",
2299                                        dev->name, status);
2300                                 sky2->rx_csum = 0;
2301                                 sky2_write32(sky2->hw,
2302                                              Q_ADDR(rxqaddr[port], Q_CSR),
2303                                              BMU_DIS_RX_CHKSUM);
2304                         }
2305                         break;
2306
2307                 case OP_TXINDEXLE:
2308                         /* TX index reports status for both ports */
2309                         BUILD_BUG_ON(TX_RING_SIZE > 0x1000);
2310                         sky2_tx_done(hw->dev[0], status & 0xfff);
2311                         if (hw->dev[1])
2312                                 sky2_tx_done(hw->dev[1],
2313                                      ((status >> 24) & 0xff)
2314                                              | (u16)(length & 0xf) << 8);
2315                         break;
2316
2317                 default:
2318                         if (net_ratelimit())
2319                                 printk(KERN_WARNING PFX
2320                                        "unknown status opcode 0x%x\n", le->opcode);
2321                 }
2322         }
2323
2324         /* Fully processed status ring so clear irq */
2325         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2326
2327 exit_loop:
2328         if (rx[0])
2329                 sky2_rx_update(netdev_priv(hw->dev[0]), Q_R1);
2330
2331         if (rx[1])
2332                 sky2_rx_update(netdev_priv(hw->dev[1]), Q_R2);
2333
2334         return work_done;
2335 }
2336
2337 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
2338 {
2339         struct net_device *dev = hw->dev[port];
2340
2341         if (net_ratelimit())
2342                 printk(KERN_INFO PFX "%s: hw error interrupt status 0x%x\n",
2343                        dev->name, status);
2344
2345         if (status & Y2_IS_PAR_RD1) {
2346                 if (net_ratelimit())
2347                         printk(KERN_ERR PFX "%s: ram data read parity error\n",
2348                                dev->name);
2349                 /* Clear IRQ */
2350                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2351         }
2352
2353         if (status & Y2_IS_PAR_WR1) {
2354                 if (net_ratelimit())
2355                         printk(KERN_ERR PFX "%s: ram data write parity error\n",
2356                                dev->name);
2357
2358                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2359         }
2360
2361         if (status & Y2_IS_PAR_MAC1) {
2362                 if (net_ratelimit())
2363                         printk(KERN_ERR PFX "%s: MAC parity error\n", dev->name);
2364                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2365         }
2366
2367         if (status & Y2_IS_PAR_RX1) {
2368                 if (net_ratelimit())
2369                         printk(KERN_ERR PFX "%s: RX parity error\n", dev->name);
2370                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2371         }
2372
2373         if (status & Y2_IS_TCP_TXA1) {
2374                 if (net_ratelimit())
2375                         printk(KERN_ERR PFX "%s: TCP segmentation error\n",
2376                                dev->name);
2377                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2378         }
2379 }
2380
2381 static void sky2_hw_intr(struct sky2_hw *hw)
2382 {
2383         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2384
2385         if (status & Y2_IS_TIST_OV)
2386                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2387
2388         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2389                 u16 pci_err;
2390
2391                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2392                 if (net_ratelimit())
2393                         dev_err(&hw->pdev->dev, "PCI hardware error (0x%x)\n",
2394                                 pci_err);
2395
2396                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2397                 sky2_pci_write16(hw, PCI_STATUS,
2398                                  pci_err | PCI_STATUS_ERROR_BITS);
2399                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2400         }
2401
2402         if (status & Y2_IS_PCI_EXP) {
2403                 /* PCI-Express uncorrectable Error occurred */
2404                 u32 pex_err;
2405
2406                 pex_err = sky2_pci_read32(hw, PEX_UNC_ERR_STAT);
2407
2408                 if (net_ratelimit())
2409                         dev_err(&hw->pdev->dev, "PCI Express error (0x%x)\n",
2410                                 pex_err);
2411
2412                 /* clear the interrupt */
2413                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2414                 sky2_pci_write32(hw, PEX_UNC_ERR_STAT,
2415                                        0xffffffffUL);
2416                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2417
2418                 if (pex_err & PEX_FATAL_ERRORS) {
2419                         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2420                         hwmsk &= ~Y2_IS_PCI_EXP;
2421                         sky2_write32(hw, B0_HWE_IMSK, hwmsk);
2422                 }
2423         }
2424
2425         if (status & Y2_HWE_L1_MASK)
2426                 sky2_hw_error(hw, 0, status);
2427         status >>= 8;
2428         if (status & Y2_HWE_L1_MASK)
2429                 sky2_hw_error(hw, 1, status);
2430 }
2431
2432 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2433 {
2434         struct net_device *dev = hw->dev[port];
2435         struct sky2_port *sky2 = netdev_priv(dev);
2436         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2437
2438         if (netif_msg_intr(sky2))
2439                 printk(KERN_INFO PFX "%s: mac interrupt status 0x%x\n",
2440                        dev->name, status);
2441
2442         if (status & GM_IS_RX_CO_OV)
2443                 gma_read16(hw, port, GM_RX_IRQ_SRC);
2444
2445         if (status & GM_IS_TX_CO_OV)
2446                 gma_read16(hw, port, GM_TX_IRQ_SRC);
2447
2448         if (status & GM_IS_RX_FF_OR) {
2449                 ++sky2->net_stats.rx_fifo_errors;
2450                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2451         }
2452
2453         if (status & GM_IS_TX_FF_UR) {
2454                 ++sky2->net_stats.tx_fifo_errors;
2455                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2456         }
2457 }
2458
2459 /* This should never happen it is a bug. */
2460 static void sky2_le_error(struct sky2_hw *hw, unsigned port,
2461                           u16 q, unsigned ring_size)
2462 {
2463         struct net_device *dev = hw->dev[port];
2464         struct sky2_port *sky2 = netdev_priv(dev);
2465         unsigned idx;
2466         const u64 *le = (q == Q_R1 || q == Q_R2)
2467                 ? (u64 *) sky2->rx_le : (u64 *) sky2->tx_le;
2468
2469         idx = sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_GET_IDX));
2470         printk(KERN_ERR PFX "%s: descriptor error q=%#x get=%u [%llx] put=%u\n",
2471                dev->name, (unsigned) q, idx, (unsigned long long) le[idx],
2472                (unsigned) sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX)));
2473
2474         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_IRQ_CHK);
2475 }
2476
2477 static int sky2_rx_hung(struct net_device *dev)
2478 {
2479         struct sky2_port *sky2 = netdev_priv(dev);
2480         struct sky2_hw *hw = sky2->hw;
2481         unsigned port = sky2->port;
2482         unsigned rxq = rxqaddr[port];
2483         u32 mac_rp = sky2_read32(hw, SK_REG(port, RX_GMF_RP));
2484         u8 mac_lev = sky2_read8(hw, SK_REG(port, RX_GMF_RLEV));
2485         u8 fifo_rp = sky2_read8(hw, Q_ADDR(rxq, Q_RP));
2486         u8 fifo_lev = sky2_read8(hw, Q_ADDR(rxq, Q_RL));
2487
2488         /* If idle and MAC or PCI is stuck */
2489         if (sky2->check.last == dev->last_rx &&
2490             ((mac_rp == sky2->check.mac_rp &&
2491               mac_lev != 0 && mac_lev >= sky2->check.mac_lev) ||
2492              /* Check if the PCI RX hang */
2493              (fifo_rp == sky2->check.fifo_rp &&
2494               fifo_lev != 0 && fifo_lev >= sky2->check.fifo_lev))) {
2495                 printk(KERN_DEBUG PFX "%s: hung mac %d:%d fifo %d (%d:%d)\n",
2496                        dev->name, mac_lev, mac_rp, fifo_lev, fifo_rp,
2497                        sky2_read8(hw, Q_ADDR(rxq, Q_WP)));
2498                 return 1;
2499         } else {
2500                 sky2->check.last = dev->last_rx;
2501                 sky2->check.mac_rp = mac_rp;
2502                 sky2->check.mac_lev = mac_lev;
2503                 sky2->check.fifo_rp = fifo_rp;
2504                 sky2->check.fifo_lev = fifo_lev;
2505                 return 0;
2506         }
2507 }
2508
2509 static void sky2_watchdog(unsigned long arg)
2510 {
2511         struct sky2_hw *hw = (struct sky2_hw *) arg;
2512         struct net_device *dev;
2513
2514         /* Check for lost IRQ once a second */
2515         if (sky2_read32(hw, B0_ISRC)) {
2516                 dev = hw->dev[0];
2517                 if (__netif_rx_schedule_prep(dev))
2518                         __netif_rx_schedule(dev);
2519         } else {
2520                 int i, active = 0;
2521
2522                 for (i = 0; i < hw->ports; i++) {
2523                         dev = hw->dev[i];
2524                         if (!netif_running(dev))
2525                                 continue;
2526                         ++active;
2527
2528                         /* For chips with Rx FIFO, check if stuck */
2529                         if ((hw->flags & SKY2_HW_RAMBUFFER) &&
2530                              sky2_rx_hung(dev)) {
2531                                 pr_info(PFX "%s: receiver hang detected\n",
2532                                         dev->name);
2533                                 schedule_work(&hw->restart_work);
2534                                 return;
2535                         }
2536                 }
2537
2538                 if (active == 0)
2539                         return;
2540         }
2541
2542         mod_timer(&hw->watchdog_timer, round_jiffies(jiffies + HZ));
2543 }
2544
2545 /* Hardware/software error handling */
2546 static void sky2_err_intr(struct sky2_hw *hw, u32 status)
2547 {
2548         if (net_ratelimit())
2549                 dev_warn(&hw->pdev->dev, "error interrupt status=%#x\n", status);
2550
2551         if (status & Y2_IS_HW_ERR)
2552                 sky2_hw_intr(hw);
2553
2554         if (status & Y2_IS_IRQ_MAC1)
2555                 sky2_mac_intr(hw, 0);
2556
2557         if (status & Y2_IS_IRQ_MAC2)
2558                 sky2_mac_intr(hw, 1);
2559
2560         if (status & Y2_IS_CHK_RX1)
2561                 sky2_le_error(hw, 0, Q_R1, RX_LE_SIZE);
2562
2563         if (status & Y2_IS_CHK_RX2)
2564                 sky2_le_error(hw, 1, Q_R2, RX_LE_SIZE);
2565
2566         if (status & Y2_IS_CHK_TXA1)
2567                 sky2_le_error(hw, 0, Q_XA1, TX_RING_SIZE);
2568
2569         if (status & Y2_IS_CHK_TXA2)
2570                 sky2_le_error(hw, 1, Q_XA2, TX_RING_SIZE);
2571 }
2572
2573 static int sky2_poll(struct net_device *dev0, int *budget)
2574 {
2575         struct sky2_hw *hw = ((struct sky2_port *) netdev_priv(dev0))->hw;
2576         int work_done;
2577         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
2578
2579         if (unlikely(status & Y2_IS_ERROR))
2580                 sky2_err_intr(hw, status);
2581
2582         if (status & Y2_IS_IRQ_PHY1)
2583                 sky2_phy_intr(hw, 0);
2584
2585         if (status & Y2_IS_IRQ_PHY2)
2586                 sky2_phy_intr(hw, 1);
2587
2588         work_done = sky2_status_intr(hw, min(dev0->quota, *budget));
2589         *budget -= work_done;
2590         dev0->quota -= work_done;
2591
2592         /* More work? */
2593         if (hw->st_idx != sky2_read16(hw, STAT_PUT_IDX))
2594                 return 1;
2595
2596         /* Bug/Errata workaround?
2597          * Need to kick the TX irq moderation timer.
2598          */
2599         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_START) {
2600                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
2601                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2602         }
2603         netif_rx_complete(dev0);
2604
2605         sky2_read32(hw, B0_Y2_SP_LISR);
2606         return 0;
2607 }
2608
2609 static irqreturn_t sky2_intr(int irq, void *dev_id)
2610 {
2611         struct sky2_hw *hw = dev_id;
2612         struct net_device *dev0 = hw->dev[0];
2613         u32 status;
2614
2615         /* Reading this mask interrupts as side effect */
2616         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2617         if (status == 0 || status == ~0)
2618                 return IRQ_NONE;
2619
2620         prefetch(&hw->st_le[hw->st_idx]);
2621         if (likely(__netif_rx_schedule_prep(dev0)))
2622                 __netif_rx_schedule(dev0);
2623
2624         return IRQ_HANDLED;
2625 }
2626
2627 #ifdef CONFIG_NET_POLL_CONTROLLER
2628 static void sky2_netpoll(struct net_device *dev)
2629 {
2630         struct sky2_port *sky2 = netdev_priv(dev);
2631         struct net_device *dev0 = sky2->hw->dev[0];
2632
2633         if (netif_running(dev) && __netif_rx_schedule_prep(dev0))
2634                 __netif_rx_schedule(dev0);
2635 }
2636 #endif
2637
2638 /* Chip internal frequency for clock calculations */
2639 static u32 sky2_mhz(const struct sky2_hw *hw)
2640 {
2641         switch (hw->chip_id) {
2642         case CHIP_ID_YUKON_EC:
2643         case CHIP_ID_YUKON_EC_U:
2644         case CHIP_ID_YUKON_EX:
2645                 return 125;
2646
2647         case CHIP_ID_YUKON_FE:
2648                 return 100;
2649
2650         case CHIP_ID_YUKON_FE_P:
2651                 return 50;
2652
2653         case CHIP_ID_YUKON_XL:
2654                 return 156;
2655
2656         default:
2657                 BUG();
2658         }
2659 }
2660
2661 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2662 {
2663         return sky2_mhz(hw) * us;
2664 }
2665
2666 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2667 {
2668         return clk / sky2_mhz(hw);
2669 }
2670
2671
2672 static int __devinit sky2_init(struct sky2_hw *hw)
2673 {
2674         u8 t8;
2675
2676         /* Enable all clocks */
2677         sky2_pci_write32(hw, PCI_DEV_REG3, 0);
2678
2679         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2680
2681         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2682         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2683
2684         switch(hw->chip_id) {
2685         case CHIP_ID_YUKON_XL:
2686                 hw->flags = SKY2_HW_GIGABIT
2687                         | SKY2_HW_NEWER_PHY
2688                         | SKY2_HW_RAMBUFFER;
2689                 break;
2690
2691         case CHIP_ID_YUKON_EC_U:
2692                 hw->flags = SKY2_HW_GIGABIT
2693                         | SKY2_HW_NEWER_PHY
2694                         | SKY2_HW_ADV_POWER_CTL;
2695                 break;
2696
2697         case CHIP_ID_YUKON_EX:
2698                 hw->flags = SKY2_HW_GIGABIT
2699                         | SKY2_HW_NEWER_PHY
2700                         | SKY2_HW_NEW_LE
2701                         | SKY2_HW_ADV_POWER_CTL;
2702
2703                 /* New transmit checksum */
2704                 if (hw->chip_rev != CHIP_REV_YU_EX_B0)
2705                         hw->flags |= SKY2_HW_AUTO_TX_SUM;
2706                 break;
2707
2708         case CHIP_ID_YUKON_EC:
2709                 /* This rev is really old, and requires untested workarounds */
2710                 if (hw->chip_rev == CHIP_REV_YU_EC_A1) {
2711                         dev_err(&hw->pdev->dev, "unsupported revision Yukon-EC rev A1\n");
2712                         return -EOPNOTSUPP;
2713                 }
2714                 hw->flags = SKY2_HW_GIGABIT | SKY2_HW_RAMBUFFER;
2715                 break;
2716
2717         case CHIP_ID_YUKON_FE:
2718                 hw->flags = SKY2_HW_RAMBUFFER;
2719                 break;
2720
2721         case CHIP_ID_YUKON_FE_P:
2722                 hw->flags = SKY2_HW_NEWER_PHY
2723                         | SKY2_HW_NEW_LE
2724                         | SKY2_HW_AUTO_TX_SUM
2725                         | SKY2_HW_ADV_POWER_CTL;
2726                 break;
2727         default:
2728                 dev_err(&hw->pdev->dev, "unsupported chip type 0x%x\n",
2729                         hw->chip_id);
2730                 return -EOPNOTSUPP;
2731         }
2732
2733         hw->pmd_type = sky2_read8(hw, B2_PMD_TYP);
2734         if (hw->pmd_type == 'L' || hw->pmd_type == 'S' || hw->pmd_type == 'P')
2735                 hw->flags |= SKY2_HW_FIBRE_PHY;
2736
2737
2738         hw->ports = 1;
2739         t8 = sky2_read8(hw, B2_Y2_HW_RES);
2740         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
2741                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
2742                         ++hw->ports;
2743         }
2744
2745         return 0;
2746 }
2747
2748 static void sky2_reset(struct sky2_hw *hw)
2749 {
2750         u16 status;
2751         int i;
2752
2753         /* disable ASF */
2754         if (hw->chip_id == CHIP_ID_YUKON_EX) {
2755                 status = sky2_read16(hw, HCU_CCSR);
2756                 status &= ~(HCU_CCSR_AHB_RST | HCU_CCSR_CPU_RST_MODE |
2757                             HCU_CCSR_UC_STATE_MSK);
2758                 sky2_write16(hw, HCU_CCSR, status);
2759         } else
2760                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
2761         sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
2762
2763         /* do a SW reset */
2764         sky2_write8(hw, B0_CTST, CS_RST_SET);
2765         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2766
2767         /* clear PCI errors, if any */
2768         status = sky2_pci_read16(hw, PCI_STATUS);
2769
2770         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2771         sky2_pci_write16(hw, PCI_STATUS, status | PCI_STATUS_ERROR_BITS);
2772
2773
2774         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
2775
2776         /* clear any PEX errors */
2777         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
2778                 sky2_pci_write32(hw, PEX_UNC_ERR_STAT, 0xffffffffUL);
2779
2780
2781         sky2_power_on(hw);
2782
2783         for (i = 0; i < hw->ports; i++) {
2784                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
2785                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
2786
2787                 if (hw->chip_id == CHIP_ID_YUKON_EX)
2788                         sky2_write16(hw, SK_REG(i, GMAC_CTRL),
2789                                      GMC_BYP_MACSECRX_ON | GMC_BYP_MACSECTX_ON
2790                                      | GMC_BYP_RETR_ON);
2791         }
2792
2793         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2794
2795         /* Clear I2C IRQ noise */
2796         sky2_write32(hw, B2_I2C_IRQ, 1);
2797
2798         /* turn off hardware timer (unused) */
2799         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
2800         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
2801
2802         sky2_write8(hw, B0_Y2LED, LED_STAT_ON);
2803
2804         /* Turn off descriptor polling */
2805         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
2806
2807         /* Turn off receive timestamp */
2808         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
2809         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2810
2811         /* enable the Tx Arbiters */
2812         for (i = 0; i < hw->ports; i++)
2813                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
2814
2815         /* Initialize ram interface */
2816         for (i = 0; i < hw->ports; i++) {
2817                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
2818
2819                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
2820                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
2821                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
2822                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
2823                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
2824                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
2825                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
2826                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
2827                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
2828                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
2829                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
2830                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
2831         }
2832
2833         sky2_write32(hw, B0_HWE_IMSK, Y2_HWE_ALL_MASK);
2834
2835         for (i = 0; i < hw->ports; i++)
2836                 sky2_gmac_reset(hw, i);
2837
2838         memset(hw->st_le, 0, STATUS_LE_BYTES);
2839         hw->st_idx = 0;
2840
2841         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
2842         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
2843
2844         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
2845         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
2846
2847         /* Set the list last index */
2848         sky2_write16(hw, STAT_LAST_IDX, STATUS_RING_SIZE - 1);
2849
2850         sky2_write16(hw, STAT_TX_IDX_TH, 10);
2851         sky2_write8(hw, STAT_FIFO_WM, 16);
2852
2853         /* set Status-FIFO ISR watermark */
2854         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
2855                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
2856         else
2857                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
2858
2859         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
2860         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
2861         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
2862
2863         /* enable status unit */
2864         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
2865
2866         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2867         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
2868         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
2869 }
2870
2871 static void sky2_restart(struct work_struct *work)
2872 {
2873         struct sky2_hw *hw = container_of(work, struct sky2_hw, restart_work);
2874         struct net_device *dev;
2875         int i, err;
2876
2877         rtnl_lock();
2878         sky2_write32(hw, B0_IMSK, 0);
2879         sky2_read32(hw, B0_IMSK);
2880
2881         netif_poll_disable(hw->dev[0]);
2882
2883         for (i = 0; i < hw->ports; i++) {
2884                 dev = hw->dev[i];
2885                 if (netif_running(dev))
2886                         sky2_down(dev);
2887         }
2888
2889         sky2_reset(hw);
2890         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
2891         netif_poll_enable(hw->dev[0]);
2892
2893         for (i = 0; i < hw->ports; i++) {
2894                 dev = hw->dev[i];
2895                 if (netif_running(dev)) {
2896                         err = sky2_up(dev);
2897                         if (err) {
2898                                 printk(KERN_INFO PFX "%s: could not restart %d\n",
2899                                        dev->name, err);
2900                                 dev_close(dev);
2901                         }
2902                 }
2903         }
2904
2905         rtnl_unlock();
2906 }
2907
2908 static inline u8 sky2_wol_supported(const struct sky2_hw *hw)
2909 {
2910         return sky2_is_copper(hw) ? (WAKE_PHY | WAKE_MAGIC) : 0;
2911 }
2912
2913 static void sky2_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
2914 {
2915         const struct sky2_port *sky2 = netdev_priv(dev);
2916
2917         wol->supported = sky2_wol_supported(sky2->hw);
2918         wol->wolopts = sky2->wol;
2919 }
2920
2921 static int sky2_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
2922 {
2923         struct sky2_port *sky2 = netdev_priv(dev);
2924         struct sky2_hw *hw = sky2->hw;
2925
2926         if (wol->wolopts & ~sky2_wol_supported(sky2->hw))
2927                 return -EOPNOTSUPP;
2928
2929         sky2->wol = wol->wolopts;
2930
2931         if (hw->chip_id == CHIP_ID_YUKON_EC_U ||
2932             hw->chip_id == CHIP_ID_YUKON_EX ||
2933             hw->chip_id == CHIP_ID_YUKON_FE_P)
2934                 sky2_write32(hw, B0_CTST, sky2->wol
2935                              ? Y2_HW_WOL_ON : Y2_HW_WOL_OFF);
2936
2937         if (!netif_running(dev))
2938                 sky2_wol_init(sky2);
2939         return 0;
2940 }
2941
2942 static u32 sky2_supported_modes(const struct sky2_hw *hw)
2943 {
2944         if (sky2_is_copper(hw)) {
2945                 u32 modes = SUPPORTED_10baseT_Half
2946                         | SUPPORTED_10baseT_Full
2947                         | SUPPORTED_100baseT_Half
2948                         | SUPPORTED_100baseT_Full
2949                         | SUPPORTED_Autoneg | SUPPORTED_TP;
2950
2951                 if (hw->flags & SKY2_HW_GIGABIT)
2952                         modes |= SUPPORTED_1000baseT_Half
2953                                 | SUPPORTED_1000baseT_Full;
2954                 return modes;
2955         } else
2956                 return  SUPPORTED_1000baseT_Half
2957                         | SUPPORTED_1000baseT_Full
2958                         | SUPPORTED_Autoneg
2959                         | SUPPORTED_FIBRE;
2960 }
2961
2962 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2963 {
2964         struct sky2_port *sky2 = netdev_priv(dev);
2965         struct sky2_hw *hw = sky2->hw;
2966
2967         ecmd->transceiver = XCVR_INTERNAL;
2968         ecmd->supported = sky2_supported_modes(hw);
2969         ecmd->phy_address = PHY_ADDR_MARV;
2970         if (sky2_is_copper(hw)) {
2971                 ecmd->port = PORT_TP;
2972                 ecmd->speed = sky2->speed;
2973         } else {
2974                 ecmd->speed = SPEED_1000;
2975                 ecmd->port = PORT_FIBRE;
2976         }
2977
2978         ecmd->advertising = sky2->advertising;
2979         ecmd->autoneg = sky2->autoneg;
2980         ecmd->duplex = sky2->duplex;
2981         return 0;
2982 }
2983
2984 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2985 {
2986         struct sky2_port *sky2 = netdev_priv(dev);
2987         const struct sky2_hw *hw = sky2->hw;
2988         u32 supported = sky2_supported_modes(hw);
2989
2990         if (ecmd->autoneg == AUTONEG_ENABLE) {
2991                 ecmd->advertising = supported;
2992                 sky2->duplex = -1;
2993                 sky2->speed = -1;
2994         } else {
2995                 u32 setting;
2996
2997                 switch (ecmd->speed) {
2998                 case SPEED_1000:
2999                         if (ecmd->duplex == DUPLEX_FULL)
3000                                 setting = SUPPORTED_1000baseT_Full;
3001                         else if (ecmd->duplex == DUPLEX_HALF)
3002                                 setting = SUPPORTED_1000baseT_Half;
3003                         else
3004                                 return -EINVAL;
3005                         break;
3006                 case SPEED_100:
3007                         if (ecmd->duplex == DUPLEX_FULL)
3008                                 setting = SUPPORTED_100baseT_Full;
3009                         else if (ecmd->duplex == DUPLEX_HALF)
3010                                 setting = SUPPORTED_100baseT_Half;
3011                         else
3012                                 return -EINVAL;
3013                         break;
3014
3015                 case SPEED_10:
3016                         if (ecmd->duplex == DUPLEX_FULL)
3017                                 setting = SUPPORTED_10baseT_Full;
3018                         else if (ecmd->duplex == DUPLEX_HALF)
3019                                 setting = SUPPORTED_10baseT_Half;
3020                         else
3021                                 return -EINVAL;
3022                         break;
3023                 default:
3024                         return -EINVAL;
3025                 }
3026
3027                 if ((setting & supported) == 0)
3028                         return -EINVAL;
3029
3030                 sky2->speed = ecmd->speed;
3031                 sky2->duplex = ecmd->duplex;
3032         }
3033
3034         sky2->autoneg = ecmd->autoneg;
3035         sky2->advertising = ecmd->advertising;
3036
3037         if (netif_running(dev)) {
3038                 sky2_phy_reinit(sky2);
3039                 sky2_set_multicast(dev);
3040         }
3041
3042         return 0;
3043 }
3044
3045 static void sky2_get_drvinfo(struct net_device *dev,
3046                              struct ethtool_drvinfo *info)
3047 {
3048         struct sky2_port *sky2 = netdev_priv(dev);
3049
3050         strcpy(info->driver, DRV_NAME);
3051         strcpy(info->version, DRV_VERSION);
3052         strcpy(info->fw_version, "N/A");
3053         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
3054 }
3055
3056 static const struct sky2_stat {
3057         char name[ETH_GSTRING_LEN];
3058         u16 offset;
3059 } sky2_stats[] = {
3060         { "tx_bytes",      GM_TXO_OK_HI },
3061         { "rx_bytes",      GM_RXO_OK_HI },
3062         { "tx_broadcast",  GM_TXF_BC_OK },
3063         { "rx_broadcast",  GM_RXF_BC_OK },
3064         { "tx_multicast",  GM_TXF_MC_OK },
3065         { "rx_multicast",  GM_RXF_MC_OK },
3066         { "tx_unicast",    GM_TXF_UC_OK },
3067         { "rx_unicast",    GM_RXF_UC_OK },
3068         { "tx_mac_pause",  GM_TXF_MPAUSE },
3069         { "rx_mac_pause",  GM_RXF_MPAUSE },
3070         { "collisions",    GM_TXF_COL },
3071         { "late_collision",GM_TXF_LAT_COL },
3072         { "aborted",       GM_TXF_ABO_COL },
3073         { "single_collisions", GM_TXF_SNG_COL },
3074         { "multi_collisions", GM_TXF_MUL_COL },
3075
3076         { "rx_short",      GM_RXF_SHT },
3077         { "rx_runt",       GM_RXE_FRAG },
3078         { "rx_64_byte_packets", GM_RXF_64B },
3079         { "rx_65_to_127_byte_packets", GM_RXF_127B },
3080         { "rx_128_to_255_byte_packets", GM_RXF_255B },
3081         { "rx_256_to_511_byte_packets", GM_RXF_511B },
3082         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
3083         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
3084         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
3085         { "rx_too_long",   GM_RXF_LNG_ERR },
3086         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
3087         { "rx_jabber",     GM_RXF_JAB_PKT },
3088         { "rx_fcs_error",   GM_RXF_FCS_ERR },
3089
3090         { "tx_64_byte_packets", GM_TXF_64B },
3091         { "tx_65_to_127_byte_packets", GM_TXF_127B },
3092         { "tx_128_to_255_byte_packets", GM_TXF_255B },
3093         { "tx_256_to_511_byte_packets", GM_TXF_511B },
3094         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
3095         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
3096         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
3097         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
3098 };
3099
3100 static u32 sky2_get_rx_csum(struct net_device *dev)
3101 {
3102         struct sky2_port *sky2 = netdev_priv(dev);
3103
3104         return sky2->rx_csum;
3105 }
3106
3107 static int sky2_set_rx_csum(struct net_device *dev, u32 data)
3108 {
3109         struct sky2_port *sky2 = netdev_priv(dev);
3110
3111         sky2->rx_csum = data;
3112
3113         sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
3114                      data ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
3115
3116         return 0;
3117 }
3118
3119 static u32 sky2_get_msglevel(struct net_device *netdev)
3120 {
3121         struct sky2_port *sky2 = netdev_priv(netdev);
3122         return sky2->msg_enable;
3123 }
3124
3125 static int sky2_nway_reset(struct net_device *dev)
3126 {
3127         struct sky2_port *sky2 = netdev_priv(dev);
3128
3129         if (!netif_running(dev) || sky2->autoneg != AUTONEG_ENABLE)
3130                 return -EINVAL;
3131
3132         sky2_phy_reinit(sky2);
3133         sky2_set_multicast(dev);
3134
3135         return 0;
3136 }
3137
3138 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
3139 {
3140         struct sky2_hw *hw = sky2->hw;
3141         unsigned port = sky2->port;
3142         int i;
3143
3144         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
3145             | (u64) gma_read32(hw, port, GM_TXO_OK_LO);
3146         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
3147             | (u64) gma_read32(hw, port, GM_RXO_OK_LO);
3148
3149         for (i = 2; i < count; i++)
3150                 data[i] = (u64) gma_read32(hw, port, sky2_stats[i].offset);
3151 }
3152
3153 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
3154 {
3155         struct sky2_port *sky2 = netdev_priv(netdev);
3156         sky2->msg_enable = value;
3157 }
3158
3159 static int sky2_get_stats_count(struct net_device *dev)
3160 {
3161         return ARRAY_SIZE(sky2_stats);
3162 }
3163
3164 static void sky2_get_ethtool_stats(struct net_device *dev,
3165                                    struct ethtool_stats *stats, u64 * data)
3166 {
3167         struct sky2_port *sky2 = netdev_priv(dev);
3168
3169         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
3170 }
3171
3172 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
3173 {
3174         int i;
3175
3176         switch (stringset) {
3177         case ETH_SS_STATS:
3178                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
3179                         memcpy(data + i * ETH_GSTRING_LEN,
3180                                sky2_stats[i].name, ETH_GSTRING_LEN);
3181                 break;
3182         }
3183 }
3184
3185 static struct net_device_stats *sky2_get_stats(struct net_device *dev)
3186 {
3187         struct sky2_port *sky2 = netdev_priv(dev);
3188         return &sky2->net_stats;
3189 }
3190
3191 static int sky2_set_mac_address(struct net_device *dev, void *p)
3192 {
3193         struct sky2_port *sky2 = netdev_priv(dev);
3194         struct sky2_hw *hw = sky2->hw;
3195         unsigned port = sky2->port;
3196         const struct sockaddr *addr = p;
3197
3198         if (!is_valid_ether_addr(addr->sa_data))
3199                 return -EADDRNOTAVAIL;
3200
3201         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
3202         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
3203                     dev->dev_addr, ETH_ALEN);
3204         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
3205                     dev->dev_addr, ETH_ALEN);
3206
3207         /* virtual address for data */
3208         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
3209
3210         /* physical address: used for pause frames */
3211         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
3212
3213         return 0;
3214 }
3215
3216 static void inline sky2_add_filter(u8 filter[8], const u8 *addr)
3217 {
3218         u32 bit;
3219
3220         bit = ether_crc(ETH_ALEN, addr) & 63;
3221         filter[bit >> 3] |= 1 << (bit & 7);
3222 }
3223
3224 static void sky2_set_multicast(struct net_device *dev)
3225 {
3226         struct sky2_port *sky2 = netdev_priv(dev);
3227         struct sky2_hw *hw = sky2->hw;
3228         unsigned port = sky2->port;
3229         struct dev_mc_list *list = dev->mc_list;
3230         u16 reg;
3231         u8 filter[8];
3232         int rx_pause;
3233         static const u8 pause_mc_addr[ETH_ALEN] = { 0x1, 0x80, 0xc2, 0x0, 0x0, 0x1 };
3234
3235         rx_pause = (sky2->flow_status == FC_RX || sky2->flow_status == FC_BOTH);
3236         memset(filter, 0, sizeof(filter));
3237
3238         reg = gma_read16(hw, port, GM_RX_CTRL);
3239         reg |= GM_RXCR_UCF_ENA;
3240
3241         if (dev->flags & IFF_PROMISC)   /* promiscuous */
3242                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
3243         else if (dev->flags & IFF_ALLMULTI)
3244                 memset(filter, 0xff, sizeof(filter));
3245         else if (dev->mc_count == 0 && !rx_pause)
3246                 reg &= ~GM_RXCR_MCF_ENA;
3247         else {
3248                 int i;
3249                 reg |= GM_RXCR_MCF_ENA;
3250
3251                 if (rx_pause)
3252                         sky2_add_filter(filter, pause_mc_addr);
3253
3254                 for (i = 0; list && i < dev->mc_count; i++, list = list->next)
3255                         sky2_add_filter(filter, list->dmi_addr);
3256         }
3257
3258         gma_write16(hw, port, GM_MC_ADDR_H1,
3259                     (u16) filter[0] | ((u16) filter[1] << 8));
3260         gma_write16(hw, port, GM_MC_ADDR_H2,
3261                     (u16) filter[2] | ((u16) filter[3] << 8));
3262         gma_write16(hw, port, GM_MC_ADDR_H3,
3263                     (u16) filter[4] | ((u16) filter[5] << 8));
3264         gma_write16(hw, port, GM_MC_ADDR_H4,
3265                     (u16) filter[6] | ((u16) filter[7] << 8));
3266
3267         gma_write16(hw, port, GM_RX_CTRL, reg);
3268 }
3269
3270 /* Can have one global because blinking is controlled by
3271