3bfc9d3e3c6e2e0619a33a65298056652fceb1c1
[sfrench/cifs-2.6.git] / drivers / net / sky2.c
1 /*
2  * New driver for Marvell Yukon 2 chipset.
3  * Based on earlier sk98lin, and skge driver.
4  *
5  * This driver intentionally does not support all the features
6  * of the original driver such as link fail-over and link management because
7  * those should be done at higher levels.
8  *
9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
10  *
11  * This program is free software; you can redistribute it and/or modify
12  * it under the terms of the GNU General Public License as published by
13  * the Free Software Foundation; either version 2 of the License.
14  *
15  * This program is distributed in the hope that it will be useful,
16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
18  * GNU General Public License for more details.
19  *
20  * You should have received a copy of the GNU General Public License
21  * along with this program; if not, write to the Free Software
22  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
23  */
24
25 #include <linux/crc32.h>
26 #include <linux/kernel.h>
27 #include <linux/version.h>
28 #include <linux/module.h>
29 #include <linux/netdevice.h>
30 #include <linux/dma-mapping.h>
31 #include <linux/etherdevice.h>
32 #include <linux/ethtool.h>
33 #include <linux/pci.h>
34 #include <linux/ip.h>
35 #include <net/ip.h>
36 #include <linux/tcp.h>
37 #include <linux/in.h>
38 #include <linux/delay.h>
39 #include <linux/workqueue.h>
40 #include <linux/if_vlan.h>
41 #include <linux/prefetch.h>
42 #include <linux/debugfs.h>
43 #include <linux/mii.h>
44
45 #include <asm/irq.h>
46
47 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
48 #define SKY2_VLAN_TAG_USED 1
49 #endif
50
51 #include "sky2.h"
52
53 #define DRV_NAME                "sky2"
54 #define DRV_VERSION             "1.18"
55 #define PFX                     DRV_NAME " "
56
57 /*
58  * The Yukon II chipset takes 64 bit command blocks (called list elements)
59  * that are organized into three (receive, transmit, status) different rings
60  * similar to Tigon3.
61  */
62
63 #define RX_LE_SIZE              1024
64 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
65 #define RX_MAX_PENDING          (RX_LE_SIZE/6 - 2)
66 #define RX_DEF_PENDING          RX_MAX_PENDING
67 #define RX_SKB_ALIGN            8
68
69 #define TX_RING_SIZE            512
70 #define TX_DEF_PENDING          (TX_RING_SIZE - 1)
71 #define TX_MIN_PENDING          64
72 #define MAX_SKB_TX_LE           (4 + (sizeof(dma_addr_t)/sizeof(u32))*MAX_SKB_FRAGS)
73
74 #define STATUS_RING_SIZE        2048    /* 2 ports * (TX + 2*RX) */
75 #define STATUS_LE_BYTES         (STATUS_RING_SIZE*sizeof(struct sky2_status_le))
76 #define TX_WATCHDOG             (5 * HZ)
77 #define NAPI_WEIGHT             64
78 #define PHY_RETRIES             1000
79
80 #define SKY2_EEPROM_MAGIC       0x9955aabb
81
82
83 #define RING_NEXT(x,s)  (((x)+1) & ((s)-1))
84
85 static const u32 default_msg =
86     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
87     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
88     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
89
90 static int debug = -1;          /* defaults above */
91 module_param(debug, int, 0);
92 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
93
94 static int copybreak __read_mostly = 128;
95 module_param(copybreak, int, 0);
96 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
97
98 static int disable_msi = 0;
99 module_param(disable_msi, int, 0);
100 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
101
102 static const struct pci_device_id sky2_id_table[] = {
103         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) }, /* SK-9Sxx */
104         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) }, /* SK-9Exx */
105         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },    /* DGE-560T */
106         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4001) },    /* DGE-550SX */
107         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B02) },    /* DGE-560SX */
108         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B03) },    /* DGE-550T */
109         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) }, /* 88E8021 */
110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) }, /* 88E8022 */
111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) }, /* 88E8061 */
112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) }, /* 88E8062 */
113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) }, /* 88E8021 */
114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) }, /* 88E8022 */
115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) }, /* 88E8061 */
116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) }, /* 88E8062 */
117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) }, /* 88E8035 */
118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) }, /* 88E8036 */
119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) }, /* 88E8038 */
120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4353) }, /* 88E8039 */
121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4354) }, /* 88E8040 */
122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4356) }, /* 88EC033 */
123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x435A) }, /* 88E8048 */
124         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) }, /* 88E8052 */
125         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) }, /* 88E8050 */
126         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) }, /* 88E8053 */
127         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) }, /* 88E8055 */
128         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4364) }, /* 88E8056 */
129         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4365) }, /* 88E8070 */
130         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4366) }, /* 88EC036 */
131         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4367) }, /* 88EC032 */
132         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4368) }, /* 88EC034 */
133         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4369) }, /* 88EC042 */
134         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436A) }, /* 88E8058 */
135         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436B) }, /* 88E8071 */
136         { 0 }
137 };
138
139 MODULE_DEVICE_TABLE(pci, sky2_id_table);
140
141 /* Avoid conditionals by using array */
142 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
143 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
144 static const u32 portirq_msk[] = { Y2_IS_PORT_1, Y2_IS_PORT_2 };
145
146 /* This driver supports yukon2 chipset only */
147 static const char *yukon2_name[] = {
148         "XL",           /* 0xb3 */
149         "EC Ultra",     /* 0xb4 */
150         "Extreme",      /* 0xb5 */
151         "EC",           /* 0xb6 */
152         "FE",           /* 0xb7 */
153         "FE+",          /* 0xb8 */
154 };
155
156 static void sky2_set_multicast(struct net_device *dev);
157
158 /* Access to external PHY */
159 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
160 {
161         int i;
162
163         gma_write16(hw, port, GM_SMI_DATA, val);
164         gma_write16(hw, port, GM_SMI_CTRL,
165                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
166
167         for (i = 0; i < PHY_RETRIES; i++) {
168                 if (!(gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_BUSY))
169                         return 0;
170                 udelay(1);
171         }
172
173         printk(KERN_WARNING PFX "%s: phy write timeout\n", hw->dev[port]->name);
174         return -ETIMEDOUT;
175 }
176
177 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
178 {
179         int i;
180
181         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
182                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
183
184         for (i = 0; i < PHY_RETRIES; i++) {
185                 if (gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_RD_VAL) {
186                         *val = gma_read16(hw, port, GM_SMI_DATA);
187                         return 0;
188                 }
189
190                 udelay(1);
191         }
192
193         return -ETIMEDOUT;
194 }
195
196 static u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
197 {
198         u16 v;
199
200         if (__gm_phy_read(hw, port, reg, &v) != 0)
201                 printk(KERN_WARNING PFX "%s: phy read timeout\n", hw->dev[port]->name);
202         return v;
203 }
204
205
206 static void sky2_power_on(struct sky2_hw *hw)
207 {
208         /* switch power to VCC (WA for VAUX problem) */
209         sky2_write8(hw, B0_POWER_CTRL,
210                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
211
212         /* disable Core Clock Division, */
213         sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
214
215         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
216                 /* enable bits are inverted */
217                 sky2_write8(hw, B2_Y2_CLK_GATE,
218                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
219                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
220                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
221         else
222                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
223
224         if (hw->flags & SKY2_HW_ADV_POWER_CTL) {
225                 u32 reg;
226
227                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
228
229                 reg = sky2_pci_read32(hw, PCI_DEV_REG4);
230                 /* set all bits to 0 except bits 15..12 and 8 */
231                 reg &= P_ASPM_CONTROL_MSK;
232                 sky2_pci_write32(hw, PCI_DEV_REG4, reg);
233
234                 reg = sky2_pci_read32(hw, PCI_DEV_REG5);
235                 /* set all bits to 0 except bits 28 & 27 */
236                 reg &= P_CTL_TIM_VMAIN_AV_MSK;
237                 sky2_pci_write32(hw, PCI_DEV_REG5, reg);
238
239                 sky2_pci_write32(hw, PCI_CFG_REG_1, 0);
240
241                 /* Enable workaround for dev 4.107 on Yukon-Ultra & Extreme */
242                 reg = sky2_read32(hw, B2_GP_IO);
243                 reg |= GLB_GPIO_STAT_RACE_DIS;
244                 sky2_write32(hw, B2_GP_IO, reg);
245
246                 sky2_read32(hw, B2_GP_IO);
247         }
248 }
249
250 static void sky2_power_aux(struct sky2_hw *hw)
251 {
252         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
253                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
254         else
255                 /* enable bits are inverted */
256                 sky2_write8(hw, B2_Y2_CLK_GATE,
257                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
258                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
259                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
260
261         /* switch power to VAUX */
262         if (sky2_read16(hw, B0_CTST) & Y2_VAUX_AVAIL)
263                 sky2_write8(hw, B0_POWER_CTRL,
264                             (PC_VAUX_ENA | PC_VCC_ENA |
265                              PC_VAUX_ON | PC_VCC_OFF));
266 }
267
268 static void sky2_gmac_reset(struct sky2_hw *hw, unsigned port)
269 {
270         u16 reg;
271
272         /* disable all GMAC IRQ's */
273         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
274         /* disable PHY IRQs */
275         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
276
277         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
278         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
279         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
280         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
281
282         reg = gma_read16(hw, port, GM_RX_CTRL);
283         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
284         gma_write16(hw, port, GM_RX_CTRL, reg);
285 }
286
287 /* flow control to advertise bits */
288 static const u16 copper_fc_adv[] = {
289         [FC_NONE]       = 0,
290         [FC_TX]         = PHY_M_AN_ASP,
291         [FC_RX]         = PHY_M_AN_PC,
292         [FC_BOTH]       = PHY_M_AN_PC | PHY_M_AN_ASP,
293 };
294
295 /* flow control to advertise bits when using 1000BaseX */
296 static const u16 fiber_fc_adv[] = {
297         [FC_BOTH] = PHY_M_P_BOTH_MD_X,
298         [FC_TX]   = PHY_M_P_ASYM_MD_X,
299         [FC_RX]   = PHY_M_P_SYM_MD_X,
300         [FC_NONE] = PHY_M_P_NO_PAUSE_X,
301 };
302
303 /* flow control to GMA disable bits */
304 static const u16 gm_fc_disable[] = {
305         [FC_NONE] = GM_GPCR_FC_RX_DIS | GM_GPCR_FC_TX_DIS,
306         [FC_TX]   = GM_GPCR_FC_RX_DIS,
307         [FC_RX]   = GM_GPCR_FC_TX_DIS,
308         [FC_BOTH] = 0,
309 };
310
311
312 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
313 {
314         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
315         u16 ctrl, ct1000, adv, pg, ledctrl, ledover, reg;
316
317         if (sky2->autoneg == AUTONEG_ENABLE &&
318             !(hw->flags & SKY2_HW_NEWER_PHY)) {
319                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
320
321                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
322                            PHY_M_EC_MAC_S_MSK);
323                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
324
325                 /* on PHY 88E1040 Rev.D0 (and newer) downshift control changed */
326                 if (hw->chip_id == CHIP_ID_YUKON_EC)
327                         /* set downshift counter to 3x and enable downshift */
328                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
329                 else
330                         /* set master & slave downshift counter to 1x */
331                         ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
332
333                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
334         }
335
336         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
337         if (sky2_is_copper(hw)) {
338                 if (!(hw->flags & SKY2_HW_GIGABIT)) {
339                         /* enable automatic crossover */
340                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
341
342                         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
343                             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
344                                 u16 spec;
345
346                                 /* Enable Class A driver for FE+ A0 */
347                                 spec = gm_phy_read(hw, port, PHY_MARV_FE_SPEC_2);
348                                 spec |= PHY_M_FESC_SEL_CL_A;
349                                 gm_phy_write(hw, port, PHY_MARV_FE_SPEC_2, spec);
350                         }
351                 } else {
352                         /* disable energy detect */
353                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
354
355                         /* enable automatic crossover */
356                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
357
358                         /* downshift on PHY 88E1112 and 88E1149 is changed */
359                         if (sky2->autoneg == AUTONEG_ENABLE
360                             && (hw->flags & SKY2_HW_NEWER_PHY)) {
361                                 /* set downshift counter to 3x and enable downshift */
362                                 ctrl &= ~PHY_M_PC_DSC_MSK;
363                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
364                         }
365                 }
366         } else {
367                 /* workaround for deviation #4.88 (CRC errors) */
368                 /* disable Automatic Crossover */
369
370                 ctrl &= ~PHY_M_PC_MDIX_MSK;
371         }
372
373         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
374
375         /* special setup for PHY 88E1112 Fiber */
376         if (hw->chip_id == CHIP_ID_YUKON_XL && (hw->flags & SKY2_HW_FIBRE_PHY)) {
377                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
378
379                 /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
380                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
381                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
382                 ctrl &= ~PHY_M_MAC_MD_MSK;
383                 ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
384                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
385
386                 if (hw->pmd_type  == 'P') {
387                         /* select page 1 to access Fiber registers */
388                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
389
390                         /* for SFP-module set SIGDET polarity to low */
391                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
392                         ctrl |= PHY_M_FIB_SIGD_POL;
393                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
394                 }
395
396                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
397         }
398
399         ctrl = PHY_CT_RESET;
400         ct1000 = 0;
401         adv = PHY_AN_CSMA;
402         reg = 0;
403
404         if (sky2->autoneg == AUTONEG_ENABLE) {
405                 if (sky2_is_copper(hw)) {
406                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
407                                 ct1000 |= PHY_M_1000C_AFD;
408                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
409                                 ct1000 |= PHY_M_1000C_AHD;
410                         if (sky2->advertising & ADVERTISED_100baseT_Full)
411                                 adv |= PHY_M_AN_100_FD;
412                         if (sky2->advertising & ADVERTISED_100baseT_Half)
413                                 adv |= PHY_M_AN_100_HD;
414                         if (sky2->advertising & ADVERTISED_10baseT_Full)
415                                 adv |= PHY_M_AN_10_FD;
416                         if (sky2->advertising & ADVERTISED_10baseT_Half)
417                                 adv |= PHY_M_AN_10_HD;
418
419                         adv |= copper_fc_adv[sky2->flow_mode];
420                 } else {        /* special defines for FIBER (88E1040S only) */
421                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
422                                 adv |= PHY_M_AN_1000X_AFD;
423                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
424                                 adv |= PHY_M_AN_1000X_AHD;
425
426                         adv |= fiber_fc_adv[sky2->flow_mode];
427                 }
428
429                 /* Restart Auto-negotiation */
430                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
431         } else {
432                 /* forced speed/duplex settings */
433                 ct1000 = PHY_M_1000C_MSE;
434
435                 /* Disable auto update for duplex flow control and speed */
436                 reg |= GM_GPCR_AU_ALL_DIS;
437
438                 switch (sky2->speed) {
439                 case SPEED_1000:
440                         ctrl |= PHY_CT_SP1000;
441                         reg |= GM_GPCR_SPEED_1000;
442                         break;
443                 case SPEED_100:
444                         ctrl |= PHY_CT_SP100;
445                         reg |= GM_GPCR_SPEED_100;
446                         break;
447                 }
448
449                 if (sky2->duplex == DUPLEX_FULL) {
450                         reg |= GM_GPCR_DUP_FULL;
451                         ctrl |= PHY_CT_DUP_MD;
452                 } else if (sky2->speed < SPEED_1000)
453                         sky2->flow_mode = FC_NONE;
454
455
456                 reg |= gm_fc_disable[sky2->flow_mode];
457
458                 /* Forward pause packets to GMAC? */
459                 if (sky2->flow_mode & FC_RX)
460                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
461                 else
462                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
463         }
464
465         gma_write16(hw, port, GM_GP_CTRL, reg);
466
467         if (hw->flags & SKY2_HW_GIGABIT)
468                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
469
470         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
471         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
472
473         /* Setup Phy LED's */
474         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
475         ledover = 0;
476
477         switch (hw->chip_id) {
478         case CHIP_ID_YUKON_FE:
479                 /* on 88E3082 these bits are at 11..9 (shifted left) */
480                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
481
482                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
483
484                 /* delete ACT LED control bits */
485                 ctrl &= ~PHY_M_FELP_LED1_MSK;
486                 /* change ACT LED control to blink mode */
487                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
488                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
489                 break;
490
491         case CHIP_ID_YUKON_FE_P:
492                 /* Enable Link Partner Next Page */
493                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
494                 ctrl |= PHY_M_PC_ENA_LIP_NP;
495
496                 /* disable Energy Detect and enable scrambler */
497                 ctrl &= ~(PHY_M_PC_ENA_ENE_DT | PHY_M_PC_DIS_SCRAMB);
498                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
499
500                 /* set LED2 -> ACT, LED1 -> LINK, LED0 -> SPEED */
501                 ctrl = PHY_M_FELP_LED2_CTRL(LED_PAR_CTRL_ACT_BL) |
502                         PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_LINK) |
503                         PHY_M_FELP_LED0_CTRL(LED_PAR_CTRL_SPEED);
504
505                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
506                 break;
507
508         case CHIP_ID_YUKON_XL:
509                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
510
511                 /* select page 3 to access LED control register */
512                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
513
514                 /* set LED Function Control register */
515                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
516                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
517                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
518                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
519                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
520
521                 /* set Polarity Control register */
522                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
523                              (PHY_M_POLC_LS1_P_MIX(4) |
524                               PHY_M_POLC_IS0_P_MIX(4) |
525                               PHY_M_POLC_LOS_CTRL(2) |
526                               PHY_M_POLC_INIT_CTRL(2) |
527                               PHY_M_POLC_STA1_CTRL(2) |
528                               PHY_M_POLC_STA0_CTRL(2)));
529
530                 /* restore page register */
531                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
532                 break;
533
534         case CHIP_ID_YUKON_EC_U:
535         case CHIP_ID_YUKON_EX:
536                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
537
538                 /* select page 3 to access LED control register */
539                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
540
541                 /* set LED Function Control register */
542                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
543                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
544                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
545                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
546                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
547
548                 /* set Blink Rate in LED Timer Control Register */
549                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
550                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
551                 /* restore page register */
552                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
553                 break;
554
555         default:
556                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
557                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
558                 /* turn off the Rx LED (LED_RX) */
559                 ledover &= ~PHY_M_LED_MO_RX;
560         }
561
562         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
563             hw->chip_rev == CHIP_REV_YU_EC_U_A1) {
564                 /* apply fixes in PHY AFE */
565                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
566
567                 /* increase differential signal amplitude in 10BASE-T */
568                 gm_phy_write(hw, port, 0x18, 0xaa99);
569                 gm_phy_write(hw, port, 0x17, 0x2011);
570
571                 /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
572                 gm_phy_write(hw, port, 0x18, 0xa204);
573                 gm_phy_write(hw, port, 0x17, 0x2002);
574
575                 /* set page register to 0 */
576                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
577         } else if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
578                    hw->chip_rev == CHIP_REV_YU_FE2_A0) {
579                 /* apply workaround for integrated resistors calibration */
580                 gm_phy_write(hw, port, PHY_MARV_PAGE_ADDR, 17);
581                 gm_phy_write(hw, port, PHY_MARV_PAGE_DATA, 0x3f60);
582         } else if (hw->chip_id != CHIP_ID_YUKON_EX) {
583                 /* no effect on Yukon-XL */
584                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
585
586                 if (sky2->autoneg == AUTONEG_DISABLE || sky2->speed == SPEED_100) {
587                         /* turn on 100 Mbps LED (LED_LINK100) */
588                         ledover |= PHY_M_LED_MO_100;
589                 }
590
591                 if (ledover)
592                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
593
594         }
595
596         /* Enable phy interrupt on auto-negotiation complete (or link up) */
597         if (sky2->autoneg == AUTONEG_ENABLE)
598                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
599         else
600                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
601 }
602
603 static void sky2_phy_power(struct sky2_hw *hw, unsigned port, int onoff)
604 {
605         u32 reg1;
606         static const u32 phy_power[]
607                 = { PCI_Y2_PHY1_POWD, PCI_Y2_PHY2_POWD };
608
609         /* looks like this XL is back asswards .. */
610         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
611                 onoff = !onoff;
612
613         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
614         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
615         if (onoff)
616                 /* Turn off phy power saving */
617                 reg1 &= ~phy_power[port];
618         else
619                 reg1 |= phy_power[port];
620
621         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
622         sky2_pci_read32(hw, PCI_DEV_REG1);
623         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
624         udelay(100);
625 }
626
627 /* Force a renegotiation */
628 static void sky2_phy_reinit(struct sky2_port *sky2)
629 {
630         spin_lock_bh(&sky2->phy_lock);
631         sky2_phy_init(sky2->hw, sky2->port);
632         spin_unlock_bh(&sky2->phy_lock);
633 }
634
635 /* Put device in state to listen for Wake On Lan */
636 static void sky2_wol_init(struct sky2_port *sky2)
637 {
638         struct sky2_hw *hw = sky2->hw;
639         unsigned port = sky2->port;
640         enum flow_control save_mode;
641         u16 ctrl;
642         u32 reg1;
643
644         /* Bring hardware out of reset */
645         sky2_write16(hw, B0_CTST, CS_RST_CLR);
646         sky2_write16(hw, SK_REG(port, GMAC_LINK_CTRL), GMLC_RST_CLR);
647
648         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
649         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
650
651         /* Force to 10/100
652          * sky2_reset will re-enable on resume
653          */
654         save_mode = sky2->flow_mode;
655         ctrl = sky2->advertising;
656
657         sky2->advertising &= ~(ADVERTISED_1000baseT_Half|ADVERTISED_1000baseT_Full);
658         sky2->flow_mode = FC_NONE;
659         sky2_phy_power(hw, port, 1);
660         sky2_phy_reinit(sky2);
661
662         sky2->flow_mode = save_mode;
663         sky2->advertising = ctrl;
664
665         /* Set GMAC to no flow control and auto update for speed/duplex */
666         gma_write16(hw, port, GM_GP_CTRL,
667                     GM_GPCR_FC_TX_DIS|GM_GPCR_TX_ENA|GM_GPCR_RX_ENA|
668                     GM_GPCR_DUP_FULL|GM_GPCR_FC_RX_DIS|GM_GPCR_AU_FCT_DIS);
669
670         /* Set WOL address */
671         memcpy_toio(hw->regs + WOL_REGS(port, WOL_MAC_ADDR),
672                     sky2->netdev->dev_addr, ETH_ALEN);
673
674         /* Turn on appropriate WOL control bits */
675         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), WOL_CTL_CLEAR_RESULT);
676         ctrl = 0;
677         if (sky2->wol & WAKE_PHY)
678                 ctrl |= WOL_CTL_ENA_PME_ON_LINK_CHG|WOL_CTL_ENA_LINK_CHG_UNIT;
679         else
680                 ctrl |= WOL_CTL_DIS_PME_ON_LINK_CHG|WOL_CTL_DIS_LINK_CHG_UNIT;
681
682         if (sky2->wol & WAKE_MAGIC)
683                 ctrl |= WOL_CTL_ENA_PME_ON_MAGIC_PKT|WOL_CTL_ENA_MAGIC_PKT_UNIT;
684         else
685                 ctrl |= WOL_CTL_DIS_PME_ON_MAGIC_PKT|WOL_CTL_DIS_MAGIC_PKT_UNIT;;
686
687         ctrl |= WOL_CTL_DIS_PME_ON_PATTERN|WOL_CTL_DIS_PATTERN_UNIT;
688         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), ctrl);
689
690         /* Turn on legacy PCI-Express PME mode */
691         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
692         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
693         reg1 |= PCI_Y2_PME_LEGACY;
694         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
695         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
696
697         /* block receiver */
698         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
699
700 }
701
702 static void sky2_set_tx_stfwd(struct sky2_hw *hw, unsigned port)
703 {
704         struct net_device *dev = hw->dev[port];
705
706         if (dev->mtu <= ETH_DATA_LEN)
707                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
708                              TX_JUMBO_DIS | TX_STFW_ENA);
709
710         else if (hw->chip_id != CHIP_ID_YUKON_EC_U)
711                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
712                              TX_STFW_ENA | TX_JUMBO_ENA);
713         else {
714                 /* set Tx GMAC FIFO Almost Empty Threshold */
715                 sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR),
716                              (ECU_JUMBO_WM << 16) | ECU_AE_THR);
717
718                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
719                              TX_JUMBO_ENA | TX_STFW_DIS);
720
721                 /* Can't do offload because of lack of store/forward */
722                 dev->features &= ~(NETIF_F_TSO | NETIF_F_SG | NETIF_F_ALL_CSUM);
723         }
724 }
725
726 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
727 {
728         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
729         u16 reg;
730         u32 rx_reg;
731         int i;
732         const u8 *addr = hw->dev[port]->dev_addr;
733
734         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
735         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
736
737         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
738
739         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 && port == 1) {
740                 /* WA DEV_472 -- looks like crossed wires on port 2 */
741                 /* clear GMAC 1 Control reset */
742                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
743                 do {
744                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
745                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
746                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
747                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
748                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
749         }
750
751         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
752
753         /* Enable Transmit FIFO Underrun */
754         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
755
756         spin_lock_bh(&sky2->phy_lock);
757         sky2_phy_init(hw, port);
758         spin_unlock_bh(&sky2->phy_lock);
759
760         /* MIB clear */
761         reg = gma_read16(hw, port, GM_PHY_ADDR);
762         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
763
764         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
765                 gma_read16(hw, port, i);
766         gma_write16(hw, port, GM_PHY_ADDR, reg);
767
768         /* transmit control */
769         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
770
771         /* receive control reg: unicast + multicast + no FCS  */
772         gma_write16(hw, port, GM_RX_CTRL,
773                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
774
775         /* transmit flow control */
776         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
777
778         /* transmit parameter */
779         gma_write16(hw, port, GM_TX_PARAM,
780                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
781                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
782                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
783                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
784
785         /* serial mode register */
786         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
787                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
788
789         if (hw->dev[port]->mtu > ETH_DATA_LEN)
790                 reg |= GM_SMOD_JUMBO_ENA;
791
792         gma_write16(hw, port, GM_SERIAL_MODE, reg);
793
794         /* virtual address for data */
795         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
796
797         /* physical address: used for pause frames */
798         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
799
800         /* ignore counter overflows */
801         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
802         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
803         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
804
805         /* Configure Rx MAC FIFO */
806         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
807         rx_reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
808         if (hw->chip_id == CHIP_ID_YUKON_EX ||
809             hw->chip_id == CHIP_ID_YUKON_FE_P)
810                 rx_reg |= GMF_RX_OVER_ON;
811
812         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), rx_reg);
813
814         /* Flush Rx MAC FIFO on any flow control or error */
815         sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
816
817         /* Set threshold to 0xa (64 bytes) + 1 to workaround pause bug  */
818         reg = RX_GMF_FL_THR_DEF + 1;
819         /* Another magic mystery workaround from sk98lin */
820         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
821             hw->chip_rev == CHIP_REV_YU_FE2_A0)
822                 reg = 0x178;
823         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), reg);
824
825         /* Configure Tx MAC FIFO */
826         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
827         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
828
829         /* On chips without ram buffer, pause is controled by MAC level */
830         if (sky2_read8(hw, B2_E_0) == 0) {
831                 sky2_write8(hw, SK_REG(port, RX_GMF_LP_THR), 768/8);
832                 sky2_write8(hw, SK_REG(port, RX_GMF_UP_THR), 1024/8);
833
834                 sky2_set_tx_stfwd(hw, port);
835         }
836
837 }
838
839 /* Assign Ram Buffer allocation to queue */
840 static void sky2_ramset(struct sky2_hw *hw, u16 q, u32 start, u32 space)
841 {
842         u32 end;
843
844         /* convert from K bytes to qwords used for hw register */
845         start *= 1024/8;
846         space *= 1024/8;
847         end = start + space - 1;
848
849         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
850         sky2_write32(hw, RB_ADDR(q, RB_START), start);
851         sky2_write32(hw, RB_ADDR(q, RB_END), end);
852         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
853         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
854
855         if (q == Q_R1 || q == Q_R2) {
856                 u32 tp = space - space/4;
857
858                 /* On receive queue's set the thresholds
859                  * give receiver priority when > 3/4 full
860                  * send pause when down to 2K
861                  */
862                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
863                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
864
865                 tp = space - 2048/8;
866                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
867                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
868         } else {
869                 /* Enable store & forward on Tx queue's because
870                  * Tx FIFO is only 1K on Yukon
871                  */
872                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
873         }
874
875         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
876         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
877 }
878
879 /* Setup Bus Memory Interface */
880 static void sky2_qset(struct sky2_hw *hw, u16 q)
881 {
882         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
883         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
884         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
885         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
886 }
887
888 /* Setup prefetch unit registers. This is the interface between
889  * hardware and driver list elements
890  */
891 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
892                                       u64 addr, u32 last)
893 {
894         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
895         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
896         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), addr >> 32);
897         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), (u32) addr);
898         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
899         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
900
901         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
902 }
903
904 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2)
905 {
906         struct sky2_tx_le *le = sky2->tx_le + sky2->tx_prod;
907
908         sky2->tx_prod = RING_NEXT(sky2->tx_prod, TX_RING_SIZE);
909         le->ctrl = 0;
910         return le;
911 }
912
913 static inline struct tx_ring_info *tx_le_re(struct sky2_port *sky2,
914                                             struct sky2_tx_le *le)
915 {
916         return sky2->tx_ring + (le - sky2->tx_le);
917 }
918
919 /* Update chip's next pointer */
920 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
921 {
922         /* Make sure write' to descriptors are complete before we tell hardware */
923         wmb();
924         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
925
926         /* Synchronize I/O on since next processor may write to tail */
927         mmiowb();
928 }
929
930
931 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
932 {
933         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
934         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
935         le->ctrl = 0;
936         return le;
937 }
938
939 /* Build description to hardware for one receive segment */
940 static void sky2_rx_add(struct sky2_port *sky2,  u8 op,
941                         dma_addr_t map, unsigned len)
942 {
943         struct sky2_rx_le *le;
944         u32 hi = upper_32_bits(map);
945
946         if (sky2->rx_addr64 != hi) {
947                 le = sky2_next_rx(sky2);
948                 le->addr = cpu_to_le32(hi);
949                 le->opcode = OP_ADDR64 | HW_OWNER;
950                 sky2->rx_addr64 = upper_32_bits(map + len);
951         }
952
953         le = sky2_next_rx(sky2);
954         le->addr = cpu_to_le32((u32) map);
955         le->length = cpu_to_le16(len);
956         le->opcode = op | HW_OWNER;
957 }
958
959 /* Build description to hardware for one possibly fragmented skb */
960 static void sky2_rx_submit(struct sky2_port *sky2,
961                            const struct rx_ring_info *re)
962 {
963         int i;
964
965         sky2_rx_add(sky2, OP_PACKET, re->data_addr, sky2->rx_data_size);
966
967         for (i = 0; i < skb_shinfo(re->skb)->nr_frags; i++)
968                 sky2_rx_add(sky2, OP_BUFFER, re->frag_addr[i], PAGE_SIZE);
969 }
970
971
972 static void sky2_rx_map_skb(struct pci_dev *pdev, struct rx_ring_info *re,
973                             unsigned size)
974 {
975         struct sk_buff *skb = re->skb;
976         int i;
977
978         re->data_addr = pci_map_single(pdev, skb->data, size, PCI_DMA_FROMDEVICE);
979         pci_unmap_len_set(re, data_size, size);
980
981         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
982                 re->frag_addr[i] = pci_map_page(pdev,
983                                                 skb_shinfo(skb)->frags[i].page,
984                                                 skb_shinfo(skb)->frags[i].page_offset,
985                                                 skb_shinfo(skb)->frags[i].size,
986                                                 PCI_DMA_FROMDEVICE);
987 }
988
989 static void sky2_rx_unmap_skb(struct pci_dev *pdev, struct rx_ring_info *re)
990 {
991         struct sk_buff *skb = re->skb;
992         int i;
993
994         pci_unmap_single(pdev, re->data_addr, pci_unmap_len(re, data_size),
995                          PCI_DMA_FROMDEVICE);
996
997         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
998                 pci_unmap_page(pdev, re->frag_addr[i],
999                                skb_shinfo(skb)->frags[i].size,
1000                                PCI_DMA_FROMDEVICE);
1001 }
1002
1003 /* Tell chip where to start receive checksum.
1004  * Actually has two checksums, but set both same to avoid possible byte
1005  * order problems.
1006  */
1007 static void rx_set_checksum(struct sky2_port *sky2)
1008 {
1009         struct sky2_rx_le *le = sky2_next_rx(sky2);
1010
1011         le->addr = cpu_to_le32((ETH_HLEN << 16) | ETH_HLEN);
1012         le->ctrl = 0;
1013         le->opcode = OP_TCPSTART | HW_OWNER;
1014
1015         sky2_write32(sky2->hw,
1016                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1017                      sky2->rx_csum ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
1018 }
1019
1020 /*
1021  * The RX Stop command will not work for Yukon-2 if the BMU does not
1022  * reach the end of packet and since we can't make sure that we have
1023  * incoming data, we must reset the BMU while it is not doing a DMA
1024  * transfer. Since it is possible that the RX path is still active,
1025  * the RX RAM buffer will be stopped first, so any possible incoming
1026  * data will not trigger a DMA. After the RAM buffer is stopped, the
1027  * BMU is polled until any DMA in progress is ended and only then it
1028  * will be reset.
1029  */
1030 static void sky2_rx_stop(struct sky2_port *sky2)
1031 {
1032         struct sky2_hw *hw = sky2->hw;
1033         unsigned rxq = rxqaddr[sky2->port];
1034         int i;
1035
1036         /* disable the RAM Buffer receive queue */
1037         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
1038
1039         for (i = 0; i < 0xffff; i++)
1040                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
1041                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
1042                         goto stopped;
1043
1044         printk(KERN_WARNING PFX "%s: receiver stop failed\n",
1045                sky2->netdev->name);
1046 stopped:
1047         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
1048
1049         /* reset the Rx prefetch unit */
1050         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1051         mmiowb();
1052 }
1053
1054 /* Clean out receive buffer area, assumes receiver hardware stopped */
1055 static void sky2_rx_clean(struct sky2_port *sky2)
1056 {
1057         unsigned i;
1058
1059         memset(sky2->rx_le, 0, RX_LE_BYTES);
1060         for (i = 0; i < sky2->rx_pending; i++) {
1061                 struct rx_ring_info *re = sky2->rx_ring + i;
1062
1063                 if (re->skb) {
1064                         sky2_rx_unmap_skb(sky2->hw->pdev, re);
1065                         kfree_skb(re->skb);
1066                         re->skb = NULL;
1067                 }
1068         }
1069 }
1070
1071 /* Basic MII support */
1072 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
1073 {
1074         struct mii_ioctl_data *data = if_mii(ifr);
1075         struct sky2_port *sky2 = netdev_priv(dev);
1076         struct sky2_hw *hw = sky2->hw;
1077         int err = -EOPNOTSUPP;
1078
1079         if (!netif_running(dev))
1080                 return -ENODEV; /* Phy still in reset */
1081
1082         switch (cmd) {
1083         case SIOCGMIIPHY:
1084                 data->phy_id = PHY_ADDR_MARV;
1085
1086                 /* fallthru */
1087         case SIOCGMIIREG: {
1088                 u16 val = 0;
1089
1090                 spin_lock_bh(&sky2->phy_lock);
1091                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
1092                 spin_unlock_bh(&sky2->phy_lock);
1093
1094                 data->val_out = val;
1095                 break;
1096         }
1097
1098         case SIOCSMIIREG:
1099                 if (!capable(CAP_NET_ADMIN))
1100                         return -EPERM;
1101
1102                 spin_lock_bh(&sky2->phy_lock);
1103                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
1104                                    data->val_in);
1105                 spin_unlock_bh(&sky2->phy_lock);
1106                 break;
1107         }
1108         return err;
1109 }
1110
1111 #ifdef SKY2_VLAN_TAG_USED
1112 static void sky2_vlan_rx_register(struct net_device *dev, struct vlan_group *grp)
1113 {
1114         struct sky2_port *sky2 = netdev_priv(dev);
1115         struct sky2_hw *hw = sky2->hw;
1116         u16 port = sky2->port;
1117
1118         netif_tx_lock_bh(dev);
1119         netif_poll_disable(sky2->hw->dev[0]);
1120
1121         sky2->vlgrp = grp;
1122         if (grp) {
1123                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1124                              RX_VLAN_STRIP_ON);
1125                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1126                              TX_VLAN_TAG_ON);
1127         } else {
1128                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1129                              RX_VLAN_STRIP_OFF);
1130                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1131                              TX_VLAN_TAG_OFF);
1132         }
1133
1134         netif_poll_enable(sky2->hw->dev[0]);
1135         netif_tx_unlock_bh(dev);
1136 }
1137 #endif
1138
1139 /*
1140  * Allocate an skb for receiving. If the MTU is large enough
1141  * make the skb non-linear with a fragment list of pages.
1142  *
1143  * It appears the hardware has a bug in the FIFO logic that
1144  * cause it to hang if the FIFO gets overrun and the receive buffer
1145  * is not 64 byte aligned. The buffer returned from netdev_alloc_skb is
1146  * aligned except if slab debugging is enabled.
1147  */
1148 static struct sk_buff *sky2_rx_alloc(struct sky2_port *sky2)
1149 {
1150         struct sk_buff *skb;
1151         unsigned long p;
1152         int i;
1153
1154         skb = netdev_alloc_skb(sky2->netdev, sky2->rx_data_size + RX_SKB_ALIGN);
1155         if (!skb)
1156                 goto nomem;
1157
1158         p = (unsigned long) skb->data;
1159         skb_reserve(skb, ALIGN(p, RX_SKB_ALIGN) - p);
1160
1161         for (i = 0; i < sky2->rx_nfrags; i++) {
1162                 struct page *page = alloc_page(GFP_ATOMIC);
1163
1164                 if (!page)
1165                         goto free_partial;
1166                 skb_fill_page_desc(skb, i, page, 0, PAGE_SIZE);
1167         }
1168
1169         return skb;
1170 free_partial:
1171         kfree_skb(skb);
1172 nomem:
1173         return NULL;
1174 }
1175
1176 static inline void sky2_rx_update(struct sky2_port *sky2, unsigned rxq)
1177 {
1178         sky2_put_idx(sky2->hw, rxq, sky2->rx_put);
1179 }
1180
1181 /*
1182  * Allocate and setup receiver buffer pool.
1183  * Normal case this ends up creating one list element for skb
1184  * in the receive ring. Worst case if using large MTU and each
1185  * allocation falls on a different 64 bit region, that results
1186  * in 6 list elements per ring entry.
1187  * One element is used for checksum enable/disable, and one
1188  * extra to avoid wrap.
1189  */
1190 static int sky2_rx_start(struct sky2_port *sky2)
1191 {
1192         struct sky2_hw *hw = sky2->hw;
1193         struct rx_ring_info *re;
1194         unsigned rxq = rxqaddr[sky2->port];
1195         unsigned i, size, space, thresh;
1196
1197         sky2->rx_put = sky2->rx_next = 0;
1198         sky2_qset(hw, rxq);
1199
1200         /* On PCI express lowering the watermark gives better performance */
1201         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
1202                 sky2_write32(hw, Q_ADDR(rxq, Q_WM), BMU_WM_PEX);
1203
1204         /* These chips have no ram buffer?
1205          * MAC Rx RAM Read is controlled by hardware */
1206         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1207             (hw->chip_rev == CHIP_REV_YU_EC_U_A1
1208              || hw->chip_rev == CHIP_REV_YU_EC_U_B0))
1209                 sky2_write32(hw, Q_ADDR(rxq, Q_TEST), F_M_RX_RAM_DIS);
1210
1211         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
1212
1213         if (!(hw->flags & SKY2_HW_NEW_LE))
1214                 rx_set_checksum(sky2);
1215
1216         /* Space needed for frame data + headers rounded up */
1217         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1218
1219         /* Stopping point for hardware truncation */
1220         thresh = (size - 8) / sizeof(u32);
1221
1222         /* Account for overhead of skb - to avoid order > 0 allocation */
1223         space = SKB_DATA_ALIGN(size) + NET_SKB_PAD
1224                 + sizeof(struct skb_shared_info);
1225
1226         sky2->rx_nfrags = space >> PAGE_SHIFT;
1227         BUG_ON(sky2->rx_nfrags > ARRAY_SIZE(re->frag_addr));
1228
1229         if (sky2->rx_nfrags != 0) {
1230                 /* Compute residue after pages */
1231                 space = sky2->rx_nfrags << PAGE_SHIFT;
1232
1233                 if (space < size)
1234                         size -= space;
1235                 else
1236                         size = 0;
1237
1238                 /* Optimize to handle small packets and headers */
1239                 if (size < copybreak)
1240                         size = copybreak;
1241                 if (size < ETH_HLEN)
1242                         size = ETH_HLEN;
1243         }
1244         sky2->rx_data_size = size;
1245
1246         /* Fill Rx ring */
1247         for (i = 0; i < sky2->rx_pending; i++) {
1248                 re = sky2->rx_ring + i;
1249
1250                 re->skb = sky2_rx_alloc(sky2);
1251                 if (!re->skb)
1252                         goto nomem;
1253
1254                 sky2_rx_map_skb(hw->pdev, re, sky2->rx_data_size);
1255                 sky2_rx_submit(sky2, re);
1256         }
1257
1258         /*
1259          * The receiver hangs if it receives frames larger than the
1260          * packet buffer. As a workaround, truncate oversize frames, but
1261          * the register is limited to 9 bits, so if you do frames > 2052
1262          * you better get the MTU right!
1263          */
1264         if (thresh > 0x1ff)
1265                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_OFF);
1266         else {
1267                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), thresh);
1268                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1269         }
1270
1271         /* Tell chip about available buffers */
1272         sky2_rx_update(sky2, rxq);
1273         return 0;
1274 nomem:
1275         sky2_rx_clean(sky2);
1276         return -ENOMEM;
1277 }
1278
1279 /* Bring up network interface. */
1280 static int sky2_up(struct net_device *dev)
1281 {
1282         struct sky2_port *sky2 = netdev_priv(dev);
1283         struct sky2_hw *hw = sky2->hw;
1284         unsigned port = sky2->port;
1285         u32 imask, ramsize;
1286         int cap, err = -ENOMEM;
1287         struct net_device *otherdev = hw->dev[sky2->port^1];
1288
1289         /*
1290          * On dual port PCI-X card, there is an problem where status
1291          * can be received out of order due to split transactions
1292          */
1293         if (otherdev && netif_running(otherdev) &&
1294             (cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PCIX))) {
1295                 struct sky2_port *osky2 = netdev_priv(otherdev);
1296                 u16 cmd;
1297
1298                 cmd = sky2_pci_read16(hw, cap + PCI_X_CMD);
1299                 cmd &= ~PCI_X_CMD_MAX_SPLIT;
1300                 sky2_pci_write16(hw, cap + PCI_X_CMD, cmd);
1301
1302                 sky2->rx_csum = 0;
1303                 osky2->rx_csum = 0;
1304         }
1305
1306         if (netif_msg_ifup(sky2))
1307                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
1308
1309         netif_carrier_off(dev);
1310
1311         /* must be power of 2 */
1312         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1313                                            TX_RING_SIZE *
1314                                            sizeof(struct sky2_tx_le),
1315                                            &sky2->tx_le_map);
1316         if (!sky2->tx_le)
1317                 goto err_out;
1318
1319         sky2->tx_ring = kcalloc(TX_RING_SIZE, sizeof(struct tx_ring_info),
1320                                 GFP_KERNEL);
1321         if (!sky2->tx_ring)
1322                 goto err_out;
1323         sky2->tx_prod = sky2->tx_cons = 0;
1324
1325         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1326                                            &sky2->rx_le_map);
1327         if (!sky2->rx_le)
1328                 goto err_out;
1329         memset(sky2->rx_le, 0, RX_LE_BYTES);
1330
1331         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct rx_ring_info),
1332                                 GFP_KERNEL);
1333         if (!sky2->rx_ring)
1334                 goto err_out;
1335
1336         sky2_phy_power(hw, port, 1);
1337
1338         sky2_mac_init(hw, port);
1339
1340         /* Register is number of 4K blocks on internal RAM buffer. */
1341         ramsize = sky2_read8(hw, B2_E_0) * 4;
1342         if (ramsize > 0) {
1343                 u32 rxspace;
1344
1345                 pr_debug(PFX "%s: ram buffer %dK\n", dev->name, ramsize);
1346                 if (ramsize < 16)
1347                         rxspace = ramsize / 2;
1348                 else
1349                         rxspace = 8 + (2*(ramsize - 16))/3;
1350
1351                 sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1352                 sky2_ramset(hw, txqaddr[port], rxspace, ramsize - rxspace);
1353
1354                 /* Make sure SyncQ is disabled */
1355                 sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1356                             RB_RST_SET);
1357         }
1358
1359         sky2_qset(hw, txqaddr[port]);
1360
1361         /* This is copied from sk98lin 10.0.5.3; no one tells me about erratta's */
1362         if (hw->chip_id == CHIP_ID_YUKON_EX && hw->chip_rev == CHIP_REV_YU_EX_B0)
1363                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_TEST), F_TX_CHK_AUTO_OFF);
1364
1365         /* Set almost empty threshold */
1366         if (hw->chip_id == CHIP_ID_YUKON_EC_U
1367             && hw->chip_rev == CHIP_REV_YU_EC_U_A0)
1368                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), ECU_TXFF_LEV);
1369
1370         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1371                            TX_RING_SIZE - 1);
1372
1373         err = sky2_rx_start(sky2);
1374         if (err)
1375                 goto err_out;
1376
1377         /* Enable interrupts from phy/mac for port */
1378         imask = sky2_read32(hw, B0_IMSK);
1379         imask |= portirq_msk[port];
1380         sky2_write32(hw, B0_IMSK, imask);
1381
1382         return 0;
1383
1384 err_out:
1385         if (sky2->rx_le) {
1386                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1387                                     sky2->rx_le, sky2->rx_le_map);
1388                 sky2->rx_le = NULL;
1389         }
1390         if (sky2->tx_le) {
1391                 pci_free_consistent(hw->pdev,
1392                                     TX_RING_SIZE * sizeof(struct sky2_tx_le),
1393                                     sky2->tx_le, sky2->tx_le_map);
1394                 sky2->tx_le = NULL;
1395         }
1396         kfree(sky2->tx_ring);
1397         kfree(sky2->rx_ring);
1398
1399         sky2->tx_ring = NULL;
1400         sky2->rx_ring = NULL;
1401         return err;
1402 }
1403
1404 /* Modular subtraction in ring */
1405 static inline int tx_dist(unsigned tail, unsigned head)
1406 {
1407         return (head - tail) & (TX_RING_SIZE - 1);
1408 }
1409
1410 /* Number of list elements available for next tx */
1411 static inline int tx_avail(const struct sky2_port *sky2)
1412 {
1413         return sky2->tx_pending - tx_dist(sky2->tx_cons, sky2->tx_prod);
1414 }
1415
1416 /* Estimate of number of transmit list elements required */
1417 static unsigned tx_le_req(const struct sk_buff *skb)
1418 {
1419         unsigned count;
1420
1421         count = sizeof(dma_addr_t) / sizeof(u32);
1422         count += skb_shinfo(skb)->nr_frags * count;
1423
1424         if (skb_is_gso(skb))
1425                 ++count;
1426
1427         if (skb->ip_summed == CHECKSUM_PARTIAL)
1428                 ++count;
1429
1430         return count;
1431 }
1432
1433 /*
1434  * Put one packet in ring for transmit.
1435  * A single packet can generate multiple list elements, and
1436  * the number of ring elements will probably be less than the number
1437  * of list elements used.
1438  */
1439 static int sky2_xmit_frame(struct sk_buff *skb, struct net_device *dev)
1440 {
1441         struct sky2_port *sky2 = netdev_priv(dev);
1442         struct sky2_hw *hw = sky2->hw;
1443         struct sky2_tx_le *le = NULL;
1444         struct tx_ring_info *re;
1445         unsigned i, len;
1446         dma_addr_t mapping;
1447         u32 addr64;
1448         u16 mss;
1449         u8 ctrl;
1450
1451         if (unlikely(tx_avail(sky2) < tx_le_req(skb)))
1452                 return NETDEV_TX_BUSY;
1453
1454         if (unlikely(netif_msg_tx_queued(sky2)))
1455                 printk(KERN_DEBUG "%s: tx queued, slot %u, len %d\n",
1456                        dev->name, sky2->tx_prod, skb->len);
1457
1458         len = skb_headlen(skb);
1459         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1460         addr64 = upper_32_bits(mapping);
1461
1462         /* Send high bits if changed or crosses boundary */
1463         if (addr64 != sky2->tx_addr64 ||
1464             upper_32_bits(mapping + len) != sky2->tx_addr64) {
1465                 le = get_tx_le(sky2);
1466                 le->addr = cpu_to_le32(addr64);
1467                 le->opcode = OP_ADDR64 | HW_OWNER;
1468                 sky2->tx_addr64 = upper_32_bits(mapping + len);
1469         }
1470
1471         /* Check for TCP Segmentation Offload */
1472         mss = skb_shinfo(skb)->gso_size;
1473         if (mss != 0) {
1474
1475                 if (!(hw->flags & SKY2_HW_NEW_LE))
1476                         mss += ETH_HLEN + ip_hdrlen(skb) + tcp_hdrlen(skb);
1477
1478                 if (mss != sky2->tx_last_mss) {
1479                         le = get_tx_le(sky2);
1480                         le->addr = cpu_to_le32(mss);
1481
1482                         if (hw->flags & SKY2_HW_NEW_LE)
1483                                 le->opcode = OP_MSS | HW_OWNER;
1484                         else
1485                                 le->opcode = OP_LRGLEN | HW_OWNER;
1486                         sky2->tx_last_mss = mss;
1487                 }
1488         }
1489
1490         ctrl = 0;
1491 #ifdef SKY2_VLAN_TAG_USED
1492         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1493         if (sky2->vlgrp && vlan_tx_tag_present(skb)) {
1494                 if (!le) {
1495                         le = get_tx_le(sky2);
1496                         le->addr = 0;
1497                         le->opcode = OP_VLAN|HW_OWNER;
1498                 } else
1499                         le->opcode |= OP_VLAN;
1500                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1501                 ctrl |= INS_VLAN;
1502         }
1503 #endif
1504
1505         /* Handle TCP checksum offload */
1506         if (skb->ip_summed == CHECKSUM_PARTIAL) {
1507                 /* On Yukon EX (some versions) encoding change. */
1508                 if (hw->flags & SKY2_HW_AUTO_TX_SUM)
1509                         ctrl |= CALSUM; /* auto checksum */
1510                 else {
1511                         const unsigned offset = skb_transport_offset(skb);
1512                         u32 tcpsum;
1513
1514                         tcpsum = offset << 16;                  /* sum start */
1515                         tcpsum |= offset + skb->csum_offset;    /* sum write */
1516
1517                         ctrl |= CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1518                         if (ip_hdr(skb)->protocol == IPPROTO_UDP)
1519                                 ctrl |= UDPTCP;
1520
1521                         if (tcpsum != sky2->tx_tcpsum) {
1522                                 sky2->tx_tcpsum = tcpsum;
1523
1524                                 le = get_tx_le(sky2);
1525                                 le->addr = cpu_to_le32(tcpsum);
1526                                 le->length = 0; /* initial checksum value */
1527                                 le->ctrl = 1;   /* one packet */
1528                                 le->opcode = OP_TCPLISW | HW_OWNER;
1529                         }
1530                 }
1531         }
1532
1533         le = get_tx_le(sky2);
1534         le->addr = cpu_to_le32((u32) mapping);
1535         le->length = cpu_to_le16(len);
1536         le->ctrl = ctrl;
1537         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1538
1539         re = tx_le_re(sky2, le);
1540         re->skb = skb;
1541         pci_unmap_addr_set(re, mapaddr, mapping);
1542         pci_unmap_len_set(re, maplen, len);
1543
1544         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1545                 const skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1546
1547                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1548                                        frag->size, PCI_DMA_TODEVICE);
1549                 addr64 = upper_32_bits(mapping);
1550                 if (addr64 != sky2->tx_addr64) {
1551                         le = get_tx_le(sky2);
1552                         le->addr = cpu_to_le32(addr64);
1553                         le->ctrl = 0;
1554                         le->opcode = OP_ADDR64 | HW_OWNER;
1555                         sky2->tx_addr64 = addr64;
1556                 }
1557
1558                 le = get_tx_le(sky2);
1559                 le->addr = cpu_to_le32((u32) mapping);
1560                 le->length = cpu_to_le16(frag->size);
1561                 le->ctrl = ctrl;
1562                 le->opcode = OP_BUFFER | HW_OWNER;
1563
1564                 re = tx_le_re(sky2, le);
1565                 re->skb = skb;
1566                 pci_unmap_addr_set(re, mapaddr, mapping);
1567                 pci_unmap_len_set(re, maplen, frag->size);
1568         }
1569
1570         le->ctrl |= EOP;
1571
1572         if (tx_avail(sky2) <= MAX_SKB_TX_LE)
1573                 netif_stop_queue(dev);
1574
1575         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1576
1577         dev->trans_start = jiffies;
1578         return NETDEV_TX_OK;
1579 }
1580
1581 /*
1582  * Free ring elements from starting at tx_cons until "done"
1583  *
1584  * NB: the hardware will tell us about partial completion of multi-part
1585  *     buffers so make sure not to free skb to early.
1586  */
1587 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1588 {
1589         struct net_device *dev = sky2->netdev;
1590         struct pci_dev *pdev = sky2->hw->pdev;
1591         unsigned idx;
1592
1593         BUG_ON(done >= TX_RING_SIZE);
1594
1595         for (idx = sky2->tx_cons; idx != done;
1596              idx = RING_NEXT(idx, TX_RING_SIZE)) {
1597                 struct sky2_tx_le *le = sky2->tx_le + idx;
1598                 struct tx_ring_info *re = sky2->tx_ring + idx;
1599
1600                 switch(le->opcode & ~HW_OWNER) {
1601                 case OP_LARGESEND:
1602                 case OP_PACKET:
1603                         pci_unmap_single(pdev,
1604                                          pci_unmap_addr(re, mapaddr),
1605                                          pci_unmap_len(re, maplen),
1606                                          PCI_DMA_TODEVICE);
1607                         break;
1608                 case OP_BUFFER:
1609                         pci_unmap_page(pdev, pci_unmap_addr(re, mapaddr),
1610                                        pci_unmap_len(re, maplen),
1611                                        PCI_DMA_TODEVICE);
1612                         break;
1613                 }
1614
1615                 if (le->ctrl & EOP) {
1616                         if (unlikely(netif_msg_tx_done(sky2)))
1617                                 printk(KERN_DEBUG "%s: tx done %u\n",
1618                                        dev->name, idx);
1619
1620                         sky2->net_stats.tx_packets++;
1621                         sky2->net_stats.tx_bytes += re->skb->len;
1622
1623                         dev_kfree_skb_any(re->skb);
1624                         sky2->tx_next = RING_NEXT(idx, TX_RING_SIZE);
1625                 }
1626         }
1627
1628         sky2->tx_cons = idx;
1629         smp_mb();
1630
1631         if (tx_avail(sky2) > MAX_SKB_TX_LE + 4)
1632                 netif_wake_queue(dev);
1633 }
1634
1635 /* Cleanup all untransmitted buffers, assume transmitter not running */
1636 static void sky2_tx_clean(struct net_device *dev)
1637 {
1638         struct sky2_port *sky2 = netdev_priv(dev);
1639
1640         netif_tx_lock_bh(dev);
1641         sky2_tx_complete(sky2, sky2->tx_prod);
1642         netif_tx_unlock_bh(dev);
1643 }
1644
1645 /* Network shutdown */
1646 static int sky2_down(struct net_device *dev)
1647 {
1648         struct sky2_port *sky2 = netdev_priv(dev);
1649         struct sky2_hw *hw = sky2->hw;
1650         unsigned port = sky2->port;
1651         u16 ctrl;
1652         u32 imask;
1653
1654         /* Never really got started! */
1655         if (!sky2->tx_le)
1656                 return 0;
1657
1658         if (netif_msg_ifdown(sky2))
1659                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
1660
1661         /* Stop more packets from being queued */
1662         netif_stop_queue(dev);
1663
1664         /* Disable port IRQ */
1665         imask = sky2_read32(hw, B0_IMSK);
1666         imask &= ~portirq_msk[port];
1667         sky2_write32(hw, B0_IMSK, imask);
1668
1669         sky2_gmac_reset(hw, port);
1670
1671         /* Stop transmitter */
1672         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1673         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1674
1675         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1676                      RB_RST_SET | RB_DIS_OP_MD);
1677
1678         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1679         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1680         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1681
1682         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1683
1684         /* Workaround shared GMAC reset */
1685         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0
1686               && port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1687                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1688
1689         /* Disable Force Sync bit and Enable Alloc bit */
1690         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1691                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1692
1693         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1694         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1695         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1696
1697         /* Reset the PCI FIFO of the async Tx queue */
1698         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1699                      BMU_RST_SET | BMU_FIFO_RST);
1700
1701         /* Reset the Tx prefetch units */
1702         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1703                      PREF_UNIT_RST_SET);
1704
1705         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1706
1707         sky2_rx_stop(sky2);
1708
1709         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1710         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1711
1712         sky2_phy_power(hw, port, 0);
1713
1714         netif_carrier_off(dev);
1715
1716         /* turn off LED's */
1717         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
1718
1719         synchronize_irq(hw->pdev->irq);
1720
1721         sky2_tx_clean(dev);
1722         sky2_rx_clean(sky2);
1723
1724         pci_free_consistent(hw->pdev, RX_LE_BYTES,
1725                             sky2->rx_le, sky2->rx_le_map);
1726         kfree(sky2->rx_ring);
1727
1728         pci_free_consistent(hw->pdev,
1729                             TX_RING_SIZE * sizeof(struct sky2_tx_le),
1730                             sky2->tx_le, sky2->tx_le_map);
1731         kfree(sky2->tx_ring);
1732
1733         sky2->tx_le = NULL;
1734         sky2->rx_le = NULL;
1735
1736         sky2->rx_ring = NULL;
1737         sky2->tx_ring = NULL;
1738
1739         return 0;
1740 }
1741
1742 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
1743 {
1744         if (hw->flags & SKY2_HW_FIBRE_PHY)
1745                 return SPEED_1000;
1746
1747         if (!(hw->flags & SKY2_HW_GIGABIT)) {
1748                 if (aux & PHY_M_PS_SPEED_100)
1749                         return SPEED_100;
1750                 else
1751                         return SPEED_10;
1752         }
1753
1754         switch (aux & PHY_M_PS_SPEED_MSK) {
1755         case PHY_M_PS_SPEED_1000:
1756                 return SPEED_1000;
1757         case PHY_M_PS_SPEED_100:
1758                 return SPEED_100;
1759         default:
1760                 return SPEED_10;
1761         }
1762 }
1763
1764 static void sky2_link_up(struct sky2_port *sky2)
1765 {
1766         struct sky2_hw *hw = sky2->hw;
1767         unsigned port = sky2->port;
1768         u16 reg;
1769         static const char *fc_name[] = {
1770                 [FC_NONE]       = "none",
1771                 [FC_TX]         = "tx",
1772                 [FC_RX]         = "rx",
1773                 [FC_BOTH]       = "both",
1774         };
1775
1776         /* enable Rx/Tx */
1777         reg = gma_read16(hw, port, GM_GP_CTRL);
1778         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
1779         gma_write16(hw, port, GM_GP_CTRL, reg);
1780
1781         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
1782
1783         netif_carrier_on(sky2->netdev);
1784
1785         mod_timer(&hw->watchdog_timer, jiffies + 1);
1786
1787         /* Turn on link LED */
1788         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
1789                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
1790
1791         if (hw->flags & SKY2_HW_NEWER_PHY) {
1792                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
1793                 u16 led = PHY_M_LEDC_LOS_CTRL(1);       /* link active */
1794
1795                 switch(sky2->speed) {
1796                 case SPEED_10:
1797                         led |= PHY_M_LEDC_INIT_CTRL(7);
1798                         break;
1799
1800                 case SPEED_100:
1801                         led |= PHY_M_LEDC_STA1_CTRL(7);
1802                         break;
1803
1804                 case SPEED_1000:
1805                         led |= PHY_M_LEDC_STA0_CTRL(7);
1806                         break;
1807                 }
1808
1809                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
1810                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, led);
1811                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
1812         }
1813
1814         if (netif_msg_link(sky2))
1815                 printk(KERN_INFO PFX
1816                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
1817                        sky2->netdev->name, sky2->speed,
1818                        sky2->duplex == DUPLEX_FULL ? "full" : "half",
1819                        fc_name[sky2->flow_status]);
1820 }
1821
1822 static void sky2_link_down(struct sky2_port *sky2)
1823 {
1824         struct sky2_hw *hw = sky2->hw;
1825         unsigned port = sky2->port;
1826         u16 reg;
1827
1828         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
1829
1830         reg = gma_read16(hw, port, GM_GP_CTRL);
1831         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
1832         gma_write16(hw, port, GM_GP_CTRL, reg);
1833
1834         netif_carrier_off(sky2->netdev);
1835
1836         /* Turn on link LED */
1837         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
1838
1839         if (netif_msg_link(sky2))
1840                 printk(KERN_INFO PFX "%s: Link is down.\n", sky2->netdev->name);
1841
1842         sky2_phy_init(hw, port);
1843 }
1844
1845 static enum flow_control sky2_flow(int rx, int tx)
1846 {
1847         if (rx)
1848                 return tx ? FC_BOTH : FC_RX;
1849         else
1850                 return tx ? FC_TX : FC_NONE;
1851 }
1852
1853 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
1854 {
1855         struct sky2_hw *hw = sky2->hw;
1856         unsigned port = sky2->port;
1857         u16 advert, lpa;
1858
1859         advert = gm_phy_read(hw, port, PHY_MARV_AUNE_ADV);
1860         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
1861         if (lpa & PHY_M_AN_RF) {
1862                 printk(KERN_ERR PFX "%s: remote fault", sky2->netdev->name);
1863                 return -1;
1864         }
1865
1866         if (!(aux & PHY_M_PS_SPDUP_RES)) {
1867                 printk(KERN_ERR PFX "%s: speed/duplex mismatch",
1868                        sky2->netdev->name);
1869                 return -1;
1870         }
1871
1872         sky2->speed = sky2_phy_speed(hw, aux);
1873         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1874
1875         /* Since the pause result bits seem to in different positions on
1876          * different chips. look at registers.
1877          */
1878         if (hw->flags & SKY2_HW_FIBRE_PHY) {
1879                 /* Shift for bits in fiber PHY */
1880                 advert &= ~(ADVERTISE_PAUSE_CAP|ADVERTISE_PAUSE_ASYM);
1881                 lpa &= ~(LPA_PAUSE_CAP|LPA_PAUSE_ASYM);
1882
1883                 if (advert & ADVERTISE_1000XPAUSE)
1884                         advert |= ADVERTISE_PAUSE_CAP;
1885                 if (advert & ADVERTISE_1000XPSE_ASYM)
1886                         advert |= ADVERTISE_PAUSE_ASYM;
1887                 if (lpa & LPA_1000XPAUSE)
1888                         lpa |= LPA_PAUSE_CAP;
1889                 if (lpa & LPA_1000XPAUSE_ASYM)
1890                         lpa |= LPA_PAUSE_ASYM;
1891         }
1892
1893         sky2->flow_status = FC_NONE;
1894         if (advert & ADVERTISE_PAUSE_CAP) {
1895                 if (lpa & LPA_PAUSE_CAP)
1896                         sky2->flow_status = FC_BOTH;
1897                 else if (advert & ADVERTISE_PAUSE_ASYM)
1898                         sky2->flow_status = FC_RX;
1899         } else if (advert & ADVERTISE_PAUSE_ASYM) {
1900                 if ((lpa & LPA_PAUSE_CAP) && (lpa & LPA_PAUSE_ASYM))
1901                         sky2->flow_status = FC_TX;
1902         }
1903
1904         if (sky2->duplex == DUPLEX_HALF && sky2->speed < SPEED_1000
1905             && !(hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX))
1906                 sky2->flow_status = FC_NONE;
1907
1908         if (sky2->flow_status & FC_TX)
1909                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
1910         else
1911                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1912
1913         return 0;
1914 }
1915
1916 /* Interrupt from PHY */
1917 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
1918 {
1919         struct net_device *dev = hw->dev[port];
1920         struct sky2_port *sky2 = netdev_priv(dev);
1921         u16 istatus, phystat;
1922
1923         if (!netif_running(dev))
1924                 return;
1925
1926         spin_lock(&sky2->phy_lock);
1927         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
1928         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
1929
1930         if (netif_msg_intr(sky2))
1931                 printk(KERN_INFO PFX "%s: phy interrupt status 0x%x 0x%x\n",
1932                        sky2->netdev->name, istatus, phystat);
1933
1934         if (sky2->autoneg == AUTONEG_ENABLE && (istatus & PHY_M_IS_AN_COMPL)) {
1935                 if (sky2_autoneg_done(sky2, phystat) == 0)
1936                         sky2_link_up(sky2);
1937                 goto out;
1938         }
1939
1940         if (istatus & PHY_M_IS_LSP_CHANGE)
1941                 sky2->speed = sky2_phy_speed(hw, phystat);
1942
1943         if (istatus & PHY_M_IS_DUP_CHANGE)
1944                 sky2->duplex =
1945                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1946
1947         if (istatus & PHY_M_IS_LST_CHANGE) {
1948                 if (phystat & PHY_M_PS_LINK_UP)
1949                         sky2_link_up(sky2);
1950                 else
1951                         sky2_link_down(sky2);
1952         }
1953 out:
1954         spin_unlock(&sky2->phy_lock);
1955 }
1956
1957 /* Transmit timeout is only called if we are running, carrier is up
1958  * and tx queue is full (stopped).
1959  */
1960 static void sky2_tx_timeout(struct net_device *dev)
1961 {
1962         struct sky2_port *sky2 = netdev_priv(dev);
1963         struct sky2_hw *hw = sky2->hw;
1964
1965         if (netif_msg_timer(sky2))
1966                 printk(KERN_ERR PFX "%s: tx timeout\n", dev->name);
1967
1968         printk(KERN_DEBUG PFX "%s: transmit ring %u .. %u report=%u done=%u\n",
1969                dev->name, sky2->tx_cons, sky2->tx_prod,
1970                sky2_read16(hw, sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
1971                sky2_read16(hw, Q_ADDR(txqaddr[sky2->port], Q_DONE)));
1972
1973         /* can't restart safely under softirq */
1974         schedule_work(&hw->restart_work);
1975 }
1976
1977 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
1978 {
1979         struct sky2_port *sky2 = netdev_priv(dev);
1980         struct sky2_hw *hw = sky2->hw;
1981         unsigned port = sky2->port;
1982         int err;
1983         u16 ctl, mode;
1984         u32 imask;
1985
1986         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
1987                 return -EINVAL;
1988
1989         if (new_mtu > ETH_DATA_LEN &&
1990             (hw->chip_id == CHIP_ID_YUKON_FE ||
1991              hw->chip_id == CHIP_ID_YUKON_FE_P))
1992                 return -EINVAL;
1993
1994         if (!netif_running(dev)) {
1995                 dev->mtu = new_mtu;
1996                 return 0;
1997         }
1998
1999         imask = sky2_read32(hw, B0_IMSK);
2000         sky2_write32(hw, B0_IMSK, 0);
2001
2002         dev->trans_start = jiffies;     /* prevent tx timeout */
2003         netif_stop_queue(dev);
2004         netif_poll_disable(hw->dev[0]);
2005
2006         synchronize_irq(hw->pdev->irq);
2007
2008         if (sky2_read8(hw, B2_E_0) == 0)
2009                 sky2_set_tx_stfwd(hw, port);
2010
2011         ctl = gma_read16(hw, port, GM_GP_CTRL);
2012         gma_write16(hw, port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
2013         sky2_rx_stop(sky2);
2014         sky2_rx_clean(sky2);
2015
2016         dev->mtu = new_mtu;
2017
2018         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
2019                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
2020
2021         if (dev->mtu > ETH_DATA_LEN)
2022                 mode |= GM_SMOD_JUMBO_ENA;
2023
2024         gma_write16(hw, port, GM_SERIAL_MODE, mode);
2025
2026         sky2_write8(hw, RB_ADDR(rxqaddr[port], RB_CTRL), RB_ENA_OP_MD);
2027
2028         err = sky2_rx_start(sky2);
2029         sky2_write32(hw, B0_IMSK, imask);
2030
2031         if (err)
2032                 dev_close(dev);
2033         else {
2034                 gma_write16(hw, port, GM_GP_CTRL, ctl);
2035
2036                 netif_poll_enable(hw->dev[0]);
2037                 netif_wake_queue(dev);
2038         }
2039
2040         return err;
2041 }
2042
2043 /* For small just reuse existing skb for next receive */
2044 static struct sk_buff *receive_copy(struct sky2_port *sky2,
2045                                     const struct rx_ring_info *re,
2046                                     unsigned length)
2047 {
2048         struct sk_buff *skb;
2049
2050         skb = netdev_alloc_skb(sky2->netdev, length + 2);
2051         if (likely(skb)) {
2052                 skb_reserve(skb, 2);
2053                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->data_addr,
2054                                             length, PCI_DMA_FROMDEVICE);
2055                 skb_copy_from_linear_data(re->skb, skb->data, length);
2056                 skb->ip_summed = re->skb->ip_summed;
2057                 skb->csum = re->skb->csum;
2058                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->data_addr,
2059                                                length, PCI_DMA_FROMDEVICE);
2060                 re->skb->ip_summed = CHECKSUM_NONE;
2061                 skb_put(skb, length);
2062         }
2063         return skb;
2064 }
2065
2066 /* Adjust length of skb with fragments to match received data */
2067 static void skb_put_frags(struct sk_buff *skb, unsigned int hdr_space,
2068                           unsigned int length)
2069 {
2070         int i, num_frags;
2071         unsigned int size;
2072
2073         /* put header into skb */
2074         size = min(length, hdr_space);
2075         skb->tail += size;
2076         skb->len += size;
2077         length -= size;
2078
2079         num_frags = skb_shinfo(skb)->nr_frags;
2080         for (i = 0; i < num_frags; i++) {
2081                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2082
2083                 if (length == 0) {
2084                         /* don't need this page */
2085                         __free_page(frag->page);
2086                         --skb_shinfo(skb)->nr_frags;
2087                 } else {
2088                         size = min(length, (unsigned) PAGE_SIZE);
2089
2090                         frag->size = size;
2091                         skb->data_len += size;
2092                         skb->truesize += size;
2093                         skb->len += size;
2094                         length -= size;
2095                 }
2096         }
2097 }
2098
2099 /* Normal packet - take skb from ring element and put in a new one  */
2100 static struct sk_buff *receive_new(struct sky2_port *sky2,
2101                                    struct rx_ring_info *re,
2102                                    unsigned int length)
2103 {
2104         struct sk_buff *skb, *nskb;
2105         unsigned hdr_space = sky2->rx_data_size;
2106
2107         /* Don't be tricky about reusing pages (yet) */
2108         nskb = sky2_rx_alloc(sky2);
2109         if (unlikely(!nskb))
2110                 return NULL;
2111
2112         skb = re->skb;
2113         sky2_rx_unmap_skb(sky2->hw->pdev, re);
2114
2115         prefetch(skb->data);
2116         re->skb = nskb;
2117         sky2_rx_map_skb(sky2->hw->pdev, re, hdr_space);
2118
2119         if (skb_shinfo(skb)->nr_frags)
2120                 skb_put_frags(skb, hdr_space, length);
2121         else
2122                 skb_put(skb, length);
2123         return skb;
2124 }
2125
2126 /*
2127  * Receive one packet.
2128  * For larger packets, get new buffer.
2129  */
2130 static struct sk_buff *sky2_receive(struct net_device *dev,
2131                                     u16 length, u32 status)
2132 {
2133         struct sky2_port *sky2 = netdev_priv(dev);
2134         struct rx_ring_info *re = sky2->rx_ring + sky2->rx_next;
2135         struct sk_buff *skb = NULL;
2136         u16 count = (status & GMR_FS_LEN) >> 16;
2137
2138 #ifdef SKY2_VLAN_TAG_USED
2139         /* Account for vlan tag */
2140         if (sky2->vlgrp && (status & GMR_FS_VLAN))
2141                 count -= VLAN_HLEN;
2142 #endif
2143
2144         if (unlikely(netif_msg_rx_status(sky2)))
2145                 printk(KERN_DEBUG PFX "%s: rx slot %u status 0x%x len %d\n",
2146                        dev->name, sky2->rx_next, status, length);
2147
2148         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
2149         prefetch(sky2->rx_ring + sky2->rx_next);
2150
2151         if (length < ETH_ZLEN || length > sky2->rx_data_size)
2152                 goto len_error;
2153
2154         /* This chip has hardware problems that generates bogus status.
2155          * So do only marginal checking and expect higher level protocols
2156          * to handle crap frames.
2157          */
2158         if (sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
2159             sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0 &&
2160             length != count)
2161                 goto okay;
2162
2163         if (status & GMR_FS_ANY_ERR)
2164                 goto error;
2165
2166         if (!(status & GMR_FS_RX_OK))
2167                 goto resubmit;
2168
2169         /* if length reported by DMA does not match PHY, packet was truncated */
2170         if (length != count)
2171                 goto len_error;
2172
2173 okay:
2174         if (length < copybreak)
2175                 skb = receive_copy(sky2, re, length);
2176         else
2177                 skb = receive_new(sky2, re, length);
2178 resubmit:
2179         sky2_rx_submit(sky2, re);
2180
2181         return skb;
2182
2183 len_error:
2184         /* Truncation of overlength packets
2185            causes PHY length to not match MAC length */
2186         ++sky2->net_stats.rx_length_errors;
2187         if (netif_msg_rx_err(sky2) && net_ratelimit())
2188                 pr_info(PFX "%s: rx length error: status %#x length %d\n",
2189                         dev->name, status, length);
2190         goto resubmit;
2191
2192 error:
2193         ++sky2->net_stats.rx_errors;
2194         if (status & GMR_FS_RX_FF_OV) {
2195                 sky2->net_stats.rx_over_errors++;
2196                 goto resubmit;
2197         }
2198
2199         if (netif_msg_rx_err(sky2) && net_ratelimit())
2200                 printk(KERN_INFO PFX "%s: rx error, status 0x%x length %d\n",
2201                        dev->name, status, length);
2202
2203         if (status & (GMR_FS_LONG_ERR | GMR_FS_UN_SIZE))
2204                 sky2->net_stats.rx_length_errors++;
2205         if (status & GMR_FS_FRAGMENT)
2206                 sky2->net_stats.rx_frame_errors++;
2207         if (status & GMR_FS_CRC_ERR)
2208                 sky2->net_stats.rx_crc_errors++;
2209
2210         goto resubmit;
2211 }
2212
2213 /* Transmit complete */
2214 static inline void sky2_tx_done(struct net_device *dev, u16 last)
2215 {
2216         struct sky2_port *sky2 = netdev_priv(dev);
2217
2218         if (netif_running(dev)) {
2219                 netif_tx_lock(dev);
2220                 sky2_tx_complete(sky2, last);
2221                 netif_tx_unlock(dev);
2222         }
2223 }
2224
2225 /* Process status response ring */
2226 static int sky2_status_intr(struct sky2_hw *hw, int to_do)
2227 {
2228         int work_done = 0;
2229         unsigned rx[2] = { 0, 0 };
2230         u16 hwidx = sky2_read16(hw, STAT_PUT_IDX);
2231
2232         rmb();
2233
2234         while (hw->st_idx != hwidx) {
2235                 struct sky2_port *sky2;
2236                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
2237                 unsigned port = le->css & CSS_LINK_BIT;
2238                 struct net_device *dev;
2239                 struct sk_buff *skb;
2240                 u32 status;
2241                 u16 length;
2242
2243                 hw->st_idx = RING_NEXT(hw->st_idx, STATUS_RING_SIZE);
2244
2245                 dev = hw->dev[port];
2246                 sky2 = netdev_priv(dev);
2247                 length = le16_to_cpu(le->length);
2248                 status = le32_to_cpu(le->status);
2249
2250                 switch (le->opcode & ~HW_OWNER) {
2251                 case OP_RXSTAT:
2252                         ++rx[port];
2253                         skb = sky2_receive(dev, length, status);
2254                         if (unlikely(!skb)) {
2255                                 sky2->net_stats.rx_dropped++;
2256                                 break;
2257                         }
2258
2259                         /* This chip reports checksum status differently */
2260                         if (hw->flags & SKY2_HW_NEW_LE) {
2261                                 if (sky2->rx_csum &&
2262                                     (le->css & (CSS_ISIPV4 | CSS_ISIPV6)) &&
2263                                     (le->css & CSS_TCPUDPCSOK))
2264                                         skb->ip_summed = CHECKSUM_UNNECESSARY;
2265                                 else
2266                                         skb->ip_summed = CHECKSUM_NONE;
2267                         }
2268
2269                         skb->protocol = eth_type_trans(skb, dev);
2270                         sky2->net_stats.rx_packets++;
2271                         sky2->net_stats.rx_bytes += skb->len;
2272                         dev->last_rx = jiffies;
2273
2274 #ifdef SKY2_VLAN_TAG_USED
2275                         if (sky2->vlgrp && (status & GMR_FS_VLAN)) {
2276                                 vlan_hwaccel_receive_skb(skb,
2277                                                          sky2->vlgrp,
2278                                                          be16_to_cpu(sky2->rx_tag));
2279                         } else
2280 #endif
2281                                 netif_receive_skb(skb);
2282
2283                         /* Stop after net poll weight */
2284                         if (++work_done >= to_do)
2285                                 goto exit_loop;
2286                         break;
2287
2288 #ifdef SKY2_VLAN_TAG_USED
2289                 case OP_RXVLAN:
2290                         sky2->rx_tag = length;
2291                         break;
2292
2293                 case OP_RXCHKSVLAN:
2294                         sky2->rx_tag = length;
2295                         /* fall through */
2296 #endif
2297                 case OP_RXCHKS:
2298                         if (!sky2->rx_csum)
2299                                 break;
2300
2301                         /* If this happens then driver assuming wrong format */
2302                         if (unlikely(hw->flags & SKY2_HW_NEW_LE)) {
2303                                 if (net_ratelimit())
2304                                         printk(KERN_NOTICE "%s: unexpected"
2305                                                " checksum status\n",
2306                                                dev->name);
2307                                 break;
2308                         }
2309
2310                         /* Both checksum counters are programmed to start at
2311                          * the same offset, so unless there is a problem they
2312                          * should match. This failure is an early indication that
2313                          * hardware receive checksumming won't work.
2314                          */
2315                         if (likely(status >> 16 == (status & 0xffff))) {
2316                                 skb = sky2->rx_ring[sky2->rx_next].skb;
2317                                 skb->ip_summed = CHECKSUM_COMPLETE;
2318                                 skb->csum = status & 0xffff;
2319                         } else {
2320                                 printk(KERN_NOTICE PFX "%s: hardware receive "
2321                                        "checksum problem (status = %#x)\n",
2322                                        dev->name, status);
2323                                 sky2->rx_csum = 0;
2324                                 sky2_write32(sky2->hw,
2325                                              Q_ADDR(rxqaddr[port], Q_CSR),
2326                                              BMU_DIS_RX_CHKSUM);
2327                         }
2328                         break;
2329
2330                 case OP_TXINDEXLE:
2331                         /* TX index reports status for both ports */
2332                         BUILD_BUG_ON(TX_RING_SIZE > 0x1000);
2333                         sky2_tx_done(hw->dev[0], status & 0xfff);
2334                         if (hw->dev[1])
2335                                 sky2_tx_done(hw->dev[1],
2336                                      ((status >> 24) & 0xff)
2337                                              | (u16)(length & 0xf) << 8);
2338                         break;
2339
2340                 default:
2341                         if (net_ratelimit())
2342                                 printk(KERN_WARNING PFX
2343                                        "unknown status opcode 0x%x\n", le->opcode);
2344                 }
2345         }
2346
2347         /* Fully processed status ring so clear irq */
2348         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2349
2350 exit_loop:
2351         if (rx[0])
2352                 sky2_rx_update(netdev_priv(hw->dev[0]), Q_R1);
2353
2354         if (rx[1])
2355                 sky2_rx_update(netdev_priv(hw->dev[1]), Q_R2);
2356
2357         return work_done;
2358 }
2359
2360 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
2361 {
2362         struct net_device *dev = hw->dev[port];
2363
2364         if (net_ratelimit())
2365                 printk(KERN_INFO PFX "%s: hw error interrupt status 0x%x\n",
2366                        dev->name, status);
2367
2368         if (status & Y2_IS_PAR_RD1) {
2369                 if (net_ratelimit())
2370                         printk(KERN_ERR PFX "%s: ram data read parity error\n",
2371                                dev->name);
2372                 /* Clear IRQ */
2373                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2374         }
2375
2376         if (status & Y2_IS_PAR_WR1) {
2377                 if (net_ratelimit())
2378                         printk(KERN_ERR PFX "%s: ram data write parity error\n",
2379                                dev->name);
2380
2381                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2382         }
2383
2384         if (status & Y2_IS_PAR_MAC1) {
2385                 if (net_ratelimit())
2386                         printk(KERN_ERR PFX "%s: MAC parity error\n", dev->name);
2387                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2388         }
2389
2390         if (status & Y2_IS_PAR_RX1) {
2391                 if (net_ratelimit())
2392                         printk(KERN_ERR PFX "%s: RX parity error\n", dev->name);
2393                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2394         }
2395
2396         if (status & Y2_IS_TCP_TXA1) {
2397                 if (net_ratelimit())
2398                         printk(KERN_ERR PFX "%s: TCP segmentation error\n",
2399                                dev->name);
2400                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2401         }
2402 }
2403
2404 static void sky2_hw_intr(struct sky2_hw *hw)
2405 {
2406         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2407
2408         if (status & Y2_IS_TIST_OV)
2409                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2410
2411         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2412                 u16 pci_err;
2413
2414                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2415                 if (net_ratelimit())
2416                         dev_err(&hw->pdev->dev, "PCI hardware error (0x%x)\n",
2417                                 pci_err);
2418
2419                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2420                 sky2_pci_write16(hw, PCI_STATUS,
2421                                  pci_err | PCI_STATUS_ERROR_BITS);
2422                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2423         }
2424
2425         if (status & Y2_IS_PCI_EXP) {
2426                 /* PCI-Express uncorrectable Error occurred */
2427                 u32 pex_err;
2428
2429                 pex_err = sky2_pci_read32(hw, PEX_UNC_ERR_STAT);
2430
2431                 if (net_ratelimit())
2432                         dev_err(&hw->pdev->dev, "PCI Express error (0x%x)\n",
2433                                 pex_err);
2434
2435                 /* clear the interrupt */
2436                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2437                 sky2_pci_write32(hw, PEX_UNC_ERR_STAT,
2438                                        0xffffffffUL);
2439                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2440
2441                 if (pex_err & PEX_FATAL_ERRORS) {
2442                         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2443                         hwmsk &= ~Y2_IS_PCI_EXP;
2444                         sky2_write32(hw, B0_HWE_IMSK, hwmsk);
2445                 }
2446         }
2447
2448         if (status & Y2_HWE_L1_MASK)
2449                 sky2_hw_error(hw, 0, status);
2450         status >>= 8;
2451         if (status & Y2_HWE_L1_MASK)
2452                 sky2_hw_error(hw, 1, status);
2453 }
2454
2455 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2456 {
2457         struct net_device *dev = hw->dev[port];
2458         struct sky2_port *sky2 = netdev_priv(dev);
2459         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2460
2461         if (netif_msg_intr(sky2))
2462                 printk(KERN_INFO PFX "%s: mac interrupt status 0x%x\n",
2463                        dev->name, status);
2464
2465         if (status & GM_IS_RX_CO_OV)
2466                 gma_read16(hw, port, GM_RX_IRQ_SRC);
2467
2468         if (status & GM_IS_TX_CO_OV)
2469                 gma_read16(hw, port, GM_TX_IRQ_SRC);
2470
2471         if (status & GM_IS_RX_FF_OR) {
2472                 ++sky2->net_stats.rx_fifo_errors;
2473                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2474         }
2475
2476         if (status & GM_IS_TX_FF_UR) {
2477                 ++sky2->net_stats.tx_fifo_errors;
2478                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2479         }
2480 }
2481
2482 /* This should never happen it is a bug. */
2483 static void sky2_le_error(struct sky2_hw *hw, unsigned port,
2484                           u16 q, unsigned ring_size)
2485 {
2486         struct net_device *dev = hw->dev[port];
2487         struct sky2_port *sky2 = netdev_priv(dev);
2488         unsigned idx;
2489         const u64 *le = (q == Q_R1 || q == Q_R2)
2490                 ? (u64 *) sky2->rx_le : (u64 *) sky2->tx_le;
2491
2492         idx = sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_GET_IDX));
2493         printk(KERN_ERR PFX "%s: descriptor error q=%#x get=%u [%llx] put=%u\n",
2494                dev->name, (unsigned) q, idx, (unsigned long long) le[idx],
2495                (unsigned) sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX)));
2496
2497         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_IRQ_CHK);
2498 }
2499
2500 static int sky2_rx_hung(struct net_device *dev)
2501 {
2502         struct sky2_port *sky2 = netdev_priv(dev);
2503         struct sky2_hw *hw = sky2->hw;
2504         unsigned port = sky2->port;
2505         unsigned rxq = rxqaddr[port];
2506         u32 mac_rp = sky2_read32(hw, SK_REG(port, RX_GMF_RP));
2507         u8 mac_lev = sky2_read8(hw, SK_REG(port, RX_GMF_RLEV));
2508         u8 fifo_rp = sky2_read8(hw, Q_ADDR(rxq, Q_RP));
2509         u8 fifo_lev = sky2_read8(hw, Q_ADDR(rxq, Q_RL));
2510
2511         /* If idle and MAC or PCI is stuck */
2512         if (sky2->check.last == dev->last_rx &&
2513             ((mac_rp == sky2->check.mac_rp &&
2514               mac_lev != 0 && mac_lev >= sky2->check.mac_lev) ||
2515              /* Check if the PCI RX hang */
2516              (fifo_rp == sky2->check.fifo_rp &&
2517               fifo_lev != 0 && fifo_lev >= sky2->check.fifo_lev))) {
2518                 printk(KERN_DEBUG PFX "%s: hung mac %d:%d fifo %d (%d:%d)\n",
2519                        dev->name, mac_lev, mac_rp, fifo_lev, fifo_rp,
2520                        sky2_read8(hw, Q_ADDR(rxq, Q_WP)));
2521                 return 1;
2522         } else {
2523                 sky2->check.last = dev->last_rx;
2524                 sky2->check.mac_rp = mac_rp;
2525                 sky2->check.mac_lev = mac_lev;
2526                 sky2->check.fifo_rp = fifo_rp;
2527                 sky2->check.fifo_lev = fifo_lev;
2528                 return 0;
2529         }
2530 }
2531
2532 static void sky2_watchdog(unsigned long arg)
2533 {
2534         struct sky2_hw *hw = (struct sky2_hw *) arg;
2535         struct net_device *dev;
2536
2537         /* Check for lost IRQ once a second */
2538         if (sky2_read32(hw, B0_ISRC)) {
2539                 dev = hw->dev[0];
2540                 if (__netif_rx_schedule_prep(dev))
2541                         __netif_rx_schedule(dev);
2542         } else {
2543                 int i, active = 0;
2544
2545                 for (i = 0; i < hw->ports; i++) {
2546                         dev = hw->dev[i];
2547                         if (!netif_running(dev))
2548                                 continue;
2549                         ++active;
2550
2551                         /* For chips with Rx FIFO, check if stuck */
2552                         if ((hw->flags & SKY2_HW_FIFO_HANG_CHECK) &&
2553                              sky2_rx_hung(dev)) {
2554                                 pr_info(PFX "%s: receiver hang detected\n",
2555                                         dev->name);
2556                                 schedule_work(&hw->restart_work);
2557                                 return;
2558                         }
2559                 }
2560
2561                 if (active == 0)
2562                         return;
2563         }
2564
2565         mod_timer(&hw->watchdog_timer, round_jiffies(jiffies + HZ));
2566 }
2567
2568 /* Hardware/software error handling */
2569 static void sky2_err_intr(struct sky2_hw *hw, u32 status)
2570 {
2571         if (net_ratelimit())
2572                 dev_warn(&hw->pdev->dev, "error interrupt status=%#x\n", status);
2573
2574         if (status & Y2_IS_HW_ERR)
2575                 sky2_hw_intr(hw);
2576
2577         if (status & Y2_IS_IRQ_MAC1)
2578                 sky2_mac_intr(hw, 0);
2579
2580         if (status & Y2_IS_IRQ_MAC2)
2581                 sky2_mac_intr(hw, 1);
2582
2583         if (status & Y2_IS_CHK_RX1)
2584                 sky2_le_error(hw, 0, Q_R1, RX_LE_SIZE);
2585
2586         if (status & Y2_IS_CHK_RX2)
2587                 sky2_le_error(hw, 1, Q_R2, RX_LE_SIZE);
2588
2589         if (status & Y2_IS_CHK_TXA1)
2590                 sky2_le_error(hw, 0, Q_XA1, TX_RING_SIZE);
2591
2592         if (status & Y2_IS_CHK_TXA2)
2593                 sky2_le_error(hw, 1, Q_XA2, TX_RING_SIZE);
2594 }
2595
2596 static int sky2_poll(struct net_device *dev0, int *budget)
2597 {
2598         struct sky2_hw *hw = ((struct sky2_port *) netdev_priv(dev0))->hw;
2599         int work_done;
2600         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
2601
2602         if (unlikely(status & Y2_IS_ERROR))
2603                 sky2_err_intr(hw, status);
2604
2605         if (status & Y2_IS_IRQ_PHY1)
2606                 sky2_phy_intr(hw, 0);
2607
2608         if (status & Y2_IS_IRQ_PHY2)
2609                 sky2_phy_intr(hw, 1);
2610
2611         work_done = sky2_status_intr(hw, min(dev0->quota, *budget));
2612         *budget -= work_done;
2613         dev0->quota -= work_done;
2614
2615         /* More work? */
2616         if (hw->st_idx != sky2_read16(hw, STAT_PUT_IDX))
2617                 return 1;
2618
2619         /* Bug/Errata workaround?
2620          * Need to kick the TX irq moderation timer.
2621          */
2622         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_START) {
2623                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
2624                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2625         }
2626         netif_rx_complete(dev0);
2627
2628         sky2_read32(hw, B0_Y2_SP_LISR);
2629         return 0;
2630 }
2631
2632 static irqreturn_t sky2_intr(int irq, void *dev_id)
2633 {
2634         struct sky2_hw *hw = dev_id;
2635         struct net_device *dev0 = hw->dev[0];
2636         u32 status;
2637
2638         /* Reading this mask interrupts as side effect */
2639         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2640         if (status == 0 || status == ~0)
2641                 return IRQ_NONE;
2642
2643         prefetch(&hw->st_le[hw->st_idx]);
2644         if (likely(__netif_rx_schedule_prep(dev0)))
2645                 __netif_rx_schedule(dev0);
2646
2647         return IRQ_HANDLED;
2648 }
2649
2650 #ifdef CONFIG_NET_POLL_CONTROLLER
2651 static void sky2_netpoll(struct net_device *dev)
2652 {
2653         struct sky2_port *sky2 = netdev_priv(dev);
2654         struct net_device *dev0 = sky2->hw->dev[0];
2655
2656         if (netif_running(dev) && __netif_rx_schedule_prep(dev0))
2657                 __netif_rx_schedule(dev0);
2658 }
2659 #endif
2660
2661 /* Chip internal frequency for clock calculations */
2662 static u32 sky2_mhz(const struct sky2_hw *hw)
2663 {
2664         switch (hw->chip_id) {
2665         case CHIP_ID_YUKON_EC:
2666         case CHIP_ID_YUKON_EC_U:
2667         case CHIP_ID_YUKON_EX:
2668                 return 125;
2669
2670         case CHIP_ID_YUKON_FE:
2671                 return 100;
2672
2673         case CHIP_ID_YUKON_FE_P:
2674                 return 50;
2675
2676         case CHIP_ID_YUKON_XL:
2677                 return 156;
2678
2679         default:
2680                 BUG();
2681         }
2682 }
2683
2684 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2685 {
2686         return sky2_mhz(hw) * us;
2687 }
2688
2689 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2690 {
2691         return clk / sky2_mhz(hw);
2692 }
2693
2694
2695 static int __devinit sky2_init(struct sky2_hw *hw)
2696 {
2697         u8 t8;
2698
2699         /* Enable all clocks */
2700         sky2_pci_write32(hw, PCI_DEV_REG3, 0);
2701
2702         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2703
2704         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2705         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2706
2707         switch(hw->chip_id) {
2708         case CHIP_ID_YUKON_XL:
2709                 hw->flags = SKY2_HW_GIGABIT
2710                         | SKY2_HW_NEWER_PHY;
2711                 if (hw->chip_rev < 3)
2712                         hw->flags |= SKY2_HW_FIFO_HANG_CHECK;
2713
2714                 break;
2715
2716         case CHIP_ID_YUKON_EC_U:
2717                 hw->flags = SKY2_HW_GIGABIT
2718                         | SKY2_HW_NEWER_PHY
2719                         | SKY2_HW_ADV_POWER_CTL;
2720                 break;
2721
2722         case CHIP_ID_YUKON_EX:
2723                 hw->flags = SKY2_HW_GIGABIT
2724                         | SKY2_HW_NEWER_PHY
2725                         | SKY2_HW_NEW_LE
2726                         | SKY2_HW_ADV_POWER_CTL;
2727
2728                 /* New transmit checksum */
2729                 if (hw->chip_rev != CHIP_REV_YU_EX_B0)
2730                         hw->flags |= SKY2_HW_AUTO_TX_SUM;
2731                 break;
2732
2733         case CHIP_ID_YUKON_EC:
2734                 /* This rev is really old, and requires untested workarounds */
2735                 if (hw->chip_rev == CHIP_REV_YU_EC_A1) {
2736                         dev_err(&hw->pdev->dev, "unsupported revision Yukon-EC rev A1\n");
2737                         return -EOPNOTSUPP;
2738                 }
2739                 hw->flags = SKY2_HW_GIGABIT | SKY2_HW_FIFO_HANG_CHECK;
2740                 break;
2741
2742         case CHIP_ID_YUKON_FE:
2743                 break;
2744
2745         case CHIP_ID_YUKON_FE_P:
2746                 hw->flags = SKY2_HW_NEWER_PHY
2747                         | SKY2_HW_NEW_LE
2748                         | SKY2_HW_AUTO_TX_SUM
2749                         | SKY2_HW_ADV_POWER_CTL;
2750                 break;
2751         default:
2752                 dev_err(&hw->pdev->dev, "unsupported chip type 0x%x\n",
2753                         hw->chip_id);
2754                 return -EOPNOTSUPP;
2755         }
2756
2757         hw->pmd_type = sky2_read8(hw, B2_PMD_TYP);
2758         if (hw->pmd_type == 'L' || hw->pmd_type == 'S' || hw->pmd_type == 'P')
2759                 hw->flags |= SKY2_HW_FIBRE_PHY;
2760
2761
2762         hw->ports = 1;
2763         t8 = sky2_read8(hw, B2_Y2_HW_RES);
2764         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
2765                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
2766                         ++hw->ports;
2767         }
2768
2769         return 0;
2770 }
2771
2772 static void sky2_reset(struct sky2_hw *hw)
2773 {
2774         u16 status;
2775         int i;
2776
2777         /* disable ASF */
2778         if (hw->chip_id == CHIP_ID_YUKON_EX) {
2779                 status = sky2_read16(hw, HCU_CCSR);
2780                 status &= ~(HCU_CCSR_AHB_RST | HCU_CCSR_CPU_RST_MODE |
2781                             HCU_CCSR_UC_STATE_MSK);
2782                 sky2_write16(hw, HCU_CCSR, status);
2783         } else
2784                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
2785         sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
2786
2787         /* do a SW reset */
2788         sky2_write8(hw, B0_CTST, CS_RST_SET);
2789         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2790
2791         /* clear PCI errors, if any */
2792         status = sky2_pci_read16(hw, PCI_STATUS);
2793
2794         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2795         sky2_pci_write16(hw, PCI_STATUS, status | PCI_STATUS_ERROR_BITS);
2796
2797
2798         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
2799
2800         /* clear any PEX errors */
2801         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
2802                 sky2_pci_write32(hw, PEX_UNC_ERR_STAT, 0xffffffffUL);
2803
2804
2805         sky2_power_on(hw);
2806
2807         for (i = 0; i < hw->ports; i++) {
2808                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
2809                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
2810
2811                 if (hw->chip_id == CHIP_ID_YUKON_EX)
2812                         sky2_write16(hw, SK_REG(i, GMAC_CTRL),
2813                                      GMC_BYP_MACSECRX_ON | GMC_BYP_MACSECTX_ON
2814                                      | GMC_BYP_RETR_ON);
2815         }
2816
2817         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2818
2819         /* Clear I2C IRQ noise */
2820         sky2_write32(hw, B2_I2C_IRQ, 1);
2821
2822         /* turn off hardware timer (unused) */
2823         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
2824         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
2825
2826         sky2_write8(hw, B0_Y2LED, LED_STAT_ON);
2827
2828         /* Turn off descriptor polling */
2829         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
2830
2831         /* Turn off receive timestamp */
2832         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
2833         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2834
2835         /* enable the Tx Arbiters */
2836         for (i = 0; i < hw->ports; i++)
2837                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
2838
2839         /* Initialize ram interface */
2840         for (i = 0; i < hw->ports; i++) {
2841                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
2842
2843                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
2844                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
2845                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
2846                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
2847                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
2848                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
2849                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
2850                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
2851                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
2852                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
2853                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
2854                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
2855         }
2856
2857         sky2_write32(hw, B0_HWE_IMSK, Y2_HWE_ALL_MASK);
2858
2859         for (i = 0; i < hw->ports; i++)
2860                 sky2_gmac_reset(hw, i);
2861
2862         memset(hw->st_le, 0, STATUS_LE_BYTES);
2863         hw->st_idx = 0;
2864
2865         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
2866         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
2867
2868         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
2869         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
2870
2871         /* Set the list last index */
2872         sky2_write16(hw, STAT_LAST_IDX, STATUS_RING_SIZE - 1);
2873
2874         sky2_write16(hw, STAT_TX_IDX_TH, 10);
2875         sky2_write8(hw, STAT_FIFO_WM, 16);
2876
2877         /* set Status-FIFO ISR watermark */
2878         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
2879                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
2880         else
2881                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
2882
2883         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
2884         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
2885         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
2886
2887         /* enable status unit */
2888         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
2889
2890         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2891         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
2892         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
2893 }
2894
2895 static void sky2_restart(struct work_struct *work)
2896 {
2897         struct sky2_hw *hw = container_of(work, struct sky2_hw, restart_work);
2898         struct net_device *dev;
2899         int i, err;
2900
2901         rtnl_lock();
2902         sky2_write32(hw, B0_IMSK, 0);
2903         sky2_read32(hw, B0_IMSK);
2904
2905         netif_poll_disable(hw->dev[0]);
2906
2907         for (i = 0; i < hw->ports; i++) {
2908                 dev = hw->dev[i];
2909                 if (netif_running(dev))
2910                         sky2_down(dev);
2911         }
2912
2913         sky2_reset(hw);
2914         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
2915         netif_poll_enable(hw->dev[0]);
2916
2917         for (i = 0; i < hw->ports; i++) {
2918                 dev = hw->dev[i];
2919                 if (netif_running(dev)) {
2920                         err = sky2_up(dev);
2921                         if (err) {
2922                                 printk(KERN_INFO PFX "%s: could not restart %d\n",
2923                                        dev->name, err);
2924                                 dev_close(dev);
2925                         }
2926                 }
2927         }
2928
2929         rtnl_unlock();
2930 }
2931
2932 static inline u8 sky2_wol_supported(const struct sky2_hw *hw)
2933 {
2934         return sky2_is_copper(hw) ? (WAKE_PHY | WAKE_MAGIC) : 0;
2935 }
2936
2937 static void sky2_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
2938 {
2939         const struct sky2_port *sky2 = netdev_priv(dev);
2940
2941         wol->supported = sky2_wol_supported(sky2->hw);
2942         wol->wolopts = sky2->wol;
2943 }
2944
2945 static int sky2_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
2946 {
2947         struct sky2_port *sky2 = netdev_priv(dev);
2948         struct sky2_hw *hw = sky2->hw;
2949
2950         if (wol->wolopts & ~sky2_wol_supported(sky2->hw))
2951                 return -EOPNOTSUPP;
2952
2953         sky2->wol = wol->wolopts;
2954
2955         if (hw->chip_id == CHIP_ID_YUKON_EC_U ||
2956             hw->chip_id == CHIP_ID_YUKON_EX ||
2957             hw->chip_id == CHIP_ID_YUKON_FE_P)
2958                 sky2_write32(hw, B0_CTST, sky2->wol
2959                              ? Y2_HW_WOL_ON : Y2_HW_WOL_OFF);
2960
2961         if (!netif_running(dev))
2962                 sky2_wol_init(sky2);
2963         return 0;
2964 }
2965
2966 static u32 sky2_supported_modes(const struct sky2_hw *hw)
2967 {
2968         if (sky2_is_copper(hw)) {
2969                 u32 modes = SUPPORTED_10baseT_Half
2970                         | SUPPORTED_10baseT_Full
2971                         | SUPPORTED_100baseT_Half
2972                         | SUPPORTED_100baseT_Full
2973                         | SUPPORTED_Autoneg | SUPPORTED_TP;
2974
2975                 if (hw->flags & SKY2_HW_GIGABIT)
2976                         modes |= SUPPORTED_1000baseT_Half
2977                                 | SUPPORTED_1000baseT_Full;
2978                 return modes;
2979         } else
2980                 return  SUPPORTED_1000baseT_Half
2981                         | SUPPORTED_1000baseT_Full
2982                         | SUPPORTED_Autoneg
2983                         | SUPPORTED_FIBRE;
2984 }
2985
2986 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2987 {
2988         struct sky2_port *sky2 = netdev_priv(dev);
2989         struct sky2_hw *hw = sky2->hw;
2990
2991         ecmd->transceiver = XCVR_INTERNAL;
2992         ecmd->supported = sky2_supported_modes(hw);
2993         ecmd->phy_address = PHY_ADDR_MARV;
2994         if (sky2_is_copper(hw)) {
2995                 ecmd->port = PORT_TP;
2996                 ecmd->speed = sky2->speed;
2997         } else {
2998                 ecmd->speed = SPEED_1000;
2999                 ecmd->port = PORT_FIBRE;
3000         }
3001
3002         ecmd->advertising = sky2->advertising;
3003         ecmd->autoneg = sky2->autoneg;
3004         ecmd->duplex = sky2->duplex;
3005         return 0;
3006 }
3007
3008 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3009 {
3010         struct sky2_port *sky2 = netdev_priv(dev);
3011         const struct sky2_hw *hw = sky2->hw;
3012         u32 supported = sky2_supported_modes(hw);
3013
3014         if (ecmd->autoneg == AUTONEG_ENABLE) {
3015                 ecmd->advertising = supported;
3016                 sky2->duplex = -1;
3017                 sky2->speed = -1;
3018         } else {
3019                 u32 setting;
3020
3021                 switch (ecmd->speed) {
3022                 case SPEED_1000:
3023                         if (ecmd->duplex == DUPLEX_FULL)
3024                                 setting = SUPPORTED_1000baseT_Full;
3025                         else if (ecmd->duplex == DUPLEX_HALF)
3026                                 setting = SUPPORTED_1000baseT_Half;
3027                         else
3028                                 return -EINVAL;
3029                         break;
3030                 case SPEED_100:
3031                         if (ecmd->duplex == DUPLEX_FULL)
3032                                 setting = SUPPORTED_100baseT_Full;
3033                         else if (ecmd->duplex == DUPLEX_HALF)
3034                                 setting = SUPPORTED_100baseT_Half;
3035                         else
3036                                 return -EINVAL;
3037                         break;
3038
3039                 case SPEED_10:
3040                         if (ecmd->duplex == DUPLEX_FULL)
3041                                 setting = SUPPORTED_10baseT_Full;
3042                         else if (ecmd->duplex == DUPLEX_HALF)
3043                                 setting = SUPPORTED_10baseT_Half;
3044                         else
3045                                 return -EINVAL;
3046                         break;
3047                 default:
3048                         return -EINVAL;
3049                 }
3050
3051                 if ((setting & supported) == 0)
3052                         return -EINVAL;
3053
3054                 sky2->speed = ecmd->speed;
3055                 sky2->duplex = ecmd->duplex;
3056         }
3057
3058         sky2->autoneg = ecmd->autoneg;
3059         sky2->advertising = ecmd->advertising;
3060
3061         if (netif_running(dev)) {
3062                 sky2_phy_reinit(sky2);
3063                 sky2_set_multicast(dev);
3064         }
3065
3066         return 0;
3067 }
3068
3069 static void sky2_get_drvinfo(struct net_device *dev,
3070                              struct ethtool_drvinfo *info)
3071 {
3072         struct sky2_port *sky2 = netdev_priv(dev);
3073
3074         strcpy(info->driver, DRV_NAME);
3075         strcpy(info->version, DRV_VERSION);
3076         strcpy(info->fw_version, "N/A");
3077         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
3078 }
3079
3080 static const struct sky2_stat {
3081         char name[ETH_GSTRING_LEN];
3082         u16 offset;
3083 } sky2_stats[] = {
3084         { "tx_bytes",      GM_TXO_OK_HI },
3085         { "rx_bytes",      GM_RXO_OK_HI },
3086         { "tx_broadcast",  GM_TXF_BC_OK },
3087         { "rx_broadcast",  GM_RXF_BC_OK },
3088         { "tx_multicast",  GM_TXF_MC_OK },
3089         { "rx_multicast",  GM_RXF_MC_OK },
3090         { "tx_unicast",    GM_TXF_UC_OK },
3091         { "rx_unicast",    GM_RXF_UC_OK },
3092         { "tx_mac_pause",  GM_TXF_MPAUSE },
3093         { "rx_mac_pause",  GM_RXF_MPAUSE },
3094         { "collisions",    GM_TXF_COL },
3095         { "late_collision",GM_TXF_LAT_COL },
3096         { "aborted",       GM_TXF_ABO_COL },
3097         { "single_collisions", GM_TXF_SNG_COL },
3098         { "multi_collisions", GM_TXF_MUL_COL },
3099
3100         { "rx_short",      GM_RXF_SHT },
3101         { "rx_runt",       GM_RXE_FRAG },
3102         { "rx_64_byte_packets", GM_RXF_64B },
3103         { "rx_65_to_127_byte_packets", GM_RXF_127B },
3104         { "rx_128_to_255_byte_packets", GM_RXF_255B },
3105         { "rx_256_to_511_byte_packets", GM_RXF_511B },
3106         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
3107         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
3108         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
3109         { "rx_too_long",   GM_RXF_LNG_ERR },
3110         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
3111         { "rx_jabber",     GM_RXF_JAB_PKT },
3112         { "rx_fcs_error",   GM_RXF_FCS_ERR },
3113
3114         { "tx_64_byte_packets", GM_TXF_64B },
3115         { "tx_65_to_127_byte_packets", GM_TXF_127B },
3116         { "tx_128_to_255_byte_packets", GM_TXF_255B },
3117         { "tx_256_to_511_byte_packets", GM_TXF_511B },
3118         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
3119         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
3120         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
3121         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
3122 };
3123
3124 static u32 sky2_get_rx_csum(struct net_device *dev)
3125 {
3126         struct sky2_port *sky2 = netdev_priv(dev);
3127
3128         return sky2->rx_csum;
3129 }
3130
3131 static int sky2_set_rx_csum(struct net_device *dev, u32 data)
3132 {
3133         struct sky2_port *sky2 = netdev_priv(dev);
3134
3135         sky2->rx_csum = data;
3136
3137         sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
3138                      data ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
3139
3140         return 0;
3141 }
3142
3143 static u32 sky2_get_msglevel(struct net_device *netdev)
3144 {
3145         struct sky2_port *sky2 = netdev_priv(netdev);
3146         return sky2->msg_enable;
3147 }
3148
3149 static int sky2_nway_reset(struct net_device *dev)
3150 {
3151         struct sky2_port *sky2 = netdev_priv(dev);
3152
3153         if (!netif_running(dev) || sky2->autoneg != AUTONEG_ENABLE)
3154                 return -EINVAL;
3155
3156         sky2_phy_reinit(sky2);
3157         sky2_set_multicast(dev);
3158
3159         return 0;
3160 }
3161
3162 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
3163 {
3164         struct sky2_hw *hw = sky2->hw;
3165         unsigned port = sky2->port;
3166         int i;
3167
3168         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
3169             | (u64) gma_read32(hw, port, GM_TXO_OK_LO);
3170         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
3171             | (u64) gma_read32(hw, port, GM_RXO_OK_LO);
3172
3173         for (i = 2; i < count; i++)
3174                 data[i] = (u64) gma_read32(hw, port, sky2_stats[i].offset);
3175 }
3176
3177 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
3178 {
3179         struct sky2_port *sky2 = netdev_priv(netdev);
3180         sky2->msg_enable = value;
3181 }
3182
3183 static int sky2_get_stats_count(struct net_device *dev)
3184 {
3185         return ARRAY_SIZE(sky2_stats);
3186 }
3187
3188 static void sky2_get_ethtool_stats(struct net_device *dev,
3189                                    struct ethtool_stats *stats, u64 * data)
3190 {
3191         struct sky2_port *sky2 = netdev_priv(dev);
3192
3193         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
3194 }
3195
3196 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
3197 {
3198         int i;
3199
3200         switch (stringset) {
3201         case ETH_SS_STATS:
3202                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
3203                         memcpy(data + i * ETH_GSTRING_LEN,
3204                                sky2_stats[i].name, ETH_GSTRING_LEN);
3205                 break;
3206         }
3207 }
3208
3209 static struct net_device_stats *sky2_get_stats(struct net_device *dev)
3210 {
3211         struct sky2_port *sky2 = netdev_priv(dev);
3212         return &sky2->net_stats;
3213 }
3214
3215 static int sky2_set_mac_address(struct net_device *dev, void *p)
3216 {
3217         struct sky2_port *sky2 = netdev_priv(dev);
3218         struct sky2_hw *hw = sky2->hw;
3219         unsigned port = sky2->port;
3220         const struct sockaddr *addr = p;
3221
3222         if (!is_valid_ether_addr(addr->sa_data))
3223                 return -EADDRNOTAVAIL;
3224
3225         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
3226         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
3227                     dev->dev_addr, ETH_ALEN);
3228         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
3229                     dev->dev_addr, ETH_ALEN);
3230
3231         /* virtual address for data */
3232         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
3233
3234         /* physical address: used for pause frames */
3235         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
3236
3237         return 0;
3238 }
3239
3240 static void inline sky2_add_filter(u8 filter[8], const u8 *addr)
3241 {
3242         u32 bit;
3243
3244         bit = ether_crc(ETH_ALEN, addr) & 63;
3245         filter[bit >> 3] |= 1 << (bit & 7);
3246 }
3247
3248 static void sky2_set_multicast(struct net_device *dev)
3249 {
3250         struct sky2_port *sky2 = netdev_priv(dev);
3251         struct sky2_hw *hw = sky2->hw;
3252         unsigned port = sky2->port;
3253         struct dev_mc_list *list = dev->mc_list;
3254         u16 reg;
3255         u8 filter[8];
3256         int rx_pause;
3257         static const u8 pause_mc_addr[ETH_ALEN] = { 0x1, 0x80, 0xc2, 0x0, 0x0, 0x1 };
3258
3259         rx_pause = (sky2->flow_status == FC_RX || sky2->flow_status == FC_BOTH);
3260         memset(filter, 0, sizeof(filter));
3261
3262         reg = gma_read16(hw, port, GM_RX_CTRL);
3263         reg |= GM_RXCR_UCF_ENA;
3264
3265         if (dev->flags & IFF_PROMISC)   /* promiscuous */
3266                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
3267         else if (dev->flags & IFF_ALLMULTI)
3268                 memset(filter, 0xff, sizeof(filter));
3269         else if (dev->mc_count == 0 && !rx_pause)
3270                 reg &= ~GM_RXCR_MCF_ENA;
3271         else {
3272                 int i;