Merge branch 'linux-next' of git://git.kernel.org/pub/scm/linux/kernel/git/jbarnes...
[sfrench/cifs-2.6.git] / drivers / net / r8169.c
1 /*
2  * r8169.c: RealTek 8169/8168/8101 ethernet driver.
3  *
4  * Copyright (c) 2002 ShuChen <shuchen@realtek.com.tw>
5  * Copyright (c) 2003 - 2007 Francois Romieu <romieu@fr.zoreil.com>
6  * Copyright (c) a lot of people too. Please respect their work.
7  *
8  * See MAINTAINERS file for support contact information.
9  */
10
11 #include <linux/module.h>
12 #include <linux/moduleparam.h>
13 #include <linux/pci.h>
14 #include <linux/netdevice.h>
15 #include <linux/etherdevice.h>
16 #include <linux/delay.h>
17 #include <linux/ethtool.h>
18 #include <linux/mii.h>
19 #include <linux/if_vlan.h>
20 #include <linux/crc32.h>
21 #include <linux/in.h>
22 #include <linux/ip.h>
23 #include <linux/tcp.h>
24 #include <linux/init.h>
25 #include <linux/dma-mapping.h>
26 #include <linux/pm_runtime.h>
27
28 #include <asm/system.h>
29 #include <asm/io.h>
30 #include <asm/irq.h>
31
32 #define RTL8169_VERSION "2.3LK-NAPI"
33 #define MODULENAME "r8169"
34 #define PFX MODULENAME ": "
35
36 #ifdef RTL8169_DEBUG
37 #define assert(expr) \
38         if (!(expr)) {                                  \
39                 printk( "Assertion failed! %s,%s,%s,line=%d\n", \
40                 #expr,__FILE__,__func__,__LINE__);              \
41         }
42 #define dprintk(fmt, args...) \
43         do { printk(KERN_DEBUG PFX fmt, ## args); } while (0)
44 #else
45 #define assert(expr) do {} while (0)
46 #define dprintk(fmt, args...)   do {} while (0)
47 #endif /* RTL8169_DEBUG */
48
49 #define R8169_MSG_DEFAULT \
50         (NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN)
51
52 #define TX_BUFFS_AVAIL(tp) \
53         (tp->dirty_tx + NUM_TX_DESC - tp->cur_tx - 1)
54
55 /* Maximum number of multicast addresses to filter (vs. Rx-all-multicast).
56    The RTL chips use a 64 element hash table based on the Ethernet CRC. */
57 static const int multicast_filter_limit = 32;
58
59 /* MAC address length */
60 #define MAC_ADDR_LEN    6
61
62 #define MAX_READ_REQUEST_SHIFT  12
63 #define RX_FIFO_THRESH  7       /* 7 means NO threshold, Rx buffer level before first PCI xfer. */
64 #define RX_DMA_BURST    6       /* Maximum PCI burst, '6' is 1024 */
65 #define TX_DMA_BURST    6       /* Maximum PCI burst, '6' is 1024 */
66 #define EarlyTxThld     0x3F    /* 0x3F means NO early transmit */
67 #define SafeMtu         0x1c20  /* ... actually life sucks beyond ~7k */
68 #define InterFrameGap   0x03    /* 3 means InterFrameGap = the shortest one */
69
70 #define R8169_REGS_SIZE         256
71 #define R8169_NAPI_WEIGHT       64
72 #define NUM_TX_DESC     64      /* Number of Tx descriptor registers */
73 #define NUM_RX_DESC     256     /* Number of Rx descriptor registers */
74 #define RX_BUF_SIZE     1536    /* Rx Buffer size */
75 #define R8169_TX_RING_BYTES     (NUM_TX_DESC * sizeof(struct TxDesc))
76 #define R8169_RX_RING_BYTES     (NUM_RX_DESC * sizeof(struct RxDesc))
77
78 #define RTL8169_TX_TIMEOUT      (6*HZ)
79 #define RTL8169_PHY_TIMEOUT     (10*HZ)
80
81 #define RTL_EEPROM_SIG          cpu_to_le32(0x8129)
82 #define RTL_EEPROM_SIG_MASK     cpu_to_le32(0xffff)
83 #define RTL_EEPROM_SIG_ADDR     0x0000
84
85 /* write/read MMIO register */
86 #define RTL_W8(reg, val8)       writeb ((val8), ioaddr + (reg))
87 #define RTL_W16(reg, val16)     writew ((val16), ioaddr + (reg))
88 #define RTL_W32(reg, val32)     writel ((val32), ioaddr + (reg))
89 #define RTL_R8(reg)             readb (ioaddr + (reg))
90 #define RTL_R16(reg)            readw (ioaddr + (reg))
91 #define RTL_R32(reg)            readl (ioaddr + (reg))
92
93 enum mac_version {
94         RTL_GIGA_MAC_NONE   = 0x00,
95         RTL_GIGA_MAC_VER_01 = 0x01, // 8169
96         RTL_GIGA_MAC_VER_02 = 0x02, // 8169S
97         RTL_GIGA_MAC_VER_03 = 0x03, // 8110S
98         RTL_GIGA_MAC_VER_04 = 0x04, // 8169SB
99         RTL_GIGA_MAC_VER_05 = 0x05, // 8110SCd
100         RTL_GIGA_MAC_VER_06 = 0x06, // 8110SCe
101         RTL_GIGA_MAC_VER_07 = 0x07, // 8102e
102         RTL_GIGA_MAC_VER_08 = 0x08, // 8102e
103         RTL_GIGA_MAC_VER_09 = 0x09, // 8102e
104         RTL_GIGA_MAC_VER_10 = 0x0a, // 8101e
105         RTL_GIGA_MAC_VER_11 = 0x0b, // 8168Bb
106         RTL_GIGA_MAC_VER_12 = 0x0c, // 8168Be
107         RTL_GIGA_MAC_VER_13 = 0x0d, // 8101Eb
108         RTL_GIGA_MAC_VER_14 = 0x0e, // 8101 ?
109         RTL_GIGA_MAC_VER_15 = 0x0f, // 8101 ?
110         RTL_GIGA_MAC_VER_16 = 0x11, // 8101Ec
111         RTL_GIGA_MAC_VER_17 = 0x10, // 8168Bf
112         RTL_GIGA_MAC_VER_18 = 0x12, // 8168CP
113         RTL_GIGA_MAC_VER_19 = 0x13, // 8168C
114         RTL_GIGA_MAC_VER_20 = 0x14, // 8168C
115         RTL_GIGA_MAC_VER_21 = 0x15, // 8168C
116         RTL_GIGA_MAC_VER_22 = 0x16, // 8168C
117         RTL_GIGA_MAC_VER_23 = 0x17, // 8168CP
118         RTL_GIGA_MAC_VER_24 = 0x18, // 8168CP
119         RTL_GIGA_MAC_VER_25 = 0x19, // 8168D
120         RTL_GIGA_MAC_VER_26 = 0x1a, // 8168D
121         RTL_GIGA_MAC_VER_27 = 0x1b  // 8168DP
122 };
123
124 #define _R(NAME,MAC,MASK) \
125         { .name = NAME, .mac_version = MAC, .RxConfigMask = MASK }
126
127 static const struct {
128         const char *name;
129         u8 mac_version;
130         u32 RxConfigMask;       /* Clears the bits supported by this chip */
131 } rtl_chip_info[] = {
132         _R("RTL8169",           RTL_GIGA_MAC_VER_01, 0xff7e1880), // 8169
133         _R("RTL8169s",          RTL_GIGA_MAC_VER_02, 0xff7e1880), // 8169S
134         _R("RTL8110s",          RTL_GIGA_MAC_VER_03, 0xff7e1880), // 8110S
135         _R("RTL8169sb/8110sb",  RTL_GIGA_MAC_VER_04, 0xff7e1880), // 8169SB
136         _R("RTL8169sc/8110sc",  RTL_GIGA_MAC_VER_05, 0xff7e1880), // 8110SCd
137         _R("RTL8169sc/8110sc",  RTL_GIGA_MAC_VER_06, 0xff7e1880), // 8110SCe
138         _R("RTL8102e",          RTL_GIGA_MAC_VER_07, 0xff7e1880), // PCI-E
139         _R("RTL8102e",          RTL_GIGA_MAC_VER_08, 0xff7e1880), // PCI-E
140         _R("RTL8102e",          RTL_GIGA_MAC_VER_09, 0xff7e1880), // PCI-E
141         _R("RTL8101e",          RTL_GIGA_MAC_VER_10, 0xff7e1880), // PCI-E
142         _R("RTL8168b/8111b",    RTL_GIGA_MAC_VER_11, 0xff7e1880), // PCI-E
143         _R("RTL8168b/8111b",    RTL_GIGA_MAC_VER_12, 0xff7e1880), // PCI-E
144         _R("RTL8101e",          RTL_GIGA_MAC_VER_13, 0xff7e1880), // PCI-E 8139
145         _R("RTL8100e",          RTL_GIGA_MAC_VER_14, 0xff7e1880), // PCI-E 8139
146         _R("RTL8100e",          RTL_GIGA_MAC_VER_15, 0xff7e1880), // PCI-E 8139
147         _R("RTL8168b/8111b",    RTL_GIGA_MAC_VER_17, 0xff7e1880), // PCI-E
148         _R("RTL8101e",          RTL_GIGA_MAC_VER_16, 0xff7e1880), // PCI-E
149         _R("RTL8168cp/8111cp",  RTL_GIGA_MAC_VER_18, 0xff7e1880), // PCI-E
150         _R("RTL8168c/8111c",    RTL_GIGA_MAC_VER_19, 0xff7e1880), // PCI-E
151         _R("RTL8168c/8111c",    RTL_GIGA_MAC_VER_20, 0xff7e1880), // PCI-E
152         _R("RTL8168c/8111c",    RTL_GIGA_MAC_VER_21, 0xff7e1880), // PCI-E
153         _R("RTL8168c/8111c",    RTL_GIGA_MAC_VER_22, 0xff7e1880), // PCI-E
154         _R("RTL8168cp/8111cp",  RTL_GIGA_MAC_VER_23, 0xff7e1880), // PCI-E
155         _R("RTL8168cp/8111cp",  RTL_GIGA_MAC_VER_24, 0xff7e1880), // PCI-E
156         _R("RTL8168d/8111d",    RTL_GIGA_MAC_VER_25, 0xff7e1880), // PCI-E
157         _R("RTL8168d/8111d",    RTL_GIGA_MAC_VER_26, 0xff7e1880), // PCI-E
158         _R("RTL8168dp/8111dp",  RTL_GIGA_MAC_VER_27, 0xff7e1880)  // PCI-E
159 };
160 #undef _R
161
162 enum cfg_version {
163         RTL_CFG_0 = 0x00,
164         RTL_CFG_1,
165         RTL_CFG_2
166 };
167
168 static void rtl_hw_start_8169(struct net_device *);
169 static void rtl_hw_start_8168(struct net_device *);
170 static void rtl_hw_start_8101(struct net_device *);
171
172 static DEFINE_PCI_DEVICE_TABLE(rtl8169_pci_tbl) = {
173         { PCI_DEVICE(PCI_VENDOR_ID_REALTEK,     0x8129), 0, 0, RTL_CFG_0 },
174         { PCI_DEVICE(PCI_VENDOR_ID_REALTEK,     0x8136), 0, 0, RTL_CFG_2 },
175         { PCI_DEVICE(PCI_VENDOR_ID_REALTEK,     0x8167), 0, 0, RTL_CFG_0 },
176         { PCI_DEVICE(PCI_VENDOR_ID_REALTEK,     0x8168), 0, 0, RTL_CFG_1 },
177         { PCI_DEVICE(PCI_VENDOR_ID_REALTEK,     0x8169), 0, 0, RTL_CFG_0 },
178         { PCI_DEVICE(PCI_VENDOR_ID_DLINK,       0x4300), 0, 0, RTL_CFG_0 },
179         { PCI_DEVICE(PCI_VENDOR_ID_AT,          0xc107), 0, 0, RTL_CFG_0 },
180         { PCI_DEVICE(0x16ec,                    0x0116), 0, 0, RTL_CFG_0 },
181         { PCI_VENDOR_ID_LINKSYS,                0x1032,
182                 PCI_ANY_ID, 0x0024, 0, 0, RTL_CFG_0 },
183         { 0x0001,                               0x8168,
184                 PCI_ANY_ID, 0x2410, 0, 0, RTL_CFG_2 },
185         {0,},
186 };
187
188 MODULE_DEVICE_TABLE(pci, rtl8169_pci_tbl);
189
190 /*
191  * we set our copybreak very high so that we don't have
192  * to allocate 16k frames all the time (see note in
193  * rtl8169_open()
194  */
195 static int rx_copybreak = 16383;
196 static int use_dac;
197 static struct {
198         u32 msg_enable;
199 } debug = { -1 };
200
201 enum rtl_registers {
202         MAC0            = 0,    /* Ethernet hardware address. */
203         MAC4            = 4,
204         MAR0            = 8,    /* Multicast filter. */
205         CounterAddrLow          = 0x10,
206         CounterAddrHigh         = 0x14,
207         TxDescStartAddrLow      = 0x20,
208         TxDescStartAddrHigh     = 0x24,
209         TxHDescStartAddrLow     = 0x28,
210         TxHDescStartAddrHigh    = 0x2c,
211         FLASH           = 0x30,
212         ERSR            = 0x36,
213         ChipCmd         = 0x37,
214         TxPoll          = 0x38,
215         IntrMask        = 0x3c,
216         IntrStatus      = 0x3e,
217         TxConfig        = 0x40,
218         RxConfig        = 0x44,
219         RxMissed        = 0x4c,
220         Cfg9346         = 0x50,
221         Config0         = 0x51,
222         Config1         = 0x52,
223         Config2         = 0x53,
224         Config3         = 0x54,
225         Config4         = 0x55,
226         Config5         = 0x56,
227         MultiIntr       = 0x5c,
228         PHYAR           = 0x60,
229         PHYstatus       = 0x6c,
230         RxMaxSize       = 0xda,
231         CPlusCmd        = 0xe0,
232         IntrMitigate    = 0xe2,
233         RxDescAddrLow   = 0xe4,
234         RxDescAddrHigh  = 0xe8,
235         EarlyTxThres    = 0xec,
236         FuncEvent       = 0xf0,
237         FuncEventMask   = 0xf4,
238         FuncPresetState = 0xf8,
239         FuncForceEvent  = 0xfc,
240 };
241
242 enum rtl8110_registers {
243         TBICSR                  = 0x64,
244         TBI_ANAR                = 0x68,
245         TBI_LPAR                = 0x6a,
246 };
247
248 enum rtl8168_8101_registers {
249         CSIDR                   = 0x64,
250         CSIAR                   = 0x68,
251 #define CSIAR_FLAG                      0x80000000
252 #define CSIAR_WRITE_CMD                 0x80000000
253 #define CSIAR_BYTE_ENABLE               0x0f
254 #define CSIAR_BYTE_ENABLE_SHIFT         12
255 #define CSIAR_ADDR_MASK                 0x0fff
256
257         EPHYAR                  = 0x80,
258 #define EPHYAR_FLAG                     0x80000000
259 #define EPHYAR_WRITE_CMD                0x80000000
260 #define EPHYAR_REG_MASK                 0x1f
261 #define EPHYAR_REG_SHIFT                16
262 #define EPHYAR_DATA_MASK                0xffff
263         DBG_REG                 = 0xd1,
264 #define FIX_NAK_1                       (1 << 4)
265 #define FIX_NAK_2                       (1 << 3)
266         EFUSEAR                 = 0xdc,
267 #define EFUSEAR_FLAG                    0x80000000
268 #define EFUSEAR_WRITE_CMD               0x80000000
269 #define EFUSEAR_READ_CMD                0x00000000
270 #define EFUSEAR_REG_MASK                0x03ff
271 #define EFUSEAR_REG_SHIFT               8
272 #define EFUSEAR_DATA_MASK               0xff
273 };
274
275 enum rtl_register_content {
276         /* InterruptStatusBits */
277         SYSErr          = 0x8000,
278         PCSTimeout      = 0x4000,
279         SWInt           = 0x0100,
280         TxDescUnavail   = 0x0080,
281         RxFIFOOver      = 0x0040,
282         LinkChg         = 0x0020,
283         RxOverflow      = 0x0010,
284         TxErr           = 0x0008,
285         TxOK            = 0x0004,
286         RxErr           = 0x0002,
287         RxOK            = 0x0001,
288
289         /* RxStatusDesc */
290         RxFOVF  = (1 << 23),
291         RxRWT   = (1 << 22),
292         RxRES   = (1 << 21),
293         RxRUNT  = (1 << 20),
294         RxCRC   = (1 << 19),
295
296         /* ChipCmdBits */
297         CmdReset        = 0x10,
298         CmdRxEnb        = 0x08,
299         CmdTxEnb        = 0x04,
300         RxBufEmpty      = 0x01,
301
302         /* TXPoll register p.5 */
303         HPQ             = 0x80,         /* Poll cmd on the high prio queue */
304         NPQ             = 0x40,         /* Poll cmd on the low prio queue */
305         FSWInt          = 0x01,         /* Forced software interrupt */
306
307         /* Cfg9346Bits */
308         Cfg9346_Lock    = 0x00,
309         Cfg9346_Unlock  = 0xc0,
310
311         /* rx_mode_bits */
312         AcceptErr       = 0x20,
313         AcceptRunt      = 0x10,
314         AcceptBroadcast = 0x08,
315         AcceptMulticast = 0x04,
316         AcceptMyPhys    = 0x02,
317         AcceptAllPhys   = 0x01,
318
319         /* RxConfigBits */
320         RxCfgFIFOShift  = 13,
321         RxCfgDMAShift   =  8,
322
323         /* TxConfigBits */
324         TxInterFrameGapShift = 24,
325         TxDMAShift = 8, /* DMA burst value (0-7) is shift this many bits */
326
327         /* Config1 register p.24 */
328         LEDS1           = (1 << 7),
329         LEDS0           = (1 << 6),
330         MSIEnable       = (1 << 5),     /* Enable Message Signaled Interrupt */
331         Speed_down      = (1 << 4),
332         MEMMAP          = (1 << 3),
333         IOMAP           = (1 << 2),
334         VPD             = (1 << 1),
335         PMEnable        = (1 << 0),     /* Power Management Enable */
336
337         /* Config2 register p. 25 */
338         PCI_Clock_66MHz = 0x01,
339         PCI_Clock_33MHz = 0x00,
340
341         /* Config3 register p.25 */
342         MagicPacket     = (1 << 5),     /* Wake up when receives a Magic Packet */
343         LinkUp          = (1 << 4),     /* Wake up when the cable connection is re-established */
344         Beacon_en       = (1 << 0),     /* 8168 only. Reserved in the 8168b */
345
346         /* Config5 register p.27 */
347         BWF             = (1 << 6),     /* Accept Broadcast wakeup frame */
348         MWF             = (1 << 5),     /* Accept Multicast wakeup frame */
349         UWF             = (1 << 4),     /* Accept Unicast wakeup frame */
350         LanWake         = (1 << 1),     /* LanWake enable/disable */
351         PMEStatus       = (1 << 0),     /* PME status can be reset by PCI RST# */
352
353         /* TBICSR p.28 */
354         TBIReset        = 0x80000000,
355         TBILoopback     = 0x40000000,
356         TBINwEnable     = 0x20000000,
357         TBINwRestart    = 0x10000000,
358         TBILinkOk       = 0x02000000,
359         TBINwComplete   = 0x01000000,
360
361         /* CPlusCmd p.31 */
362         EnableBist      = (1 << 15),    // 8168 8101
363         Mac_dbgo_oe     = (1 << 14),    // 8168 8101
364         Normal_mode     = (1 << 13),    // unused
365         Force_half_dup  = (1 << 12),    // 8168 8101
366         Force_rxflow_en = (1 << 11),    // 8168 8101
367         Force_txflow_en = (1 << 10),    // 8168 8101
368         Cxpl_dbg_sel    = (1 << 9),     // 8168 8101
369         ASF             = (1 << 8),     // 8168 8101
370         PktCntrDisable  = (1 << 7),     // 8168 8101
371         Mac_dbgo_sel    = 0x001c,       // 8168
372         RxVlan          = (1 << 6),
373         RxChkSum        = (1 << 5),
374         PCIDAC          = (1 << 4),
375         PCIMulRW        = (1 << 3),
376         INTT_0          = 0x0000,       // 8168
377         INTT_1          = 0x0001,       // 8168
378         INTT_2          = 0x0002,       // 8168
379         INTT_3          = 0x0003,       // 8168
380
381         /* rtl8169_PHYstatus */
382         TBI_Enable      = 0x80,
383         TxFlowCtrl      = 0x40,
384         RxFlowCtrl      = 0x20,
385         _1000bpsF       = 0x10,
386         _100bps         = 0x08,
387         _10bps          = 0x04,
388         LinkStatus      = 0x02,
389         FullDup         = 0x01,
390
391         /* _TBICSRBit */
392         TBILinkOK       = 0x02000000,
393
394         /* DumpCounterCommand */
395         CounterDump     = 0x8,
396 };
397
398 enum desc_status_bit {
399         DescOwn         = (1 << 31), /* Descriptor is owned by NIC */
400         RingEnd         = (1 << 30), /* End of descriptor ring */
401         FirstFrag       = (1 << 29), /* First segment of a packet */
402         LastFrag        = (1 << 28), /* Final segment of a packet */
403
404         /* Tx private */
405         LargeSend       = (1 << 27), /* TCP Large Send Offload (TSO) */
406         MSSShift        = 16,        /* MSS value position */
407         MSSMask         = 0xfff,     /* MSS value + LargeSend bit: 12 bits */
408         IPCS            = (1 << 18), /* Calculate IP checksum */
409         UDPCS           = (1 << 17), /* Calculate UDP/IP checksum */
410         TCPCS           = (1 << 16), /* Calculate TCP/IP checksum */
411         TxVlanTag       = (1 << 17), /* Add VLAN tag */
412
413         /* Rx private */
414         PID1            = (1 << 18), /* Protocol ID bit 1/2 */
415         PID0            = (1 << 17), /* Protocol ID bit 2/2 */
416
417 #define RxProtoUDP      (PID1)
418 #define RxProtoTCP      (PID0)
419 #define RxProtoIP       (PID1 | PID0)
420 #define RxProtoMask     RxProtoIP
421
422         IPFail          = (1 << 16), /* IP checksum failed */
423         UDPFail         = (1 << 15), /* UDP/IP checksum failed */
424         TCPFail         = (1 << 14), /* TCP/IP checksum failed */
425         RxVlanTag       = (1 << 16), /* VLAN tag available */
426 };
427
428 #define RsvdMask        0x3fffc000
429
430 struct TxDesc {
431         __le32 opts1;
432         __le32 opts2;
433         __le64 addr;
434 };
435
436 struct RxDesc {
437         __le32 opts1;
438         __le32 opts2;
439         __le64 addr;
440 };
441
442 struct ring_info {
443         struct sk_buff  *skb;
444         u32             len;
445         u8              __pad[sizeof(void *) - sizeof(u32)];
446 };
447
448 enum features {
449         RTL_FEATURE_WOL         = (1 << 0),
450         RTL_FEATURE_MSI         = (1 << 1),
451         RTL_FEATURE_GMII        = (1 << 2),
452 };
453
454 struct rtl8169_counters {
455         __le64  tx_packets;
456         __le64  rx_packets;
457         __le64  tx_errors;
458         __le32  rx_errors;
459         __le16  rx_missed;
460         __le16  align_errors;
461         __le32  tx_one_collision;
462         __le32  tx_multi_collision;
463         __le64  rx_unicast;
464         __le64  rx_broadcast;
465         __le32  rx_multicast;
466         __le16  tx_aborted;
467         __le16  tx_underun;
468 };
469
470 struct rtl8169_private {
471         void __iomem *mmio_addr;        /* memory map physical address */
472         struct pci_dev *pci_dev;        /* Index of PCI device */
473         struct net_device *dev;
474         struct napi_struct napi;
475         spinlock_t lock;                /* spin lock flag */
476         u32 msg_enable;
477         int chipset;
478         int mac_version;
479         u32 cur_rx; /* Index into the Rx descriptor buffer of next Rx pkt. */
480         u32 cur_tx; /* Index into the Tx descriptor buffer of next Rx pkt. */
481         u32 dirty_rx;
482         u32 dirty_tx;
483         struct TxDesc *TxDescArray;     /* 256-aligned Tx descriptor ring */
484         struct RxDesc *RxDescArray;     /* 256-aligned Rx descriptor ring */
485         dma_addr_t TxPhyAddr;
486         dma_addr_t RxPhyAddr;
487         struct sk_buff *Rx_skbuff[NUM_RX_DESC]; /* Rx data buffers */
488         struct ring_info tx_skb[NUM_TX_DESC];   /* Tx data buffers */
489         unsigned align;
490         unsigned rx_buf_sz;
491         struct timer_list timer;
492         u16 cp_cmd;
493         u16 intr_event;
494         u16 napi_event;
495         u16 intr_mask;
496         int phy_1000_ctrl_reg;
497 #ifdef CONFIG_R8169_VLAN
498         struct vlan_group *vlgrp;
499 #endif
500         int (*set_speed)(struct net_device *, u8 autoneg, u16 speed, u8 duplex);
501         int (*get_settings)(struct net_device *, struct ethtool_cmd *);
502         void (*phy_reset_enable)(void __iomem *);
503         void (*hw_start)(struct net_device *);
504         unsigned int (*phy_reset_pending)(void __iomem *);
505         unsigned int (*link_ok)(void __iomem *);
506         int (*do_ioctl)(struct rtl8169_private *tp, struct mii_ioctl_data *data, int cmd);
507         int pcie_cap;
508         struct delayed_work task;
509         unsigned features;
510
511         struct mii_if_info mii;
512         struct rtl8169_counters counters;
513         u32 saved_wolopts;
514 };
515
516 MODULE_AUTHOR("Realtek and the Linux r8169 crew <netdev@vger.kernel.org>");
517 MODULE_DESCRIPTION("RealTek RTL-8169 Gigabit Ethernet driver");
518 module_param(rx_copybreak, int, 0);
519 MODULE_PARM_DESC(rx_copybreak, "Copy breakpoint for copy-only-tiny-frames");
520 module_param(use_dac, int, 0);
521 MODULE_PARM_DESC(use_dac, "Enable PCI DAC. Unsafe on 32 bit PCI slot.");
522 module_param_named(debug, debug.msg_enable, int, 0);
523 MODULE_PARM_DESC(debug, "Debug verbosity level (0=none, ..., 16=all)");
524 MODULE_LICENSE("GPL");
525 MODULE_VERSION(RTL8169_VERSION);
526
527 static int rtl8169_open(struct net_device *dev);
528 static netdev_tx_t rtl8169_start_xmit(struct sk_buff *skb,
529                                       struct net_device *dev);
530 static irqreturn_t rtl8169_interrupt(int irq, void *dev_instance);
531 static int rtl8169_init_ring(struct net_device *dev);
532 static void rtl_hw_start(struct net_device *dev);
533 static int rtl8169_close(struct net_device *dev);
534 static void rtl_set_rx_mode(struct net_device *dev);
535 static void rtl8169_tx_timeout(struct net_device *dev);
536 static struct net_device_stats *rtl8169_get_stats(struct net_device *dev);
537 static int rtl8169_rx_interrupt(struct net_device *, struct rtl8169_private *,
538                                 void __iomem *, u32 budget);
539 static int rtl8169_change_mtu(struct net_device *dev, int new_mtu);
540 static void rtl8169_down(struct net_device *dev);
541 static void rtl8169_rx_clear(struct rtl8169_private *tp);
542 static int rtl8169_poll(struct napi_struct *napi, int budget);
543
544 static const unsigned int rtl8169_rx_config =
545         (RX_FIFO_THRESH << RxCfgFIFOShift) | (RX_DMA_BURST << RxCfgDMAShift);
546
547 static void mdio_write(void __iomem *ioaddr, int reg_addr, int value)
548 {
549         int i;
550
551         RTL_W32(PHYAR, 0x80000000 | (reg_addr & 0x1f) << 16 | (value & 0xffff));
552
553         for (i = 20; i > 0; i--) {
554                 /*
555                  * Check if the RTL8169 has completed writing to the specified
556                  * MII register.
557                  */
558                 if (!(RTL_R32(PHYAR) & 0x80000000))
559                         break;
560                 udelay(25);
561         }
562         /*
563          * According to hardware specs a 20us delay is required after write
564          * complete indication, but before sending next command.
565          */
566         udelay(20);
567 }
568
569 static int mdio_read(void __iomem *ioaddr, int reg_addr)
570 {
571         int i, value = -1;
572
573         RTL_W32(PHYAR, 0x0 | (reg_addr & 0x1f) << 16);
574
575         for (i = 20; i > 0; i--) {
576                 /*
577                  * Check if the RTL8169 has completed retrieving data from
578                  * the specified MII register.
579                  */
580                 if (RTL_R32(PHYAR) & 0x80000000) {
581                         value = RTL_R32(PHYAR) & 0xffff;
582                         break;
583                 }
584                 udelay(25);
585         }
586         /*
587          * According to hardware specs a 20us delay is required after read
588          * complete indication, but before sending next command.
589          */
590         udelay(20);
591
592         return value;
593 }
594
595 static void mdio_patch(void __iomem *ioaddr, int reg_addr, int value)
596 {
597         mdio_write(ioaddr, reg_addr, mdio_read(ioaddr, reg_addr) | value);
598 }
599
600 static void mdio_plus_minus(void __iomem *ioaddr, int reg_addr, int p, int m)
601 {
602         int val;
603
604         val = mdio_read(ioaddr, reg_addr);
605         mdio_write(ioaddr, reg_addr, (val | p) & ~m);
606 }
607
608 static void rtl_mdio_write(struct net_device *dev, int phy_id, int location,
609                            int val)
610 {
611         struct rtl8169_private *tp = netdev_priv(dev);
612         void __iomem *ioaddr = tp->mmio_addr;
613
614         mdio_write(ioaddr, location, val);
615 }
616
617 static int rtl_mdio_read(struct net_device *dev, int phy_id, int location)
618 {
619         struct rtl8169_private *tp = netdev_priv(dev);
620         void __iomem *ioaddr = tp->mmio_addr;
621
622         return mdio_read(ioaddr, location);
623 }
624
625 static void rtl_ephy_write(void __iomem *ioaddr, int reg_addr, int value)
626 {
627         unsigned int i;
628
629         RTL_W32(EPHYAR, EPHYAR_WRITE_CMD | (value & EPHYAR_DATA_MASK) |
630                 (reg_addr & EPHYAR_REG_MASK) << EPHYAR_REG_SHIFT);
631
632         for (i = 0; i < 100; i++) {
633                 if (!(RTL_R32(EPHYAR) & EPHYAR_FLAG))
634                         break;
635                 udelay(10);
636         }
637 }
638
639 static u16 rtl_ephy_read(void __iomem *ioaddr, int reg_addr)
640 {
641         u16 value = 0xffff;
642         unsigned int i;
643
644         RTL_W32(EPHYAR, (reg_addr & EPHYAR_REG_MASK) << EPHYAR_REG_SHIFT);
645
646         for (i = 0; i < 100; i++) {
647                 if (RTL_R32(EPHYAR) & EPHYAR_FLAG) {
648                         value = RTL_R32(EPHYAR) & EPHYAR_DATA_MASK;
649                         break;
650                 }
651                 udelay(10);
652         }
653
654         return value;
655 }
656
657 static void rtl_csi_write(void __iomem *ioaddr, int addr, int value)
658 {
659         unsigned int i;
660
661         RTL_W32(CSIDR, value);
662         RTL_W32(CSIAR, CSIAR_WRITE_CMD | (addr & CSIAR_ADDR_MASK) |
663                 CSIAR_BYTE_ENABLE << CSIAR_BYTE_ENABLE_SHIFT);
664
665         for (i = 0; i < 100; i++) {
666                 if (!(RTL_R32(CSIAR) & CSIAR_FLAG))
667                         break;
668                 udelay(10);
669         }
670 }
671
672 static u32 rtl_csi_read(void __iomem *ioaddr, int addr)
673 {
674         u32 value = ~0x00;
675         unsigned int i;
676
677         RTL_W32(CSIAR, (addr & CSIAR_ADDR_MASK) |
678                 CSIAR_BYTE_ENABLE << CSIAR_BYTE_ENABLE_SHIFT);
679
680         for (i = 0; i < 100; i++) {
681                 if (RTL_R32(CSIAR) & CSIAR_FLAG) {
682                         value = RTL_R32(CSIDR);
683                         break;
684                 }
685                 udelay(10);
686         }
687
688         return value;
689 }
690
691 static u8 rtl8168d_efuse_read(void __iomem *ioaddr, int reg_addr)
692 {
693         u8 value = 0xff;
694         unsigned int i;
695
696         RTL_W32(EFUSEAR, (reg_addr & EFUSEAR_REG_MASK) << EFUSEAR_REG_SHIFT);
697
698         for (i = 0; i < 300; i++) {
699                 if (RTL_R32(EFUSEAR) & EFUSEAR_FLAG) {
700                         value = RTL_R32(EFUSEAR) & EFUSEAR_DATA_MASK;
701                         break;
702                 }
703                 udelay(100);
704         }
705
706         return value;
707 }
708
709 static void rtl8169_irq_mask_and_ack(void __iomem *ioaddr)
710 {
711         RTL_W16(IntrMask, 0x0000);
712
713         RTL_W16(IntrStatus, 0xffff);
714 }
715
716 static void rtl8169_asic_down(void __iomem *ioaddr)
717 {
718         RTL_W8(ChipCmd, 0x00);
719         rtl8169_irq_mask_and_ack(ioaddr);
720         RTL_R16(CPlusCmd);
721 }
722
723 static unsigned int rtl8169_tbi_reset_pending(void __iomem *ioaddr)
724 {
725         return RTL_R32(TBICSR) & TBIReset;
726 }
727
728 static unsigned int rtl8169_xmii_reset_pending(void __iomem *ioaddr)
729 {
730         return mdio_read(ioaddr, MII_BMCR) & BMCR_RESET;
731 }
732
733 static unsigned int rtl8169_tbi_link_ok(void __iomem *ioaddr)
734 {
735         return RTL_R32(TBICSR) & TBILinkOk;
736 }
737
738 static unsigned int rtl8169_xmii_link_ok(void __iomem *ioaddr)
739 {
740         return RTL_R8(PHYstatus) & LinkStatus;
741 }
742
743 static void rtl8169_tbi_reset_enable(void __iomem *ioaddr)
744 {
745         RTL_W32(TBICSR, RTL_R32(TBICSR) | TBIReset);
746 }
747
748 static void rtl8169_xmii_reset_enable(void __iomem *ioaddr)
749 {
750         unsigned int val;
751
752         val = mdio_read(ioaddr, MII_BMCR) | BMCR_RESET;
753         mdio_write(ioaddr, MII_BMCR, val & 0xffff);
754 }
755
756 static void rtl8169_check_link_status(struct net_device *dev,
757                                       struct rtl8169_private *tp,
758                                       void __iomem *ioaddr)
759 {
760         unsigned long flags;
761
762         spin_lock_irqsave(&tp->lock, flags);
763         if (tp->link_ok(ioaddr)) {
764                 /* This is to cancel a scheduled suspend if there's one. */
765                 pm_request_resume(&tp->pci_dev->dev);
766                 netif_carrier_on(dev);
767                 netif_info(tp, ifup, dev, "link up\n");
768         } else {
769                 netif_carrier_off(dev);
770                 netif_info(tp, ifdown, dev, "link down\n");
771                 pm_schedule_suspend(&tp->pci_dev->dev, 100);
772         }
773         spin_unlock_irqrestore(&tp->lock, flags);
774 }
775
776 #define WAKE_ANY (WAKE_PHY | WAKE_MAGIC | WAKE_UCAST | WAKE_BCAST | WAKE_MCAST)
777
778 static u32 __rtl8169_get_wol(struct rtl8169_private *tp)
779 {
780         void __iomem *ioaddr = tp->mmio_addr;
781         u8 options;
782         u32 wolopts = 0;
783
784         options = RTL_R8(Config1);
785         if (!(options & PMEnable))
786                 return 0;
787
788         options = RTL_R8(Config3);
789         if (options & LinkUp)
790                 wolopts |= WAKE_PHY;
791         if (options & MagicPacket)
792                 wolopts |= WAKE_MAGIC;
793
794         options = RTL_R8(Config5);
795         if (options & UWF)
796                 wolopts |= WAKE_UCAST;
797         if (options & BWF)
798                 wolopts |= WAKE_BCAST;
799         if (options & MWF)
800                 wolopts |= WAKE_MCAST;
801
802         return wolopts;
803 }
804
805 static void rtl8169_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
806 {
807         struct rtl8169_private *tp = netdev_priv(dev);
808
809         spin_lock_irq(&tp->lock);
810
811         wol->supported = WAKE_ANY;
812         wol->wolopts = __rtl8169_get_wol(tp);
813
814         spin_unlock_irq(&tp->lock);
815 }
816
817 static void __rtl8169_set_wol(struct rtl8169_private *tp, u32 wolopts)
818 {
819         void __iomem *ioaddr = tp->mmio_addr;
820         unsigned int i;
821         static const struct {
822                 u32 opt;
823                 u16 reg;
824                 u8  mask;
825         } cfg[] = {
826                 { WAKE_ANY,   Config1, PMEnable },
827                 { WAKE_PHY,   Config3, LinkUp },
828                 { WAKE_MAGIC, Config3, MagicPacket },
829                 { WAKE_UCAST, Config5, UWF },
830                 { WAKE_BCAST, Config5, BWF },
831                 { WAKE_MCAST, Config5, MWF },
832                 { WAKE_ANY,   Config5, LanWake }
833         };
834
835         RTL_W8(Cfg9346, Cfg9346_Unlock);
836
837         for (i = 0; i < ARRAY_SIZE(cfg); i++) {
838                 u8 options = RTL_R8(cfg[i].reg) & ~cfg[i].mask;
839                 if (wolopts & cfg[i].opt)
840                         options |= cfg[i].mask;
841                 RTL_W8(cfg[i].reg, options);
842         }
843
844         RTL_W8(Cfg9346, Cfg9346_Lock);
845 }
846
847 static int rtl8169_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
848 {
849         struct rtl8169_private *tp = netdev_priv(dev);
850
851         spin_lock_irq(&tp->lock);
852
853         if (wol->wolopts)
854                 tp->features |= RTL_FEATURE_WOL;
855         else
856                 tp->features &= ~RTL_FEATURE_WOL;
857         __rtl8169_set_wol(tp, wol->wolopts);
858         device_set_wakeup_enable(&tp->pci_dev->dev, wol->wolopts);
859
860         spin_unlock_irq(&tp->lock);
861
862         return 0;
863 }
864
865 static void rtl8169_get_drvinfo(struct net_device *dev,
866                                 struct ethtool_drvinfo *info)
867 {
868         struct rtl8169_private *tp = netdev_priv(dev);
869
870         strcpy(info->driver, MODULENAME);
871         strcpy(info->version, RTL8169_VERSION);
872         strcpy(info->bus_info, pci_name(tp->pci_dev));
873 }
874
875 static int rtl8169_get_regs_len(struct net_device *dev)
876 {
877         return R8169_REGS_SIZE;
878 }
879
880 static int rtl8169_set_speed_tbi(struct net_device *dev,
881                                  u8 autoneg, u16 speed, u8 duplex)
882 {
883         struct rtl8169_private *tp = netdev_priv(dev);
884         void __iomem *ioaddr = tp->mmio_addr;
885         int ret = 0;
886         u32 reg;
887
888         reg = RTL_R32(TBICSR);
889         if ((autoneg == AUTONEG_DISABLE) && (speed == SPEED_1000) &&
890             (duplex == DUPLEX_FULL)) {
891                 RTL_W32(TBICSR, reg & ~(TBINwEnable | TBINwRestart));
892         } else if (autoneg == AUTONEG_ENABLE)
893                 RTL_W32(TBICSR, reg | TBINwEnable | TBINwRestart);
894         else {
895                 netif_warn(tp, link, dev,
896                            "incorrect speed setting refused in TBI mode\n");
897                 ret = -EOPNOTSUPP;
898         }
899
900         return ret;
901 }
902
903 static int rtl8169_set_speed_xmii(struct net_device *dev,
904                                   u8 autoneg, u16 speed, u8 duplex)
905 {
906         struct rtl8169_private *tp = netdev_priv(dev);
907         void __iomem *ioaddr = tp->mmio_addr;
908         int giga_ctrl, bmcr;
909
910         if (autoneg == AUTONEG_ENABLE) {
911                 int auto_nego;
912
913                 auto_nego = mdio_read(ioaddr, MII_ADVERTISE);
914                 auto_nego |= (ADVERTISE_10HALF | ADVERTISE_10FULL |
915                               ADVERTISE_100HALF | ADVERTISE_100FULL);
916                 auto_nego |= ADVERTISE_PAUSE_CAP | ADVERTISE_PAUSE_ASYM;
917
918                 giga_ctrl = mdio_read(ioaddr, MII_CTRL1000);
919                 giga_ctrl &= ~(ADVERTISE_1000FULL | ADVERTISE_1000HALF);
920
921                 /* The 8100e/8101e/8102e do Fast Ethernet only. */
922                 if ((tp->mac_version != RTL_GIGA_MAC_VER_07) &&
923                     (tp->mac_version != RTL_GIGA_MAC_VER_08) &&
924                     (tp->mac_version != RTL_GIGA_MAC_VER_09) &&
925                     (tp->mac_version != RTL_GIGA_MAC_VER_10) &&
926                     (tp->mac_version != RTL_GIGA_MAC_VER_13) &&
927                     (tp->mac_version != RTL_GIGA_MAC_VER_14) &&
928                     (tp->mac_version != RTL_GIGA_MAC_VER_15) &&
929                     (tp->mac_version != RTL_GIGA_MAC_VER_16)) {
930                         giga_ctrl |= ADVERTISE_1000FULL | ADVERTISE_1000HALF;
931                 } else {
932                         netif_info(tp, link, dev,
933                                    "PHY does not support 1000Mbps\n");
934                 }
935
936                 bmcr = BMCR_ANENABLE | BMCR_ANRESTART;
937
938                 if ((tp->mac_version == RTL_GIGA_MAC_VER_11) ||
939                     (tp->mac_version == RTL_GIGA_MAC_VER_12) ||
940                     (tp->mac_version >= RTL_GIGA_MAC_VER_17)) {
941                         /*
942                          * Wake up the PHY.
943                          * Vendor specific (0x1f) and reserved (0x0e) MII
944                          * registers.
945                          */
946                         mdio_write(ioaddr, 0x1f, 0x0000);
947                         mdio_write(ioaddr, 0x0e, 0x0000);
948                 }
949
950                 mdio_write(ioaddr, MII_ADVERTISE, auto_nego);
951                 mdio_write(ioaddr, MII_CTRL1000, giga_ctrl);
952         } else {
953                 giga_ctrl = 0;
954
955                 if (speed == SPEED_10)
956                         bmcr = 0;
957                 else if (speed == SPEED_100)
958                         bmcr = BMCR_SPEED100;
959                 else
960                         return -EINVAL;
961
962                 if (duplex == DUPLEX_FULL)
963                         bmcr |= BMCR_FULLDPLX;
964
965                 mdio_write(ioaddr, 0x1f, 0x0000);
966         }
967
968         tp->phy_1000_ctrl_reg = giga_ctrl;
969
970         mdio_write(ioaddr, MII_BMCR, bmcr);
971
972         if ((tp->mac_version == RTL_GIGA_MAC_VER_02) ||
973             (tp->mac_version == RTL_GIGA_MAC_VER_03)) {
974                 if ((speed == SPEED_100) && (autoneg != AUTONEG_ENABLE)) {
975                         mdio_write(ioaddr, 0x17, 0x2138);
976                         mdio_write(ioaddr, 0x0e, 0x0260);
977                 } else {
978                         mdio_write(ioaddr, 0x17, 0x2108);
979                         mdio_write(ioaddr, 0x0e, 0x0000);
980                 }
981         }
982
983         return 0;
984 }
985
986 static int rtl8169_set_speed(struct net_device *dev,
987                              u8 autoneg, u16 speed, u8 duplex)
988 {
989         struct rtl8169_private *tp = netdev_priv(dev);
990         int ret;
991
992         ret = tp->set_speed(dev, autoneg, speed, duplex);
993
994         if (netif_running(dev) && (tp->phy_1000_ctrl_reg & ADVERTISE_1000FULL))
995                 mod_timer(&tp->timer, jiffies + RTL8169_PHY_TIMEOUT);
996
997         return ret;
998 }
999
1000 static int rtl8169_set_settings(struct net_device *dev, struct ethtool_cmd *cmd)
1001 {
1002         struct rtl8169_private *tp = netdev_priv(dev);
1003         unsigned long flags;
1004         int ret;
1005
1006         spin_lock_irqsave(&tp->lock, flags);
1007         ret = rtl8169_set_speed(dev, cmd->autoneg, cmd->speed, cmd->duplex);
1008         spin_unlock_irqrestore(&tp->lock, flags);
1009
1010         return ret;
1011 }
1012
1013 static u32 rtl8169_get_rx_csum(struct net_device *dev)
1014 {
1015         struct rtl8169_private *tp = netdev_priv(dev);
1016
1017         return tp->cp_cmd & RxChkSum;
1018 }
1019
1020 static int rtl8169_set_rx_csum(struct net_device *dev, u32 data)
1021 {
1022         struct rtl8169_private *tp = netdev_priv(dev);
1023         void __iomem *ioaddr = tp->mmio_addr;
1024         unsigned long flags;
1025
1026         spin_lock_irqsave(&tp->lock, flags);
1027
1028         if (data)
1029                 tp->cp_cmd |= RxChkSum;
1030         else
1031                 tp->cp_cmd &= ~RxChkSum;
1032
1033         RTL_W16(CPlusCmd, tp->cp_cmd);
1034         RTL_R16(CPlusCmd);
1035
1036         spin_unlock_irqrestore(&tp->lock, flags);
1037
1038         return 0;
1039 }
1040
1041 #ifdef CONFIG_R8169_VLAN
1042
1043 static inline u32 rtl8169_tx_vlan_tag(struct rtl8169_private *tp,
1044                                       struct sk_buff *skb)
1045 {
1046         return (tp->vlgrp && vlan_tx_tag_present(skb)) ?
1047                 TxVlanTag | swab16(vlan_tx_tag_get(skb)) : 0x00;
1048 }
1049
1050 static void rtl8169_vlan_rx_register(struct net_device *dev,
1051                                      struct vlan_group *grp)
1052 {
1053         struct rtl8169_private *tp = netdev_priv(dev);
1054         void __iomem *ioaddr = tp->mmio_addr;
1055         unsigned long flags;
1056
1057         spin_lock_irqsave(&tp->lock, flags);
1058         tp->vlgrp = grp;
1059         /*
1060          * Do not disable RxVlan on 8110SCd.
1061          */
1062         if (tp->vlgrp || (tp->mac_version == RTL_GIGA_MAC_VER_05))
1063                 tp->cp_cmd |= RxVlan;
1064         else
1065                 tp->cp_cmd &= ~RxVlan;
1066         RTL_W16(CPlusCmd, tp->cp_cmd);
1067         RTL_R16(CPlusCmd);
1068         spin_unlock_irqrestore(&tp->lock, flags);
1069 }
1070
1071 static int rtl8169_rx_vlan_skb(struct rtl8169_private *tp, struct RxDesc *desc,
1072                                struct sk_buff *skb, int polling)
1073 {
1074         u32 opts2 = le32_to_cpu(desc->opts2);
1075         struct vlan_group *vlgrp = tp->vlgrp;
1076         int ret;
1077
1078         if (vlgrp && (opts2 & RxVlanTag)) {
1079                 __vlan_hwaccel_rx(skb, vlgrp, swab16(opts2 & 0xffff), polling);
1080                 ret = 0;
1081         } else
1082                 ret = -1;
1083         desc->opts2 = 0;
1084         return ret;
1085 }
1086
1087 #else /* !CONFIG_R8169_VLAN */
1088
1089 static inline u32 rtl8169_tx_vlan_tag(struct rtl8169_private *tp,
1090                                       struct sk_buff *skb)
1091 {
1092         return 0;
1093 }
1094
1095 static int rtl8169_rx_vlan_skb(struct rtl8169_private *tp, struct RxDesc *desc,
1096                                struct sk_buff *skb, int polling)
1097 {
1098         return -1;
1099 }
1100
1101 #endif
1102
1103 static int rtl8169_gset_tbi(struct net_device *dev, struct ethtool_cmd *cmd)
1104 {
1105         struct rtl8169_private *tp = netdev_priv(dev);
1106         void __iomem *ioaddr = tp->mmio_addr;
1107         u32 status;
1108
1109         cmd->supported =
1110                 SUPPORTED_1000baseT_Full | SUPPORTED_Autoneg | SUPPORTED_FIBRE;
1111         cmd->port = PORT_FIBRE;
1112         cmd->transceiver = XCVR_INTERNAL;
1113
1114         status = RTL_R32(TBICSR);
1115         cmd->advertising = (status & TBINwEnable) ?  ADVERTISED_Autoneg : 0;
1116         cmd->autoneg = !!(status & TBINwEnable);
1117
1118         cmd->speed = SPEED_1000;
1119         cmd->duplex = DUPLEX_FULL; /* Always set */
1120
1121         return 0;
1122 }
1123
1124 static int rtl8169_gset_xmii(struct net_device *dev, struct ethtool_cmd *cmd)
1125 {
1126         struct rtl8169_private *tp = netdev_priv(dev);
1127
1128         return mii_ethtool_gset(&tp->mii, cmd);
1129 }
1130
1131 static int rtl8169_get_settings(struct net_device *dev, struct ethtool_cmd *cmd)
1132 {
1133         struct rtl8169_private *tp = netdev_priv(dev);
1134         unsigned long flags;
1135         int rc;
1136
1137         spin_lock_irqsave(&tp->lock, flags);
1138
1139         rc = tp->get_settings(dev, cmd);
1140
1141         spin_unlock_irqrestore(&tp->lock, flags);
1142         return rc;
1143 }
1144
1145 static void rtl8169_get_regs(struct net_device *dev, struct ethtool_regs *regs,
1146                              void *p)
1147 {
1148         struct rtl8169_private *tp = netdev_priv(dev);
1149         unsigned long flags;
1150
1151         if (regs->len > R8169_REGS_SIZE)
1152                 regs->len = R8169_REGS_SIZE;
1153
1154         spin_lock_irqsave(&tp->lock, flags);
1155         memcpy_fromio(p, tp->mmio_addr, regs->len);
1156         spin_unlock_irqrestore(&tp->lock, flags);
1157 }
1158
1159 static u32 rtl8169_get_msglevel(struct net_device *dev)
1160 {
1161         struct rtl8169_private *tp = netdev_priv(dev);
1162
1163         return tp->msg_enable;
1164 }
1165
1166 static void rtl8169_set_msglevel(struct net_device *dev, u32 value)
1167 {
1168         struct rtl8169_private *tp = netdev_priv(dev);
1169
1170         tp->msg_enable = value;
1171 }
1172
1173 static const char rtl8169_gstrings[][ETH_GSTRING_LEN] = {
1174         "tx_packets",
1175         "rx_packets",
1176         "tx_errors",
1177         "rx_errors",
1178         "rx_missed",
1179         "align_errors",
1180         "tx_single_collisions",
1181         "tx_multi_collisions",
1182         "unicast",
1183         "broadcast",
1184         "multicast",
1185         "tx_aborted",
1186         "tx_underrun",
1187 };
1188
1189 static int rtl8169_get_sset_count(struct net_device *dev, int sset)
1190 {
1191         switch (sset) {
1192         case ETH_SS_STATS:
1193                 return ARRAY_SIZE(rtl8169_gstrings);
1194         default:
1195                 return -EOPNOTSUPP;
1196         }
1197 }
1198
1199 static void rtl8169_update_counters(struct net_device *dev)
1200 {
1201         struct rtl8169_private *tp = netdev_priv(dev);
1202         void __iomem *ioaddr = tp->mmio_addr;
1203         struct rtl8169_counters *counters;
1204         dma_addr_t paddr;
1205         u32 cmd;
1206         int wait = 1000;
1207
1208         /*
1209          * Some chips are unable to dump tally counters when the receiver
1210          * is disabled.
1211          */
1212         if ((RTL_R8(ChipCmd) & CmdRxEnb) == 0)
1213                 return;
1214
1215         counters = pci_alloc_consistent(tp->pci_dev, sizeof(*counters), &paddr);
1216         if (!counters)
1217                 return;
1218
1219         RTL_W32(CounterAddrHigh, (u64)paddr >> 32);
1220         cmd = (u64)paddr & DMA_BIT_MASK(32);
1221         RTL_W32(CounterAddrLow, cmd);
1222         RTL_W32(CounterAddrLow, cmd | CounterDump);
1223
1224         while (wait--) {
1225                 if ((RTL_R32(CounterAddrLow) & CounterDump) == 0) {
1226                         /* copy updated counters */
1227                         memcpy(&tp->counters, counters, sizeof(*counters));
1228                         break;
1229                 }
1230                 udelay(10);
1231         }
1232
1233         RTL_W32(CounterAddrLow, 0);
1234         RTL_W32(CounterAddrHigh, 0);
1235
1236         pci_free_consistent(tp->pci_dev, sizeof(*counters), counters, paddr);
1237 }
1238
1239 static void rtl8169_get_ethtool_stats(struct net_device *dev,
1240                                       struct ethtool_stats *stats, u64 *data)
1241 {
1242         struct rtl8169_private *tp = netdev_priv(dev);
1243
1244         ASSERT_RTNL();
1245
1246         rtl8169_update_counters(dev);
1247
1248         data[0] = le64_to_cpu(tp->counters.tx_packets);
1249         data[1] = le64_to_cpu(tp->counters.rx_packets);
1250         data[2] = le64_to_cpu(tp->counters.tx_errors);
1251         data[3] = le32_to_cpu(tp->counters.rx_errors);
1252         data[4] = le16_to_cpu(tp->counters.rx_missed);
1253         data[5] = le16_to_cpu(tp->counters.align_errors);
1254         data[6] = le32_to_cpu(tp->counters.tx_one_collision);
1255         data[7] = le32_to_cpu(tp->counters.tx_multi_collision);
1256         data[8] = le64_to_cpu(tp->counters.rx_unicast);
1257         data[9] = le64_to_cpu(tp->counters.rx_broadcast);
1258         data[10] = le32_to_cpu(tp->counters.rx_multicast);
1259         data[11] = le16_to_cpu(tp->counters.tx_aborted);
1260         data[12] = le16_to_cpu(tp->counters.tx_underun);
1261 }
1262
1263 static void rtl8169_get_strings(struct net_device *dev, u32 stringset, u8 *data)
1264 {
1265         switch(stringset) {
1266         case ETH_SS_STATS:
1267                 memcpy(data, *rtl8169_gstrings, sizeof(rtl8169_gstrings));
1268                 break;
1269         }
1270 }
1271
1272 static const struct ethtool_ops rtl8169_ethtool_ops = {
1273         .get_drvinfo            = rtl8169_get_drvinfo,
1274         .get_regs_len           = rtl8169_get_regs_len,
1275         .get_link               = ethtool_op_get_link,
1276         .get_settings           = rtl8169_get_settings,
1277         .set_settings           = rtl8169_set_settings,
1278         .get_msglevel           = rtl8169_get_msglevel,
1279         .set_msglevel           = rtl8169_set_msglevel,
1280         .get_rx_csum            = rtl8169_get_rx_csum,
1281         .set_rx_csum            = rtl8169_set_rx_csum,
1282         .set_tx_csum            = ethtool_op_set_tx_csum,
1283         .set_sg                 = ethtool_op_set_sg,
1284         .set_tso                = ethtool_op_set_tso,
1285         .get_regs               = rtl8169_get_regs,
1286         .get_wol                = rtl8169_get_wol,
1287         .set_wol                = rtl8169_set_wol,
1288         .get_strings            = rtl8169_get_strings,
1289         .get_sset_count         = rtl8169_get_sset_count,
1290         .get_ethtool_stats      = rtl8169_get_ethtool_stats,
1291 };
1292
1293 static void rtl8169_get_mac_version(struct rtl8169_private *tp,
1294                                     void __iomem *ioaddr)
1295 {
1296         /*
1297          * The driver currently handles the 8168Bf and the 8168Be identically
1298          * but they can be identified more specifically through the test below
1299          * if needed:
1300          *
1301          * (RTL_R32(TxConfig) & 0x700000) == 0x500000 ? 8168Bf : 8168Be
1302          *
1303          * Same thing for the 8101Eb and the 8101Ec:
1304          *
1305          * (RTL_R32(TxConfig) & 0x700000) == 0x200000 ? 8101Eb : 8101Ec
1306          */
1307         static const struct {
1308                 u32 mask;
1309                 u32 val;
1310                 int mac_version;
1311         } mac_info[] = {
1312                 /* 8168D family. */
1313                 { 0x7cf00000, 0x28300000,       RTL_GIGA_MAC_VER_26 },
1314                 { 0x7cf00000, 0x28100000,       RTL_GIGA_MAC_VER_25 },
1315                 { 0x7c800000, 0x28800000,       RTL_GIGA_MAC_VER_27 },
1316                 { 0x7c800000, 0x28000000,       RTL_GIGA_MAC_VER_26 },
1317
1318                 /* 8168C family. */
1319                 { 0x7cf00000, 0x3cb00000,       RTL_GIGA_MAC_VER_24 },
1320                 { 0x7cf00000, 0x3c900000,       RTL_GIGA_MAC_VER_23 },
1321                 { 0x7cf00000, 0x3c800000,       RTL_GIGA_MAC_VER_18 },
1322                 { 0x7c800000, 0x3c800000,       RTL_GIGA_MAC_VER_24 },
1323                 { 0x7cf00000, 0x3c000000,       RTL_GIGA_MAC_VER_19 },
1324                 { 0x7cf00000, 0x3c200000,       RTL_GIGA_MAC_VER_20 },
1325                 { 0x7cf00000, 0x3c300000,       RTL_GIGA_MAC_VER_21 },
1326                 { 0x7cf00000, 0x3c400000,       RTL_GIGA_MAC_VER_22 },
1327                 { 0x7c800000, 0x3c000000,       RTL_GIGA_MAC_VER_22 },
1328
1329                 /* 8168B family. */
1330                 { 0x7cf00000, 0x38000000,       RTL_GIGA_MAC_VER_12 },
1331                 { 0x7cf00000, 0x38500000,       RTL_GIGA_MAC_VER_17 },
1332                 { 0x7c800000, 0x38000000,       RTL_GIGA_MAC_VER_17 },
1333                 { 0x7c800000, 0x30000000,       RTL_GIGA_MAC_VER_11 },
1334
1335                 /* 8101 family. */
1336                 { 0x7cf00000, 0x34a00000,       RTL_GIGA_MAC_VER_09 },
1337                 { 0x7cf00000, 0x24a00000,       RTL_GIGA_MAC_VER_09 },
1338                 { 0x7cf00000, 0x34900000,       RTL_GIGA_MAC_VER_08 },
1339                 { 0x7cf00000, 0x24900000,       RTL_GIGA_MAC_VER_08 },
1340                 { 0x7cf00000, 0x34800000,       RTL_GIGA_MAC_VER_07 },
1341                 { 0x7cf00000, 0x24800000,       RTL_GIGA_MAC_VER_07 },
1342                 { 0x7cf00000, 0x34000000,       RTL_GIGA_MAC_VER_13 },
1343                 { 0x7cf00000, 0x34300000,       RTL_GIGA_MAC_VER_10 },
1344                 { 0x7cf00000, 0x34200000,       RTL_GIGA_MAC_VER_16 },
1345                 { 0x7c800000, 0x34800000,       RTL_GIGA_MAC_VER_09 },
1346                 { 0x7c800000, 0x24800000,       RTL_GIGA_MAC_VER_09 },
1347                 { 0x7c800000, 0x34000000,       RTL_GIGA_MAC_VER_16 },
1348                 /* FIXME: where did these entries come from ? -- FR */
1349                 { 0xfc800000, 0x38800000,       RTL_GIGA_MAC_VER_15 },
1350                 { 0xfc800000, 0x30800000,       RTL_GIGA_MAC_VER_14 },
1351
1352                 /* 8110 family. */
1353                 { 0xfc800000, 0x98000000,       RTL_GIGA_MAC_VER_06 },
1354                 { 0xfc800000, 0x18000000,       RTL_GIGA_MAC_VER_05 },
1355                 { 0xfc800000, 0x10000000,       RTL_GIGA_MAC_VER_04 },
1356                 { 0xfc800000, 0x04000000,       RTL_GIGA_MAC_VER_03 },
1357                 { 0xfc800000, 0x00800000,       RTL_GIGA_MAC_VER_02 },
1358                 { 0xfc800000, 0x00000000,       RTL_GIGA_MAC_VER_01 },
1359
1360                 /* Catch-all */
1361                 { 0x00000000, 0x00000000,       RTL_GIGA_MAC_NONE   }
1362         }, *p = mac_info;
1363         u32 reg;
1364
1365         reg = RTL_R32(TxConfig);
1366         while ((reg & p->mask) != p->val)
1367                 p++;
1368         tp->mac_version = p->mac_version;
1369 }
1370
1371 static void rtl8169_print_mac_version(struct rtl8169_private *tp)
1372 {
1373         dprintk("mac_version = 0x%02x\n", tp->mac_version);
1374 }
1375
1376 struct phy_reg {
1377         u16 reg;
1378         u16 val;
1379 };
1380
1381 static void rtl_phy_write(void __iomem *ioaddr, const struct phy_reg *regs, int len)
1382 {
1383         while (len-- > 0) {
1384                 mdio_write(ioaddr, regs->reg, regs->val);
1385                 regs++;
1386         }
1387 }
1388
1389 static void rtl8169s_hw_phy_config(void __iomem *ioaddr)
1390 {
1391         static const struct phy_reg phy_reg_init[] = {
1392                 { 0x1f, 0x0001 },
1393                 { 0x06, 0x006e },
1394                 { 0x08, 0x0708 },
1395                 { 0x15, 0x4000 },
1396                 { 0x18, 0x65c7 },
1397
1398                 { 0x1f, 0x0001 },
1399                 { 0x03, 0x00a1 },
1400                 { 0x02, 0x0008 },
1401                 { 0x01, 0x0120 },
1402                 { 0x00, 0x1000 },
1403                 { 0x04, 0x0800 },
1404                 { 0x04, 0x0000 },
1405
1406                 { 0x03, 0xff41 },
1407                 { 0x02, 0xdf60 },
1408                 { 0x01, 0x0140 },
1409                 { 0x00, 0x0077 },
1410                 { 0x04, 0x7800 },
1411                 { 0x04, 0x7000 },
1412
1413                 { 0x03, 0x802f },
1414                 { 0x02, 0x4f02 },
1415                 { 0x01, 0x0409 },
1416                 { 0x00, 0xf0f9 },
1417                 { 0x04, 0x9800 },
1418                 { 0x04, 0x9000 },
1419
1420                 { 0x03, 0xdf01 },
1421                 { 0x02, 0xdf20 },
1422                 { 0x01, 0xff95 },
1423                 { 0x00, 0xba00 },
1424                 { 0x04, 0xa800 },
1425                 { 0x04, 0xa000 },
1426
1427                 { 0x03, 0xff41 },
1428                 { 0x02, 0xdf20 },
1429                 { 0x01, 0x0140 },
1430                 { 0x00, 0x00bb },
1431                 { 0x04, 0xb800 },
1432                 { 0x04, 0xb000 },
1433
1434                 { 0x03, 0xdf41 },
1435                 { 0x02, 0xdc60 },
1436                 { 0x01, 0x6340 },
1437                 { 0x00, 0x007d },
1438                 { 0x04, 0xd800 },
1439                 { 0x04, 0xd000 },
1440
1441                 { 0x03, 0xdf01 },
1442                 { 0x02, 0xdf20 },
1443                 { 0x01, 0x100a },
1444                 { 0x00, 0xa0ff },
1445                 { 0x04, 0xf800 },
1446                 { 0x04, 0xf000 },
1447
1448                 { 0x1f, 0x0000 },
1449                 { 0x0b, 0x0000 },
1450                 { 0x00, 0x9200 }
1451         };
1452
1453         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1454 }
1455
1456 static void rtl8169sb_hw_phy_config(void __iomem *ioaddr)
1457 {
1458         static const struct phy_reg phy_reg_init[] = {
1459                 { 0x1f, 0x0002 },
1460                 { 0x01, 0x90d0 },
1461                 { 0x1f, 0x0000 }
1462         };
1463
1464         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1465 }
1466
1467 static void rtl8169scd_hw_phy_config_quirk(struct rtl8169_private *tp,
1468                                            void __iomem *ioaddr)
1469 {
1470         struct pci_dev *pdev = tp->pci_dev;
1471         u16 vendor_id, device_id;
1472
1473         pci_read_config_word(pdev, PCI_SUBSYSTEM_VENDOR_ID, &vendor_id);
1474         pci_read_config_word(pdev, PCI_SUBSYSTEM_ID, &device_id);
1475
1476         if ((vendor_id != PCI_VENDOR_ID_GIGABYTE) || (device_id != 0xe000))
1477                 return;
1478
1479         mdio_write(ioaddr, 0x1f, 0x0001);
1480         mdio_write(ioaddr, 0x10, 0xf01b);
1481         mdio_write(ioaddr, 0x1f, 0x0000);
1482 }
1483
1484 static void rtl8169scd_hw_phy_config(struct rtl8169_private *tp,
1485                                      void __iomem *ioaddr)
1486 {
1487         static const struct phy_reg phy_reg_init[] = {
1488                 { 0x1f, 0x0001 },
1489                 { 0x04, 0x0000 },
1490                 { 0x03, 0x00a1 },
1491                 { 0x02, 0x0008 },
1492                 { 0x01, 0x0120 },
1493                 { 0x00, 0x1000 },
1494                 { 0x04, 0x0800 },
1495                 { 0x04, 0x9000 },
1496                 { 0x03, 0x802f },
1497                 { 0x02, 0x4f02 },
1498                 { 0x01, 0x0409 },
1499                 { 0x00, 0xf099 },
1500                 { 0x04, 0x9800 },
1501                 { 0x04, 0xa000 },
1502                 { 0x03, 0xdf01 },
1503                 { 0x02, 0xdf20 },
1504                 { 0x01, 0xff95 },
1505                 { 0x00, 0xba00 },
1506                 { 0x04, 0xa800 },
1507                 { 0x04, 0xf000 },
1508                 { 0x03, 0xdf01 },
1509                 { 0x02, 0xdf20 },
1510                 { 0x01, 0x101a },
1511                 { 0x00, 0xa0ff },
1512                 { 0x04, 0xf800 },
1513                 { 0x04, 0x0000 },
1514                 { 0x1f, 0x0000 },
1515
1516                 { 0x1f, 0x0001 },
1517                 { 0x10, 0xf41b },
1518                 { 0x14, 0xfb54 },
1519                 { 0x18, 0xf5c7 },
1520                 { 0x1f, 0x0000 },
1521
1522                 { 0x1f, 0x0001 },
1523                 { 0x17, 0x0cc0 },
1524                 { 0x1f, 0x0000 }
1525         };
1526
1527         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1528
1529         rtl8169scd_hw_phy_config_quirk(tp, ioaddr);
1530 }
1531
1532 static void rtl8169sce_hw_phy_config(void __iomem *ioaddr)
1533 {
1534         static const struct phy_reg phy_reg_init[] = {
1535                 { 0x1f, 0x0001 },
1536                 { 0x04, 0x0000 },
1537                 { 0x03, 0x00a1 },
1538                 { 0x02, 0x0008 },
1539                 { 0x01, 0x0120 },
1540                 { 0x00, 0x1000 },
1541                 { 0x04, 0x0800 },
1542                 { 0x04, 0x9000 },
1543                 { 0x03, 0x802f },
1544                 { 0x02, 0x4f02 },
1545                 { 0x01, 0x0409 },
1546                 { 0x00, 0xf099 },
1547                 { 0x04, 0x9800 },
1548                 { 0x04, 0xa000 },
1549                 { 0x03, 0xdf01 },
1550                 { 0x02, 0xdf20 },
1551                 { 0x01, 0xff95 },
1552                 { 0x00, 0xba00 },
1553                 { 0x04, 0xa800 },
1554                 { 0x04, 0xf000 },
1555                 { 0x03, 0xdf01 },
1556                 { 0x02, 0xdf20 },
1557                 { 0x01, 0x101a },
1558                 { 0x00, 0xa0ff },
1559                 { 0x04, 0xf800 },
1560                 { 0x04, 0x0000 },
1561                 { 0x1f, 0x0000 },
1562
1563                 { 0x1f, 0x0001 },
1564                 { 0x0b, 0x8480 },
1565                 { 0x1f, 0x0000 },
1566
1567                 { 0x1f, 0x0001 },
1568                 { 0x18, 0x67c7 },
1569                 { 0x04, 0x2000 },
1570                 { 0x03, 0x002f },
1571                 { 0x02, 0x4360 },
1572                 { 0x01, 0x0109 },
1573                 { 0x00, 0x3022 },
1574                 { 0x04, 0x2800 },
1575                 { 0x1f, 0x0000 },
1576
1577                 { 0x1f, 0x0001 },
1578                 { 0x17, 0x0cc0 },
1579                 { 0x1f, 0x0000 }
1580         };
1581
1582         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1583 }
1584
1585 static void rtl8168bb_hw_phy_config(void __iomem *ioaddr)
1586 {
1587         static const struct phy_reg phy_reg_init[] = {
1588                 { 0x10, 0xf41b },
1589                 { 0x1f, 0x0000 }
1590         };
1591
1592         mdio_write(ioaddr, 0x1f, 0x0001);
1593         mdio_patch(ioaddr, 0x16, 1 << 0);
1594
1595         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1596 }
1597
1598 static void rtl8168bef_hw_phy_config(void __iomem *ioaddr)
1599 {
1600         static const struct phy_reg phy_reg_init[] = {
1601                 { 0x1f, 0x0001 },
1602                 { 0x10, 0xf41b },
1603                 { 0x1f, 0x0000 }
1604         };
1605
1606         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1607 }
1608
1609 static void rtl8168cp_1_hw_phy_config(void __iomem *ioaddr)
1610 {
1611         static const struct phy_reg phy_reg_init[] = {
1612                 { 0x1f, 0x0000 },
1613                 { 0x1d, 0x0f00 },
1614                 { 0x1f, 0x0002 },
1615                 { 0x0c, 0x1ec8 },
1616                 { 0x1f, 0x0000 }
1617         };
1618
1619         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1620 }
1621
1622 static void rtl8168cp_2_hw_phy_config(void __iomem *ioaddr)
1623 {
1624         static const struct phy_reg phy_reg_init[] = {
1625                 { 0x1f, 0x0001 },
1626                 { 0x1d, 0x3d98 },
1627                 { 0x1f, 0x0000 }
1628         };
1629
1630         mdio_write(ioaddr, 0x1f, 0x0000);
1631         mdio_patch(ioaddr, 0x14, 1 << 5);
1632         mdio_patch(ioaddr, 0x0d, 1 << 5);
1633
1634         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1635 }
1636
1637 static void rtl8168c_1_hw_phy_config(void __iomem *ioaddr)
1638 {
1639         static const struct phy_reg phy_reg_init[] = {
1640                 { 0x1f, 0x0001 },
1641                 { 0x12, 0x2300 },
1642                 { 0x1f, 0x0002 },
1643                 { 0x00, 0x88d4 },
1644                 { 0x01, 0x82b1 },
1645                 { 0x03, 0x7002 },
1646                 { 0x08, 0x9e30 },
1647                 { 0x09, 0x01f0 },
1648                 { 0x0a, 0x5500 },
1649                 { 0x0c, 0x00c8 },
1650                 { 0x1f, 0x0003 },
1651                 { 0x12, 0xc096 },
1652                 { 0x16, 0x000a },
1653                 { 0x1f, 0x0000 },
1654                 { 0x1f, 0x0000 },
1655                 { 0x09, 0x2000 },
1656                 { 0x09, 0x0000 }
1657         };
1658
1659         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1660
1661         mdio_patch(ioaddr, 0x14, 1 << 5);
1662         mdio_patch(ioaddr, 0x0d, 1 << 5);
1663         mdio_write(ioaddr, 0x1f, 0x0000);
1664 }
1665
1666 static void rtl8168c_2_hw_phy_config(void __iomem *ioaddr)
1667 {
1668         static const struct phy_reg phy_reg_init[] = {
1669                 { 0x1f, 0x0001 },
1670                 { 0x12, 0x2300 },
1671                 { 0x03, 0x802f },
1672                 { 0x02, 0x4f02 },
1673                 { 0x01, 0x0409 },
1674                 { 0x00, 0xf099 },
1675                 { 0x04, 0x9800 },
1676                 { 0x04, 0x9000 },
1677                 { 0x1d, 0x3d98 },
1678                 { 0x1f, 0x0002 },
1679                 { 0x0c, 0x7eb8 },
1680                 { 0x06, 0x0761 },
1681                 { 0x1f, 0x0003 },
1682                 { 0x16, 0x0f0a },
1683                 { 0x1f, 0x0000 }
1684         };
1685
1686         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1687
1688         mdio_patch(ioaddr, 0x16, 1 << 0);
1689         mdio_patch(ioaddr, 0x14, 1 << 5);
1690         mdio_patch(ioaddr, 0x0d, 1 << 5);
1691         mdio_write(ioaddr, 0x1f, 0x0000);
1692 }
1693
1694 static void rtl8168c_3_hw_phy_config(void __iomem *ioaddr)
1695 {
1696         static const struct phy_reg phy_reg_init[] = {
1697                 { 0x1f, 0x0001 },
1698                 { 0x12, 0x2300 },
1699                 { 0x1d, 0x3d98 },
1700                 { 0x1f, 0x0002 },
1701                 { 0x0c, 0x7eb8 },
1702                 { 0x06, 0x5461 },
1703                 { 0x1f, 0x0003 },
1704                 { 0x16, 0x0f0a },
1705                 { 0x1f, 0x0000 }
1706         };
1707
1708         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
1709
1710         mdio_patch(ioaddr, 0x16, 1 << 0);
1711         mdio_patch(ioaddr, 0x14, 1 << 5);
1712         mdio_patch(ioaddr, 0x0d, 1 << 5);
1713         mdio_write(ioaddr, 0x1f, 0x0000);
1714 }
1715
1716 static void rtl8168c_4_hw_phy_config(void __iomem *ioaddr)
1717 {
1718         rtl8168c_3_hw_phy_config(ioaddr);
1719 }
1720
1721 static void rtl8168d_1_hw_phy_config(void __iomem *ioaddr)
1722 {
1723         static const struct phy_reg phy_reg_init_0[] = {
1724                 { 0x1f, 0x0001 },
1725                 { 0x06, 0x4064 },
1726                 { 0x07, 0x2863 },
1727                 { 0x08, 0x059c },
1728                 { 0x09, 0x26b4 },
1729                 { 0x0a, 0x6a19 },
1730                 { 0x0b, 0xdcc8 },
1731                 { 0x10, 0xf06d },
1732                 { 0x14, 0x7f68 },
1733                 { 0x18, 0x7fd9 },
1734                 { 0x1c, 0xf0ff },
1735                 { 0x1d, 0x3d9c },
1736                 { 0x1f, 0x0003 },
1737                 { 0x12, 0xf49f },
1738                 { 0x13, 0x070b },
1739                 { 0x1a, 0x05ad },
1740                 { 0x14, 0x94c0 }
1741         };
1742         static const struct phy_reg phy_reg_init_1[] = {
1743                 { 0x1f, 0x0002 },
1744                 { 0x06, 0x5561 },
1745                 { 0x1f, 0x0005 },
1746                 { 0x05, 0x8332 },
1747                 { 0x06, 0x5561 }
1748         };
1749         static const struct phy_reg phy_reg_init_2[] = {
1750                 { 0x1f, 0x0005 },
1751                 { 0x05, 0xffc2 },
1752                 { 0x1f, 0x0005 },
1753                 { 0x05, 0x8000 },
1754                 { 0x06, 0xf8f9 },
1755                 { 0x06, 0xfaef },
1756                 { 0x06, 0x59ee },
1757                 { 0x06, 0xf8ea },
1758                 { 0x06, 0x00ee },
1759                 { 0x06, 0xf8eb },
1760                 { 0x06, 0x00e0 },
1761                 { 0x06, 0xf87c },
1762                 { 0x06, 0xe1f8 },
1763                 { 0x06, 0x7d59 },
1764                 { 0x06, 0x0fef },
1765                 { 0x06, 0x0139 },
1766                 { 0x06, 0x029e },
1767                 { 0x06, 0x06ef },
1768                 { 0x06, 0x1039 },
1769                 { 0x06, 0x089f },
1770                 { 0x06, 0x2aee },
1771                 { 0x06, 0xf8ea },
1772                 { 0x06, 0x00ee },
1773                 { 0x06, 0xf8eb },
1774                 { 0x06, 0x01e0 },
1775                 { 0x06, 0xf87c },
1776                 { 0x06, 0xe1f8 },
1777                 { 0x06, 0x7d58 },
1778                 { 0x06, 0x409e },
1779                 { 0x06, 0x0f39 },
1780                 { 0x06, 0x46aa },
1781                 { 0x06, 0x0bbf },
1782                 { 0x06, 0x8290 },
1783                 { 0x06, 0xd682 },
1784                 { 0x06, 0x9802 },
1785                 { 0x06, 0x014f },
1786                 { 0x06, 0xae09 },
1787                 { 0x06, 0xbf82 },
1788                 { 0x06, 0x98d6 },
1789                 { 0x06, 0x82a0 },
1790                 { 0x06, 0x0201 },
1791                 { 0x06, 0x4fef },
1792                 { 0x06, 0x95fe },
1793                 { 0x06, 0xfdfc },
1794                 { 0x06, 0x05f8 },
1795                 { 0x06, 0xf9fa },
1796                 { 0x06, 0xeef8 },
1797                 { 0x06, 0xea00 },
1798                 { 0x06, 0xeef8 },
1799                 { 0x06, 0xeb00 },
1800                 { 0x06, 0xe2f8 },
1801                 { 0x06, 0x7ce3 },
1802                 { 0x06, 0xf87d },
1803                 { 0x06, 0xa511 },
1804                 { 0x06, 0x1112 },
1805                 { 0x06, 0xd240 },
1806                 { 0x06, 0xd644 },
1807                 { 0x06, 0x4402 },
1808                 { 0x06, 0x8217 },
1809                 { 0x06, 0xd2a0 },
1810                 { 0x06, 0xd6aa },
1811                 { 0x06, 0xaa02 },
1812                 { 0x06, 0x8217 },
1813                 { 0x06, 0xae0f },
1814                 { 0x06, 0xa544 },
1815                 { 0x06, 0x4402 },
1816                 { 0x06, 0xae4d },
1817                 { 0x06, 0xa5aa },
1818                 { 0x06, 0xaa02 },
1819                 { 0x06, 0xae47 },
1820                 { 0x06, 0xaf82 },
1821                 { 0x06, 0x13ee },
1822                 { 0x06, 0x834e },
1823                 { 0x06, 0x00ee },
1824                 { 0x06, 0x834d },
1825                 { 0x06, 0x0fee },
1826                 { 0x06, 0x834c },
1827                 { 0x06, 0x0fee },
1828                 { 0x06, 0x834f },
1829                 { 0x06, 0x00ee },
1830                 { 0x06, 0x8351 },
1831                 { 0x06, 0x00ee },
1832                 { 0x06, 0x834a },
1833                 { 0x06, 0xffee },
1834                 { 0x06, 0x834b },
1835                 { 0x06, 0xffe0 },
1836                 { 0x06, 0x8330 },
1837                 { 0x06, 0xe183 },
1838                 { 0x06, 0x3158 },
1839                 { 0x06, 0xfee4 },
1840                 { 0x06, 0xf88a },
1841                 { 0x06, 0xe5f8 },
1842                 { 0x06, 0x8be0 },
1843                 { 0x06, 0x8332 },
1844                 { 0x06, 0xe183 },
1845                 { 0x06, 0x3359 },
1846                 { 0x06, 0x0fe2 },
1847                 { 0x06, 0x834d },
1848                 { 0x06, 0x0c24 },
1849                 { 0x06, 0x5af0 },
1850                 { 0x06, 0x1e12 },
1851                 { 0x06, 0xe4f8 },
1852                 { 0x06, 0x8ce5 },
1853                 { 0x06, 0xf88d },
1854                 { 0x06, 0xaf82 },
1855                 { 0x06, 0x13e0 },
1856                 { 0x06, 0x834f },
1857                 { 0x06, 0x10e4 },
1858                 { 0x06, 0x834f },
1859                 { 0x06, 0xe083 },
1860                 { 0x06, 0x4e78 },
1861                 { 0x06, 0x009f },
1862                 { 0x06, 0x0ae0 },
1863                 { 0x06, 0x834f },
1864                 { 0x06, 0xa010 },
1865                 { 0x06, 0xa5ee },
1866                 { 0x06, 0x834e },
1867                 { 0x06, 0x01e0 },
1868                 { 0x06, 0x834e },
1869                 { 0x06, 0x7805 },
1870                 { 0x06, 0x9e9a },
1871                 { 0x06, 0xe083 },
1872                 { 0x06, 0x4e78 },
1873                 { 0x06, 0x049e },
1874                 { 0x06, 0x10e0 },
1875                 { 0x06, 0x834e },
1876                 { 0x06, 0x7803 },
1877                 { 0x06, 0x9e0f },
1878                 { 0x06, 0xe083 },
1879                 { 0x06, 0x4e78 },
1880                 { 0x06, 0x019e },
1881                 { 0x06, 0x05ae },
1882                 { 0x06, 0x0caf },
1883                 { 0x06, 0x81f8 },
1884                 { 0x06, 0xaf81 },
1885                 { 0x06, 0xa3af },
1886                 { 0x06, 0x81dc },
1887                 { 0x06, 0xaf82 },
1888                 { 0x06, 0x13ee },
1889                 { 0x06, 0x8348 },
1890                 { 0x06, 0x00ee },
1891                 { 0x06, 0x8349 },
1892                 { 0x06, 0x00e0 },
1893                 { 0x06, 0x8351 },
1894                 { 0x06, 0x10e4 },
1895                 { 0x06, 0x8351 },
1896                 { 0x06, 0x5801 },
1897                 { 0x06, 0x9fea },
1898                 { 0x06, 0xd000 },
1899                 { 0x06, 0xd180 },
1900                 { 0x06, 0x1f66 },
1901                 { 0x06, 0xe2f8 },
1902                 { 0x06, 0xeae3 },
1903                 { 0x06, 0xf8eb },
1904                 { 0x06, 0x5af8 },
1905                 { 0x06, 0x1e20 },
1906                 { 0x06, 0xe6f8 },
1907                 { 0x06, 0xeae5 },
1908                 { 0x06, 0xf8eb },
1909                 { 0x06, 0xd302 },
1910                 { 0x06, 0xb3fe },
1911                 { 0x06, 0xe2f8 },
1912                 { 0x06, 0x7cef },
1913                 { 0x06, 0x325b },
1914                 { 0x06, 0x80e3 },
1915                 { 0x06, 0xf87d },
1916                 { 0x06, 0x9e03 },
1917                 { 0x06, 0x7dff },
1918                 { 0x06, 0xff0d },
1919                 { 0x06, 0x581c },
1920                 { 0x06, 0x551a },
1921                 { 0x06, 0x6511 },
1922                 { 0x06, 0xa190 },
1923                 { 0x06, 0xd3e2 },
1924                 { 0x06, 0x8348 },
1925                 { 0x06, 0xe383 },
1926                 { 0x06, 0x491b },
1927                 { 0x06, 0x56ab },
1928                 { 0x06, 0x08ef },
1929                 { 0x06, 0x56e6 },
1930                 { 0x06, 0x8348 },
1931                 { 0x06, 0xe783 },
1932                 { 0x06, 0x4910 },
1933                 { 0x06, 0xd180 },
1934                 { 0x06, 0x1f66 },
1935                 { 0x06, 0xa004 },
1936                 { 0x06, 0xb9e2 },
1937                 { 0x06, 0x8348 },
1938                 { 0x06, 0xe383 },
1939                 { 0x06, 0x49ef },
1940                 { 0x06, 0x65e2 },
1941                 { 0x06, 0x834a },
1942                 { 0x06, 0xe383 },
1943                 { 0x06, 0x4b1b },
1944                 { 0x06, 0x56aa },
1945                 { 0x06, 0x0eef },
1946                 { 0x06, 0x56e6 },
1947                 { 0x06, 0x834a },
1948                 { 0x06, 0xe783 },
1949                 { 0x06, 0x4be2 },
1950                 { 0x06, 0x834d },
1951                 { 0x06, 0xe683 },
1952                 { 0x06, 0x4ce0 },
1953                 { 0x06, 0x834d },
1954                 { 0x06, 0xa000 },
1955                 { 0x06, 0x0caf },
1956                 { 0x06, 0x81dc },
1957                 { 0x06, 0xe083 },
1958                 { 0x06, 0x4d10 },
1959                 { 0x06, 0xe483 },
1960                 { 0x06, 0x4dae },
1961                 { 0x06, 0x0480 },
1962                 { 0x06, 0xe483 },
1963                 { 0x06, 0x4de0 },
1964                 { 0x06, 0x834e },
1965                 { 0x06, 0x7803 },
1966                 { 0x06, 0x9e0b },
1967                 { 0x06, 0xe083 },
1968                 { 0x06, 0x4e78 },
1969                 { 0x06, 0x049e },
1970                 { 0x06, 0x04ee },
1971                 { 0x06, 0x834e },
1972                 { 0x06, 0x02e0 },
1973                 { 0x06, 0x8332 },
1974                 { 0x06, 0xe183 },
1975                 { 0x06, 0x3359 },
1976                 { 0x06, 0x0fe2 },
1977                 { 0x06, 0x834d },
1978                 { 0x06, 0x0c24 },
1979                 { 0x06, 0x5af0 },
1980                 { 0x06, 0x1e12 },
1981                 { 0x06, 0xe4f8 },
1982                 { 0x06, 0x8ce5 },
1983                 { 0x06, 0xf88d },
1984                 { 0x06, 0xe083 },
1985                 { 0x06, 0x30e1 },
1986                 { 0x06, 0x8331 },
1987                 { 0x06, 0x6801 },
1988                 { 0x06, 0xe4f8 },
1989                 { 0x06, 0x8ae5 },
1990                 { 0x06, 0xf88b },
1991                 { 0x06, 0xae37 },
1992                 { 0x06, 0xee83 },
1993                 { 0x06, 0x4e03 },
1994                 { 0x06, 0xe083 },
1995                 { 0x06, 0x4ce1 },
1996                 { 0x06, 0x834d },
1997                 { 0x06, 0x1b01 },
1998                 { 0x06, 0x9e04 },
1999                 { 0x06, 0xaaa1 },
2000                 { 0x06, 0xaea8 },
2001                 { 0x06, 0xee83 },
2002                 { 0x06, 0x4e04 },
2003                 { 0x06, 0xee83 },
2004                 { 0x06, 0x4f00 },
2005                 { 0x06, 0xaeab },
2006                 { 0x06, 0xe083 },
2007                 { 0x06, 0x4f78 },
2008                 { 0x06, 0x039f },
2009                 { 0x06, 0x14ee },
2010                 { 0x06, 0x834e },
2011                 { 0x06, 0x05d2 },
2012                 { 0x06, 0x40d6 },
2013                 { 0x06, 0x5554 },
2014                 { 0x06, 0x0282 },
2015                 { 0x06, 0x17d2 },
2016                 { 0x06, 0xa0d6 },
2017                 { 0x06, 0xba00 },
2018                 { 0x06, 0x0282 },
2019                 { 0x06, 0x17fe },
2020                 { 0x06, 0xfdfc },
2021                 { 0x06, 0x05f8 },
2022                 { 0x06, 0xe0f8 },
2023                 { 0x06, 0x60e1 },
2024                 { 0x06, 0xf861 },
2025                 { 0x06, 0x6802 },
2026                 { 0x06, 0xe4f8 },
2027                 { 0x06, 0x60e5 },
2028                 { 0x06, 0xf861 },
2029                 { 0x06, 0xe0f8 },
2030                 { 0x06, 0x48e1 },
2031                 { 0x06, 0xf849 },
2032                 { 0x06, 0x580f },
2033                 { 0x06, 0x1e02 },
2034                 { 0x06, 0xe4f8 },
2035                 { 0x06, 0x48e5 },
2036                 { 0x06, 0xf849 },
2037                 { 0x06, 0xd000 },
2038                 { 0x06, 0x0282 },
2039                 { 0x06, 0x5bbf },
2040                 { 0x06, 0x8350 },
2041                 { 0x06, 0xef46 },
2042                 { 0x06, 0xdc19 },
2043                 { 0x06, 0xddd0 },
2044                 { 0x06, 0x0102 },
2045                 { 0x06, 0x825b },
2046                 { 0x06, 0x0282 },
2047                 { 0x06, 0x77e0 },
2048                 { 0x06, 0xf860 },
2049                 { 0x06, 0xe1f8 },
2050                 { 0x06, 0x6158 },
2051                 { 0x06, 0xfde4 },
2052                 { 0x06, 0xf860 },
2053                 { 0x06, 0xe5f8 },
2054                 { 0x06, 0x61fc },
2055                 { 0x06, 0x04f9 },
2056                 { 0x06, 0xfafb },
2057                 { 0x06, 0xc6bf },
2058                 { 0x06, 0xf840 },
2059                 { 0x06, 0xbe83 },
2060                 { 0x06, 0x50a0 },
2061                 { 0x06, 0x0101 },
2062                 { 0x06, 0x071b },
2063                 { 0x06, 0x89cf },
2064                 { 0x06, 0xd208 },
2065                 { 0x06, 0xebdb },
2066                 { 0x06, 0x19b2 },
2067                 { 0x06, 0xfbff },
2068                 { 0x06, 0xfefd },
2069                 { 0x06, 0x04f8 },
2070                 { 0x06, 0xe0f8 },
2071                 { 0x06, 0x48e1 },
2072                 { 0x06, 0xf849 },
2073                 { 0x06, 0x6808 },
2074                 { 0x06, 0xe4f8 },
2075                 { 0x06, 0x48e5 },
2076                 { 0x06, 0xf849 },
2077                 { 0x06, 0x58f7 },
2078                 { 0x06, 0xe4f8 },
2079                 { 0x06, 0x48e5 },
2080                 { 0x06, 0xf849 },
2081                 { 0x06, 0xfc04 },
2082                 { 0x06, 0x4d20 },
2083                 { 0x06, 0x0002 },
2084                 { 0x06, 0x4e22 },
2085                 { 0x06, 0x0002 },
2086                 { 0x06, 0x4ddf },
2087                 { 0x06, 0xff01 },
2088                 { 0x06, 0x4edd },
2089                 { 0x06, 0xff01 },
2090                 { 0x05, 0x83d4 },
2091                 { 0x06, 0x8000 },
2092                 { 0x05, 0x83d8 },
2093                 { 0x06, 0x8051 },
2094                 { 0x02, 0x6010 },
2095                 { 0x03, 0xdc00 },
2096                 { 0x05, 0xfff6 },
2097                 { 0x06, 0x00fc },
2098                 { 0x1f, 0x0000 },
2099
2100                 { 0x1f, 0x0000 },
2101                 { 0x0d, 0xf880 },
2102                 { 0x1f, 0x0000 }
2103         };
2104
2105         rtl_phy_write(ioaddr, phy_reg_init_0, ARRAY_SIZE(phy_reg_init_0));
2106
2107         mdio_write(ioaddr, 0x1f, 0x0002);
2108         mdio_plus_minus(ioaddr, 0x0b, 0x0010, 0x00ef);
2109         mdio_plus_minus(ioaddr, 0x0c, 0xa200, 0x5d00);
2110
2111         rtl_phy_write(ioaddr, phy_reg_init_1, ARRAY_SIZE(phy_reg_init_1));
2112
2113         if (rtl8168d_efuse_read(ioaddr, 0x01) == 0xb1) {
2114                 static const struct phy_reg phy_reg_init[] = {
2115                         { 0x1f, 0x0002 },
2116                         { 0x05, 0x669a },
2117                         { 0x1f, 0x0005 },
2118                         { 0x05, 0x8330 },
2119                         { 0x06, 0x669a },
2120                         { 0x1f, 0x0002 }
2121                 };
2122                 int val;
2123
2124                 rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
2125
2126                 val = mdio_read(ioaddr, 0x0d);
2127
2128                 if ((val & 0x00ff) != 0x006c) {
2129                         static const u32 set[] = {
2130                                 0x0065, 0x0066, 0x0067, 0x0068,
2131                                 0x0069, 0x006a, 0x006b, 0x006c
2132                         };
2133                         int i;
2134
2135                         mdio_write(ioaddr, 0x1f, 0x0002);
2136
2137                         val &= 0xff00;
2138                         for (i = 0; i < ARRAY_SIZE(set); i++)
2139                                 mdio_write(ioaddr, 0x0d, val | set[i]);
2140                 }
2141         } else {
2142                 static const struct phy_reg phy_reg_init[] = {
2143                         { 0x1f, 0x0002 },
2144                         { 0x05, 0x6662 },
2145                         { 0x1f, 0x0005 },
2146                         { 0x05, 0x8330 },
2147                         { 0x06, 0x6662 }
2148                 };
2149
2150                 rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
2151         }
2152
2153         mdio_write(ioaddr, 0x1f, 0x0002);
2154         mdio_patch(ioaddr, 0x0d, 0x0300);
2155         mdio_patch(ioaddr, 0x0f, 0x0010);
2156
2157         mdio_write(ioaddr, 0x1f, 0x0002);
2158         mdio_plus_minus(ioaddr, 0x02, 0x0100, 0x0600);
2159         mdio_plus_minus(ioaddr, 0x03, 0x0000, 0xe000);
2160
2161         rtl_phy_write(ioaddr, phy_reg_init_2, ARRAY_SIZE(phy_reg_init_2));
2162 }
2163
2164 static void rtl8168d_2_hw_phy_config(void __iomem *ioaddr)
2165 {
2166         static const struct phy_reg phy_reg_init_0[] = {
2167                 { 0x1f, 0x0001 },
2168                 { 0x06, 0x4064 },
2169                 { 0x07, 0x2863 },
2170                 { 0x08, 0x059c },
2171                 { 0x09, 0x26b4 },
2172                 { 0x0a, 0x6a19 },
2173                 { 0x0b, 0xdcc8 },
2174                 { 0x10, 0xf06d },
2175                 { 0x14, 0x7f68 },
2176                 { 0x18, 0x7fd9 },
2177                 { 0x1c, 0xf0ff },
2178                 { 0x1d, 0x3d9c },
2179                 { 0x1f, 0x0003 },
2180                 { 0x12, 0xf49f },
2181                 { 0x13, 0x070b },
2182                 { 0x1a, 0x05ad },
2183                 { 0x14, 0x94c0 },
2184
2185                 { 0x1f, 0x0002 },
2186                 { 0x06, 0x5561 },
2187                 { 0x1f, 0x0005 },
2188                 { 0x05, 0x8332 },
2189                 { 0x06, 0x5561 }
2190         };
2191         static const struct phy_reg phy_reg_init_1[] = {
2192                 { 0x1f, 0x0005 },
2193                 { 0x05, 0xffc2 },
2194                 { 0x1f, 0x0005 },
2195                 { 0x05, 0x8000 },
2196                 { 0x06, 0xf8f9 },
2197                 { 0x06, 0xfaee },
2198                 { 0x06, 0xf8ea },
2199                 { 0x06, 0x00ee },
2200                 { 0x06, 0xf8eb },
2201                 { 0x06, 0x00e2 },
2202                 { 0x06, 0xf87c },
2203                 { 0x06, 0xe3f8 },
2204                 { 0x06, 0x7da5 },
2205                 { 0x06, 0x1111 },
2206                 { 0x06, 0x12d2 },
2207                 { 0x06, 0x40d6 },
2208                 { 0x06, 0x4444 },
2209                 { 0x06, 0x0281 },
2210                 { 0x06, 0xc6d2 },
2211                 { 0x06, 0xa0d6 },
2212                 { 0x06, 0xaaaa },
2213                 { 0x06, 0x0281 },
2214                 { 0x06, 0xc6ae },
2215                 { 0x06, 0x0fa5 },
2216                 { 0x06, 0x4444 },
2217                 { 0x06, 0x02ae },
2218                 { 0x06, 0x4da5 },
2219                 { 0x06, 0xaaaa },
2220                 { 0x06, 0x02ae },
2221                 { 0x06, 0x47af },
2222                 { 0x06, 0x81c2 },
2223                 { 0x06, 0xee83 },
2224                 { 0x06, 0x4e00 },
2225                 { 0x06, 0xee83 },
2226                 { 0x06, 0x4d0f },
2227                 { 0x06, 0xee83 },
2228                 { 0x06, 0x4c0f },
2229                 { 0x06, 0xee83 },
2230                 { 0x06, 0x4f00 },
2231                 { 0x06, 0xee83 },
2232                 { 0x06, 0x5100 },
2233                 { 0x06, 0xee83 },
2234                 { 0x06, 0x4aff },
2235                 { 0x06, 0xee83 },
2236                 { 0x06, 0x4bff },
2237                 { 0x06, 0xe083 },
2238                 { 0x06, 0x30e1 },
2239                 { 0x06, 0x8331 },
2240                 { 0x06, 0x58fe },
2241                 { 0x06, 0xe4f8 },
2242                 { 0x06, 0x8ae5 },
2243                 { 0x06, 0xf88b },
2244                 { 0x06, 0xe083 },
2245                 { 0x06, 0x32e1 },
2246                 { 0x06, 0x8333 },
2247                 { 0x06, 0x590f },
2248                 { 0x06, 0xe283 },
2249                 { 0x06, 0x4d0c },
2250                 { 0x06, 0x245a },
2251                 { 0x06, 0xf01e },
2252                 { 0x06, 0x12e4 },
2253                 { 0x06, 0xf88c },
2254                 { 0x06, 0xe5f8 },
2255                 { 0x06, 0x8daf },
2256                 { 0x06, 0x81c2 },
2257                 { 0x06, 0xe083 },
2258                 { 0x06, 0x4f10 },
2259                 { 0x06, 0xe483 },
2260                 { 0x06, 0x4fe0 },
2261                 { 0x06, 0x834e },
2262                 { 0x06, 0x7800 },
2263                 { 0x06, 0x9f0a },
2264                 { 0x06, 0xe083 },
2265                 { 0x06, 0x4fa0 },
2266                 { 0x06, 0x10a5 },
2267                 { 0x06, 0xee83 },
2268                 { 0x06, 0x4e01 },
2269                 { 0x06, 0xe083 },
2270                 { 0x06, 0x4e78 },
2271                 { 0x06, 0x059e },
2272                 { 0x06, 0x9ae0 },
2273                 { 0x06, 0x834e },
2274                 { 0x06, 0x7804 },
2275                 { 0x06, 0x9e10 },
2276                 { 0x06, 0xe083 },
2277                 { 0x06, 0x4e78 },
2278                 { 0x06, 0x039e },
2279                 { 0x06, 0x0fe0 },
2280                 { 0x06, 0x834e },
2281                 { 0x06, 0x7801 },
2282                 { 0x06, 0x9e05 },
2283                 { 0x06, 0xae0c },
2284                 { 0x06, 0xaf81 },
2285                 { 0x06, 0xa7af },
2286                 { 0x06, 0x8152 },
2287                 { 0x06, 0xaf81 },
2288                 { 0x06, 0x8baf },
2289                 { 0x06, 0x81c2 },
2290                 { 0x06, 0xee83 },
2291                 { 0x06, 0x4800 },
2292                 { 0x06, 0xee83 },
2293                 { 0x06, 0x4900 },
2294                 { 0x06, 0xe083 },
2295                 { 0x06, 0x5110 },
2296                 { 0x06, 0xe483 },
2297                 { 0x06, 0x5158 },
2298                 { 0x06, 0x019f },
2299                 { 0x06, 0xead0 },
2300                 { 0x06, 0x00d1 },
2301                 { 0x06, 0x801f },
2302                 { 0x06, 0x66e2 },
2303                 { 0x06, 0xf8ea },
2304                 { 0x06, 0xe3f8 },
2305                 { 0x06, 0xeb5a },
2306                 { 0x06, 0xf81e },
2307                 { 0x06, 0x20e6 },
2308                 { 0x06, 0xf8ea },
2309                 { 0x06, 0xe5f8 },
2310                 { 0x06, 0xebd3 },
2311                 { 0x06, 0x02b3 },
2312                 { 0x06, 0xfee2 },
2313                 { 0x06, 0xf87c },
2314                 { 0x06, 0xef32 },
2315                 { 0x06, 0x5b80 },
2316                 { 0x06, 0xe3f8 },
2317                 { 0x06, 0x7d9e },
2318                 { 0x06, 0x037d },
2319                 { 0x06, 0xffff },
2320                 { 0x06, 0x0d58 },
2321                 { 0x06, 0x1c55 },
2322                 { 0x06, 0x1a65 },
2323                 { 0x06, 0x11a1 },
2324                 { 0x06, 0x90d3 },
2325                 { 0x06, 0xe283 },
2326                 { 0x06, 0x48e3 },
2327                 { 0x06, 0x8349 },
2328                 { 0x06, 0x1b56 },
2329                 { 0x06, 0xab08 },
2330                 { 0x06, 0xef56 },
2331                 { 0x06, 0xe683 },
2332                 { 0x06, 0x48e7 },
2333                 { 0x06, 0x8349 },
2334                 { 0x06, 0x10d1 },
2335                 { 0x06, 0x801f },
2336                 { 0x06, 0x66a0 },
2337                 { 0x06, 0x04b9 },
2338                 { 0x06, 0xe283 },
2339                 { 0x06, 0x48e3 },
2340                 { 0x06, 0x8349 },
2341                 { 0x06, 0xef65 },
2342                 { 0x06, 0xe283 },
2343                 { 0x06, 0x4ae3 },
2344                 { 0x06, 0x834b },
2345                 { 0x06, 0x1b56 },
2346                 { 0x06, 0xaa0e },
2347                 { 0x06, 0xef56 },
2348                 { 0x06, 0xe683 },
2349                 { 0x06, 0x4ae7 },
2350                 { 0x06, 0x834b },
2351                 { 0x06, 0xe283 },
2352                 { 0x06, 0x4de6 },
2353                 { 0x06, 0x834c },
2354                 { 0x06, 0xe083 },
2355                 { 0x06, 0x4da0 },
2356                 { 0x06, 0x000c },
2357                 { 0x06, 0xaf81 },
2358                 { 0x06, 0x8be0 },
2359                 { 0x06, 0x834d },
2360                 { 0x06, 0x10e4 },
2361                 { 0x06, 0x834d },
2362                 { 0x06, 0xae04 },
2363                 { 0x06, 0x80e4 },
2364                 { 0x06, 0x834d },
2365                 { 0x06, 0xe083 },
2366                 { 0x06, 0x4e78 },
2367                 { 0x06, 0x039e },
2368                 { 0x06, 0x0be0 },
2369                 { 0x06, 0x834e },
2370                 { 0x06, 0x7804 },
2371                 { 0x06, 0x9e04 },
2372                 { 0x06, 0xee83 },
2373                 { 0x06, 0x4e02 },
2374                 { 0x06, 0xe083 },
2375                 { 0x06, 0x32e1 },
2376                 { 0x06, 0x8333 },
2377                 { 0x06, 0x590f },
2378                 { 0x06, 0xe283 },
2379                 { 0x06, 0x4d0c },
2380                 { 0x06, 0x245a },
2381                 { 0x06, 0xf01e },
2382                 { 0x06, 0x12e4 },
2383                 { 0x06, 0xf88c },
2384                 { 0x06, 0xe5f8 },
2385                 { 0x06, 0x8de0 },
2386                 { 0x06, 0x8330 },
2387                 { 0x06, 0xe183 },
2388                 { 0x06, 0x3168 },
2389                 { 0x06, 0x01e4 },
2390                 { 0x06, 0xf88a },
2391                 { 0x06, 0xe5f8 },
2392                 { 0x06, 0x8bae },
2393                 { 0x06, 0x37ee },
2394                 { 0x06, 0x834e },
2395                 { 0x06, 0x03e0 },
2396                 { 0x06, 0x834c },
2397                 { 0x06, 0xe183 },
2398                 { 0x06, 0x4d1b },
2399                 { 0x06, 0x019e },
2400                 { 0x06, 0x04aa },
2401                 { 0x06, 0xa1ae },
2402                 { 0x06, 0xa8ee },
2403                 { 0x06, 0x834e },
2404                 { 0x06, 0x04ee },
2405                 { 0x06, 0x834f },
2406                 { 0x06, 0x00ae },
2407                 { 0x06, 0xabe0 },
2408                 { 0x06, 0x834f },
2409                 { 0x06, 0x7803 },
2410                 { 0x06, 0x9f14 },
2411                 { 0x06, 0xee83 },
2412                 { 0x06, 0x4e05 },
2413                 { 0x06, 0xd240 },
2414                 { 0x06, 0xd655 },
2415                 { 0x06, 0x5402 },
2416                 { 0x06, 0x81c6 },
2417                 { 0x06, 0xd2a0 },
2418                 { 0x06, 0xd6ba },
2419                 { 0x06, 0x0002 },
2420                 { 0x06, 0x81c6 },
2421                 { 0x06, 0xfefd },
2422                 { 0x06, 0xfc05 },
2423                 { 0x06, 0xf8e0 },
2424                 { 0x06, 0xf860 },
2425                 { 0x06, 0xe1f8 },
2426                 { 0x06, 0x6168 },
2427                 { 0x06, 0x02e4 },
2428                 { 0x06, 0xf860 },
2429                 { 0x06, 0xe5f8 },
2430                 { 0x06, 0x61e0 },
2431                 { 0x06, 0xf848 },
2432                 { 0x06, 0xe1f8 },
2433                 { 0x06, 0x4958 },
2434                 { 0x06, 0x0f1e },
2435                 { 0x06, 0x02e4 },
2436                 { 0x06, 0xf848 },
2437                 { 0x06, 0xe5f8 },
2438                 { 0x06, 0x49d0 },
2439                 { 0x06, 0x0002 },
2440                 { 0x06, 0x820a },
2441                 { 0x06, 0xbf83 },
2442                 { 0x06, 0x50ef },
2443                 { 0x06, 0x46dc },
2444                 { 0x06, 0x19dd },
2445                 { 0x06, 0xd001 },
2446                 { 0x06, 0x0282 },
2447                 { 0x06, 0x0a02 },
2448                 { 0x06, 0x8226 },
2449                 { 0x06, 0xe0f8 },
2450                 { 0x06, 0x60e1 },
2451                 { 0x06, 0xf861 },
2452                 { 0x06, 0x58fd },
2453                 { 0x06, 0xe4f8 },
2454                 { 0x06, 0x60e5 },
2455                 { 0x06, 0xf861 },
2456                 { 0x06, 0xfc04 },
2457                 { 0x06, 0xf9fa },
2458                 { 0x06, 0xfbc6 },
2459                 { 0x06, 0xbff8 },
2460                 { 0x06, 0x40be },
2461                 { 0x06, 0x8350 },
2462                 { 0x06, 0xa001 },
2463                 { 0x06, 0x0107 },
2464                 { 0x06, 0x1b89 },
2465                 { 0x06, 0xcfd2 },
2466                 { 0x06, 0x08eb },
2467                 { 0x06, 0xdb19 },
2468                 { 0x06, 0xb2fb },
2469                 { 0x06, 0xfffe },
2470                 { 0x06, 0xfd04 },
2471                 { 0x06, 0xf8e0 },
2472                 { 0x06, 0xf848 },
2473                 { 0x06, 0xe1f8 },
2474                 { 0x06, 0x4968 },
2475                 { 0x06, 0x08e4 },
2476                 { 0x06, 0xf848 },
2477                 { 0x06, 0xe5f8 },
2478                 { 0x06, 0x4958 },
2479                 { 0x06, 0xf7e4 },
2480                 { 0x06, 0xf848 },
2481                 { 0x06, 0xe5f8 },
2482                 { 0x06, 0x49fc },
2483                 { 0x06, 0x044d },
2484                 { 0x06, 0x2000 },
2485                 { 0x06, 0x024e },
2486                 { 0x06, 0x2200 },
2487                 { 0x06, 0x024d },
2488                 { 0x06, 0xdfff },
2489                 { 0x06, 0x014e },
2490                 { 0x06, 0xddff },
2491                 { 0x06, 0x0100 },
2492                 { 0x05, 0x83d8 },
2493                 { 0x06, 0x8000 },
2494                 { 0x03, 0xdc00 },
2495                 { 0x05, 0xfff6 },
2496                 { 0x06, 0x00fc },
2497                 { 0x1f, 0x0000 },
2498
2499                 { 0x1f, 0x0000 },
2500                 { 0x0d, 0xf880 },
2501                 { 0x1f, 0x0000 }
2502         };
2503
2504         rtl_phy_write(ioaddr, phy_reg_init_0, ARRAY_SIZE(phy_reg_init_0));
2505
2506         if (rtl8168d_efuse_read(ioaddr, 0x01) == 0xb1) {
2507                 static const struct phy_reg phy_reg_init[] = {
2508                         { 0x1f, 0x0002 },
2509                         { 0x05, 0x669a },
2510                         { 0x1f, 0x0005 },
2511                         { 0x05, 0x8330 },
2512                         { 0x06, 0x669a },
2513
2514                         { 0x1f, 0x0002 }
2515                 };
2516                 int val;
2517
2518                 rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
2519
2520                 val = mdio_read(ioaddr, 0x0d);
2521                 if ((val & 0x00ff) != 0x006c) {
2522                         u32 set[] = {
2523                                 0x0065, 0x0066, 0x0067, 0x0068,
2524                                 0x0069, 0x006a, 0x006b, 0x006c
2525                         };
2526                         int i;
2527
2528                         mdio_write(ioaddr, 0x1f, 0x0002);
2529
2530                         val &= 0xff00;
2531                         for (i = 0; i < ARRAY_SIZE(set); i++)
2532                                 mdio_write(ioaddr, 0x0d, val | set[i]);
2533                 }
2534         } else {
2535                 static const struct phy_reg phy_reg_init[] = {
2536                         { 0x1f, 0x0002 },
2537                         { 0x05, 0x2642 },
2538                         { 0x1f, 0x0005 },
2539                         { 0x05, 0x8330 },
2540                         { 0x06, 0x2642 }
2541                 };
2542
2543                 rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
2544         }
2545
2546         mdio_write(ioaddr, 0x1f, 0x0002);
2547         mdio_plus_minus(ioaddr, 0x02, 0x0100, 0x0600);
2548         mdio_plus_minus(ioaddr, 0x03, 0x0000, 0xe000);
2549
2550         mdio_write(ioaddr, 0x1f, 0x0001);
2551         mdio_write(ioaddr, 0x17, 0x0cc0);
2552
2553         mdio_write(ioaddr, 0x1f, 0x0002);
2554         mdio_patch(ioaddr, 0x0f, 0x0017);
2555
2556         rtl_phy_write(ioaddr, phy_reg_init_1, ARRAY_SIZE(phy_reg_init_1));
2557 }
2558
2559 static void rtl8168d_3_hw_phy_config(void __iomem *ioaddr)
2560 {
2561         static const struct phy_reg phy_reg_init[] = {
2562                 { 0x1f, 0x0002 },
2563                 { 0x10, 0x0008 },
2564                 { 0x0d, 0x006c },
2565
2566                 { 0x1f, 0x0000 },
2567                 { 0x0d, 0xf880 },
2568
2569                 { 0x1f, 0x0001 },
2570                 { 0x17, 0x0cc0 },
2571
2572                 { 0x1f, 0x0001 },
2573                 { 0x0b, 0xa4d8 },
2574                 { 0x09, 0x281c },
2575                 { 0x07, 0x2883 },
2576                 { 0x0a, 0x6b35 },
2577                 { 0x1d, 0x3da4 },
2578                 { 0x1c, 0xeffd },
2579                 { 0x14, 0x7f52 },
2580                 { 0x18, 0x7fc6 },
2581                 { 0x08, 0x0601 },
2582                 { 0x06, 0x4063 },
2583                 { 0x10, 0xf074 },
2584                 { 0x1f, 0x0003 },
2585                 { 0x13, 0x0789 },
2586                 { 0x12, 0xf4bd },
2587                 { 0x1a, 0x04fd },
2588                 { 0x14, 0x84b0 },
2589                 { 0x1f, 0x0000 },
2590                 { 0x00, 0x9200 },
2591
2592                 { 0x1f, 0x0005 },
2593                 { 0x01, 0x0340 },
2594                 { 0x1f, 0x0001 },
2595                 { 0x04, 0x4000 },
2596                 { 0x03, 0x1d21 },
2597                 { 0x02, 0x0c32 },
2598                 { 0x01, 0x0200 },
2599                 { 0x00, 0x5554 },
2600                 { 0x04, 0x4800 },
2601                 { 0x04, 0x4000 },
2602                 { 0x04, 0xf000 },
2603                 { 0x03, 0xdf01 },
2604                 { 0x02, 0xdf20 },
2605                 { 0x01, 0x101a },
2606                 { 0x00, 0xa0ff },
2607                 { 0x04, 0xf800 },
2608                 { 0x04, 0xf000 },
2609                 { 0x1f, 0x0000 },
2610
2611                 { 0x1f, 0x0007 },
2612                 { 0x1e, 0x0023 },
2613                 { 0x16, 0x0000 },
2614                 { 0x1f, 0x0000 }
2615         };
2616
2617         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
2618 }
2619
2620 static void rtl8102e_hw_phy_config(void __iomem *ioaddr)
2621 {
2622         static const struct phy_reg phy_reg_init[] = {
2623                 { 0x1f, 0x0003 },
2624                 { 0x08, 0x441d },
2625                 { 0x01, 0x9100 },
2626                 { 0x1f, 0x0000 }
2627         };
2628
2629         mdio_write(ioaddr, 0x1f, 0x0000);
2630         mdio_patch(ioaddr, 0x11, 1 << 12);
2631         mdio_patch(ioaddr, 0x19, 1 << 13);
2632         mdio_patch(ioaddr, 0x10, 1 << 15);
2633
2634         rtl_phy_write(ioaddr, phy_reg_init, ARRAY_SIZE(phy_reg_init));
2635 }
2636
2637 static void rtl_hw_phy_config(struct net_device *dev)
2638 {
2639         struct rtl8169_private *tp = netdev_priv(dev);
2640         void __iomem *ioaddr = tp->mmio_addr;
2641
2642         rtl8169_print_mac_version(tp);
2643
2644         switch (tp->mac_version) {
2645         case RTL_GIGA_MAC_VER_01:
2646                 break;
2647         case RTL_GIGA_MAC_VER_02:
2648         case RTL_GIGA_MAC_VER_03:
2649                 rtl8169s_hw_phy_config(ioaddr);
2650                 break;
2651         case RTL_GIGA_MAC_VER_04:
2652                 rtl8169sb_hw_phy_config(ioaddr);
2653                 break;
2654         case RTL_GIGA_MAC_VER_05:
2655                 rtl8169scd_hw_phy_config(tp, ioaddr);
2656                 break;
2657         case RTL_GIGA_MAC_VER_06:
2658                 rtl8169sce_hw_phy_config(ioaddr);
2659                 break;
2660         case RTL_GIGA_MAC_VER_07:
2661         case RTL_GIGA_MAC_VER_08:
2662         case RTL_GIGA_MAC_VER_09:
2663                 rtl8102e_hw_phy_config(ioaddr);
2664                 break;
2665         case RTL_GIGA_MAC_VER_11:
2666                 rtl8168bb_hw_phy_config(ioaddr);
2667                 break;
2668         case RTL_GIGA_MAC_VER_12:
2669                 rtl8168bef_hw_phy_config(ioaddr);
2670                 break;
2671         case RTL_GIGA_MAC_VER_17:
2672                 rtl8168bef_hw_phy_config(ioaddr);
2673                 break;
2674         case RTL_GIGA_MAC_VER_18:
2675                 rtl8168cp_1_hw_phy_config(ioaddr);
2676                 break;
2677         case RTL_GIGA_MAC_VER_19:
2678                 rtl8168c_1_hw_phy_config(ioaddr);
2679                 break;
2680         case RTL_GIGA_MAC_VER_20:
2681                 rtl8168c_2_hw_phy_config(ioaddr);
2682                 break;
2683         case RTL_GIGA_MAC_VER_21:
2684                 rtl8168c_3_hw_phy_config(ioaddr);
2685                 break;
2686         case RTL_GIGA_MAC_VER_22:
2687                 rtl8168c_4_hw_phy_config(ioaddr);
2688                 break;
2689         case RTL_GIGA_MAC_VER_23:
2690         case RTL_GIGA_MAC_VER_24:
2691                 rtl8168cp_2_hw_phy_config(ioaddr);
2692                 break;
2693         case RTL_GIGA_MAC_VER_25:
2694                 rtl8168d_1_hw_phy_config(ioaddr);
2695                 break;
2696         case RTL_GIGA_MAC_VER_26:
2697                 rtl8168d_2_hw_phy_config(ioaddr);
2698                 break;
2699         case RTL_GIGA_MAC_VER_27:
2700                 rtl8168d_3_hw_phy_config(ioaddr);
2701                 break;
2702
2703         default:
2704                 break;
2705         }
2706 }
2707
2708 static void rtl8169_phy_timer(unsigned long __opaque)
2709 {
2710         struct net_device *dev = (struct net_device *)__opaque;
2711         struct rtl8169_private *tp = netdev_priv(dev);
2712         struct timer_list *timer = &tp->timer;
2713         void __iomem *ioaddr = tp->mmio_addr;
2714         unsigned long timeout = RTL8169_PHY_TIMEOUT;
2715
2716         assert(tp->mac_version > RTL_GIGA_MAC_VER_01);
2717
2718         if (!(tp->phy_1000_ctrl_reg & ADVERTISE_1000FULL))
2719                 return;
2720
2721         spin_lock_irq(&tp->lock);
2722
2723         if (tp->phy_reset_pending(ioaddr)) {
2724                 /*
2725                  * A busy loop could burn quite a few cycles on nowadays CPU.
2726                  * Let's delay the execution of the timer for a few ticks.
2727                  */
2728                 timeout = HZ/10;
2729                 goto out_mod_timer;
2730         }
2731
2732         if (tp->link_ok(ioaddr))
2733                 goto out_unlock;
2734
2735         netif_warn(tp, link, dev, "PHY reset until link up\n");
2736
2737         tp->phy_reset_enable(ioaddr);
2738
2739 out_mod_timer:
2740         mod_timer(timer, jiffies + timeout);
2741 out_unlock:
2742         spin_unlock_irq(&tp->lock);
2743 }
2744
2745 static inline void rtl8169_delete_timer(struct net_device *dev)
2746 {
2747         struct rtl8169_private *tp = netdev_priv(dev);
2748         struct timer_list *timer = &tp->timer;
2749
2750         if (tp->mac_version <= RTL_GIGA_MAC_VER_01)
2751                 return;
2752
2753         del_timer_sync(timer);
2754 }
2755
2756 static inline void rtl8169_request_timer(struct net_device *dev)
2757 {
2758         struct rtl8169_private *tp = netdev_priv(dev);
2759         struct timer_list *timer = &tp->timer;
2760
2761         if (tp->mac_version <= RTL_GIGA_MAC_VER_01)
2762                 return;
2763
2764         mod_timer(timer, jiffies + RTL8169_PHY_TIMEOUT);
2765 }
2766
2767 #ifdef CONFIG_NET_POLL_CONTROLLER
2768 /*
2769  * Polling 'interrupt' - used by things like netconsole to send skbs
2770  * without having to re-enable interrupts. It's not called while
2771  * the interrupt routine is executing.
2772  */
2773 static void rtl8169_netpoll(struct net_device *dev)
2774 {
2775         struct rtl8169_private *tp = netdev_priv(dev);
2776         struct pci_dev *pdev = tp->pci_dev;
2777
2778         disable_irq(pdev->irq);
2779         rtl8169_interrupt(pdev->irq, dev);
2780         enable_irq(pdev->irq);
2781 }
2782 #endif
2783
2784 static void rtl8169_release_board(struct pci_dev *pdev, struct net_device *dev,
2785                                   void __iomem *ioaddr)
2786 {
2787         iounmap(ioaddr);
2788         pci_release_regions(pdev);
2789         pci_clear_mwi(pdev);
2790         pci_disable_device(pdev);
2791         free_netdev(dev);
2792 }
2793
2794 static void rtl8169_phy_reset(struct net_device *dev,
2795                               struct rtl8169_private *tp)
2796 {
2797         void __iomem *ioaddr = tp->mmio_addr;
2798         unsigned int i;
2799
2800         tp->phy_reset_enable(ioaddr);
2801         for (i = 0; i < 100; i++) {
2802                 if (!tp->phy_reset_pending(ioaddr))
2803                         return;
2804                 msleep(1);
2805         }
2806         netif_err(tp, link, dev, "PHY reset failed\n");
2807 }
2808
2809 static void rtl8169_init_phy(struct net_device *dev, struct rtl8169_private *tp)
2810 {
2811         void __iomem *ioaddr = tp->mmio_addr;
2812
2813         rtl_hw_phy_config(dev);
2814
2815         if (tp->mac_version <= RTL_GIGA_MAC_VER_06) {
2816                 dprintk("Set MAC Reg C+CR Offset 0x82h = 0x01h\n");
2817                 RTL_W8(0x82, 0x01);
2818         }
2819
2820         pci_write_config_byte(tp->pci_dev, PCI_LATENCY_TIMER, 0x40);
2821
2822         if (tp->mac_version <= RTL_GIGA_MAC_VER_06)
2823                 pci_write_config_byte(tp->pci_dev, PCI_CACHE_LINE_SIZE, 0x08);
2824
2825         if (tp->mac_version == RTL_GIGA_MAC_VER_02) {
2826                 dprintk("Set MAC Reg C+CR Offset 0x82h = 0x01h\n");
2827                 RTL_W8(0x82, 0x01);
2828                 dprintk("Set PHY Reg 0x0bh = 0x00h\n");
2829                 mdio_write(ioaddr, 0x0b, 0x0000); //w 0x0b 15 0 0
2830         }
2831
2832         rtl8169_phy_reset(dev, tp);
2833
2834         /*
2835          * rtl8169_set_speed_xmii takes good care of the Fast Ethernet
2836          * only 8101. Don't panic.
2837          */
2838         rtl8169_set_speed(dev, AUTONEG_ENABLE, SPEED_1000, DUPLEX_FULL);
2839
2840         if (RTL_R8(PHYstatus) & TBI_Enable)
2841                 netif_info(tp, link, dev, "TBI auto-negotiating\n");
2842 }
2843
2844 static void rtl_rar_set(struct rtl8169_private *tp, u8 *addr)
2845 {
2846         void __iomem *ioaddr = tp->mmio_addr;
2847         u32 high;
2848         u32 low;
2849
2850         low  = addr[0] | (addr[1] << 8) | (addr[2] << 16) | (addr[3] << 24);
2851         high = addr[4] | (addr[5] << 8);
2852
2853         spin_lock_irq(&tp->lock);
2854
2855         RTL_W8(Cfg9346, Cfg9346_Unlock);
2856
2857         RTL_W32(MAC4, high);
2858         RTL_R32(MAC4);
2859
2860         RTL_W32(MAC0, low);
2861         RTL_R32(MAC0);
2862
2863         RTL_W8(Cfg9346, Cfg9346_Lock);
2864
2865         spin_unlock_irq(&tp->lock);
2866 }
2867
2868 static int rtl_set_mac_address(struct net_device *dev, void *p)
2869 {
2870         struct rtl8169_private *tp = netdev_priv(dev);
2871         struct sockaddr *addr = p;
2872
2873         if (!is_valid_ether_addr(addr->sa_data))
2874                 return -EADDRNOTAVAIL;
2875
2876         memcpy(dev->dev_addr, addr->sa_data, dev->addr_len);
2877
2878         rtl_rar_set(tp, dev->dev_addr);
2879
2880         return 0;
2881 }
2882
2883 static int rtl8169_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
2884 {
2885         struct rtl8169_private *tp = netdev_priv(dev);
2886         struct mii_ioctl_data *data = if_mii(ifr);
2887
2888         return netif_running(dev) ? tp->do_ioctl(tp, data, cmd) : -ENODEV;
2889 }
2890
2891 static int rtl_xmii_ioctl(struct rtl8169_private *tp, struct mii_ioctl_data *data, int cmd)
2892 {
2893         switch (cmd) {
2894         case SIOCGMIIPHY:
2895                 data->phy_id = 32; /* Internal PHY */
2896                 return 0;
2897
2898         case SIOCGMIIREG:
2899                 data->val_out = mdio_read(tp->mmio_addr, data->reg_num & 0x1f);
2900                 return 0;
2901
2902         case SIOCSMIIREG:
2903                 mdio_write(tp->mmio_addr, data->reg_num & 0x1f, data->val_in);
2904                 return 0;
2905         }
2906         return -EOPNOTSUPP;
2907 }
2908
2909 static int rtl_tbi_ioctl(struct rtl8169_private *tp, struct mii_ioctl_data *data, int cmd)
2910 {
2911         return -EOPNOTSUPP;
2912 }
2913
2914 static const struct rtl_cfg_info {
2915         void (*hw_start)(struct net_device *);
2916         unsigned int region;
2917         unsigned int align;
2918         u16 intr_event;
2919         u16 napi_event;
2920         unsigned features;
2921         u8 default_ver;
2922 } rtl_cfg_infos [] = {
2923         [RTL_CFG_0] = {
2924                 .hw_start       = rtl_hw_start_8169,
2925                 .region         = 1,
2926                 .align          = 0,
2927                 .intr_event     = SYSErr | LinkChg | RxOverflow |
2928                                   RxFIFOOver | TxErr | TxOK | RxOK | RxErr,
2929                 .napi_event     = RxFIFOOver | TxErr | TxOK | RxOK | RxOverflow,
2930                 .features       = RTL_FEATURE_GMII,
2931                 .default_ver    = RTL_GIGA_MAC_VER_01,
2932         },
2933         [RTL_CFG_1] = {
2934                 .hw_start       = rtl_hw_start_8168,
2935                 .region         = 2,
2936                 .align          = 8,
2937                 .intr_event     = SYSErr | LinkChg | RxOverflow |
2938                                   TxErr | TxOK | RxOK | RxErr,
2939                 .napi_event     = TxErr | TxOK | RxOK | RxOverflow,
2940                 .features       = RTL_FEATURE_GMII | RTL_FEATURE_MSI,
2941                 .default_ver    = RTL_GIGA_MAC_VER_11,
2942         },
2943         [RTL_CFG_2] = {
2944                 .hw_start       = rtl_hw_start_8101,
2945                 .region         = 2,
2946                 .align          = 8,
2947                 .intr_event     = SYSErr | LinkChg | RxOverflow | PCSTimeout |
2948                                   RxFIFOOver | TxErr | TxOK | RxOK | RxErr,
2949                 .napi_event     = RxFIFOOver | TxErr | TxOK | RxOK | RxOverflow,
2950                 .features       = RTL_FEATURE_MSI,
2951                 .default_ver    = RTL_GIGA_MAC_VER_13,
2952         }
2953 };
2954
2955 /* Cfg9346_Unlock assumed. */
2956 static unsigned rtl_try_msi(struct pci_dev *pdev, void __iomem *ioaddr,
2957                             const struct rtl_cfg_info *cfg)
2958 {
2959         unsigned msi = 0;
2960         u8 cfg2;
2961
2962         cfg2 = RTL_R8(Config2) & ~MSIEnable;
2963         if (cfg->features & RTL_FEATURE_MSI) {
2964                 if (pci_enable_msi(pdev)) {
2965                         dev_info(&pdev->dev, "no MSI. Back to INTx.\n");
2966                 } else {
2967                         cfg2 |= MSIEnable;
2968                         msi = RTL_FEATURE_MSI;
2969                 }
2970         }
2971         RTL_W8(Config2, cfg2);
2972         return msi;
2973 }
2974
2975 static void rtl_disable_msi(struct pci_dev *pdev, struct rtl8169_private *tp)
2976 {
2977         if (tp->features & RTL_FEATURE_MSI) {
2978                 pci_disable_msi(pdev);
2979                 tp->features &= ~RTL_FEATURE_MSI;
2980         }
2981 }
2982
2983 static const struct net_device_ops rtl8169_netdev_ops = {
2984         .ndo_open               = rtl8169_open,
2985         .ndo_stop               = rtl8169_close,
2986         .ndo_get_stats          = rtl8169_get_stats,
2987         .ndo_start_xmit         = rtl8169_start_xmit,
2988         .ndo_tx_timeout         = rtl8169_tx_timeout,
2989         .ndo_validate_addr      = eth_validate_addr,
2990         .ndo_change_mtu         = rtl8169_change_mtu,
2991         .ndo_set_mac_address    = rtl_set_mac_address,
2992         .ndo_do_ioctl           = rtl8169_ioctl,
2993         .ndo_set_multicast_list = rtl_set_rx_mode,
2994 #ifdef CONFIG_R8169_VLAN
2995         .ndo_vlan_rx_register   = rtl8169_vlan_rx_register,
2996 #endif
2997 #ifdef CONFIG_NET_POLL_CONTROLLER
2998         .ndo_poll_controller    = rtl8169_netpoll,
2999 #endif
3000
3001 };
3002
3003 static int __devinit
3004 rtl8169_init_one(struct pci_dev *pdev, const struct pci_device_id *ent)
3005 {
3006         const struct rtl_cfg_info *cfg = rtl_cfg_infos + ent->driver_data;
3007         const unsigned int region = cfg->region;
3008         struct rtl8169_private *tp;
3009         struct mii_if_info *mii;
3010         struct net_device *dev;
3011         void __iomem *ioaddr;
3012         unsigned int i;
3013         int rc;
3014
3015         if (netif_msg_drv(&debug)) {
3016                 printk(KERN_INFO "%s Gigabit Ethernet driver %s loaded\n",
3017                        MODULENAME, RTL8169_VERSION);
3018         }
3019
3020         dev = alloc_etherdev(sizeof (*tp));
3021         if (!dev) {
3022                 if (netif_msg_drv(&debug))
3023                         dev_err(&pdev->dev, "unable to alloc new ethernet\n");
3024                 rc = -ENOMEM;
3025                 goto out;
3026         }
3027
3028         SET_NETDEV_DEV(dev, &pdev->dev);
3029         dev->netdev_ops = &rtl8169_netdev_ops;
3030         tp = netdev_priv(dev);
3031         tp->dev = dev;
3032         tp->pci_dev = pdev;
3033         tp->msg_enable = netif_msg_init(debug.msg_enable, R8169_MSG_DEFAULT);
3034
3035         mii = &tp->mii;
3036         mii->dev = dev;
3037         mii->mdio_read = rtl_mdio_read;
3038         mii->mdio_write = rtl_mdio_write;
3039         mii->phy_id_mask = 0x1f;
3040         mii->reg_num_mask = 0x1f;
3041         mii->supports_gmii = !!(cfg->features & RTL_FEATURE_GMII);
3042
3043         /* enable device (incl. PCI PM wakeup and hotplug setup) */
3044         rc = pci_enable_device(pdev);
3045         if (rc < 0) {
3046                 netif_err(tp, probe, dev, "enable failure\n");
3047                 goto err_out_free_dev_1;
3048         }
3049
3050         if (pci_set_mwi(pdev) < 0)
3051                 netif_info(tp, probe, dev, "Mem-Wr-Inval unavailable\n");
3052
3053         /* make sure PCI base addr 1 is MMIO */
3054         if (!(pci_resource_flags(pdev, region) & IORESOURCE_MEM)) {
3055                 netif_err(tp, probe, dev,
3056                           "region #%d not an MMIO resource, aborting\n",
3057                           region);
3058                 rc = -ENODEV;
3059                 goto err_out_mwi_2;
3060         }
3061
3062         /* check for weird/broken PCI region reporting */
3063         if (pci_resource_len(pdev, region) < R8169_REGS_SIZE) {
3064                 netif_err(tp, probe, dev,
3065                           "Invalid PCI region size(s), aborting\n");
3066                 rc = -ENODEV;
3067                 goto err_out_mwi_2;
3068         }
3069
3070         rc = pci_request_regions(pdev, MODULENAME);
3071         if (rc < 0) {
3072                 netif_err(tp, probe, dev, "could not request regions\n");
3073                 goto err_out_mwi_2;
3074         }
3075
3076         tp->cp_cmd = PCIMulRW | RxChkSum;
3077
3078         if ((sizeof(dma_addr_t) > 4) &&
3079             !pci_set_dma_mask(pdev, DMA_BIT_MASK(64)) && use_dac) {
3080                 tp->cp_cmd |= PCIDAC;
3081                 dev->features |= NETIF_F_HIGHDMA;
3082         } else {
3083                 rc = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
3084                 if (rc < 0) {
3085                         netif_err(tp, probe, dev, "DMA configuration failed\n");
3086                         goto err_out_free_res_3;
3087                 }
3088         }
3089
3090         /* ioremap MMIO region */
3091         ioaddr = ioremap(pci_resource_start(pdev, region), R8169_REGS_SIZE);
3092         if (!ioaddr) {
3093                 netif_err(tp, probe, dev, "cannot remap MMIO, aborting\n");
3094                 rc = -EIO;
3095                 goto err_out_free_res_3;
3096         }
3097
3098         tp->pcie_cap = pci_find_capability(pdev, PCI_CAP_ID_EXP);
3099         if (!tp->pcie_cap)
3100                 netif_info(tp, probe, dev, "no PCI Express capability\n");
3101
3102         RTL_W16(IntrMask, 0x0000);
3103
3104         /* Soft reset the chip. */
3105         RTL_W8(ChipCmd, CmdReset);
3106
3107         /* Check that the chip has finished the reset. */
3108         for (i = 0; i < 100; i++) {
3109                 if ((RTL_R8(ChipCmd) & CmdReset) == 0)
3110                         break;
3111                 msleep_interruptible(1);
3112         }
3113
3114         RTL_W16(IntrStatus, 0xffff);
3115
3116         pci_set_master(pdev);
3117
3118         /* Identify chip attached to board */
3119         rtl8169_get_mac_version(tp, ioaddr);
3120
3121         /* Use appropriate default if unknown */
3122         if (tp->mac_version == RTL_GIGA_MAC_NONE) {
3123                 netif_notice(tp, probe, dev,
3124                              "unknown MAC, using family default\n");
3125                 tp->mac_version = cfg->default_ver;
3126         }
3127
3128         rtl8169_print_mac_version(tp);
3129
3130         for (i = 0; i < ARRAY_SIZE(rtl_chip_info); i++) {
3131                 if (tp->mac_version == rtl_chip_info[i].mac_version)
3132                         break;
3133         }
3134         if (i == ARRAY_SIZE(rtl_chip_info)) {
3135                 dev_err(&pdev->dev,
3136                         "driver bug, MAC version not found in rtl_chip_info\n");
3137                 goto err_out_msi_4;
3138         }
3139         tp->chipset = i;
3140
3141         RTL_W8(Cfg9346, Cfg9346_Unlock);
3142         RTL_W8(Config1, RTL_R8(Config1) | PMEnable);
3143         RTL_W8(Config5, RTL_R8(Config5) & PMEStatus);
3144         if ((RTL_R8(Config3) & (LinkUp | MagicPacket)) != 0)
3145                 tp->features |= RTL_FEATURE_WOL;
3146         if ((RTL_R8(Config5) & (UWF | BWF | MWF)) != 0)
3147                 tp->features |= RTL_FEATURE_WOL;
3148         tp->features |= rtl_try_msi(pdev, ioaddr, cfg);
3149         RTL_W8(Cfg9346, Cfg9346_Lock);
3150
3151         if ((tp->mac_version <= RTL_GIGA_MAC_VER_06) &&
3152             (RTL_R8(PHYstatus) & TBI_Enable)) {
3153                 tp->set_speed = rtl8169_set_speed_tbi;
3154                 tp->get_settings = rtl8169_gset_tbi;
3155                 tp->phy_reset_enable = rtl8169_tbi_reset_enable;
3156                 tp->phy_reset_pending = rtl8169_tbi_reset_pending;
3157                 tp->link_ok = rtl8169_tbi_link_ok;
3158                 tp->do_ioctl = rtl_tbi_ioctl;
3159
3160                 tp->phy_1000_ctrl_reg = ADVERTISE_1000FULL; /* Implied by TBI */
3161         } else {
3162                 tp->set_speed = rtl8169_set_speed_xmii;
3163                 tp->get_settings = rtl8169_gset_xmii;
3164                 tp->phy_reset_enable = rtl8169_xmii_reset_enable;
3165                 tp->phy_reset_pending = rtl8169_xmii_reset_pending;
3166                 tp->link_ok = rtl8169_xmii_link_ok;
3167                 tp->do_ioctl = rtl_xmii_ioctl;
3168         }
3169
3170         spin_lock_init(&tp->lock);
3171
3172         tp->mmio_addr = ioaddr;
3173
3174         /* Get MAC address */
3175         for (i = 0; i < MAC_ADDR_LEN; i++)
3176                 dev->dev_addr[i] = RTL_R8(MAC0 + i);
3177         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
3178
3179         SET_ETHTOOL_OPS(dev, &rtl8169_ethtool_ops);
3180         dev->watchdog_timeo = RTL8169_TX_TIMEOUT;
3181         dev->irq = pdev->irq;
3182         dev->base_addr = (unsigned long) ioaddr;
3183
3184         netif_napi_add(dev, &tp->napi, rtl8169_poll, R8169_NAPI_WEIGHT);
3185
3186 #ifdef CONFIG_R8169_VLAN
3187         dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
3188 #endif
3189
3190         tp->intr_mask = 0xffff;
3191         tp->align = cfg->align;
3192         tp->hw_start = cfg->hw_start;
3193         tp->intr_event = cfg->intr_event;
3194         tp->napi_event = cfg->napi_event;
3195
3196         init_timer(&tp->timer);
3197         tp->timer.data = (unsigned long) dev;
3198         tp->timer.function = rtl8169_phy_timer;
3199
3200         rc = register_netdev(dev);
3201         if (rc < 0)
3202                 goto err_out_msi_4;
3203
3204         pci_set_drvdata(pdev, dev);
3205
3206         netif_info(tp, probe, dev, "%s at 0x%lx, %pM, XID %08x IRQ %d\n",
3207                    rtl_chip_info[tp->chipset].name,
3208                    dev->base_addr, dev->dev_addr,
3209                    (u32)(RTL_R32(TxConfig) & 0x9cf0f8ff), dev->irq);
3210
3211         rtl8169_init_phy(dev, tp);
3212
3213         /*
3214          * Pretend we are using VLANs; This bypasses a nasty bug where
3215          * Interrupts stop flowing on high load on 8110SCd controllers.
3216          */
3217         if (tp->mac_version == RTL_GIGA_MAC_VER_05)
3218                 RTL_W16(CPlusCmd, RTL_R16(CPlusCmd) | RxVlan);
3219
3220         device_set_wakeup_enable(&pdev->dev, tp->features & RTL_FEATURE_WOL);