net/mlx5: Configure cache line size for start and end padding
[sfrench/cifs-2.6.git] / drivers / net / ethernet / mellanox / mlx5 / core / main.c
1 /*
2  * Copyright (c) 2013-2015, Mellanox Technologies. All rights reserved.
3  *
4  * This software is available to you under a choice of one of two
5  * licenses.  You may choose to be licensed under the terms of the GNU
6  * General Public License (GPL) Version 2, available from the file
7  * COPYING in the main directory of this source tree, or the
8  * OpenIB.org BSD license below:
9  *
10  *     Redistribution and use in source and binary forms, with or
11  *     without modification, are permitted provided that the following
12  *     conditions are met:
13  *
14  *      - Redistributions of source code must retain the above
15  *        copyright notice, this list of conditions and the following
16  *        disclaimer.
17  *
18  *      - Redistributions in binary form must reproduce the above
19  *        copyright notice, this list of conditions and the following
20  *        disclaimer in the documentation and/or other materials
21  *        provided with the distribution.
22  *
23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
30  * SOFTWARE.
31  */
32
33 #include <linux/highmem.h>
34 #include <linux/module.h>
35 #include <linux/init.h>
36 #include <linux/errno.h>
37 #include <linux/pci.h>
38 #include <linux/dma-mapping.h>
39 #include <linux/slab.h>
40 #include <linux/io-mapping.h>
41 #include <linux/interrupt.h>
42 #include <linux/delay.h>
43 #include <linux/mlx5/driver.h>
44 #include <linux/mlx5/cq.h>
45 #include <linux/mlx5/qp.h>
46 #include <linux/mlx5/srq.h>
47 #include <linux/debugfs.h>
48 #include <linux/kmod.h>
49 #include <linux/mlx5/mlx5_ifc.h>
50 #ifdef CONFIG_RFS_ACCEL
51 #include <linux/cpu_rmap.h>
52 #endif
53 #include <net/devlink.h>
54 #include "mlx5_core.h"
55 #include "fs_core.h"
56 #ifdef CONFIG_MLX5_CORE_EN
57 #include "eswitch.h"
58 #endif
59
60 MODULE_AUTHOR("Eli Cohen <eli@mellanox.com>");
61 MODULE_DESCRIPTION("Mellanox Connect-IB, ConnectX-4 core driver");
62 MODULE_LICENSE("Dual BSD/GPL");
63 MODULE_VERSION(DRIVER_VERSION);
64
65 unsigned int mlx5_core_debug_mask;
66 module_param_named(debug_mask, mlx5_core_debug_mask, uint, 0644);
67 MODULE_PARM_DESC(debug_mask, "debug mask: 1 = dump cmd data, 2 = dump cmd exec time, 3 = both. Default=0");
68
69 #define MLX5_DEFAULT_PROF       2
70 static unsigned int prof_sel = MLX5_DEFAULT_PROF;
71 module_param_named(prof_sel, prof_sel, uint, 0444);
72 MODULE_PARM_DESC(prof_sel, "profile selector. Valid range 0 - 2");
73
74 enum {
75         MLX5_ATOMIC_REQ_MODE_BE = 0x0,
76         MLX5_ATOMIC_REQ_MODE_HOST_ENDIANNESS = 0x1,
77 };
78
79 static struct mlx5_profile profile[] = {
80         [0] = {
81                 .mask           = 0,
82         },
83         [1] = {
84                 .mask           = MLX5_PROF_MASK_QP_SIZE,
85                 .log_max_qp     = 12,
86         },
87         [2] = {
88                 .mask           = MLX5_PROF_MASK_QP_SIZE |
89                                   MLX5_PROF_MASK_MR_CACHE,
90                 .log_max_qp     = 17,
91                 .mr_cache[0]    = {
92                         .size   = 500,
93                         .limit  = 250
94                 },
95                 .mr_cache[1]    = {
96                         .size   = 500,
97                         .limit  = 250
98                 },
99                 .mr_cache[2]    = {
100                         .size   = 500,
101                         .limit  = 250
102                 },
103                 .mr_cache[3]    = {
104                         .size   = 500,
105                         .limit  = 250
106                 },
107                 .mr_cache[4]    = {
108                         .size   = 500,
109                         .limit  = 250
110                 },
111                 .mr_cache[5]    = {
112                         .size   = 500,
113                         .limit  = 250
114                 },
115                 .mr_cache[6]    = {
116                         .size   = 500,
117                         .limit  = 250
118                 },
119                 .mr_cache[7]    = {
120                         .size   = 500,
121                         .limit  = 250
122                 },
123                 .mr_cache[8]    = {
124                         .size   = 500,
125                         .limit  = 250
126                 },
127                 .mr_cache[9]    = {
128                         .size   = 500,
129                         .limit  = 250
130                 },
131                 .mr_cache[10]   = {
132                         .size   = 500,
133                         .limit  = 250
134                 },
135                 .mr_cache[11]   = {
136                         .size   = 500,
137                         .limit  = 250
138                 },
139                 .mr_cache[12]   = {
140                         .size   = 64,
141                         .limit  = 32
142                 },
143                 .mr_cache[13]   = {
144                         .size   = 32,
145                         .limit  = 16
146                 },
147                 .mr_cache[14]   = {
148                         .size   = 16,
149                         .limit  = 8
150                 },
151                 .mr_cache[15]   = {
152                         .size   = 8,
153                         .limit  = 4
154                 },
155                 .mr_cache[16]   = {
156                         .size   = 8,
157                         .limit  = 4
158                 },
159                 .mr_cache[17]   = {
160                         .size   = 8,
161                         .limit  = 4
162                 },
163                 .mr_cache[18]   = {
164                         .size   = 8,
165                         .limit  = 4
166                 },
167                 .mr_cache[19]   = {
168                         .size   = 4,
169                         .limit  = 2
170                 },
171                 .mr_cache[20]   = {
172                         .size   = 4,
173                         .limit  = 2
174                 },
175         },
176 };
177
178 #define FW_INIT_TIMEOUT_MILI    2000
179 #define FW_INIT_WAIT_MS         2
180
181 static int wait_fw_init(struct mlx5_core_dev *dev, u32 max_wait_mili)
182 {
183         unsigned long end = jiffies + msecs_to_jiffies(max_wait_mili);
184         int err = 0;
185
186         while (fw_initializing(dev)) {
187                 if (time_after(jiffies, end)) {
188                         err = -EBUSY;
189                         break;
190                 }
191                 msleep(FW_INIT_WAIT_MS);
192         }
193
194         return err;
195 }
196
197 static void mlx5_set_driver_version(struct mlx5_core_dev *dev)
198 {
199         int driver_ver_sz = MLX5_FLD_SZ_BYTES(set_driver_version_in,
200                                               driver_version);
201         u8 in[MLX5_ST_SZ_BYTES(set_driver_version_in)] = {0};
202         u8 out[MLX5_ST_SZ_BYTES(set_driver_version_out)] = {0};
203         int remaining_size = driver_ver_sz;
204         char *string;
205
206         if (!MLX5_CAP_GEN(dev, driver_version))
207                 return;
208
209         string = MLX5_ADDR_OF(set_driver_version_in, in, driver_version);
210
211         strncpy(string, "Linux", remaining_size);
212
213         remaining_size = max_t(int, 0, driver_ver_sz - strlen(string));
214         strncat(string, ",", remaining_size);
215
216         remaining_size = max_t(int, 0, driver_ver_sz - strlen(string));
217         strncat(string, DRIVER_NAME, remaining_size);
218
219         remaining_size = max_t(int, 0, driver_ver_sz - strlen(string));
220         strncat(string, ",", remaining_size);
221
222         remaining_size = max_t(int, 0, driver_ver_sz - strlen(string));
223         strncat(string, DRIVER_VERSION, remaining_size);
224
225         /*Send the command*/
226         MLX5_SET(set_driver_version_in, in, opcode,
227                  MLX5_CMD_OP_SET_DRIVER_VERSION);
228
229         mlx5_cmd_exec(dev, in, sizeof(in), out, sizeof(out));
230 }
231
232 static int set_dma_caps(struct pci_dev *pdev)
233 {
234         int err;
235
236         err = pci_set_dma_mask(pdev, DMA_BIT_MASK(64));
237         if (err) {
238                 dev_warn(&pdev->dev, "Warning: couldn't set 64-bit PCI DMA mask\n");
239                 err = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
240                 if (err) {
241                         dev_err(&pdev->dev, "Can't set PCI DMA mask, aborting\n");
242                         return err;
243                 }
244         }
245
246         err = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(64));
247         if (err) {
248                 dev_warn(&pdev->dev,
249                          "Warning: couldn't set 64-bit consistent PCI DMA mask\n");
250                 err = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(32));
251                 if (err) {
252                         dev_err(&pdev->dev,
253                                 "Can't set consistent PCI DMA mask, aborting\n");
254                         return err;
255                 }
256         }
257
258         dma_set_max_seg_size(&pdev->dev, 2u * 1024 * 1024 * 1024);
259         return err;
260 }
261
262 static int mlx5_pci_enable_device(struct mlx5_core_dev *dev)
263 {
264         struct pci_dev *pdev = dev->pdev;
265         int err = 0;
266
267         mutex_lock(&dev->pci_status_mutex);
268         if (dev->pci_status == MLX5_PCI_STATUS_DISABLED) {
269                 err = pci_enable_device(pdev);
270                 if (!err)
271                         dev->pci_status = MLX5_PCI_STATUS_ENABLED;
272         }
273         mutex_unlock(&dev->pci_status_mutex);
274
275         return err;
276 }
277
278 static void mlx5_pci_disable_device(struct mlx5_core_dev *dev)
279 {
280         struct pci_dev *pdev = dev->pdev;
281
282         mutex_lock(&dev->pci_status_mutex);
283         if (dev->pci_status == MLX5_PCI_STATUS_ENABLED) {
284                 pci_disable_device(pdev);
285                 dev->pci_status = MLX5_PCI_STATUS_DISABLED;
286         }
287         mutex_unlock(&dev->pci_status_mutex);
288 }
289
290 static int request_bar(struct pci_dev *pdev)
291 {
292         int err = 0;
293
294         if (!(pci_resource_flags(pdev, 0) & IORESOURCE_MEM)) {
295                 dev_err(&pdev->dev, "Missing registers BAR, aborting\n");
296                 return -ENODEV;
297         }
298
299         err = pci_request_regions(pdev, DRIVER_NAME);
300         if (err)
301                 dev_err(&pdev->dev, "Couldn't get PCI resources, aborting\n");
302
303         return err;
304 }
305
306 static void release_bar(struct pci_dev *pdev)
307 {
308         pci_release_regions(pdev);
309 }
310
311 static int mlx5_enable_msix(struct mlx5_core_dev *dev)
312 {
313         struct mlx5_priv *priv = &dev->priv;
314         struct mlx5_eq_table *table = &priv->eq_table;
315         int num_eqs = 1 << MLX5_CAP_GEN(dev, log_max_eq);
316         int nvec;
317         int i;
318
319         nvec = MLX5_CAP_GEN(dev, num_ports) * num_online_cpus() +
320                MLX5_EQ_VEC_COMP_BASE;
321         nvec = min_t(int, nvec, num_eqs);
322         if (nvec <= MLX5_EQ_VEC_COMP_BASE)
323                 return -ENOMEM;
324
325         priv->msix_arr = kcalloc(nvec, sizeof(*priv->msix_arr), GFP_KERNEL);
326
327         priv->irq_info = kcalloc(nvec, sizeof(*priv->irq_info), GFP_KERNEL);
328         if (!priv->msix_arr || !priv->irq_info)
329                 goto err_free_msix;
330
331         for (i = 0; i < nvec; i++)
332                 priv->msix_arr[i].entry = i;
333
334         nvec = pci_enable_msix_range(dev->pdev, priv->msix_arr,
335                                      MLX5_EQ_VEC_COMP_BASE + 1, nvec);
336         if (nvec < 0)
337                 return nvec;
338
339         table->num_comp_vectors = nvec - MLX5_EQ_VEC_COMP_BASE;
340
341         return 0;
342
343 err_free_msix:
344         kfree(priv->irq_info);
345         kfree(priv->msix_arr);
346         return -ENOMEM;
347 }
348
349 static void mlx5_disable_msix(struct mlx5_core_dev *dev)
350 {
351         struct mlx5_priv *priv = &dev->priv;
352
353         pci_disable_msix(dev->pdev);
354         kfree(priv->irq_info);
355         kfree(priv->msix_arr);
356 }
357
358 struct mlx5_reg_host_endianess {
359         u8      he;
360         u8      rsvd[15];
361 };
362
363
364 #define CAP_MASK(pos, size) ((u64)((1 << (size)) - 1) << (pos))
365
366 enum {
367         MLX5_CAP_BITS_RW_MASK = CAP_MASK(MLX5_CAP_OFF_CMDIF_CSUM, 2) |
368                                 MLX5_DEV_CAP_FLAG_DCT,
369 };
370
371 static u16 to_fw_pkey_sz(struct mlx5_core_dev *dev, u32 size)
372 {
373         switch (size) {
374         case 128:
375                 return 0;
376         case 256:
377                 return 1;
378         case 512:
379                 return 2;
380         case 1024:
381                 return 3;
382         case 2048:
383                 return 4;
384         case 4096:
385                 return 5;
386         default:
387                 mlx5_core_warn(dev, "invalid pkey table size %d\n", size);
388                 return 0;
389         }
390 }
391
392 static int mlx5_core_get_caps_mode(struct mlx5_core_dev *dev,
393                                    enum mlx5_cap_type cap_type,
394                                    enum mlx5_cap_mode cap_mode)
395 {
396         u8 in[MLX5_ST_SZ_BYTES(query_hca_cap_in)];
397         int out_sz = MLX5_ST_SZ_BYTES(query_hca_cap_out);
398         void *out, *hca_caps;
399         u16 opmod = (cap_type << 1) | (cap_mode & 0x01);
400         int err;
401
402         memset(in, 0, sizeof(in));
403         out = kzalloc(out_sz, GFP_KERNEL);
404         if (!out)
405                 return -ENOMEM;
406
407         MLX5_SET(query_hca_cap_in, in, opcode, MLX5_CMD_OP_QUERY_HCA_CAP);
408         MLX5_SET(query_hca_cap_in, in, op_mod, opmod);
409         err = mlx5_cmd_exec(dev, in, sizeof(in), out, out_sz);
410         if (err) {
411                 mlx5_core_warn(dev,
412                                "QUERY_HCA_CAP : type(%x) opmode(%x) Failed(%d)\n",
413                                cap_type, cap_mode, err);
414                 goto query_ex;
415         }
416
417         hca_caps =  MLX5_ADDR_OF(query_hca_cap_out, out, capability);
418
419         switch (cap_mode) {
420         case HCA_CAP_OPMOD_GET_MAX:
421                 memcpy(dev->caps.hca_max[cap_type], hca_caps,
422                        MLX5_UN_SZ_BYTES(hca_cap_union));
423                 break;
424         case HCA_CAP_OPMOD_GET_CUR:
425                 memcpy(dev->caps.hca_cur[cap_type], hca_caps,
426                        MLX5_UN_SZ_BYTES(hca_cap_union));
427                 break;
428         default:
429                 mlx5_core_warn(dev,
430                                "Tried to query dev cap type(%x) with wrong opmode(%x)\n",
431                                cap_type, cap_mode);
432                 err = -EINVAL;
433                 break;
434         }
435 query_ex:
436         kfree(out);
437         return err;
438 }
439
440 int mlx5_core_get_caps(struct mlx5_core_dev *dev, enum mlx5_cap_type cap_type)
441 {
442         int ret;
443
444         ret = mlx5_core_get_caps_mode(dev, cap_type, HCA_CAP_OPMOD_GET_CUR);
445         if (ret)
446                 return ret;
447         return mlx5_core_get_caps_mode(dev, cap_type, HCA_CAP_OPMOD_GET_MAX);
448 }
449
450 static int set_caps(struct mlx5_core_dev *dev, void *in, int in_sz, int opmod)
451 {
452         u32 out[MLX5_ST_SZ_DW(set_hca_cap_out)] = {0};
453
454         MLX5_SET(set_hca_cap_in, in, opcode, MLX5_CMD_OP_SET_HCA_CAP);
455         MLX5_SET(set_hca_cap_in, in, op_mod, opmod << 1);
456         return mlx5_cmd_exec(dev, in, in_sz, out, sizeof(out));
457 }
458
459 static int handle_hca_cap_atomic(struct mlx5_core_dev *dev)
460 {
461         void *set_ctx;
462         void *set_hca_cap;
463         int set_sz = MLX5_ST_SZ_BYTES(set_hca_cap_in);
464         int req_endianness;
465         int err;
466
467         if (MLX5_CAP_GEN(dev, atomic)) {
468                 err = mlx5_core_get_caps(dev, MLX5_CAP_ATOMIC);
469                 if (err)
470                         return err;
471         } else {
472                 return 0;
473         }
474
475         req_endianness =
476                 MLX5_CAP_ATOMIC(dev,
477                                 supported_atomic_req_8B_endianess_mode_1);
478
479         if (req_endianness != MLX5_ATOMIC_REQ_MODE_HOST_ENDIANNESS)
480                 return 0;
481
482         set_ctx = kzalloc(set_sz, GFP_KERNEL);
483         if (!set_ctx)
484                 return -ENOMEM;
485
486         set_hca_cap = MLX5_ADDR_OF(set_hca_cap_in, set_ctx, capability);
487
488         /* Set requestor to host endianness */
489         MLX5_SET(atomic_caps, set_hca_cap, atomic_req_8B_endianess_mode,
490                  MLX5_ATOMIC_REQ_MODE_HOST_ENDIANNESS);
491
492         err = set_caps(dev, set_ctx, set_sz, MLX5_SET_HCA_CAP_OP_MOD_ATOMIC);
493
494         kfree(set_ctx);
495         return err;
496 }
497
498 static int handle_hca_cap(struct mlx5_core_dev *dev)
499 {
500         void *set_ctx = NULL;
501         struct mlx5_profile *prof = dev->profile;
502         int err = -ENOMEM;
503         int set_sz = MLX5_ST_SZ_BYTES(set_hca_cap_in);
504         void *set_hca_cap;
505
506         set_ctx = kzalloc(set_sz, GFP_KERNEL);
507         if (!set_ctx)
508                 goto query_ex;
509
510         err = mlx5_core_get_caps(dev, MLX5_CAP_GENERAL);
511         if (err)
512                 goto query_ex;
513
514         set_hca_cap = MLX5_ADDR_OF(set_hca_cap_in, set_ctx,
515                                    capability);
516         memcpy(set_hca_cap, dev->caps.hca_cur[MLX5_CAP_GENERAL],
517                MLX5_ST_SZ_BYTES(cmd_hca_cap));
518
519         mlx5_core_dbg(dev, "Current Pkey table size %d Setting new size %d\n",
520                       mlx5_to_sw_pkey_sz(MLX5_CAP_GEN(dev, pkey_table_size)),
521                       128);
522         /* we limit the size of the pkey table to 128 entries for now */
523         MLX5_SET(cmd_hca_cap, set_hca_cap, pkey_table_size,
524                  to_fw_pkey_sz(dev, 128));
525
526         /* Check log_max_qp from HCA caps to set in current profile */
527         if (MLX5_CAP_GEN_MAX(dev, log_max_qp) < profile[prof_sel].log_max_qp) {
528                 mlx5_core_warn(dev, "log_max_qp value in current profile is %d, changing it to HCA capability limit (%d)\n",
529                                profile[prof_sel].log_max_qp,
530                                MLX5_CAP_GEN_MAX(dev, log_max_qp));
531                 profile[prof_sel].log_max_qp = MLX5_CAP_GEN_MAX(dev, log_max_qp);
532         }
533         if (prof->mask & MLX5_PROF_MASK_QP_SIZE)
534                 MLX5_SET(cmd_hca_cap, set_hca_cap, log_max_qp,
535                          prof->log_max_qp);
536
537         /* disable cmdif checksum */
538         MLX5_SET(cmd_hca_cap, set_hca_cap, cmdif_checksum, 0);
539
540         /* If the HCA supports 4K UARs use it */
541         if (MLX5_CAP_GEN_MAX(dev, uar_4k))
542                 MLX5_SET(cmd_hca_cap, set_hca_cap, uar_4k, 1);
543
544         MLX5_SET(cmd_hca_cap, set_hca_cap, log_uar_page_sz, PAGE_SHIFT - 12);
545
546         if (MLX5_CAP_GEN_MAX(dev, cache_line_128byte))
547                 MLX5_SET(cmd_hca_cap,
548                          set_hca_cap,
549                          cache_line_128byte,
550                          cache_line_size() == 128 ? 1 : 0);
551
552         err = set_caps(dev, set_ctx, set_sz,
553                        MLX5_SET_HCA_CAP_OP_MOD_GENERAL_DEVICE);
554
555 query_ex:
556         kfree(set_ctx);
557         return err;
558 }
559
560 static int set_hca_ctrl(struct mlx5_core_dev *dev)
561 {
562         struct mlx5_reg_host_endianess he_in;
563         struct mlx5_reg_host_endianess he_out;
564         int err;
565
566         if (!mlx5_core_is_pf(dev))
567                 return 0;
568
569         memset(&he_in, 0, sizeof(he_in));
570         he_in.he = MLX5_SET_HOST_ENDIANNESS;
571         err = mlx5_core_access_reg(dev, &he_in,  sizeof(he_in),
572                                         &he_out, sizeof(he_out),
573                                         MLX5_REG_HOST_ENDIANNESS, 0, 1);
574         return err;
575 }
576
577 int mlx5_core_enable_hca(struct mlx5_core_dev *dev, u16 func_id)
578 {
579         u32 out[MLX5_ST_SZ_DW(enable_hca_out)] = {0};
580         u32 in[MLX5_ST_SZ_DW(enable_hca_in)]   = {0};
581
582         MLX5_SET(enable_hca_in, in, opcode, MLX5_CMD_OP_ENABLE_HCA);
583         MLX5_SET(enable_hca_in, in, function_id, func_id);
584         return mlx5_cmd_exec(dev, &in, sizeof(in), &out, sizeof(out));
585 }
586
587 int mlx5_core_disable_hca(struct mlx5_core_dev *dev, u16 func_id)
588 {
589         u32 out[MLX5_ST_SZ_DW(disable_hca_out)] = {0};
590         u32 in[MLX5_ST_SZ_DW(disable_hca_in)]   = {0};
591
592         MLX5_SET(disable_hca_in, in, opcode, MLX5_CMD_OP_DISABLE_HCA);
593         MLX5_SET(disable_hca_in, in, function_id, func_id);
594         return mlx5_cmd_exec(dev, in, sizeof(in), out, sizeof(out));
595 }
596
597 u64 mlx5_read_internal_timer(struct mlx5_core_dev *dev)
598 {
599         u32 timer_h, timer_h1, timer_l;
600
601         timer_h = ioread32be(&dev->iseg->internal_timer_h);
602         timer_l = ioread32be(&dev->iseg->internal_timer_l);
603         timer_h1 = ioread32be(&dev->iseg->internal_timer_h);
604         if (timer_h != timer_h1) /* wrap around */
605                 timer_l = ioread32be(&dev->iseg->internal_timer_l);
606
607         return (u64)timer_l | (u64)timer_h1 << 32;
608 }
609
610 static int mlx5_irq_set_affinity_hint(struct mlx5_core_dev *mdev, int i)
611 {
612         struct mlx5_priv *priv  = &mdev->priv;
613         struct msix_entry *msix = priv->msix_arr;
614         int irq                 = msix[i + MLX5_EQ_VEC_COMP_BASE].vector;
615         int err;
616
617         if (!zalloc_cpumask_var(&priv->irq_info[i].mask, GFP_KERNEL)) {
618                 mlx5_core_warn(mdev, "zalloc_cpumask_var failed");
619                 return -ENOMEM;
620         }
621
622         cpumask_set_cpu(cpumask_local_spread(i, priv->numa_node),
623                         priv->irq_info[i].mask);
624
625         err = irq_set_affinity_hint(irq, priv->irq_info[i].mask);
626         if (err) {
627                 mlx5_core_warn(mdev, "irq_set_affinity_hint failed,irq 0x%.4x",
628                                irq);
629                 goto err_clear_mask;
630         }
631
632         return 0;
633
634 err_clear_mask:
635         free_cpumask_var(priv->irq_info[i].mask);
636         return err;
637 }
638
639 static void mlx5_irq_clear_affinity_hint(struct mlx5_core_dev *mdev, int i)
640 {
641         struct mlx5_priv *priv  = &mdev->priv;
642         struct msix_entry *msix = priv->msix_arr;
643         int irq                 = msix[i + MLX5_EQ_VEC_COMP_BASE].vector;
644
645         irq_set_affinity_hint(irq, NULL);
646         free_cpumask_var(priv->irq_info[i].mask);
647 }
648
649 static int mlx5_irq_set_affinity_hints(struct mlx5_core_dev *mdev)
650 {
651         int err;
652         int i;
653
654         for (i = 0; i < mdev->priv.eq_table.num_comp_vectors; i++) {
655                 err = mlx5_irq_set_affinity_hint(mdev, i);
656                 if (err)
657                         goto err_out;
658         }
659
660         return 0;
661
662 err_out:
663         for (i--; i >= 0; i--)
664                 mlx5_irq_clear_affinity_hint(mdev, i);
665
666         return err;
667 }
668
669 static void mlx5_irq_clear_affinity_hints(struct mlx5_core_dev *mdev)
670 {
671         int i;
672
673         for (i = 0; i < mdev->priv.eq_table.num_comp_vectors; i++)
674                 mlx5_irq_clear_affinity_hint(mdev, i);
675 }
676
677 int mlx5_vector2eqn(struct mlx5_core_dev *dev, int vector, int *eqn,
678                     unsigned int *irqn)
679 {
680         struct mlx5_eq_table *table = &dev->priv.eq_table;
681         struct mlx5_eq *eq, *n;
682         int err = -ENOENT;
683
684         spin_lock(&table->lock);
685         list_for_each_entry_safe(eq, n, &table->comp_eqs_list, list) {
686                 if (eq->index == vector) {
687                         *eqn = eq->eqn;
688                         *irqn = eq->irqn;
689                         err = 0;
690                         break;
691                 }
692         }
693         spin_unlock(&table->lock);
694
695         return err;
696 }
697 EXPORT_SYMBOL(mlx5_vector2eqn);
698
699 struct mlx5_eq *mlx5_eqn2eq(struct mlx5_core_dev *dev, int eqn)
700 {
701         struct mlx5_eq_table *table = &dev->priv.eq_table;
702         struct mlx5_eq *eq;
703
704         spin_lock(&table->lock);
705         list_for_each_entry(eq, &table->comp_eqs_list, list)
706                 if (eq->eqn == eqn) {
707                         spin_unlock(&table->lock);
708                         return eq;
709                 }
710
711         spin_unlock(&table->lock);
712
713         return ERR_PTR(-ENOENT);
714 }
715
716 static void free_comp_eqs(struct mlx5_core_dev *dev)
717 {
718         struct mlx5_eq_table *table = &dev->priv.eq_table;
719         struct mlx5_eq *eq, *n;
720
721 #ifdef CONFIG_RFS_ACCEL
722         if (dev->rmap) {
723                 free_irq_cpu_rmap(dev->rmap);
724                 dev->rmap = NULL;
725         }
726 #endif
727         spin_lock(&table->lock);
728         list_for_each_entry_safe(eq, n, &table->comp_eqs_list, list) {
729                 list_del(&eq->list);
730                 spin_unlock(&table->lock);
731                 if (mlx5_destroy_unmap_eq(dev, eq))
732                         mlx5_core_warn(dev, "failed to destroy EQ 0x%x\n",
733                                        eq->eqn);
734                 kfree(eq);
735                 spin_lock(&table->lock);
736         }
737         spin_unlock(&table->lock);
738 }
739
740 static int alloc_comp_eqs(struct mlx5_core_dev *dev)
741 {
742         struct mlx5_eq_table *table = &dev->priv.eq_table;
743         char name[MLX5_MAX_IRQ_NAME];
744         struct mlx5_eq *eq;
745         int ncomp_vec;
746         int nent;
747         int err;
748         int i;
749
750         INIT_LIST_HEAD(&table->comp_eqs_list);
751         ncomp_vec = table->num_comp_vectors;
752         nent = MLX5_COMP_EQ_SIZE;
753 #ifdef CONFIG_RFS_ACCEL
754         dev->rmap = alloc_irq_cpu_rmap(ncomp_vec);
755         if (!dev->rmap)
756                 return -ENOMEM;
757 #endif
758         for (i = 0; i < ncomp_vec; i++) {
759                 eq = kzalloc(sizeof(*eq), GFP_KERNEL);
760                 if (!eq) {
761                         err = -ENOMEM;
762                         goto clean;
763                 }
764
765 #ifdef CONFIG_RFS_ACCEL
766                 irq_cpu_rmap_add(dev->rmap,
767                                  dev->priv.msix_arr[i + MLX5_EQ_VEC_COMP_BASE].vector);
768 #endif
769                 snprintf(name, MLX5_MAX_IRQ_NAME, "mlx5_comp%d", i);
770                 err = mlx5_create_map_eq(dev, eq,
771                                          i + MLX5_EQ_VEC_COMP_BASE, nent, 0,
772                                          name, MLX5_EQ_TYPE_COMP);
773                 if (err) {
774                         kfree(eq);
775                         goto clean;
776                 }
777                 mlx5_core_dbg(dev, "allocated completion EQN %d\n", eq->eqn);
778                 eq->index = i;
779                 spin_lock(&table->lock);
780                 list_add_tail(&eq->list, &table->comp_eqs_list);
781                 spin_unlock(&table->lock);
782         }
783
784         return 0;
785
786 clean:
787         free_comp_eqs(dev);
788         return err;
789 }
790
791 static int mlx5_core_set_issi(struct mlx5_core_dev *dev)
792 {
793         u32 query_in[MLX5_ST_SZ_DW(query_issi_in)]   = {0};
794         u32 query_out[MLX5_ST_SZ_DW(query_issi_out)] = {0};
795         u32 sup_issi;
796         int err;
797
798         MLX5_SET(query_issi_in, query_in, opcode, MLX5_CMD_OP_QUERY_ISSI);
799         err = mlx5_cmd_exec(dev, query_in, sizeof(query_in),
800                             query_out, sizeof(query_out));
801         if (err) {
802                 u32 syndrome;
803                 u8 status;
804
805                 mlx5_cmd_mbox_status(query_out, &status, &syndrome);
806                 if (!status || syndrome == MLX5_DRIVER_SYND) {
807                         mlx5_core_err(dev, "Failed to query ISSI err(%d) status(%d) synd(%d)\n",
808                                       err, status, syndrome);
809                         return err;
810                 }
811
812                 mlx5_core_warn(dev, "Query ISSI is not supported by FW, ISSI is 0\n");
813                 dev->issi = 0;
814                 return 0;
815         }
816
817         sup_issi = MLX5_GET(query_issi_out, query_out, supported_issi_dw0);
818
819         if (sup_issi & (1 << 1)) {
820                 u32 set_in[MLX5_ST_SZ_DW(set_issi_in)]   = {0};
821                 u32 set_out[MLX5_ST_SZ_DW(set_issi_out)] = {0};
822
823                 MLX5_SET(set_issi_in, set_in, opcode, MLX5_CMD_OP_SET_ISSI);
824                 MLX5_SET(set_issi_in, set_in, current_issi, 1);
825                 err = mlx5_cmd_exec(dev, set_in, sizeof(set_in),
826                                     set_out, sizeof(set_out));
827                 if (err) {
828                         mlx5_core_err(dev, "Failed to set ISSI to 1 err(%d)\n",
829                                       err);
830                         return err;
831                 }
832
833                 dev->issi = 1;
834
835                 return 0;
836         } else if (sup_issi & (1 << 0) || !sup_issi) {
837                 return 0;
838         }
839
840         return -EOPNOTSUPP;
841 }
842
843
844 static int mlx5_pci_init(struct mlx5_core_dev *dev, struct mlx5_priv *priv)
845 {
846         struct pci_dev *pdev = dev->pdev;
847         int err = 0;
848
849         pci_set_drvdata(dev->pdev, dev);
850         strncpy(priv->name, dev_name(&pdev->dev), MLX5_MAX_NAME_LEN);
851         priv->name[MLX5_MAX_NAME_LEN - 1] = 0;
852
853         mutex_init(&priv->pgdir_mutex);
854         INIT_LIST_HEAD(&priv->pgdir_list);
855         spin_lock_init(&priv->mkey_lock);
856
857         mutex_init(&priv->alloc_mutex);
858
859         priv->numa_node = dev_to_node(&dev->pdev->dev);
860
861         priv->dbg_root = debugfs_create_dir(dev_name(&pdev->dev), mlx5_debugfs_root);
862         if (!priv->dbg_root)
863                 return -ENOMEM;
864
865         err = mlx5_pci_enable_device(dev);
866         if (err) {
867                 dev_err(&pdev->dev, "Cannot enable PCI device, aborting\n");
868                 goto err_dbg;
869         }
870
871         err = request_bar(pdev);
872         if (err) {
873                 dev_err(&pdev->dev, "error requesting BARs, aborting\n");
874                 goto err_disable;
875         }
876
877         pci_set_master(pdev);
878
879         err = set_dma_caps(pdev);
880         if (err) {
881                 dev_err(&pdev->dev, "Failed setting DMA capabilities mask, aborting\n");
882                 goto err_clr_master;
883         }
884
885         dev->iseg_base = pci_resource_start(dev->pdev, 0);
886         dev->iseg = ioremap(dev->iseg_base, sizeof(*dev->iseg));
887         if (!dev->iseg) {
888                 err = -ENOMEM;
889                 dev_err(&pdev->dev, "Failed mapping initialization segment, aborting\n");
890                 goto err_clr_master;
891         }
892
893         return 0;
894
895 err_clr_master:
896         pci_clear_master(dev->pdev);
897         release_bar(dev->pdev);
898 err_disable:
899         mlx5_pci_disable_device(dev);
900
901 err_dbg:
902         debugfs_remove(priv->dbg_root);
903         return err;
904 }
905
906 static void mlx5_pci_close(struct mlx5_core_dev *dev, struct mlx5_priv *priv)
907 {
908         iounmap(dev->iseg);
909         pci_clear_master(dev->pdev);
910         release_bar(dev->pdev);
911         mlx5_pci_disable_device(dev);
912         debugfs_remove(priv->dbg_root);
913 }
914
915 static int mlx5_init_once(struct mlx5_core_dev *dev, struct mlx5_priv *priv)
916 {
917         struct pci_dev *pdev = dev->pdev;
918         int err;
919
920         err = mlx5_query_board_id(dev);
921         if (err) {
922                 dev_err(&pdev->dev, "query board id failed\n");
923                 goto out;
924         }
925
926         err = mlx5_eq_init(dev);
927         if (err) {
928                 dev_err(&pdev->dev, "failed to initialize eq\n");
929                 goto out;
930         }
931
932         err = mlx5_init_cq_table(dev);
933         if (err) {
934                 dev_err(&pdev->dev, "failed to initialize cq table\n");
935                 goto err_eq_cleanup;
936         }
937
938         mlx5_init_qp_table(dev);
939
940         mlx5_init_srq_table(dev);
941
942         mlx5_init_mkey_table(dev);
943
944         err = mlx5_init_rl_table(dev);
945         if (err) {
946                 dev_err(&pdev->dev, "Failed to init rate limiting\n");
947                 goto err_tables_cleanup;
948         }
949
950 #ifdef CONFIG_MLX5_CORE_EN
951         err = mlx5_eswitch_init(dev);
952         if (err) {
953                 dev_err(&pdev->dev, "Failed to init eswitch %d\n", err);
954                 goto err_rl_cleanup;
955         }
956 #endif
957
958         err = mlx5_sriov_init(dev);
959         if (err) {
960                 dev_err(&pdev->dev, "Failed to init sriov %d\n", err);
961                 goto err_eswitch_cleanup;
962         }
963
964         return 0;
965
966 err_eswitch_cleanup:
967 #ifdef CONFIG_MLX5_CORE_EN
968         mlx5_eswitch_cleanup(dev->priv.eswitch);
969
970 err_rl_cleanup:
971 #endif
972         mlx5_cleanup_rl_table(dev);
973
974 err_tables_cleanup:
975         mlx5_cleanup_mkey_table(dev);
976         mlx5_cleanup_srq_table(dev);
977         mlx5_cleanup_qp_table(dev);
978         mlx5_cleanup_cq_table(dev);
979
980 err_eq_cleanup:
981         mlx5_eq_cleanup(dev);
982
983 out:
984         return err;
985 }
986
987 static void mlx5_cleanup_once(struct mlx5_core_dev *dev)
988 {
989         mlx5_sriov_cleanup(dev);
990 #ifdef CONFIG_MLX5_CORE_EN
991         mlx5_eswitch_cleanup(dev->priv.eswitch);
992 #endif
993         mlx5_cleanup_rl_table(dev);
994         mlx5_cleanup_mkey_table(dev);
995         mlx5_cleanup_srq_table(dev);
996         mlx5_cleanup_qp_table(dev);
997         mlx5_cleanup_cq_table(dev);
998         mlx5_eq_cleanup(dev);
999 }
1000
1001 static int mlx5_load_one(struct mlx5_core_dev *dev, struct mlx5_priv *priv,
1002                          bool boot)
1003 {
1004         struct pci_dev *pdev = dev->pdev;
1005         int err;
1006
1007         mutex_lock(&dev->intf_state_mutex);
1008         if (test_bit(MLX5_INTERFACE_STATE_UP, &dev->intf_state)) {
1009                 dev_warn(&dev->pdev->dev, "%s: interface is up, NOP\n",
1010                          __func__);
1011                 goto out;
1012         }
1013
1014         dev_info(&pdev->dev, "firmware version: %d.%d.%d\n", fw_rev_maj(dev),
1015                  fw_rev_min(dev), fw_rev_sub(dev));
1016
1017         /* on load removing any previous indication of internal error, device is
1018          * up
1019          */
1020         dev->state = MLX5_DEVICE_STATE_UP;
1021
1022         err = mlx5_cmd_init(dev);
1023         if (err) {
1024                 dev_err(&pdev->dev, "Failed initializing command interface, aborting\n");
1025                 goto out_err;
1026         }
1027
1028         err = wait_fw_init(dev, FW_INIT_TIMEOUT_MILI);
1029         if (err) {
1030                 dev_err(&dev->pdev->dev, "Firmware over %d MS in initializing state, aborting\n",
1031                         FW_INIT_TIMEOUT_MILI);
1032                 goto out_err;
1033         }
1034
1035         err = mlx5_core_enable_hca(dev, 0);
1036         if (err) {
1037                 dev_err(&pdev->dev, "enable hca failed\n");
1038                 goto err_cmd_cleanup;
1039         }
1040
1041         err = mlx5_core_set_issi(dev);
1042         if (err) {
1043                 dev_err(&pdev->dev, "failed to set issi\n");
1044                 goto err_disable_hca;
1045         }
1046
1047         err = mlx5_satisfy_startup_pages(dev, 1);
1048         if (err) {
1049                 dev_err(&pdev->dev, "failed to allocate boot pages\n");
1050                 goto err_disable_hca;
1051         }
1052
1053         err = set_hca_ctrl(dev);
1054         if (err) {
1055                 dev_err(&pdev->dev, "set_hca_ctrl failed\n");
1056                 goto reclaim_boot_pages;
1057         }
1058
1059         err = handle_hca_cap(dev);
1060         if (err) {
1061                 dev_err(&pdev->dev, "handle_hca_cap failed\n");
1062                 goto reclaim_boot_pages;
1063         }
1064
1065         err = handle_hca_cap_atomic(dev);
1066         if (err) {
1067                 dev_err(&pdev->dev, "handle_hca_cap_atomic failed\n");
1068                 goto reclaim_boot_pages;
1069         }
1070
1071         err = mlx5_satisfy_startup_pages(dev, 0);
1072         if (err) {
1073                 dev_err(&pdev->dev, "failed to allocate init pages\n");
1074                 goto reclaim_boot_pages;
1075         }
1076
1077         err = mlx5_pagealloc_start(dev);
1078         if (err) {
1079                 dev_err(&pdev->dev, "mlx5_pagealloc_start failed\n");
1080                 goto reclaim_boot_pages;
1081         }
1082
1083         err = mlx5_cmd_init_hca(dev);
1084         if (err) {
1085                 dev_err(&pdev->dev, "init hca failed\n");
1086                 goto err_pagealloc_stop;
1087         }
1088
1089         mlx5_set_driver_version(dev);
1090
1091         mlx5_start_health_poll(dev);
1092
1093         err = mlx5_query_hca_caps(dev);
1094         if (err) {
1095                 dev_err(&pdev->dev, "query hca failed\n");
1096                 goto err_stop_poll;
1097         }
1098
1099         if (boot && mlx5_init_once(dev, priv)) {
1100                 dev_err(&pdev->dev, "sw objs init failed\n");
1101                 goto err_stop_poll;
1102         }
1103
1104         err = mlx5_enable_msix(dev);
1105         if (err) {
1106                 dev_err(&pdev->dev, "enable msix failed\n");
1107                 goto err_cleanup_once;
1108         }
1109
1110         dev->priv.uar = mlx5_get_uars_page(dev);
1111         if (!dev->priv.uar) {
1112                 dev_err(&pdev->dev, "Failed allocating uar, aborting\n");
1113                 goto err_disable_msix;
1114         }
1115
1116         err = mlx5_start_eqs(dev);
1117         if (err) {
1118                 dev_err(&pdev->dev, "Failed to start pages and async EQs\n");
1119                 goto err_put_uars;
1120         }
1121
1122         err = alloc_comp_eqs(dev);
1123         if (err) {
1124                 dev_err(&pdev->dev, "Failed to alloc completion EQs\n");
1125                 goto err_stop_eqs;
1126         }
1127
1128         err = mlx5_irq_set_affinity_hints(dev);
1129         if (err) {
1130                 dev_err(&pdev->dev, "Failed to alloc affinity hint cpumask\n");
1131                 goto err_affinity_hints;
1132         }
1133
1134         err = mlx5_init_fs(dev);
1135         if (err) {
1136                 dev_err(&pdev->dev, "Failed to init flow steering\n");
1137                 goto err_fs;
1138         }
1139
1140 #ifdef CONFIG_MLX5_CORE_EN
1141         mlx5_eswitch_attach(dev->priv.eswitch);
1142 #endif
1143
1144         err = mlx5_sriov_attach(dev);
1145         if (err) {
1146                 dev_err(&pdev->dev, "sriov init failed %d\n", err);
1147                 goto err_sriov;
1148         }
1149
1150         if (mlx5_device_registered(dev)) {
1151                 mlx5_attach_device(dev);
1152         } else {
1153                 err = mlx5_register_device(dev);
1154                 if (err) {
1155                         dev_err(&pdev->dev, "mlx5_register_device failed %d\n", err);
1156                         goto err_reg_dev;
1157                 }
1158         }
1159
1160         clear_bit(MLX5_INTERFACE_STATE_DOWN, &dev->intf_state);
1161         set_bit(MLX5_INTERFACE_STATE_UP, &dev->intf_state);
1162 out:
1163         mutex_unlock(&dev->intf_state_mutex);
1164
1165         return 0;
1166
1167 err_reg_dev:
1168         mlx5_sriov_detach(dev);
1169
1170 err_sriov:
1171 #ifdef CONFIG_MLX5_CORE_EN
1172         mlx5_eswitch_detach(dev->priv.eswitch);
1173 #endif
1174         mlx5_cleanup_fs(dev);
1175
1176 err_fs:
1177         mlx5_irq_clear_affinity_hints(dev);
1178
1179 err_affinity_hints:
1180         free_comp_eqs(dev);
1181
1182 err_stop_eqs:
1183         mlx5_stop_eqs(dev);
1184
1185 err_put_uars:
1186         mlx5_put_uars_page(dev, priv->uar);
1187
1188 err_disable_msix:
1189         mlx5_disable_msix(dev);
1190
1191 err_cleanup_once:
1192         if (boot)
1193                 mlx5_cleanup_once(dev);
1194
1195 err_stop_poll:
1196         mlx5_stop_health_poll(dev);
1197         if (mlx5_cmd_teardown_hca(dev)) {
1198                 dev_err(&dev->pdev->dev, "tear_down_hca failed, skip cleanup\n");
1199                 goto out_err;
1200         }
1201
1202 err_pagealloc_stop:
1203         mlx5_pagealloc_stop(dev);
1204
1205 reclaim_boot_pages:
1206         mlx5_reclaim_startup_pages(dev);
1207
1208 err_disable_hca:
1209         mlx5_core_disable_hca(dev, 0);
1210
1211 err_cmd_cleanup:
1212         mlx5_cmd_cleanup(dev);
1213
1214 out_err:
1215         dev->state = MLX5_DEVICE_STATE_INTERNAL_ERROR;
1216         mutex_unlock(&dev->intf_state_mutex);
1217
1218         return err;
1219 }
1220
1221 static int mlx5_unload_one(struct mlx5_core_dev *dev, struct mlx5_priv *priv,
1222                            bool cleanup)
1223 {
1224         int err = 0;
1225
1226         if (cleanup)
1227                 mlx5_drain_health_wq(dev);
1228
1229         mutex_lock(&dev->intf_state_mutex);
1230         if (test_bit(MLX5_INTERFACE_STATE_DOWN, &dev->intf_state)) {
1231                 dev_warn(&dev->pdev->dev, "%s: interface is down, NOP\n",
1232                          __func__);
1233                 if (cleanup)
1234                         mlx5_cleanup_once(dev);
1235                 goto out;
1236         }
1237
1238         if (mlx5_device_registered(dev))
1239                 mlx5_detach_device(dev);
1240
1241         mlx5_sriov_detach(dev);
1242 #ifdef CONFIG_MLX5_CORE_EN
1243         mlx5_eswitch_detach(dev->priv.eswitch);
1244 #endif
1245         mlx5_cleanup_fs(dev);
1246         mlx5_irq_clear_affinity_hints(dev);
1247         free_comp_eqs(dev);
1248         mlx5_stop_eqs(dev);
1249         mlx5_put_uars_page(dev, priv->uar);
1250         mlx5_disable_msix(dev);
1251         if (cleanup)
1252                 mlx5_cleanup_once(dev);
1253         mlx5_stop_health_poll(dev);
1254         err = mlx5_cmd_teardown_hca(dev);
1255         if (err) {
1256                 dev_err(&dev->pdev->dev, "tear_down_hca failed, skip cleanup\n");
1257                 goto out;
1258         }
1259         mlx5_pagealloc_stop(dev);
1260         mlx5_reclaim_startup_pages(dev);
1261         mlx5_core_disable_hca(dev, 0);
1262         mlx5_cmd_cleanup(dev);
1263
1264 out:
1265         clear_bit(MLX5_INTERFACE_STATE_UP, &dev->intf_state);
1266         set_bit(MLX5_INTERFACE_STATE_DOWN, &dev->intf_state);
1267         mutex_unlock(&dev->intf_state_mutex);
1268         return err;
1269 }
1270
1271 struct mlx5_core_event_handler {
1272         void (*event)(struct mlx5_core_dev *dev,
1273                       enum mlx5_dev_event event,
1274                       void *data);
1275 };
1276
1277 static const struct devlink_ops mlx5_devlink_ops = {
1278 #ifdef CONFIG_MLX5_CORE_EN
1279         .eswitch_mode_set = mlx5_devlink_eswitch_mode_set,
1280         .eswitch_mode_get = mlx5_devlink_eswitch_mode_get,
1281         .eswitch_inline_mode_set = mlx5_devlink_eswitch_inline_mode_set,
1282         .eswitch_inline_mode_get = mlx5_devlink_eswitch_inline_mode_get,
1283 #endif
1284 };
1285
1286 #define MLX5_IB_MOD "mlx5_ib"
1287 static int init_one(struct pci_dev *pdev,
1288                     const struct pci_device_id *id)
1289 {
1290         struct mlx5_core_dev *dev;
1291         struct devlink *devlink;
1292         struct mlx5_priv *priv;
1293         int err;
1294
1295         devlink = devlink_alloc(&mlx5_devlink_ops, sizeof(*dev));
1296         if (!devlink) {
1297                 dev_err(&pdev->dev, "kzalloc failed\n");
1298                 return -ENOMEM;
1299         }
1300
1301         dev = devlink_priv(devlink);
1302         priv = &dev->priv;
1303         priv->pci_dev_data = id->driver_data;
1304
1305         pci_set_drvdata(pdev, dev);
1306
1307         dev->pdev = pdev;
1308         dev->event = mlx5_core_event;
1309         dev->profile = &profile[prof_sel];
1310
1311         INIT_LIST_HEAD(&priv->ctx_list);
1312         spin_lock_init(&priv->ctx_lock);
1313         mutex_init(&dev->pci_status_mutex);
1314         mutex_init(&dev->intf_state_mutex);
1315
1316 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
1317         err = init_srcu_struct(&priv->pfault_srcu);
1318         if (err) {
1319                 dev_err(&pdev->dev, "init_srcu_struct failed with error code %d\n",
1320                         err);
1321                 goto clean_dev;
1322         }
1323 #endif
1324         mutex_init(&priv->bfregs.reg_head.lock);
1325         mutex_init(&priv->bfregs.wc_head.lock);
1326         INIT_LIST_HEAD(&priv->bfregs.reg_head.list);
1327         INIT_LIST_HEAD(&priv->bfregs.wc_head.list);
1328
1329         err = mlx5_pci_init(dev, priv);
1330         if (err) {
1331                 dev_err(&pdev->dev, "mlx5_pci_init failed with error code %d\n", err);
1332                 goto clean_srcu;
1333         }
1334
1335         err = mlx5_health_init(dev);
1336         if (err) {
1337                 dev_err(&pdev->dev, "mlx5_health_init failed with error code %d\n", err);
1338                 goto close_pci;
1339         }
1340
1341         mlx5_pagealloc_init(dev);
1342
1343         err = mlx5_load_one(dev, priv, true);
1344         if (err) {
1345                 dev_err(&pdev->dev, "mlx5_load_one failed with error code %d\n", err);
1346                 goto clean_health;
1347         }
1348
1349         request_module_nowait(MLX5_IB_MOD);
1350
1351         err = devlink_register(devlink, &pdev->dev);
1352         if (err)
1353                 goto clean_load;
1354
1355         return 0;
1356
1357 clean_load:
1358         mlx5_unload_one(dev, priv, true);
1359 clean_health:
1360         mlx5_pagealloc_cleanup(dev);
1361         mlx5_health_cleanup(dev);
1362 close_pci:
1363         mlx5_pci_close(dev, priv);
1364 clean_srcu:
1365 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
1366         cleanup_srcu_struct(&priv->pfault_srcu);
1367 clean_dev:
1368 #endif
1369         pci_set_drvdata(pdev, NULL);
1370         devlink_free(devlink);
1371
1372         return err;
1373 }
1374
1375 static void remove_one(struct pci_dev *pdev)
1376 {
1377         struct mlx5_core_dev *dev  = pci_get_drvdata(pdev);
1378         struct devlink *devlink = priv_to_devlink(dev);
1379         struct mlx5_priv *priv = &dev->priv;
1380
1381         devlink_unregister(devlink);
1382         mlx5_unregister_device(dev);
1383
1384         if (mlx5_unload_one(dev, priv, true)) {
1385                 dev_err(&dev->pdev->dev, "mlx5_unload_one failed\n");
1386                 mlx5_health_cleanup(dev);
1387                 return;
1388         }
1389
1390         mlx5_pagealloc_cleanup(dev);
1391         mlx5_health_cleanup(dev);
1392         mlx5_pci_close(dev, priv);
1393 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
1394         cleanup_srcu_struct(&priv->pfault_srcu);
1395 #endif
1396         pci_set_drvdata(pdev, NULL);
1397         devlink_free(devlink);
1398 }
1399
1400 static pci_ers_result_t mlx5_pci_err_detected(struct pci_dev *pdev,
1401                                               pci_channel_state_t state)
1402 {
1403         struct mlx5_core_dev *dev = pci_get_drvdata(pdev);
1404         struct mlx5_priv *priv = &dev->priv;
1405
1406         dev_info(&pdev->dev, "%s was called\n", __func__);
1407
1408         mlx5_enter_error_state(dev);
1409         mlx5_unload_one(dev, priv, false);
1410         /* In case of kernel call save the pci state and drain the health wq */
1411         if (state) {
1412                 pci_save_state(pdev);
1413                 mlx5_drain_health_wq(dev);
1414                 mlx5_pci_disable_device(dev);
1415         }
1416
1417         return state == pci_channel_io_perm_failure ?
1418                 PCI_ERS_RESULT_DISCONNECT : PCI_ERS_RESULT_NEED_RESET;
1419 }
1420
1421 /* wait for the device to show vital signs by waiting
1422  * for the health counter to start counting.
1423  */
1424 static int wait_vital(struct pci_dev *pdev)
1425 {
1426         struct mlx5_core_dev *dev = pci_get_drvdata(pdev);
1427         struct mlx5_core_health *health = &dev->priv.health;
1428         const int niter = 100;
1429         u32 last_count = 0;
1430         u32 count;
1431         int i;
1432
1433         for (i = 0; i < niter; i++) {
1434                 count = ioread32be(health->health_counter);
1435                 if (count && count != 0xffffffff) {
1436                         if (last_count && last_count != count) {
1437                                 dev_info(&pdev->dev, "Counter value 0x%x after %d iterations\n", count, i);
1438                                 return 0;
1439                         }
1440                         last_count = count;
1441                 }
1442                 msleep(50);
1443         }
1444
1445         return -ETIMEDOUT;
1446 }
1447
1448 static pci_ers_result_t mlx5_pci_slot_reset(struct pci_dev *pdev)
1449 {
1450         struct mlx5_core_dev *dev = pci_get_drvdata(pdev);
1451         int err;
1452
1453         dev_info(&pdev->dev, "%s was called\n", __func__);
1454
1455         err = mlx5_pci_enable_device(dev);
1456         if (err) {
1457                 dev_err(&pdev->dev, "%s: mlx5_pci_enable_device failed with error code: %d\n"
1458                         , __func__, err);
1459                 return PCI_ERS_RESULT_DISCONNECT;
1460         }
1461
1462         pci_set_master(pdev);
1463         pci_restore_state(pdev);
1464
1465         if (wait_vital(pdev)) {
1466                 dev_err(&pdev->dev, "%s: wait_vital timed out\n", __func__);
1467                 return PCI_ERS_RESULT_DISCONNECT;
1468         }
1469
1470         return PCI_ERS_RESULT_RECOVERED;
1471 }
1472
1473 static void mlx5_pci_resume(struct pci_dev *pdev)
1474 {
1475         struct mlx5_core_dev *dev = pci_get_drvdata(pdev);
1476         struct mlx5_priv *priv = &dev->priv;
1477         int err;
1478
1479         dev_info(&pdev->dev, "%s was called\n", __func__);
1480
1481         err = mlx5_load_one(dev, priv, false);
1482         if (err)
1483                 dev_err(&pdev->dev, "%s: mlx5_load_one failed with error code: %d\n"
1484                         , __func__, err);
1485         else
1486                 dev_info(&pdev->dev, "%s: device recovered\n", __func__);
1487 }
1488
1489 static const struct pci_error_handlers mlx5_err_handler = {
1490         .error_detected = mlx5_pci_err_detected,
1491         .slot_reset     = mlx5_pci_slot_reset,
1492         .resume         = mlx5_pci_resume
1493 };
1494
1495 static void shutdown(struct pci_dev *pdev)
1496 {
1497         struct mlx5_core_dev *dev  = pci_get_drvdata(pdev);
1498         struct mlx5_priv *priv = &dev->priv;
1499
1500         dev_info(&pdev->dev, "Shutdown was called\n");
1501         /* Notify mlx5 clients that the kernel is being shut down */
1502         set_bit(MLX5_INTERFACE_STATE_SHUTDOWN, &dev->intf_state);
1503         mlx5_unload_one(dev, priv, false);
1504         mlx5_pci_disable_device(dev);
1505 }
1506
1507 static const struct pci_device_id mlx5_core_pci_table[] = {
1508         { PCI_VDEVICE(MELLANOX, 0x1011) },                      /* Connect-IB */
1509         { PCI_VDEVICE(MELLANOX, 0x1012), MLX5_PCI_DEV_IS_VF},   /* Connect-IB VF */
1510         { PCI_VDEVICE(MELLANOX, 0x1013) },                      /* ConnectX-4 */
1511         { PCI_VDEVICE(MELLANOX, 0x1014), MLX5_PCI_DEV_IS_VF},   /* ConnectX-4 VF */
1512         { PCI_VDEVICE(MELLANOX, 0x1015) },                      /* ConnectX-4LX */
1513         { PCI_VDEVICE(MELLANOX, 0x1016), MLX5_PCI_DEV_IS_VF},   /* ConnectX-4LX VF */
1514         { PCI_VDEVICE(MELLANOX, 0x1017) },                      /* ConnectX-5, PCIe 3.0 */
1515         { PCI_VDEVICE(MELLANOX, 0x1018), MLX5_PCI_DEV_IS_VF},   /* ConnectX-5 VF */
1516         { PCI_VDEVICE(MELLANOX, 0x1019) },                      /* ConnectX-5, PCIe 4.0 */
1517         { PCI_VDEVICE(MELLANOX, 0x101a), MLX5_PCI_DEV_IS_VF},   /* ConnectX-5, PCIe 4.0 VF */
1518         { 0, }
1519 };
1520
1521 MODULE_DEVICE_TABLE(pci, mlx5_core_pci_table);
1522
1523 void mlx5_disable_device(struct mlx5_core_dev *dev)
1524 {
1525         mlx5_pci_err_detected(dev->pdev, 0);
1526 }
1527
1528 void mlx5_recover_device(struct mlx5_core_dev *dev)
1529 {
1530         mlx5_pci_disable_device(dev);
1531         if (mlx5_pci_slot_reset(dev->pdev) == PCI_ERS_RESULT_RECOVERED)
1532                 mlx5_pci_resume(dev->pdev);
1533 }
1534
1535 static struct pci_driver mlx5_core_driver = {
1536         .name           = DRIVER_NAME,
1537         .id_table       = mlx5_core_pci_table,
1538         .probe          = init_one,
1539         .remove         = remove_one,
1540         .shutdown       = shutdown,
1541         .err_handler    = &mlx5_err_handler,
1542         .sriov_configure   = mlx5_core_sriov_configure,
1543 };
1544
1545 static void mlx5_core_verify_params(void)
1546 {
1547         if (prof_sel >= ARRAY_SIZE(profile)) {
1548                 pr_warn("mlx5_core: WARNING: Invalid module parameter prof_sel %d, valid range 0-%zu, changing back to default(%d)\n",
1549                         prof_sel,
1550                         ARRAY_SIZE(profile) - 1,
1551                         MLX5_DEFAULT_PROF);
1552                 prof_sel = MLX5_DEFAULT_PROF;
1553         }
1554 }
1555
1556 static int __init init(void)
1557 {
1558         int err;
1559
1560         mlx5_core_verify_params();
1561         mlx5_register_debugfs();
1562
1563         err = pci_register_driver(&mlx5_core_driver);
1564         if (err)
1565                 goto err_debug;
1566
1567 #ifdef CONFIG_MLX5_CORE_EN
1568         mlx5e_init();
1569 #endif
1570
1571         return 0;
1572
1573 err_debug:
1574         mlx5_unregister_debugfs();
1575         return err;
1576 }
1577
1578 static void __exit cleanup(void)
1579 {
1580 #ifdef CONFIG_MLX5_CORE_EN
1581         mlx5e_cleanup();
1582 #endif
1583         pci_unregister_driver(&mlx5_core_driver);
1584         mlx5_unregister_debugfs();
1585 }
1586
1587 module_init(init);
1588 module_exit(cleanup);