net/mlx5: Add interface to get reference to a UAR
[sfrench/cifs-2.6.git] / drivers / net / ethernet / mellanox / mlx5 / core / main.c
1 /*
2  * Copyright (c) 2013-2015, Mellanox Technologies. All rights reserved.
3  *
4  * This software is available to you under a choice of one of two
5  * licenses.  You may choose to be licensed under the terms of the GNU
6  * General Public License (GPL) Version 2, available from the file
7  * COPYING in the main directory of this source tree, or the
8  * OpenIB.org BSD license below:
9  *
10  *     Redistribution and use in source and binary forms, with or
11  *     without modification, are permitted provided that the following
12  *     conditions are met:
13  *
14  *      - Redistributions of source code must retain the above
15  *        copyright notice, this list of conditions and the following
16  *        disclaimer.
17  *
18  *      - Redistributions in binary form must reproduce the above
19  *        copyright notice, this list of conditions and the following
20  *        disclaimer in the documentation and/or other materials
21  *        provided with the distribution.
22  *
23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
30  * SOFTWARE.
31  */
32
33 #include <linux/highmem.h>
34 #include <linux/module.h>
35 #include <linux/init.h>
36 #include <linux/errno.h>
37 #include <linux/pci.h>
38 #include <linux/dma-mapping.h>
39 #include <linux/slab.h>
40 #include <linux/io-mapping.h>
41 #include <linux/interrupt.h>
42 #include <linux/delay.h>
43 #include <linux/mlx5/driver.h>
44 #include <linux/mlx5/cq.h>
45 #include <linux/mlx5/qp.h>
46 #include <linux/mlx5/srq.h>
47 #include <linux/debugfs.h>
48 #include <linux/kmod.h>
49 #include <linux/mlx5/mlx5_ifc.h>
50 #ifdef CONFIG_RFS_ACCEL
51 #include <linux/cpu_rmap.h>
52 #endif
53 #include <net/devlink.h>
54 #include "mlx5_core.h"
55 #include "fs_core.h"
56 #ifdef CONFIG_MLX5_CORE_EN
57 #include "eswitch.h"
58 #endif
59
60 MODULE_AUTHOR("Eli Cohen <eli@mellanox.com>");
61 MODULE_DESCRIPTION("Mellanox Connect-IB, ConnectX-4 core driver");
62 MODULE_LICENSE("Dual BSD/GPL");
63 MODULE_VERSION(DRIVER_VERSION);
64
65 unsigned int mlx5_core_debug_mask;
66 module_param_named(debug_mask, mlx5_core_debug_mask, uint, 0644);
67 MODULE_PARM_DESC(debug_mask, "debug mask: 1 = dump cmd data, 2 = dump cmd exec time, 3 = both. Default=0");
68
69 #define MLX5_DEFAULT_PROF       2
70 static unsigned int prof_sel = MLX5_DEFAULT_PROF;
71 module_param_named(prof_sel, prof_sel, uint, 0444);
72 MODULE_PARM_DESC(prof_sel, "profile selector. Valid range 0 - 2");
73
74 enum {
75         MLX5_ATOMIC_REQ_MODE_BE = 0x0,
76         MLX5_ATOMIC_REQ_MODE_HOST_ENDIANNESS = 0x1,
77 };
78
79 static struct mlx5_profile profile[] = {
80         [0] = {
81                 .mask           = 0,
82         },
83         [1] = {
84                 .mask           = MLX5_PROF_MASK_QP_SIZE,
85                 .log_max_qp     = 12,
86         },
87         [2] = {
88                 .mask           = MLX5_PROF_MASK_QP_SIZE |
89                                   MLX5_PROF_MASK_MR_CACHE,
90                 .log_max_qp     = 17,
91                 .mr_cache[0]    = {
92                         .size   = 500,
93                         .limit  = 250
94                 },
95                 .mr_cache[1]    = {
96                         .size   = 500,
97                         .limit  = 250
98                 },
99                 .mr_cache[2]    = {
100                         .size   = 500,
101                         .limit  = 250
102                 },
103                 .mr_cache[3]    = {
104                         .size   = 500,
105                         .limit  = 250
106                 },
107                 .mr_cache[4]    = {
108                         .size   = 500,
109                         .limit  = 250
110                 },
111                 .mr_cache[5]    = {
112                         .size   = 500,
113                         .limit  = 250
114                 },
115                 .mr_cache[6]    = {
116                         .size   = 500,
117                         .limit  = 250
118                 },
119                 .mr_cache[7]    = {
120                         .size   = 500,
121                         .limit  = 250
122                 },
123                 .mr_cache[8]    = {
124                         .size   = 500,
125                         .limit  = 250
126                 },
127                 .mr_cache[9]    = {
128                         .size   = 500,
129                         .limit  = 250
130                 },
131                 .mr_cache[10]   = {
132                         .size   = 500,
133                         .limit  = 250
134                 },
135                 .mr_cache[11]   = {
136                         .size   = 500,
137                         .limit  = 250
138                 },
139                 .mr_cache[12]   = {
140                         .size   = 64,
141                         .limit  = 32
142                 },
143                 .mr_cache[13]   = {
144                         .size   = 32,
145                         .limit  = 16
146                 },
147                 .mr_cache[14]   = {
148                         .size   = 16,
149                         .limit  = 8
150                 },
151                 .mr_cache[15]   = {
152                         .size   = 8,
153                         .limit  = 4
154                 },
155                 .mr_cache[16]   = {
156                         .size   = 8,
157                         .limit  = 4
158                 },
159                 .mr_cache[17]   = {
160                         .size   = 8,
161                         .limit  = 4
162                 },
163                 .mr_cache[18]   = {
164                         .size   = 8,
165                         .limit  = 4
166                 },
167                 .mr_cache[19]   = {
168                         .size   = 4,
169                         .limit  = 2
170                 },
171                 .mr_cache[20]   = {
172                         .size   = 4,
173                         .limit  = 2
174                 },
175         },
176 };
177
178 #define FW_INIT_TIMEOUT_MILI    2000
179 #define FW_INIT_WAIT_MS         2
180
181 static int wait_fw_init(struct mlx5_core_dev *dev, u32 max_wait_mili)
182 {
183         unsigned long end = jiffies + msecs_to_jiffies(max_wait_mili);
184         int err = 0;
185
186         while (fw_initializing(dev)) {
187                 if (time_after(jiffies, end)) {
188                         err = -EBUSY;
189                         break;
190                 }
191                 msleep(FW_INIT_WAIT_MS);
192         }
193
194         return err;
195 }
196
197 static void mlx5_set_driver_version(struct mlx5_core_dev *dev)
198 {
199         int driver_ver_sz = MLX5_FLD_SZ_BYTES(set_driver_version_in,
200                                               driver_version);
201         u8 in[MLX5_ST_SZ_BYTES(set_driver_version_in)] = {0};
202         u8 out[MLX5_ST_SZ_BYTES(set_driver_version_out)] = {0};
203         int remaining_size = driver_ver_sz;
204         char *string;
205
206         if (!MLX5_CAP_GEN(dev, driver_version))
207                 return;
208
209         string = MLX5_ADDR_OF(set_driver_version_in, in, driver_version);
210
211         strncpy(string, "Linux", remaining_size);
212
213         remaining_size = max_t(int, 0, driver_ver_sz - strlen(string));
214         strncat(string, ",", remaining_size);
215
216         remaining_size = max_t(int, 0, driver_ver_sz - strlen(string));
217         strncat(string, DRIVER_NAME, remaining_size);
218
219         remaining_size = max_t(int, 0, driver_ver_sz - strlen(string));
220         strncat(string, ",", remaining_size);
221
222         remaining_size = max_t(int, 0, driver_ver_sz - strlen(string));
223         strncat(string, DRIVER_VERSION, remaining_size);
224
225         /*Send the command*/
226         MLX5_SET(set_driver_version_in, in, opcode,
227                  MLX5_CMD_OP_SET_DRIVER_VERSION);
228
229         mlx5_cmd_exec(dev, in, sizeof(in), out, sizeof(out));
230 }
231
232 static int set_dma_caps(struct pci_dev *pdev)
233 {
234         int err;
235
236         err = pci_set_dma_mask(pdev, DMA_BIT_MASK(64));
237         if (err) {
238                 dev_warn(&pdev->dev, "Warning: couldn't set 64-bit PCI DMA mask\n");
239                 err = pci_set_dma_mask(pdev, DMA_BIT_MASK(32));
240                 if (err) {
241                         dev_err(&pdev->dev, "Can't set PCI DMA mask, aborting\n");
242                         return err;
243                 }
244         }
245
246         err = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(64));
247         if (err) {
248                 dev_warn(&pdev->dev,
249                          "Warning: couldn't set 64-bit consistent PCI DMA mask\n");
250                 err = pci_set_consistent_dma_mask(pdev, DMA_BIT_MASK(32));
251                 if (err) {
252                         dev_err(&pdev->dev,
253                                 "Can't set consistent PCI DMA mask, aborting\n");
254                         return err;
255                 }
256         }
257
258         dma_set_max_seg_size(&pdev->dev, 2u * 1024 * 1024 * 1024);
259         return err;
260 }
261
262 static int mlx5_pci_enable_device(struct mlx5_core_dev *dev)
263 {
264         struct pci_dev *pdev = dev->pdev;
265         int err = 0;
266
267         mutex_lock(&dev->pci_status_mutex);
268         if (dev->pci_status == MLX5_PCI_STATUS_DISABLED) {
269                 err = pci_enable_device(pdev);
270                 if (!err)
271                         dev->pci_status = MLX5_PCI_STATUS_ENABLED;
272         }
273         mutex_unlock(&dev->pci_status_mutex);
274
275         return err;
276 }
277
278 static void mlx5_pci_disable_device(struct mlx5_core_dev *dev)
279 {
280         struct pci_dev *pdev = dev->pdev;
281
282         mutex_lock(&dev->pci_status_mutex);
283         if (dev->pci_status == MLX5_PCI_STATUS_ENABLED) {
284                 pci_disable_device(pdev);
285                 dev->pci_status = MLX5_PCI_STATUS_DISABLED;
286         }
287         mutex_unlock(&dev->pci_status_mutex);
288 }
289
290 static int request_bar(struct pci_dev *pdev)
291 {
292         int err = 0;
293
294         if (!(pci_resource_flags(pdev, 0) & IORESOURCE_MEM)) {
295                 dev_err(&pdev->dev, "Missing registers BAR, aborting\n");
296                 return -ENODEV;
297         }
298
299         err = pci_request_regions(pdev, DRIVER_NAME);
300         if (err)
301                 dev_err(&pdev->dev, "Couldn't get PCI resources, aborting\n");
302
303         return err;
304 }
305
306 static void release_bar(struct pci_dev *pdev)
307 {
308         pci_release_regions(pdev);
309 }
310
311 static int mlx5_enable_msix(struct mlx5_core_dev *dev)
312 {
313         struct mlx5_priv *priv = &dev->priv;
314         struct mlx5_eq_table *table = &priv->eq_table;
315         int num_eqs = 1 << MLX5_CAP_GEN(dev, log_max_eq);
316         int nvec;
317         int i;
318
319         nvec = MLX5_CAP_GEN(dev, num_ports) * num_online_cpus() +
320                MLX5_EQ_VEC_COMP_BASE;
321         nvec = min_t(int, nvec, num_eqs);
322         if (nvec <= MLX5_EQ_VEC_COMP_BASE)
323                 return -ENOMEM;
324
325         priv->msix_arr = kcalloc(nvec, sizeof(*priv->msix_arr), GFP_KERNEL);
326
327         priv->irq_info = kcalloc(nvec, sizeof(*priv->irq_info), GFP_KERNEL);
328         if (!priv->msix_arr || !priv->irq_info)
329                 goto err_free_msix;
330
331         for (i = 0; i < nvec; i++)
332                 priv->msix_arr[i].entry = i;
333
334         nvec = pci_enable_msix_range(dev->pdev, priv->msix_arr,
335                                      MLX5_EQ_VEC_COMP_BASE + 1, nvec);
336         if (nvec < 0)
337                 return nvec;
338
339         table->num_comp_vectors = nvec - MLX5_EQ_VEC_COMP_BASE;
340
341         return 0;
342
343 err_free_msix:
344         kfree(priv->irq_info);
345         kfree(priv->msix_arr);
346         return -ENOMEM;
347 }
348
349 static void mlx5_disable_msix(struct mlx5_core_dev *dev)
350 {
351         struct mlx5_priv *priv = &dev->priv;
352
353         pci_disable_msix(dev->pdev);
354         kfree(priv->irq_info);
355         kfree(priv->msix_arr);
356 }
357
358 struct mlx5_reg_host_endianess {
359         u8      he;
360         u8      rsvd[15];
361 };
362
363
364 #define CAP_MASK(pos, size) ((u64)((1 << (size)) - 1) << (pos))
365
366 enum {
367         MLX5_CAP_BITS_RW_MASK = CAP_MASK(MLX5_CAP_OFF_CMDIF_CSUM, 2) |
368                                 MLX5_DEV_CAP_FLAG_DCT,
369 };
370
371 static u16 to_fw_pkey_sz(struct mlx5_core_dev *dev, u32 size)
372 {
373         switch (size) {
374         case 128:
375                 return 0;
376         case 256:
377                 return 1;
378         case 512:
379                 return 2;
380         case 1024:
381                 return 3;
382         case 2048:
383                 return 4;
384         case 4096:
385                 return 5;
386         default:
387                 mlx5_core_warn(dev, "invalid pkey table size %d\n", size);
388                 return 0;
389         }
390 }
391
392 static int mlx5_core_get_caps_mode(struct mlx5_core_dev *dev,
393                                    enum mlx5_cap_type cap_type,
394                                    enum mlx5_cap_mode cap_mode)
395 {
396         u8 in[MLX5_ST_SZ_BYTES(query_hca_cap_in)];
397         int out_sz = MLX5_ST_SZ_BYTES(query_hca_cap_out);
398         void *out, *hca_caps;
399         u16 opmod = (cap_type << 1) | (cap_mode & 0x01);
400         int err;
401
402         memset(in, 0, sizeof(in));
403         out = kzalloc(out_sz, GFP_KERNEL);
404         if (!out)
405                 return -ENOMEM;
406
407         MLX5_SET(query_hca_cap_in, in, opcode, MLX5_CMD_OP_QUERY_HCA_CAP);
408         MLX5_SET(query_hca_cap_in, in, op_mod, opmod);
409         err = mlx5_cmd_exec(dev, in, sizeof(in), out, out_sz);
410         if (err) {
411                 mlx5_core_warn(dev,
412                                "QUERY_HCA_CAP : type(%x) opmode(%x) Failed(%d)\n",
413                                cap_type, cap_mode, err);
414                 goto query_ex;
415         }
416
417         hca_caps =  MLX5_ADDR_OF(query_hca_cap_out, out, capability);
418
419         switch (cap_mode) {
420         case HCA_CAP_OPMOD_GET_MAX:
421                 memcpy(dev->hca_caps_max[cap_type], hca_caps,
422                        MLX5_UN_SZ_BYTES(hca_cap_union));
423                 break;
424         case HCA_CAP_OPMOD_GET_CUR:
425                 memcpy(dev->hca_caps_cur[cap_type], hca_caps,
426                        MLX5_UN_SZ_BYTES(hca_cap_union));
427                 break;
428         default:
429                 mlx5_core_warn(dev,
430                                "Tried to query dev cap type(%x) with wrong opmode(%x)\n",
431                                cap_type, cap_mode);
432                 err = -EINVAL;
433                 break;
434         }
435 query_ex:
436         kfree(out);
437         return err;
438 }
439
440 int mlx5_core_get_caps(struct mlx5_core_dev *dev, enum mlx5_cap_type cap_type)
441 {
442         int ret;
443
444         ret = mlx5_core_get_caps_mode(dev, cap_type, HCA_CAP_OPMOD_GET_CUR);
445         if (ret)
446                 return ret;
447         return mlx5_core_get_caps_mode(dev, cap_type, HCA_CAP_OPMOD_GET_MAX);
448 }
449
450 static int set_caps(struct mlx5_core_dev *dev, void *in, int in_sz, int opmod)
451 {
452         u32 out[MLX5_ST_SZ_DW(set_hca_cap_out)] = {0};
453
454         MLX5_SET(set_hca_cap_in, in, opcode, MLX5_CMD_OP_SET_HCA_CAP);
455         MLX5_SET(set_hca_cap_in, in, op_mod, opmod << 1);
456         return mlx5_cmd_exec(dev, in, in_sz, out, sizeof(out));
457 }
458
459 static int handle_hca_cap_atomic(struct mlx5_core_dev *dev)
460 {
461         void *set_ctx;
462         void *set_hca_cap;
463         int set_sz = MLX5_ST_SZ_BYTES(set_hca_cap_in);
464         int req_endianness;
465         int err;
466
467         if (MLX5_CAP_GEN(dev, atomic)) {
468                 err = mlx5_core_get_caps(dev, MLX5_CAP_ATOMIC);
469                 if (err)
470                         return err;
471         } else {
472                 return 0;
473         }
474
475         req_endianness =
476                 MLX5_CAP_ATOMIC(dev,
477                                 supported_atomic_req_8B_endianess_mode_1);
478
479         if (req_endianness != MLX5_ATOMIC_REQ_MODE_HOST_ENDIANNESS)
480                 return 0;
481
482         set_ctx = kzalloc(set_sz, GFP_KERNEL);
483         if (!set_ctx)
484                 return -ENOMEM;
485
486         set_hca_cap = MLX5_ADDR_OF(set_hca_cap_in, set_ctx, capability);
487
488         /* Set requestor to host endianness */
489         MLX5_SET(atomic_caps, set_hca_cap, atomic_req_8B_endianess_mode,
490                  MLX5_ATOMIC_REQ_MODE_HOST_ENDIANNESS);
491
492         err = set_caps(dev, set_ctx, set_sz, MLX5_SET_HCA_CAP_OP_MOD_ATOMIC);
493
494         kfree(set_ctx);
495         return err;
496 }
497
498 static int handle_hca_cap(struct mlx5_core_dev *dev)
499 {
500         void *set_ctx = NULL;
501         struct mlx5_profile *prof = dev->profile;
502         int err = -ENOMEM;
503         int set_sz = MLX5_ST_SZ_BYTES(set_hca_cap_in);
504         void *set_hca_cap;
505
506         set_ctx = kzalloc(set_sz, GFP_KERNEL);
507         if (!set_ctx)
508                 goto query_ex;
509
510         err = mlx5_core_get_caps(dev, MLX5_CAP_GENERAL);
511         if (err)
512                 goto query_ex;
513
514         set_hca_cap = MLX5_ADDR_OF(set_hca_cap_in, set_ctx,
515                                    capability);
516         memcpy(set_hca_cap, dev->hca_caps_cur[MLX5_CAP_GENERAL],
517                MLX5_ST_SZ_BYTES(cmd_hca_cap));
518
519         mlx5_core_dbg(dev, "Current Pkey table size %d Setting new size %d\n",
520                       mlx5_to_sw_pkey_sz(MLX5_CAP_GEN(dev, pkey_table_size)),
521                       128);
522         /* we limit the size of the pkey table to 128 entries for now */
523         MLX5_SET(cmd_hca_cap, set_hca_cap, pkey_table_size,
524                  to_fw_pkey_sz(dev, 128));
525
526         if (prof->mask & MLX5_PROF_MASK_QP_SIZE)
527                 MLX5_SET(cmd_hca_cap, set_hca_cap, log_max_qp,
528                          prof->log_max_qp);
529
530         /* disable cmdif checksum */
531         MLX5_SET(cmd_hca_cap, set_hca_cap, cmdif_checksum, 0);
532
533         MLX5_SET(cmd_hca_cap, set_hca_cap, log_uar_page_sz, PAGE_SHIFT - 12);
534
535         err = set_caps(dev, set_ctx, set_sz,
536                        MLX5_SET_HCA_CAP_OP_MOD_GENERAL_DEVICE);
537
538 query_ex:
539         kfree(set_ctx);
540         return err;
541 }
542
543 static int set_hca_ctrl(struct mlx5_core_dev *dev)
544 {
545         struct mlx5_reg_host_endianess he_in;
546         struct mlx5_reg_host_endianess he_out;
547         int err;
548
549         if (!mlx5_core_is_pf(dev))
550                 return 0;
551
552         memset(&he_in, 0, sizeof(he_in));
553         he_in.he = MLX5_SET_HOST_ENDIANNESS;
554         err = mlx5_core_access_reg(dev, &he_in,  sizeof(he_in),
555                                         &he_out, sizeof(he_out),
556                                         MLX5_REG_HOST_ENDIANNESS, 0, 1);
557         return err;
558 }
559
560 int mlx5_core_enable_hca(struct mlx5_core_dev *dev, u16 func_id)
561 {
562         u32 out[MLX5_ST_SZ_DW(enable_hca_out)] = {0};
563         u32 in[MLX5_ST_SZ_DW(enable_hca_in)]   = {0};
564
565         MLX5_SET(enable_hca_in, in, opcode, MLX5_CMD_OP_ENABLE_HCA);
566         MLX5_SET(enable_hca_in, in, function_id, func_id);
567         return mlx5_cmd_exec(dev, &in, sizeof(in), &out, sizeof(out));
568 }
569
570 int mlx5_core_disable_hca(struct mlx5_core_dev *dev, u16 func_id)
571 {
572         u32 out[MLX5_ST_SZ_DW(disable_hca_out)] = {0};
573         u32 in[MLX5_ST_SZ_DW(disable_hca_in)]   = {0};
574
575         MLX5_SET(disable_hca_in, in, opcode, MLX5_CMD_OP_DISABLE_HCA);
576         MLX5_SET(disable_hca_in, in, function_id, func_id);
577         return mlx5_cmd_exec(dev, in, sizeof(in), out, sizeof(out));
578 }
579
580 u64 mlx5_read_internal_timer(struct mlx5_core_dev *dev)
581 {
582         u32 timer_h, timer_h1, timer_l;
583
584         timer_h = ioread32be(&dev->iseg->internal_timer_h);
585         timer_l = ioread32be(&dev->iseg->internal_timer_l);
586         timer_h1 = ioread32be(&dev->iseg->internal_timer_h);
587         if (timer_h != timer_h1) /* wrap around */
588                 timer_l = ioread32be(&dev->iseg->internal_timer_l);
589
590         return (u64)timer_l | (u64)timer_h1 << 32;
591 }
592
593 static int mlx5_irq_set_affinity_hint(struct mlx5_core_dev *mdev, int i)
594 {
595         struct mlx5_priv *priv  = &mdev->priv;
596         struct msix_entry *msix = priv->msix_arr;
597         int irq                 = msix[i + MLX5_EQ_VEC_COMP_BASE].vector;
598         int numa_node           = priv->numa_node;
599         int err;
600
601         if (!zalloc_cpumask_var(&priv->irq_info[i].mask, GFP_KERNEL)) {
602                 mlx5_core_warn(mdev, "zalloc_cpumask_var failed");
603                 return -ENOMEM;
604         }
605
606         cpumask_set_cpu(cpumask_local_spread(i, numa_node),
607                         priv->irq_info[i].mask);
608
609         err = irq_set_affinity_hint(irq, priv->irq_info[i].mask);
610         if (err) {
611                 mlx5_core_warn(mdev, "irq_set_affinity_hint failed,irq 0x%.4x",
612                                irq);
613                 goto err_clear_mask;
614         }
615
616         return 0;
617
618 err_clear_mask:
619         free_cpumask_var(priv->irq_info[i].mask);
620         return err;
621 }
622
623 static void mlx5_irq_clear_affinity_hint(struct mlx5_core_dev *mdev, int i)
624 {
625         struct mlx5_priv *priv  = &mdev->priv;
626         struct msix_entry *msix = priv->msix_arr;
627         int irq                 = msix[i + MLX5_EQ_VEC_COMP_BASE].vector;
628
629         irq_set_affinity_hint(irq, NULL);
630         free_cpumask_var(priv->irq_info[i].mask);
631 }
632
633 static int mlx5_irq_set_affinity_hints(struct mlx5_core_dev *mdev)
634 {
635         int err;
636         int i;
637
638         for (i = 0; i < mdev->priv.eq_table.num_comp_vectors; i++) {
639                 err = mlx5_irq_set_affinity_hint(mdev, i);
640                 if (err)
641                         goto err_out;
642         }
643
644         return 0;
645
646 err_out:
647         for (i--; i >= 0; i--)
648                 mlx5_irq_clear_affinity_hint(mdev, i);
649
650         return err;
651 }
652
653 static void mlx5_irq_clear_affinity_hints(struct mlx5_core_dev *mdev)
654 {
655         int i;
656
657         for (i = 0; i < mdev->priv.eq_table.num_comp_vectors; i++)
658                 mlx5_irq_clear_affinity_hint(mdev, i);
659 }
660
661 int mlx5_vector2eqn(struct mlx5_core_dev *dev, int vector, int *eqn,
662                     unsigned int *irqn)
663 {
664         struct mlx5_eq_table *table = &dev->priv.eq_table;
665         struct mlx5_eq *eq, *n;
666         int err = -ENOENT;
667
668         spin_lock(&table->lock);
669         list_for_each_entry_safe(eq, n, &table->comp_eqs_list, list) {
670                 if (eq->index == vector) {
671                         *eqn = eq->eqn;
672                         *irqn = eq->irqn;
673                         err = 0;
674                         break;
675                 }
676         }
677         spin_unlock(&table->lock);
678
679         return err;
680 }
681 EXPORT_SYMBOL(mlx5_vector2eqn);
682
683 struct mlx5_eq *mlx5_eqn2eq(struct mlx5_core_dev *dev, int eqn)
684 {
685         struct mlx5_eq_table *table = &dev->priv.eq_table;
686         struct mlx5_eq *eq;
687
688         spin_lock(&table->lock);
689         list_for_each_entry(eq, &table->comp_eqs_list, list)
690                 if (eq->eqn == eqn) {
691                         spin_unlock(&table->lock);
692                         return eq;
693                 }
694
695         spin_unlock(&table->lock);
696
697         return ERR_PTR(-ENOENT);
698 }
699
700 static void free_comp_eqs(struct mlx5_core_dev *dev)
701 {
702         struct mlx5_eq_table *table = &dev->priv.eq_table;
703         struct mlx5_eq *eq, *n;
704
705 #ifdef CONFIG_RFS_ACCEL
706         if (dev->rmap) {
707                 free_irq_cpu_rmap(dev->rmap);
708                 dev->rmap = NULL;
709         }
710 #endif
711         spin_lock(&table->lock);
712         list_for_each_entry_safe(eq, n, &table->comp_eqs_list, list) {
713                 list_del(&eq->list);
714                 spin_unlock(&table->lock);
715                 if (mlx5_destroy_unmap_eq(dev, eq))
716                         mlx5_core_warn(dev, "failed to destroy EQ 0x%x\n",
717                                        eq->eqn);
718                 kfree(eq);
719                 spin_lock(&table->lock);
720         }
721         spin_unlock(&table->lock);
722 }
723
724 static int alloc_comp_eqs(struct mlx5_core_dev *dev)
725 {
726         struct mlx5_eq_table *table = &dev->priv.eq_table;
727         char name[MLX5_MAX_IRQ_NAME];
728         struct mlx5_eq *eq;
729         int ncomp_vec;
730         int nent;
731         int err;
732         int i;
733
734         INIT_LIST_HEAD(&table->comp_eqs_list);
735         ncomp_vec = table->num_comp_vectors;
736         nent = MLX5_COMP_EQ_SIZE;
737 #ifdef CONFIG_RFS_ACCEL
738         dev->rmap = alloc_irq_cpu_rmap(ncomp_vec);
739         if (!dev->rmap)
740                 return -ENOMEM;
741 #endif
742         for (i = 0; i < ncomp_vec; i++) {
743                 eq = kzalloc(sizeof(*eq), GFP_KERNEL);
744                 if (!eq) {
745                         err = -ENOMEM;
746                         goto clean;
747                 }
748
749 #ifdef CONFIG_RFS_ACCEL
750                 irq_cpu_rmap_add(dev->rmap,
751                                  dev->priv.msix_arr[i + MLX5_EQ_VEC_COMP_BASE].vector);
752 #endif
753                 snprintf(name, MLX5_MAX_IRQ_NAME, "mlx5_comp%d", i);
754                 err = mlx5_create_map_eq(dev, eq,
755                                          i + MLX5_EQ_VEC_COMP_BASE, nent, 0,
756                                          name, MLX5_EQ_TYPE_COMP);
757                 if (err) {
758                         kfree(eq);
759                         goto clean;
760                 }
761                 mlx5_core_dbg(dev, "allocated completion EQN %d\n", eq->eqn);
762                 eq->index = i;
763                 spin_lock(&table->lock);
764                 list_add_tail(&eq->list, &table->comp_eqs_list);
765                 spin_unlock(&table->lock);
766         }
767
768         return 0;
769
770 clean:
771         free_comp_eqs(dev);
772         return err;
773 }
774
775 static int mlx5_core_set_issi(struct mlx5_core_dev *dev)
776 {
777         u32 query_in[MLX5_ST_SZ_DW(query_issi_in)]   = {0};
778         u32 query_out[MLX5_ST_SZ_DW(query_issi_out)] = {0};
779         u32 sup_issi;
780         int err;
781
782         MLX5_SET(query_issi_in, query_in, opcode, MLX5_CMD_OP_QUERY_ISSI);
783         err = mlx5_cmd_exec(dev, query_in, sizeof(query_in),
784                             query_out, sizeof(query_out));
785         if (err) {
786                 u32 syndrome;
787                 u8 status;
788
789                 mlx5_cmd_mbox_status(query_out, &status, &syndrome);
790                 if (!status || syndrome == MLX5_DRIVER_SYND) {
791                         mlx5_core_err(dev, "Failed to query ISSI err(%d) status(%d) synd(%d)\n",
792                                       err, status, syndrome);
793                         return err;
794                 }
795
796                 mlx5_core_warn(dev, "Query ISSI is not supported by FW, ISSI is 0\n");
797                 dev->issi = 0;
798                 return 0;
799         }
800
801         sup_issi = MLX5_GET(query_issi_out, query_out, supported_issi_dw0);
802
803         if (sup_issi & (1 << 1)) {
804                 u32 set_in[MLX5_ST_SZ_DW(set_issi_in)]   = {0};
805                 u32 set_out[MLX5_ST_SZ_DW(set_issi_out)] = {0};
806
807                 MLX5_SET(set_issi_in, set_in, opcode, MLX5_CMD_OP_SET_ISSI);
808                 MLX5_SET(set_issi_in, set_in, current_issi, 1);
809                 err = mlx5_cmd_exec(dev, set_in, sizeof(set_in),
810                                     set_out, sizeof(set_out));
811                 if (err) {
812                         mlx5_core_err(dev, "Failed to set ISSI to 1 err(%d)\n",
813                                       err);
814                         return err;
815                 }
816
817                 dev->issi = 1;
818
819                 return 0;
820         } else if (sup_issi & (1 << 0) || !sup_issi) {
821                 return 0;
822         }
823
824         return -ENOTSUPP;
825 }
826
827
828 static int mlx5_pci_init(struct mlx5_core_dev *dev, struct mlx5_priv *priv)
829 {
830         struct pci_dev *pdev = dev->pdev;
831         int err = 0;
832
833         pci_set_drvdata(dev->pdev, dev);
834         strncpy(priv->name, dev_name(&pdev->dev), MLX5_MAX_NAME_LEN);
835         priv->name[MLX5_MAX_NAME_LEN - 1] = 0;
836
837         mutex_init(&priv->pgdir_mutex);
838         INIT_LIST_HEAD(&priv->pgdir_list);
839         spin_lock_init(&priv->mkey_lock);
840
841         mutex_init(&priv->alloc_mutex);
842
843         priv->numa_node = dev_to_node(&dev->pdev->dev);
844
845         priv->dbg_root = debugfs_create_dir(dev_name(&pdev->dev), mlx5_debugfs_root);
846         if (!priv->dbg_root)
847                 return -ENOMEM;
848
849         err = mlx5_pci_enable_device(dev);
850         if (err) {
851                 dev_err(&pdev->dev, "Cannot enable PCI device, aborting\n");
852                 goto err_dbg;
853         }
854
855         err = request_bar(pdev);
856         if (err) {
857                 dev_err(&pdev->dev, "error requesting BARs, aborting\n");
858                 goto err_disable;
859         }
860
861         pci_set_master(pdev);
862
863         err = set_dma_caps(pdev);
864         if (err) {
865                 dev_err(&pdev->dev, "Failed setting DMA capabilities mask, aborting\n");
866                 goto err_clr_master;
867         }
868
869         dev->iseg_base = pci_resource_start(dev->pdev, 0);
870         dev->iseg = ioremap(dev->iseg_base, sizeof(*dev->iseg));
871         if (!dev->iseg) {
872                 err = -ENOMEM;
873                 dev_err(&pdev->dev, "Failed mapping initialization segment, aborting\n");
874                 goto err_clr_master;
875         }
876
877         return 0;
878
879 err_clr_master:
880         pci_clear_master(dev->pdev);
881         release_bar(dev->pdev);
882 err_disable:
883         mlx5_pci_disable_device(dev);
884
885 err_dbg:
886         debugfs_remove(priv->dbg_root);
887         return err;
888 }
889
890 static void mlx5_pci_close(struct mlx5_core_dev *dev, struct mlx5_priv *priv)
891 {
892         iounmap(dev->iseg);
893         pci_clear_master(dev->pdev);
894         release_bar(dev->pdev);
895         mlx5_pci_disable_device(dev);
896         debugfs_remove(priv->dbg_root);
897 }
898
899 static int mlx5_init_once(struct mlx5_core_dev *dev, struct mlx5_priv *priv)
900 {
901         struct pci_dev *pdev = dev->pdev;
902         int err;
903
904         err = mlx5_query_board_id(dev);
905         if (err) {
906                 dev_err(&pdev->dev, "query board id failed\n");
907                 goto out;
908         }
909
910         err = mlx5_eq_init(dev);
911         if (err) {
912                 dev_err(&pdev->dev, "failed to initialize eq\n");
913                 goto out;
914         }
915
916         MLX5_INIT_DOORBELL_LOCK(&priv->cq_uar_lock);
917
918         err = mlx5_init_cq_table(dev);
919         if (err) {
920                 dev_err(&pdev->dev, "failed to initialize cq table\n");
921                 goto err_eq_cleanup;
922         }
923
924         mlx5_init_qp_table(dev);
925
926         mlx5_init_srq_table(dev);
927
928         mlx5_init_mkey_table(dev);
929
930         err = mlx5_init_rl_table(dev);
931         if (err) {
932                 dev_err(&pdev->dev, "Failed to init rate limiting\n");
933                 goto err_tables_cleanup;
934         }
935
936 #ifdef CONFIG_MLX5_CORE_EN
937         err = mlx5_eswitch_init(dev);
938         if (err) {
939                 dev_err(&pdev->dev, "Failed to init eswitch %d\n", err);
940                 goto err_rl_cleanup;
941         }
942 #endif
943
944         err = mlx5_sriov_init(dev);
945         if (err) {
946                 dev_err(&pdev->dev, "Failed to init sriov %d\n", err);
947                 goto err_eswitch_cleanup;
948         }
949
950         return 0;
951
952 err_eswitch_cleanup:
953 #ifdef CONFIG_MLX5_CORE_EN
954         mlx5_eswitch_cleanup(dev->priv.eswitch);
955
956 err_rl_cleanup:
957 #endif
958         mlx5_cleanup_rl_table(dev);
959
960 err_tables_cleanup:
961         mlx5_cleanup_mkey_table(dev);
962         mlx5_cleanup_srq_table(dev);
963         mlx5_cleanup_qp_table(dev);
964         mlx5_cleanup_cq_table(dev);
965
966 err_eq_cleanup:
967         mlx5_eq_cleanup(dev);
968
969 out:
970         return err;
971 }
972
973 static void mlx5_cleanup_once(struct mlx5_core_dev *dev)
974 {
975         mlx5_sriov_cleanup(dev);
976 #ifdef CONFIG_MLX5_CORE_EN
977         mlx5_eswitch_cleanup(dev->priv.eswitch);
978 #endif
979         mlx5_cleanup_rl_table(dev);
980         mlx5_cleanup_mkey_table(dev);
981         mlx5_cleanup_srq_table(dev);
982         mlx5_cleanup_qp_table(dev);
983         mlx5_cleanup_cq_table(dev);
984         mlx5_eq_cleanup(dev);
985 }
986
987 static int mlx5_load_one(struct mlx5_core_dev *dev, struct mlx5_priv *priv,
988                          bool boot)
989 {
990         struct pci_dev *pdev = dev->pdev;
991         int err;
992
993         mutex_lock(&dev->intf_state_mutex);
994         if (test_bit(MLX5_INTERFACE_STATE_UP, &dev->intf_state)) {
995                 dev_warn(&dev->pdev->dev, "%s: interface is up, NOP\n",
996                          __func__);
997                 goto out;
998         }
999
1000         dev_info(&pdev->dev, "firmware version: %d.%d.%d\n", fw_rev_maj(dev),
1001                  fw_rev_min(dev), fw_rev_sub(dev));
1002
1003         /* on load removing any previous indication of internal error, device is
1004          * up
1005          */
1006         dev->state = MLX5_DEVICE_STATE_UP;
1007
1008         err = mlx5_cmd_init(dev);
1009         if (err) {
1010                 dev_err(&pdev->dev, "Failed initializing command interface, aborting\n");
1011                 goto out_err;
1012         }
1013
1014         err = wait_fw_init(dev, FW_INIT_TIMEOUT_MILI);
1015         if (err) {
1016                 dev_err(&dev->pdev->dev, "Firmware over %d MS in initializing state, aborting\n",
1017                         FW_INIT_TIMEOUT_MILI);
1018                 goto out_err;
1019         }
1020
1021         err = mlx5_core_enable_hca(dev, 0);
1022         if (err) {
1023                 dev_err(&pdev->dev, "enable hca failed\n");
1024                 goto err_cmd_cleanup;
1025         }
1026
1027         err = mlx5_core_set_issi(dev);
1028         if (err) {
1029                 dev_err(&pdev->dev, "failed to set issi\n");
1030                 goto err_disable_hca;
1031         }
1032
1033         err = mlx5_satisfy_startup_pages(dev, 1);
1034         if (err) {
1035                 dev_err(&pdev->dev, "failed to allocate boot pages\n");
1036                 goto err_disable_hca;
1037         }
1038
1039         err = set_hca_ctrl(dev);
1040         if (err) {
1041                 dev_err(&pdev->dev, "set_hca_ctrl failed\n");
1042                 goto reclaim_boot_pages;
1043         }
1044
1045         err = handle_hca_cap(dev);
1046         if (err) {
1047                 dev_err(&pdev->dev, "handle_hca_cap failed\n");
1048                 goto reclaim_boot_pages;
1049         }
1050
1051         err = handle_hca_cap_atomic(dev);
1052         if (err) {
1053                 dev_err(&pdev->dev, "handle_hca_cap_atomic failed\n");
1054                 goto reclaim_boot_pages;
1055         }
1056
1057         err = mlx5_satisfy_startup_pages(dev, 0);
1058         if (err) {
1059                 dev_err(&pdev->dev, "failed to allocate init pages\n");
1060                 goto reclaim_boot_pages;
1061         }
1062
1063         err = mlx5_pagealloc_start(dev);
1064         if (err) {
1065                 dev_err(&pdev->dev, "mlx5_pagealloc_start failed\n");
1066                 goto reclaim_boot_pages;
1067         }
1068
1069         err = mlx5_cmd_init_hca(dev);
1070         if (err) {
1071                 dev_err(&pdev->dev, "init hca failed\n");
1072                 goto err_pagealloc_stop;
1073         }
1074
1075         mlx5_set_driver_version(dev);
1076
1077         mlx5_start_health_poll(dev);
1078
1079         err = mlx5_query_hca_caps(dev);
1080         if (err) {
1081                 dev_err(&pdev->dev, "query hca failed\n");
1082                 goto err_stop_poll;
1083         }
1084
1085         if (boot && mlx5_init_once(dev, priv)) {
1086                 dev_err(&pdev->dev, "sw objs init failed\n");
1087                 goto err_stop_poll;
1088         }
1089
1090         err = mlx5_enable_msix(dev);
1091         if (err) {
1092                 dev_err(&pdev->dev, "enable msix failed\n");
1093                 goto err_cleanup_once;
1094         }
1095
1096         dev->priv.uar = mlx5_get_uars_page(dev);
1097         if (!dev->priv.uar) {
1098                 dev_err(&pdev->dev, "Failed allocating uar, aborting\n");
1099                 goto err_disable_msix;
1100         }
1101
1102         err = mlx5_alloc_bfregs(dev, &priv->bfregi);
1103         if (err) {
1104                 dev_err(&pdev->dev, "Failed allocating uuars, aborting\n");
1105                 goto err_uar_cleanup;
1106         }
1107
1108         err = mlx5_start_eqs(dev);
1109         if (err) {
1110                 dev_err(&pdev->dev, "Failed to start pages and async EQs\n");
1111                 goto err_free_uar;
1112         }
1113
1114         err = alloc_comp_eqs(dev);
1115         if (err) {
1116                 dev_err(&pdev->dev, "Failed to alloc completion EQs\n");
1117                 goto err_stop_eqs;
1118         }
1119
1120         err = mlx5_irq_set_affinity_hints(dev);
1121         if (err) {
1122                 dev_err(&pdev->dev, "Failed to alloc affinity hint cpumask\n");
1123                 goto err_affinity_hints;
1124         }
1125
1126         err = mlx5_init_fs(dev);
1127         if (err) {
1128                 dev_err(&pdev->dev, "Failed to init flow steering\n");
1129                 goto err_fs;
1130         }
1131
1132 #ifdef CONFIG_MLX5_CORE_EN
1133         mlx5_eswitch_attach(dev->priv.eswitch);
1134 #endif
1135
1136         err = mlx5_sriov_attach(dev);
1137         if (err) {
1138                 dev_err(&pdev->dev, "sriov init failed %d\n", err);
1139                 goto err_sriov;
1140         }
1141
1142         if (mlx5_device_registered(dev)) {
1143                 mlx5_attach_device(dev);
1144         } else {
1145                 err = mlx5_register_device(dev);
1146                 if (err) {
1147                         dev_err(&pdev->dev, "mlx5_register_device failed %d\n", err);
1148                         goto err_reg_dev;
1149                 }
1150         }
1151
1152         clear_bit(MLX5_INTERFACE_STATE_DOWN, &dev->intf_state);
1153         set_bit(MLX5_INTERFACE_STATE_UP, &dev->intf_state);
1154 out:
1155         mutex_unlock(&dev->intf_state_mutex);
1156
1157         return 0;
1158
1159 err_reg_dev:
1160         mlx5_sriov_detach(dev);
1161
1162 err_sriov:
1163 #ifdef CONFIG_MLX5_CORE_EN
1164         mlx5_eswitch_detach(dev->priv.eswitch);
1165 #endif
1166         mlx5_cleanup_fs(dev);
1167
1168 err_fs:
1169         mlx5_irq_clear_affinity_hints(dev);
1170
1171 err_affinity_hints:
1172         free_comp_eqs(dev);
1173
1174 err_stop_eqs:
1175         mlx5_stop_eqs(dev);
1176
1177 err_free_uar:
1178         mlx5_free_bfregs(dev, &priv->bfregi);
1179
1180 err_uar_cleanup:
1181         mlx5_put_uars_page(dev, priv->uar);
1182
1183 err_disable_msix:
1184         mlx5_disable_msix(dev);
1185
1186 err_cleanup_once:
1187         if (boot)
1188                 mlx5_cleanup_once(dev);
1189
1190 err_stop_poll:
1191         mlx5_stop_health_poll(dev);
1192         if (mlx5_cmd_teardown_hca(dev)) {
1193                 dev_err(&dev->pdev->dev, "tear_down_hca failed, skip cleanup\n");
1194                 goto out_err;
1195         }
1196
1197 err_pagealloc_stop:
1198         mlx5_pagealloc_stop(dev);
1199
1200 reclaim_boot_pages:
1201         mlx5_reclaim_startup_pages(dev);
1202
1203 err_disable_hca:
1204         mlx5_core_disable_hca(dev, 0);
1205
1206 err_cmd_cleanup:
1207         mlx5_cmd_cleanup(dev);
1208
1209 out_err:
1210         dev->state = MLX5_DEVICE_STATE_INTERNAL_ERROR;
1211         mutex_unlock(&dev->intf_state_mutex);
1212
1213         return err;
1214 }
1215
1216 static int mlx5_unload_one(struct mlx5_core_dev *dev, struct mlx5_priv *priv,
1217                            bool cleanup)
1218 {
1219         int err = 0;
1220
1221         mutex_lock(&dev->intf_state_mutex);
1222         if (test_bit(MLX5_INTERFACE_STATE_DOWN, &dev->intf_state)) {
1223                 dev_warn(&dev->pdev->dev, "%s: interface is down, NOP\n",
1224                          __func__);
1225                 if (cleanup)
1226                         mlx5_cleanup_once(dev);
1227                 goto out;
1228         }
1229
1230         if (mlx5_device_registered(dev))
1231                 mlx5_detach_device(dev);
1232
1233         mlx5_sriov_detach(dev);
1234 #ifdef CONFIG_MLX5_CORE_EN
1235         mlx5_eswitch_detach(dev->priv.eswitch);
1236 #endif
1237         mlx5_cleanup_fs(dev);
1238         mlx5_irq_clear_affinity_hints(dev);
1239         free_comp_eqs(dev);
1240         mlx5_stop_eqs(dev);
1241         mlx5_free_bfregs(dev, &priv->bfregi);
1242         mlx5_put_uars_page(dev, priv->uar);
1243         mlx5_disable_msix(dev);
1244         if (cleanup)
1245                 mlx5_cleanup_once(dev);
1246         mlx5_stop_health_poll(dev);
1247         err = mlx5_cmd_teardown_hca(dev);
1248         if (err) {
1249                 dev_err(&dev->pdev->dev, "tear_down_hca failed, skip cleanup\n");
1250                 goto out;
1251         }
1252         mlx5_pagealloc_stop(dev);
1253         mlx5_reclaim_startup_pages(dev);
1254         mlx5_core_disable_hca(dev, 0);
1255         mlx5_cmd_cleanup(dev);
1256
1257 out:
1258         clear_bit(MLX5_INTERFACE_STATE_UP, &dev->intf_state);
1259         set_bit(MLX5_INTERFACE_STATE_DOWN, &dev->intf_state);
1260         mutex_unlock(&dev->intf_state_mutex);
1261         return err;
1262 }
1263
1264 struct mlx5_core_event_handler {
1265         void (*event)(struct mlx5_core_dev *dev,
1266                       enum mlx5_dev_event event,
1267                       void *data);
1268 };
1269
1270 static const struct devlink_ops mlx5_devlink_ops = {
1271 #ifdef CONFIG_MLX5_CORE_EN
1272         .eswitch_mode_set = mlx5_devlink_eswitch_mode_set,
1273         .eswitch_mode_get = mlx5_devlink_eswitch_mode_get,
1274         .eswitch_inline_mode_set = mlx5_devlink_eswitch_inline_mode_set,
1275         .eswitch_inline_mode_get = mlx5_devlink_eswitch_inline_mode_get,
1276 #endif
1277 };
1278
1279 #define MLX5_IB_MOD "mlx5_ib"
1280 static int init_one(struct pci_dev *pdev,
1281                     const struct pci_device_id *id)
1282 {
1283         struct mlx5_core_dev *dev;
1284         struct devlink *devlink;
1285         struct mlx5_priv *priv;
1286         int err;
1287
1288         devlink = devlink_alloc(&mlx5_devlink_ops, sizeof(*dev));
1289         if (!devlink) {
1290                 dev_err(&pdev->dev, "kzalloc failed\n");
1291                 return -ENOMEM;
1292         }
1293
1294         dev = devlink_priv(devlink);
1295         priv = &dev->priv;
1296         priv->pci_dev_data = id->driver_data;
1297
1298         pci_set_drvdata(pdev, dev);
1299
1300         dev->pdev = pdev;
1301         dev->event = mlx5_core_event;
1302         dev->profile = &profile[prof_sel];
1303
1304         INIT_LIST_HEAD(&priv->ctx_list);
1305         spin_lock_init(&priv->ctx_lock);
1306         mutex_init(&dev->pci_status_mutex);
1307         mutex_init(&dev->intf_state_mutex);
1308
1309 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
1310         err = init_srcu_struct(&priv->pfault_srcu);
1311         if (err) {
1312                 dev_err(&pdev->dev, "init_srcu_struct failed with error code %d\n",
1313                         err);
1314                 goto clean_dev;
1315         }
1316 #endif
1317         mutex_init(&priv->bfregs.reg_head.lock);
1318         mutex_init(&priv->bfregs.wc_head.lock);
1319         INIT_LIST_HEAD(&priv->bfregs.reg_head.list);
1320         INIT_LIST_HEAD(&priv->bfregs.wc_head.list);
1321
1322         err = mlx5_pci_init(dev, priv);
1323         if (err) {
1324                 dev_err(&pdev->dev, "mlx5_pci_init failed with error code %d\n", err);
1325                 goto clean_srcu;
1326         }
1327
1328         err = mlx5_health_init(dev);
1329         if (err) {
1330                 dev_err(&pdev->dev, "mlx5_health_init failed with error code %d\n", err);
1331                 goto close_pci;
1332         }
1333
1334         mlx5_pagealloc_init(dev);
1335
1336         err = mlx5_load_one(dev, priv, true);
1337         if (err) {
1338                 dev_err(&pdev->dev, "mlx5_load_one failed with error code %d\n", err);
1339                 goto clean_health;
1340         }
1341
1342         err = request_module_nowait(MLX5_IB_MOD);
1343         if (err)
1344                 pr_info("failed request module on %s\n", MLX5_IB_MOD);
1345
1346         err = devlink_register(devlink, &pdev->dev);
1347         if (err)
1348                 goto clean_load;
1349
1350         return 0;
1351
1352 clean_load:
1353         mlx5_unload_one(dev, priv, true);
1354 clean_health:
1355         mlx5_pagealloc_cleanup(dev);
1356         mlx5_health_cleanup(dev);
1357 close_pci:
1358         mlx5_pci_close(dev, priv);
1359 clean_srcu:
1360 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
1361         cleanup_srcu_struct(&priv->pfault_srcu);
1362 clean_dev:
1363 #endif
1364         pci_set_drvdata(pdev, NULL);
1365         devlink_free(devlink);
1366
1367         return err;
1368 }
1369
1370 static void remove_one(struct pci_dev *pdev)
1371 {
1372         struct mlx5_core_dev *dev  = pci_get_drvdata(pdev);
1373         struct devlink *devlink = priv_to_devlink(dev);
1374         struct mlx5_priv *priv = &dev->priv;
1375
1376         devlink_unregister(devlink);
1377         mlx5_unregister_device(dev);
1378
1379         if (mlx5_unload_one(dev, priv, true)) {
1380                 dev_err(&dev->pdev->dev, "mlx5_unload_one failed\n");
1381                 mlx5_health_cleanup(dev);
1382                 return;
1383         }
1384
1385         mlx5_pagealloc_cleanup(dev);
1386         mlx5_health_cleanup(dev);
1387         mlx5_pci_close(dev, priv);
1388 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
1389         cleanup_srcu_struct(&priv->pfault_srcu);
1390 #endif
1391         pci_set_drvdata(pdev, NULL);
1392         devlink_free(devlink);
1393 }
1394
1395 static pci_ers_result_t mlx5_pci_err_detected(struct pci_dev *pdev,
1396                                               pci_channel_state_t state)
1397 {
1398         struct mlx5_core_dev *dev = pci_get_drvdata(pdev);
1399         struct mlx5_priv *priv = &dev->priv;
1400
1401         dev_info(&pdev->dev, "%s was called\n", __func__);
1402
1403         mlx5_enter_error_state(dev);
1404         mlx5_unload_one(dev, priv, false);
1405         /* In case of kernel call save the pci state and drain health wq */
1406         if (state) {
1407                 pci_save_state(pdev);
1408                 mlx5_drain_health_wq(dev);
1409                 mlx5_pci_disable_device(dev);
1410         }
1411
1412         return state == pci_channel_io_perm_failure ?
1413                 PCI_ERS_RESULT_DISCONNECT : PCI_ERS_RESULT_NEED_RESET;
1414 }
1415
1416 /* wait for the device to show vital signs by waiting
1417  * for the health counter to start counting.
1418  */
1419 static int wait_vital(struct pci_dev *pdev)
1420 {
1421         struct mlx5_core_dev *dev = pci_get_drvdata(pdev);
1422         struct mlx5_core_health *health = &dev->priv.health;
1423         const int niter = 100;
1424         u32 last_count = 0;
1425         u32 count;
1426         int i;
1427
1428         for (i = 0; i < niter; i++) {
1429                 count = ioread32be(health->health_counter);
1430                 if (count && count != 0xffffffff) {
1431                         if (last_count && last_count != count) {
1432                                 dev_info(&pdev->dev, "Counter value 0x%x after %d iterations\n", count, i);
1433                                 return 0;
1434                         }
1435                         last_count = count;
1436                 }
1437                 msleep(50);
1438         }
1439
1440         return -ETIMEDOUT;
1441 }
1442
1443 static pci_ers_result_t mlx5_pci_slot_reset(struct pci_dev *pdev)
1444 {
1445         struct mlx5_core_dev *dev = pci_get_drvdata(pdev);
1446         int err;
1447
1448         dev_info(&pdev->dev, "%s was called\n", __func__);
1449
1450         err = mlx5_pci_enable_device(dev);
1451         if (err) {
1452                 dev_err(&pdev->dev, "%s: mlx5_pci_enable_device failed with error code: %d\n"
1453                         , __func__, err);
1454                 return PCI_ERS_RESULT_DISCONNECT;
1455         }
1456
1457         pci_set_master(pdev);
1458         pci_restore_state(pdev);
1459
1460         if (wait_vital(pdev)) {
1461                 dev_err(&pdev->dev, "%s: wait_vital timed out\n", __func__);
1462                 return PCI_ERS_RESULT_DISCONNECT;
1463         }
1464
1465         return PCI_ERS_RESULT_RECOVERED;
1466 }
1467
1468 static void mlx5_pci_resume(struct pci_dev *pdev)
1469 {
1470         struct mlx5_core_dev *dev = pci_get_drvdata(pdev);
1471         struct mlx5_priv *priv = &dev->priv;
1472         int err;
1473
1474         dev_info(&pdev->dev, "%s was called\n", __func__);
1475
1476         err = mlx5_load_one(dev, priv, false);
1477         if (err)
1478                 dev_err(&pdev->dev, "%s: mlx5_load_one failed with error code: %d\n"
1479                         , __func__, err);
1480         else
1481                 dev_info(&pdev->dev, "%s: device recovered\n", __func__);
1482 }
1483
1484 static const struct pci_error_handlers mlx5_err_handler = {
1485         .error_detected = mlx5_pci_err_detected,
1486         .slot_reset     = mlx5_pci_slot_reset,
1487         .resume         = mlx5_pci_resume
1488 };
1489
1490 static void shutdown(struct pci_dev *pdev)
1491 {
1492         struct mlx5_core_dev *dev  = pci_get_drvdata(pdev);
1493         struct mlx5_priv *priv = &dev->priv;
1494
1495         dev_info(&pdev->dev, "Shutdown was called\n");
1496         /* Notify mlx5 clients that the kernel is being shut down */
1497         set_bit(MLX5_INTERFACE_STATE_SHUTDOWN, &dev->intf_state);
1498         mlx5_unload_one(dev, priv, false);
1499         mlx5_pci_disable_device(dev);
1500 }
1501
1502 static const struct pci_device_id mlx5_core_pci_table[] = {
1503         { PCI_VDEVICE(MELLANOX, 0x1011) },                      /* Connect-IB */
1504         { PCI_VDEVICE(MELLANOX, 0x1012), MLX5_PCI_DEV_IS_VF},   /* Connect-IB VF */
1505         { PCI_VDEVICE(MELLANOX, 0x1013) },                      /* ConnectX-4 */
1506         { PCI_VDEVICE(MELLANOX, 0x1014), MLX5_PCI_DEV_IS_VF},   /* ConnectX-4 VF */
1507         { PCI_VDEVICE(MELLANOX, 0x1015) },                      /* ConnectX-4LX */
1508         { PCI_VDEVICE(MELLANOX, 0x1016), MLX5_PCI_DEV_IS_VF},   /* ConnectX-4LX VF */
1509         { PCI_VDEVICE(MELLANOX, 0x1017) },                      /* ConnectX-5, PCIe 3.0 */
1510         { PCI_VDEVICE(MELLANOX, 0x1018), MLX5_PCI_DEV_IS_VF},   /* ConnectX-5 VF */
1511         { PCI_VDEVICE(MELLANOX, 0x1019) },                      /* ConnectX-5, PCIe 4.0 */
1512         { PCI_VDEVICE(MELLANOX, 0x101a), MLX5_PCI_DEV_IS_VF},   /* ConnectX-5, PCIe 4.0 VF */
1513         { 0, }
1514 };
1515
1516 MODULE_DEVICE_TABLE(pci, mlx5_core_pci_table);
1517
1518 void mlx5_disable_device(struct mlx5_core_dev *dev)
1519 {
1520         mlx5_pci_err_detected(dev->pdev, 0);
1521 }
1522
1523 void mlx5_recover_device(struct mlx5_core_dev *dev)
1524 {
1525         mlx5_pci_disable_device(dev);
1526         if (mlx5_pci_slot_reset(dev->pdev) == PCI_ERS_RESULT_RECOVERED)
1527                 mlx5_pci_resume(dev->pdev);
1528 }
1529
1530 static struct pci_driver mlx5_core_driver = {
1531         .name           = DRIVER_NAME,
1532         .id_table       = mlx5_core_pci_table,
1533         .probe          = init_one,
1534         .remove         = remove_one,
1535         .shutdown       = shutdown,
1536         .err_handler    = &mlx5_err_handler,
1537         .sriov_configure   = mlx5_core_sriov_configure,
1538 };
1539
1540 static void mlx5_core_verify_params(void)
1541 {
1542         if (prof_sel >= ARRAY_SIZE(profile)) {
1543                 pr_warn("mlx5_core: WARNING: Invalid module parameter prof_sel %d, valid range 0-%zu, changing back to default(%d)\n",
1544                         prof_sel,
1545                         ARRAY_SIZE(profile) - 1,
1546                         MLX5_DEFAULT_PROF);
1547                 prof_sel = MLX5_DEFAULT_PROF;
1548         }
1549 }
1550
1551 static int __init init(void)
1552 {
1553         int err;
1554
1555         mlx5_core_verify_params();
1556         mlx5_register_debugfs();
1557
1558         err = pci_register_driver(&mlx5_core_driver);
1559         if (err)
1560                 goto err_debug;
1561
1562 #ifdef CONFIG_MLX5_CORE_EN
1563         mlx5e_init();
1564 #endif
1565
1566         return 0;
1567
1568 err_debug:
1569         mlx5_unregister_debugfs();
1570         return err;
1571 }
1572
1573 static void __exit cleanup(void)
1574 {
1575 #ifdef CONFIG_MLX5_CORE_EN
1576         mlx5e_cleanup();
1577 #endif
1578         pci_unregister_driver(&mlx5_core_driver);
1579         mlx5_unregister_debugfs();
1580 }
1581
1582 module_init(init);
1583 module_exit(cleanup);