drivers/net/ethernet/mellanox/mlx5/core/en_tx.c

   1 /*
   2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #include <linux/tcp.h>
  34 #include <linux/if_vlan.h>
  35 #include <net/dsfield.h>
  36 #include "en.h"
  37 #include "ipoib/ipoib.h"
  38 #include "en_accel/en_accel.h"
  39 #include "lib/clock.h"
  40
  41 #define MLX5E_SQ_NOPS_ROOM  MLX5_SEND_WQE_MAX_WQEBBS
  42
  43 #ifndef CONFIG_MLX5_EN_TLS
  44 #define MLX5E_SQ_STOP_ROOM (MLX5_SEND_WQE_MAX_WQEBBS +\
  45                             MLX5E_SQ_NOPS_ROOM)
  46 #else
  47 /* TLS offload requires MLX5E_SQ_STOP_ROOM to have
  48  * enough room for a resync SKB, a normal SKB and a NOP
  49  */
  50 #define MLX5E_SQ_STOP_ROOM (2 * MLX5_SEND_WQE_MAX_WQEBBS +\
  51                             MLX5E_SQ_NOPS_ROOM)
  52 #endif
  53
  54 static inline void mlx5e_tx_dma_unmap(struct device *pdev,
  55                                       struct mlx5e_sq_dma *dma)
  56 {
  57         switch (dma->type) {
  58         case MLX5E_DMA_MAP_SINGLE:
  59                 dma_unmap_single(pdev, dma->addr, dma->size, DMA_TO_DEVICE);
  60                 break;
  61         case MLX5E_DMA_MAP_PAGE:
  62                 dma_unmap_page(pdev, dma->addr, dma->size, DMA_TO_DEVICE);
  63                 break;
  64         default:
  65                 WARN_ONCE(true, "mlx5e_tx_dma_unmap unknown DMA type!\n");
  66         }
  67 }
  68
  69 static inline void mlx5e_dma_push(struct mlx5e_txqsq *sq,
  70                                   dma_addr_t addr,
  71                                   u32 size,
  72                                   enum mlx5e_dma_map_type map_type)
  73 {
  74         u32 i = sq->dma_fifo_pc & sq->dma_fifo_mask;
  75
  76         sq->db.dma_fifo[i].addr = addr;
  77         sq->db.dma_fifo[i].size = size;
  78         sq->db.dma_fifo[i].type = map_type;
  79         sq->dma_fifo_pc++;
  80 }
  81
  82 static inline struct mlx5e_sq_dma *mlx5e_dma_get(struct mlx5e_txqsq *sq, u32 i)
  83 {
  84         return &sq->db.dma_fifo[i & sq->dma_fifo_mask];
  85 }
  86
  87 static void mlx5e_dma_unmap_wqe_err(struct mlx5e_txqsq *sq, u8 num_dma)
  88 {
  89         int i;
  90
  91         for (i = 0; i < num_dma; i++) {
  92                 struct mlx5e_sq_dma *last_pushed_dma =
  93                         mlx5e_dma_get(sq, --sq->dma_fifo_pc);
  94
  95                 mlx5e_tx_dma_unmap(sq->pdev, last_pushed_dma);
  96         }
  97 }
  98
  99 #ifdef CONFIG_MLX5_CORE_EN_DCB
 100 static inline int mlx5e_get_dscp_up(struct mlx5e_priv *priv, struct sk_buff *skb)
 101 {
 102         int dscp_cp = 0;
 103
 104         if (skb->protocol == htons(ETH_P_IP))
 105                 dscp_cp = ipv4_get_dsfield(ip_hdr(skb)) >> 2;
 106         else if (skb->protocol == htons(ETH_P_IPV6))
 107                 dscp_cp = ipv6_get_dsfield(ipv6_hdr(skb)) >> 2;
 108
 109         return priv->dcbx_dp.dscp2prio[dscp_cp];
 110 }
 111 #endif
 112
 113 u16 mlx5e_select_queue(struct net_device *dev, struct sk_buff *skb,
 114                        void *accel_priv, select_queue_fallback_t fallback)
 115 {
 116         struct mlx5e_priv *priv = netdev_priv(dev);
 117         int channel_ix = fallback(dev, skb);
 118         u16 num_channels;
 119         int up = 0;
 120
 121         if (!netdev_get_num_tc(dev))
 122                 return channel_ix;
 123
 124 #ifdef CONFIG_MLX5_CORE_EN_DCB
 125         if (priv->dcbx_dp.trust_state == MLX5_QPTS_TRUST_DSCP)
 126                 up = mlx5e_get_dscp_up(priv, skb);
 127         else
 128 #endif
 129                 if (skb_vlan_tag_present(skb))
 130                         up = skb->vlan_tci >> VLAN_PRIO_SHIFT;
 131
 132         /* channel_ix can be larger than num_channels since
 133          * dev->num_real_tx_queues = num_channels * num_tc
 134          */
 135         num_channels = priv->channels.params.num_channels;
 136         if (channel_ix >= num_channels)
 137                 channel_ix = reciprocal_scale(channel_ix, num_channels);
 138
 139         return priv->channel_tc2txq[channel_ix][up];
 140 }
 141
 142 static inline int mlx5e_skb_l2_header_offset(struct sk_buff *skb)
 143 {
 144 #define MLX5E_MIN_INLINE (ETH_HLEN + VLAN_HLEN)
 145
 146         return max(skb_network_offset(skb), MLX5E_MIN_INLINE);
 147 }
 148
 149 static inline int mlx5e_skb_l3_header_offset(struct sk_buff *skb)
 150 {
 151         struct flow_keys keys;
 152
 153         if (skb_transport_header_was_set(skb))
 154                 return skb_transport_offset(skb);
 155         else if (skb_flow_dissect_flow_keys(skb, &keys, 0))
 156                 return keys.control.thoff;
 157         else
 158                 return mlx5e_skb_l2_header_offset(skb);
 159 }
 160
 161 static inline u16 mlx5e_calc_min_inline(enum mlx5_inline_modes mode,
 162                                         struct sk_buff *skb)
 163 {
 164         u16 hlen;
 165
 166         switch (mode) {
 167         case MLX5_INLINE_MODE_NONE:
 168                 return 0;
 169         case MLX5_INLINE_MODE_TCP_UDP:
 170                 hlen = eth_get_headlen(skb->data, skb_headlen(skb));
 171                 if (hlen == ETH_HLEN && !skb_vlan_tag_present(skb))
 172                         hlen += VLAN_HLEN;
 173                 break;
 174         case MLX5_INLINE_MODE_IP:
 175                 /* When transport header is set to zero, it means no transport
 176                  * header. When transport header is set to 0xff's, it means
 177                  * transport header wasn't set.
 178                  */
 179                 if (skb_transport_offset(skb)) {
 180                         hlen = mlx5e_skb_l3_header_offset(skb);
 181                         break;
 182                 }
 183                 /* fall through */
 184         case MLX5_INLINE_MODE_L2:
 185         default:
 186                 hlen = mlx5e_skb_l2_header_offset(skb);
 187         }
 188         return min_t(u16, hlen, skb_headlen(skb));
 189 }
 190
 191 static inline void mlx5e_tx_skb_pull_inline(unsigned char **skb_data,
 192                                             unsigned int *skb_len,
 193                                             unsigned int len)
 194 {
 195         *skb_len -= len;
 196         *skb_data += len;
 197 }
 198
 199 static inline void mlx5e_insert_vlan(void *start, struct sk_buff *skb, u16 ihs,
 200                                      unsigned char **skb_data,
 201                                      unsigned int *skb_len)
 202 {
 203         struct vlan_ethhdr *vhdr = (struct vlan_ethhdr *)start;
 204         int cpy1_sz = 2 * ETH_ALEN;
 205         int cpy2_sz = ihs - cpy1_sz;
 206
 207         memcpy(vhdr, *skb_data, cpy1_sz);
 208         mlx5e_tx_skb_pull_inline(skb_data, skb_len, cpy1_sz);
 209         vhdr->h_vlan_proto = skb->vlan_proto;
 210         vhdr->h_vlan_TCI = cpu_to_be16(skb_vlan_tag_get(skb));
 211         memcpy(&vhdr->h_vlan_encapsulated_proto, *skb_data, cpy2_sz);
 212         mlx5e_tx_skb_pull_inline(skb_data, skb_len, cpy2_sz);
 213 }
 214
 215 static inline void
 216 mlx5e_txwqe_build_eseg_csum(struct mlx5e_txqsq *sq, struct sk_buff *skb, struct mlx5_wqe_eth_seg *eseg)
 217 {
 218         if (likely(skb->ip_summed == CHECKSUM_PARTIAL)) {
 219                 eseg->cs_flags = MLX5_ETH_WQE_L3_CSUM;
 220                 if (skb->encapsulation) {
 221                         eseg->cs_flags |= MLX5_ETH_WQE_L3_INNER_CSUM |
 222                                           MLX5_ETH_WQE_L4_INNER_CSUM;
 223                         sq->stats->csum_partial_inner++;
 224                 } else {
 225                         eseg->cs_flags |= MLX5_ETH_WQE_L4_CSUM;
 226                         sq->stats->csum_partial++;
 227                 }
 228         } else
 229                 sq->stats->csum_none++;
 230 }
 231
 232 static inline u16
 233 mlx5e_tx_get_gso_ihs(struct mlx5e_txqsq *sq, struct sk_buff *skb)
 234 {
 235         struct mlx5e_sq_stats *stats = sq->stats;
 236         u16 ihs;
 237
 238         if (skb->encapsulation) {
 239                 ihs = skb_inner_transport_offset(skb) + inner_tcp_hdrlen(skb);
 240                 stats->tso_inner_packets++;
 241                 stats->tso_inner_bytes += skb->len - ihs;
 242         } else {
 243                 ihs = skb_transport_offset(skb) + tcp_hdrlen(skb);
 244                 stats->tso_packets++;
 245                 stats->tso_bytes += skb->len - ihs;
 246         }
 247
 248         return ihs;
 249 }
 250
 251 static inline int
 252 mlx5e_txwqe_build_dsegs(struct mlx5e_txqsq *sq, struct sk_buff *skb,
 253                         unsigned char *skb_data, u16 headlen,
 254                         struct mlx5_wqe_data_seg *dseg)
 255 {
 256         dma_addr_t dma_addr = 0;
 257         u8 num_dma          = 0;
 258         int i;
 259
 260         if (headlen) {
 261                 dma_addr = dma_map_single(sq->pdev, skb_data, headlen,
 262                                           DMA_TO_DEVICE);
 263                 if (unlikely(dma_mapping_error(sq->pdev, dma_addr)))
 264                         goto dma_unmap_wqe_err;
 265
 266                 dseg->addr       = cpu_to_be64(dma_addr);
 267                 dseg->lkey       = sq->mkey_be;
 268                 dseg->byte_count = cpu_to_be32(headlen);
 269
 270                 mlx5e_dma_push(sq, dma_addr, headlen, MLX5E_DMA_MAP_SINGLE);
 271                 num_dma++;
 272                 dseg++;
 273         }
 274
 275         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
 276                 struct skb_frag_struct *frag = &skb_shinfo(skb)->frags[i];
 277                 int fsz = skb_frag_size(frag);
 278
 279                 dma_addr = skb_frag_dma_map(sq->pdev, frag, 0, fsz,
 280                                             DMA_TO_DEVICE);
 281                 if (unlikely(dma_mapping_error(sq->pdev, dma_addr)))
 282                         goto dma_unmap_wqe_err;
 283
 284                 dseg->addr       = cpu_to_be64(dma_addr);
 285                 dseg->lkey       = sq->mkey_be;
 286                 dseg->byte_count = cpu_to_be32(fsz);
 287
 288                 mlx5e_dma_push(sq, dma_addr, fsz, MLX5E_DMA_MAP_PAGE);
 289                 num_dma++;
 290                 dseg++;
 291         }
 292
 293         return num_dma;
 294
 295 dma_unmap_wqe_err:
 296         mlx5e_dma_unmap_wqe_err(sq, num_dma);
 297         return -ENOMEM;
 298 }
 299
 300 static inline void mlx5e_fill_sq_frag_edge(struct mlx5e_txqsq *sq,
 301                                            struct mlx5_wq_cyc *wq,
 302                                            u16 pi, u16 frag_pi)
 303 {
 304         struct mlx5e_tx_wqe_info *edge_wi, *wi = &sq->db.wqe_info[pi];
 305         u8 nnops = mlx5_wq_cyc_get_frag_size(wq) - frag_pi;
 306
 307         edge_wi = wi + nnops;
 308
 309         /* fill sq frag edge with nops to avoid wqe wrapping two pages */
 310         for (; wi < edge_wi; wi++) {
 311                 wi->skb        = NULL;
 312                 wi->num_wqebbs = 1;
 313                 mlx5e_post_nop(wq, sq->sqn, &sq->pc);
 314         }
 315         sq->stats->nop += nnops;
 316 }
 317
 318 static inline void
 319 mlx5e_txwqe_complete(struct mlx5e_txqsq *sq, struct sk_buff *skb,
 320                      u8 opcode, u16 ds_cnt, u8 num_wqebbs, u32 num_bytes, u8 num_dma,
 321                      struct mlx5e_tx_wqe_info *wi, struct mlx5_wqe_ctrl_seg *cseg)
 322 {
 323         struct mlx5_wq_cyc *wq = &sq->wq;
 324
 325         wi->num_bytes = num_bytes;
 326         wi->num_dma = num_dma;
 327         wi->num_wqebbs = num_wqebbs;
 328         wi->skb = skb;
 329
 330         cseg->opmod_idx_opcode = cpu_to_be32((sq->pc << 8) | opcode);
 331         cseg->qpn_ds           = cpu_to_be32((sq->sqn << 8) | ds_cnt);
 332
 333         netdev_tx_sent_queue(sq->txq, num_bytes);
 334
 335         if (unlikely(skb_shinfo(skb)->tx_flags & SKBTX_HW_TSTAMP))
 336                 skb_shinfo(skb)->tx_flags |= SKBTX_IN_PROGRESS;
 337
 338         sq->pc += wi->num_wqebbs;
 339         if (unlikely(!mlx5e_wqc_has_room_for(wq, sq->cc, sq->pc, MLX5E_SQ_STOP_ROOM))) {
 340                 netif_tx_stop_queue(sq->txq);
 341                 sq->stats->stopped++;
 342         }
 343
 344         if (!skb->xmit_more || netif_xmit_stopped(sq->txq))
 345                 mlx5e_notify_hw(wq, sq->pc, sq->uar_map, cseg);
 346 }
 347
 348 #define INL_HDR_START_SZ (sizeof(((struct mlx5_wqe_eth_seg *)NULL)->inline_hdr.start))
 349
 350 netdev_tx_t mlx5e_sq_xmit(struct mlx5e_txqsq *sq, struct sk_buff *skb,
 351                           struct mlx5e_tx_wqe *wqe, u16 pi)
 352 {
 353         struct mlx5_wq_cyc *wq = &sq->wq;
 354         struct mlx5_wqe_ctrl_seg *cseg;
 355         struct mlx5_wqe_eth_seg  *eseg;
 356         struct mlx5_wqe_data_seg *dseg;
 357         struct mlx5e_tx_wqe_info *wi;
 358
 359         struct mlx5e_sq_stats *stats = sq->stats;
 360         unsigned char *skb_data = skb->data;
 361         unsigned int skb_len = skb->len;
 362         u16 ds_cnt, ds_cnt_inl = 0;
 363         u16 headlen, ihs, frag_pi;
 364         u8 num_wqebbs, opcode;
 365         u32 num_bytes;
 366         int num_dma;
 367         __be16 mss;
 368
 369         /* Calc ihs and ds cnt, no writes to wqe yet */
 370         ds_cnt = sizeof(*wqe) / MLX5_SEND_WQE_DS;
 371         if (skb_is_gso(skb)) {
 372                 opcode    = MLX5_OPCODE_LSO;
 373                 mss       = cpu_to_be16(skb_shinfo(skb)->gso_size);
 374                 ihs       = mlx5e_tx_get_gso_ihs(sq, skb);
 375                 num_bytes = skb->len + (skb_shinfo(skb)->gso_segs - 1) * ihs;
 376                 stats->packets += skb_shinfo(skb)->gso_segs;
 377         } else {
 378                 opcode    = MLX5_OPCODE_SEND;
 379                 mss       = 0;
 380                 ihs       = mlx5e_calc_min_inline(sq->min_inline_mode, skb);
 381                 num_bytes = max_t(unsigned int, skb->len, ETH_ZLEN);
 382                 stats->packets++;
 383         }
 384
 385         stats->bytes     += num_bytes;
 386         stats->xmit_more += skb->xmit_more;
 387
 388         headlen = skb_len - ihs - skb->data_len;
 389         ds_cnt += !!headlen;
 390         ds_cnt += skb_shinfo(skb)->nr_frags;
 391
 392         if (ihs) {
 393                 ihs += !!skb_vlan_tag_present(skb) * VLAN_HLEN;
 394
 395                 ds_cnt_inl = DIV_ROUND_UP(ihs - INL_HDR_START_SZ, MLX5_SEND_WQE_DS);
 396                 ds_cnt += ds_cnt_inl;
 397         }
 398
 399         num_wqebbs = DIV_ROUND_UP(ds_cnt, MLX5_SEND_WQEBB_NUM_DS);
 400         frag_pi = mlx5_wq_cyc_ctr2fragix(wq, sq->pc);
 401         if (unlikely(frag_pi + num_wqebbs > mlx5_wq_cyc_get_frag_size(wq))) {
 402                 mlx5e_fill_sq_frag_edge(sq, wq, pi, frag_pi);
 403                 mlx5e_sq_fetch_wqe(sq, &wqe, &pi);
 404         }
 405
 406         /* fill wqe */
 407         wi   = &sq->db.wqe_info[pi];
 408         cseg = &wqe->ctrl;
 409         eseg = &wqe->eth;
 410         dseg =  wqe->data;
 411
 412         mlx5e_txwqe_build_eseg_csum(sq, skb, eseg);
 413
 414         eseg->mss = mss;
 415
 416         if (ihs) {
 417                 if (skb_vlan_tag_present(skb)) {
 418                         mlx5e_insert_vlan(eseg->inline_hdr.start, skb,
 419                                           ihs - VLAN_HLEN, &skb_data, &skb_len);
 420                         stats->added_vlan_packets++;
 421                 } else {
 422                         memcpy(eseg->inline_hdr.start, skb_data, ihs);
 423                         mlx5e_tx_skb_pull_inline(&skb_data, &skb_len, ihs);
 424                 }
 425                 eseg->inline_hdr.sz = cpu_to_be16(ihs);
 426                 dseg += ds_cnt_inl;
 427         } else if (skb_vlan_tag_present(skb)) {
 428                 eseg->insert.type = cpu_to_be16(MLX5_ETH_WQE_INSERT_VLAN);
 429                 if (skb->vlan_proto == cpu_to_be16(ETH_P_8021AD))
 430                         eseg->insert.type |= cpu_to_be16(MLX5_ETH_WQE_SVLAN);
 431                 eseg->insert.vlan_tci = cpu_to_be16(skb_vlan_tag_get(skb));
 432                 stats->added_vlan_packets++;
 433         }
 434
 435         num_dma = mlx5e_txwqe_build_dsegs(sq, skb, skb_data, headlen, dseg);
 436         if (unlikely(num_dma < 0))
 437                 goto err_drop;
 438
 439         mlx5e_txwqe_complete(sq, skb, opcode, ds_cnt, num_wqebbs, num_bytes,
 440                              num_dma, wi, cseg);
 441
 442         return NETDEV_TX_OK;
 443
 444 err_drop:
 445         stats->dropped++;
 446         dev_kfree_skb_any(skb);
 447
 448         return NETDEV_TX_OK;
 449 }
 450
 451 netdev_tx_t mlx5e_xmit(struct sk_buff *skb, struct net_device *dev)
 452 {
 453         struct mlx5e_priv *priv = netdev_priv(dev);
 454         struct mlx5e_tx_wqe *wqe;
 455         struct mlx5e_txqsq *sq;
 456         u16 pi;
 457
 458         sq = priv->txq2sq[skb_get_queue_mapping(skb)];
 459         mlx5e_sq_fetch_wqe(sq, &wqe, &pi);
 460
 461 #ifdef CONFIG_MLX5_ACCEL
 462         /* might send skbs and update wqe and pi */
 463         skb = mlx5e_accel_handle_tx(skb, sq, dev, &wqe, &pi);
 464         if (unlikely(!skb))
 465                 return NETDEV_TX_OK;
 466 #endif
 467         return mlx5e_sq_xmit(sq, skb, wqe, pi);
 468 }
 469
 470 static void mlx5e_dump_error_cqe(struct mlx5e_txqsq *sq,
 471                                  struct mlx5_err_cqe *err_cqe)
 472 {
 473         u32 ci = mlx5_cqwq_get_ci(&sq->cq.wq);
 474
 475         netdev_err(sq->channel->netdev,
 476                    "Error cqe on cqn 0x%x, ci 0x%x, sqn 0x%x, syndrome 0x%x, vendor syndrome 0x%x\n",
 477                    sq->cq.mcq.cqn, ci, sq->sqn, err_cqe->syndrome,
 478                    err_cqe->vendor_err_synd);
 479         mlx5_dump_err_cqe(sq->cq.mdev, err_cqe);
 480 }
 481
 482 bool mlx5e_poll_tx_cq(struct mlx5e_cq *cq, int napi_budget)
 483 {
 484         struct mlx5e_txqsq *sq;
 485         struct mlx5_cqe64 *cqe;
 486         u32 dma_fifo_cc;
 487         u32 nbytes;
 488         u16 npkts;
 489         u16 sqcc;
 490         int i;
 491
 492         sq = container_of(cq, struct mlx5e_txqsq, cq);
 493
 494         if (unlikely(!test_bit(MLX5E_SQ_STATE_ENABLED, &sq->state)))
 495                 return false;
 496
 497         cqe = mlx5_cqwq_get_cqe(&cq->wq);
 498         if (!cqe)
 499                 return false;
 500
 501         npkts = 0;
 502         nbytes = 0;
 503
 504         /* sq->cc must be updated only after mlx5_cqwq_update_db_record(),
 505          * otherwise a cq overrun may occur
 506          */
 507         sqcc = sq->cc;
 508
 509         /* avoid dirtying sq cache line every cqe */
 510         dma_fifo_cc = sq->dma_fifo_cc;
 511
 512         i = 0;
 513         do {
 514                 u16 wqe_counter;
 515                 bool last_wqe;
 516
 517                 mlx5_cqwq_pop(&cq->wq);
 518
 519                 wqe_counter = be16_to_cpu(cqe->wqe_counter);
 520
 521                 if (unlikely(cqe->op_own >> 4 == MLX5_CQE_REQ_ERR)) {
 522                         if (!test_and_set_bit(MLX5E_SQ_STATE_RECOVERING,
 523                                               &sq->state)) {
 524                                 mlx5e_dump_error_cqe(sq,
 525                                                      (struct mlx5_err_cqe *)cqe);
 526                                 queue_work(cq->channel->priv->wq,
 527                                            &sq->recover.recover_work);
 528                         }
 529                         sq->stats->cqe_err++;
 530                 }
 531
 532                 do {
 533                         struct mlx5e_tx_wqe_info *wi;
 534                         struct sk_buff *skb;
 535                         u16 ci;
 536                         int j;
 537
 538                         last_wqe = (sqcc == wqe_counter);
 539
 540                         ci = mlx5_wq_cyc_ctr2ix(&sq->wq, sqcc);
 541                         wi = &sq->db.wqe_info[ci];
 542                         skb = wi->skb;
 543
 544                         if (unlikely(!skb)) { /* nop */
 545                                 sqcc++;
 546                                 continue;
 547                         }
 548
 549                         if (unlikely(skb_shinfo(skb)->tx_flags &
 550                                      SKBTX_HW_TSTAMP)) {
 551                                 struct skb_shared_hwtstamps hwts = {};
 552
 553                                 hwts.hwtstamp =
 554                                         mlx5_timecounter_cyc2time(sq->clock,
 555                                                                   get_cqe_ts(cqe));
 556                                 skb_tstamp_tx(skb, &hwts);
 557                         }
 558
 559                         for (j = 0; j < wi->num_dma; j++) {
 560                                 struct mlx5e_sq_dma *dma =
 561                                         mlx5e_dma_get(sq, dma_fifo_cc++);
 562
 563                                 mlx5e_tx_dma_unmap(sq->pdev, dma);
 564                         }
 565
 566                         npkts++;
 567                         nbytes += wi->num_bytes;
 568                         sqcc += wi->num_wqebbs;
 569                         napi_consume_skb(skb, napi_budget);
 570                 } while (!last_wqe);
 571
 572         } while ((++i < MLX5E_TX_CQ_POLL_BUDGET) && (cqe = mlx5_cqwq_get_cqe(&cq->wq)));
 573
 574         mlx5_cqwq_update_db_record(&cq->wq);
 575
 576         /* ensure cq space is freed before enabling more cqes */
 577         wmb();
 578
 579         sq->dma_fifo_cc = dma_fifo_cc;
 580         sq->cc = sqcc;
 581
 582         netdev_tx_completed_queue(sq->txq, npkts, nbytes);
 583
 584         if (netif_tx_queue_stopped(sq->txq) &&
 585             mlx5e_wqc_has_room_for(&sq->wq, sq->cc, sq->pc,
 586                                    MLX5E_SQ_STOP_ROOM) &&
 587             !test_bit(MLX5E_SQ_STATE_RECOVERING, &sq->state)) {
 588                 netif_tx_wake_queue(sq->txq);
 589                 sq->stats->wake++;
 590         }
 591
 592         return (i == MLX5E_TX_CQ_POLL_BUDGET);
 593 }
 594
 595 void mlx5e_free_txqsq_descs(struct mlx5e_txqsq *sq)
 596 {
 597         struct mlx5e_tx_wqe_info *wi;
 598         struct sk_buff *skb;
 599         u16 ci;
 600         int i;
 601
 602         while (sq->cc != sq->pc) {
 603                 ci = mlx5_wq_cyc_ctr2ix(&sq->wq, sq->cc);
 604                 wi = &sq->db.wqe_info[ci];
 605                 skb = wi->skb;
 606
 607                 if (!skb) { /* nop */
 608                         sq->cc++;
 609                         continue;
 610                 }
 611
 612                 for (i = 0; i < wi->num_dma; i++) {
 613                         struct mlx5e_sq_dma *dma =
 614                                 mlx5e_dma_get(sq, sq->dma_fifo_cc++);
 615
 616                         mlx5e_tx_dma_unmap(sq->pdev, dma);
 617                 }
 618
 619                 dev_kfree_skb_any(skb);
 620                 sq->cc += wi->num_wqebbs;
 621         }
 622 }
 623
 624 #ifdef CONFIG_MLX5_CORE_IPOIB
 625 static inline void
 626 mlx5i_txwqe_build_datagram(struct mlx5_av *av, u32 dqpn, u32 dqkey,
 627                            struct mlx5_wqe_datagram_seg *dseg)
 628 {
 629         memcpy(&dseg->av, av, sizeof(struct mlx5_av));
 630         dseg->av.dqp_dct = cpu_to_be32(dqpn | MLX5_EXTENDED_UD_AV);
 631         dseg->av.key.qkey.qkey = cpu_to_be32(dqkey);
 632 }
 633
 634 netdev_tx_t mlx5i_sq_xmit(struct mlx5e_txqsq *sq, struct sk_buff *skb,
 635                           struct mlx5_av *av, u32 dqpn, u32 dqkey)
 636 {
 637         struct mlx5_wq_cyc *wq = &sq->wq;
 638         struct mlx5i_tx_wqe *wqe;
 639
 640         struct mlx5_wqe_datagram_seg *datagram;
 641         struct mlx5_wqe_ctrl_seg *cseg;
 642         struct mlx5_wqe_eth_seg  *eseg;
 643         struct mlx5_wqe_data_seg *dseg;
 644         struct mlx5e_tx_wqe_info *wi;
 645
 646         struct mlx5e_sq_stats *stats = sq->stats;
 647         unsigned char *skb_data = skb->data;
 648         unsigned int skb_len = skb->len;
 649         u16 headlen, ihs, pi, frag_pi;
 650         u16 ds_cnt, ds_cnt_inl = 0;
 651         u8 num_wqebbs, opcode;
 652         u32 num_bytes;
 653         int num_dma;
 654         __be16 mss;
 655
 656         mlx5i_sq_fetch_wqe(sq, &wqe, &pi);
 657
 658         /* Calc ihs and ds cnt, no writes to wqe yet */
 659         ds_cnt = sizeof(*wqe) / MLX5_SEND_WQE_DS;
 660         if (skb_is_gso(skb)) {
 661                 opcode    = MLX5_OPCODE_LSO;
 662                 mss       = cpu_to_be16(skb_shinfo(skb)->gso_size);
 663                 ihs       = mlx5e_tx_get_gso_ihs(sq, skb);
 664                 num_bytes = skb->len + (skb_shinfo(skb)->gso_segs - 1) * ihs;
 665                 stats->packets += skb_shinfo(skb)->gso_segs;
 666         } else {
 667                 opcode    = MLX5_OPCODE_SEND;
 668                 mss       = 0;
 669                 ihs       = mlx5e_calc_min_inline(sq->min_inline_mode, skb);
 670                 num_bytes = max_t(unsigned int, skb->len, ETH_ZLEN);
 671                 stats->packets++;
 672         }
 673
 674         stats->bytes     += num_bytes;
 675         stats->xmit_more += skb->xmit_more;
 676
 677         headlen = skb_len - ihs - skb->data_len;
 678         ds_cnt += !!headlen;
 679         ds_cnt += skb_shinfo(skb)->nr_frags;
 680
 681         if (ihs) {
 682                 ds_cnt_inl = DIV_ROUND_UP(ihs - INL_HDR_START_SZ, MLX5_SEND_WQE_DS);
 683                 ds_cnt += ds_cnt_inl;
 684         }
 685
 686         num_wqebbs = DIV_ROUND_UP(ds_cnt, MLX5_SEND_WQEBB_NUM_DS);
 687         frag_pi = mlx5_wq_cyc_ctr2fragix(wq, sq->pc);
 688         if (unlikely(frag_pi + num_wqebbs > mlx5_wq_cyc_get_frag_size(wq))) {
 689                 mlx5e_fill_sq_frag_edge(sq, wq, pi, frag_pi);
 690                 mlx5i_sq_fetch_wqe(sq, &wqe, &pi);
 691         }
 692
 693         /* fill wqe */
 694         wi       = &sq->db.wqe_info[pi];
 695         cseg     = &wqe->ctrl;
 696         datagram = &wqe->datagram;
 697         eseg     = &wqe->eth;
 698         dseg     =  wqe->data;
 699
 700         mlx5i_txwqe_build_datagram(av, dqpn, dqkey, datagram);
 701
 702         mlx5e_txwqe_build_eseg_csum(sq, skb, eseg);
 703
 704         eseg->mss = mss;
 705
 706         if (ihs) {
 707                 memcpy(eseg->inline_hdr.start, skb_data, ihs);
 708                 eseg->inline_hdr.sz = cpu_to_be16(ihs);
 709                 dseg += ds_cnt_inl;
 710         }
 711
 712         num_dma = mlx5e_txwqe_build_dsegs(sq, skb, skb_data, headlen, dseg);
 713         if (unlikely(num_dma < 0))
 714                 goto err_drop;
 715
 716         mlx5e_txwqe_complete(sq, skb, opcode, ds_cnt, num_wqebbs, num_bytes,
 717                              num_dma, wi, cseg);
 718
 719         return NETDEV_TX_OK;
 720
 721 err_drop:
 722         stats->dropped++;
 723         dev_kfree_skb_any(skb);
 724
 725         return NETDEV_TX_OK;
 726 }
 727 #endif