net/mlx5: Use order-0 allocations for all WQ types
[sfrench/cifs-2.6.git] / drivers / net / ethernet / mellanox / mlx5 / core / en_stats.h
1 /*
2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
3  *
4  * This software is available to you under a choice of one of two
5  * licenses.  You may choose to be licensed under the terms of the GNU
6  * General Public License (GPL) Version 2, available from the file
7  * COPYING in the main directory of this source tree, or the
8  * OpenIB.org BSD license below:
9  *
10  *     Redistribution and use in source and binary forms, with or
11  *     without modification, are permitted provided that the following
12  *     conditions are met:
13  *
14  *      - Redistributions of source code must retain the above
15  *        copyright notice, this list of conditions and the following
16  *        disclaimer.
17  *
18  *      - Redistributions in binary form must reproduce the above
19  *        copyright notice, this list of conditions and the following
20  *        disclaimer in the documentation and/or other materials
21  *        provided with the distribution.
22  *
23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
30  * SOFTWARE.
31  */
32 #ifndef __MLX5_EN_STATS_H__
33 #define __MLX5_EN_STATS_H__
34
35 #define MLX5E_READ_CTR64_CPU(ptr, dsc, i) \
36         (*(u64 *)((char *)ptr + dsc[i].offset))
37 #define MLX5E_READ_CTR64_BE(ptr, dsc, i) \
38         be64_to_cpu(*(__be64 *)((char *)ptr + dsc[i].offset))
39 #define MLX5E_READ_CTR32_CPU(ptr, dsc, i) \
40         (*(u32 *)((char *)ptr + dsc[i].offset))
41 #define MLX5E_READ_CTR32_BE(ptr, dsc, i) \
42         be32_to_cpu(*(__be32 *)((char *)ptr + dsc[i].offset))
43
44 #define MLX5E_DECLARE_STAT(type, fld) #fld, offsetof(type, fld)
45 #define MLX5E_DECLARE_RX_STAT(type, fld) "rx%d_"#fld, offsetof(type, fld)
46 #define MLX5E_DECLARE_TX_STAT(type, fld) "tx%d_"#fld, offsetof(type, fld)
47 #define MLX5E_DECLARE_CH_STAT(type, fld) "ch%d_"#fld, offsetof(type, fld)
48
49 struct counter_desc {
50         char            format[ETH_GSTRING_LEN];
51         size_t          offset; /* Byte offset */
52 };
53
54 struct mlx5e_sw_stats {
55         u64 rx_packets;
56         u64 rx_bytes;
57         u64 tx_packets;
58         u64 tx_bytes;
59         u64 tx_tso_packets;
60         u64 tx_tso_bytes;
61         u64 tx_tso_inner_packets;
62         u64 tx_tso_inner_bytes;
63         u64 tx_added_vlan_packets;
64         u64 rx_lro_packets;
65         u64 rx_lro_bytes;
66         u64 rx_removed_vlan_packets;
67         u64 rx_csum_unnecessary;
68         u64 rx_csum_none;
69         u64 rx_csum_complete;
70         u64 rx_csum_unnecessary_inner;
71         u64 rx_xdp_drop;
72         u64 rx_xdp_tx;
73         u64 rx_xdp_tx_full;
74         u64 tx_csum_none;
75         u64 tx_csum_partial;
76         u64 tx_csum_partial_inner;
77         u64 tx_queue_stopped;
78         u64 tx_queue_wake;
79         u64 tx_queue_dropped;
80         u64 tx_xmit_more;
81         u64 tx_cqe_err;
82         u64 tx_recover;
83         u64 rx_wqe_err;
84         u64 rx_mpwqe_filler;
85         u64 rx_buff_alloc_err;
86         u64 rx_cqe_compress_blks;
87         u64 rx_cqe_compress_pkts;
88         u64 rx_page_reuse;
89         u64 rx_cache_reuse;
90         u64 rx_cache_full;
91         u64 rx_cache_empty;
92         u64 rx_cache_busy;
93         u64 rx_cache_waive;
94         u64 ch_eq_rearm;
95
96 #ifdef CONFIG_MLX5_EN_TLS
97         u64 tx_tls_ooo;
98         u64 tx_tls_resync_bytes;
99 #endif
100
101         /* Special handling counters */
102         u64 link_down_events_phy;
103 };
104
105 struct mlx5e_qcounter_stats {
106         u32 rx_out_of_buffer;
107         u32 rx_if_down_packets;
108 };
109
110 struct mlx5e_vnic_env_stats {
111         __be64 query_vnic_env_out[MLX5_ST_SZ_QW(query_vnic_env_out)];
112 };
113
114 #define VPORT_COUNTER_GET(vstats, c) MLX5_GET64(query_vport_counter_out, \
115                                                 vstats->query_vport_out, c)
116
117 struct mlx5e_vport_stats {
118         __be64 query_vport_out[MLX5_ST_SZ_QW(query_vport_counter_out)];
119 };
120
121 #define PPORT_802_3_GET(pstats, c) \
122         MLX5_GET64(ppcnt_reg, pstats->IEEE_802_3_counters, \
123                    counter_set.eth_802_3_cntrs_grp_data_layout.c##_high)
124 #define PPORT_2863_GET(pstats, c) \
125         MLX5_GET64(ppcnt_reg, pstats->RFC_2863_counters, \
126                    counter_set.eth_2863_cntrs_grp_data_layout.c##_high)
127 #define PPORT_2819_GET(pstats, c) \
128         MLX5_GET64(ppcnt_reg, pstats->RFC_2819_counters, \
129                    counter_set.eth_2819_cntrs_grp_data_layout.c##_high)
130 #define PPORT_PHY_STATISTICAL_GET(pstats, c) \
131         MLX5_GET64(ppcnt_reg, (pstats)->phy_statistical_counters, \
132                    counter_set.phys_layer_statistical_cntrs.c##_high)
133 #define PPORT_PER_PRIO_GET(pstats, prio, c) \
134         MLX5_GET64(ppcnt_reg, pstats->per_prio_counters[prio], \
135                    counter_set.eth_per_prio_grp_data_layout.c##_high)
136 #define NUM_PPORT_PRIO                          8
137 #define PPORT_ETH_EXT_GET(pstats, c) \
138         MLX5_GET64(ppcnt_reg, (pstats)->eth_ext_counters, \
139                    counter_set.eth_extended_cntrs_grp_data_layout.c##_high)
140
141 struct mlx5e_pport_stats {
142         __be64 IEEE_802_3_counters[MLX5_ST_SZ_QW(ppcnt_reg)];
143         __be64 RFC_2863_counters[MLX5_ST_SZ_QW(ppcnt_reg)];
144         __be64 RFC_2819_counters[MLX5_ST_SZ_QW(ppcnt_reg)];
145         __be64 per_prio_counters[NUM_PPORT_PRIO][MLX5_ST_SZ_QW(ppcnt_reg)];
146         __be64 phy_counters[MLX5_ST_SZ_QW(ppcnt_reg)];
147         __be64 phy_statistical_counters[MLX5_ST_SZ_QW(ppcnt_reg)];
148         __be64 eth_ext_counters[MLX5_ST_SZ_QW(ppcnt_reg)];
149 };
150
151 #define PCIE_PERF_GET(pcie_stats, c) \
152         MLX5_GET(mpcnt_reg, (pcie_stats)->pcie_perf_counters, \
153                  counter_set.pcie_perf_cntrs_grp_data_layout.c)
154
155 #define PCIE_PERF_GET64(pcie_stats, c) \
156         MLX5_GET64(mpcnt_reg, (pcie_stats)->pcie_perf_counters, \
157                    counter_set.pcie_perf_cntrs_grp_data_layout.c##_high)
158
159 struct mlx5e_pcie_stats {
160         __be64 pcie_perf_counters[MLX5_ST_SZ_QW(mpcnt_reg)];
161 };
162
163 struct mlx5e_rq_stats {
164         u64 packets;
165         u64 bytes;
166         u64 csum_complete;
167         u64 csum_unnecessary;
168         u64 csum_unnecessary_inner;
169         u64 csum_none;
170         u64 lro_packets;
171         u64 lro_bytes;
172         u64 removed_vlan_packets;
173         u64 xdp_drop;
174         u64 xdp_tx;
175         u64 xdp_tx_full;
176         u64 wqe_err;
177         u64 mpwqe_filler;
178         u64 buff_alloc_err;
179         u64 cqe_compress_blks;
180         u64 cqe_compress_pkts;
181         u64 page_reuse;
182         u64 cache_reuse;
183         u64 cache_full;
184         u64 cache_empty;
185         u64 cache_busy;
186         u64 cache_waive;
187 };
188
189 struct mlx5e_sq_stats {
190         /* commonly accessed in data path */
191         u64 packets;
192         u64 bytes;
193         u64 xmit_more;
194         u64 tso_packets;
195         u64 tso_bytes;
196         u64 tso_inner_packets;
197         u64 tso_inner_bytes;
198         u64 csum_partial;
199         u64 csum_partial_inner;
200         u64 added_vlan_packets;
201         u64 nop;
202 #ifdef CONFIG_MLX5_EN_TLS
203         u64 tls_ooo;
204         u64 tls_resync_bytes;
205 #endif
206         /* less likely accessed in data path */
207         u64 csum_none;
208         u64 stopped;
209         u64 wake;
210         u64 dropped;
211         u64 cqe_err;
212         u64 recover;
213 };
214
215 struct mlx5e_ch_stats {
216         u64 eq_rearm;
217 };
218
219 struct mlx5e_stats {
220         struct mlx5e_sw_stats sw;
221         struct mlx5e_qcounter_stats qcnt;
222         struct mlx5e_vnic_env_stats vnic;
223         struct mlx5e_vport_stats vport;
224         struct mlx5e_pport_stats pport;
225         struct rtnl_link_stats64 vf_vport;
226         struct mlx5e_pcie_stats pcie;
227 };
228
229 enum {
230         MLX5E_NDO_UPDATE_STATS = BIT(0x1),
231 };
232
233 struct mlx5e_priv;
234 struct mlx5e_stats_grp {
235         u16 update_stats_mask;
236         int (*get_num_stats)(struct mlx5e_priv *priv);
237         int (*fill_strings)(struct mlx5e_priv *priv, u8 *data, int idx);
238         int (*fill_stats)(struct mlx5e_priv *priv, u64 *data, int idx);
239         void (*update_stats)(struct mlx5e_priv *priv);
240 };
241
242 extern const struct mlx5e_stats_grp mlx5e_stats_grps[];
243 extern const int mlx5e_num_stats_grps;
244
245 #endif /* __MLX5_EN_STATS_H__ */