drivers/net/ethernet/mellanox/mlx5/core/en.h

   1 /*
   2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32 #ifndef __MLX5_EN_H__
  33 #define __MLX5_EN_H__
  34
  35 #include <linux/if_vlan.h>
  36 #include <linux/etherdevice.h>
  37 #include <linux/timecounter.h>
  38 #include <linux/net_tstamp.h>
  39 #include <linux/ptp_clock_kernel.h>
  40 #include <linux/crash_dump.h>
  41 #include <linux/mlx5/driver.h>
  42 #include <linux/mlx5/qp.h>
  43 #include <linux/mlx5/cq.h>
  44 #include <linux/mlx5/port.h>
  45 #include <linux/mlx5/vport.h>
  46 #include <linux/mlx5/transobj.h>
  47 #include <linux/mlx5/fs.h>
  48 #include <linux/rhashtable.h>
  49 #include <net/switchdev.h>
  50 #include <net/xdp.h>
  51 #include <linux/net_dim.h>
  52 #include "wq.h"
  53 #include "mlx5_core.h"
  54 #include "en_stats.h"
  55
  56 #define MLX5_SET_CFG(p, f, v) MLX5_SET(create_flow_group_in, p, f, v)
  57
  58 #define MLX5E_ETH_HARD_MTU (ETH_HLEN + VLAN_HLEN + ETH_FCS_LEN)
  59
  60 #define MLX5E_HW2SW_MTU(params, hwmtu) ((hwmtu) - ((params)->hard_mtu))
  61 #define MLX5E_SW2HW_MTU(params, swmtu) ((swmtu) + ((params)->hard_mtu))
  62
  63 #define MLX5E_MAX_DSCP          64
  64 #define MLX5E_MAX_NUM_TC        8
  65
  66 #define MLX5_RX_HEADROOM NET_SKB_PAD
  67 #define MLX5_SKB_FRAG_SZ(len)   (SKB_DATA_ALIGN(len) +  \
  68                                  SKB_DATA_ALIGN(sizeof(struct skb_shared_info)))
  69
  70 #define MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev) \
  71         (6 + MLX5_CAP_GEN(mdev, cache_line_128byte)) /* HW restriction */
  72 #define MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, req) \
  73         max_t(u32, MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev), req)
  74 #define MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev)       MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 6)
  75 #define MLX5_MPWRQ_CQE_CMPRS_LOG_STRIDE_SZ(mdev) MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 8)
  76 #define MLX5E_MPWQE_STRIDE_SZ(mdev, cqe_cmprs) \
  77         (cqe_cmprs ? MLX5_MPWRQ_CQE_CMPRS_LOG_STRIDE_SZ(mdev) : \
  78         MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev))
  79
  80 #define MLX5_MPWRQ_LOG_WQE_SZ                   18
  81 #define MLX5_MPWRQ_WQE_PAGE_ORDER  (MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT > 0 ? \
  82                                     MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT : 0)
  83 #define MLX5_MPWRQ_PAGES_PER_WQE                BIT(MLX5_MPWRQ_WQE_PAGE_ORDER)
  84
  85 #define MLX5_MTT_OCTW(npages) (ALIGN(npages, 8) / 2)
  86 #define MLX5E_REQUIRED_WQE_MTTS         (ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8))
  87 #define MLX5E_REQUIRED_MTTS(wqes)       (wqes * MLX5E_REQUIRED_WQE_MTTS)
  88 #define MLX5E_MAX_RQ_NUM_MTTS   \
  89         ((1 << 16) * 2) /* So that MLX5_MTT_OCTW(num_mtts) fits into u16 */
  90 #define MLX5E_ORDER2_MAX_PACKET_MTU (order_base_2(10 * 1024))
  91 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW    \
  92                 (ilog2(MLX5E_MAX_RQ_NUM_MTTS / MLX5E_REQUIRED_WQE_MTTS))
  93 #define MLX5E_LOG_MAX_RQ_NUM_PACKETS_MPW \
  94         (MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW + \
  95          (MLX5_MPWRQ_LOG_WQE_SZ - MLX5E_ORDER2_MAX_PACKET_MTU))
  96
  97 #define MLX5E_PARAMS_MINIMUM_LOG_SQ_SIZE                0x6
  98 #define MLX5E_PARAMS_DEFAULT_LOG_SQ_SIZE                0xa
  99 #define MLX5E_PARAMS_MAXIMUM_LOG_SQ_SIZE                0xd
 100
 101 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE                0x1
 102 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE                0xa
 103 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE min_t(u8, 0xd, \
 104                                                MLX5E_LOG_MAX_RQ_NUM_PACKETS_MPW)
 105
 106 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW            0x2
 107
 108 #define MLX5_MPWRQ_SMALL_PACKET_THRESHOLD       (256)
 109
 110 #define MLX5E_PARAMS_DEFAULT_LRO_WQE_SZ                 (64 * 1024)
 111 #define MLX5E_DEFAULT_LRO_TIMEOUT                       32
 112 #define MLX5E_LRO_TIMEOUT_ARR_SIZE                      4
 113
 114 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC      0x10
 115 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC_FROM_CQE 0x3
 116 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_PKTS      0x20
 117 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC      0x10
 118 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC_FROM_CQE 0x10
 119 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_PKTS      0x20
 120 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES                0x80
 121 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW            0x2
 122
 123 #define MLX5E_LOG_INDIR_RQT_SIZE       0x7
 124 #define MLX5E_INDIR_RQT_SIZE           BIT(MLX5E_LOG_INDIR_RQT_SIZE)
 125 #define MLX5E_MIN_NUM_CHANNELS         0x1
 126 #define MLX5E_MAX_NUM_CHANNELS         (MLX5E_INDIR_RQT_SIZE >> 1)
 127 #define MLX5E_MAX_NUM_SQS              (MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC)
 128 #define MLX5E_TX_CQ_POLL_BUDGET        128
 129 #define MLX5E_UPDATE_STATS_INTERVAL    200 /* msecs */
 130 #define MLX5E_SQ_RECOVER_MIN_INTERVAL  500 /* msecs */
 131
 132 #define MLX5E_UMR_WQE_INLINE_SZ \
 133         (sizeof(struct mlx5e_umr_wqe) + \
 134          ALIGN(MLX5_MPWRQ_PAGES_PER_WQE * sizeof(struct mlx5_mtt), \
 135                MLX5_UMR_MTT_ALIGNMENT))
 136 #define MLX5E_UMR_WQEBBS \
 137         (DIV_ROUND_UP(MLX5E_UMR_WQE_INLINE_SZ, MLX5_SEND_WQE_BB))
 138 #define MLX5E_ICOSQ_MAX_WQEBBS MLX5E_UMR_WQEBBS
 139
 140 #define MLX5E_XDP_MIN_INLINE (ETH_HLEN + VLAN_HLEN)
 141 #define MLX5E_XDP_TX_DS_COUNT \
 142         ((sizeof(struct mlx5e_tx_wqe) / MLX5_SEND_WQE_DS) + 1 /* SG DS */)
 143
 144 #define MLX5E_NUM_MAIN_GROUPS 9
 145
 146 #define MLX5E_MSG_LEVEL                 NETIF_MSG_LINK
 147
 148 #define mlx5e_dbg(mlevel, priv, format, ...)                    \
 149 do {                                                            \
 150         if (NETIF_MSG_##mlevel & (priv)->msglevel)              \
 151                 netdev_warn(priv->netdev, format,               \
 152                             ##__VA_ARGS__);                     \
 153 } while (0)
 154
 155
 156 static inline u16 mlx5_min_rx_wqes(int wq_type, u32 wq_size)
 157 {
 158         switch (wq_type) {
 159         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
 160                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW,
 161                              wq_size / 2);
 162         default:
 163                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES,
 164                              wq_size / 2);
 165         }
 166 }
 167
 168 static inline int mlx5e_get_max_num_channels(struct mlx5_core_dev *mdev)
 169 {
 170         return is_kdump_kernel() ?
 171                 MLX5E_MIN_NUM_CHANNELS :
 172                 min_t(int, mdev->priv.eq_table.num_comp_vectors,
 173                       MLX5E_MAX_NUM_CHANNELS);
 174 }
 175
 176 struct mlx5e_tx_wqe {
 177         struct mlx5_wqe_ctrl_seg ctrl;
 178         struct mlx5_wqe_eth_seg  eth;
 179 };
 180
 181 struct mlx5e_rx_wqe {
 182         struct mlx5_wqe_srq_next_seg  next;
 183         struct mlx5_wqe_data_seg      data;
 184 };
 185
 186 struct mlx5e_umr_wqe {
 187         struct mlx5_wqe_ctrl_seg       ctrl;
 188         struct mlx5_wqe_umr_ctrl_seg   uctrl;
 189         struct mlx5_mkey_seg           mkc;
 190         struct mlx5_mtt                inline_mtts[0];
 191 };
 192
 193 extern const char mlx5e_self_tests[][ETH_GSTRING_LEN];
 194
 195 static const char mlx5e_priv_flags[][ETH_GSTRING_LEN] = {
 196         "rx_cqe_moder",
 197         "tx_cqe_moder",
 198         "rx_cqe_compress",
 199         "rx_striding_rq",
 200 };
 201
 202 enum mlx5e_priv_flag {
 203         MLX5E_PFLAG_RX_CQE_BASED_MODER = (1 << 0),
 204         MLX5E_PFLAG_TX_CQE_BASED_MODER = (1 << 1),
 205         MLX5E_PFLAG_RX_CQE_COMPRESS = (1 << 2),
 206         MLX5E_PFLAG_RX_STRIDING_RQ = (1 << 3),
 207 };
 208
 209 #define MLX5E_SET_PFLAG(params, pflag, enable)                  \
 210         do {                                                    \
 211                 if (enable)                                     \
 212                         (params)->pflags |= (pflag);            \
 213                 else                                            \
 214                         (params)->pflags &= ~(pflag);           \
 215         } while (0)
 216
 217 #define MLX5E_GET_PFLAG(params, pflag) (!!((params)->pflags & (pflag)))
 218
 219 #ifdef CONFIG_MLX5_CORE_EN_DCB
 220 #define MLX5E_MAX_BW_ALLOC 100 /* Max percentage of BW allocation */
 221 #endif
 222
 223 struct mlx5e_params {
 224         u8  log_sq_size;
 225         u8  rq_wq_type;
 226         u8  log_rq_mtu_frames;
 227         u16 num_channels;
 228         u8  num_tc;
 229         bool rx_cqe_compress_def;
 230         struct net_dim_cq_moder rx_cq_moderation;
 231         struct net_dim_cq_moder tx_cq_moderation;
 232         bool lro_en;
 233         u32 lro_wqe_sz;
 234         u8  tx_min_inline_mode;
 235         u8  rss_hfunc;
 236         u8  toeplitz_hash_key[40];
 237         u32 indirection_rqt[MLX5E_INDIR_RQT_SIZE];
 238         bool vlan_strip_disable;
 239         bool scatter_fcs_en;
 240         bool rx_dim_enabled;
 241         u32 lro_timeout;
 242         u32 pflags;
 243         struct bpf_prog *xdp_prog;
 244         unsigned int sw_mtu;
 245         int hard_mtu;
 246 };
 247
 248 #ifdef CONFIG_MLX5_CORE_EN_DCB
 249 struct mlx5e_cee_config {
 250         /* bw pct for priority group */
 251         u8                         pg_bw_pct[CEE_DCBX_MAX_PGS];
 252         u8                         prio_to_pg_map[CEE_DCBX_MAX_PRIO];
 253         bool                       pfc_setting[CEE_DCBX_MAX_PRIO];
 254         bool                       pfc_enable;
 255 };
 256
 257 enum {
 258         MLX5_DCB_CHG_RESET,
 259         MLX5_DCB_NO_CHG,
 260         MLX5_DCB_CHG_NO_RESET,
 261 };
 262
 263 struct mlx5e_dcbx {
 264         enum mlx5_dcbx_oper_mode   mode;
 265         struct mlx5e_cee_config    cee_cfg; /* pending configuration */
 266         u8                         dscp_app_cnt;
 267
 268         /* The only setting that cannot be read from FW */
 269         u8                         tc_tsa[IEEE_8021QAZ_MAX_TCS];
 270         u8                         cap;
 271 };
 272
 273 struct mlx5e_dcbx_dp {
 274         u8                         dscp2prio[MLX5E_MAX_DSCP];
 275         u8                         trust_state;
 276 };
 277 #endif
 278
 279 enum {
 280         MLX5E_RQ_STATE_ENABLED,
 281         MLX5E_RQ_STATE_AM,
 282 };
 283
 284 #define MLX5E_TEST_BIT(state, nr) (state & BIT(nr))
 285
 286 struct mlx5e_cq {
 287         /* data path - accessed per cqe */
 288         struct mlx5_cqwq           wq;
 289
 290         /* data path - accessed per napi poll */
 291         u16                        event_ctr;
 292         struct napi_struct        *napi;
 293         struct mlx5_core_cq        mcq;
 294         struct mlx5e_channel      *channel;
 295
 296         /* cqe decompression */
 297         struct mlx5_cqe64          title;
 298         struct mlx5_mini_cqe8      mini_arr[MLX5_MINI_CQE_ARRAY_SIZE];
 299         u8                         mini_arr_idx;
 300         u16                        decmprs_left;
 301         u16                        decmprs_wqe_counter;
 302
 303         /* control */
 304         struct mlx5_core_dev      *mdev;
 305         struct mlx5_frag_wq_ctrl   wq_ctrl;
 306 } ____cacheline_aligned_in_smp;
 307
 308 struct mlx5e_tx_wqe_info {
 309         struct sk_buff *skb;
 310         u32 num_bytes;
 311         u8  num_wqebbs;
 312         u8  num_dma;
 313 };
 314
 315 enum mlx5e_dma_map_type {
 316         MLX5E_DMA_MAP_SINGLE,
 317         MLX5E_DMA_MAP_PAGE
 318 };
 319
 320 struct mlx5e_sq_dma {
 321         dma_addr_t              addr;
 322         u32                     size;
 323         enum mlx5e_dma_map_type type;
 324 };
 325
 326 enum {
 327         MLX5E_SQ_STATE_ENABLED,
 328         MLX5E_SQ_STATE_RECOVERING,
 329         MLX5E_SQ_STATE_IPSEC,
 330 };
 331
 332 struct mlx5e_sq_wqe_info {
 333         u8  opcode;
 334 };
 335
 336 struct mlx5e_txqsq {
 337         /* data path */
 338
 339         /* dirtied @completion */
 340         u16                        cc;
 341         u32                        dma_fifo_cc;
 342
 343         /* dirtied @xmit */
 344         u16                        pc ____cacheline_aligned_in_smp;
 345         u32                        dma_fifo_pc;
 346         struct mlx5e_sq_stats      stats;
 347
 348         struct mlx5e_cq            cq;
 349
 350         /* write@xmit, read@completion */
 351         struct {
 352                 struct mlx5e_sq_dma       *dma_fifo;
 353                 struct mlx5e_tx_wqe_info  *wqe_info;
 354         } db;
 355
 356         /* read only */
 357         struct mlx5_wq_cyc         wq;
 358         u32                        dma_fifo_mask;
 359         void __iomem              *uar_map;
 360         struct netdev_queue       *txq;
 361         u32                        sqn;
 362         u8                         min_inline_mode;
 363         u16                        edge;
 364         struct device             *pdev;
 365         __be32                     mkey_be;
 366         unsigned long              state;
 367         struct hwtstamp_config    *tstamp;
 368         struct mlx5_clock         *clock;
 369
 370         /* control path */
 371         struct mlx5_wq_ctrl        wq_ctrl;
 372         struct mlx5e_channel      *channel;
 373         int                        txq_ix;
 374         u32                        rate_limit;
 375         struct mlx5e_txqsq_recover {
 376                 struct work_struct         recover_work;
 377                 u64                        last_recover;
 378         } recover;
 379 } ____cacheline_aligned_in_smp;
 380
 381 struct mlx5e_xdpsq {
 382         /* data path */
 383
 384         /* dirtied @rx completion */
 385         u16                        cc;
 386         u16                        pc;
 387
 388         struct mlx5e_cq            cq;
 389
 390         /* write@xmit, read@completion */
 391         struct {
 392                 struct mlx5e_dma_info     *di;
 393                 bool                       doorbell;
 394         } db;
 395
 396         /* read only */
 397         struct mlx5_wq_cyc         wq;
 398         void __iomem              *uar_map;
 399         u32                        sqn;
 400         struct device             *pdev;
 401         __be32                     mkey_be;
 402         u8                         min_inline_mode;
 403         unsigned long              state;
 404
 405         /* control path */
 406         struct mlx5_wq_ctrl        wq_ctrl;
 407         struct mlx5e_channel      *channel;
 408 } ____cacheline_aligned_in_smp;
 409
 410 struct mlx5e_icosq {
 411         /* data path */
 412
 413         /* dirtied @xmit */
 414         u16                        pc ____cacheline_aligned_in_smp;
 415
 416         struct mlx5e_cq            cq;
 417
 418         /* write@xmit, read@completion */
 419         struct {
 420                 struct mlx5e_sq_wqe_info *ico_wqe;
 421         } db;
 422
 423         /* read only */
 424         struct mlx5_wq_cyc         wq;
 425         void __iomem              *uar_map;
 426         u32                        sqn;
 427         u16                        edge;
 428         unsigned long              state;
 429
 430         /* control path */
 431         struct mlx5_wq_ctrl        wq_ctrl;
 432         struct mlx5e_channel      *channel;
 433 } ____cacheline_aligned_in_smp;
 434
 435 static inline bool
 436 mlx5e_wqc_has_room_for(struct mlx5_wq_cyc *wq, u16 cc, u16 pc, u16 n)
 437 {
 438         return (((wq->sz_m1 & (cc - pc)) >= n) || (cc == pc));
 439 }
 440
 441 struct mlx5e_dma_info {
 442         struct page     *page;
 443         dma_addr_t      addr;
 444 };
 445
 446 struct mlx5e_wqe_frag_info {
 447         struct mlx5e_dma_info di;
 448         u32 offset;
 449 };
 450
 451 struct mlx5e_umr_dma_info {
 452         struct mlx5e_dma_info  dma_info[MLX5_MPWRQ_PAGES_PER_WQE];
 453         struct mlx5e_umr_wqe   wqe;
 454 };
 455
 456 struct mlx5e_mpw_info {
 457         struct mlx5e_umr_dma_info umr;
 458         u16 consumed_strides;
 459         u16 skbs_frags[MLX5_MPWRQ_PAGES_PER_WQE];
 460 };
 461
 462 /* a single cache unit is capable to serve one napi call (for non-striding rq)
 463  * or a MPWQE (for striding rq).
 464  */
 465 #define MLX5E_CACHE_UNIT        (MLX5_MPWRQ_PAGES_PER_WQE > NAPI_POLL_WEIGHT ? \
 466                                  MLX5_MPWRQ_PAGES_PER_WQE : NAPI_POLL_WEIGHT)
 467 #define MLX5E_CACHE_SIZE        (4 * roundup_pow_of_two(MLX5E_CACHE_UNIT))
 468 struct mlx5e_page_cache {
 469         u32 head;
 470         u32 tail;
 471         struct mlx5e_dma_info page_cache[MLX5E_CACHE_SIZE];
 472 };
 473
 474 struct mlx5e_rq;
 475 typedef void (*mlx5e_fp_handle_rx_cqe)(struct mlx5e_rq*, struct mlx5_cqe64*);
 476 typedef struct sk_buff *
 477 (*mlx5e_fp_skb_from_cqe_mpwrq)(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
 478                                u16 cqe_bcnt, u32 head_offset, u32 page_idx);
 479 typedef bool (*mlx5e_fp_post_rx_wqes)(struct mlx5e_rq *rq);
 480 typedef void (*mlx5e_fp_dealloc_wqe)(struct mlx5e_rq*, u16);
 481
 482 enum mlx5e_rq_flag {
 483         MLX5E_RQ_FLAG_XDP_XMIT = BIT(0),
 484 };
 485
 486 struct mlx5e_rq {
 487         /* data path */
 488         struct mlx5_wq_ll      wq;
 489
 490         union {
 491                 struct {
 492                         struct mlx5e_wqe_frag_info *frag_info;
 493                         u32 frag_sz;    /* max possible skb frag_sz */
 494                         union {
 495                                 bool page_reuse;
 496                         };
 497                 } wqe;
 498                 struct {
 499                         struct mlx5e_mpw_info *info;
 500                         mlx5e_fp_skb_from_cqe_mpwrq skb_from_cqe_mpwrq;
 501                         u16                    num_strides;
 502                         u8                     log_stride_sz;
 503                         bool                   umr_in_progress;
 504                 } mpwqe;
 505         };
 506         struct {
 507                 u16            headroom;
 508                 u8             page_order;
 509                 u8             map_dir;   /* dma map direction */
 510         } buff;
 511
 512         struct mlx5e_channel  *channel;
 513         struct device         *pdev;
 514         struct net_device     *netdev;
 515         struct mlx5e_rq_stats  stats;
 516         struct mlx5e_cq        cq;
 517         struct mlx5e_page_cache page_cache;
 518         struct hwtstamp_config *tstamp;
 519         struct mlx5_clock      *clock;
 520
 521         mlx5e_fp_handle_rx_cqe handle_rx_cqe;
 522         mlx5e_fp_post_rx_wqes  post_wqes;
 523         mlx5e_fp_dealloc_wqe   dealloc_wqe;
 524
 525         unsigned long          state;
 526         int                    ix;
 527
 528         struct net_dim         dim; /* Dynamic Interrupt Moderation */
 529
 530         /* XDP */
 531         struct bpf_prog       *xdp_prog;
 532         unsigned int           hw_mtu;
 533         struct mlx5e_xdpsq     xdpsq;
 534         DECLARE_BITMAP(flags, 8);
 535
 536         /* control */
 537         struct mlx5_wq_ctrl    wq_ctrl;
 538         __be32                 mkey_be;
 539         u8                     wq_type;
 540         u32                    rqn;
 541         struct mlx5_core_dev  *mdev;
 542         struct mlx5_core_mkey  umr_mkey;
 543
 544         /* XDP read-mostly */
 545         struct xdp_rxq_info    xdp_rxq;
 546 } ____cacheline_aligned_in_smp;
 547
 548 struct mlx5e_channel {
 549         /* data path */
 550         struct mlx5e_rq            rq;
 551         struct mlx5e_txqsq         sq[MLX5E_MAX_NUM_TC];
 552         struct mlx5e_icosq         icosq;   /* internal control operations */
 553         bool                       xdp;
 554         struct napi_struct         napi;
 555         struct device             *pdev;
 556         struct net_device         *netdev;
 557         __be32                     mkey_be;
 558         u8                         num_tc;
 559
 560         /* data path - accessed per napi poll */
 561         struct irq_desc *irq_desc;
 562         struct mlx5e_ch_stats      stats;
 563
 564         /* control */
 565         struct mlx5e_priv         *priv;
 566         struct mlx5_core_dev      *mdev;
 567         struct hwtstamp_config    *tstamp;
 568         int                        ix;
 569         int                        cpu;
 570 };
 571
 572 struct mlx5e_channels {
 573         struct mlx5e_channel **c;
 574         unsigned int           num;
 575         struct mlx5e_params    params;
 576 };
 577
 578 enum mlx5e_traffic_types {
 579         MLX5E_TT_IPV4_TCP,
 580         MLX5E_TT_IPV6_TCP,
 581         MLX5E_TT_IPV4_UDP,
 582         MLX5E_TT_IPV6_UDP,
 583         MLX5E_TT_IPV4_IPSEC_AH,
 584         MLX5E_TT_IPV6_IPSEC_AH,
 585         MLX5E_TT_IPV4_IPSEC_ESP,
 586         MLX5E_TT_IPV6_IPSEC_ESP,
 587         MLX5E_TT_IPV4,
 588         MLX5E_TT_IPV6,
 589         MLX5E_TT_ANY,
 590         MLX5E_NUM_TT,
 591         MLX5E_NUM_INDIR_TIRS = MLX5E_TT_ANY,
 592 };
 593
 594 enum mlx5e_tunnel_types {
 595         MLX5E_TT_IPV4_GRE,
 596         MLX5E_TT_IPV6_GRE,
 597         MLX5E_NUM_TUNNEL_TT,
 598 };
 599
 600 enum {
 601         MLX5E_STATE_ASYNC_EVENTS_ENABLED,
 602         MLX5E_STATE_OPENED,
 603         MLX5E_STATE_DESTROYING,
 604 };
 605
 606 struct mlx5e_vxlan_db {
 607         spinlock_t                      lock; /* protect vxlan table */
 608         struct radix_tree_root          tree;
 609 };
 610
 611 struct mlx5e_l2_rule {
 612         u8  addr[ETH_ALEN + 2];
 613         struct mlx5_flow_handle *rule;
 614 };
 615
 616 struct mlx5e_flow_table {
 617         int num_groups;
 618         struct mlx5_flow_table *t;
 619         struct mlx5_flow_group **g;
 620 };
 621
 622 #define MLX5E_L2_ADDR_HASH_SIZE BIT(BITS_PER_BYTE)
 623
 624 struct mlx5e_tc_table {
 625         struct mlx5_flow_table          *t;
 626
 627         struct rhashtable_params        ht_params;
 628         struct rhashtable               ht;
 629
 630         DECLARE_HASHTABLE(mod_hdr_tbl, 8);
 631         DECLARE_HASHTABLE(hairpin_tbl, 8);
 632 };
 633
 634 struct mlx5e_vlan_table {
 635         struct mlx5e_flow_table         ft;
 636         DECLARE_BITMAP(active_cvlans, VLAN_N_VID);
 637         DECLARE_BITMAP(active_svlans, VLAN_N_VID);
 638         struct mlx5_flow_handle *active_cvlans_rule[VLAN_N_VID];
 639         struct mlx5_flow_handle *active_svlans_rule[VLAN_N_VID];
 640         struct mlx5_flow_handle *untagged_rule;
 641         struct mlx5_flow_handle *any_cvlan_rule;
 642         struct mlx5_flow_handle *any_svlan_rule;
 643         bool                    cvlan_filter_disabled;
 644 };
 645
 646 struct mlx5e_l2_table {
 647         struct mlx5e_flow_table    ft;
 648         struct hlist_head          netdev_uc[MLX5E_L2_ADDR_HASH_SIZE];
 649         struct hlist_head          netdev_mc[MLX5E_L2_ADDR_HASH_SIZE];
 650         struct mlx5e_l2_rule       broadcast;
 651         struct mlx5e_l2_rule       allmulti;
 652         struct mlx5e_l2_rule       promisc;
 653         bool                       broadcast_enabled;
 654         bool                       allmulti_enabled;
 655         bool                       promisc_enabled;
 656 };
 657
 658 /* L3/L4 traffic type classifier */
 659 struct mlx5e_ttc_table {
 660         struct mlx5e_flow_table  ft;
 661         struct mlx5_flow_handle  *rules[MLX5E_NUM_TT];
 662         struct mlx5_flow_handle  *tunnel_rules[MLX5E_NUM_TUNNEL_TT];
 663 };
 664
 665 #define ARFS_HASH_SHIFT BITS_PER_BYTE
 666 #define ARFS_HASH_SIZE BIT(BITS_PER_BYTE)
 667 struct arfs_table {
 668         struct mlx5e_flow_table  ft;
 669         struct mlx5_flow_handle  *default_rule;
 670         struct hlist_head        rules_hash[ARFS_HASH_SIZE];
 671 };
 672
 673 enum  arfs_type {
 674         ARFS_IPV4_TCP,
 675         ARFS_IPV6_TCP,
 676         ARFS_IPV4_UDP,
 677         ARFS_IPV6_UDP,
 678         ARFS_NUM_TYPES,
 679 };
 680
 681 struct mlx5e_arfs_tables {
 682         struct arfs_table arfs_tables[ARFS_NUM_TYPES];
 683         /* Protect aRFS rules list */
 684         spinlock_t                     arfs_lock;
 685         struct list_head               rules;
 686         int                            last_filter_id;
 687         struct workqueue_struct        *wq;
 688 };
 689
 690 /* NIC prio FTS */
 691 enum {
 692         MLX5E_VLAN_FT_LEVEL = 0,
 693         MLX5E_L2_FT_LEVEL,
 694         MLX5E_TTC_FT_LEVEL,
 695         MLX5E_INNER_TTC_FT_LEVEL,
 696         MLX5E_ARFS_FT_LEVEL
 697 };
 698
 699 enum {
 700         MLX5E_TC_FT_LEVEL = 0,
 701         MLX5E_TC_TTC_FT_LEVEL,
 702 };
 703
 704 struct mlx5e_ethtool_table {
 705         struct mlx5_flow_table *ft;
 706         int                    num_rules;
 707 };
 708
 709 #define ETHTOOL_NUM_L3_L4_FTS 7
 710 #define ETHTOOL_NUM_L2_FTS 4
 711
 712 struct mlx5e_ethtool_steering {
 713         struct mlx5e_ethtool_table      l3_l4_ft[ETHTOOL_NUM_L3_L4_FTS];
 714         struct mlx5e_ethtool_table      l2_ft[ETHTOOL_NUM_L2_FTS];
 715         struct list_head                rules;
 716         int                             tot_num_rules;
 717 };
 718
 719 struct mlx5e_flow_steering {
 720         struct mlx5_flow_namespace      *ns;
 721         struct mlx5e_ethtool_steering   ethtool;
 722         struct mlx5e_tc_table           tc;
 723         struct mlx5e_vlan_table         vlan;
 724         struct mlx5e_l2_table           l2;
 725         struct mlx5e_ttc_table          ttc;
 726         struct mlx5e_ttc_table          inner_ttc;
 727         struct mlx5e_arfs_tables        arfs;
 728 };
 729
 730 struct mlx5e_rqt {
 731         u32              rqtn;
 732         bool             enabled;
 733 };
 734
 735 struct mlx5e_tir {
 736         u32               tirn;
 737         struct mlx5e_rqt  rqt;
 738         struct list_head  list;
 739 };
 740
 741 enum {
 742         MLX5E_TC_PRIO = 0,
 743         MLX5E_NIC_PRIO
 744 };
 745
 746 struct mlx5e_priv {
 747         /* priv data path fields - start */
 748         struct mlx5e_txqsq *txq2sq[MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC];
 749         int channel_tc2txq[MLX5E_MAX_NUM_CHANNELS][MLX5E_MAX_NUM_TC];
 750 #ifdef CONFIG_MLX5_CORE_EN_DCB
 751         struct mlx5e_dcbx_dp       dcbx_dp;
 752 #endif
 753         /* priv data path fields - end */
 754
 755         u32                        msglevel;
 756         unsigned long              state;
 757         struct mutex               state_lock; /* Protects Interface state */
 758         struct mlx5e_rq            drop_rq;
 759
 760         struct mlx5e_channels      channels;
 761         u32                        tisn[MLX5E_MAX_NUM_TC];
 762         struct mlx5e_rqt           indir_rqt;
 763         struct mlx5e_tir           indir_tir[MLX5E_NUM_INDIR_TIRS];
 764         struct mlx5e_tir           inner_indir_tir[MLX5E_NUM_INDIR_TIRS];
 765         struct mlx5e_tir           direct_tir[MLX5E_MAX_NUM_CHANNELS];
 766         u32                        tx_rates[MLX5E_MAX_NUM_SQS];
 767
 768         struct mlx5e_flow_steering fs;
 769         struct mlx5e_vxlan_db      vxlan;
 770
 771         struct workqueue_struct    *wq;
 772         struct work_struct         update_carrier_work;
 773         struct work_struct         set_rx_mode_work;
 774         struct work_struct         tx_timeout_work;
 775         struct delayed_work        update_stats_work;
 776
 777         struct mlx5_core_dev      *mdev;
 778         struct net_device         *netdev;
 779         struct mlx5e_stats         stats;
 780         struct hwtstamp_config     tstamp;
 781         u16                        q_counter;
 782         u16                        drop_rq_q_counter;
 783 #ifdef CONFIG_MLX5_CORE_EN_DCB
 784         struct mlx5e_dcbx          dcbx;
 785 #endif
 786
 787         const struct mlx5e_profile *profile;
 788         void                      *ppriv;
 789 #ifdef CONFIG_MLX5_EN_IPSEC
 790         struct mlx5e_ipsec        *ipsec;
 791 #endif
 792 };
 793
 794 struct mlx5e_profile {
 795         void    (*init)(struct mlx5_core_dev *mdev,
 796                         struct net_device *netdev,
 797                         const struct mlx5e_profile *profile, void *ppriv);
 798         void    (*cleanup)(struct mlx5e_priv *priv);
 799         int     (*init_rx)(struct mlx5e_priv *priv);
 800         void    (*cleanup_rx)(struct mlx5e_priv *priv);
 801         int     (*init_tx)(struct mlx5e_priv *priv);
 802         void    (*cleanup_tx)(struct mlx5e_priv *priv);
 803         void    (*enable)(struct mlx5e_priv *priv);
 804         void    (*disable)(struct mlx5e_priv *priv);
 805         void    (*update_stats)(struct mlx5e_priv *priv);
 806         void    (*update_carrier)(struct mlx5e_priv *priv);
 807         int     (*max_nch)(struct mlx5_core_dev *mdev);
 808         struct {
 809                 mlx5e_fp_handle_rx_cqe handle_rx_cqe;
 810                 mlx5e_fp_handle_rx_cqe handle_rx_cqe_mpwqe;
 811         } rx_handlers;
 812         void    (*netdev_registered_init)(struct mlx5e_priv *priv);
 813         void    (*netdev_registered_remove)(struct mlx5e_priv *priv);
 814         int     max_tc;
 815 };
 816
 817 void mlx5e_build_ptys2ethtool_map(void);
 818
 819 u16 mlx5e_select_queue(struct net_device *dev, struct sk_buff *skb,
 820                        void *accel_priv, select_queue_fallback_t fallback);
 821 netdev_tx_t mlx5e_xmit(struct sk_buff *skb, struct net_device *dev);
 822
 823 void mlx5e_completion_event(struct mlx5_core_cq *mcq);
 824 void mlx5e_cq_error_event(struct mlx5_core_cq *mcq, enum mlx5_event event);
 825 int mlx5e_napi_poll(struct napi_struct *napi, int budget);
 826 bool mlx5e_poll_tx_cq(struct mlx5e_cq *cq, int napi_budget);
 827 int mlx5e_poll_rx_cq(struct mlx5e_cq *cq, int budget);
 828 bool mlx5e_poll_xdpsq_cq(struct mlx5e_cq *cq);
 829 void mlx5e_free_txqsq_descs(struct mlx5e_txqsq *sq);
 830 void mlx5e_free_xdpsq_descs(struct mlx5e_xdpsq *sq);
 831
 832 bool mlx5e_check_fragmented_striding_rq_cap(struct mlx5_core_dev *mdev);
 833 bool mlx5e_striding_rq_possible(struct mlx5_core_dev *mdev,
 834                                 struct mlx5e_params *params);
 835
 836 void mlx5e_page_release(struct mlx5e_rq *rq, struct mlx5e_dma_info *dma_info,
 837                         bool recycle);
 838 void mlx5e_handle_rx_cqe(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
 839 void mlx5e_handle_rx_cqe_mpwrq(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
 840 bool mlx5e_post_rx_wqes(struct mlx5e_rq *rq);
 841 bool mlx5e_post_rx_mpwqes(struct mlx5e_rq *rq);
 842 void mlx5e_dealloc_rx_wqe(struct mlx5e_rq *rq, u16 ix);
 843 void mlx5e_dealloc_rx_mpwqe(struct mlx5e_rq *rq, u16 ix);
 844 void mlx5e_free_rx_mpwqe(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi);
 845 struct sk_buff *
 846 mlx5e_skb_from_cqe_mpwrq_linear(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
 847                                 u16 cqe_bcnt, u32 head_offset, u32 page_idx);
 848 struct sk_buff *
 849 mlx5e_skb_from_cqe_mpwrq_nonlinear(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
 850                                    u16 cqe_bcnt, u32 head_offset, u32 page_idx);
 851
 852 void mlx5e_update_stats(struct mlx5e_priv *priv);
 853
 854 int mlx5e_create_flow_steering(struct mlx5e_priv *priv);
 855 void mlx5e_destroy_flow_steering(struct mlx5e_priv *priv);
 856 void mlx5e_init_l2_addr(struct mlx5e_priv *priv);
 857 void mlx5e_destroy_flow_table(struct mlx5e_flow_table *ft);
 858 int mlx5e_self_test_num(struct mlx5e_priv *priv);
 859 void mlx5e_self_test(struct net_device *ndev, struct ethtool_test *etest,
 860                      u64 *buf);
 861 int mlx5e_ethtool_get_flow(struct mlx5e_priv *priv, struct ethtool_rxnfc *info,
 862                            int location);
 863 int mlx5e_ethtool_get_all_flows(struct mlx5e_priv *priv,
 864                                 struct ethtool_rxnfc *info, u32 *rule_locs);
 865 int mlx5e_ethtool_flow_replace(struct mlx5e_priv *priv,
 866                                struct ethtool_rx_flow_spec *fs);
 867 int mlx5e_ethtool_flow_remove(struct mlx5e_priv *priv,
 868                               int location);
 869 void mlx5e_ethtool_init_steering(struct mlx5e_priv *priv);
 870 void mlx5e_ethtool_cleanup_steering(struct mlx5e_priv *priv);
 871 void mlx5e_set_rx_mode_work(struct work_struct *work);
 872
 873 int mlx5e_hwstamp_set(struct mlx5e_priv *priv, struct ifreq *ifr);
 874 int mlx5e_hwstamp_get(struct mlx5e_priv *priv, struct ifreq *ifr);
 875 int mlx5e_modify_rx_cqe_compression_locked(struct mlx5e_priv *priv, bool val);
 876
 877 int mlx5e_vlan_rx_add_vid(struct net_device *dev, __always_unused __be16 proto,
 878                           u16 vid);
 879 int mlx5e_vlan_rx_kill_vid(struct net_device *dev, __always_unused __be16 proto,
 880                            u16 vid);
 881 void mlx5e_enable_cvlan_filter(struct mlx5e_priv *priv);
 882 void mlx5e_disable_cvlan_filter(struct mlx5e_priv *priv);
 883 void mlx5e_timestamp_init(struct mlx5e_priv *priv);
 884
 885 struct mlx5e_redirect_rqt_param {
 886         bool is_rss;
 887         union {
 888                 u32 rqn; /* Direct RQN (Non-RSS) */
 889                 struct {
 890                         u8 hfunc;
 891                         struct mlx5e_channels *channels;
 892                 } rss; /* RSS data */
 893         };
 894 };
 895
 896 int mlx5e_redirect_rqt(struct mlx5e_priv *priv, u32 rqtn, int sz,
 897                        struct mlx5e_redirect_rqt_param rrp);
 898 void mlx5e_build_indir_tir_ctx_hash(struct mlx5e_params *params,
 899                                     enum mlx5e_traffic_types tt,
 900                                     void *tirc, bool inner);
 901
 902 int mlx5e_open_locked(struct net_device *netdev);
 903 int mlx5e_close_locked(struct net_device *netdev);
 904
 905 int mlx5e_open_channels(struct mlx5e_priv *priv,
 906                         struct mlx5e_channels *chs);
 907 void mlx5e_close_channels(struct mlx5e_channels *chs);
 908
 909 /* Function pointer to be used to modify WH settings while
 910  * switching channels
 911  */
 912 typedef int (*mlx5e_fp_hw_modify)(struct mlx5e_priv *priv);
 913 void mlx5e_switch_priv_channels(struct mlx5e_priv *priv,
 914                                 struct mlx5e_channels *new_chs,
 915                                 mlx5e_fp_hw_modify hw_modify);
 916 void mlx5e_activate_priv_channels(struct mlx5e_priv *priv);
 917 void mlx5e_deactivate_priv_channels(struct mlx5e_priv *priv);
 918
 919 void mlx5e_build_default_indir_rqt(u32 *indirection_rqt, int len,
 920                                    int num_channels);
 921 int mlx5e_get_max_linkspeed(struct mlx5_core_dev *mdev, u32 *speed);
 922
 923 void mlx5e_set_tx_cq_mode_params(struct mlx5e_params *params,
 924                                  u8 cq_period_mode);
 925 void mlx5e_set_rx_cq_mode_params(struct mlx5e_params *params,
 926                                  u8 cq_period_mode);
 927 void mlx5e_set_rq_type(struct mlx5_core_dev *mdev, struct mlx5e_params *params);
 928 void mlx5e_init_rq_type_params(struct mlx5_core_dev *mdev,
 929                                struct mlx5e_params *params);
 930
 931 static inline bool mlx5e_tunnel_inner_ft_supported(struct mlx5_core_dev *mdev)
 932 {
 933         return (MLX5_CAP_ETH(mdev, tunnel_stateless_gre) &&
 934                 MLX5_CAP_FLOWTABLE_NIC_RX(mdev, ft_field_support.inner_ip_version));
 935 }
 936
 937 static inline
 938 struct mlx5e_tx_wqe *mlx5e_post_nop(struct mlx5_wq_cyc *wq, u32 sqn, u16 *pc)
 939 {
 940         u16                         pi   = *pc & wq->sz_m1;
 941         struct mlx5e_tx_wqe        *wqe  = mlx5_wq_cyc_get_wqe(wq, pi);
 942         struct mlx5_wqe_ctrl_seg   *cseg = &wqe->ctrl;
 943
 944         memset(cseg, 0, sizeof(*cseg));
 945
 946         cseg->opmod_idx_opcode = cpu_to_be32((*pc << 8) | MLX5_OPCODE_NOP);
 947         cseg->qpn_ds           = cpu_to_be32((sqn << 8) | 0x01);
 948
 949         (*pc)++;
 950
 951         return wqe;
 952 }
 953
 954 static inline
 955 void mlx5e_notify_hw(struct mlx5_wq_cyc *wq, u16 pc,
 956                      void __iomem *uar_map,
 957                      struct mlx5_wqe_ctrl_seg *ctrl)
 958 {
 959         ctrl->fm_ce_se = MLX5_WQE_CTRL_CQ_UPDATE;
 960         /* ensure wqe is visible to device before updating doorbell record */
 961         dma_wmb();
 962
 963         *wq->db = cpu_to_be32(pc);
 964
 965         /* ensure doorbell record is visible to device before ringing the
 966          * doorbell
 967          */
 968         wmb();
 969
 970         mlx5_write64((__be32 *)ctrl, uar_map, NULL);
 971 }
 972
 973 static inline void mlx5e_cq_arm(struct mlx5e_cq *cq)
 974 {
 975         struct mlx5_core_cq *mcq;
 976
 977         mcq = &cq->mcq;
 978         mlx5_cq_arm(mcq, MLX5_CQ_DB_REQ_NOT, mcq->uar->map, cq->wq.cc);
 979 }
 980
 981 static inline u32 mlx5e_get_wqe_mtt_offset(struct mlx5e_rq *rq, u16 wqe_ix)
 982 {
 983         return wqe_ix * ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8);
 984 }
 985
 986 extern const struct ethtool_ops mlx5e_ethtool_ops;
 987 #ifdef CONFIG_MLX5_CORE_EN_DCB
 988 extern const struct dcbnl_rtnl_ops mlx5e_dcbnl_ops;
 989 int mlx5e_dcbnl_ieee_setets_core(struct mlx5e_priv *priv, struct ieee_ets *ets);
 990 void mlx5e_dcbnl_initialize(struct mlx5e_priv *priv);
 991 void mlx5e_dcbnl_init_app(struct mlx5e_priv *priv);
 992 void mlx5e_dcbnl_delete_app(struct mlx5e_priv *priv);
 993 #endif
 994
 995 #ifndef CONFIG_RFS_ACCEL
 996 static inline int mlx5e_arfs_create_tables(struct mlx5e_priv *priv)
 997 {
 998         return 0;
 999 }
1000
1001 static inline void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv) {}
1002
1003 static inline int mlx5e_arfs_enable(struct mlx5e_priv *priv)
1004 {
1005         return -EOPNOTSUPP;
1006 }
1007
1008 static inline int mlx5e_arfs_disable(struct mlx5e_priv *priv)
1009 {
1010         return -EOPNOTSUPP;
1011 }
1012 #else
1013 int mlx5e_arfs_create_tables(struct mlx5e_priv *priv);
1014 void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv);
1015 int mlx5e_arfs_enable(struct mlx5e_priv *priv);
1016 int mlx5e_arfs_disable(struct mlx5e_priv *priv);
1017 int mlx5e_rx_flow_steer(struct net_device *dev, const struct sk_buff *skb,
1018                         u16 rxq_index, u32 flow_id);
1019 #endif
1020
1021 int mlx5e_create_tir(struct mlx5_core_dev *mdev,
1022                      struct mlx5e_tir *tir, u32 *in, int inlen);
1023 void mlx5e_destroy_tir(struct mlx5_core_dev *mdev,
1024                        struct mlx5e_tir *tir);
1025 int mlx5e_create_mdev_resources(struct mlx5_core_dev *mdev);
1026 void mlx5e_destroy_mdev_resources(struct mlx5_core_dev *mdev);
1027 int mlx5e_refresh_tirs(struct mlx5e_priv *priv, bool enable_uc_lb);
1028
1029 /* common netdev helpers */
1030 int mlx5e_create_indirect_rqt(struct mlx5e_priv *priv);
1031
1032 int mlx5e_create_indirect_tirs(struct mlx5e_priv *priv);
1033 void mlx5e_destroy_indirect_tirs(struct mlx5e_priv *priv);
1034
1035 int mlx5e_create_direct_rqts(struct mlx5e_priv *priv);
1036 void mlx5e_destroy_direct_rqts(struct mlx5e_priv *priv);
1037 int mlx5e_create_direct_tirs(struct mlx5e_priv *priv);
1038 void mlx5e_destroy_direct_tirs(struct mlx5e_priv *priv);
1039 void mlx5e_destroy_rqt(struct mlx5e_priv *priv, struct mlx5e_rqt *rqt);
1040
1041 struct ttc_params {
1042         struct mlx5_flow_table_attr ft_attr;
1043         u32 any_tt_tirn;
1044         u32 indir_tirn[MLX5E_NUM_INDIR_TIRS];
1045         struct mlx5e_ttc_table *inner_ttc;
1046 };
1047
1048 void mlx5e_set_ttc_basic_params(struct mlx5e_priv *priv, struct ttc_params *ttc_params);
1049 void mlx5e_set_ttc_ft_params(struct ttc_params *ttc_params);
1050 void mlx5e_set_inner_ttc_ft_params(struct ttc_params *ttc_params);
1051
1052 int mlx5e_create_ttc_table(struct mlx5e_priv *priv, struct ttc_params *params,
1053                            struct mlx5e_ttc_table *ttc);
1054 void mlx5e_destroy_ttc_table(struct mlx5e_priv *priv,
1055                              struct mlx5e_ttc_table *ttc);
1056
1057 int mlx5e_create_inner_ttc_table(struct mlx5e_priv *priv, struct ttc_params *params,
1058                                  struct mlx5e_ttc_table *ttc);
1059 void mlx5e_destroy_inner_ttc_table(struct mlx5e_priv *priv,
1060                                    struct mlx5e_ttc_table *ttc);
1061
1062 int mlx5e_create_tis(struct mlx5_core_dev *mdev, int tc,
1063                      u32 underlay_qpn, u32 *tisn);
1064 void mlx5e_destroy_tis(struct mlx5_core_dev *mdev, u32 tisn);
1065
1066 int mlx5e_create_tises(struct mlx5e_priv *priv);
1067 void mlx5e_cleanup_nic_tx(struct mlx5e_priv *priv);
1068 int mlx5e_close(struct net_device *netdev);
1069 int mlx5e_open(struct net_device *netdev);
1070 void mlx5e_update_stats_work(struct work_struct *work);
1071
1072 int mlx5e_bits_invert(unsigned long a, int size);
1073
1074 /* ethtool helpers */
1075 void mlx5e_ethtool_get_drvinfo(struct mlx5e_priv *priv,
1076                                struct ethtool_drvinfo *drvinfo);
1077 void mlx5e_ethtool_get_strings(struct mlx5e_priv *priv,
1078                                uint32_t stringset, uint8_t *data);
1079 int mlx5e_ethtool_get_sset_count(struct mlx5e_priv *priv, int sset);
1080 void mlx5e_ethtool_get_ethtool_stats(struct mlx5e_priv *priv,
1081                                      struct ethtool_stats *stats, u64 *data);
1082 void mlx5e_ethtool_get_ringparam(struct mlx5e_priv *priv,
1083                                  struct ethtool_ringparam *param);
1084 int mlx5e_ethtool_set_ringparam(struct mlx5e_priv *priv,
1085                                 struct ethtool_ringparam *param);
1086 void mlx5e_ethtool_get_channels(struct mlx5e_priv *priv,
1087                                 struct ethtool_channels *ch);
1088 int mlx5e_ethtool_set_channels(struct mlx5e_priv *priv,
1089                                struct ethtool_channels *ch);
1090 int mlx5e_ethtool_get_coalesce(struct mlx5e_priv *priv,
1091                                struct ethtool_coalesce *coal);
1092 int mlx5e_ethtool_set_coalesce(struct mlx5e_priv *priv,
1093                                struct ethtool_coalesce *coal);
1094 int mlx5e_ethtool_get_ts_info(struct mlx5e_priv *priv,
1095                               struct ethtool_ts_info *info);
1096 int mlx5e_ethtool_flash_device(struct mlx5e_priv *priv,
1097                                struct ethtool_flash *flash);
1098
1099 int mlx5e_setup_tc_block_cb(enum tc_setup_type type, void *type_data,
1100                             void *cb_priv);
1101
1102 /* mlx5e generic netdev management API */
1103 struct net_device*
1104 mlx5e_create_netdev(struct mlx5_core_dev *mdev, const struct mlx5e_profile *profile,
1105                     void *ppriv);
1106 int mlx5e_attach_netdev(struct mlx5e_priv *priv);
1107 void mlx5e_detach_netdev(struct mlx5e_priv *priv);
1108 void mlx5e_destroy_netdev(struct mlx5e_priv *priv);
1109 void mlx5e_build_nic_params(struct mlx5_core_dev *mdev,
1110                             struct mlx5e_params *params,
1111                             u16 max_channels, u16 mtu);
1112 u8 mlx5e_params_calculate_tx_min_inline(struct mlx5_core_dev *mdev);
1113 void mlx5e_rx_dim_work(struct work_struct *work);
1114 #endif /* __MLX5_EN_H__ */