a3536e051052b46a9a3b6d2035e56c48a766c58c
[sfrench/cifs-2.6.git] / drivers / net / ethernet / mellanox / mlx5 / core / en.h
1 /*
2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
3  *
4  * This software is available to you under a choice of one of two
5  * licenses.  You may choose to be licensed under the terms of the GNU
6  * General Public License (GPL) Version 2, available from the file
7  * COPYING in the main directory of this source tree, or the
8  * OpenIB.org BSD license below:
9  *
10  *     Redistribution and use in source and binary forms, with or
11  *     without modification, are permitted provided that the following
12  *     conditions are met:
13  *
14  *      - Redistributions of source code must retain the above
15  *        copyright notice, this list of conditions and the following
16  *        disclaimer.
17  *
18  *      - Redistributions in binary form must reproduce the above
19  *        copyright notice, this list of conditions and the following
20  *        disclaimer in the documentation and/or other materials
21  *        provided with the distribution.
22  *
23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
30  * SOFTWARE.
31  */
32 #ifndef __MLX5_EN_H__
33 #define __MLX5_EN_H__
34
35 #include <linux/if_vlan.h>
36 #include <linux/etherdevice.h>
37 #include <linux/timecounter.h>
38 #include <linux/net_tstamp.h>
39 #include <linux/ptp_clock_kernel.h>
40 #include <linux/crash_dump.h>
41 #include <linux/mlx5/driver.h>
42 #include <linux/mlx5/qp.h>
43 #include <linux/mlx5/cq.h>
44 #include <linux/mlx5/port.h>
45 #include <linux/mlx5/vport.h>
46 #include <linux/mlx5/transobj.h>
47 #include <linux/mlx5/fs.h>
48 #include <linux/rhashtable.h>
49 #include <net/switchdev.h>
50 #include <net/xdp.h>
51 #include <linux/net_dim.h>
52 #include "wq.h"
53 #include "mlx5_core.h"
54 #include "en_stats.h"
55
56 #define MLX5_SET_CFG(p, f, v) MLX5_SET(create_flow_group_in, p, f, v)
57
58 #define MLX5E_ETH_HARD_MTU (ETH_HLEN + VLAN_HLEN + ETH_FCS_LEN)
59
60 #define MLX5E_HW2SW_MTU(priv, hwmtu) ((hwmtu) - ((priv)->hard_mtu))
61 #define MLX5E_SW2HW_MTU(priv, swmtu) ((swmtu) + ((priv)->hard_mtu))
62
63 #define MLX5E_MAX_DSCP          64
64 #define MLX5E_MAX_NUM_TC        8
65
66 #define MLX5E_PARAMS_MINIMUM_LOG_SQ_SIZE                0x6
67 #define MLX5E_PARAMS_DEFAULT_LOG_SQ_SIZE                0xa
68 #define MLX5E_PARAMS_MAXIMUM_LOG_SQ_SIZE                0xd
69
70 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE                0x1
71 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE                0xa
72 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE                0xd
73
74 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW            0x2
75 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE_MPW            0x3
76 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW            0x6
77
78 #define MLX5_RX_HEADROOM NET_SKB_PAD
79 #define MLX5_SKB_FRAG_SZ(len)   (SKB_DATA_ALIGN(len) +  \
80                                  SKB_DATA_ALIGN(sizeof(struct skb_shared_info)))
81
82 #define MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev) \
83         (6 + MLX5_CAP_GEN(mdev, cache_line_128byte)) /* HW restriction */
84 #define MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, req) \
85         max_t(u32, MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev), req)
86 #define MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev)       MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 6)
87 #define MLX5_MPWRQ_CQE_CMPRS_LOG_STRIDE_SZ(mdev) MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 8)
88 #define MLX5E_MPWQE_STRIDE_SZ(mdev, cqe_cmprs) \
89         (cqe_cmprs ? MLX5_MPWRQ_CQE_CMPRS_LOG_STRIDE_SZ(mdev) : \
90         MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev))
91
92 #define MLX5_MPWRQ_LOG_WQE_SZ                   18
93 #define MLX5_MPWRQ_WQE_PAGE_ORDER  (MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT > 0 ? \
94                                     MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT : 0)
95 #define MLX5_MPWRQ_PAGES_PER_WQE                BIT(MLX5_MPWRQ_WQE_PAGE_ORDER)
96 #define MLX5_MPWRQ_STRIDES_PER_PAGE             (MLX5_MPWRQ_NUM_STRIDES >> \
97                                                  MLX5_MPWRQ_WQE_PAGE_ORDER)
98
99 #define MLX5_MTT_OCTW(npages) (ALIGN(npages, 8) / 2)
100 #define MLX5E_REQUIRED_MTTS(wqes)               \
101         (wqes * ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8))
102 #define MLX5E_VALID_NUM_MTTS(num_mtts) (MLX5_MTT_OCTW(num_mtts) - 1 <= U16_MAX)
103
104 #define MLX5_UMR_ALIGN                          (2048)
105 #define MLX5_MPWRQ_SMALL_PACKET_THRESHOLD       (256)
106
107 #define MLX5E_PARAMS_DEFAULT_LRO_WQE_SZ                 (64 * 1024)
108 #define MLX5E_DEFAULT_LRO_TIMEOUT                       32
109 #define MLX5E_LRO_TIMEOUT_ARR_SIZE                      4
110
111 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC      0x10
112 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC_FROM_CQE 0x3
113 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_PKTS      0x20
114 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC      0x10
115 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC_FROM_CQE 0x10
116 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_PKTS      0x20
117 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES                0x80
118 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW            0x2
119
120 #define MLX5E_LOG_INDIR_RQT_SIZE       0x7
121 #define MLX5E_INDIR_RQT_SIZE           BIT(MLX5E_LOG_INDIR_RQT_SIZE)
122 #define MLX5E_MIN_NUM_CHANNELS         0x1
123 #define MLX5E_MAX_NUM_CHANNELS         (MLX5E_INDIR_RQT_SIZE >> 1)
124 #define MLX5E_MAX_NUM_SQS              (MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC)
125 #define MLX5E_TX_CQ_POLL_BUDGET        128
126 #define MLX5E_UPDATE_STATS_INTERVAL    200 /* msecs */
127
128 #define MLX5E_ICOSQ_MAX_WQEBBS \
129         (DIV_ROUND_UP(sizeof(struct mlx5e_umr_wqe), MLX5_SEND_WQE_BB))
130
131 #define MLX5E_XDP_MIN_INLINE (ETH_HLEN + VLAN_HLEN)
132 #define MLX5E_XDP_TX_DS_COUNT \
133         ((sizeof(struct mlx5e_tx_wqe) / MLX5_SEND_WQE_DS) + 1 /* SG DS */)
134
135 #define MLX5E_NUM_MAIN_GROUPS 9
136
137 #define MLX5E_MSG_LEVEL                 NETIF_MSG_LINK
138
139 #define mlx5e_dbg(mlevel, priv, format, ...)                    \
140 do {                                                            \
141         if (NETIF_MSG_##mlevel & (priv)->msglevel)              \
142                 netdev_warn(priv->netdev, format,               \
143                             ##__VA_ARGS__);                     \
144 } while (0)
145
146
147 static inline u16 mlx5_min_rx_wqes(int wq_type, u32 wq_size)
148 {
149         switch (wq_type) {
150         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
151                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW,
152                              wq_size / 2);
153         default:
154                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES,
155                              wq_size / 2);
156         }
157 }
158
159 static inline int mlx5_min_log_rq_size(int wq_type)
160 {
161         switch (wq_type) {
162         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
163                 return MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW;
164         default:
165                 return MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE;
166         }
167 }
168
169 static inline int mlx5_max_log_rq_size(int wq_type)
170 {
171         switch (wq_type) {
172         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
173                 return MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW;
174         default:
175                 return MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE;
176         }
177 }
178
179 static inline int mlx5e_get_max_num_channels(struct mlx5_core_dev *mdev)
180 {
181         return is_kdump_kernel() ?
182                 MLX5E_MIN_NUM_CHANNELS :
183                 min_t(int, mdev->priv.eq_table.num_comp_vectors,
184                       MLX5E_MAX_NUM_CHANNELS);
185 }
186
187 struct mlx5e_tx_wqe {
188         struct mlx5_wqe_ctrl_seg ctrl;
189         struct mlx5_wqe_eth_seg  eth;
190 };
191
192 struct mlx5e_rx_wqe {
193         struct mlx5_wqe_srq_next_seg  next;
194         struct mlx5_wqe_data_seg      data;
195 };
196
197 struct mlx5e_umr_wqe {
198         struct mlx5_wqe_ctrl_seg       ctrl;
199         struct mlx5_wqe_umr_ctrl_seg   uctrl;
200         struct mlx5_mkey_seg           mkc;
201         struct mlx5_wqe_data_seg       data;
202 };
203
204 extern const char mlx5e_self_tests[][ETH_GSTRING_LEN];
205
206 static const char mlx5e_priv_flags[][ETH_GSTRING_LEN] = {
207         "rx_cqe_moder",
208         "tx_cqe_moder",
209         "rx_cqe_compress",
210 };
211
212 enum mlx5e_priv_flag {
213         MLX5E_PFLAG_RX_CQE_BASED_MODER = (1 << 0),
214         MLX5E_PFLAG_TX_CQE_BASED_MODER = (1 << 1),
215         MLX5E_PFLAG_RX_CQE_COMPRESS = (1 << 2),
216 };
217
218 #define MLX5E_SET_PFLAG(params, pflag, enable)                  \
219         do {                                                    \
220                 if (enable)                                     \
221                         (params)->pflags |= (pflag);            \
222                 else                                            \
223                         (params)->pflags &= ~(pflag);           \
224         } while (0)
225
226 #define MLX5E_GET_PFLAG(params, pflag) (!!((params)->pflags & (pflag)))
227
228 #ifdef CONFIG_MLX5_CORE_EN_DCB
229 #define MLX5E_MAX_BW_ALLOC 100 /* Max percentage of BW allocation */
230 #endif
231
232 struct mlx5e_params {
233         u8  log_sq_size;
234         u8  rq_wq_type;
235         u16 rq_headroom;
236         u8  mpwqe_log_stride_sz;
237         u8  mpwqe_log_num_strides;
238         u8  log_rq_size;
239         u16 num_channels;
240         u8  num_tc;
241         bool rx_cqe_compress_def;
242         struct net_dim_cq_moder rx_cq_moderation;
243         struct net_dim_cq_moder tx_cq_moderation;
244         bool lro_en;
245         u32 lro_wqe_sz;
246         u16 tx_max_inline;
247         u8  tx_min_inline_mode;
248         u8  rss_hfunc;
249         u8  toeplitz_hash_key[40];
250         u32 indirection_rqt[MLX5E_INDIR_RQT_SIZE];
251         bool vlan_strip_disable;
252         bool scatter_fcs_en;
253         bool rx_dim_enabled;
254         u32 lro_timeout;
255         u32 pflags;
256         struct bpf_prog *xdp_prog;
257 };
258
259 #ifdef CONFIG_MLX5_CORE_EN_DCB
260 struct mlx5e_cee_config {
261         /* bw pct for priority group */
262         u8                         pg_bw_pct[CEE_DCBX_MAX_PGS];
263         u8                         prio_to_pg_map[CEE_DCBX_MAX_PRIO];
264         bool                       pfc_setting[CEE_DCBX_MAX_PRIO];
265         bool                       pfc_enable;
266 };
267
268 enum {
269         MLX5_DCB_CHG_RESET,
270         MLX5_DCB_NO_CHG,
271         MLX5_DCB_CHG_NO_RESET,
272 };
273
274 struct mlx5e_dcbx {
275         enum mlx5_dcbx_oper_mode   mode;
276         struct mlx5e_cee_config    cee_cfg; /* pending configuration */
277         u8                         dscp_app_cnt;
278
279         /* The only setting that cannot be read from FW */
280         u8                         tc_tsa[IEEE_8021QAZ_MAX_TCS];
281         u8                         cap;
282 };
283
284 struct mlx5e_dcbx_dp {
285         u8                         dscp2prio[MLX5E_MAX_DSCP];
286         u8                         trust_state;
287 };
288 #endif
289
290 enum {
291         MLX5E_RQ_STATE_ENABLED,
292         MLX5E_RQ_STATE_AM,
293 };
294
295 #define MLX5E_TEST_BIT(state, nr) (state & BIT(nr))
296
297 struct mlx5e_cq {
298         /* data path - accessed per cqe */
299         struct mlx5_cqwq           wq;
300
301         /* data path - accessed per napi poll */
302         u16                        event_ctr;
303         struct napi_struct        *napi;
304         struct mlx5_core_cq        mcq;
305         struct mlx5e_channel      *channel;
306
307         /* cqe decompression */
308         struct mlx5_cqe64          title;
309         struct mlx5_mini_cqe8      mini_arr[MLX5_MINI_CQE_ARRAY_SIZE];
310         u8                         mini_arr_idx;
311         u16                        decmprs_left;
312         u16                        decmprs_wqe_counter;
313
314         /* control */
315         struct mlx5_core_dev      *mdev;
316         struct mlx5_frag_wq_ctrl   wq_ctrl;
317 } ____cacheline_aligned_in_smp;
318
319 struct mlx5e_tx_wqe_info {
320         struct sk_buff *skb;
321         u32 num_bytes;
322         u8  num_wqebbs;
323         u8  num_dma;
324 };
325
326 enum mlx5e_dma_map_type {
327         MLX5E_DMA_MAP_SINGLE,
328         MLX5E_DMA_MAP_PAGE
329 };
330
331 struct mlx5e_sq_dma {
332         dma_addr_t              addr;
333         u32                     size;
334         enum mlx5e_dma_map_type type;
335 };
336
337 enum {
338         MLX5E_SQ_STATE_ENABLED,
339         MLX5E_SQ_STATE_IPSEC,
340 };
341
342 struct mlx5e_sq_wqe_info {
343         u8  opcode;
344 };
345
346 struct mlx5e_txqsq {
347         /* data path */
348
349         /* dirtied @completion */
350         u16                        cc;
351         u32                        dma_fifo_cc;
352
353         /* dirtied @xmit */
354         u16                        pc ____cacheline_aligned_in_smp;
355         u32                        dma_fifo_pc;
356         struct mlx5e_sq_stats      stats;
357
358         struct mlx5e_cq            cq;
359
360         /* write@xmit, read@completion */
361         struct {
362                 struct mlx5e_sq_dma       *dma_fifo;
363                 struct mlx5e_tx_wqe_info  *wqe_info;
364         } db;
365
366         /* read only */
367         struct mlx5_wq_cyc         wq;
368         u32                        dma_fifo_mask;
369         void __iomem              *uar_map;
370         struct netdev_queue       *txq;
371         u32                        sqn;
372         u16                        max_inline;
373         u8                         min_inline_mode;
374         u16                        edge;
375         struct device             *pdev;
376         __be32                     mkey_be;
377         unsigned long              state;
378         struct hwtstamp_config    *tstamp;
379         struct mlx5_clock         *clock;
380
381         /* control path */
382         struct mlx5_wq_ctrl        wq_ctrl;
383         struct mlx5e_channel      *channel;
384         int                        txq_ix;
385         u32                        rate_limit;
386 } ____cacheline_aligned_in_smp;
387
388 struct mlx5e_xdpsq {
389         /* data path */
390
391         /* dirtied @rx completion */
392         u16                        cc;
393         u16                        pc;
394
395         struct mlx5e_cq            cq;
396
397         /* write@xmit, read@completion */
398         struct {
399                 struct mlx5e_dma_info     *di;
400                 bool                       doorbell;
401         } db;
402
403         /* read only */
404         struct mlx5_wq_cyc         wq;
405         void __iomem              *uar_map;
406         u32                        sqn;
407         struct device             *pdev;
408         __be32                     mkey_be;
409         u8                         min_inline_mode;
410         unsigned long              state;
411
412         /* control path */
413         struct mlx5_wq_ctrl        wq_ctrl;
414         struct mlx5e_channel      *channel;
415 } ____cacheline_aligned_in_smp;
416
417 struct mlx5e_icosq {
418         /* data path */
419
420         /* dirtied @xmit */
421         u16                        pc ____cacheline_aligned_in_smp;
422
423         struct mlx5e_cq            cq;
424
425         /* write@xmit, read@completion */
426         struct {
427                 struct mlx5e_sq_wqe_info *ico_wqe;
428         } db;
429
430         /* read only */
431         struct mlx5_wq_cyc         wq;
432         void __iomem              *uar_map;
433         u32                        sqn;
434         u16                        edge;
435         __be32                     mkey_be;
436         unsigned long              state;
437
438         /* control path */
439         struct mlx5_wq_ctrl        wq_ctrl;
440         struct mlx5e_channel      *channel;
441 } ____cacheline_aligned_in_smp;
442
443 static inline bool
444 mlx5e_wqc_has_room_for(struct mlx5_wq_cyc *wq, u16 cc, u16 pc, u16 n)
445 {
446         return (((wq->sz_m1 & (cc - pc)) >= n) || (cc == pc));
447 }
448
449 struct mlx5e_dma_info {
450         struct page     *page;
451         dma_addr_t      addr;
452 };
453
454 struct mlx5e_wqe_frag_info {
455         struct mlx5e_dma_info di;
456         u32 offset;
457 };
458
459 struct mlx5e_umr_dma_info {
460         __be64                *mtt;
461         dma_addr_t             mtt_addr;
462         struct mlx5e_dma_info  dma_info[MLX5_MPWRQ_PAGES_PER_WQE];
463         struct mlx5e_umr_wqe   wqe;
464 };
465
466 struct mlx5e_mpw_info {
467         struct mlx5e_umr_dma_info umr;
468         u16 consumed_strides;
469         u16 skbs_frags[MLX5_MPWRQ_PAGES_PER_WQE];
470 };
471
472 /* a single cache unit is capable to serve one napi call (for non-striding rq)
473  * or a MPWQE (for striding rq).
474  */
475 #define MLX5E_CACHE_UNIT        (MLX5_MPWRQ_PAGES_PER_WQE > NAPI_POLL_WEIGHT ? \
476                                  MLX5_MPWRQ_PAGES_PER_WQE : NAPI_POLL_WEIGHT)
477 #define MLX5E_CACHE_SIZE        (4 * roundup_pow_of_two(MLX5E_CACHE_UNIT))
478 struct mlx5e_page_cache {
479         u32 head;
480         u32 tail;
481         struct mlx5e_dma_info page_cache[MLX5E_CACHE_SIZE];
482 };
483
484 struct mlx5e_rq;
485 typedef void (*mlx5e_fp_handle_rx_cqe)(struct mlx5e_rq*, struct mlx5_cqe64*);
486 typedef bool (*mlx5e_fp_post_rx_wqes)(struct mlx5e_rq *rq);
487 typedef void (*mlx5e_fp_dealloc_wqe)(struct mlx5e_rq*, u16);
488
489 struct mlx5e_rq {
490         /* data path */
491         struct mlx5_wq_ll      wq;
492
493         union {
494                 struct {
495                         struct mlx5e_wqe_frag_info *frag_info;
496                         u32 frag_sz;    /* max possible skb frag_sz */
497                         union {
498                                 bool page_reuse;
499                                 bool xdp_xmit;
500                         };
501                 } wqe;
502                 struct {
503                         struct mlx5e_mpw_info *info;
504                         void                  *mtt_no_align;
505                         u16                    num_strides;
506                         u8                     log_stride_sz;
507                         bool                   umr_in_progress;
508                 } mpwqe;
509         };
510         struct {
511                 u16            headroom;
512                 u8             page_order;
513                 u8             map_dir;   /* dma map direction */
514         } buff;
515
516         struct mlx5e_channel  *channel;
517         struct device         *pdev;
518         struct net_device     *netdev;
519         struct mlx5e_rq_stats  stats;
520         struct mlx5e_cq        cq;
521         struct mlx5e_page_cache page_cache;
522         struct hwtstamp_config *tstamp;
523         struct mlx5_clock      *clock;
524
525         mlx5e_fp_handle_rx_cqe handle_rx_cqe;
526         mlx5e_fp_post_rx_wqes  post_wqes;
527         mlx5e_fp_dealloc_wqe   dealloc_wqe;
528
529         unsigned long          state;
530         int                    ix;
531
532         struct net_dim         dim; /* Dynamic Interrupt Moderation */
533
534         /* XDP */
535         struct bpf_prog       *xdp_prog;
536         struct mlx5e_xdpsq     xdpsq;
537
538         /* control */
539         struct mlx5_wq_ctrl    wq_ctrl;
540         __be32                 mkey_be;
541         u8                     wq_type;
542         u32                    rqn;
543         struct mlx5_core_dev  *mdev;
544         struct mlx5_core_mkey  umr_mkey;
545
546         /* XDP read-mostly */
547         struct xdp_rxq_info    xdp_rxq;
548 } ____cacheline_aligned_in_smp;
549
550 struct mlx5e_channel {
551         /* data path */
552         struct mlx5e_rq            rq;
553         struct mlx5e_txqsq         sq[MLX5E_MAX_NUM_TC];
554         struct mlx5e_icosq         icosq;   /* internal control operations */
555         bool                       xdp;
556         struct napi_struct         napi;
557         struct device             *pdev;
558         struct net_device         *netdev;
559         __be32                     mkey_be;
560         u8                         num_tc;
561
562         /* data path - accessed per napi poll */
563         struct irq_desc *irq_desc;
564
565         /* control */
566         struct mlx5e_priv         *priv;
567         struct mlx5_core_dev      *mdev;
568         struct hwtstamp_config    *tstamp;
569         int                        ix;
570         int                        cpu;
571 };
572
573 struct mlx5e_channels {
574         struct mlx5e_channel **c;
575         unsigned int           num;
576         struct mlx5e_params    params;
577 };
578
579 enum mlx5e_traffic_types {
580         MLX5E_TT_IPV4_TCP,
581         MLX5E_TT_IPV6_TCP,
582         MLX5E_TT_IPV4_UDP,
583         MLX5E_TT_IPV6_UDP,
584         MLX5E_TT_IPV4_IPSEC_AH,
585         MLX5E_TT_IPV6_IPSEC_AH,
586         MLX5E_TT_IPV4_IPSEC_ESP,
587         MLX5E_TT_IPV6_IPSEC_ESP,
588         MLX5E_TT_IPV4,
589         MLX5E_TT_IPV6,
590         MLX5E_TT_ANY,
591         MLX5E_NUM_TT,
592         MLX5E_NUM_INDIR_TIRS = MLX5E_TT_ANY,
593 };
594
595 enum mlx5e_tunnel_types {
596         MLX5E_TT_IPV4_GRE,
597         MLX5E_TT_IPV6_GRE,
598         MLX5E_NUM_TUNNEL_TT,
599 };
600
601 enum {
602         MLX5E_STATE_ASYNC_EVENTS_ENABLED,
603         MLX5E_STATE_OPENED,
604         MLX5E_STATE_DESTROYING,
605 };
606
607 struct mlx5e_vxlan_db {
608         spinlock_t                      lock; /* protect vxlan table */
609         struct radix_tree_root          tree;
610 };
611
612 struct mlx5e_l2_rule {
613         u8  addr[ETH_ALEN + 2];
614         struct mlx5_flow_handle *rule;
615 };
616
617 struct mlx5e_flow_table {
618         int num_groups;
619         struct mlx5_flow_table *t;
620         struct mlx5_flow_group **g;
621 };
622
623 #define MLX5E_L2_ADDR_HASH_SIZE BIT(BITS_PER_BYTE)
624
625 struct mlx5e_tc_table {
626         struct mlx5_flow_table          *t;
627
628         struct rhashtable_params        ht_params;
629         struct rhashtable               ht;
630
631         DECLARE_HASHTABLE(mod_hdr_tbl, 8);
632         DECLARE_HASHTABLE(hairpin_tbl, 8);
633 };
634
635 struct mlx5e_vlan_table {
636         struct mlx5e_flow_table         ft;
637         DECLARE_BITMAP(active_cvlans, VLAN_N_VID);
638         DECLARE_BITMAP(active_svlans, VLAN_N_VID);
639         struct mlx5_flow_handle *active_cvlans_rule[VLAN_N_VID];
640         struct mlx5_flow_handle *active_svlans_rule[VLAN_N_VID];
641         struct mlx5_flow_handle *untagged_rule;
642         struct mlx5_flow_handle *any_cvlan_rule;
643         struct mlx5_flow_handle *any_svlan_rule;
644         bool                    cvlan_filter_disabled;
645 };
646
647 struct mlx5e_l2_table {
648         struct mlx5e_flow_table    ft;
649         struct hlist_head          netdev_uc[MLX5E_L2_ADDR_HASH_SIZE];
650         struct hlist_head          netdev_mc[MLX5E_L2_ADDR_HASH_SIZE];
651         struct mlx5e_l2_rule       broadcast;
652         struct mlx5e_l2_rule       allmulti;
653         struct mlx5e_l2_rule       promisc;
654         bool                       broadcast_enabled;
655         bool                       allmulti_enabled;
656         bool                       promisc_enabled;
657 };
658
659 /* L3/L4 traffic type classifier */
660 struct mlx5e_ttc_table {
661         struct mlx5e_flow_table  ft;
662         struct mlx5_flow_handle  *rules[MLX5E_NUM_TT];
663         struct mlx5_flow_handle  *tunnel_rules[MLX5E_NUM_TUNNEL_TT];
664 };
665
666 #define ARFS_HASH_SHIFT BITS_PER_BYTE
667 #define ARFS_HASH_SIZE BIT(BITS_PER_BYTE)
668 struct arfs_table {
669         struct mlx5e_flow_table  ft;
670         struct mlx5_flow_handle  *default_rule;
671         struct hlist_head        rules_hash[ARFS_HASH_SIZE];
672 };
673
674 enum  arfs_type {
675         ARFS_IPV4_TCP,
676         ARFS_IPV6_TCP,
677         ARFS_IPV4_UDP,
678         ARFS_IPV6_UDP,
679         ARFS_NUM_TYPES,
680 };
681
682 struct mlx5e_arfs_tables {
683         struct arfs_table arfs_tables[ARFS_NUM_TYPES];
684         /* Protect aRFS rules list */
685         spinlock_t                     arfs_lock;
686         struct list_head               rules;
687         int                            last_filter_id;
688         struct workqueue_struct        *wq;
689 };
690
691 /* NIC prio FTS */
692 enum {
693         MLX5E_VLAN_FT_LEVEL = 0,
694         MLX5E_L2_FT_LEVEL,
695         MLX5E_TTC_FT_LEVEL,
696         MLX5E_INNER_TTC_FT_LEVEL,
697         MLX5E_ARFS_FT_LEVEL
698 };
699
700 enum {
701         MLX5E_TC_FT_LEVEL = 0,
702         MLX5E_TC_TTC_FT_LEVEL,
703 };
704
705 struct mlx5e_ethtool_table {
706         struct mlx5_flow_table *ft;
707         int                    num_rules;
708 };
709
710 #define ETHTOOL_NUM_L3_L4_FTS 7
711 #define ETHTOOL_NUM_L2_FTS 4
712
713 struct mlx5e_ethtool_steering {
714         struct mlx5e_ethtool_table      l3_l4_ft[ETHTOOL_NUM_L3_L4_FTS];
715         struct mlx5e_ethtool_table      l2_ft[ETHTOOL_NUM_L2_FTS];
716         struct list_head                rules;
717         int                             tot_num_rules;
718 };
719
720 struct mlx5e_flow_steering {
721         struct mlx5_flow_namespace      *ns;
722         struct mlx5e_ethtool_steering   ethtool;
723         struct mlx5e_tc_table           tc;
724         struct mlx5e_vlan_table         vlan;
725         struct mlx5e_l2_table           l2;
726         struct mlx5e_ttc_table          ttc;
727         struct mlx5e_ttc_table          inner_ttc;
728         struct mlx5e_arfs_tables        arfs;
729 };
730
731 struct mlx5e_rqt {
732         u32              rqtn;
733         bool             enabled;
734 };
735
736 struct mlx5e_tir {
737         u32               tirn;
738         struct mlx5e_rqt  rqt;
739         struct list_head  list;
740 };
741
742 enum {
743         MLX5E_TC_PRIO = 0,
744         MLX5E_NIC_PRIO
745 };
746
747 struct mlx5e_priv {
748         /* priv data path fields - start */
749         struct mlx5e_txqsq *txq2sq[MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC];
750         int channel_tc2txq[MLX5E_MAX_NUM_CHANNELS][MLX5E_MAX_NUM_TC];
751 #ifdef CONFIG_MLX5_CORE_EN_DCB
752         struct mlx5e_dcbx_dp       dcbx_dp;
753 #endif
754         /* priv data path fields - end */
755
756         u32                        msglevel;
757         unsigned long              state;
758         struct mutex               state_lock; /* Protects Interface state */
759         struct mlx5e_rq            drop_rq;
760
761         struct mlx5e_channels      channels;
762         u32                        tisn[MLX5E_MAX_NUM_TC];
763         struct mlx5e_rqt           indir_rqt;
764         struct mlx5e_tir           indir_tir[MLX5E_NUM_INDIR_TIRS];
765         struct mlx5e_tir           inner_indir_tir[MLX5E_NUM_INDIR_TIRS];
766         struct mlx5e_tir           direct_tir[MLX5E_MAX_NUM_CHANNELS];
767         u32                        tx_rates[MLX5E_MAX_NUM_SQS];
768         int                        hard_mtu;
769
770         struct mlx5e_flow_steering fs;
771         struct mlx5e_vxlan_db      vxlan;
772
773         struct workqueue_struct    *wq;
774         struct work_struct         update_carrier_work;
775         struct work_struct         set_rx_mode_work;
776         struct work_struct         tx_timeout_work;
777         struct delayed_work        update_stats_work;
778
779         struct mlx5_core_dev      *mdev;
780         struct net_device         *netdev;
781         struct mlx5e_stats         stats;
782         struct hwtstamp_config     tstamp;
783         u16 q_counter;
784 #ifdef CONFIG_MLX5_CORE_EN_DCB
785         struct mlx5e_dcbx          dcbx;
786 #endif
787
788         const struct mlx5e_profile *profile;
789         void                      *ppriv;
790 #ifdef CONFIG_MLX5_EN_IPSEC
791         struct mlx5e_ipsec        *ipsec;
792 #endif
793 };
794
795 struct mlx5e_profile {
796         void    (*init)(struct mlx5_core_dev *mdev,
797                         struct net_device *netdev,
798                         const struct mlx5e_profile *profile, void *ppriv);
799         void    (*cleanup)(struct mlx5e_priv *priv);
800         int     (*init_rx)(struct mlx5e_priv *priv);
801         void    (*cleanup_rx)(struct mlx5e_priv *priv);
802         int     (*init_tx)(struct mlx5e_priv *priv);
803         void    (*cleanup_tx)(struct mlx5e_priv *priv);
804         void    (*enable)(struct mlx5e_priv *priv);
805         void    (*disable)(struct mlx5e_priv *priv);
806         void    (*update_stats)(struct mlx5e_priv *priv);
807         void    (*update_carrier)(struct mlx5e_priv *priv);
808         int     (*max_nch)(struct mlx5_core_dev *mdev);
809         struct {
810                 mlx5e_fp_handle_rx_cqe handle_rx_cqe;
811                 mlx5e_fp_handle_rx_cqe handle_rx_cqe_mpwqe;
812         } rx_handlers;
813         void    (*netdev_registered_init)(struct mlx5e_priv *priv);
814         void    (*netdev_registered_remove)(struct mlx5e_priv *priv);
815         int     max_tc;
816 };
817
818 void mlx5e_build_ptys2ethtool_map(void);
819
820 u16 mlx5e_select_queue(struct net_device *dev, struct sk_buff *skb,
821                        void *accel_priv, select_queue_fallback_t fallback);
822 netdev_tx_t mlx5e_xmit(struct sk_buff *skb, struct net_device *dev);
823
824 void mlx5e_completion_event(struct mlx5_core_cq *mcq);
825 void mlx5e_cq_error_event(struct mlx5_core_cq *mcq, enum mlx5_event event);
826 int mlx5e_napi_poll(struct napi_struct *napi, int budget);
827 bool mlx5e_poll_tx_cq(struct mlx5e_cq *cq, int napi_budget);
828 int mlx5e_poll_rx_cq(struct mlx5e_cq *cq, int budget);
829 bool mlx5e_poll_xdpsq_cq(struct mlx5e_cq *cq);
830 void mlx5e_free_txqsq_descs(struct mlx5e_txqsq *sq);
831 void mlx5e_free_xdpsq_descs(struct mlx5e_xdpsq *sq);
832
833 void mlx5e_page_release(struct mlx5e_rq *rq, struct mlx5e_dma_info *dma_info,
834                         bool recycle);
835 void mlx5e_handle_rx_cqe(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
836 void mlx5e_handle_rx_cqe_mpwrq(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
837 bool mlx5e_post_rx_wqes(struct mlx5e_rq *rq);
838 bool mlx5e_post_rx_mpwqes(struct mlx5e_rq *rq);
839 void mlx5e_dealloc_rx_wqe(struct mlx5e_rq *rq, u16 ix);
840 void mlx5e_dealloc_rx_mpwqe(struct mlx5e_rq *rq, u16 ix);
841 void mlx5e_free_rx_mpwqe(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi);
842
843 void mlx5e_update_stats(struct mlx5e_priv *priv, bool full);
844
845 int mlx5e_create_flow_steering(struct mlx5e_priv *priv);
846 void mlx5e_destroy_flow_steering(struct mlx5e_priv *priv);
847 void mlx5e_init_l2_addr(struct mlx5e_priv *priv);
848 void mlx5e_destroy_flow_table(struct mlx5e_flow_table *ft);
849 int mlx5e_self_test_num(struct mlx5e_priv *priv);
850 void mlx5e_self_test(struct net_device *ndev, struct ethtool_test *etest,
851                      u64 *buf);
852 int mlx5e_ethtool_get_flow(struct mlx5e_priv *priv, struct ethtool_rxnfc *info,
853                            int location);
854 int mlx5e_ethtool_get_all_flows(struct mlx5e_priv *priv,
855                                 struct ethtool_rxnfc *info, u32 *rule_locs);
856 int mlx5e_ethtool_flow_replace(struct mlx5e_priv *priv,
857                                struct ethtool_rx_flow_spec *fs);
858 int mlx5e_ethtool_flow_remove(struct mlx5e_priv *priv,
859                               int location);
860 void mlx5e_ethtool_init_steering(struct mlx5e_priv *priv);
861 void mlx5e_ethtool_cleanup_steering(struct mlx5e_priv *priv);
862 void mlx5e_set_rx_mode_work(struct work_struct *work);
863
864 int mlx5e_hwstamp_set(struct mlx5e_priv *priv, struct ifreq *ifr);
865 int mlx5e_hwstamp_get(struct mlx5e_priv *priv, struct ifreq *ifr);
866 int mlx5e_modify_rx_cqe_compression_locked(struct mlx5e_priv *priv, bool val);
867
868 int mlx5e_vlan_rx_add_vid(struct net_device *dev, __always_unused __be16 proto,
869                           u16 vid);
870 int mlx5e_vlan_rx_kill_vid(struct net_device *dev, __always_unused __be16 proto,
871                            u16 vid);
872 void mlx5e_enable_cvlan_filter(struct mlx5e_priv *priv);
873 void mlx5e_disable_cvlan_filter(struct mlx5e_priv *priv);
874 void mlx5e_timestamp_init(struct mlx5e_priv *priv);
875
876 struct mlx5e_redirect_rqt_param {
877         bool is_rss;
878         union {
879                 u32 rqn; /* Direct RQN (Non-RSS) */
880                 struct {
881                         u8 hfunc;
882                         struct mlx5e_channels *channels;
883                 } rss; /* RSS data */
884         };
885 };
886
887 int mlx5e_redirect_rqt(struct mlx5e_priv *priv, u32 rqtn, int sz,
888                        struct mlx5e_redirect_rqt_param rrp);
889 void mlx5e_build_indir_tir_ctx_hash(struct mlx5e_params *params,
890                                     enum mlx5e_traffic_types tt,
891                                     void *tirc, bool inner);
892
893 int mlx5e_open_locked(struct net_device *netdev);
894 int mlx5e_close_locked(struct net_device *netdev);
895
896 int mlx5e_open_channels(struct mlx5e_priv *priv,
897                         struct mlx5e_channels *chs);
898 void mlx5e_close_channels(struct mlx5e_channels *chs);
899
900 /* Function pointer to be used to modify WH settings while
901  * switching channels
902  */
903 typedef int (*mlx5e_fp_hw_modify)(struct mlx5e_priv *priv);
904 void mlx5e_switch_priv_channels(struct mlx5e_priv *priv,
905                                 struct mlx5e_channels *new_chs,
906                                 mlx5e_fp_hw_modify hw_modify);
907 void mlx5e_activate_priv_channels(struct mlx5e_priv *priv);
908 void mlx5e_deactivate_priv_channels(struct mlx5e_priv *priv);
909
910 void mlx5e_build_default_indir_rqt(u32 *indirection_rqt, int len,
911                                    int num_channels);
912 int mlx5e_get_max_linkspeed(struct mlx5_core_dev *mdev, u32 *speed);
913
914 void mlx5e_set_tx_cq_mode_params(struct mlx5e_params *params,
915                                  u8 cq_period_mode);
916 void mlx5e_set_rx_cq_mode_params(struct mlx5e_params *params,
917                                  u8 cq_period_mode);
918 void mlx5e_init_rq_type_params(struct mlx5_core_dev *mdev,
919                                struct mlx5e_params *params,
920                                u8 rq_type);
921
922 static inline bool mlx5e_tunnel_inner_ft_supported(struct mlx5_core_dev *mdev)
923 {
924         return (MLX5_CAP_ETH(mdev, tunnel_stateless_gre) &&
925                 MLX5_CAP_FLOWTABLE_NIC_RX(mdev, ft_field_support.inner_ip_version));
926 }
927
928 static inline
929 struct mlx5e_tx_wqe *mlx5e_post_nop(struct mlx5_wq_cyc *wq, u32 sqn, u16 *pc)
930 {
931         u16                         pi   = *pc & wq->sz_m1;
932         struct mlx5e_tx_wqe        *wqe  = mlx5_wq_cyc_get_wqe(wq, pi);
933         struct mlx5_wqe_ctrl_seg   *cseg = &wqe->ctrl;
934
935         memset(cseg, 0, sizeof(*cseg));
936
937         cseg->opmod_idx_opcode = cpu_to_be32((*pc << 8) | MLX5_OPCODE_NOP);
938         cseg->qpn_ds           = cpu_to_be32((sqn << 8) | 0x01);
939
940         (*pc)++;
941
942         return wqe;
943 }
944
945 static inline
946 void mlx5e_notify_hw(struct mlx5_wq_cyc *wq, u16 pc,
947                      void __iomem *uar_map,
948                      struct mlx5_wqe_ctrl_seg *ctrl)
949 {
950         ctrl->fm_ce_se = MLX5_WQE_CTRL_CQ_UPDATE;
951         /* ensure wqe is visible to device before updating doorbell record */
952         dma_wmb();
953
954         *wq->db = cpu_to_be32(pc);
955
956         /* ensure doorbell record is visible to device before ringing the
957          * doorbell
958          */
959         wmb();
960
961         mlx5_write64((__be32 *)ctrl, uar_map, NULL);
962 }
963
964 static inline void mlx5e_cq_arm(struct mlx5e_cq *cq)
965 {
966         struct mlx5_core_cq *mcq;
967
968         mcq = &cq->mcq;
969         mlx5_cq_arm(mcq, MLX5_CQ_DB_REQ_NOT, mcq->uar->map, cq->wq.cc);
970 }
971
972 static inline u32 mlx5e_get_wqe_mtt_offset(struct mlx5e_rq *rq, u16 wqe_ix)
973 {
974         return wqe_ix * ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8);
975 }
976
977 extern const struct ethtool_ops mlx5e_ethtool_ops;
978 #ifdef CONFIG_MLX5_CORE_EN_DCB
979 extern const struct dcbnl_rtnl_ops mlx5e_dcbnl_ops;
980 int mlx5e_dcbnl_ieee_setets_core(struct mlx5e_priv *priv, struct ieee_ets *ets);
981 void mlx5e_dcbnl_initialize(struct mlx5e_priv *priv);
982 void mlx5e_dcbnl_init_app(struct mlx5e_priv *priv);
983 void mlx5e_dcbnl_delete_app(struct mlx5e_priv *priv);
984 #endif
985
986 #ifndef CONFIG_RFS_ACCEL
987 static inline int mlx5e_arfs_create_tables(struct mlx5e_priv *priv)
988 {
989         return 0;
990 }
991
992 static inline void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv) {}
993
994 static inline int mlx5e_arfs_enable(struct mlx5e_priv *priv)
995 {
996         return -EOPNOTSUPP;
997 }
998
999 static inline int mlx5e_arfs_disable(struct mlx5e_priv *priv)
1000 {
1001         return -EOPNOTSUPP;
1002 }
1003 #else
1004 int mlx5e_arfs_create_tables(struct mlx5e_priv *priv);
1005 void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv);
1006 int mlx5e_arfs_enable(struct mlx5e_priv *priv);
1007 int mlx5e_arfs_disable(struct mlx5e_priv *priv);
1008 int mlx5e_rx_flow_steer(struct net_device *dev, const struct sk_buff *skb,
1009                         u16 rxq_index, u32 flow_id);
1010 #endif
1011
1012 u16 mlx5e_get_max_inline_cap(struct mlx5_core_dev *mdev);
1013 int mlx5e_create_tir(struct mlx5_core_dev *mdev,
1014                      struct mlx5e_tir *tir, u32 *in, int inlen);
1015 void mlx5e_destroy_tir(struct mlx5_core_dev *mdev,
1016                        struct mlx5e_tir *tir);
1017 int mlx5e_create_mdev_resources(struct mlx5_core_dev *mdev);
1018 void mlx5e_destroy_mdev_resources(struct mlx5_core_dev *mdev);
1019 int mlx5e_refresh_tirs(struct mlx5e_priv *priv, bool enable_uc_lb);
1020
1021 /* common netdev helpers */
1022 int mlx5e_create_indirect_rqt(struct mlx5e_priv *priv);
1023
1024 int mlx5e_create_indirect_tirs(struct mlx5e_priv *priv);
1025 void mlx5e_destroy_indirect_tirs(struct mlx5e_priv *priv);
1026
1027 int mlx5e_create_direct_rqts(struct mlx5e_priv *priv);
1028 void mlx5e_destroy_direct_rqts(struct mlx5e_priv *priv);
1029 int mlx5e_create_direct_tirs(struct mlx5e_priv *priv);
1030 void mlx5e_destroy_direct_tirs(struct mlx5e_priv *priv);
1031 void mlx5e_destroy_rqt(struct mlx5e_priv *priv, struct mlx5e_rqt *rqt);
1032
1033 struct ttc_params {
1034         struct mlx5_flow_table_attr ft_attr;
1035         u32 any_tt_tirn;
1036         u32 indir_tirn[MLX5E_NUM_INDIR_TIRS];
1037         struct mlx5e_ttc_table *inner_ttc;
1038 };
1039
1040 void mlx5e_set_ttc_basic_params(struct mlx5e_priv *priv, struct ttc_params *ttc_params);
1041 void mlx5e_set_ttc_ft_params(struct ttc_params *ttc_params);
1042 void mlx5e_set_inner_ttc_ft_params(struct ttc_params *ttc_params);
1043
1044 int mlx5e_create_ttc_table(struct mlx5e_priv *priv, struct ttc_params *params,
1045                            struct mlx5e_ttc_table *ttc);
1046 void mlx5e_destroy_ttc_table(struct mlx5e_priv *priv,
1047                              struct mlx5e_ttc_table *ttc);
1048
1049 int mlx5e_create_inner_ttc_table(struct mlx5e_priv *priv, struct ttc_params *params,
1050                                  struct mlx5e_ttc_table *ttc);
1051 void mlx5e_destroy_inner_ttc_table(struct mlx5e_priv *priv,
1052                                    struct mlx5e_ttc_table *ttc);
1053
1054 int mlx5e_create_tis(struct mlx5_core_dev *mdev, int tc,
1055                      u32 underlay_qpn, u32 *tisn);
1056 void mlx5e_destroy_tis(struct mlx5_core_dev *mdev, u32 tisn);
1057
1058 int mlx5e_create_tises(struct mlx5e_priv *priv);
1059 void mlx5e_cleanup_nic_tx(struct mlx5e_priv *priv);
1060 int mlx5e_close(struct net_device *netdev);
1061 int mlx5e_open(struct net_device *netdev);
1062 void mlx5e_update_stats_work(struct work_struct *work);
1063 u32 mlx5e_choose_lro_timeout(struct mlx5_core_dev *mdev, u32 wanted_timeout);
1064
1065 int mlx5e_bits_invert(unsigned long a, int size);
1066
1067 /* ethtool helpers */
1068 void mlx5e_ethtool_get_drvinfo(struct mlx5e_priv *priv,
1069                                struct ethtool_drvinfo *drvinfo);
1070 void mlx5e_ethtool_get_strings(struct mlx5e_priv *priv,
1071                                uint32_t stringset, uint8_t *data);
1072 int mlx5e_ethtool_get_sset_count(struct mlx5e_priv *priv, int sset);
1073 void mlx5e_ethtool_get_ethtool_stats(struct mlx5e_priv *priv,
1074                                      struct ethtool_stats *stats, u64 *data);
1075 void mlx5e_ethtool_get_ringparam(struct mlx5e_priv *priv,
1076                                  struct ethtool_ringparam *param);
1077 int mlx5e_ethtool_set_ringparam(struct mlx5e_priv *priv,
1078                                 struct ethtool_ringparam *param);
1079 void mlx5e_ethtool_get_channels(struct mlx5e_priv *priv,
1080                                 struct ethtool_channels *ch);
1081 int mlx5e_ethtool_set_channels(struct mlx5e_priv *priv,
1082                                struct ethtool_channels *ch);
1083 int mlx5e_ethtool_get_coalesce(struct mlx5e_priv *priv,
1084                                struct ethtool_coalesce *coal);
1085 int mlx5e_ethtool_set_coalesce(struct mlx5e_priv *priv,
1086                                struct ethtool_coalesce *coal);
1087 int mlx5e_ethtool_get_ts_info(struct mlx5e_priv *priv,
1088                               struct ethtool_ts_info *info);
1089 int mlx5e_ethtool_flash_device(struct mlx5e_priv *priv,
1090                                struct ethtool_flash *flash);
1091
1092 int mlx5e_setup_tc_block_cb(enum tc_setup_type type, void *type_data,
1093                             void *cb_priv);
1094
1095 /* mlx5e generic netdev management API */
1096 struct net_device*
1097 mlx5e_create_netdev(struct mlx5_core_dev *mdev, const struct mlx5e_profile *profile,
1098                     void *ppriv);
1099 int mlx5e_attach_netdev(struct mlx5e_priv *priv);
1100 void mlx5e_detach_netdev(struct mlx5e_priv *priv);
1101 void mlx5e_destroy_netdev(struct mlx5e_priv *priv);
1102 void mlx5e_build_nic_params(struct mlx5_core_dev *mdev,
1103                             struct mlx5e_params *params,
1104                             u16 max_channels);
1105 u8 mlx5e_params_calculate_tx_min_inline(struct mlx5_core_dev *mdev);
1106 void mlx5e_rx_dim_work(struct work_struct *work);
1107 #endif /* __MLX5_EN_H__ */