9cc07da09b703698a2573bbd29cfc01e3f9ba0af
[sfrench/cifs-2.6.git] / drivers / net / ethernet / mellanox / mlx5 / core / en.h
1 /*
2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
3  *
4  * This software is available to you under a choice of one of two
5  * licenses.  You may choose to be licensed under the terms of the GNU
6  * General Public License (GPL) Version 2, available from the file
7  * COPYING in the main directory of this source tree, or the
8  * OpenIB.org BSD license below:
9  *
10  *     Redistribution and use in source and binary forms, with or
11  *     without modification, are permitted provided that the following
12  *     conditions are met:
13  *
14  *      - Redistributions of source code must retain the above
15  *        copyright notice, this list of conditions and the following
16  *        disclaimer.
17  *
18  *      - Redistributions in binary form must reproduce the above
19  *        copyright notice, this list of conditions and the following
20  *        disclaimer in the documentation and/or other materials
21  *        provided with the distribution.
22  *
23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
30  * SOFTWARE.
31  */
32 #ifndef __MLX5_EN_H__
33 #define __MLX5_EN_H__
34
35 #include <linux/if_vlan.h>
36 #include <linux/etherdevice.h>
37 #include <linux/timecounter.h>
38 #include <linux/net_tstamp.h>
39 #include <linux/ptp_clock_kernel.h>
40 #include <linux/crash_dump.h>
41 #include <linux/mlx5/driver.h>
42 #include <linux/mlx5/qp.h>
43 #include <linux/mlx5/cq.h>
44 #include <linux/mlx5/port.h>
45 #include <linux/mlx5/vport.h>
46 #include <linux/mlx5/transobj.h>
47 #include <linux/mlx5/fs.h>
48 #include <linux/rhashtable.h>
49 #include <net/switchdev.h>
50 #include <net/xdp.h>
51 #include <linux/net_dim.h>
52 #include "wq.h"
53 #include "mlx5_core.h"
54 #include "en_stats.h"
55
56 struct page_pool;
57
58 #define MLX5E_METADATA_ETHER_TYPE (0x8CE4)
59 #define MLX5E_METADATA_ETHER_LEN 8
60
61 #define MLX5_SET_CFG(p, f, v) MLX5_SET(create_flow_group_in, p, f, v)
62
63 #define MLX5E_ETH_HARD_MTU (ETH_HLEN + VLAN_HLEN + ETH_FCS_LEN)
64
65 #define MLX5E_HW2SW_MTU(params, hwmtu) ((hwmtu) - ((params)->hard_mtu))
66 #define MLX5E_SW2HW_MTU(params, swmtu) ((swmtu) + ((params)->hard_mtu))
67
68 #define MLX5E_MAX_DSCP          64
69 #define MLX5E_MAX_NUM_TC        8
70
71 #define MLX5_RX_HEADROOM NET_SKB_PAD
72 #define MLX5_SKB_FRAG_SZ(len)   (SKB_DATA_ALIGN(len) +  \
73                                  SKB_DATA_ALIGN(sizeof(struct skb_shared_info)))
74
75 #define MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev) \
76         (6 + MLX5_CAP_GEN(mdev, cache_line_128byte)) /* HW restriction */
77 #define MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, req) \
78         max_t(u32, MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev), req)
79 #define MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev)       MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 6)
80 #define MLX5_MPWRQ_CQE_CMPRS_LOG_STRIDE_SZ(mdev) MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 8)
81 #define MLX5E_MPWQE_STRIDE_SZ(mdev, cqe_cmprs) \
82         (cqe_cmprs ? MLX5_MPWRQ_CQE_CMPRS_LOG_STRIDE_SZ(mdev) : \
83         MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev))
84
85 #define MLX5_MPWRQ_LOG_WQE_SZ                   18
86 #define MLX5_MPWRQ_WQE_PAGE_ORDER  (MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT > 0 ? \
87                                     MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT : 0)
88 #define MLX5_MPWRQ_PAGES_PER_WQE                BIT(MLX5_MPWRQ_WQE_PAGE_ORDER)
89
90 #define MLX5_MTT_OCTW(npages) (ALIGN(npages, 8) / 2)
91 #define MLX5E_REQUIRED_WQE_MTTS         (ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8))
92 #define MLX5E_LOG_ALIGNED_MPWQE_PPW     (ilog2(MLX5E_REQUIRED_WQE_MTTS))
93 #define MLX5E_REQUIRED_MTTS(wqes)       (wqes * MLX5E_REQUIRED_WQE_MTTS)
94 #define MLX5E_MAX_RQ_NUM_MTTS   \
95         ((1 << 16) * 2) /* So that MLX5_MTT_OCTW(num_mtts) fits into u16 */
96 #define MLX5E_ORDER2_MAX_PACKET_MTU (order_base_2(10 * 1024))
97 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW    \
98                 (ilog2(MLX5E_MAX_RQ_NUM_MTTS / MLX5E_REQUIRED_WQE_MTTS))
99 #define MLX5E_LOG_MAX_RQ_NUM_PACKETS_MPW \
100         (MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW + \
101          (MLX5_MPWRQ_LOG_WQE_SZ - MLX5E_ORDER2_MAX_PACKET_MTU))
102
103 #define MLX5E_PARAMS_MINIMUM_LOG_SQ_SIZE                0x6
104 #define MLX5E_PARAMS_DEFAULT_LOG_SQ_SIZE                0xa
105 #define MLX5E_PARAMS_MAXIMUM_LOG_SQ_SIZE                0xd
106
107 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE                0x1
108 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE                0xa
109 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE min_t(u8, 0xd, \
110                                                MLX5E_LOG_MAX_RQ_NUM_PACKETS_MPW)
111
112 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW            0x2
113
114 #define MLX5_MPWRQ_SMALL_PACKET_THRESHOLD       (256)
115
116 #define MLX5E_PARAMS_DEFAULT_LRO_WQE_SZ                 (64 * 1024)
117 #define MLX5E_DEFAULT_LRO_TIMEOUT                       32
118 #define MLX5E_LRO_TIMEOUT_ARR_SIZE                      4
119
120 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC      0x10
121 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC_FROM_CQE 0x3
122 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_PKTS      0x20
123 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC      0x10
124 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC_FROM_CQE 0x10
125 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_PKTS      0x20
126 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES                0x80
127 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW            0x2
128
129 #define MLX5E_LOG_INDIR_RQT_SIZE       0x7
130 #define MLX5E_INDIR_RQT_SIZE           BIT(MLX5E_LOG_INDIR_RQT_SIZE)
131 #define MLX5E_MIN_NUM_CHANNELS         0x1
132 #define MLX5E_MAX_NUM_CHANNELS         (MLX5E_INDIR_RQT_SIZE >> 1)
133 #define MLX5E_MAX_NUM_SQS              (MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC)
134 #define MLX5E_TX_CQ_POLL_BUDGET        128
135 #define MLX5E_UPDATE_STATS_INTERVAL    200 /* msecs */
136 #define MLX5E_SQ_RECOVER_MIN_INTERVAL  500 /* msecs */
137
138 #define MLX5E_UMR_WQE_INLINE_SZ \
139         (sizeof(struct mlx5e_umr_wqe) + \
140          ALIGN(MLX5_MPWRQ_PAGES_PER_WQE * sizeof(struct mlx5_mtt), \
141                MLX5_UMR_MTT_ALIGNMENT))
142 #define MLX5E_UMR_WQEBBS \
143         (DIV_ROUND_UP(MLX5E_UMR_WQE_INLINE_SZ, MLX5_SEND_WQE_BB))
144 #define MLX5E_ICOSQ_MAX_WQEBBS MLX5E_UMR_WQEBBS
145
146 #define MLX5E_XDP_MIN_INLINE (ETH_HLEN + VLAN_HLEN)
147 #define MLX5E_XDP_TX_DS_COUNT \
148         ((sizeof(struct mlx5e_tx_wqe) / MLX5_SEND_WQE_DS) + 1 /* SG DS */)
149
150 #define MLX5E_NUM_MAIN_GROUPS 9
151
152 #define MLX5E_MSG_LEVEL                 NETIF_MSG_LINK
153
154 #define mlx5e_dbg(mlevel, priv, format, ...)                    \
155 do {                                                            \
156         if (NETIF_MSG_##mlevel & (priv)->msglevel)              \
157                 netdev_warn(priv->netdev, format,               \
158                             ##__VA_ARGS__);                     \
159 } while (0)
160
161
162 static inline u16 mlx5_min_rx_wqes(int wq_type, u32 wq_size)
163 {
164         switch (wq_type) {
165         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
166                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW,
167                              wq_size / 2);
168         default:
169                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES,
170                              wq_size / 2);
171         }
172 }
173
174 static inline int mlx5e_get_max_num_channels(struct mlx5_core_dev *mdev)
175 {
176         return is_kdump_kernel() ?
177                 MLX5E_MIN_NUM_CHANNELS :
178                 min_t(int, mdev->priv.eq_table.num_comp_vectors,
179                       MLX5E_MAX_NUM_CHANNELS);
180 }
181
182 struct mlx5e_tx_wqe {
183         struct mlx5_wqe_ctrl_seg ctrl;
184         struct mlx5_wqe_eth_seg  eth;
185 };
186
187 struct mlx5e_rx_wqe {
188         struct mlx5_wqe_srq_next_seg  next;
189         struct mlx5_wqe_data_seg      data;
190 };
191
192 struct mlx5e_umr_wqe {
193         struct mlx5_wqe_ctrl_seg       ctrl;
194         struct mlx5_wqe_umr_ctrl_seg   uctrl;
195         struct mlx5_mkey_seg           mkc;
196         struct mlx5_mtt                inline_mtts[0];
197 };
198
199 extern const char mlx5e_self_tests[][ETH_GSTRING_LEN];
200
201 static const char mlx5e_priv_flags[][ETH_GSTRING_LEN] = {
202         "rx_cqe_moder",
203         "tx_cqe_moder",
204         "rx_cqe_compress",
205         "rx_striding_rq",
206 };
207
208 enum mlx5e_priv_flag {
209         MLX5E_PFLAG_RX_CQE_BASED_MODER = (1 << 0),
210         MLX5E_PFLAG_TX_CQE_BASED_MODER = (1 << 1),
211         MLX5E_PFLAG_RX_CQE_COMPRESS = (1 << 2),
212         MLX5E_PFLAG_RX_STRIDING_RQ = (1 << 3),
213 };
214
215 #define MLX5E_SET_PFLAG(params, pflag, enable)                  \
216         do {                                                    \
217                 if (enable)                                     \
218                         (params)->pflags |= (pflag);            \
219                 else                                            \
220                         (params)->pflags &= ~(pflag);           \
221         } while (0)
222
223 #define MLX5E_GET_PFLAG(params, pflag) (!!((params)->pflags & (pflag)))
224
225 #ifdef CONFIG_MLX5_CORE_EN_DCB
226 #define MLX5E_MAX_BW_ALLOC 100 /* Max percentage of BW allocation */
227 #endif
228
229 struct mlx5e_params {
230         u8  log_sq_size;
231         u8  rq_wq_type;
232         u8  log_rq_mtu_frames;
233         u16 num_channels;
234         u8  num_tc;
235         bool rx_cqe_compress_def;
236         struct net_dim_cq_moder rx_cq_moderation;
237         struct net_dim_cq_moder tx_cq_moderation;
238         bool lro_en;
239         u32 lro_wqe_sz;
240         u8  tx_min_inline_mode;
241         u8  rss_hfunc;
242         u8  toeplitz_hash_key[40];
243         u32 indirection_rqt[MLX5E_INDIR_RQT_SIZE];
244         bool vlan_strip_disable;
245         bool scatter_fcs_en;
246         bool rx_dim_enabled;
247         bool tx_dim_enabled;
248         u32 lro_timeout;
249         u32 pflags;
250         struct bpf_prog *xdp_prog;
251         unsigned int sw_mtu;
252         int hard_mtu;
253 };
254
255 #ifdef CONFIG_MLX5_CORE_EN_DCB
256 struct mlx5e_cee_config {
257         /* bw pct for priority group */
258         u8                         pg_bw_pct[CEE_DCBX_MAX_PGS];
259         u8                         prio_to_pg_map[CEE_DCBX_MAX_PRIO];
260         bool                       pfc_setting[CEE_DCBX_MAX_PRIO];
261         bool                       pfc_enable;
262 };
263
264 enum {
265         MLX5_DCB_CHG_RESET,
266         MLX5_DCB_NO_CHG,
267         MLX5_DCB_CHG_NO_RESET,
268 };
269
270 struct mlx5e_dcbx {
271         enum mlx5_dcbx_oper_mode   mode;
272         struct mlx5e_cee_config    cee_cfg; /* pending configuration */
273         u8                         dscp_app_cnt;
274
275         /* The only setting that cannot be read from FW */
276         u8                         tc_tsa[IEEE_8021QAZ_MAX_TCS];
277         u8                         cap;
278 };
279
280 struct mlx5e_dcbx_dp {
281         u8                         dscp2prio[MLX5E_MAX_DSCP];
282         u8                         trust_state;
283 };
284 #endif
285
286 enum {
287         MLX5E_RQ_STATE_ENABLED,
288         MLX5E_RQ_STATE_AM,
289 };
290
291 #define MLX5E_TEST_BIT(state, nr) (state & BIT(nr))
292
293 struct mlx5e_cq {
294         /* data path - accessed per cqe */
295         struct mlx5_cqwq           wq;
296
297         /* data path - accessed per napi poll */
298         u16                        event_ctr;
299         struct napi_struct        *napi;
300         struct mlx5_core_cq        mcq;
301         struct mlx5e_channel      *channel;
302
303         /* cqe decompression */
304         struct mlx5_cqe64          title;
305         struct mlx5_mini_cqe8      mini_arr[MLX5_MINI_CQE_ARRAY_SIZE];
306         u8                         mini_arr_idx;
307         u16                        decmprs_left;
308         u16                        decmprs_wqe_counter;
309
310         /* control */
311         struct mlx5_core_dev      *mdev;
312         struct mlx5_frag_wq_ctrl   wq_ctrl;
313 } ____cacheline_aligned_in_smp;
314
315 struct mlx5e_tx_wqe_info {
316         struct sk_buff *skb;
317         u32 num_bytes;
318         u8  num_wqebbs;
319         u8  num_dma;
320 };
321
322 enum mlx5e_dma_map_type {
323         MLX5E_DMA_MAP_SINGLE,
324         MLX5E_DMA_MAP_PAGE
325 };
326
327 struct mlx5e_sq_dma {
328         dma_addr_t              addr;
329         u32                     size;
330         enum mlx5e_dma_map_type type;
331 };
332
333 enum {
334         MLX5E_SQ_STATE_ENABLED,
335         MLX5E_SQ_STATE_RECOVERING,
336         MLX5E_SQ_STATE_IPSEC,
337         MLX5E_SQ_STATE_AM,
338         MLX5E_SQ_STATE_TLS,
339 };
340
341 struct mlx5e_sq_wqe_info {
342         u8  opcode;
343 };
344
345 struct mlx5e_txqsq {
346         /* data path */
347
348         /* dirtied @completion */
349         u16                        cc;
350         u32                        dma_fifo_cc;
351         struct net_dim             dim; /* Adaptive Moderation */
352
353         /* dirtied @xmit */
354         u16                        pc ____cacheline_aligned_in_smp;
355         u32                        dma_fifo_pc;
356         struct mlx5e_sq_stats      stats;
357
358         struct mlx5e_cq            cq;
359
360         /* write@xmit, read@completion */
361         struct {
362                 struct mlx5e_sq_dma       *dma_fifo;
363                 struct mlx5e_tx_wqe_info  *wqe_info;
364         } db;
365
366         /* read only */
367         struct mlx5_wq_cyc         wq;
368         u32                        dma_fifo_mask;
369         void __iomem              *uar_map;
370         struct netdev_queue       *txq;
371         u32                        sqn;
372         u8                         min_inline_mode;
373         u16                        edge;
374         struct device             *pdev;
375         __be32                     mkey_be;
376         unsigned long              state;
377         struct hwtstamp_config    *tstamp;
378         struct mlx5_clock         *clock;
379
380         /* control path */
381         struct mlx5_wq_ctrl        wq_ctrl;
382         struct mlx5e_channel      *channel;
383         int                        txq_ix;
384         u32                        rate_limit;
385         struct mlx5e_txqsq_recover {
386                 struct work_struct         recover_work;
387                 u64                        last_recover;
388         } recover;
389 } ____cacheline_aligned_in_smp;
390
391 struct mlx5e_xdpsq {
392         /* data path */
393
394         /* dirtied @rx completion */
395         u16                        cc;
396         u16                        pc;
397
398         struct mlx5e_cq            cq;
399
400         /* write@xmit, read@completion */
401         struct {
402                 struct mlx5e_dma_info     *di;
403                 bool                       doorbell;
404                 bool                       redirect_flush;
405         } db;
406
407         /* read only */
408         struct mlx5_wq_cyc         wq;
409         void __iomem              *uar_map;
410         u32                        sqn;
411         struct device             *pdev;
412         __be32                     mkey_be;
413         u8                         min_inline_mode;
414         unsigned long              state;
415
416         /* control path */
417         struct mlx5_wq_ctrl        wq_ctrl;
418         struct mlx5e_channel      *channel;
419 } ____cacheline_aligned_in_smp;
420
421 struct mlx5e_icosq {
422         /* data path */
423
424         /* dirtied @xmit */
425         u16                        pc ____cacheline_aligned_in_smp;
426
427         struct mlx5e_cq            cq;
428
429         /* write@xmit, read@completion */
430         struct {
431                 struct mlx5e_sq_wqe_info *ico_wqe;
432         } db;
433
434         /* read only */
435         struct mlx5_wq_cyc         wq;
436         void __iomem              *uar_map;
437         u32                        sqn;
438         u16                        edge;
439         unsigned long              state;
440
441         /* control path */
442         struct mlx5_wq_ctrl        wq_ctrl;
443         struct mlx5e_channel      *channel;
444 } ____cacheline_aligned_in_smp;
445
446 static inline bool
447 mlx5e_wqc_has_room_for(struct mlx5_wq_cyc *wq, u16 cc, u16 pc, u16 n)
448 {
449         return (((wq->sz_m1 & (cc - pc)) >= n) || (cc == pc));
450 }
451
452 struct mlx5e_dma_info {
453         struct page     *page;
454         dma_addr_t      addr;
455 };
456
457 struct mlx5e_wqe_frag_info {
458         struct mlx5e_dma_info di;
459         u32 offset;
460 };
461
462 struct mlx5e_umr_dma_info {
463         struct mlx5e_dma_info  dma_info[MLX5_MPWRQ_PAGES_PER_WQE];
464 };
465
466 struct mlx5e_mpw_info {
467         struct mlx5e_umr_dma_info umr;
468         u16 consumed_strides;
469         DECLARE_BITMAP(xdp_xmit_bitmap, MLX5_MPWRQ_PAGES_PER_WQE);
470 };
471
472 /* a single cache unit is capable to serve one napi call (for non-striding rq)
473  * or a MPWQE (for striding rq).
474  */
475 #define MLX5E_CACHE_UNIT        (MLX5_MPWRQ_PAGES_PER_WQE > NAPI_POLL_WEIGHT ? \
476                                  MLX5_MPWRQ_PAGES_PER_WQE : NAPI_POLL_WEIGHT)
477 #define MLX5E_CACHE_SIZE        (4 * roundup_pow_of_two(MLX5E_CACHE_UNIT))
478 struct mlx5e_page_cache {
479         u32 head;
480         u32 tail;
481         struct mlx5e_dma_info page_cache[MLX5E_CACHE_SIZE];
482 };
483
484 struct mlx5e_rq;
485 typedef void (*mlx5e_fp_handle_rx_cqe)(struct mlx5e_rq*, struct mlx5_cqe64*);
486 typedef struct sk_buff *
487 (*mlx5e_fp_skb_from_cqe_mpwrq)(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
488                                u16 cqe_bcnt, u32 head_offset, u32 page_idx);
489 typedef bool (*mlx5e_fp_post_rx_wqes)(struct mlx5e_rq *rq);
490 typedef void (*mlx5e_fp_dealloc_wqe)(struct mlx5e_rq*, u16);
491
492 enum mlx5e_rq_flag {
493         MLX5E_RQ_FLAG_XDP_XMIT = BIT(0),
494 };
495
496 struct mlx5e_rq {
497         /* data path */
498         struct mlx5_wq_ll      wq;
499
500         union {
501                 struct {
502                         struct mlx5e_wqe_frag_info *frag_info;
503                         u32 frag_sz;    /* max possible skb frag_sz */
504                         union {
505                                 bool page_reuse;
506                         };
507                 } wqe;
508                 struct {
509                         struct mlx5e_umr_wqe   umr_wqe;
510                         struct mlx5e_mpw_info *info;
511                         mlx5e_fp_skb_from_cqe_mpwrq skb_from_cqe_mpwrq;
512                         u16                    num_strides;
513                         u8                     log_stride_sz;
514                         bool                   umr_in_progress;
515                 } mpwqe;
516         };
517         struct {
518                 u16            headroom;
519                 u8             page_order;
520                 u8             map_dir;   /* dma map direction */
521         } buff;
522
523         struct mlx5e_channel  *channel;
524         struct device         *pdev;
525         struct net_device     *netdev;
526         struct mlx5e_rq_stats  stats;
527         struct mlx5e_cq        cq;
528         struct mlx5e_page_cache page_cache;
529         struct hwtstamp_config *tstamp;
530         struct mlx5_clock      *clock;
531
532         mlx5e_fp_handle_rx_cqe handle_rx_cqe;
533         mlx5e_fp_post_rx_wqes  post_wqes;
534         mlx5e_fp_dealloc_wqe   dealloc_wqe;
535
536         unsigned long          state;
537         int                    ix;
538
539         struct net_dim         dim; /* Dynamic Interrupt Moderation */
540
541         /* XDP */
542         struct bpf_prog       *xdp_prog;
543         unsigned int           hw_mtu;
544         struct mlx5e_xdpsq     xdpsq;
545         DECLARE_BITMAP(flags, 8);
546         struct page_pool      *page_pool;
547
548         /* control */
549         struct mlx5_wq_ctrl    wq_ctrl;
550         __be32                 mkey_be;
551         u8                     wq_type;
552         u32                    rqn;
553         struct mlx5_core_dev  *mdev;
554         struct mlx5_core_mkey  umr_mkey;
555
556         /* XDP read-mostly */
557         struct xdp_rxq_info    xdp_rxq;
558 } ____cacheline_aligned_in_smp;
559
560 struct mlx5e_channel {
561         /* data path */
562         struct mlx5e_rq            rq;
563         struct mlx5e_txqsq         sq[MLX5E_MAX_NUM_TC];
564         struct mlx5e_icosq         icosq;   /* internal control operations */
565         bool                       xdp;
566         struct napi_struct         napi;
567         struct device             *pdev;
568         struct net_device         *netdev;
569         __be32                     mkey_be;
570         u8                         num_tc;
571
572         /* data path - accessed per napi poll */
573         struct irq_desc *irq_desc;
574         struct mlx5e_ch_stats      stats;
575
576         /* control */
577         struct mlx5e_priv         *priv;
578         struct mlx5_core_dev      *mdev;
579         struct hwtstamp_config    *tstamp;
580         int                        ix;
581         int                        cpu;
582 };
583
584 struct mlx5e_channels {
585         struct mlx5e_channel **c;
586         unsigned int           num;
587         struct mlx5e_params    params;
588 };
589
590 enum mlx5e_traffic_types {
591         MLX5E_TT_IPV4_TCP,
592         MLX5E_TT_IPV6_TCP,
593         MLX5E_TT_IPV4_UDP,
594         MLX5E_TT_IPV6_UDP,
595         MLX5E_TT_IPV4_IPSEC_AH,
596         MLX5E_TT_IPV6_IPSEC_AH,
597         MLX5E_TT_IPV4_IPSEC_ESP,
598         MLX5E_TT_IPV6_IPSEC_ESP,
599         MLX5E_TT_IPV4,
600         MLX5E_TT_IPV6,
601         MLX5E_TT_ANY,
602         MLX5E_NUM_TT,
603         MLX5E_NUM_INDIR_TIRS = MLX5E_TT_ANY,
604 };
605
606 enum mlx5e_tunnel_types {
607         MLX5E_TT_IPV4_GRE,
608         MLX5E_TT_IPV6_GRE,
609         MLX5E_NUM_TUNNEL_TT,
610 };
611
612 enum {
613         MLX5E_STATE_ASYNC_EVENTS_ENABLED,
614         MLX5E_STATE_OPENED,
615         MLX5E_STATE_DESTROYING,
616 };
617
618 struct mlx5e_vxlan_db {
619         spinlock_t                      lock; /* protect vxlan table */
620         struct radix_tree_root          tree;
621 };
622
623 struct mlx5e_l2_rule {
624         u8  addr[ETH_ALEN + 2];
625         struct mlx5_flow_handle *rule;
626 };
627
628 struct mlx5e_flow_table {
629         int num_groups;
630         struct mlx5_flow_table *t;
631         struct mlx5_flow_group **g;
632 };
633
634 #define MLX5E_L2_ADDR_HASH_SIZE BIT(BITS_PER_BYTE)
635
636 struct mlx5e_tc_table {
637         struct mlx5_flow_table          *t;
638
639         struct rhashtable_params        ht_params;
640         struct rhashtable               ht;
641
642         DECLARE_HASHTABLE(mod_hdr_tbl, 8);
643         DECLARE_HASHTABLE(hairpin_tbl, 8);
644 };
645
646 struct mlx5e_vlan_table {
647         struct mlx5e_flow_table         ft;
648         DECLARE_BITMAP(active_cvlans, VLAN_N_VID);
649         DECLARE_BITMAP(active_svlans, VLAN_N_VID);
650         struct mlx5_flow_handle *active_cvlans_rule[VLAN_N_VID];
651         struct mlx5_flow_handle *active_svlans_rule[VLAN_N_VID];
652         struct mlx5_flow_handle *untagged_rule;
653         struct mlx5_flow_handle *any_cvlan_rule;
654         struct mlx5_flow_handle *any_svlan_rule;
655         bool                    cvlan_filter_disabled;
656 };
657
658 struct mlx5e_l2_table {
659         struct mlx5e_flow_table    ft;
660         struct hlist_head          netdev_uc[MLX5E_L2_ADDR_HASH_SIZE];
661         struct hlist_head          netdev_mc[MLX5E_L2_ADDR_HASH_SIZE];
662         struct mlx5e_l2_rule       broadcast;
663         struct mlx5e_l2_rule       allmulti;
664         struct mlx5e_l2_rule       promisc;
665         bool                       broadcast_enabled;
666         bool                       allmulti_enabled;
667         bool                       promisc_enabled;
668 };
669
670 /* L3/L4 traffic type classifier */
671 struct mlx5e_ttc_table {
672         struct mlx5e_flow_table  ft;
673         struct mlx5_flow_handle  *rules[MLX5E_NUM_TT];
674         struct mlx5_flow_handle  *tunnel_rules[MLX5E_NUM_TUNNEL_TT];
675 };
676
677 #define ARFS_HASH_SHIFT BITS_PER_BYTE
678 #define ARFS_HASH_SIZE BIT(BITS_PER_BYTE)
679 struct arfs_table {
680         struct mlx5e_flow_table  ft;
681         struct mlx5_flow_handle  *default_rule;
682         struct hlist_head        rules_hash[ARFS_HASH_SIZE];
683 };
684
685 enum  arfs_type {
686         ARFS_IPV4_TCP,
687         ARFS_IPV6_TCP,
688         ARFS_IPV4_UDP,
689         ARFS_IPV6_UDP,
690         ARFS_NUM_TYPES,
691 };
692
693 struct mlx5e_arfs_tables {
694         struct arfs_table arfs_tables[ARFS_NUM_TYPES];
695         /* Protect aRFS rules list */
696         spinlock_t                     arfs_lock;
697         struct list_head               rules;
698         int                            last_filter_id;
699         struct workqueue_struct        *wq;
700 };
701
702 /* NIC prio FTS */
703 enum {
704         MLX5E_VLAN_FT_LEVEL = 0,
705         MLX5E_L2_FT_LEVEL,
706         MLX5E_TTC_FT_LEVEL,
707         MLX5E_INNER_TTC_FT_LEVEL,
708         MLX5E_ARFS_FT_LEVEL
709 };
710
711 enum {
712         MLX5E_TC_FT_LEVEL = 0,
713         MLX5E_TC_TTC_FT_LEVEL,
714 };
715
716 struct mlx5e_ethtool_table {
717         struct mlx5_flow_table *ft;
718         int                    num_rules;
719 };
720
721 #define ETHTOOL_NUM_L3_L4_FTS 7
722 #define ETHTOOL_NUM_L2_FTS 4
723
724 struct mlx5e_ethtool_steering {
725         struct mlx5e_ethtool_table      l3_l4_ft[ETHTOOL_NUM_L3_L4_FTS];
726         struct mlx5e_ethtool_table      l2_ft[ETHTOOL_NUM_L2_FTS];
727         struct list_head                rules;
728         int                             tot_num_rules;
729 };
730
731 struct mlx5e_flow_steering {
732         struct mlx5_flow_namespace      *ns;
733         struct mlx5e_ethtool_steering   ethtool;
734         struct mlx5e_tc_table           tc;
735         struct mlx5e_vlan_table         vlan;
736         struct mlx5e_l2_table           l2;
737         struct mlx5e_ttc_table          ttc;
738         struct mlx5e_ttc_table          inner_ttc;
739         struct mlx5e_arfs_tables        arfs;
740 };
741
742 struct mlx5e_rqt {
743         u32              rqtn;
744         bool             enabled;
745 };
746
747 struct mlx5e_tir {
748         u32               tirn;
749         struct mlx5e_rqt  rqt;
750         struct list_head  list;
751 };
752
753 enum {
754         MLX5E_TC_PRIO = 0,
755         MLX5E_NIC_PRIO
756 };
757
758 struct mlx5e_priv {
759         /* priv data path fields - start */
760         struct mlx5e_txqsq *txq2sq[MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC];
761         int channel_tc2txq[MLX5E_MAX_NUM_CHANNELS][MLX5E_MAX_NUM_TC];
762 #ifdef CONFIG_MLX5_CORE_EN_DCB
763         struct mlx5e_dcbx_dp       dcbx_dp;
764 #endif
765         /* priv data path fields - end */
766
767         u32                        msglevel;
768         unsigned long              state;
769         struct mutex               state_lock; /* Protects Interface state */
770         struct mlx5e_rq            drop_rq;
771
772         struct mlx5e_channels      channels;
773         u32                        tisn[MLX5E_MAX_NUM_TC];
774         struct mlx5e_rqt           indir_rqt;
775         struct mlx5e_tir           indir_tir[MLX5E_NUM_INDIR_TIRS];
776         struct mlx5e_tir           inner_indir_tir[MLX5E_NUM_INDIR_TIRS];
777         struct mlx5e_tir           direct_tir[MLX5E_MAX_NUM_CHANNELS];
778         u32                        tx_rates[MLX5E_MAX_NUM_SQS];
779
780         struct mlx5e_flow_steering fs;
781         struct mlx5e_vxlan_db      vxlan;
782
783         struct workqueue_struct    *wq;
784         struct work_struct         update_carrier_work;
785         struct work_struct         set_rx_mode_work;
786         struct work_struct         tx_timeout_work;
787         struct delayed_work        update_stats_work;
788
789         struct mlx5_core_dev      *mdev;
790         struct net_device         *netdev;
791         struct mlx5e_stats         stats;
792         struct hwtstamp_config     tstamp;
793         u16                        q_counter;
794         u16                        drop_rq_q_counter;
795 #ifdef CONFIG_MLX5_CORE_EN_DCB
796         struct mlx5e_dcbx          dcbx;
797 #endif
798
799         const struct mlx5e_profile *profile;
800         void                      *ppriv;
801 #ifdef CONFIG_MLX5_EN_IPSEC
802         struct mlx5e_ipsec        *ipsec;
803 #endif
804 #ifdef CONFIG_MLX5_EN_TLS
805         struct mlx5e_tls          *tls;
806 #endif
807 };
808
809 struct mlx5e_profile {
810         void    (*init)(struct mlx5_core_dev *mdev,
811                         struct net_device *netdev,
812                         const struct mlx5e_profile *profile, void *ppriv);
813         void    (*cleanup)(struct mlx5e_priv *priv);
814         int     (*init_rx)(struct mlx5e_priv *priv);
815         void    (*cleanup_rx)(struct mlx5e_priv *priv);
816         int     (*init_tx)(struct mlx5e_priv *priv);
817         void    (*cleanup_tx)(struct mlx5e_priv *priv);
818         void    (*enable)(struct mlx5e_priv *priv);
819         void    (*disable)(struct mlx5e_priv *priv);
820         void    (*update_stats)(struct mlx5e_priv *priv);
821         void    (*update_carrier)(struct mlx5e_priv *priv);
822         int     (*max_nch)(struct mlx5_core_dev *mdev);
823         struct {
824                 mlx5e_fp_handle_rx_cqe handle_rx_cqe;
825                 mlx5e_fp_handle_rx_cqe handle_rx_cqe_mpwqe;
826         } rx_handlers;
827         void    (*netdev_registered_init)(struct mlx5e_priv *priv);
828         void    (*netdev_registered_remove)(struct mlx5e_priv *priv);
829         int     max_tc;
830 };
831
832 void mlx5e_build_ptys2ethtool_map(void);
833
834 u16 mlx5e_select_queue(struct net_device *dev, struct sk_buff *skb,
835                        void *accel_priv, select_queue_fallback_t fallback);
836 netdev_tx_t mlx5e_xmit(struct sk_buff *skb, struct net_device *dev);
837 netdev_tx_t mlx5e_sq_xmit(struct mlx5e_txqsq *sq, struct sk_buff *skb,
838                           struct mlx5e_tx_wqe *wqe, u16 pi);
839
840 void mlx5e_completion_event(struct mlx5_core_cq *mcq);
841 void mlx5e_cq_error_event(struct mlx5_core_cq *mcq, enum mlx5_event event);
842 int mlx5e_napi_poll(struct napi_struct *napi, int budget);
843 bool mlx5e_poll_tx_cq(struct mlx5e_cq *cq, int napi_budget);
844 int mlx5e_poll_rx_cq(struct mlx5e_cq *cq, int budget);
845 bool mlx5e_poll_xdpsq_cq(struct mlx5e_cq *cq);
846 void mlx5e_free_txqsq_descs(struct mlx5e_txqsq *sq);
847 void mlx5e_free_xdpsq_descs(struct mlx5e_xdpsq *sq);
848
849 bool mlx5e_check_fragmented_striding_rq_cap(struct mlx5_core_dev *mdev);
850 bool mlx5e_striding_rq_possible(struct mlx5_core_dev *mdev,
851                                 struct mlx5e_params *params);
852
853 void mlx5e_page_release(struct mlx5e_rq *rq, struct mlx5e_dma_info *dma_info,
854                         bool recycle);
855 void mlx5e_handle_rx_cqe(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
856 void mlx5e_handle_rx_cqe_mpwrq(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
857 bool mlx5e_post_rx_wqes(struct mlx5e_rq *rq);
858 bool mlx5e_post_rx_mpwqes(struct mlx5e_rq *rq);
859 void mlx5e_dealloc_rx_wqe(struct mlx5e_rq *rq, u16 ix);
860 void mlx5e_dealloc_rx_mpwqe(struct mlx5e_rq *rq, u16 ix);
861 void mlx5e_free_rx_mpwqe(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi);
862 struct sk_buff *
863 mlx5e_skb_from_cqe_mpwrq_linear(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
864                                 u16 cqe_bcnt, u32 head_offset, u32 page_idx);
865 struct sk_buff *
866 mlx5e_skb_from_cqe_mpwrq_nonlinear(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
867                                    u16 cqe_bcnt, u32 head_offset, u32 page_idx);
868
869 void mlx5e_update_stats(struct mlx5e_priv *priv);
870
871 int mlx5e_create_flow_steering(struct mlx5e_priv *priv);
872 void mlx5e_destroy_flow_steering(struct mlx5e_priv *priv);
873 void mlx5e_init_l2_addr(struct mlx5e_priv *priv);
874 void mlx5e_destroy_flow_table(struct mlx5e_flow_table *ft);
875 int mlx5e_self_test_num(struct mlx5e_priv *priv);
876 void mlx5e_self_test(struct net_device *ndev, struct ethtool_test *etest,
877                      u64 *buf);
878 int mlx5e_ethtool_get_flow(struct mlx5e_priv *priv, struct ethtool_rxnfc *info,
879                            int location);
880 int mlx5e_ethtool_get_all_flows(struct mlx5e_priv *priv,
881                                 struct ethtool_rxnfc *info, u32 *rule_locs);
882 int mlx5e_ethtool_flow_replace(struct mlx5e_priv *priv,
883                                struct ethtool_rx_flow_spec *fs);
884 int mlx5e_ethtool_flow_remove(struct mlx5e_priv *priv,
885                               int location);
886 void mlx5e_ethtool_init_steering(struct mlx5e_priv *priv);
887 void mlx5e_ethtool_cleanup_steering(struct mlx5e_priv *priv);
888 void mlx5e_set_rx_mode_work(struct work_struct *work);
889
890 int mlx5e_hwstamp_set(struct mlx5e_priv *priv, struct ifreq *ifr);
891 int mlx5e_hwstamp_get(struct mlx5e_priv *priv, struct ifreq *ifr);
892 int mlx5e_modify_rx_cqe_compression_locked(struct mlx5e_priv *priv, bool val);
893
894 int mlx5e_vlan_rx_add_vid(struct net_device *dev, __always_unused __be16 proto,
895                           u16 vid);
896 int mlx5e_vlan_rx_kill_vid(struct net_device *dev, __always_unused __be16 proto,
897                            u16 vid);
898 void mlx5e_enable_cvlan_filter(struct mlx5e_priv *priv);
899 void mlx5e_disable_cvlan_filter(struct mlx5e_priv *priv);
900 void mlx5e_timestamp_init(struct mlx5e_priv *priv);
901
902 struct mlx5e_redirect_rqt_param {
903         bool is_rss;
904         union {
905                 u32 rqn; /* Direct RQN (Non-RSS) */
906                 struct {
907                         u8 hfunc;
908                         struct mlx5e_channels *channels;
909                 } rss; /* RSS data */
910         };
911 };
912
913 int mlx5e_redirect_rqt(struct mlx5e_priv *priv, u32 rqtn, int sz,
914                        struct mlx5e_redirect_rqt_param rrp);
915 void mlx5e_build_indir_tir_ctx_hash(struct mlx5e_params *params,
916                                     enum mlx5e_traffic_types tt,
917                                     void *tirc, bool inner);
918
919 int mlx5e_open_locked(struct net_device *netdev);
920 int mlx5e_close_locked(struct net_device *netdev);
921
922 int mlx5e_open_channels(struct mlx5e_priv *priv,
923                         struct mlx5e_channels *chs);
924 void mlx5e_close_channels(struct mlx5e_channels *chs);
925
926 /* Function pointer to be used to modify WH settings while
927  * switching channels
928  */
929 typedef int (*mlx5e_fp_hw_modify)(struct mlx5e_priv *priv);
930 void mlx5e_switch_priv_channels(struct mlx5e_priv *priv,
931                                 struct mlx5e_channels *new_chs,
932                                 mlx5e_fp_hw_modify hw_modify);
933 void mlx5e_activate_priv_channels(struct mlx5e_priv *priv);
934 void mlx5e_deactivate_priv_channels(struct mlx5e_priv *priv);
935
936 void mlx5e_build_default_indir_rqt(u32 *indirection_rqt, int len,
937                                    int num_channels);
938 int mlx5e_get_max_linkspeed(struct mlx5_core_dev *mdev, u32 *speed);
939
940 void mlx5e_set_tx_cq_mode_params(struct mlx5e_params *params,
941                                  u8 cq_period_mode);
942 void mlx5e_set_rx_cq_mode_params(struct mlx5e_params *params,
943                                  u8 cq_period_mode);
944 void mlx5e_set_rq_type(struct mlx5_core_dev *mdev, struct mlx5e_params *params);
945 void mlx5e_init_rq_type_params(struct mlx5_core_dev *mdev,
946                                struct mlx5e_params *params);
947
948 static inline bool mlx5e_tunnel_inner_ft_supported(struct mlx5_core_dev *mdev)
949 {
950         return (MLX5_CAP_ETH(mdev, tunnel_stateless_gre) &&
951                 MLX5_CAP_FLOWTABLE_NIC_RX(mdev, ft_field_support.inner_ip_version));
952 }
953
954 static inline void mlx5e_sq_fetch_wqe(struct mlx5e_txqsq *sq,
955                                       struct mlx5e_tx_wqe **wqe,
956                                       u16 *pi)
957 {
958         struct mlx5_wq_cyc *wq;
959
960         wq = &sq->wq;
961         *pi = sq->pc & wq->sz_m1;
962         *wqe = mlx5_wq_cyc_get_wqe(wq, *pi);
963         memset(*wqe, 0, sizeof(**wqe));
964 }
965
966 static inline
967 struct mlx5e_tx_wqe *mlx5e_post_nop(struct mlx5_wq_cyc *wq, u32 sqn, u16 *pc)
968 {
969         u16                         pi   = *pc & wq->sz_m1;
970         struct mlx5e_tx_wqe        *wqe  = mlx5_wq_cyc_get_wqe(wq, pi);
971         struct mlx5_wqe_ctrl_seg   *cseg = &wqe->ctrl;
972
973         memset(cseg, 0, sizeof(*cseg));
974
975         cseg->opmod_idx_opcode = cpu_to_be32((*pc << 8) | MLX5_OPCODE_NOP);
976         cseg->qpn_ds           = cpu_to_be32((sqn << 8) | 0x01);
977
978         (*pc)++;
979
980         return wqe;
981 }
982
983 static inline
984 void mlx5e_notify_hw(struct mlx5_wq_cyc *wq, u16 pc,
985                      void __iomem *uar_map,
986                      struct mlx5_wqe_ctrl_seg *ctrl)
987 {
988         ctrl->fm_ce_se = MLX5_WQE_CTRL_CQ_UPDATE;
989         /* ensure wqe is visible to device before updating doorbell record */
990         dma_wmb();
991
992         *wq->db = cpu_to_be32(pc);
993
994         /* ensure doorbell record is visible to device before ringing the
995          * doorbell
996          */
997         wmb();
998
999         mlx5_write64((__be32 *)ctrl, uar_map, NULL);
1000 }
1001
1002 static inline void mlx5e_cq_arm(struct mlx5e_cq *cq)
1003 {
1004         struct mlx5_core_cq *mcq;
1005
1006         mcq = &cq->mcq;
1007         mlx5_cq_arm(mcq, MLX5_CQ_DB_REQ_NOT, mcq->uar->map, cq->wq.cc);
1008 }
1009
1010 extern const struct ethtool_ops mlx5e_ethtool_ops;
1011 #ifdef CONFIG_MLX5_CORE_EN_DCB
1012 extern const struct dcbnl_rtnl_ops mlx5e_dcbnl_ops;
1013 int mlx5e_dcbnl_ieee_setets_core(struct mlx5e_priv *priv, struct ieee_ets *ets);
1014 void mlx5e_dcbnl_initialize(struct mlx5e_priv *priv);
1015 void mlx5e_dcbnl_init_app(struct mlx5e_priv *priv);
1016 void mlx5e_dcbnl_delete_app(struct mlx5e_priv *priv);
1017 #endif
1018
1019 #ifndef CONFIG_RFS_ACCEL
1020 static inline int mlx5e_arfs_create_tables(struct mlx5e_priv *priv)
1021 {
1022         return 0;
1023 }
1024
1025 static inline void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv) {}
1026
1027 static inline int mlx5e_arfs_enable(struct mlx5e_priv *priv)
1028 {
1029         return -EOPNOTSUPP;
1030 }
1031
1032 static inline int mlx5e_arfs_disable(struct mlx5e_priv *priv)
1033 {
1034         return -EOPNOTSUPP;
1035 }
1036 #else
1037 int mlx5e_arfs_create_tables(struct mlx5e_priv *priv);
1038 void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv);
1039 int mlx5e_arfs_enable(struct mlx5e_priv *priv);
1040 int mlx5e_arfs_disable(struct mlx5e_priv *priv);
1041 int mlx5e_rx_flow_steer(struct net_device *dev, const struct sk_buff *skb,
1042                         u16 rxq_index, u32 flow_id);
1043 #endif
1044
1045 int mlx5e_create_tir(struct mlx5_core_dev *mdev,
1046                      struct mlx5e_tir *tir, u32 *in, int inlen);
1047 void mlx5e_destroy_tir(struct mlx5_core_dev *mdev,
1048                        struct mlx5e_tir *tir);
1049 int mlx5e_create_mdev_resources(struct mlx5_core_dev *mdev);
1050 void mlx5e_destroy_mdev_resources(struct mlx5_core_dev *mdev);
1051 int mlx5e_refresh_tirs(struct mlx5e_priv *priv, bool enable_uc_lb);
1052
1053 /* common netdev helpers */
1054 int mlx5e_create_indirect_rqt(struct mlx5e_priv *priv);
1055
1056 int mlx5e_create_indirect_tirs(struct mlx5e_priv *priv);
1057 void mlx5e_destroy_indirect_tirs(struct mlx5e_priv *priv);
1058
1059 int mlx5e_create_direct_rqts(struct mlx5e_priv *priv);
1060 void mlx5e_destroy_direct_rqts(struct mlx5e_priv *priv);
1061 int mlx5e_create_direct_tirs(struct mlx5e_priv *priv);
1062 void mlx5e_destroy_direct_tirs(struct mlx5e_priv *priv);
1063 void mlx5e_destroy_rqt(struct mlx5e_priv *priv, struct mlx5e_rqt *rqt);
1064
1065 struct ttc_params {
1066         struct mlx5_flow_table_attr ft_attr;
1067         u32 any_tt_tirn;
1068         u32 indir_tirn[MLX5E_NUM_INDIR_TIRS];
1069         struct mlx5e_ttc_table *inner_ttc;
1070 };
1071
1072 void mlx5e_set_ttc_basic_params(struct mlx5e_priv *priv, struct ttc_params *ttc_params);
1073 void mlx5e_set_ttc_ft_params(struct ttc_params *ttc_params);
1074 void mlx5e_set_inner_ttc_ft_params(struct ttc_params *ttc_params);
1075
1076 int mlx5e_create_ttc_table(struct mlx5e_priv *priv, struct ttc_params *params,
1077                            struct mlx5e_ttc_table *ttc);
1078 void mlx5e_destroy_ttc_table(struct mlx5e_priv *priv,
1079                              struct mlx5e_ttc_table *ttc);
1080
1081 int mlx5e_create_inner_ttc_table(struct mlx5e_priv *priv, struct ttc_params *params,
1082                                  struct mlx5e_ttc_table *ttc);
1083 void mlx5e_destroy_inner_ttc_table(struct mlx5e_priv *priv,
1084                                    struct mlx5e_ttc_table *ttc);
1085
1086 int mlx5e_create_tis(struct mlx5_core_dev *mdev, int tc,
1087                      u32 underlay_qpn, u32 *tisn);
1088 void mlx5e_destroy_tis(struct mlx5_core_dev *mdev, u32 tisn);
1089
1090 int mlx5e_create_tises(struct mlx5e_priv *priv);
1091 void mlx5e_cleanup_nic_tx(struct mlx5e_priv *priv);
1092 int mlx5e_close(struct net_device *netdev);
1093 int mlx5e_open(struct net_device *netdev);
1094 void mlx5e_update_stats_work(struct work_struct *work);
1095
1096 int mlx5e_bits_invert(unsigned long a, int size);
1097
1098 /* ethtool helpers */
1099 void mlx5e_ethtool_get_drvinfo(struct mlx5e_priv *priv,
1100                                struct ethtool_drvinfo *drvinfo);
1101 void mlx5e_ethtool_get_strings(struct mlx5e_priv *priv,
1102                                uint32_t stringset, uint8_t *data);
1103 int mlx5e_ethtool_get_sset_count(struct mlx5e_priv *priv, int sset);
1104 void mlx5e_ethtool_get_ethtool_stats(struct mlx5e_priv *priv,
1105                                      struct ethtool_stats *stats, u64 *data);
1106 void mlx5e_ethtool_get_ringparam(struct mlx5e_priv *priv,
1107                                  struct ethtool_ringparam *param);
1108 int mlx5e_ethtool_set_ringparam(struct mlx5e_priv *priv,
1109                                 struct ethtool_ringparam *param);
1110 void mlx5e_ethtool_get_channels(struct mlx5e_priv *priv,
1111                                 struct ethtool_channels *ch);
1112 int mlx5e_ethtool_set_channels(struct mlx5e_priv *priv,
1113                                struct ethtool_channels *ch);
1114 int mlx5e_ethtool_get_coalesce(struct mlx5e_priv *priv,
1115                                struct ethtool_coalesce *coal);
1116 int mlx5e_ethtool_set_coalesce(struct mlx5e_priv *priv,
1117                                struct ethtool_coalesce *coal);
1118 int mlx5e_ethtool_get_ts_info(struct mlx5e_priv *priv,
1119                               struct ethtool_ts_info *info);
1120 int mlx5e_ethtool_flash_device(struct mlx5e_priv *priv,
1121                                struct ethtool_flash *flash);
1122
1123 int mlx5e_setup_tc_block_cb(enum tc_setup_type type, void *type_data,
1124                             void *cb_priv);
1125
1126 /* mlx5e generic netdev management API */
1127 struct net_device*
1128 mlx5e_create_netdev(struct mlx5_core_dev *mdev, const struct mlx5e_profile *profile,
1129                     void *ppriv);
1130 int mlx5e_attach_netdev(struct mlx5e_priv *priv);
1131 void mlx5e_detach_netdev(struct mlx5e_priv *priv);
1132 void mlx5e_destroy_netdev(struct mlx5e_priv *priv);
1133 void mlx5e_build_nic_params(struct mlx5_core_dev *mdev,
1134                             struct mlx5e_params *params,
1135                             u16 max_channels, u16 mtu);
1136 u8 mlx5e_params_calculate_tx_min_inline(struct mlx5_core_dev *mdev);
1137 void mlx5e_rx_dim_work(struct work_struct *work);
1138 void mlx5e_tx_dim_work(struct work_struct *work);
1139 #endif /* __MLX5_EN_H__ */