7c930088e96e0f231377cec8eb2831d43b7dea76
[sfrench/cifs-2.6.git] / drivers / net / ethernet / mellanox / mlx5 / core / en.h
1 /*
2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
3  *
4  * This software is available to you under a choice of one of two
5  * licenses.  You may choose to be licensed under the terms of the GNU
6  * General Public License (GPL) Version 2, available from the file
7  * COPYING in the main directory of this source tree, or the
8  * OpenIB.org BSD license below:
9  *
10  *     Redistribution and use in source and binary forms, with or
11  *     without modification, are permitted provided that the following
12  *     conditions are met:
13  *
14  *      - Redistributions of source code must retain the above
15  *        copyright notice, this list of conditions and the following
16  *        disclaimer.
17  *
18  *      - Redistributions in binary form must reproduce the above
19  *        copyright notice, this list of conditions and the following
20  *        disclaimer in the documentation and/or other materials
21  *        provided with the distribution.
22  *
23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
30  * SOFTWARE.
31  */
32 #ifndef __MLX5_EN_H__
33 #define __MLX5_EN_H__
34
35 #include <linux/if_vlan.h>
36 #include <linux/etherdevice.h>
37 #include <linux/timecounter.h>
38 #include <linux/net_tstamp.h>
39 #include <linux/ptp_clock_kernel.h>
40 #include <linux/crash_dump.h>
41 #include <linux/mlx5/driver.h>
42 #include <linux/mlx5/qp.h>
43 #include <linux/mlx5/cq.h>
44 #include <linux/mlx5/port.h>
45 #include <linux/mlx5/vport.h>
46 #include <linux/mlx5/transobj.h>
47 #include <linux/mlx5/fs.h>
48 #include <linux/rhashtable.h>
49 #include <net/switchdev.h>
50 #include <net/xdp.h>
51 #include <linux/net_dim.h>
52 #include "wq.h"
53 #include "mlx5_core.h"
54 #include "en_stats.h"
55
56 struct page_pool;
57
58 #define MLX5E_METADATA_ETHER_TYPE (0x8CE4)
59 #define MLX5E_METADATA_ETHER_LEN 8
60
61 #define MLX5_SET_CFG(p, f, v) MLX5_SET(create_flow_group_in, p, f, v)
62
63 #define MLX5E_ETH_HARD_MTU (ETH_HLEN + VLAN_HLEN + ETH_FCS_LEN)
64
65 #define MLX5E_HW2SW_MTU(params, hwmtu) ((hwmtu) - ((params)->hard_mtu))
66 #define MLX5E_SW2HW_MTU(params, swmtu) ((swmtu) + ((params)->hard_mtu))
67
68 #define MLX5E_MAX_DSCP          64
69 #define MLX5E_MAX_NUM_TC        8
70
71 #define MLX5_RX_HEADROOM NET_SKB_PAD
72 #define MLX5_SKB_FRAG_SZ(len)   (SKB_DATA_ALIGN(len) +  \
73                                  SKB_DATA_ALIGN(sizeof(struct skb_shared_info)))
74
75 #define MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev) \
76         (6 + MLX5_CAP_GEN(mdev, cache_line_128byte)) /* HW restriction */
77 #define MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, req) \
78         max_t(u32, MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev), req)
79 #define MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev)       MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 6)
80 #define MLX5_MPWRQ_CQE_CMPRS_LOG_STRIDE_SZ(mdev) MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 8)
81 #define MLX5E_MPWQE_STRIDE_SZ(mdev, cqe_cmprs) \
82         (cqe_cmprs ? MLX5_MPWRQ_CQE_CMPRS_LOG_STRIDE_SZ(mdev) : \
83         MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev))
84
85 #define MLX5_MPWRQ_LOG_WQE_SZ                   18
86 #define MLX5_MPWRQ_WQE_PAGE_ORDER  (MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT > 0 ? \
87                                     MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT : 0)
88 #define MLX5_MPWRQ_PAGES_PER_WQE                BIT(MLX5_MPWRQ_WQE_PAGE_ORDER)
89
90 #define MLX5_MTT_OCTW(npages) (ALIGN(npages, 8) / 2)
91 #define MLX5E_REQUIRED_WQE_MTTS         (ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8))
92 #define MLX5E_LOG_ALIGNED_MPWQE_PPW     (ilog2(MLX5E_REQUIRED_WQE_MTTS))
93 #define MLX5E_REQUIRED_MTTS(wqes)       (wqes * MLX5E_REQUIRED_WQE_MTTS)
94 #define MLX5E_MAX_RQ_NUM_MTTS   \
95         ((1 << 16) * 2) /* So that MLX5_MTT_OCTW(num_mtts) fits into u16 */
96 #define MLX5E_ORDER2_MAX_PACKET_MTU (order_base_2(10 * 1024))
97 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW    \
98                 (ilog2(MLX5E_MAX_RQ_NUM_MTTS / MLX5E_REQUIRED_WQE_MTTS))
99 #define MLX5E_LOG_MAX_RQ_NUM_PACKETS_MPW \
100         (MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW + \
101          (MLX5_MPWRQ_LOG_WQE_SZ - MLX5E_ORDER2_MAX_PACKET_MTU))
102
103 #define MLX5E_PARAMS_MINIMUM_LOG_SQ_SIZE                0x6
104 #define MLX5E_PARAMS_DEFAULT_LOG_SQ_SIZE                0xa
105 #define MLX5E_PARAMS_MAXIMUM_LOG_SQ_SIZE                0xd
106
107 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE                0x1
108 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE                0xa
109 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE min_t(u8, 0xd, \
110                                                MLX5E_LOG_MAX_RQ_NUM_PACKETS_MPW)
111
112 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW            0x2
113
114 #define MLX5_MPWRQ_SMALL_PACKET_THRESHOLD       (256)
115
116 #define MLX5E_PARAMS_DEFAULT_LRO_WQE_SZ                 (64 * 1024)
117 #define MLX5E_DEFAULT_LRO_TIMEOUT                       32
118 #define MLX5E_LRO_TIMEOUT_ARR_SIZE                      4
119
120 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC      0x10
121 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC_FROM_CQE 0x3
122 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_PKTS      0x20
123 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC      0x10
124 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC_FROM_CQE 0x10
125 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_PKTS      0x20
126 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES                0x80
127 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW            0x2
128
129 #define MLX5E_LOG_INDIR_RQT_SIZE       0x7
130 #define MLX5E_INDIR_RQT_SIZE           BIT(MLX5E_LOG_INDIR_RQT_SIZE)
131 #define MLX5E_MIN_NUM_CHANNELS         0x1
132 #define MLX5E_MAX_NUM_CHANNELS         (MLX5E_INDIR_RQT_SIZE >> 1)
133 #define MLX5E_MAX_NUM_SQS              (MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC)
134 #define MLX5E_TX_CQ_POLL_BUDGET        128
135 #define MLX5E_UPDATE_STATS_INTERVAL    200 /* msecs */
136 #define MLX5E_SQ_RECOVER_MIN_INTERVAL  500 /* msecs */
137
138 #define MLX5E_UMR_WQE_INLINE_SZ \
139         (sizeof(struct mlx5e_umr_wqe) + \
140          ALIGN(MLX5_MPWRQ_PAGES_PER_WQE * sizeof(struct mlx5_mtt), \
141                MLX5_UMR_MTT_ALIGNMENT))
142 #define MLX5E_UMR_WQEBBS \
143         (DIV_ROUND_UP(MLX5E_UMR_WQE_INLINE_SZ, MLX5_SEND_WQE_BB))
144 #define MLX5E_ICOSQ_MAX_WQEBBS MLX5E_UMR_WQEBBS
145
146 #define MLX5E_XDP_MIN_INLINE (ETH_HLEN + VLAN_HLEN)
147 #define MLX5E_XDP_TX_DS_COUNT \
148         ((sizeof(struct mlx5e_tx_wqe) / MLX5_SEND_WQE_DS) + 1 /* SG DS */)
149
150 #define MLX5E_NUM_MAIN_GROUPS 9
151
152 #define MLX5E_MSG_LEVEL                 NETIF_MSG_LINK
153
154 #define mlx5e_dbg(mlevel, priv, format, ...)                    \
155 do {                                                            \
156         if (NETIF_MSG_##mlevel & (priv)->msglevel)              \
157                 netdev_warn(priv->netdev, format,               \
158                             ##__VA_ARGS__);                     \
159 } while (0)
160
161
162 static inline u16 mlx5_min_rx_wqes(int wq_type, u32 wq_size)
163 {
164         switch (wq_type) {
165         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
166                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW,
167                              wq_size / 2);
168         default:
169                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES,
170                              wq_size / 2);
171         }
172 }
173
174 static inline int mlx5e_get_max_num_channels(struct mlx5_core_dev *mdev)
175 {
176         return is_kdump_kernel() ?
177                 MLX5E_MIN_NUM_CHANNELS :
178                 min_t(int, mdev->priv.eq_table.num_comp_vectors,
179                       MLX5E_MAX_NUM_CHANNELS);
180 }
181
182 struct mlx5e_tx_wqe {
183         struct mlx5_wqe_ctrl_seg ctrl;
184         struct mlx5_wqe_eth_seg  eth;
185 };
186
187 struct mlx5e_rx_wqe {
188         struct mlx5_wqe_srq_next_seg  next;
189         struct mlx5_wqe_data_seg      data;
190 };
191
192 struct mlx5e_umr_wqe {
193         struct mlx5_wqe_ctrl_seg       ctrl;
194         struct mlx5_wqe_umr_ctrl_seg   uctrl;
195         struct mlx5_mkey_seg           mkc;
196         struct mlx5_mtt                inline_mtts[0];
197 };
198
199 extern const char mlx5e_self_tests[][ETH_GSTRING_LEN];
200
201 static const char mlx5e_priv_flags[][ETH_GSTRING_LEN] = {
202         "rx_cqe_moder",
203         "tx_cqe_moder",
204         "rx_cqe_compress",
205         "rx_striding_rq",
206 };
207
208 enum mlx5e_priv_flag {
209         MLX5E_PFLAG_RX_CQE_BASED_MODER = (1 << 0),
210         MLX5E_PFLAG_TX_CQE_BASED_MODER = (1 << 1),
211         MLX5E_PFLAG_RX_CQE_COMPRESS = (1 << 2),
212         MLX5E_PFLAG_RX_STRIDING_RQ = (1 << 3),
213 };
214
215 #define MLX5E_SET_PFLAG(params, pflag, enable)                  \
216         do {                                                    \
217                 if (enable)                                     \
218                         (params)->pflags |= (pflag);            \
219                 else                                            \
220                         (params)->pflags &= ~(pflag);           \
221         } while (0)
222
223 #define MLX5E_GET_PFLAG(params, pflag) (!!((params)->pflags & (pflag)))
224
225 #ifdef CONFIG_MLX5_CORE_EN_DCB
226 #define MLX5E_MAX_BW_ALLOC 100 /* Max percentage of BW allocation */
227 #endif
228
229 struct mlx5e_params {
230         u8  log_sq_size;
231         u8  rq_wq_type;
232         u8  log_rq_mtu_frames;
233         u16 num_channels;
234         u8  num_tc;
235         bool rx_cqe_compress_def;
236         struct net_dim_cq_moder rx_cq_moderation;
237         struct net_dim_cq_moder tx_cq_moderation;
238         bool lro_en;
239         u32 lro_wqe_sz;
240         u8  tx_min_inline_mode;
241         u8  rss_hfunc;
242         u8  toeplitz_hash_key[40];
243         u32 indirection_rqt[MLX5E_INDIR_RQT_SIZE];
244         bool vlan_strip_disable;
245         bool scatter_fcs_en;
246         bool rx_dim_enabled;
247         bool tx_dim_enabled;
248         u32 lro_timeout;
249         u32 pflags;
250         struct bpf_prog *xdp_prog;
251         unsigned int sw_mtu;
252         int hard_mtu;
253 };
254
255 #ifdef CONFIG_MLX5_CORE_EN_DCB
256 struct mlx5e_cee_config {
257         /* bw pct for priority group */
258         u8                         pg_bw_pct[CEE_DCBX_MAX_PGS];
259         u8                         prio_to_pg_map[CEE_DCBX_MAX_PRIO];
260         bool                       pfc_setting[CEE_DCBX_MAX_PRIO];
261         bool                       pfc_enable;
262 };
263
264 enum {
265         MLX5_DCB_CHG_RESET,
266         MLX5_DCB_NO_CHG,
267         MLX5_DCB_CHG_NO_RESET,
268 };
269
270 struct mlx5e_dcbx {
271         enum mlx5_dcbx_oper_mode   mode;
272         struct mlx5e_cee_config    cee_cfg; /* pending configuration */
273         u8                         dscp_app_cnt;
274
275         /* The only setting that cannot be read from FW */
276         u8                         tc_tsa[IEEE_8021QAZ_MAX_TCS];
277         u8                         cap;
278 };
279
280 struct mlx5e_dcbx_dp {
281         u8                         dscp2prio[MLX5E_MAX_DSCP];
282         u8                         trust_state;
283 };
284 #endif
285
286 enum {
287         MLX5E_RQ_STATE_ENABLED,
288         MLX5E_RQ_STATE_AM,
289 };
290
291 struct mlx5e_cq {
292         /* data path - accessed per cqe */
293         struct mlx5_cqwq           wq;
294
295         /* data path - accessed per napi poll */
296         u16                        event_ctr;
297         struct napi_struct        *napi;
298         struct mlx5_core_cq        mcq;
299         struct mlx5e_channel      *channel;
300
301         /* cqe decompression */
302         struct mlx5_cqe64          title;
303         struct mlx5_mini_cqe8      mini_arr[MLX5_MINI_CQE_ARRAY_SIZE];
304         u8                         mini_arr_idx;
305         u16                        decmprs_left;
306         u16                        decmprs_wqe_counter;
307
308         /* control */
309         struct mlx5_core_dev      *mdev;
310         struct mlx5_frag_wq_ctrl   wq_ctrl;
311 } ____cacheline_aligned_in_smp;
312
313 struct mlx5e_tx_wqe_info {
314         struct sk_buff *skb;
315         u32 num_bytes;
316         u8  num_wqebbs;
317         u8  num_dma;
318 };
319
320 enum mlx5e_dma_map_type {
321         MLX5E_DMA_MAP_SINGLE,
322         MLX5E_DMA_MAP_PAGE
323 };
324
325 struct mlx5e_sq_dma {
326         dma_addr_t              addr;
327         u32                     size;
328         enum mlx5e_dma_map_type type;
329 };
330
331 enum {
332         MLX5E_SQ_STATE_ENABLED,
333         MLX5E_SQ_STATE_RECOVERING,
334         MLX5E_SQ_STATE_IPSEC,
335         MLX5E_SQ_STATE_AM,
336         MLX5E_SQ_STATE_TLS,
337 };
338
339 struct mlx5e_sq_wqe_info {
340         u8  opcode;
341 };
342
343 struct mlx5e_txqsq {
344         /* data path */
345
346         /* dirtied @completion */
347         u16                        cc;
348         u32                        dma_fifo_cc;
349         struct net_dim             dim; /* Adaptive Moderation */
350
351         /* dirtied @xmit */
352         u16                        pc ____cacheline_aligned_in_smp;
353         u32                        dma_fifo_pc;
354         struct mlx5e_sq_stats      stats;
355
356         struct mlx5e_cq            cq;
357
358         /* write@xmit, read@completion */
359         struct {
360                 struct mlx5e_sq_dma       *dma_fifo;
361                 struct mlx5e_tx_wqe_info  *wqe_info;
362         } db;
363
364         /* read only */
365         struct mlx5_wq_cyc         wq;
366         u32                        dma_fifo_mask;
367         void __iomem              *uar_map;
368         struct netdev_queue       *txq;
369         u32                        sqn;
370         u8                         min_inline_mode;
371         u16                        edge;
372         struct device             *pdev;
373         __be32                     mkey_be;
374         unsigned long              state;
375         struct hwtstamp_config    *tstamp;
376         struct mlx5_clock         *clock;
377
378         /* control path */
379         struct mlx5_wq_ctrl        wq_ctrl;
380         struct mlx5e_channel      *channel;
381         int                        txq_ix;
382         u32                        rate_limit;
383         struct mlx5e_txqsq_recover {
384                 struct work_struct         recover_work;
385                 u64                        last_recover;
386         } recover;
387 } ____cacheline_aligned_in_smp;
388
389 struct mlx5e_xdpsq {
390         /* data path */
391
392         /* dirtied @rx completion */
393         u16                        cc;
394         u16                        pc;
395
396         struct mlx5e_cq            cq;
397
398         /* write@xmit, read@completion */
399         struct {
400                 struct mlx5e_dma_info     *di;
401                 bool                       doorbell;
402                 bool                       redirect_flush;
403         } db;
404
405         /* read only */
406         struct mlx5_wq_cyc         wq;
407         void __iomem              *uar_map;
408         u32                        sqn;
409         struct device             *pdev;
410         __be32                     mkey_be;
411         u8                         min_inline_mode;
412         unsigned long              state;
413
414         /* control path */
415         struct mlx5_wq_ctrl        wq_ctrl;
416         struct mlx5e_channel      *channel;
417 } ____cacheline_aligned_in_smp;
418
419 struct mlx5e_icosq {
420         /* data path */
421
422         /* dirtied @xmit */
423         u16                        pc ____cacheline_aligned_in_smp;
424
425         struct mlx5e_cq            cq;
426
427         /* write@xmit, read@completion */
428         struct {
429                 struct mlx5e_sq_wqe_info *ico_wqe;
430         } db;
431
432         /* read only */
433         struct mlx5_wq_cyc         wq;
434         void __iomem              *uar_map;
435         u32                        sqn;
436         u16                        edge;
437         unsigned long              state;
438
439         /* control path */
440         struct mlx5_wq_ctrl        wq_ctrl;
441         struct mlx5e_channel      *channel;
442 } ____cacheline_aligned_in_smp;
443
444 static inline bool
445 mlx5e_wqc_has_room_for(struct mlx5_wq_cyc *wq, u16 cc, u16 pc, u16 n)
446 {
447         return (((wq->sz_m1 & (cc - pc)) >= n) || (cc == pc));
448 }
449
450 struct mlx5e_dma_info {
451         struct page     *page;
452         dma_addr_t      addr;
453 };
454
455 struct mlx5e_wqe_frag_info {
456         struct mlx5e_dma_info di;
457         u32 offset;
458 };
459
460 struct mlx5e_umr_dma_info {
461         struct mlx5e_dma_info  dma_info[MLX5_MPWRQ_PAGES_PER_WQE];
462 };
463
464 struct mlx5e_mpw_info {
465         struct mlx5e_umr_dma_info umr;
466         u16 consumed_strides;
467         DECLARE_BITMAP(xdp_xmit_bitmap, MLX5_MPWRQ_PAGES_PER_WQE);
468 };
469
470 /* a single cache unit is capable to serve one napi call (for non-striding rq)
471  * or a MPWQE (for striding rq).
472  */
473 #define MLX5E_CACHE_UNIT        (MLX5_MPWRQ_PAGES_PER_WQE > NAPI_POLL_WEIGHT ? \
474                                  MLX5_MPWRQ_PAGES_PER_WQE : NAPI_POLL_WEIGHT)
475 #define MLX5E_CACHE_SIZE        (4 * roundup_pow_of_two(MLX5E_CACHE_UNIT))
476 struct mlx5e_page_cache {
477         u32 head;
478         u32 tail;
479         struct mlx5e_dma_info page_cache[MLX5E_CACHE_SIZE];
480 };
481
482 struct mlx5e_rq;
483 typedef void (*mlx5e_fp_handle_rx_cqe)(struct mlx5e_rq*, struct mlx5_cqe64*);
484 typedef struct sk_buff *
485 (*mlx5e_fp_skb_from_cqe_mpwrq)(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
486                                u16 cqe_bcnt, u32 head_offset, u32 page_idx);
487 typedef bool (*mlx5e_fp_post_rx_wqes)(struct mlx5e_rq *rq);
488 typedef void (*mlx5e_fp_dealloc_wqe)(struct mlx5e_rq*, u16);
489
490 enum mlx5e_rq_flag {
491         MLX5E_RQ_FLAG_XDP_XMIT = BIT(0),
492 };
493
494 struct mlx5e_rq {
495         /* data path */
496         struct mlx5_wq_ll      wq;
497
498         union {
499                 struct {
500                         struct mlx5e_wqe_frag_info *frag_info;
501                         u32 frag_sz;    /* max possible skb frag_sz */
502                         union {
503                                 bool page_reuse;
504                         };
505                 } wqe;
506                 struct {
507                         struct mlx5e_umr_wqe   umr_wqe;
508                         struct mlx5e_mpw_info *info;
509                         mlx5e_fp_skb_from_cqe_mpwrq skb_from_cqe_mpwrq;
510                         u16                    num_strides;
511                         u8                     log_stride_sz;
512                         bool                   umr_in_progress;
513                 } mpwqe;
514         };
515         struct {
516                 u16            headroom;
517                 u8             page_order;
518                 u8             map_dir;   /* dma map direction */
519         } buff;
520
521         struct mlx5e_channel  *channel;
522         struct device         *pdev;
523         struct net_device     *netdev;
524         struct mlx5e_rq_stats  stats;
525         struct mlx5e_cq        cq;
526         struct mlx5e_page_cache page_cache;
527         struct hwtstamp_config *tstamp;
528         struct mlx5_clock      *clock;
529
530         mlx5e_fp_handle_rx_cqe handle_rx_cqe;
531         mlx5e_fp_post_rx_wqes  post_wqes;
532         mlx5e_fp_dealloc_wqe   dealloc_wqe;
533
534         unsigned long          state;
535         int                    ix;
536
537         struct net_dim         dim; /* Dynamic Interrupt Moderation */
538
539         /* XDP */
540         struct bpf_prog       *xdp_prog;
541         unsigned int           hw_mtu;
542         struct mlx5e_xdpsq     xdpsq;
543         DECLARE_BITMAP(flags, 8);
544         struct page_pool      *page_pool;
545
546         /* control */
547         struct mlx5_wq_ctrl    wq_ctrl;
548         __be32                 mkey_be;
549         u8                     wq_type;
550         u32                    rqn;
551         struct mlx5_core_dev  *mdev;
552         struct mlx5_core_mkey  umr_mkey;
553
554         /* XDP read-mostly */
555         struct xdp_rxq_info    xdp_rxq;
556 } ____cacheline_aligned_in_smp;
557
558 struct mlx5e_channel {
559         /* data path */
560         struct mlx5e_rq            rq;
561         struct mlx5e_txqsq         sq[MLX5E_MAX_NUM_TC];
562         struct mlx5e_icosq         icosq;   /* internal control operations */
563         bool                       xdp;
564         struct napi_struct         napi;
565         struct device             *pdev;
566         struct net_device         *netdev;
567         __be32                     mkey_be;
568         u8                         num_tc;
569
570         /* data path - accessed per napi poll */
571         struct irq_desc *irq_desc;
572         struct mlx5e_ch_stats      stats;
573
574         /* control */
575         struct mlx5e_priv         *priv;
576         struct mlx5_core_dev      *mdev;
577         struct hwtstamp_config    *tstamp;
578         int                        ix;
579         int                        cpu;
580 };
581
582 struct mlx5e_channels {
583         struct mlx5e_channel **c;
584         unsigned int           num;
585         struct mlx5e_params    params;
586 };
587
588 enum mlx5e_traffic_types {
589         MLX5E_TT_IPV4_TCP,
590         MLX5E_TT_IPV6_TCP,
591         MLX5E_TT_IPV4_UDP,
592         MLX5E_TT_IPV6_UDP,
593         MLX5E_TT_IPV4_IPSEC_AH,
594         MLX5E_TT_IPV6_IPSEC_AH,
595         MLX5E_TT_IPV4_IPSEC_ESP,
596         MLX5E_TT_IPV6_IPSEC_ESP,
597         MLX5E_TT_IPV4,
598         MLX5E_TT_IPV6,
599         MLX5E_TT_ANY,
600         MLX5E_NUM_TT,
601         MLX5E_NUM_INDIR_TIRS = MLX5E_TT_ANY,
602 };
603
604 enum mlx5e_tunnel_types {
605         MLX5E_TT_IPV4_GRE,
606         MLX5E_TT_IPV6_GRE,
607         MLX5E_NUM_TUNNEL_TT,
608 };
609
610 enum {
611         MLX5E_STATE_ASYNC_EVENTS_ENABLED,
612         MLX5E_STATE_OPENED,
613         MLX5E_STATE_DESTROYING,
614 };
615
616 struct mlx5e_vxlan_db {
617         spinlock_t                      lock; /* protect vxlan table */
618         struct radix_tree_root          tree;
619 };
620
621 struct mlx5e_l2_rule {
622         u8  addr[ETH_ALEN + 2];
623         struct mlx5_flow_handle *rule;
624 };
625
626 struct mlx5e_flow_table {
627         int num_groups;
628         struct mlx5_flow_table *t;
629         struct mlx5_flow_group **g;
630 };
631
632 #define MLX5E_L2_ADDR_HASH_SIZE BIT(BITS_PER_BYTE)
633
634 struct mlx5e_tc_table {
635         struct mlx5_flow_table          *t;
636
637         struct rhashtable_params        ht_params;
638         struct rhashtable               ht;
639
640         DECLARE_HASHTABLE(mod_hdr_tbl, 8);
641         DECLARE_HASHTABLE(hairpin_tbl, 8);
642 };
643
644 struct mlx5e_vlan_table {
645         struct mlx5e_flow_table         ft;
646         DECLARE_BITMAP(active_cvlans, VLAN_N_VID);
647         DECLARE_BITMAP(active_svlans, VLAN_N_VID);
648         struct mlx5_flow_handle *active_cvlans_rule[VLAN_N_VID];
649         struct mlx5_flow_handle *active_svlans_rule[VLAN_N_VID];
650         struct mlx5_flow_handle *untagged_rule;
651         struct mlx5_flow_handle *any_cvlan_rule;
652         struct mlx5_flow_handle *any_svlan_rule;
653         bool                    cvlan_filter_disabled;
654 };
655
656 struct mlx5e_l2_table {
657         struct mlx5e_flow_table    ft;
658         struct hlist_head          netdev_uc[MLX5E_L2_ADDR_HASH_SIZE];
659         struct hlist_head          netdev_mc[MLX5E_L2_ADDR_HASH_SIZE];
660         struct mlx5e_l2_rule       broadcast;
661         struct mlx5e_l2_rule       allmulti;
662         struct mlx5e_l2_rule       promisc;
663         bool                       broadcast_enabled;
664         bool                       allmulti_enabled;
665         bool                       promisc_enabled;
666 };
667
668 /* L3/L4 traffic type classifier */
669 struct mlx5e_ttc_table {
670         struct mlx5e_flow_table  ft;
671         struct mlx5_flow_handle  *rules[MLX5E_NUM_TT];
672         struct mlx5_flow_handle  *tunnel_rules[MLX5E_NUM_TUNNEL_TT];
673 };
674
675 #define ARFS_HASH_SHIFT BITS_PER_BYTE
676 #define ARFS_HASH_SIZE BIT(BITS_PER_BYTE)
677 struct arfs_table {
678         struct mlx5e_flow_table  ft;
679         struct mlx5_flow_handle  *default_rule;
680         struct hlist_head        rules_hash[ARFS_HASH_SIZE];
681 };
682
683 enum  arfs_type {
684         ARFS_IPV4_TCP,
685         ARFS_IPV6_TCP,
686         ARFS_IPV4_UDP,
687         ARFS_IPV6_UDP,
688         ARFS_NUM_TYPES,
689 };
690
691 struct mlx5e_arfs_tables {
692         struct arfs_table arfs_tables[ARFS_NUM_TYPES];
693         /* Protect aRFS rules list */
694         spinlock_t                     arfs_lock;
695         struct list_head               rules;
696         int                            last_filter_id;
697         struct workqueue_struct        *wq;
698 };
699
700 /* NIC prio FTS */
701 enum {
702         MLX5E_VLAN_FT_LEVEL = 0,
703         MLX5E_L2_FT_LEVEL,
704         MLX5E_TTC_FT_LEVEL,
705         MLX5E_INNER_TTC_FT_LEVEL,
706         MLX5E_ARFS_FT_LEVEL
707 };
708
709 enum {
710         MLX5E_TC_FT_LEVEL = 0,
711         MLX5E_TC_TTC_FT_LEVEL,
712 };
713
714 struct mlx5e_ethtool_table {
715         struct mlx5_flow_table *ft;
716         int                    num_rules;
717 };
718
719 #define ETHTOOL_NUM_L3_L4_FTS 7
720 #define ETHTOOL_NUM_L2_FTS 4
721
722 struct mlx5e_ethtool_steering {
723         struct mlx5e_ethtool_table      l3_l4_ft[ETHTOOL_NUM_L3_L4_FTS];
724         struct mlx5e_ethtool_table      l2_ft[ETHTOOL_NUM_L2_FTS];
725         struct list_head                rules;
726         int                             tot_num_rules;
727 };
728
729 struct mlx5e_flow_steering {
730         struct mlx5_flow_namespace      *ns;
731         struct mlx5e_ethtool_steering   ethtool;
732         struct mlx5e_tc_table           tc;
733         struct mlx5e_vlan_table         vlan;
734         struct mlx5e_l2_table           l2;
735         struct mlx5e_ttc_table          ttc;
736         struct mlx5e_ttc_table          inner_ttc;
737         struct mlx5e_arfs_tables        arfs;
738 };
739
740 struct mlx5e_rqt {
741         u32              rqtn;
742         bool             enabled;
743 };
744
745 struct mlx5e_tir {
746         u32               tirn;
747         struct mlx5e_rqt  rqt;
748         struct list_head  list;
749 };
750
751 enum {
752         MLX5E_TC_PRIO = 0,
753         MLX5E_NIC_PRIO
754 };
755
756 struct mlx5e_priv {
757         /* priv data path fields - start */
758         struct mlx5e_txqsq *txq2sq[MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC];
759         int channel_tc2txq[MLX5E_MAX_NUM_CHANNELS][MLX5E_MAX_NUM_TC];
760 #ifdef CONFIG_MLX5_CORE_EN_DCB
761         struct mlx5e_dcbx_dp       dcbx_dp;
762 #endif
763         /* priv data path fields - end */
764
765         u32                        msglevel;
766         unsigned long              state;
767         struct mutex               state_lock; /* Protects Interface state */
768         struct mlx5e_rq            drop_rq;
769
770         struct mlx5e_channels      channels;
771         u32                        tisn[MLX5E_MAX_NUM_TC];
772         struct mlx5e_rqt           indir_rqt;
773         struct mlx5e_tir           indir_tir[MLX5E_NUM_INDIR_TIRS];
774         struct mlx5e_tir           inner_indir_tir[MLX5E_NUM_INDIR_TIRS];
775         struct mlx5e_tir           direct_tir[MLX5E_MAX_NUM_CHANNELS];
776         u32                        tx_rates[MLX5E_MAX_NUM_SQS];
777
778         struct mlx5e_flow_steering fs;
779         struct mlx5e_vxlan_db      vxlan;
780
781         struct workqueue_struct    *wq;
782         struct work_struct         update_carrier_work;
783         struct work_struct         set_rx_mode_work;
784         struct work_struct         tx_timeout_work;
785         struct delayed_work        update_stats_work;
786
787         struct mlx5_core_dev      *mdev;
788         struct net_device         *netdev;
789         struct mlx5e_stats         stats;
790         struct hwtstamp_config     tstamp;
791         u16                        q_counter;
792         u16                        drop_rq_q_counter;
793 #ifdef CONFIG_MLX5_CORE_EN_DCB
794         struct mlx5e_dcbx          dcbx;
795 #endif
796
797         const struct mlx5e_profile *profile;
798         void                      *ppriv;
799 #ifdef CONFIG_MLX5_EN_IPSEC
800         struct mlx5e_ipsec        *ipsec;
801 #endif
802 #ifdef CONFIG_MLX5_EN_TLS
803         struct mlx5e_tls          *tls;
804 #endif
805 };
806
807 struct mlx5e_profile {
808         void    (*init)(struct mlx5_core_dev *mdev,
809                         struct net_device *netdev,
810                         const struct mlx5e_profile *profile, void *ppriv);
811         void    (*cleanup)(struct mlx5e_priv *priv);
812         int     (*init_rx)(struct mlx5e_priv *priv);
813         void    (*cleanup_rx)(struct mlx5e_priv *priv);
814         int     (*init_tx)(struct mlx5e_priv *priv);
815         void    (*cleanup_tx)(struct mlx5e_priv *priv);
816         void    (*enable)(struct mlx5e_priv *priv);
817         void    (*disable)(struct mlx5e_priv *priv);
818         void    (*update_stats)(struct mlx5e_priv *priv);
819         void    (*update_carrier)(struct mlx5e_priv *priv);
820         int     (*max_nch)(struct mlx5_core_dev *mdev);
821         struct {
822                 mlx5e_fp_handle_rx_cqe handle_rx_cqe;
823                 mlx5e_fp_handle_rx_cqe handle_rx_cqe_mpwqe;
824         } rx_handlers;
825         void    (*netdev_registered_init)(struct mlx5e_priv *priv);
826         void    (*netdev_registered_remove)(struct mlx5e_priv *priv);
827         int     max_tc;
828 };
829
830 void mlx5e_build_ptys2ethtool_map(void);
831
832 u16 mlx5e_select_queue(struct net_device *dev, struct sk_buff *skb,
833                        void *accel_priv, select_queue_fallback_t fallback);
834 netdev_tx_t mlx5e_xmit(struct sk_buff *skb, struct net_device *dev);
835 netdev_tx_t mlx5e_sq_xmit(struct mlx5e_txqsq *sq, struct sk_buff *skb,
836                           struct mlx5e_tx_wqe *wqe, u16 pi);
837
838 void mlx5e_completion_event(struct mlx5_core_cq *mcq);
839 void mlx5e_cq_error_event(struct mlx5_core_cq *mcq, enum mlx5_event event);
840 int mlx5e_napi_poll(struct napi_struct *napi, int budget);
841 bool mlx5e_poll_tx_cq(struct mlx5e_cq *cq, int napi_budget);
842 int mlx5e_poll_rx_cq(struct mlx5e_cq *cq, int budget);
843 bool mlx5e_poll_xdpsq_cq(struct mlx5e_cq *cq);
844 void mlx5e_free_txqsq_descs(struct mlx5e_txqsq *sq);
845 void mlx5e_free_xdpsq_descs(struct mlx5e_xdpsq *sq);
846
847 bool mlx5e_check_fragmented_striding_rq_cap(struct mlx5_core_dev *mdev);
848 bool mlx5e_striding_rq_possible(struct mlx5_core_dev *mdev,
849                                 struct mlx5e_params *params);
850
851 void mlx5e_page_release(struct mlx5e_rq *rq, struct mlx5e_dma_info *dma_info,
852                         bool recycle);
853 void mlx5e_handle_rx_cqe(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
854 void mlx5e_handle_rx_cqe_mpwrq(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
855 bool mlx5e_post_rx_wqes(struct mlx5e_rq *rq);
856 bool mlx5e_post_rx_mpwqes(struct mlx5e_rq *rq);
857 void mlx5e_dealloc_rx_wqe(struct mlx5e_rq *rq, u16 ix);
858 void mlx5e_dealloc_rx_mpwqe(struct mlx5e_rq *rq, u16 ix);
859 void mlx5e_free_rx_mpwqe(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi);
860 struct sk_buff *
861 mlx5e_skb_from_cqe_mpwrq_linear(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
862                                 u16 cqe_bcnt, u32 head_offset, u32 page_idx);
863 struct sk_buff *
864 mlx5e_skb_from_cqe_mpwrq_nonlinear(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
865                                    u16 cqe_bcnt, u32 head_offset, u32 page_idx);
866
867 void mlx5e_update_stats(struct mlx5e_priv *priv);
868
869 int mlx5e_create_flow_steering(struct mlx5e_priv *priv);
870 void mlx5e_destroy_flow_steering(struct mlx5e_priv *priv);
871 void mlx5e_init_l2_addr(struct mlx5e_priv *priv);
872 void mlx5e_destroy_flow_table(struct mlx5e_flow_table *ft);
873 int mlx5e_self_test_num(struct mlx5e_priv *priv);
874 void mlx5e_self_test(struct net_device *ndev, struct ethtool_test *etest,
875                      u64 *buf);
876 int mlx5e_ethtool_get_flow(struct mlx5e_priv *priv, struct ethtool_rxnfc *info,
877                            int location);
878 int mlx5e_ethtool_get_all_flows(struct mlx5e_priv *priv,
879                                 struct ethtool_rxnfc *info, u32 *rule_locs);
880 int mlx5e_ethtool_flow_replace(struct mlx5e_priv *priv,
881                                struct ethtool_rx_flow_spec *fs);
882 int mlx5e_ethtool_flow_remove(struct mlx5e_priv *priv,
883                               int location);
884 void mlx5e_ethtool_init_steering(struct mlx5e_priv *priv);
885 void mlx5e_ethtool_cleanup_steering(struct mlx5e_priv *priv);
886 void mlx5e_set_rx_mode_work(struct work_struct *work);
887
888 int mlx5e_hwstamp_set(struct mlx5e_priv *priv, struct ifreq *ifr);
889 int mlx5e_hwstamp_get(struct mlx5e_priv *priv, struct ifreq *ifr);
890 int mlx5e_modify_rx_cqe_compression_locked(struct mlx5e_priv *priv, bool val);
891
892 int mlx5e_vlan_rx_add_vid(struct net_device *dev, __always_unused __be16 proto,
893                           u16 vid);
894 int mlx5e_vlan_rx_kill_vid(struct net_device *dev, __always_unused __be16 proto,
895                            u16 vid);
896 void mlx5e_enable_cvlan_filter(struct mlx5e_priv *priv);
897 void mlx5e_disable_cvlan_filter(struct mlx5e_priv *priv);
898 void mlx5e_timestamp_init(struct mlx5e_priv *priv);
899
900 struct mlx5e_redirect_rqt_param {
901         bool is_rss;
902         union {
903                 u32 rqn; /* Direct RQN (Non-RSS) */
904                 struct {
905                         u8 hfunc;
906                         struct mlx5e_channels *channels;
907                 } rss; /* RSS data */
908         };
909 };
910
911 int mlx5e_redirect_rqt(struct mlx5e_priv *priv, u32 rqtn, int sz,
912                        struct mlx5e_redirect_rqt_param rrp);
913 void mlx5e_build_indir_tir_ctx_hash(struct mlx5e_params *params,
914                                     enum mlx5e_traffic_types tt,
915                                     void *tirc, bool inner);
916
917 int mlx5e_open_locked(struct net_device *netdev);
918 int mlx5e_close_locked(struct net_device *netdev);
919
920 int mlx5e_open_channels(struct mlx5e_priv *priv,
921                         struct mlx5e_channels *chs);
922 void mlx5e_close_channels(struct mlx5e_channels *chs);
923
924 /* Function pointer to be used to modify WH settings while
925  * switching channels
926  */
927 typedef int (*mlx5e_fp_hw_modify)(struct mlx5e_priv *priv);
928 void mlx5e_switch_priv_channels(struct mlx5e_priv *priv,
929                                 struct mlx5e_channels *new_chs,
930                                 mlx5e_fp_hw_modify hw_modify);
931 void mlx5e_activate_priv_channels(struct mlx5e_priv *priv);
932 void mlx5e_deactivate_priv_channels(struct mlx5e_priv *priv);
933
934 void mlx5e_build_default_indir_rqt(u32 *indirection_rqt, int len,
935                                    int num_channels);
936 int mlx5e_get_max_linkspeed(struct mlx5_core_dev *mdev, u32 *speed);
937
938 void mlx5e_set_tx_cq_mode_params(struct mlx5e_params *params,
939                                  u8 cq_period_mode);
940 void mlx5e_set_rx_cq_mode_params(struct mlx5e_params *params,
941                                  u8 cq_period_mode);
942 void mlx5e_set_rq_type(struct mlx5_core_dev *mdev, struct mlx5e_params *params);
943 void mlx5e_init_rq_type_params(struct mlx5_core_dev *mdev,
944                                struct mlx5e_params *params);
945
946 static inline bool mlx5e_tunnel_inner_ft_supported(struct mlx5_core_dev *mdev)
947 {
948         return (MLX5_CAP_ETH(mdev, tunnel_stateless_gre) &&
949                 MLX5_CAP_FLOWTABLE_NIC_RX(mdev, ft_field_support.inner_ip_version));
950 }
951
952 static inline void mlx5e_sq_fetch_wqe(struct mlx5e_txqsq *sq,
953                                       struct mlx5e_tx_wqe **wqe,
954                                       u16 *pi)
955 {
956         struct mlx5_wq_cyc *wq;
957
958         wq = &sq->wq;
959         *pi = sq->pc & wq->sz_m1;
960         *wqe = mlx5_wq_cyc_get_wqe(wq, *pi);
961         memset(*wqe, 0, sizeof(**wqe));
962 }
963
964 static inline
965 struct mlx5e_tx_wqe *mlx5e_post_nop(struct mlx5_wq_cyc *wq, u32 sqn, u16 *pc)
966 {
967         u16                         pi   = *pc & wq->sz_m1;
968         struct mlx5e_tx_wqe        *wqe  = mlx5_wq_cyc_get_wqe(wq, pi);
969         struct mlx5_wqe_ctrl_seg   *cseg = &wqe->ctrl;
970
971         memset(cseg, 0, sizeof(*cseg));
972
973         cseg->opmod_idx_opcode = cpu_to_be32((*pc << 8) | MLX5_OPCODE_NOP);
974         cseg->qpn_ds           = cpu_to_be32((sqn << 8) | 0x01);
975
976         (*pc)++;
977
978         return wqe;
979 }
980
981 static inline
982 void mlx5e_notify_hw(struct mlx5_wq_cyc *wq, u16 pc,
983                      void __iomem *uar_map,
984                      struct mlx5_wqe_ctrl_seg *ctrl)
985 {
986         ctrl->fm_ce_se = MLX5_WQE_CTRL_CQ_UPDATE;
987         /* ensure wqe is visible to device before updating doorbell record */
988         dma_wmb();
989
990         *wq->db = cpu_to_be32(pc);
991
992         /* ensure doorbell record is visible to device before ringing the
993          * doorbell
994          */
995         wmb();
996
997         mlx5_write64((__be32 *)ctrl, uar_map, NULL);
998 }
999
1000 static inline void mlx5e_cq_arm(struct mlx5e_cq *cq)
1001 {
1002         struct mlx5_core_cq *mcq;
1003
1004         mcq = &cq->mcq;
1005         mlx5_cq_arm(mcq, MLX5_CQ_DB_REQ_NOT, mcq->uar->map, cq->wq.cc);
1006 }
1007
1008 extern const struct ethtool_ops mlx5e_ethtool_ops;
1009 #ifdef CONFIG_MLX5_CORE_EN_DCB
1010 extern const struct dcbnl_rtnl_ops mlx5e_dcbnl_ops;
1011 int mlx5e_dcbnl_ieee_setets_core(struct mlx5e_priv *priv, struct ieee_ets *ets);
1012 void mlx5e_dcbnl_initialize(struct mlx5e_priv *priv);
1013 void mlx5e_dcbnl_init_app(struct mlx5e_priv *priv);
1014 void mlx5e_dcbnl_delete_app(struct mlx5e_priv *priv);
1015 #endif
1016
1017 #ifndef CONFIG_RFS_ACCEL
1018 static inline int mlx5e_arfs_create_tables(struct mlx5e_priv *priv)
1019 {
1020         return 0;
1021 }
1022
1023 static inline void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv) {}
1024
1025 static inline int mlx5e_arfs_enable(struct mlx5e_priv *priv)
1026 {
1027         return -EOPNOTSUPP;
1028 }
1029
1030 static inline int mlx5e_arfs_disable(struct mlx5e_priv *priv)
1031 {
1032         return -EOPNOTSUPP;
1033 }
1034 #else
1035 int mlx5e_arfs_create_tables(struct mlx5e_priv *priv);
1036 void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv);
1037 int mlx5e_arfs_enable(struct mlx5e_priv *priv);
1038 int mlx5e_arfs_disable(struct mlx5e_priv *priv);
1039 int mlx5e_rx_flow_steer(struct net_device *dev, const struct sk_buff *skb,
1040                         u16 rxq_index, u32 flow_id);
1041 #endif
1042
1043 int mlx5e_create_tir(struct mlx5_core_dev *mdev,
1044                      struct mlx5e_tir *tir, u32 *in, int inlen);
1045 void mlx5e_destroy_tir(struct mlx5_core_dev *mdev,
1046                        struct mlx5e_tir *tir);
1047 int mlx5e_create_mdev_resources(struct mlx5_core_dev *mdev);
1048 void mlx5e_destroy_mdev_resources(struct mlx5_core_dev *mdev);
1049 int mlx5e_refresh_tirs(struct mlx5e_priv *priv, bool enable_uc_lb);
1050
1051 /* common netdev helpers */
1052 int mlx5e_create_indirect_rqt(struct mlx5e_priv *priv);
1053
1054 int mlx5e_create_indirect_tirs(struct mlx5e_priv *priv);
1055 void mlx5e_destroy_indirect_tirs(struct mlx5e_priv *priv);
1056
1057 int mlx5e_create_direct_rqts(struct mlx5e_priv *priv);
1058 void mlx5e_destroy_direct_rqts(struct mlx5e_priv *priv);
1059 int mlx5e_create_direct_tirs(struct mlx5e_priv *priv);
1060 void mlx5e_destroy_direct_tirs(struct mlx5e_priv *priv);
1061 void mlx5e_destroy_rqt(struct mlx5e_priv *priv, struct mlx5e_rqt *rqt);
1062
1063 struct ttc_params {
1064         struct mlx5_flow_table_attr ft_attr;
1065         u32 any_tt_tirn;
1066         u32 indir_tirn[MLX5E_NUM_INDIR_TIRS];
1067         struct mlx5e_ttc_table *inner_ttc;
1068 };
1069
1070 void mlx5e_set_ttc_basic_params(struct mlx5e_priv *priv, struct ttc_params *ttc_params);
1071 void mlx5e_set_ttc_ft_params(struct ttc_params *ttc_params);
1072 void mlx5e_set_inner_ttc_ft_params(struct ttc_params *ttc_params);
1073
1074 int mlx5e_create_ttc_table(struct mlx5e_priv *priv, struct ttc_params *params,
1075                            struct mlx5e_ttc_table *ttc);
1076 void mlx5e_destroy_ttc_table(struct mlx5e_priv *priv,
1077                              struct mlx5e_ttc_table *ttc);
1078
1079 int mlx5e_create_inner_ttc_table(struct mlx5e_priv *priv, struct ttc_params *params,
1080                                  struct mlx5e_ttc_table *ttc);
1081 void mlx5e_destroy_inner_ttc_table(struct mlx5e_priv *priv,
1082                                    struct mlx5e_ttc_table *ttc);
1083
1084 int mlx5e_create_tis(struct mlx5_core_dev *mdev, int tc,
1085                      u32 underlay_qpn, u32 *tisn);
1086 void mlx5e_destroy_tis(struct mlx5_core_dev *mdev, u32 tisn);
1087
1088 int mlx5e_create_tises(struct mlx5e_priv *priv);
1089 void mlx5e_cleanup_nic_tx(struct mlx5e_priv *priv);
1090 int mlx5e_close(struct net_device *netdev);
1091 int mlx5e_open(struct net_device *netdev);
1092 void mlx5e_update_stats_work(struct work_struct *work);
1093
1094 int mlx5e_bits_invert(unsigned long a, int size);
1095
1096 /* ethtool helpers */
1097 void mlx5e_ethtool_get_drvinfo(struct mlx5e_priv *priv,
1098                                struct ethtool_drvinfo *drvinfo);
1099 void mlx5e_ethtool_get_strings(struct mlx5e_priv *priv,
1100                                uint32_t stringset, uint8_t *data);
1101 int mlx5e_ethtool_get_sset_count(struct mlx5e_priv *priv, int sset);
1102 void mlx5e_ethtool_get_ethtool_stats(struct mlx5e_priv *priv,
1103                                      struct ethtool_stats *stats, u64 *data);
1104 void mlx5e_ethtool_get_ringparam(struct mlx5e_priv *priv,
1105                                  struct ethtool_ringparam *param);
1106 int mlx5e_ethtool_set_ringparam(struct mlx5e_priv *priv,
1107                                 struct ethtool_ringparam *param);
1108 void mlx5e_ethtool_get_channels(struct mlx5e_priv *priv,
1109                                 struct ethtool_channels *ch);
1110 int mlx5e_ethtool_set_channels(struct mlx5e_priv *priv,
1111                                struct ethtool_channels *ch);
1112 int mlx5e_ethtool_get_coalesce(struct mlx5e_priv *priv,
1113                                struct ethtool_coalesce *coal);
1114 int mlx5e_ethtool_set_coalesce(struct mlx5e_priv *priv,
1115                                struct ethtool_coalesce *coal);
1116 int mlx5e_ethtool_get_ts_info(struct mlx5e_priv *priv,
1117                               struct ethtool_ts_info *info);
1118 int mlx5e_ethtool_flash_device(struct mlx5e_priv *priv,
1119                                struct ethtool_flash *flash);
1120
1121 int mlx5e_setup_tc_block_cb(enum tc_setup_type type, void *type_data,
1122                             void *cb_priv);
1123
1124 /* mlx5e generic netdev management API */
1125 struct net_device*
1126 mlx5e_create_netdev(struct mlx5_core_dev *mdev, const struct mlx5e_profile *profile,
1127                     void *ppriv);
1128 int mlx5e_attach_netdev(struct mlx5e_priv *priv);
1129 void mlx5e_detach_netdev(struct mlx5e_priv *priv);
1130 void mlx5e_destroy_netdev(struct mlx5e_priv *priv);
1131 void mlx5e_build_nic_params(struct mlx5_core_dev *mdev,
1132                             struct mlx5e_params *params,
1133                             u16 max_channels, u16 mtu);
1134 u8 mlx5e_params_calculate_tx_min_inline(struct mlx5_core_dev *mdev);
1135 void mlx5e_rx_dim_work(struct work_struct *work);
1136 void mlx5e_tx_dim_work(struct work_struct *work);
1137 #endif /* __MLX5_EN_H__ */