net/mlx5e: Set per priority hairpin pairs
[sfrench/cifs-2.6.git] / drivers / net / ethernet / mellanox / mlx5 / core / en.h
1 /*
2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
3  *
4  * This software is available to you under a choice of one of two
5  * licenses.  You may choose to be licensed under the terms of the GNU
6  * General Public License (GPL) Version 2, available from the file
7  * COPYING in the main directory of this source tree, or the
8  * OpenIB.org BSD license below:
9  *
10  *     Redistribution and use in source and binary forms, with or
11  *     without modification, are permitted provided that the following
12  *     conditions are met:
13  *
14  *      - Redistributions of source code must retain the above
15  *        copyright notice, this list of conditions and the following
16  *        disclaimer.
17  *
18  *      - Redistributions in binary form must reproduce the above
19  *        copyright notice, this list of conditions and the following
20  *        disclaimer in the documentation and/or other materials
21  *        provided with the distribution.
22  *
23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
30  * SOFTWARE.
31  */
32 #ifndef __MLX5_EN_H__
33 #define __MLX5_EN_H__
34
35 #include <linux/if_vlan.h>
36 #include <linux/etherdevice.h>
37 #include <linux/timecounter.h>
38 #include <linux/net_tstamp.h>
39 #include <linux/ptp_clock_kernel.h>
40 #include <linux/crash_dump.h>
41 #include <linux/mlx5/driver.h>
42 #include <linux/mlx5/qp.h>
43 #include <linux/mlx5/cq.h>
44 #include <linux/mlx5/port.h>
45 #include <linux/mlx5/vport.h>
46 #include <linux/mlx5/transobj.h>
47 #include <linux/rhashtable.h>
48 #include <net/switchdev.h>
49 #include <net/xdp.h>
50 #include <linux/net_dim.h>
51 #include "wq.h"
52 #include "mlx5_core.h"
53 #include "en_stats.h"
54
55 #define MLX5_SET_CFG(p, f, v) MLX5_SET(create_flow_group_in, p, f, v)
56
57 #define MLX5E_ETH_HARD_MTU (ETH_HLEN + VLAN_HLEN + ETH_FCS_LEN)
58
59 #define MLX5E_HW2SW_MTU(priv, hwmtu) ((hwmtu) - ((priv)->hard_mtu))
60 #define MLX5E_SW2HW_MTU(priv, swmtu) ((swmtu) + ((priv)->hard_mtu))
61
62 #define MLX5E_MAX_DSCP          64
63 #define MLX5E_MAX_NUM_TC        8
64
65 #define MLX5E_PARAMS_MINIMUM_LOG_SQ_SIZE                0x6
66 #define MLX5E_PARAMS_DEFAULT_LOG_SQ_SIZE                0xa
67 #define MLX5E_PARAMS_MAXIMUM_LOG_SQ_SIZE                0xd
68
69 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE                0x1
70 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE                0xa
71 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE                0xd
72
73 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW            0x2
74 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE_MPW            0x3
75 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW            0x6
76
77 #define MLX5_RX_HEADROOM NET_SKB_PAD
78 #define MLX5_SKB_FRAG_SZ(len)   (SKB_DATA_ALIGN(len) +  \
79                                  SKB_DATA_ALIGN(sizeof(struct skb_shared_info)))
80
81 #define MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev) \
82         (6 + MLX5_CAP_GEN(mdev, cache_line_128byte)) /* HW restriction */
83 #define MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, req) \
84         max_t(u32, MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev), req)
85 #define MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev)       MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 6)
86 #define MLX5_MPWRQ_CQE_CMPRS_LOG_STRIDE_SZ(mdev) MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 8)
87 #define MLX5E_MPWQE_STRIDE_SZ(mdev, cqe_cmprs) \
88         (cqe_cmprs ? MLX5_MPWRQ_CQE_CMPRS_LOG_STRIDE_SZ(mdev) : \
89         MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev))
90
91 #define MLX5_MPWRQ_LOG_WQE_SZ                   18
92 #define MLX5_MPWRQ_WQE_PAGE_ORDER  (MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT > 0 ? \
93                                     MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT : 0)
94 #define MLX5_MPWRQ_PAGES_PER_WQE                BIT(MLX5_MPWRQ_WQE_PAGE_ORDER)
95 #define MLX5_MPWRQ_STRIDES_PER_PAGE             (MLX5_MPWRQ_NUM_STRIDES >> \
96                                                  MLX5_MPWRQ_WQE_PAGE_ORDER)
97
98 #define MLX5_MTT_OCTW(npages) (ALIGN(npages, 8) / 2)
99 #define MLX5E_REQUIRED_MTTS(wqes)               \
100         (wqes * ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8))
101 #define MLX5E_VALID_NUM_MTTS(num_mtts) (MLX5_MTT_OCTW(num_mtts) - 1 <= U16_MAX)
102
103 #define MLX5_UMR_ALIGN                          (2048)
104 #define MLX5_MPWRQ_SMALL_PACKET_THRESHOLD       (256)
105
106 #define MLX5E_PARAMS_DEFAULT_LRO_WQE_SZ                 (64 * 1024)
107 #define MLX5E_DEFAULT_LRO_TIMEOUT                       32
108 #define MLX5E_LRO_TIMEOUT_ARR_SIZE                      4
109
110 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC      0x10
111 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC_FROM_CQE 0x3
112 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_PKTS      0x20
113 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC      0x10
114 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC_FROM_CQE 0x10
115 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_PKTS      0x20
116 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES                0x80
117 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW            0x2
118
119 #define MLX5E_LOG_INDIR_RQT_SIZE       0x7
120 #define MLX5E_INDIR_RQT_SIZE           BIT(MLX5E_LOG_INDIR_RQT_SIZE)
121 #define MLX5E_MIN_NUM_CHANNELS         0x1
122 #define MLX5E_MAX_NUM_CHANNELS         (MLX5E_INDIR_RQT_SIZE >> 1)
123 #define MLX5E_MAX_NUM_SQS              (MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC)
124 #define MLX5E_TX_CQ_POLL_BUDGET        128
125 #define MLX5E_UPDATE_STATS_INTERVAL    200 /* msecs */
126
127 #define MLX5E_ICOSQ_MAX_WQEBBS \
128         (DIV_ROUND_UP(sizeof(struct mlx5e_umr_wqe), MLX5_SEND_WQE_BB))
129
130 #define MLX5E_XDP_MIN_INLINE (ETH_HLEN + VLAN_HLEN)
131 #define MLX5E_XDP_TX_DS_COUNT \
132         ((sizeof(struct mlx5e_tx_wqe) / MLX5_SEND_WQE_DS) + 1 /* SG DS */)
133
134 #define MLX5E_NUM_MAIN_GROUPS 9
135
136 #define MLX5E_MSG_LEVEL                 NETIF_MSG_LINK
137
138 #define mlx5e_dbg(mlevel, priv, format, ...)                    \
139 do {                                                            \
140         if (NETIF_MSG_##mlevel & (priv)->msglevel)              \
141                 netdev_warn(priv->netdev, format,               \
142                             ##__VA_ARGS__);                     \
143 } while (0)
144
145
146 static inline u16 mlx5_min_rx_wqes(int wq_type, u32 wq_size)
147 {
148         switch (wq_type) {
149         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
150                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW,
151                              wq_size / 2);
152         default:
153                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES,
154                              wq_size / 2);
155         }
156 }
157
158 static inline int mlx5_min_log_rq_size(int wq_type)
159 {
160         switch (wq_type) {
161         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
162                 return MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW;
163         default:
164                 return MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE;
165         }
166 }
167
168 static inline int mlx5_max_log_rq_size(int wq_type)
169 {
170         switch (wq_type) {
171         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
172                 return MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW;
173         default:
174                 return MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE;
175         }
176 }
177
178 static inline int mlx5e_get_max_num_channels(struct mlx5_core_dev *mdev)
179 {
180         return is_kdump_kernel() ?
181                 MLX5E_MIN_NUM_CHANNELS :
182                 min_t(int, mdev->priv.eq_table.num_comp_vectors,
183                       MLX5E_MAX_NUM_CHANNELS);
184 }
185
186 struct mlx5e_tx_wqe {
187         struct mlx5_wqe_ctrl_seg ctrl;
188         struct mlx5_wqe_eth_seg  eth;
189 };
190
191 struct mlx5e_rx_wqe {
192         struct mlx5_wqe_srq_next_seg  next;
193         struct mlx5_wqe_data_seg      data;
194 };
195
196 struct mlx5e_umr_wqe {
197         struct mlx5_wqe_ctrl_seg       ctrl;
198         struct mlx5_wqe_umr_ctrl_seg   uctrl;
199         struct mlx5_mkey_seg           mkc;
200         struct mlx5_wqe_data_seg       data;
201 };
202
203 extern const char mlx5e_self_tests[][ETH_GSTRING_LEN];
204
205 static const char mlx5e_priv_flags[][ETH_GSTRING_LEN] = {
206         "rx_cqe_moder",
207         "tx_cqe_moder",
208         "rx_cqe_compress",
209 };
210
211 enum mlx5e_priv_flag {
212         MLX5E_PFLAG_RX_CQE_BASED_MODER = (1 << 0),
213         MLX5E_PFLAG_TX_CQE_BASED_MODER = (1 << 1),
214         MLX5E_PFLAG_RX_CQE_COMPRESS = (1 << 2),
215 };
216
217 #define MLX5E_SET_PFLAG(params, pflag, enable)                  \
218         do {                                                    \
219                 if (enable)                                     \
220                         (params)->pflags |= (pflag);            \
221                 else                                            \
222                         (params)->pflags &= ~(pflag);           \
223         } while (0)
224
225 #define MLX5E_GET_PFLAG(params, pflag) (!!((params)->pflags & (pflag)))
226
227 #ifdef CONFIG_MLX5_CORE_EN_DCB
228 #define MLX5E_MAX_BW_ALLOC 100 /* Max percentage of BW allocation */
229 #endif
230
231 struct mlx5e_params {
232         u8  log_sq_size;
233         u8  rq_wq_type;
234         u16 rq_headroom;
235         u8  mpwqe_log_stride_sz;
236         u8  mpwqe_log_num_strides;
237         u8  log_rq_size;
238         u16 num_channels;
239         u8  num_tc;
240         bool rx_cqe_compress_def;
241         struct net_dim_cq_moder rx_cq_moderation;
242         struct net_dim_cq_moder tx_cq_moderation;
243         bool lro_en;
244         u32 lro_wqe_sz;
245         u16 tx_max_inline;
246         u8  tx_min_inline_mode;
247         u8  rss_hfunc;
248         u8  toeplitz_hash_key[40];
249         u32 indirection_rqt[MLX5E_INDIR_RQT_SIZE];
250         bool vlan_strip_disable;
251         bool scatter_fcs_en;
252         bool rx_dim_enabled;
253         u32 lro_timeout;
254         u32 pflags;
255         struct bpf_prog *xdp_prog;
256 };
257
258 #ifdef CONFIG_MLX5_CORE_EN_DCB
259 struct mlx5e_cee_config {
260         /* bw pct for priority group */
261         u8                         pg_bw_pct[CEE_DCBX_MAX_PGS];
262         u8                         prio_to_pg_map[CEE_DCBX_MAX_PRIO];
263         bool                       pfc_setting[CEE_DCBX_MAX_PRIO];
264         bool                       pfc_enable;
265 };
266
267 enum {
268         MLX5_DCB_CHG_RESET,
269         MLX5_DCB_NO_CHG,
270         MLX5_DCB_CHG_NO_RESET,
271 };
272
273 struct mlx5e_dcbx {
274         enum mlx5_dcbx_oper_mode   mode;
275         struct mlx5e_cee_config    cee_cfg; /* pending configuration */
276         u8                         dscp_app_cnt;
277
278         /* The only setting that cannot be read from FW */
279         u8                         tc_tsa[IEEE_8021QAZ_MAX_TCS];
280         u8                         cap;
281 };
282
283 struct mlx5e_dcbx_dp {
284         u8                         dscp2prio[MLX5E_MAX_DSCP];
285         u8                         trust_state;
286 };
287 #endif
288
289 enum {
290         MLX5E_RQ_STATE_ENABLED,
291         MLX5E_RQ_STATE_AM,
292 };
293
294 #define MLX5E_TEST_BIT(state, nr) (state & BIT(nr))
295
296 struct mlx5e_cq {
297         /* data path - accessed per cqe */
298         struct mlx5_cqwq           wq;
299
300         /* data path - accessed per napi poll */
301         u16                        event_ctr;
302         struct napi_struct        *napi;
303         struct mlx5_core_cq        mcq;
304         struct mlx5e_channel      *channel;
305
306         /* cqe decompression */
307         struct mlx5_cqe64          title;
308         struct mlx5_mini_cqe8      mini_arr[MLX5_MINI_CQE_ARRAY_SIZE];
309         u8                         mini_arr_idx;
310         u16                        decmprs_left;
311         u16                        decmprs_wqe_counter;
312
313         /* control */
314         struct mlx5_core_dev      *mdev;
315         struct mlx5_frag_wq_ctrl   wq_ctrl;
316 } ____cacheline_aligned_in_smp;
317
318 struct mlx5e_tx_wqe_info {
319         struct sk_buff *skb;
320         u32 num_bytes;
321         u8  num_wqebbs;
322         u8  num_dma;
323 };
324
325 enum mlx5e_dma_map_type {
326         MLX5E_DMA_MAP_SINGLE,
327         MLX5E_DMA_MAP_PAGE
328 };
329
330 struct mlx5e_sq_dma {
331         dma_addr_t              addr;
332         u32                     size;
333         enum mlx5e_dma_map_type type;
334 };
335
336 enum {
337         MLX5E_SQ_STATE_ENABLED,
338         MLX5E_SQ_STATE_IPSEC,
339 };
340
341 struct mlx5e_sq_wqe_info {
342         u8  opcode;
343 };
344
345 struct mlx5e_txqsq {
346         /* data path */
347
348         /* dirtied @completion */
349         u16                        cc;
350         u32                        dma_fifo_cc;
351
352         /* dirtied @xmit */
353         u16                        pc ____cacheline_aligned_in_smp;
354         u32                        dma_fifo_pc;
355         struct mlx5e_sq_stats      stats;
356
357         struct mlx5e_cq            cq;
358
359         /* write@xmit, read@completion */
360         struct {
361                 struct mlx5e_sq_dma       *dma_fifo;
362                 struct mlx5e_tx_wqe_info  *wqe_info;
363         } db;
364
365         /* read only */
366         struct mlx5_wq_cyc         wq;
367         u32                        dma_fifo_mask;
368         void __iomem              *uar_map;
369         struct netdev_queue       *txq;
370         u32                        sqn;
371         u16                        max_inline;
372         u8                         min_inline_mode;
373         u16                        edge;
374         struct device             *pdev;
375         __be32                     mkey_be;
376         unsigned long              state;
377         struct hwtstamp_config    *tstamp;
378         struct mlx5_clock         *clock;
379
380         /* control path */
381         struct mlx5_wq_ctrl        wq_ctrl;
382         struct mlx5e_channel      *channel;
383         int                        txq_ix;
384         u32                        rate_limit;
385 } ____cacheline_aligned_in_smp;
386
387 struct mlx5e_xdpsq {
388         /* data path */
389
390         /* dirtied @rx completion */
391         u16                        cc;
392         u16                        pc;
393
394         struct mlx5e_cq            cq;
395
396         /* write@xmit, read@completion */
397         struct {
398                 struct mlx5e_dma_info     *di;
399                 bool                       doorbell;
400         } db;
401
402         /* read only */
403         struct mlx5_wq_cyc         wq;
404         void __iomem              *uar_map;
405         u32                        sqn;
406         struct device             *pdev;
407         __be32                     mkey_be;
408         u8                         min_inline_mode;
409         unsigned long              state;
410
411         /* control path */
412         struct mlx5_wq_ctrl        wq_ctrl;
413         struct mlx5e_channel      *channel;
414 } ____cacheline_aligned_in_smp;
415
416 struct mlx5e_icosq {
417         /* data path */
418
419         /* dirtied @xmit */
420         u16                        pc ____cacheline_aligned_in_smp;
421
422         struct mlx5e_cq            cq;
423
424         /* write@xmit, read@completion */
425         struct {
426                 struct mlx5e_sq_wqe_info *ico_wqe;
427         } db;
428
429         /* read only */
430         struct mlx5_wq_cyc         wq;
431         void __iomem              *uar_map;
432         u32                        sqn;
433         u16                        edge;
434         __be32                     mkey_be;
435         unsigned long              state;
436
437         /* control path */
438         struct mlx5_wq_ctrl        wq_ctrl;
439         struct mlx5e_channel      *channel;
440 } ____cacheline_aligned_in_smp;
441
442 static inline bool
443 mlx5e_wqc_has_room_for(struct mlx5_wq_cyc *wq, u16 cc, u16 pc, u16 n)
444 {
445         return (((wq->sz_m1 & (cc - pc)) >= n) || (cc == pc));
446 }
447
448 struct mlx5e_dma_info {
449         struct page     *page;
450         dma_addr_t      addr;
451 };
452
453 struct mlx5e_wqe_frag_info {
454         struct mlx5e_dma_info di;
455         u32 offset;
456 };
457
458 struct mlx5e_umr_dma_info {
459         __be64                *mtt;
460         dma_addr_t             mtt_addr;
461         struct mlx5e_dma_info  dma_info[MLX5_MPWRQ_PAGES_PER_WQE];
462         struct mlx5e_umr_wqe   wqe;
463 };
464
465 struct mlx5e_mpw_info {
466         struct mlx5e_umr_dma_info umr;
467         u16 consumed_strides;
468         u16 skbs_frags[MLX5_MPWRQ_PAGES_PER_WQE];
469 };
470
471 /* a single cache unit is capable to serve one napi call (for non-striding rq)
472  * or a MPWQE (for striding rq).
473  */
474 #define MLX5E_CACHE_UNIT        (MLX5_MPWRQ_PAGES_PER_WQE > NAPI_POLL_WEIGHT ? \
475                                  MLX5_MPWRQ_PAGES_PER_WQE : NAPI_POLL_WEIGHT)
476 #define MLX5E_CACHE_SIZE        (4 * roundup_pow_of_two(MLX5E_CACHE_UNIT))
477 struct mlx5e_page_cache {
478         u32 head;
479         u32 tail;
480         struct mlx5e_dma_info page_cache[MLX5E_CACHE_SIZE];
481 };
482
483 struct mlx5e_rq;
484 typedef void (*mlx5e_fp_handle_rx_cqe)(struct mlx5e_rq*, struct mlx5_cqe64*);
485 typedef bool (*mlx5e_fp_post_rx_wqes)(struct mlx5e_rq *rq);
486 typedef void (*mlx5e_fp_dealloc_wqe)(struct mlx5e_rq*, u16);
487
488 struct mlx5e_rq {
489         /* data path */
490         struct mlx5_wq_ll      wq;
491
492         union {
493                 struct {
494                         struct mlx5e_wqe_frag_info *frag_info;
495                         u32 frag_sz;    /* max possible skb frag_sz */
496                         union {
497                                 bool page_reuse;
498                                 bool xdp_xmit;
499                         };
500                 } wqe;
501                 struct {
502                         struct mlx5e_mpw_info *info;
503                         void                  *mtt_no_align;
504                         u16                    num_strides;
505                         u8                     log_stride_sz;
506                         bool                   umr_in_progress;
507                 } mpwqe;
508         };
509         struct {
510                 u16            headroom;
511                 u8             page_order;
512                 u8             map_dir;   /* dma map direction */
513         } buff;
514
515         struct mlx5e_channel  *channel;
516         struct device         *pdev;
517         struct net_device     *netdev;
518         struct mlx5e_rq_stats  stats;
519         struct mlx5e_cq        cq;
520         struct mlx5e_page_cache page_cache;
521         struct hwtstamp_config *tstamp;
522         struct mlx5_clock      *clock;
523
524         mlx5e_fp_handle_rx_cqe handle_rx_cqe;
525         mlx5e_fp_post_rx_wqes  post_wqes;
526         mlx5e_fp_dealloc_wqe   dealloc_wqe;
527
528         unsigned long          state;
529         int                    ix;
530
531         struct net_dim         dim; /* Dynamic Interrupt Moderation */
532
533         /* XDP */
534         struct bpf_prog       *xdp_prog;
535         struct mlx5e_xdpsq     xdpsq;
536
537         /* control */
538         struct mlx5_wq_ctrl    wq_ctrl;
539         __be32                 mkey_be;
540         u8                     wq_type;
541         u32                    rqn;
542         struct mlx5_core_dev  *mdev;
543         struct mlx5_core_mkey  umr_mkey;
544
545         /* XDP read-mostly */
546         struct xdp_rxq_info    xdp_rxq;
547 } ____cacheline_aligned_in_smp;
548
549 struct mlx5e_channel {
550         /* data path */
551         struct mlx5e_rq            rq;
552         struct mlx5e_txqsq         sq[MLX5E_MAX_NUM_TC];
553         struct mlx5e_icosq         icosq;   /* internal control operations */
554         bool                       xdp;
555         struct napi_struct         napi;
556         struct device             *pdev;
557         struct net_device         *netdev;
558         __be32                     mkey_be;
559         u8                         num_tc;
560
561         /* data path - accessed per napi poll */
562         struct irq_desc *irq_desc;
563
564         /* control */
565         struct mlx5e_priv         *priv;
566         struct mlx5_core_dev      *mdev;
567         struct hwtstamp_config    *tstamp;
568         int                        ix;
569         int                        cpu;
570 };
571
572 struct mlx5e_channels {
573         struct mlx5e_channel **c;
574         unsigned int           num;
575         struct mlx5e_params    params;
576 };
577
578 enum mlx5e_traffic_types {
579         MLX5E_TT_IPV4_TCP,
580         MLX5E_TT_IPV6_TCP,
581         MLX5E_TT_IPV4_UDP,
582         MLX5E_TT_IPV6_UDP,
583         MLX5E_TT_IPV4_IPSEC_AH,
584         MLX5E_TT_IPV6_IPSEC_AH,
585         MLX5E_TT_IPV4_IPSEC_ESP,
586         MLX5E_TT_IPV6_IPSEC_ESP,
587         MLX5E_TT_IPV4,
588         MLX5E_TT_IPV6,
589         MLX5E_TT_ANY,
590         MLX5E_NUM_TT,
591         MLX5E_NUM_INDIR_TIRS = MLX5E_TT_ANY,
592 };
593
594 enum mlx5e_tunnel_types {
595         MLX5E_TT_IPV4_GRE,
596         MLX5E_TT_IPV6_GRE,
597         MLX5E_NUM_TUNNEL_TT,
598 };
599
600 enum {
601         MLX5E_STATE_ASYNC_EVENTS_ENABLED,
602         MLX5E_STATE_OPENED,
603         MLX5E_STATE_DESTROYING,
604 };
605
606 struct mlx5e_vxlan_db {
607         spinlock_t                      lock; /* protect vxlan table */
608         struct radix_tree_root          tree;
609 };
610
611 struct mlx5e_l2_rule {
612         u8  addr[ETH_ALEN + 2];
613         struct mlx5_flow_handle *rule;
614 };
615
616 struct mlx5e_flow_table {
617         int num_groups;
618         struct mlx5_flow_table *t;
619         struct mlx5_flow_group **g;
620 };
621
622 #define MLX5E_L2_ADDR_HASH_SIZE BIT(BITS_PER_BYTE)
623
624 struct mlx5e_tc_table {
625         struct mlx5_flow_table          *t;
626
627         struct rhashtable_params        ht_params;
628         struct rhashtable               ht;
629
630         DECLARE_HASHTABLE(mod_hdr_tbl, 8);
631         DECLARE_HASHTABLE(hairpin_tbl, 8);
632 };
633
634 struct mlx5e_vlan_table {
635         struct mlx5e_flow_table         ft;
636         DECLARE_BITMAP(active_cvlans, VLAN_N_VID);
637         DECLARE_BITMAP(active_svlans, VLAN_N_VID);
638         struct mlx5_flow_handle *active_cvlans_rule[VLAN_N_VID];
639         struct mlx5_flow_handle *active_svlans_rule[VLAN_N_VID];
640         struct mlx5_flow_handle *untagged_rule;
641         struct mlx5_flow_handle *any_cvlan_rule;
642         struct mlx5_flow_handle *any_svlan_rule;
643         bool                    cvlan_filter_disabled;
644 };
645
646 struct mlx5e_l2_table {
647         struct mlx5e_flow_table    ft;
648         struct hlist_head          netdev_uc[MLX5E_L2_ADDR_HASH_SIZE];
649         struct hlist_head          netdev_mc[MLX5E_L2_ADDR_HASH_SIZE];
650         struct mlx5e_l2_rule       broadcast;
651         struct mlx5e_l2_rule       allmulti;
652         struct mlx5e_l2_rule       promisc;
653         bool                       broadcast_enabled;
654         bool                       allmulti_enabled;
655         bool                       promisc_enabled;
656 };
657
658 /* L3/L4 traffic type classifier */
659 struct mlx5e_ttc_table {
660         struct mlx5e_flow_table  ft;
661         struct mlx5_flow_handle  *rules[MLX5E_NUM_TT];
662         struct mlx5_flow_handle  *tunnel_rules[MLX5E_NUM_TUNNEL_TT];
663 };
664
665 #define ARFS_HASH_SHIFT BITS_PER_BYTE
666 #define ARFS_HASH_SIZE BIT(BITS_PER_BYTE)
667 struct arfs_table {
668         struct mlx5e_flow_table  ft;
669         struct mlx5_flow_handle  *default_rule;
670         struct hlist_head        rules_hash[ARFS_HASH_SIZE];
671 };
672
673 enum  arfs_type {
674         ARFS_IPV4_TCP,
675         ARFS_IPV6_TCP,
676         ARFS_IPV4_UDP,
677         ARFS_IPV6_UDP,
678         ARFS_NUM_TYPES,
679 };
680
681 struct mlx5e_arfs_tables {
682         struct arfs_table arfs_tables[ARFS_NUM_TYPES];
683         /* Protect aRFS rules list */
684         spinlock_t                     arfs_lock;
685         struct list_head               rules;
686         int                            last_filter_id;
687         struct workqueue_struct        *wq;
688 };
689
690 /* NIC prio FTS */
691 enum {
692         MLX5E_VLAN_FT_LEVEL = 0,
693         MLX5E_L2_FT_LEVEL,
694         MLX5E_TTC_FT_LEVEL,
695         MLX5E_INNER_TTC_FT_LEVEL,
696         MLX5E_ARFS_FT_LEVEL
697 };
698
699 struct mlx5e_ethtool_table {
700         struct mlx5_flow_table *ft;
701         int                    num_rules;
702 };
703
704 #define ETHTOOL_NUM_L3_L4_FTS 7
705 #define ETHTOOL_NUM_L2_FTS 4
706
707 struct mlx5e_ethtool_steering {
708         struct mlx5e_ethtool_table      l3_l4_ft[ETHTOOL_NUM_L3_L4_FTS];
709         struct mlx5e_ethtool_table      l2_ft[ETHTOOL_NUM_L2_FTS];
710         struct list_head                rules;
711         int                             tot_num_rules;
712 };
713
714 struct mlx5e_flow_steering {
715         struct mlx5_flow_namespace      *ns;
716         struct mlx5e_ethtool_steering   ethtool;
717         struct mlx5e_tc_table           tc;
718         struct mlx5e_vlan_table         vlan;
719         struct mlx5e_l2_table           l2;
720         struct mlx5e_ttc_table          ttc;
721         struct mlx5e_ttc_table          inner_ttc;
722         struct mlx5e_arfs_tables        arfs;
723 };
724
725 struct mlx5e_rqt {
726         u32              rqtn;
727         bool             enabled;
728 };
729
730 struct mlx5e_tir {
731         u32               tirn;
732         struct mlx5e_rqt  rqt;
733         struct list_head  list;
734 };
735
736 enum {
737         MLX5E_TC_PRIO = 0,
738         MLX5E_NIC_PRIO
739 };
740
741 struct mlx5e_priv {
742         /* priv data path fields - start */
743         struct mlx5e_txqsq *txq2sq[MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC];
744         int channel_tc2txq[MLX5E_MAX_NUM_CHANNELS][MLX5E_MAX_NUM_TC];
745 #ifdef CONFIG_MLX5_CORE_EN_DCB
746         struct mlx5e_dcbx_dp       dcbx_dp;
747 #endif
748         /* priv data path fields - end */
749
750         u32                        msglevel;
751         unsigned long              state;
752         struct mutex               state_lock; /* Protects Interface state */
753         struct mlx5e_rq            drop_rq;
754
755         struct mlx5e_channels      channels;
756         u32                        tisn[MLX5E_MAX_NUM_TC];
757         struct mlx5e_rqt           indir_rqt;
758         struct mlx5e_tir           indir_tir[MLX5E_NUM_INDIR_TIRS];
759         struct mlx5e_tir           inner_indir_tir[MLX5E_NUM_INDIR_TIRS];
760         struct mlx5e_tir           direct_tir[MLX5E_MAX_NUM_CHANNELS];
761         u32                        tx_rates[MLX5E_MAX_NUM_SQS];
762         int                        hard_mtu;
763
764         struct mlx5e_flow_steering fs;
765         struct mlx5e_vxlan_db      vxlan;
766
767         struct workqueue_struct    *wq;
768         struct work_struct         update_carrier_work;
769         struct work_struct         set_rx_mode_work;
770         struct work_struct         tx_timeout_work;
771         struct delayed_work        update_stats_work;
772
773         struct mlx5_core_dev      *mdev;
774         struct net_device         *netdev;
775         struct mlx5e_stats         stats;
776         struct hwtstamp_config     tstamp;
777         u16 q_counter;
778 #ifdef CONFIG_MLX5_CORE_EN_DCB
779         struct mlx5e_dcbx          dcbx;
780 #endif
781
782         const struct mlx5e_profile *profile;
783         void                      *ppriv;
784 #ifdef CONFIG_MLX5_EN_IPSEC
785         struct mlx5e_ipsec        *ipsec;
786 #endif
787 };
788
789 struct mlx5e_profile {
790         void    (*init)(struct mlx5_core_dev *mdev,
791                         struct net_device *netdev,
792                         const struct mlx5e_profile *profile, void *ppriv);
793         void    (*cleanup)(struct mlx5e_priv *priv);
794         int     (*init_rx)(struct mlx5e_priv *priv);
795         void    (*cleanup_rx)(struct mlx5e_priv *priv);
796         int     (*init_tx)(struct mlx5e_priv *priv);
797         void    (*cleanup_tx)(struct mlx5e_priv *priv);
798         void    (*enable)(struct mlx5e_priv *priv);
799         void    (*disable)(struct mlx5e_priv *priv);
800         void    (*update_stats)(struct mlx5e_priv *priv);
801         void    (*update_carrier)(struct mlx5e_priv *priv);
802         int     (*max_nch)(struct mlx5_core_dev *mdev);
803         struct {
804                 mlx5e_fp_handle_rx_cqe handle_rx_cqe;
805                 mlx5e_fp_handle_rx_cqe handle_rx_cqe_mpwqe;
806         } rx_handlers;
807         void    (*netdev_registered_init)(struct mlx5e_priv *priv);
808         void    (*netdev_registered_remove)(struct mlx5e_priv *priv);
809         int     max_tc;
810 };
811
812 void mlx5e_build_ptys2ethtool_map(void);
813
814 u16 mlx5e_select_queue(struct net_device *dev, struct sk_buff *skb,
815                        void *accel_priv, select_queue_fallback_t fallback);
816 netdev_tx_t mlx5e_xmit(struct sk_buff *skb, struct net_device *dev);
817
818 void mlx5e_completion_event(struct mlx5_core_cq *mcq);
819 void mlx5e_cq_error_event(struct mlx5_core_cq *mcq, enum mlx5_event event);
820 int mlx5e_napi_poll(struct napi_struct *napi, int budget);
821 bool mlx5e_poll_tx_cq(struct mlx5e_cq *cq, int napi_budget);
822 int mlx5e_poll_rx_cq(struct mlx5e_cq *cq, int budget);
823 bool mlx5e_poll_xdpsq_cq(struct mlx5e_cq *cq);
824 void mlx5e_free_txqsq_descs(struct mlx5e_txqsq *sq);
825 void mlx5e_free_xdpsq_descs(struct mlx5e_xdpsq *sq);
826
827 void mlx5e_page_release(struct mlx5e_rq *rq, struct mlx5e_dma_info *dma_info,
828                         bool recycle);
829 void mlx5e_handle_rx_cqe(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
830 void mlx5e_handle_rx_cqe_mpwrq(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
831 bool mlx5e_post_rx_wqes(struct mlx5e_rq *rq);
832 bool mlx5e_post_rx_mpwqes(struct mlx5e_rq *rq);
833 void mlx5e_dealloc_rx_wqe(struct mlx5e_rq *rq, u16 ix);
834 void mlx5e_dealloc_rx_mpwqe(struct mlx5e_rq *rq, u16 ix);
835 void mlx5e_free_rx_mpwqe(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi);
836
837 void mlx5e_update_stats(struct mlx5e_priv *priv, bool full);
838
839 int mlx5e_create_flow_steering(struct mlx5e_priv *priv);
840 void mlx5e_destroy_flow_steering(struct mlx5e_priv *priv);
841 void mlx5e_init_l2_addr(struct mlx5e_priv *priv);
842 void mlx5e_destroy_flow_table(struct mlx5e_flow_table *ft);
843 int mlx5e_self_test_num(struct mlx5e_priv *priv);
844 void mlx5e_self_test(struct net_device *ndev, struct ethtool_test *etest,
845                      u64 *buf);
846 int mlx5e_ethtool_get_flow(struct mlx5e_priv *priv, struct ethtool_rxnfc *info,
847                            int location);
848 int mlx5e_ethtool_get_all_flows(struct mlx5e_priv *priv,
849                                 struct ethtool_rxnfc *info, u32 *rule_locs);
850 int mlx5e_ethtool_flow_replace(struct mlx5e_priv *priv,
851                                struct ethtool_rx_flow_spec *fs);
852 int mlx5e_ethtool_flow_remove(struct mlx5e_priv *priv,
853                               int location);
854 void mlx5e_ethtool_init_steering(struct mlx5e_priv *priv);
855 void mlx5e_ethtool_cleanup_steering(struct mlx5e_priv *priv);
856 void mlx5e_set_rx_mode_work(struct work_struct *work);
857
858 int mlx5e_hwstamp_set(struct mlx5e_priv *priv, struct ifreq *ifr);
859 int mlx5e_hwstamp_get(struct mlx5e_priv *priv, struct ifreq *ifr);
860 int mlx5e_modify_rx_cqe_compression_locked(struct mlx5e_priv *priv, bool val);
861
862 int mlx5e_vlan_rx_add_vid(struct net_device *dev, __always_unused __be16 proto,
863                           u16 vid);
864 int mlx5e_vlan_rx_kill_vid(struct net_device *dev, __always_unused __be16 proto,
865                            u16 vid);
866 void mlx5e_enable_cvlan_filter(struct mlx5e_priv *priv);
867 void mlx5e_disable_cvlan_filter(struct mlx5e_priv *priv);
868 void mlx5e_timestamp_init(struct mlx5e_priv *priv);
869
870 struct mlx5e_redirect_rqt_param {
871         bool is_rss;
872         union {
873                 u32 rqn; /* Direct RQN (Non-RSS) */
874                 struct {
875                         u8 hfunc;
876                         struct mlx5e_channels *channels;
877                 } rss; /* RSS data */
878         };
879 };
880
881 int mlx5e_redirect_rqt(struct mlx5e_priv *priv, u32 rqtn, int sz,
882                        struct mlx5e_redirect_rqt_param rrp);
883 void mlx5e_build_indir_tir_ctx_hash(struct mlx5e_params *params,
884                                     enum mlx5e_traffic_types tt,
885                                     void *tirc, bool inner);
886
887 int mlx5e_open_locked(struct net_device *netdev);
888 int mlx5e_close_locked(struct net_device *netdev);
889
890 int mlx5e_open_channels(struct mlx5e_priv *priv,
891                         struct mlx5e_channels *chs);
892 void mlx5e_close_channels(struct mlx5e_channels *chs);
893
894 /* Function pointer to be used to modify WH settings while
895  * switching channels
896  */
897 typedef int (*mlx5e_fp_hw_modify)(struct mlx5e_priv *priv);
898 void mlx5e_switch_priv_channels(struct mlx5e_priv *priv,
899                                 struct mlx5e_channels *new_chs,
900                                 mlx5e_fp_hw_modify hw_modify);
901 void mlx5e_activate_priv_channels(struct mlx5e_priv *priv);
902 void mlx5e_deactivate_priv_channels(struct mlx5e_priv *priv);
903
904 void mlx5e_build_default_indir_rqt(u32 *indirection_rqt, int len,
905                                    int num_channels);
906 int mlx5e_get_max_linkspeed(struct mlx5_core_dev *mdev, u32 *speed);
907
908 void mlx5e_set_tx_cq_mode_params(struct mlx5e_params *params,
909                                  u8 cq_period_mode);
910 void mlx5e_set_rx_cq_mode_params(struct mlx5e_params *params,
911                                  u8 cq_period_mode);
912 void mlx5e_init_rq_type_params(struct mlx5_core_dev *mdev,
913                                struct mlx5e_params *params,
914                                u8 rq_type);
915
916 static inline bool mlx5e_tunnel_inner_ft_supported(struct mlx5_core_dev *mdev)
917 {
918         return (MLX5_CAP_ETH(mdev, tunnel_stateless_gre) &&
919                 MLX5_CAP_FLOWTABLE_NIC_RX(mdev, ft_field_support.inner_ip_version));
920 }
921
922 static inline
923 struct mlx5e_tx_wqe *mlx5e_post_nop(struct mlx5_wq_cyc *wq, u32 sqn, u16 *pc)
924 {
925         u16                         pi   = *pc & wq->sz_m1;
926         struct mlx5e_tx_wqe        *wqe  = mlx5_wq_cyc_get_wqe(wq, pi);
927         struct mlx5_wqe_ctrl_seg   *cseg = &wqe->ctrl;
928
929         memset(cseg, 0, sizeof(*cseg));
930
931         cseg->opmod_idx_opcode = cpu_to_be32((*pc << 8) | MLX5_OPCODE_NOP);
932         cseg->qpn_ds           = cpu_to_be32((sqn << 8) | 0x01);
933
934         (*pc)++;
935
936         return wqe;
937 }
938
939 static inline
940 void mlx5e_notify_hw(struct mlx5_wq_cyc *wq, u16 pc,
941                      void __iomem *uar_map,
942                      struct mlx5_wqe_ctrl_seg *ctrl)
943 {
944         ctrl->fm_ce_se = MLX5_WQE_CTRL_CQ_UPDATE;
945         /* ensure wqe is visible to device before updating doorbell record */
946         dma_wmb();
947
948         *wq->db = cpu_to_be32(pc);
949
950         /* ensure doorbell record is visible to device before ringing the
951          * doorbell
952          */
953         wmb();
954
955         mlx5_write64((__be32 *)ctrl, uar_map, NULL);
956 }
957
958 static inline void mlx5e_cq_arm(struct mlx5e_cq *cq)
959 {
960         struct mlx5_core_cq *mcq;
961
962         mcq = &cq->mcq;
963         mlx5_cq_arm(mcq, MLX5_CQ_DB_REQ_NOT, mcq->uar->map, cq->wq.cc);
964 }
965
966 static inline u32 mlx5e_get_wqe_mtt_offset(struct mlx5e_rq *rq, u16 wqe_ix)
967 {
968         return wqe_ix * ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8);
969 }
970
971 extern const struct ethtool_ops mlx5e_ethtool_ops;
972 #ifdef CONFIG_MLX5_CORE_EN_DCB
973 extern const struct dcbnl_rtnl_ops mlx5e_dcbnl_ops;
974 int mlx5e_dcbnl_ieee_setets_core(struct mlx5e_priv *priv, struct ieee_ets *ets);
975 void mlx5e_dcbnl_initialize(struct mlx5e_priv *priv);
976 void mlx5e_dcbnl_init_app(struct mlx5e_priv *priv);
977 void mlx5e_dcbnl_delete_app(struct mlx5e_priv *priv);
978 #endif
979
980 #ifndef CONFIG_RFS_ACCEL
981 static inline int mlx5e_arfs_create_tables(struct mlx5e_priv *priv)
982 {
983         return 0;
984 }
985
986 static inline void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv) {}
987
988 static inline int mlx5e_arfs_enable(struct mlx5e_priv *priv)
989 {
990         return -EOPNOTSUPP;
991 }
992
993 static inline int mlx5e_arfs_disable(struct mlx5e_priv *priv)
994 {
995         return -EOPNOTSUPP;
996 }
997 #else
998 int mlx5e_arfs_create_tables(struct mlx5e_priv *priv);
999 void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv);
1000 int mlx5e_arfs_enable(struct mlx5e_priv *priv);
1001 int mlx5e_arfs_disable(struct mlx5e_priv *priv);
1002 int mlx5e_rx_flow_steer(struct net_device *dev, const struct sk_buff *skb,
1003                         u16 rxq_index, u32 flow_id);
1004 #endif
1005
1006 u16 mlx5e_get_max_inline_cap(struct mlx5_core_dev *mdev);
1007 int mlx5e_create_tir(struct mlx5_core_dev *mdev,
1008                      struct mlx5e_tir *tir, u32 *in, int inlen);
1009 void mlx5e_destroy_tir(struct mlx5_core_dev *mdev,
1010                        struct mlx5e_tir *tir);
1011 int mlx5e_create_mdev_resources(struct mlx5_core_dev *mdev);
1012 void mlx5e_destroy_mdev_resources(struct mlx5_core_dev *mdev);
1013 int mlx5e_refresh_tirs(struct mlx5e_priv *priv, bool enable_uc_lb);
1014
1015 /* common netdev helpers */
1016 int mlx5e_create_indirect_rqt(struct mlx5e_priv *priv);
1017
1018 int mlx5e_create_indirect_tirs(struct mlx5e_priv *priv);
1019 void mlx5e_destroy_indirect_tirs(struct mlx5e_priv *priv);
1020
1021 int mlx5e_create_direct_rqts(struct mlx5e_priv *priv);
1022 void mlx5e_destroy_direct_rqts(struct mlx5e_priv *priv);
1023 int mlx5e_create_direct_tirs(struct mlx5e_priv *priv);
1024 void mlx5e_destroy_direct_tirs(struct mlx5e_priv *priv);
1025 void mlx5e_destroy_rqt(struct mlx5e_priv *priv, struct mlx5e_rqt *rqt);
1026
1027 int mlx5e_create_ttc_table(struct mlx5e_priv *priv);
1028 void mlx5e_destroy_ttc_table(struct mlx5e_priv *priv);
1029
1030 int mlx5e_create_inner_ttc_table(struct mlx5e_priv *priv);
1031 void mlx5e_destroy_inner_ttc_table(struct mlx5e_priv *priv);
1032
1033 int mlx5e_create_tis(struct mlx5_core_dev *mdev, int tc,
1034                      u32 underlay_qpn, u32 *tisn);
1035 void mlx5e_destroy_tis(struct mlx5_core_dev *mdev, u32 tisn);
1036
1037 int mlx5e_create_tises(struct mlx5e_priv *priv);
1038 void mlx5e_cleanup_nic_tx(struct mlx5e_priv *priv);
1039 int mlx5e_close(struct net_device *netdev);
1040 int mlx5e_open(struct net_device *netdev);
1041 void mlx5e_update_stats_work(struct work_struct *work);
1042 u32 mlx5e_choose_lro_timeout(struct mlx5_core_dev *mdev, u32 wanted_timeout);
1043
1044 /* ethtool helpers */
1045 void mlx5e_ethtool_get_drvinfo(struct mlx5e_priv *priv,
1046                                struct ethtool_drvinfo *drvinfo);
1047 void mlx5e_ethtool_get_strings(struct mlx5e_priv *priv,
1048                                uint32_t stringset, uint8_t *data);
1049 int mlx5e_ethtool_get_sset_count(struct mlx5e_priv *priv, int sset);
1050 void mlx5e_ethtool_get_ethtool_stats(struct mlx5e_priv *priv,
1051                                      struct ethtool_stats *stats, u64 *data);
1052 void mlx5e_ethtool_get_ringparam(struct mlx5e_priv *priv,
1053                                  struct ethtool_ringparam *param);
1054 int mlx5e_ethtool_set_ringparam(struct mlx5e_priv *priv,
1055                                 struct ethtool_ringparam *param);
1056 void mlx5e_ethtool_get_channels(struct mlx5e_priv *priv,
1057                                 struct ethtool_channels *ch);
1058 int mlx5e_ethtool_set_channels(struct mlx5e_priv *priv,
1059                                struct ethtool_channels *ch);
1060 int mlx5e_ethtool_get_coalesce(struct mlx5e_priv *priv,
1061                                struct ethtool_coalesce *coal);
1062 int mlx5e_ethtool_set_coalesce(struct mlx5e_priv *priv,
1063                                struct ethtool_coalesce *coal);
1064 int mlx5e_ethtool_get_ts_info(struct mlx5e_priv *priv,
1065                               struct ethtool_ts_info *info);
1066 int mlx5e_ethtool_flash_device(struct mlx5e_priv *priv,
1067                                struct ethtool_flash *flash);
1068
1069 int mlx5e_setup_tc_block_cb(enum tc_setup_type type, void *type_data,
1070                             void *cb_priv);
1071
1072 /* mlx5e generic netdev management API */
1073 struct net_device*
1074 mlx5e_create_netdev(struct mlx5_core_dev *mdev, const struct mlx5e_profile *profile,
1075                     void *ppriv);
1076 int mlx5e_attach_netdev(struct mlx5e_priv *priv);
1077 void mlx5e_detach_netdev(struct mlx5e_priv *priv);
1078 void mlx5e_destroy_netdev(struct mlx5e_priv *priv);
1079 void mlx5e_build_nic_params(struct mlx5_core_dev *mdev,
1080                             struct mlx5e_params *params,
1081                             u16 max_channels);
1082 u8 mlx5e_params_calculate_tx_min_inline(struct mlx5_core_dev *mdev);
1083 void mlx5e_rx_dim_work(struct work_struct *work);
1084 #endif /* __MLX5_EN_H__ */