net/mlx5e: Support XDP over Striding RQ
[sfrench/cifs-2.6.git] / drivers / net / ethernet / mellanox / mlx5 / core / en.h
1 /*
2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
3  *
4  * This software is available to you under a choice of one of two
5  * licenses.  You may choose to be licensed under the terms of the GNU
6  * General Public License (GPL) Version 2, available from the file
7  * COPYING in the main directory of this source tree, or the
8  * OpenIB.org BSD license below:
9  *
10  *     Redistribution and use in source and binary forms, with or
11  *     without modification, are permitted provided that the following
12  *     conditions are met:
13  *
14  *      - Redistributions of source code must retain the above
15  *        copyright notice, this list of conditions and the following
16  *        disclaimer.
17  *
18  *      - Redistributions in binary form must reproduce the above
19  *        copyright notice, this list of conditions and the following
20  *        disclaimer in the documentation and/or other materials
21  *        provided with the distribution.
22  *
23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
30  * SOFTWARE.
31  */
32 #ifndef __MLX5_EN_H__
33 #define __MLX5_EN_H__
34
35 #include <linux/if_vlan.h>
36 #include <linux/etherdevice.h>
37 #include <linux/timecounter.h>
38 #include <linux/net_tstamp.h>
39 #include <linux/ptp_clock_kernel.h>
40 #include <linux/crash_dump.h>
41 #include <linux/mlx5/driver.h>
42 #include <linux/mlx5/qp.h>
43 #include <linux/mlx5/cq.h>
44 #include <linux/mlx5/port.h>
45 #include <linux/mlx5/vport.h>
46 #include <linux/mlx5/transobj.h>
47 #include <linux/mlx5/fs.h>
48 #include <linux/rhashtable.h>
49 #include <net/switchdev.h>
50 #include <net/xdp.h>
51 #include <linux/net_dim.h>
52 #include "wq.h"
53 #include "mlx5_core.h"
54 #include "en_stats.h"
55
56 #define MLX5_SET_CFG(p, f, v) MLX5_SET(create_flow_group_in, p, f, v)
57
58 #define MLX5E_ETH_HARD_MTU (ETH_HLEN + VLAN_HLEN + ETH_FCS_LEN)
59
60 #define MLX5E_HW2SW_MTU(params, hwmtu) ((hwmtu) - ((params)->hard_mtu))
61 #define MLX5E_SW2HW_MTU(params, swmtu) ((swmtu) + ((params)->hard_mtu))
62
63 #define MLX5E_MAX_DSCP          64
64 #define MLX5E_MAX_NUM_TC        8
65
66 #define MLX5_RX_HEADROOM NET_SKB_PAD
67 #define MLX5_SKB_FRAG_SZ(len)   (SKB_DATA_ALIGN(len) +  \
68                                  SKB_DATA_ALIGN(sizeof(struct skb_shared_info)))
69
70 #define MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev) \
71         (6 + MLX5_CAP_GEN(mdev, cache_line_128byte)) /* HW restriction */
72 #define MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, req) \
73         max_t(u32, MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev), req)
74 #define MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev)       MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 6)
75 #define MLX5_MPWRQ_CQE_CMPRS_LOG_STRIDE_SZ(mdev) MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 8)
76 #define MLX5E_MPWQE_STRIDE_SZ(mdev, cqe_cmprs) \
77         (cqe_cmprs ? MLX5_MPWRQ_CQE_CMPRS_LOG_STRIDE_SZ(mdev) : \
78         MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev))
79
80 #define MLX5_MPWRQ_LOG_WQE_SZ                   18
81 #define MLX5_MPWRQ_WQE_PAGE_ORDER  (MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT > 0 ? \
82                                     MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT : 0)
83 #define MLX5_MPWRQ_PAGES_PER_WQE                BIT(MLX5_MPWRQ_WQE_PAGE_ORDER)
84
85 #define MLX5_MTT_OCTW(npages) (ALIGN(npages, 8) / 2)
86 #define MLX5E_REQUIRED_WQE_MTTS         (ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8))
87 #define MLX5E_REQUIRED_MTTS(wqes)       (wqes * MLX5E_REQUIRED_WQE_MTTS)
88 #define MLX5E_MAX_RQ_NUM_MTTS   \
89         ((1 << 16) * 2) /* So that MLX5_MTT_OCTW(num_mtts) fits into u16 */
90 #define MLX5E_ORDER2_MAX_PACKET_MTU (order_base_2(10 * 1024))
91 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW    \
92                 (ilog2(MLX5E_MAX_RQ_NUM_MTTS / MLX5E_REQUIRED_WQE_MTTS))
93 #define MLX5E_LOG_MAX_RQ_NUM_PACKETS_MPW \
94         (MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW + \
95          (MLX5_MPWRQ_LOG_WQE_SZ - MLX5E_ORDER2_MAX_PACKET_MTU))
96
97 #define MLX5E_PARAMS_MINIMUM_LOG_SQ_SIZE                0x6
98 #define MLX5E_PARAMS_DEFAULT_LOG_SQ_SIZE                0xa
99 #define MLX5E_PARAMS_MAXIMUM_LOG_SQ_SIZE                0xd
100
101 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE                0x1
102 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE                0xa
103 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE min_t(u8, 0xd, \
104                                                MLX5E_LOG_MAX_RQ_NUM_PACKETS_MPW)
105
106 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW            0x2
107
108 #define MLX5_MPWRQ_SMALL_PACKET_THRESHOLD       (256)
109
110 #define MLX5E_PARAMS_DEFAULT_LRO_WQE_SZ                 (64 * 1024)
111 #define MLX5E_DEFAULT_LRO_TIMEOUT                       32
112 #define MLX5E_LRO_TIMEOUT_ARR_SIZE                      4
113
114 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC      0x10
115 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC_FROM_CQE 0x3
116 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_PKTS      0x20
117 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC      0x10
118 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC_FROM_CQE 0x10
119 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_PKTS      0x20
120 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES                0x80
121 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW            0x2
122
123 #define MLX5E_LOG_INDIR_RQT_SIZE       0x7
124 #define MLX5E_INDIR_RQT_SIZE           BIT(MLX5E_LOG_INDIR_RQT_SIZE)
125 #define MLX5E_MIN_NUM_CHANNELS         0x1
126 #define MLX5E_MAX_NUM_CHANNELS         (MLX5E_INDIR_RQT_SIZE >> 1)
127 #define MLX5E_MAX_NUM_SQS              (MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC)
128 #define MLX5E_TX_CQ_POLL_BUDGET        128
129 #define MLX5E_UPDATE_STATS_INTERVAL    200 /* msecs */
130 #define MLX5E_SQ_RECOVER_MIN_INTERVAL  500 /* msecs */
131
132 #define MLX5E_UMR_WQE_INLINE_SZ \
133         (sizeof(struct mlx5e_umr_wqe) + \
134          ALIGN(MLX5_MPWRQ_PAGES_PER_WQE * sizeof(struct mlx5_mtt), \
135                MLX5_UMR_MTT_ALIGNMENT))
136 #define MLX5E_UMR_WQEBBS \
137         (DIV_ROUND_UP(MLX5E_UMR_WQE_INLINE_SZ, MLX5_SEND_WQE_BB))
138 #define MLX5E_ICOSQ_MAX_WQEBBS MLX5E_UMR_WQEBBS
139
140 #define MLX5E_XDP_MIN_INLINE (ETH_HLEN + VLAN_HLEN)
141 #define MLX5E_XDP_TX_DS_COUNT \
142         ((sizeof(struct mlx5e_tx_wqe) / MLX5_SEND_WQE_DS) + 1 /* SG DS */)
143
144 #define MLX5E_NUM_MAIN_GROUPS 9
145
146 #define MLX5E_MSG_LEVEL                 NETIF_MSG_LINK
147
148 #define mlx5e_dbg(mlevel, priv, format, ...)                    \
149 do {                                                            \
150         if (NETIF_MSG_##mlevel & (priv)->msglevel)              \
151                 netdev_warn(priv->netdev, format,               \
152                             ##__VA_ARGS__);                     \
153 } while (0)
154
155
156 static inline u16 mlx5_min_rx_wqes(int wq_type, u32 wq_size)
157 {
158         switch (wq_type) {
159         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
160                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW,
161                              wq_size / 2);
162         default:
163                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES,
164                              wq_size / 2);
165         }
166 }
167
168 static inline int mlx5e_get_max_num_channels(struct mlx5_core_dev *mdev)
169 {
170         return is_kdump_kernel() ?
171                 MLX5E_MIN_NUM_CHANNELS :
172                 min_t(int, mdev->priv.eq_table.num_comp_vectors,
173                       MLX5E_MAX_NUM_CHANNELS);
174 }
175
176 struct mlx5e_tx_wqe {
177         struct mlx5_wqe_ctrl_seg ctrl;
178         struct mlx5_wqe_eth_seg  eth;
179 };
180
181 struct mlx5e_rx_wqe {
182         struct mlx5_wqe_srq_next_seg  next;
183         struct mlx5_wqe_data_seg      data;
184 };
185
186 struct mlx5e_umr_wqe {
187         struct mlx5_wqe_ctrl_seg       ctrl;
188         struct mlx5_wqe_umr_ctrl_seg   uctrl;
189         struct mlx5_mkey_seg           mkc;
190         struct mlx5_mtt                inline_mtts[0];
191 };
192
193 extern const char mlx5e_self_tests[][ETH_GSTRING_LEN];
194
195 static const char mlx5e_priv_flags[][ETH_GSTRING_LEN] = {
196         "rx_cqe_moder",
197         "tx_cqe_moder",
198         "rx_cqe_compress",
199         "rx_striding_rq",
200 };
201
202 enum mlx5e_priv_flag {
203         MLX5E_PFLAG_RX_CQE_BASED_MODER = (1 << 0),
204         MLX5E_PFLAG_TX_CQE_BASED_MODER = (1 << 1),
205         MLX5E_PFLAG_RX_CQE_COMPRESS = (1 << 2),
206         MLX5E_PFLAG_RX_STRIDING_RQ = (1 << 3),
207 };
208
209 #define MLX5E_SET_PFLAG(params, pflag, enable)                  \
210         do {                                                    \
211                 if (enable)                                     \
212                         (params)->pflags |= (pflag);            \
213                 else                                            \
214                         (params)->pflags &= ~(pflag);           \
215         } while (0)
216
217 #define MLX5E_GET_PFLAG(params, pflag) (!!((params)->pflags & (pflag)))
218
219 #ifdef CONFIG_MLX5_CORE_EN_DCB
220 #define MLX5E_MAX_BW_ALLOC 100 /* Max percentage of BW allocation */
221 #endif
222
223 struct mlx5e_params {
224         u8  log_sq_size;
225         u8  rq_wq_type;
226         u8  log_rq_mtu_frames;
227         u16 num_channels;
228         u8  num_tc;
229         bool rx_cqe_compress_def;
230         struct net_dim_cq_moder rx_cq_moderation;
231         struct net_dim_cq_moder tx_cq_moderation;
232         bool lro_en;
233         u32 lro_wqe_sz;
234         u8  tx_min_inline_mode;
235         u8  rss_hfunc;
236         u8  toeplitz_hash_key[40];
237         u32 indirection_rqt[MLX5E_INDIR_RQT_SIZE];
238         bool vlan_strip_disable;
239         bool scatter_fcs_en;
240         bool rx_dim_enabled;
241         u32 lro_timeout;
242         u32 pflags;
243         struct bpf_prog *xdp_prog;
244         unsigned int sw_mtu;
245         int hard_mtu;
246 };
247
248 #ifdef CONFIG_MLX5_CORE_EN_DCB
249 struct mlx5e_cee_config {
250         /* bw pct for priority group */
251         u8                         pg_bw_pct[CEE_DCBX_MAX_PGS];
252         u8                         prio_to_pg_map[CEE_DCBX_MAX_PRIO];
253         bool                       pfc_setting[CEE_DCBX_MAX_PRIO];
254         bool                       pfc_enable;
255 };
256
257 enum {
258         MLX5_DCB_CHG_RESET,
259         MLX5_DCB_NO_CHG,
260         MLX5_DCB_CHG_NO_RESET,
261 };
262
263 struct mlx5e_dcbx {
264         enum mlx5_dcbx_oper_mode   mode;
265         struct mlx5e_cee_config    cee_cfg; /* pending configuration */
266         u8                         dscp_app_cnt;
267
268         /* The only setting that cannot be read from FW */
269         u8                         tc_tsa[IEEE_8021QAZ_MAX_TCS];
270         u8                         cap;
271 };
272
273 struct mlx5e_dcbx_dp {
274         u8                         dscp2prio[MLX5E_MAX_DSCP];
275         u8                         trust_state;
276 };
277 #endif
278
279 enum {
280         MLX5E_RQ_STATE_ENABLED,
281         MLX5E_RQ_STATE_AM,
282 };
283
284 #define MLX5E_TEST_BIT(state, nr) (state & BIT(nr))
285
286 struct mlx5e_cq {
287         /* data path - accessed per cqe */
288         struct mlx5_cqwq           wq;
289
290         /* data path - accessed per napi poll */
291         u16                        event_ctr;
292         struct napi_struct        *napi;
293         struct mlx5_core_cq        mcq;
294         struct mlx5e_channel      *channel;
295
296         /* cqe decompression */
297         struct mlx5_cqe64          title;
298         struct mlx5_mini_cqe8      mini_arr[MLX5_MINI_CQE_ARRAY_SIZE];
299         u8                         mini_arr_idx;
300         u16                        decmprs_left;
301         u16                        decmprs_wqe_counter;
302
303         /* control */
304         struct mlx5_core_dev      *mdev;
305         struct mlx5_frag_wq_ctrl   wq_ctrl;
306 } ____cacheline_aligned_in_smp;
307
308 struct mlx5e_tx_wqe_info {
309         struct sk_buff *skb;
310         u32 num_bytes;
311         u8  num_wqebbs;
312         u8  num_dma;
313 };
314
315 enum mlx5e_dma_map_type {
316         MLX5E_DMA_MAP_SINGLE,
317         MLX5E_DMA_MAP_PAGE
318 };
319
320 struct mlx5e_sq_dma {
321         dma_addr_t              addr;
322         u32                     size;
323         enum mlx5e_dma_map_type type;
324 };
325
326 enum {
327         MLX5E_SQ_STATE_ENABLED,
328         MLX5E_SQ_STATE_RECOVERING,
329         MLX5E_SQ_STATE_IPSEC,
330 };
331
332 struct mlx5e_sq_wqe_info {
333         u8  opcode;
334 };
335
336 struct mlx5e_txqsq {
337         /* data path */
338
339         /* dirtied @completion */
340         u16                        cc;
341         u32                        dma_fifo_cc;
342
343         /* dirtied @xmit */
344         u16                        pc ____cacheline_aligned_in_smp;
345         u32                        dma_fifo_pc;
346         struct mlx5e_sq_stats      stats;
347
348         struct mlx5e_cq            cq;
349
350         /* write@xmit, read@completion */
351         struct {
352                 struct mlx5e_sq_dma       *dma_fifo;
353                 struct mlx5e_tx_wqe_info  *wqe_info;
354         } db;
355
356         /* read only */
357         struct mlx5_wq_cyc         wq;
358         u32                        dma_fifo_mask;
359         void __iomem              *uar_map;
360         struct netdev_queue       *txq;
361         u32                        sqn;
362         u8                         min_inline_mode;
363         u16                        edge;
364         struct device             *pdev;
365         __be32                     mkey_be;
366         unsigned long              state;
367         struct hwtstamp_config    *tstamp;
368         struct mlx5_clock         *clock;
369
370         /* control path */
371         struct mlx5_wq_ctrl        wq_ctrl;
372         struct mlx5e_channel      *channel;
373         int                        txq_ix;
374         u32                        rate_limit;
375         struct mlx5e_txqsq_recover {
376                 struct work_struct         recover_work;
377                 u64                        last_recover;
378         } recover;
379 } ____cacheline_aligned_in_smp;
380
381 struct mlx5e_xdpsq {
382         /* data path */
383
384         /* dirtied @rx completion */
385         u16                        cc;
386         u16                        pc;
387
388         struct mlx5e_cq            cq;
389
390         /* write@xmit, read@completion */
391         struct {
392                 struct mlx5e_dma_info     *di;
393                 bool                       doorbell;
394         } db;
395
396         /* read only */
397         struct mlx5_wq_cyc         wq;
398         void __iomem              *uar_map;
399         u32                        sqn;
400         struct device             *pdev;
401         __be32                     mkey_be;
402         u8                         min_inline_mode;
403         unsigned long              state;
404
405         /* control path */
406         struct mlx5_wq_ctrl        wq_ctrl;
407         struct mlx5e_channel      *channel;
408 } ____cacheline_aligned_in_smp;
409
410 struct mlx5e_icosq {
411         /* data path */
412
413         /* dirtied @xmit */
414         u16                        pc ____cacheline_aligned_in_smp;
415
416         struct mlx5e_cq            cq;
417
418         /* write@xmit, read@completion */
419         struct {
420                 struct mlx5e_sq_wqe_info *ico_wqe;
421         } db;
422
423         /* read only */
424         struct mlx5_wq_cyc         wq;
425         void __iomem              *uar_map;
426         u32                        sqn;
427         u16                        edge;
428         unsigned long              state;
429
430         /* control path */
431         struct mlx5_wq_ctrl        wq_ctrl;
432         struct mlx5e_channel      *channel;
433 } ____cacheline_aligned_in_smp;
434
435 static inline bool
436 mlx5e_wqc_has_room_for(struct mlx5_wq_cyc *wq, u16 cc, u16 pc, u16 n)
437 {
438         return (((wq->sz_m1 & (cc - pc)) >= n) || (cc == pc));
439 }
440
441 struct mlx5e_dma_info {
442         struct page     *page;
443         dma_addr_t      addr;
444 };
445
446 struct mlx5e_wqe_frag_info {
447         struct mlx5e_dma_info di;
448         u32 offset;
449 };
450
451 struct mlx5e_umr_dma_info {
452         struct mlx5e_dma_info  dma_info[MLX5_MPWRQ_PAGES_PER_WQE];
453         struct mlx5e_umr_wqe   wqe;
454 };
455
456 struct mlx5e_mpw_info {
457         struct mlx5e_umr_dma_info umr;
458         u16 consumed_strides;
459         u16 skbs_frags[MLX5_MPWRQ_PAGES_PER_WQE];
460         DECLARE_BITMAP(xdp_xmit_bitmap, MLX5_MPWRQ_PAGES_PER_WQE);
461 };
462
463 /* a single cache unit is capable to serve one napi call (for non-striding rq)
464  * or a MPWQE (for striding rq).
465  */
466 #define MLX5E_CACHE_UNIT        (MLX5_MPWRQ_PAGES_PER_WQE > NAPI_POLL_WEIGHT ? \
467                                  MLX5_MPWRQ_PAGES_PER_WQE : NAPI_POLL_WEIGHT)
468 #define MLX5E_CACHE_SIZE        (4 * roundup_pow_of_two(MLX5E_CACHE_UNIT))
469 struct mlx5e_page_cache {
470         u32 head;
471         u32 tail;
472         struct mlx5e_dma_info page_cache[MLX5E_CACHE_SIZE];
473 };
474
475 struct mlx5e_rq;
476 typedef void (*mlx5e_fp_handle_rx_cqe)(struct mlx5e_rq*, struct mlx5_cqe64*);
477 typedef struct sk_buff *
478 (*mlx5e_fp_skb_from_cqe_mpwrq)(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
479                                u16 cqe_bcnt, u32 head_offset, u32 page_idx);
480 typedef bool (*mlx5e_fp_post_rx_wqes)(struct mlx5e_rq *rq);
481 typedef void (*mlx5e_fp_dealloc_wqe)(struct mlx5e_rq*, u16);
482
483 enum mlx5e_rq_flag {
484         MLX5E_RQ_FLAG_XDP_XMIT = BIT(0),
485 };
486
487 struct mlx5e_rq {
488         /* data path */
489         struct mlx5_wq_ll      wq;
490
491         union {
492                 struct {
493                         struct mlx5e_wqe_frag_info *frag_info;
494                         u32 frag_sz;    /* max possible skb frag_sz */
495                         union {
496                                 bool page_reuse;
497                         };
498                 } wqe;
499                 struct {
500                         struct mlx5e_mpw_info *info;
501                         mlx5e_fp_skb_from_cqe_mpwrq skb_from_cqe_mpwrq;
502                         u16                    num_strides;
503                         u8                     log_stride_sz;
504                         bool                   umr_in_progress;
505                 } mpwqe;
506         };
507         struct {
508                 u16            headroom;
509                 u8             page_order;
510                 u8             map_dir;   /* dma map direction */
511         } buff;
512
513         struct mlx5e_channel  *channel;
514         struct device         *pdev;
515         struct net_device     *netdev;
516         struct mlx5e_rq_stats  stats;
517         struct mlx5e_cq        cq;
518         struct mlx5e_page_cache page_cache;
519         struct hwtstamp_config *tstamp;
520         struct mlx5_clock      *clock;
521
522         mlx5e_fp_handle_rx_cqe handle_rx_cqe;
523         mlx5e_fp_post_rx_wqes  post_wqes;
524         mlx5e_fp_dealloc_wqe   dealloc_wqe;
525
526         unsigned long          state;
527         int                    ix;
528
529         struct net_dim         dim; /* Dynamic Interrupt Moderation */
530
531         /* XDP */
532         struct bpf_prog       *xdp_prog;
533         unsigned int           hw_mtu;
534         struct mlx5e_xdpsq     xdpsq;
535         DECLARE_BITMAP(flags, 8);
536
537         /* control */
538         struct mlx5_wq_ctrl    wq_ctrl;
539         __be32                 mkey_be;
540         u8                     wq_type;
541         u32                    rqn;
542         struct mlx5_core_dev  *mdev;
543         struct mlx5_core_mkey  umr_mkey;
544
545         /* XDP read-mostly */
546         struct xdp_rxq_info    xdp_rxq;
547 } ____cacheline_aligned_in_smp;
548
549 struct mlx5e_channel {
550         /* data path */
551         struct mlx5e_rq            rq;
552         struct mlx5e_txqsq         sq[MLX5E_MAX_NUM_TC];
553         struct mlx5e_icosq         icosq;   /* internal control operations */
554         bool                       xdp;
555         struct napi_struct         napi;
556         struct device             *pdev;
557         struct net_device         *netdev;
558         __be32                     mkey_be;
559         u8                         num_tc;
560
561         /* data path - accessed per napi poll */
562         struct irq_desc *irq_desc;
563         struct mlx5e_ch_stats      stats;
564
565         /* control */
566         struct mlx5e_priv         *priv;
567         struct mlx5_core_dev      *mdev;
568         struct hwtstamp_config    *tstamp;
569         int                        ix;
570         int                        cpu;
571 };
572
573 struct mlx5e_channels {
574         struct mlx5e_channel **c;
575         unsigned int           num;
576         struct mlx5e_params    params;
577 };
578
579 enum mlx5e_traffic_types {
580         MLX5E_TT_IPV4_TCP,
581         MLX5E_TT_IPV6_TCP,
582         MLX5E_TT_IPV4_UDP,
583         MLX5E_TT_IPV6_UDP,
584         MLX5E_TT_IPV4_IPSEC_AH,
585         MLX5E_TT_IPV6_IPSEC_AH,
586         MLX5E_TT_IPV4_IPSEC_ESP,
587         MLX5E_TT_IPV6_IPSEC_ESP,
588         MLX5E_TT_IPV4,
589         MLX5E_TT_IPV6,
590         MLX5E_TT_ANY,
591         MLX5E_NUM_TT,
592         MLX5E_NUM_INDIR_TIRS = MLX5E_TT_ANY,
593 };
594
595 enum mlx5e_tunnel_types {
596         MLX5E_TT_IPV4_GRE,
597         MLX5E_TT_IPV6_GRE,
598         MLX5E_NUM_TUNNEL_TT,
599 };
600
601 enum {
602         MLX5E_STATE_ASYNC_EVENTS_ENABLED,
603         MLX5E_STATE_OPENED,
604         MLX5E_STATE_DESTROYING,
605 };
606
607 struct mlx5e_vxlan_db {
608         spinlock_t                      lock; /* protect vxlan table */
609         struct radix_tree_root          tree;
610 };
611
612 struct mlx5e_l2_rule {
613         u8  addr[ETH_ALEN + 2];
614         struct mlx5_flow_handle *rule;
615 };
616
617 struct mlx5e_flow_table {
618         int num_groups;
619         struct mlx5_flow_table *t;
620         struct mlx5_flow_group **g;
621 };
622
623 #define MLX5E_L2_ADDR_HASH_SIZE BIT(BITS_PER_BYTE)
624
625 struct mlx5e_tc_table {
626         struct mlx5_flow_table          *t;
627
628         struct rhashtable_params        ht_params;
629         struct rhashtable               ht;
630
631         DECLARE_HASHTABLE(mod_hdr_tbl, 8);
632         DECLARE_HASHTABLE(hairpin_tbl, 8);
633 };
634
635 struct mlx5e_vlan_table {
636         struct mlx5e_flow_table         ft;
637         DECLARE_BITMAP(active_cvlans, VLAN_N_VID);
638         DECLARE_BITMAP(active_svlans, VLAN_N_VID);
639         struct mlx5_flow_handle *active_cvlans_rule[VLAN_N_VID];
640         struct mlx5_flow_handle *active_svlans_rule[VLAN_N_VID];
641         struct mlx5_flow_handle *untagged_rule;
642         struct mlx5_flow_handle *any_cvlan_rule;
643         struct mlx5_flow_handle *any_svlan_rule;
644         bool                    cvlan_filter_disabled;
645 };
646
647 struct mlx5e_l2_table {
648         struct mlx5e_flow_table    ft;
649         struct hlist_head          netdev_uc[MLX5E_L2_ADDR_HASH_SIZE];
650         struct hlist_head          netdev_mc[MLX5E_L2_ADDR_HASH_SIZE];
651         struct mlx5e_l2_rule       broadcast;
652         struct mlx5e_l2_rule       allmulti;
653         struct mlx5e_l2_rule       promisc;
654         bool                       broadcast_enabled;
655         bool                       allmulti_enabled;
656         bool                       promisc_enabled;
657 };
658
659 /* L3/L4 traffic type classifier */
660 struct mlx5e_ttc_table {
661         struct mlx5e_flow_table  ft;
662         struct mlx5_flow_handle  *rules[MLX5E_NUM_TT];
663         struct mlx5_flow_handle  *tunnel_rules[MLX5E_NUM_TUNNEL_TT];
664 };
665
666 #define ARFS_HASH_SHIFT BITS_PER_BYTE
667 #define ARFS_HASH_SIZE BIT(BITS_PER_BYTE)
668 struct arfs_table {
669         struct mlx5e_flow_table  ft;
670         struct mlx5_flow_handle  *default_rule;
671         struct hlist_head        rules_hash[ARFS_HASH_SIZE];
672 };
673
674 enum  arfs_type {
675         ARFS_IPV4_TCP,
676         ARFS_IPV6_TCP,
677         ARFS_IPV4_UDP,
678         ARFS_IPV6_UDP,
679         ARFS_NUM_TYPES,
680 };
681
682 struct mlx5e_arfs_tables {
683         struct arfs_table arfs_tables[ARFS_NUM_TYPES];
684         /* Protect aRFS rules list */
685         spinlock_t                     arfs_lock;
686         struct list_head               rules;
687         int                            last_filter_id;
688         struct workqueue_struct        *wq;
689 };
690
691 /* NIC prio FTS */
692 enum {
693         MLX5E_VLAN_FT_LEVEL = 0,
694         MLX5E_L2_FT_LEVEL,
695         MLX5E_TTC_FT_LEVEL,
696         MLX5E_INNER_TTC_FT_LEVEL,
697         MLX5E_ARFS_FT_LEVEL
698 };
699
700 enum {
701         MLX5E_TC_FT_LEVEL = 0,
702         MLX5E_TC_TTC_FT_LEVEL,
703 };
704
705 struct mlx5e_ethtool_table {
706         struct mlx5_flow_table *ft;
707         int                    num_rules;
708 };
709
710 #define ETHTOOL_NUM_L3_L4_FTS 7
711 #define ETHTOOL_NUM_L2_FTS 4
712
713 struct mlx5e_ethtool_steering {
714         struct mlx5e_ethtool_table      l3_l4_ft[ETHTOOL_NUM_L3_L4_FTS];
715         struct mlx5e_ethtool_table      l2_ft[ETHTOOL_NUM_L2_FTS];
716         struct list_head                rules;
717         int                             tot_num_rules;
718 };
719
720 struct mlx5e_flow_steering {
721         struct mlx5_flow_namespace      *ns;
722         struct mlx5e_ethtool_steering   ethtool;
723         struct mlx5e_tc_table           tc;
724         struct mlx5e_vlan_table         vlan;
725         struct mlx5e_l2_table           l2;
726         struct mlx5e_ttc_table          ttc;
727         struct mlx5e_ttc_table          inner_ttc;
728         struct mlx5e_arfs_tables        arfs;
729 };
730
731 struct mlx5e_rqt {
732         u32              rqtn;
733         bool             enabled;
734 };
735
736 struct mlx5e_tir {
737         u32               tirn;
738         struct mlx5e_rqt  rqt;
739         struct list_head  list;
740 };
741
742 enum {
743         MLX5E_TC_PRIO = 0,
744         MLX5E_NIC_PRIO
745 };
746
747 struct mlx5e_priv {
748         /* priv data path fields - start */
749         struct mlx5e_txqsq *txq2sq[MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC];
750         int channel_tc2txq[MLX5E_MAX_NUM_CHANNELS][MLX5E_MAX_NUM_TC];
751 #ifdef CONFIG_MLX5_CORE_EN_DCB
752         struct mlx5e_dcbx_dp       dcbx_dp;
753 #endif
754         /* priv data path fields - end */
755
756         u32                        msglevel;
757         unsigned long              state;
758         struct mutex               state_lock; /* Protects Interface state */
759         struct mlx5e_rq            drop_rq;
760
761         struct mlx5e_channels      channels;
762         u32                        tisn[MLX5E_MAX_NUM_TC];
763         struct mlx5e_rqt           indir_rqt;
764         struct mlx5e_tir           indir_tir[MLX5E_NUM_INDIR_TIRS];
765         struct mlx5e_tir           inner_indir_tir[MLX5E_NUM_INDIR_TIRS];
766         struct mlx5e_tir           direct_tir[MLX5E_MAX_NUM_CHANNELS];
767         u32                        tx_rates[MLX5E_MAX_NUM_SQS];
768
769         struct mlx5e_flow_steering fs;
770         struct mlx5e_vxlan_db      vxlan;
771
772         struct workqueue_struct    *wq;
773         struct work_struct         update_carrier_work;
774         struct work_struct         set_rx_mode_work;
775         struct work_struct         tx_timeout_work;
776         struct delayed_work        update_stats_work;
777
778         struct mlx5_core_dev      *mdev;
779         struct net_device         *netdev;
780         struct mlx5e_stats         stats;
781         struct hwtstamp_config     tstamp;
782         u16                        q_counter;
783         u16                        drop_rq_q_counter;
784 #ifdef CONFIG_MLX5_CORE_EN_DCB
785         struct mlx5e_dcbx          dcbx;
786 #endif
787
788         const struct mlx5e_profile *profile;
789         void                      *ppriv;
790 #ifdef CONFIG_MLX5_EN_IPSEC
791         struct mlx5e_ipsec        *ipsec;
792 #endif
793 };
794
795 struct mlx5e_profile {
796         void    (*init)(struct mlx5_core_dev *mdev,
797                         struct net_device *netdev,
798                         const struct mlx5e_profile *profile, void *ppriv);
799         void    (*cleanup)(struct mlx5e_priv *priv);
800         int     (*init_rx)(struct mlx5e_priv *priv);
801         void    (*cleanup_rx)(struct mlx5e_priv *priv);
802         int     (*init_tx)(struct mlx5e_priv *priv);
803         void    (*cleanup_tx)(struct mlx5e_priv *priv);
804         void    (*enable)(struct mlx5e_priv *priv);
805         void    (*disable)(struct mlx5e_priv *priv);
806         void    (*update_stats)(struct mlx5e_priv *priv);
807         void    (*update_carrier)(struct mlx5e_priv *priv);
808         int     (*max_nch)(struct mlx5_core_dev *mdev);
809         struct {
810                 mlx5e_fp_handle_rx_cqe handle_rx_cqe;
811                 mlx5e_fp_handle_rx_cqe handle_rx_cqe_mpwqe;
812         } rx_handlers;
813         void    (*netdev_registered_init)(struct mlx5e_priv *priv);
814         void    (*netdev_registered_remove)(struct mlx5e_priv *priv);
815         int     max_tc;
816 };
817
818 void mlx5e_build_ptys2ethtool_map(void);
819
820 u16 mlx5e_select_queue(struct net_device *dev, struct sk_buff *skb,
821                        void *accel_priv, select_queue_fallback_t fallback);
822 netdev_tx_t mlx5e_xmit(struct sk_buff *skb, struct net_device *dev);
823
824 void mlx5e_completion_event(struct mlx5_core_cq *mcq);
825 void mlx5e_cq_error_event(struct mlx5_core_cq *mcq, enum mlx5_event event);
826 int mlx5e_napi_poll(struct napi_struct *napi, int budget);
827 bool mlx5e_poll_tx_cq(struct mlx5e_cq *cq, int napi_budget);
828 int mlx5e_poll_rx_cq(struct mlx5e_cq *cq, int budget);
829 bool mlx5e_poll_xdpsq_cq(struct mlx5e_cq *cq);
830 void mlx5e_free_txqsq_descs(struct mlx5e_txqsq *sq);
831 void mlx5e_free_xdpsq_descs(struct mlx5e_xdpsq *sq);
832
833 bool mlx5e_check_fragmented_striding_rq_cap(struct mlx5_core_dev *mdev);
834 bool mlx5e_striding_rq_possible(struct mlx5_core_dev *mdev,
835                                 struct mlx5e_params *params);
836
837 void mlx5e_page_release(struct mlx5e_rq *rq, struct mlx5e_dma_info *dma_info,
838                         bool recycle);
839 void mlx5e_handle_rx_cqe(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
840 void mlx5e_handle_rx_cqe_mpwrq(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
841 bool mlx5e_post_rx_wqes(struct mlx5e_rq *rq);
842 bool mlx5e_post_rx_mpwqes(struct mlx5e_rq *rq);
843 void mlx5e_dealloc_rx_wqe(struct mlx5e_rq *rq, u16 ix);
844 void mlx5e_dealloc_rx_mpwqe(struct mlx5e_rq *rq, u16 ix);
845 void mlx5e_free_rx_mpwqe(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi);
846 struct sk_buff *
847 mlx5e_skb_from_cqe_mpwrq_linear(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
848                                 u16 cqe_bcnt, u32 head_offset, u32 page_idx);
849 struct sk_buff *
850 mlx5e_skb_from_cqe_mpwrq_nonlinear(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
851                                    u16 cqe_bcnt, u32 head_offset, u32 page_idx);
852
853 void mlx5e_update_stats(struct mlx5e_priv *priv);
854
855 int mlx5e_create_flow_steering(struct mlx5e_priv *priv);
856 void mlx5e_destroy_flow_steering(struct mlx5e_priv *priv);
857 void mlx5e_init_l2_addr(struct mlx5e_priv *priv);
858 void mlx5e_destroy_flow_table(struct mlx5e_flow_table *ft);
859 int mlx5e_self_test_num(struct mlx5e_priv *priv);
860 void mlx5e_self_test(struct net_device *ndev, struct ethtool_test *etest,
861                      u64 *buf);
862 int mlx5e_ethtool_get_flow(struct mlx5e_priv *priv, struct ethtool_rxnfc *info,
863                            int location);
864 int mlx5e_ethtool_get_all_flows(struct mlx5e_priv *priv,
865                                 struct ethtool_rxnfc *info, u32 *rule_locs);
866 int mlx5e_ethtool_flow_replace(struct mlx5e_priv *priv,
867                                struct ethtool_rx_flow_spec *fs);
868 int mlx5e_ethtool_flow_remove(struct mlx5e_priv *priv,
869                               int location);
870 void mlx5e_ethtool_init_steering(struct mlx5e_priv *priv);
871 void mlx5e_ethtool_cleanup_steering(struct mlx5e_priv *priv);
872 void mlx5e_set_rx_mode_work(struct work_struct *work);
873
874 int mlx5e_hwstamp_set(struct mlx5e_priv *priv, struct ifreq *ifr);
875 int mlx5e_hwstamp_get(struct mlx5e_priv *priv, struct ifreq *ifr);
876 int mlx5e_modify_rx_cqe_compression_locked(struct mlx5e_priv *priv, bool val);
877
878 int mlx5e_vlan_rx_add_vid(struct net_device *dev, __always_unused __be16 proto,
879                           u16 vid);
880 int mlx5e_vlan_rx_kill_vid(struct net_device *dev, __always_unused __be16 proto,
881                            u16 vid);
882 void mlx5e_enable_cvlan_filter(struct mlx5e_priv *priv);
883 void mlx5e_disable_cvlan_filter(struct mlx5e_priv *priv);
884 void mlx5e_timestamp_init(struct mlx5e_priv *priv);
885
886 struct mlx5e_redirect_rqt_param {
887         bool is_rss;
888         union {
889                 u32 rqn; /* Direct RQN (Non-RSS) */
890                 struct {
891                         u8 hfunc;
892                         struct mlx5e_channels *channels;
893                 } rss; /* RSS data */
894         };
895 };
896
897 int mlx5e_redirect_rqt(struct mlx5e_priv *priv, u32 rqtn, int sz,
898                        struct mlx5e_redirect_rqt_param rrp);
899 void mlx5e_build_indir_tir_ctx_hash(struct mlx5e_params *params,
900                                     enum mlx5e_traffic_types tt,
901                                     void *tirc, bool inner);
902
903 int mlx5e_open_locked(struct net_device *netdev);
904 int mlx5e_close_locked(struct net_device *netdev);
905
906 int mlx5e_open_channels(struct mlx5e_priv *priv,
907                         struct mlx5e_channels *chs);
908 void mlx5e_close_channels(struct mlx5e_channels *chs);
909
910 /* Function pointer to be used to modify WH settings while
911  * switching channels
912  */
913 typedef int (*mlx5e_fp_hw_modify)(struct mlx5e_priv *priv);
914 void mlx5e_switch_priv_channels(struct mlx5e_priv *priv,
915                                 struct mlx5e_channels *new_chs,
916                                 mlx5e_fp_hw_modify hw_modify);
917 void mlx5e_activate_priv_channels(struct mlx5e_priv *priv);
918 void mlx5e_deactivate_priv_channels(struct mlx5e_priv *priv);
919
920 void mlx5e_build_default_indir_rqt(u32 *indirection_rqt, int len,
921                                    int num_channels);
922 int mlx5e_get_max_linkspeed(struct mlx5_core_dev *mdev, u32 *speed);
923
924 void mlx5e_set_tx_cq_mode_params(struct mlx5e_params *params,
925                                  u8 cq_period_mode);
926 void mlx5e_set_rx_cq_mode_params(struct mlx5e_params *params,
927                                  u8 cq_period_mode);
928 void mlx5e_set_rq_type(struct mlx5_core_dev *mdev, struct mlx5e_params *params);
929 void mlx5e_init_rq_type_params(struct mlx5_core_dev *mdev,
930                                struct mlx5e_params *params);
931
932 static inline bool mlx5e_tunnel_inner_ft_supported(struct mlx5_core_dev *mdev)
933 {
934         return (MLX5_CAP_ETH(mdev, tunnel_stateless_gre) &&
935                 MLX5_CAP_FLOWTABLE_NIC_RX(mdev, ft_field_support.inner_ip_version));
936 }
937
938 static inline
939 struct mlx5e_tx_wqe *mlx5e_post_nop(struct mlx5_wq_cyc *wq, u32 sqn, u16 *pc)
940 {
941         u16                         pi   = *pc & wq->sz_m1;
942         struct mlx5e_tx_wqe        *wqe  = mlx5_wq_cyc_get_wqe(wq, pi);
943         struct mlx5_wqe_ctrl_seg   *cseg = &wqe->ctrl;
944
945         memset(cseg, 0, sizeof(*cseg));
946
947         cseg->opmod_idx_opcode = cpu_to_be32((*pc << 8) | MLX5_OPCODE_NOP);
948         cseg->qpn_ds           = cpu_to_be32((sqn << 8) | 0x01);
949
950         (*pc)++;
951
952         return wqe;
953 }
954
955 static inline
956 void mlx5e_notify_hw(struct mlx5_wq_cyc *wq, u16 pc,
957                      void __iomem *uar_map,
958                      struct mlx5_wqe_ctrl_seg *ctrl)
959 {
960         ctrl->fm_ce_se = MLX5_WQE_CTRL_CQ_UPDATE;
961         /* ensure wqe is visible to device before updating doorbell record */
962         dma_wmb();
963
964         *wq->db = cpu_to_be32(pc);
965
966         /* ensure doorbell record is visible to device before ringing the
967          * doorbell
968          */
969         wmb();
970
971         mlx5_write64((__be32 *)ctrl, uar_map, NULL);
972 }
973
974 static inline void mlx5e_cq_arm(struct mlx5e_cq *cq)
975 {
976         struct mlx5_core_cq *mcq;
977
978         mcq = &cq->mcq;
979         mlx5_cq_arm(mcq, MLX5_CQ_DB_REQ_NOT, mcq->uar->map, cq->wq.cc);
980 }
981
982 static inline u32 mlx5e_get_wqe_mtt_offset(struct mlx5e_rq *rq, u16 wqe_ix)
983 {
984         return wqe_ix * ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8);
985 }
986
987 extern const struct ethtool_ops mlx5e_ethtool_ops;
988 #ifdef CONFIG_MLX5_CORE_EN_DCB
989 extern const struct dcbnl_rtnl_ops mlx5e_dcbnl_ops;
990 int mlx5e_dcbnl_ieee_setets_core(struct mlx5e_priv *priv, struct ieee_ets *ets);
991 void mlx5e_dcbnl_initialize(struct mlx5e_priv *priv);
992 void mlx5e_dcbnl_init_app(struct mlx5e_priv *priv);
993 void mlx5e_dcbnl_delete_app(struct mlx5e_priv *priv);
994 #endif
995
996 #ifndef CONFIG_RFS_ACCEL
997 static inline int mlx5e_arfs_create_tables(struct mlx5e_priv *priv)
998 {
999         return 0;
1000 }
1001
1002 static inline void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv) {}
1003
1004 static inline int mlx5e_arfs_enable(struct mlx5e_priv *priv)
1005 {
1006         return -EOPNOTSUPP;
1007 }
1008
1009 static inline int mlx5e_arfs_disable(struct mlx5e_priv *priv)
1010 {
1011         return -EOPNOTSUPP;
1012 }
1013 #else
1014 int mlx5e_arfs_create_tables(struct mlx5e_priv *priv);
1015 void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv);
1016 int mlx5e_arfs_enable(struct mlx5e_priv *priv);
1017 int mlx5e_arfs_disable(struct mlx5e_priv *priv);
1018 int mlx5e_rx_flow_steer(struct net_device *dev, const struct sk_buff *skb,
1019                         u16 rxq_index, u32 flow_id);
1020 #endif
1021
1022 int mlx5e_create_tir(struct mlx5_core_dev *mdev,
1023                      struct mlx5e_tir *tir, u32 *in, int inlen);
1024 void mlx5e_destroy_tir(struct mlx5_core_dev *mdev,
1025                        struct mlx5e_tir *tir);
1026 int mlx5e_create_mdev_resources(struct mlx5_core_dev *mdev);
1027 void mlx5e_destroy_mdev_resources(struct mlx5_core_dev *mdev);
1028 int mlx5e_refresh_tirs(struct mlx5e_priv *priv, bool enable_uc_lb);
1029
1030 /* common netdev helpers */
1031 int mlx5e_create_indirect_rqt(struct mlx5e_priv *priv);
1032
1033 int mlx5e_create_indirect_tirs(struct mlx5e_priv *priv);
1034 void mlx5e_destroy_indirect_tirs(struct mlx5e_priv *priv);
1035
1036 int mlx5e_create_direct_rqts(struct mlx5e_priv *priv);
1037 void mlx5e_destroy_direct_rqts(struct mlx5e_priv *priv);
1038 int mlx5e_create_direct_tirs(struct mlx5e_priv *priv);
1039 void mlx5e_destroy_direct_tirs(struct mlx5e_priv *priv);
1040 void mlx5e_destroy_rqt(struct mlx5e_priv *priv, struct mlx5e_rqt *rqt);
1041
1042 struct ttc_params {
1043         struct mlx5_flow_table_attr ft_attr;
1044         u32 any_tt_tirn;
1045         u32 indir_tirn[MLX5E_NUM_INDIR_TIRS];
1046         struct mlx5e_ttc_table *inner_ttc;
1047 };
1048
1049 void mlx5e_set_ttc_basic_params(struct mlx5e_priv *priv, struct ttc_params *ttc_params);
1050 void mlx5e_set_ttc_ft_params(struct ttc_params *ttc_params);
1051 void mlx5e_set_inner_ttc_ft_params(struct ttc_params *ttc_params);
1052
1053 int mlx5e_create_ttc_table(struct mlx5e_priv *priv, struct ttc_params *params,
1054                            struct mlx5e_ttc_table *ttc);
1055 void mlx5e_destroy_ttc_table(struct mlx5e_priv *priv,
1056                              struct mlx5e_ttc_table *ttc);
1057
1058 int mlx5e_create_inner_ttc_table(struct mlx5e_priv *priv, struct ttc_params *params,
1059                                  struct mlx5e_ttc_table *ttc);
1060 void mlx5e_destroy_inner_ttc_table(struct mlx5e_priv *priv,
1061                                    struct mlx5e_ttc_table *ttc);
1062
1063 int mlx5e_create_tis(struct mlx5_core_dev *mdev, int tc,
1064                      u32 underlay_qpn, u32 *tisn);
1065 void mlx5e_destroy_tis(struct mlx5_core_dev *mdev, u32 tisn);
1066
1067 int mlx5e_create_tises(struct mlx5e_priv *priv);
1068 void mlx5e_cleanup_nic_tx(struct mlx5e_priv *priv);
1069 int mlx5e_close(struct net_device *netdev);
1070 int mlx5e_open(struct net_device *netdev);
1071 void mlx5e_update_stats_work(struct work_struct *work);
1072
1073 int mlx5e_bits_invert(unsigned long a, int size);
1074
1075 /* ethtool helpers */
1076 void mlx5e_ethtool_get_drvinfo(struct mlx5e_priv *priv,
1077                                struct ethtool_drvinfo *drvinfo);
1078 void mlx5e_ethtool_get_strings(struct mlx5e_priv *priv,
1079                                uint32_t stringset, uint8_t *data);
1080 int mlx5e_ethtool_get_sset_count(struct mlx5e_priv *priv, int sset);
1081 void mlx5e_ethtool_get_ethtool_stats(struct mlx5e_priv *priv,
1082                                      struct ethtool_stats *stats, u64 *data);
1083 void mlx5e_ethtool_get_ringparam(struct mlx5e_priv *priv,
1084                                  struct ethtool_ringparam *param);
1085 int mlx5e_ethtool_set_ringparam(struct mlx5e_priv *priv,
1086                                 struct ethtool_ringparam *param);
1087 void mlx5e_ethtool_get_channels(struct mlx5e_priv *priv,
1088                                 struct ethtool_channels *ch);
1089 int mlx5e_ethtool_set_channels(struct mlx5e_priv *priv,
1090                                struct ethtool_channels *ch);
1091 int mlx5e_ethtool_get_coalesce(struct mlx5e_priv *priv,
1092                                struct ethtool_coalesce *coal);
1093 int mlx5e_ethtool_set_coalesce(struct mlx5e_priv *priv,
1094                                struct ethtool_coalesce *coal);
1095 int mlx5e_ethtool_get_ts_info(struct mlx5e_priv *priv,
1096                               struct ethtool_ts_info *info);
1097 int mlx5e_ethtool_flash_device(struct mlx5e_priv *priv,
1098                                struct ethtool_flash *flash);
1099
1100 int mlx5e_setup_tc_block_cb(enum tc_setup_type type, void *type_data,
1101                             void *cb_priv);
1102
1103 /* mlx5e generic netdev management API */
1104 struct net_device*
1105 mlx5e_create_netdev(struct mlx5_core_dev *mdev, const struct mlx5e_profile *profile,
1106                     void *ppriv);
1107 int mlx5e_attach_netdev(struct mlx5e_priv *priv);
1108 void mlx5e_detach_netdev(struct mlx5e_priv *priv);
1109 void mlx5e_destroy_netdev(struct mlx5e_priv *priv);
1110 void mlx5e_build_nic_params(struct mlx5_core_dev *mdev,
1111                             struct mlx5e_params *params,
1112                             u16 max_channels, u16 mtu);
1113 u8 mlx5e_params_calculate_tx_min_inline(struct mlx5_core_dev *mdev);
1114 void mlx5e_rx_dim_work(struct work_struct *work);
1115 #endif /* __MLX5_EN_H__ */