drivers/net/ethernet/mellanox/mlx5/core/en.h

   1 /*
   2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32 #ifndef __MLX5_EN_H__
  33 #define __MLX5_EN_H__
  34
  35 #include <linux/if_vlan.h>
  36 #include <linux/etherdevice.h>
  37 #include <linux/timecounter.h>
  38 #include <linux/net_tstamp.h>
  39 #include <linux/ptp_clock_kernel.h>
  40 #include <linux/crash_dump.h>
  41 #include <linux/mlx5/driver.h>
  42 #include <linux/mlx5/qp.h>
  43 #include <linux/mlx5/cq.h>
  44 #include <linux/mlx5/port.h>
  45 #include <linux/mlx5/vport.h>
  46 #include <linux/mlx5/transobj.h>
  47 #include <linux/mlx5/fs.h>
  48 #include <linux/rhashtable.h>
  49 #include <net/switchdev.h>
  50 #include <net/xdp.h>
  51 #include <linux/net_dim.h>
  52 #include "wq.h"
  53 #include "mlx5_core.h"
  54 #include "en_stats.h"
  55
  56 struct page_pool;
  57
  58 #define MLX5E_METADATA_ETHER_TYPE (0x8CE4)
  59 #define MLX5E_METADATA_ETHER_LEN 8
  60
  61 #define MLX5_SET_CFG(p, f, v) MLX5_SET(create_flow_group_in, p, f, v)
  62
  63 #define MLX5E_ETH_HARD_MTU (ETH_HLEN + VLAN_HLEN + ETH_FCS_LEN)
  64
  65 #define MLX5E_HW2SW_MTU(params, hwmtu) ((hwmtu) - ((params)->hard_mtu))
  66 #define MLX5E_SW2HW_MTU(params, swmtu) ((swmtu) + ((params)->hard_mtu))
  67
  68 #define MLX5E_MAX_PRIORITY      8
  69 #define MLX5E_MAX_DSCP          64
  70 #define MLX5E_MAX_NUM_TC        8
  71
  72 #define MLX5_RX_HEADROOM NET_SKB_PAD
  73 #define MLX5_SKB_FRAG_SZ(len)   (SKB_DATA_ALIGN(len) +  \
  74                                  SKB_DATA_ALIGN(sizeof(struct skb_shared_info)))
  75
  76 #define MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev) \
  77         (6 + MLX5_CAP_GEN(mdev, cache_line_128byte)) /* HW restriction */
  78 #define MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, req) \
  79         max_t(u32, MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev), req)
  80 #define MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev)       MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 6)
  81 #define MLX5_MPWRQ_CQE_CMPRS_LOG_STRIDE_SZ(mdev) MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 8)
  82 #define MLX5E_MPWQE_STRIDE_SZ(mdev, cqe_cmprs) \
  83         (cqe_cmprs ? MLX5_MPWRQ_CQE_CMPRS_LOG_STRIDE_SZ(mdev) : \
  84         MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev))
  85
  86 #define MLX5_MPWRQ_LOG_WQE_SZ                   18
  87 #define MLX5_MPWRQ_WQE_PAGE_ORDER  (MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT > 0 ? \
  88                                     MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT : 0)
  89 #define MLX5_MPWRQ_PAGES_PER_WQE                BIT(MLX5_MPWRQ_WQE_PAGE_ORDER)
  90
  91 #define MLX5_MTT_OCTW(npages) (ALIGN(npages, 8) / 2)
  92 #define MLX5E_REQUIRED_WQE_MTTS         (ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8))
  93 #define MLX5E_LOG_ALIGNED_MPWQE_PPW     (ilog2(MLX5E_REQUIRED_WQE_MTTS))
  94 #define MLX5E_REQUIRED_MTTS(wqes)       (wqes * MLX5E_REQUIRED_WQE_MTTS)
  95 #define MLX5E_MAX_RQ_NUM_MTTS   \
  96         ((1 << 16) * 2) /* So that MLX5_MTT_OCTW(num_mtts) fits into u16 */
  97 #define MLX5E_ORDER2_MAX_PACKET_MTU (order_base_2(10 * 1024))
  98 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW    \
  99                 (ilog2(MLX5E_MAX_RQ_NUM_MTTS / MLX5E_REQUIRED_WQE_MTTS))
 100 #define MLX5E_LOG_MAX_RQ_NUM_PACKETS_MPW \
 101         (MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW + \
 102          (MLX5_MPWRQ_LOG_WQE_SZ - MLX5E_ORDER2_MAX_PACKET_MTU))
 103
 104 #define MLX5E_MIN_SKB_FRAG_SZ           (MLX5_SKB_FRAG_SZ(MLX5_RX_HEADROOM))
 105 #define MLX5E_LOG_MAX_RX_WQE_BULK       \
 106         (ilog2(PAGE_SIZE / roundup_pow_of_two(MLX5E_MIN_SKB_FRAG_SZ)))
 107
 108 #define MLX5E_PARAMS_MINIMUM_LOG_SQ_SIZE                0x6
 109 #define MLX5E_PARAMS_DEFAULT_LOG_SQ_SIZE                0xa
 110 #define MLX5E_PARAMS_MAXIMUM_LOG_SQ_SIZE                0xd
 111
 112 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE (1 + MLX5E_LOG_MAX_RX_WQE_BULK)
 113 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE                0xa
 114 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE min_t(u8, 0xd, \
 115                                                MLX5E_LOG_MAX_RQ_NUM_PACKETS_MPW)
 116
 117 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW            0x2
 118
 119 #define MLX5E_RX_MAX_HEAD (256)
 120
 121 #define MLX5E_PARAMS_DEFAULT_LRO_WQE_SZ                 (64 * 1024)
 122 #define MLX5E_DEFAULT_LRO_TIMEOUT                       32
 123 #define MLX5E_LRO_TIMEOUT_ARR_SIZE                      4
 124
 125 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC      0x10
 126 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC_FROM_CQE 0x3
 127 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_PKTS      0x20
 128 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC      0x10
 129 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC_FROM_CQE 0x10
 130 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_PKTS      0x20
 131 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES                0x80
 132 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW            0x2
 133
 134 #define MLX5E_LOG_INDIR_RQT_SIZE       0x7
 135 #define MLX5E_INDIR_RQT_SIZE           BIT(MLX5E_LOG_INDIR_RQT_SIZE)
 136 #define MLX5E_MIN_NUM_CHANNELS         0x1
 137 #define MLX5E_MAX_NUM_CHANNELS         (MLX5E_INDIR_RQT_SIZE >> 1)
 138 #define MLX5E_MAX_NUM_SQS              (MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC)
 139 #define MLX5E_TX_CQ_POLL_BUDGET        128
 140 #define MLX5E_SQ_RECOVER_MIN_INTERVAL  500 /* msecs */
 141
 142 #define MLX5E_UMR_WQE_INLINE_SZ \
 143         (sizeof(struct mlx5e_umr_wqe) + \
 144          ALIGN(MLX5_MPWRQ_PAGES_PER_WQE * sizeof(struct mlx5_mtt), \
 145                MLX5_UMR_MTT_ALIGNMENT))
 146 #define MLX5E_UMR_WQEBBS \
 147         (DIV_ROUND_UP(MLX5E_UMR_WQE_INLINE_SZ, MLX5_SEND_WQE_BB))
 148 #define MLX5E_ICOSQ_MAX_WQEBBS MLX5E_UMR_WQEBBS
 149
 150 #define MLX5E_NUM_MAIN_GROUPS 9
 151
 152 #define MLX5E_MSG_LEVEL                 NETIF_MSG_LINK
 153
 154 #define mlx5e_dbg(mlevel, priv, format, ...)                    \
 155 do {                                                            \
 156         if (NETIF_MSG_##mlevel & (priv)->msglevel)              \
 157                 netdev_warn(priv->netdev, format,               \
 158                             ##__VA_ARGS__);                     \
 159 } while (0)
 160
 161
 162 static inline u16 mlx5_min_rx_wqes(int wq_type, u32 wq_size)
 163 {
 164         switch (wq_type) {
 165         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
 166                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW,
 167                              wq_size / 2);
 168         default:
 169                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES,
 170                              wq_size / 2);
 171         }
 172 }
 173
 174 static inline int mlx5e_get_max_num_channels(struct mlx5_core_dev *mdev)
 175 {
 176         return is_kdump_kernel() ?
 177                 MLX5E_MIN_NUM_CHANNELS :
 178                 min_t(int, mdev->priv.eq_table.num_comp_vectors,
 179                       MLX5E_MAX_NUM_CHANNELS);
 180 }
 181
 182 struct mlx5e_tx_wqe {
 183         struct mlx5_wqe_ctrl_seg ctrl;
 184         struct mlx5_wqe_eth_seg  eth;
 185         struct mlx5_wqe_data_seg data[0];
 186 };
 187
 188 struct mlx5e_rx_wqe_ll {
 189         struct mlx5_wqe_srq_next_seg  next;
 190         struct mlx5_wqe_data_seg      data[0];
 191 };
 192
 193 struct mlx5e_rx_wqe_cyc {
 194         struct mlx5_wqe_data_seg      data[0];
 195 };
 196
 197 struct mlx5e_umr_wqe {
 198         struct mlx5_wqe_ctrl_seg       ctrl;
 199         struct mlx5_wqe_umr_ctrl_seg   uctrl;
 200         struct mlx5_mkey_seg           mkc;
 201         struct mlx5_mtt                inline_mtts[0];
 202 };
 203
 204 extern const char mlx5e_self_tests[][ETH_GSTRING_LEN];
 205
 206 static const char mlx5e_priv_flags[][ETH_GSTRING_LEN] = {
 207         "rx_cqe_moder",
 208         "tx_cqe_moder",
 209         "rx_cqe_compress",
 210         "rx_striding_rq",
 211 };
 212
 213 enum mlx5e_priv_flag {
 214         MLX5E_PFLAG_RX_CQE_BASED_MODER = (1 << 0),
 215         MLX5E_PFLAG_TX_CQE_BASED_MODER = (1 << 1),
 216         MLX5E_PFLAG_RX_CQE_COMPRESS = (1 << 2),
 217         MLX5E_PFLAG_RX_STRIDING_RQ = (1 << 3),
 218 };
 219
 220 #define MLX5E_SET_PFLAG(params, pflag, enable)                  \
 221         do {                                                    \
 222                 if (enable)                                     \
 223                         (params)->pflags |= (pflag);            \
 224                 else                                            \
 225                         (params)->pflags &= ~(pflag);           \
 226         } while (0)
 227
 228 #define MLX5E_GET_PFLAG(params, pflag) (!!((params)->pflags & (pflag)))
 229
 230 #ifdef CONFIG_MLX5_CORE_EN_DCB
 231 #define MLX5E_MAX_BW_ALLOC 100 /* Max percentage of BW allocation */
 232 #endif
 233
 234 struct mlx5e_params {
 235         u8  log_sq_size;
 236         u8  rq_wq_type;
 237         u8  log_rq_mtu_frames;
 238         u16 num_channels;
 239         u8  num_tc;
 240         bool rx_cqe_compress_def;
 241         struct net_dim_cq_moder rx_cq_moderation;
 242         struct net_dim_cq_moder tx_cq_moderation;
 243         bool lro_en;
 244         u32 lro_wqe_sz;
 245         u8  tx_min_inline_mode;
 246         u8  rss_hfunc;
 247         u8  toeplitz_hash_key[40];
 248         u32 indirection_rqt[MLX5E_INDIR_RQT_SIZE];
 249         bool vlan_strip_disable;
 250         bool scatter_fcs_en;
 251         bool rx_dim_enabled;
 252         bool tx_dim_enabled;
 253         u32 lro_timeout;
 254         u32 pflags;
 255         struct bpf_prog *xdp_prog;
 256         unsigned int sw_mtu;
 257         int hard_mtu;
 258 };
 259
 260 #ifdef CONFIG_MLX5_CORE_EN_DCB
 261 struct mlx5e_cee_config {
 262         /* bw pct for priority group */
 263         u8                         pg_bw_pct[CEE_DCBX_MAX_PGS];
 264         u8                         prio_to_pg_map[CEE_DCBX_MAX_PRIO];
 265         bool                       pfc_setting[CEE_DCBX_MAX_PRIO];
 266         bool                       pfc_enable;
 267 };
 268
 269 enum {
 270         MLX5_DCB_CHG_RESET,
 271         MLX5_DCB_NO_CHG,
 272         MLX5_DCB_CHG_NO_RESET,
 273 };
 274
 275 struct mlx5e_dcbx {
 276         enum mlx5_dcbx_oper_mode   mode;
 277         struct mlx5e_cee_config    cee_cfg; /* pending configuration */
 278         u8                         dscp_app_cnt;
 279
 280         /* The only setting that cannot be read from FW */
 281         u8                         tc_tsa[IEEE_8021QAZ_MAX_TCS];
 282         u8                         cap;
 283
 284         /* Buffer configuration */
 285         bool                       manual_buffer;
 286         u32                        cable_len;
 287         u32                        xoff;
 288 };
 289
 290 struct mlx5e_dcbx_dp {
 291         u8                         dscp2prio[MLX5E_MAX_DSCP];
 292         u8                         trust_state;
 293 };
 294 #endif
 295
 296 enum {
 297         MLX5E_RQ_STATE_ENABLED,
 298         MLX5E_RQ_STATE_AM,
 299 };
 300
 301 struct mlx5e_cq {
 302         /* data path - accessed per cqe */
 303         struct mlx5_cqwq           wq;
 304
 305         /* data path - accessed per napi poll */
 306         u16                        event_ctr;
 307         struct napi_struct        *napi;
 308         struct mlx5_core_cq        mcq;
 309         struct mlx5e_channel      *channel;
 310
 311         /* cqe decompression */
 312         struct mlx5_cqe64          title;
 313         struct mlx5_mini_cqe8      mini_arr[MLX5_MINI_CQE_ARRAY_SIZE];
 314         u8                         mini_arr_idx;
 315         u16                        decmprs_left;
 316         u16                        decmprs_wqe_counter;
 317
 318         /* control */
 319         struct mlx5_core_dev      *mdev;
 320         struct mlx5_wq_ctrl        wq_ctrl;
 321 } ____cacheline_aligned_in_smp;
 322
 323 struct mlx5e_tx_wqe_info {
 324         struct sk_buff *skb;
 325         u32 num_bytes;
 326         u8  num_wqebbs;
 327         u8  num_dma;
 328 };
 329
 330 enum mlx5e_dma_map_type {
 331         MLX5E_DMA_MAP_SINGLE,
 332         MLX5E_DMA_MAP_PAGE
 333 };
 334
 335 struct mlx5e_sq_dma {
 336         dma_addr_t              addr;
 337         u32                     size;
 338         enum mlx5e_dma_map_type type;
 339 };
 340
 341 enum {
 342         MLX5E_SQ_STATE_ENABLED,
 343         MLX5E_SQ_STATE_RECOVERING,
 344         MLX5E_SQ_STATE_IPSEC,
 345         MLX5E_SQ_STATE_AM,
 346         MLX5E_SQ_STATE_TLS,
 347         MLX5E_SQ_STATE_REDIRECT,
 348 };
 349
 350 struct mlx5e_sq_wqe_info {
 351         u8  opcode;
 352 };
 353
 354 struct mlx5e_txqsq {
 355         /* data path */
 356
 357         /* dirtied @completion */
 358         u16                        cc;
 359         u32                        dma_fifo_cc;
 360         struct net_dim             dim; /* Adaptive Moderation */
 361
 362         /* dirtied @xmit */
 363         u16                        pc ____cacheline_aligned_in_smp;
 364         u32                        dma_fifo_pc;
 365
 366         struct mlx5e_cq            cq;
 367
 368         /* read only */
 369         struct mlx5_wq_cyc         wq;
 370         u32                        dma_fifo_mask;
 371         struct mlx5e_sq_stats     *stats;
 372         struct {
 373                 struct mlx5e_sq_dma       *dma_fifo;
 374                 struct mlx5e_tx_wqe_info  *wqe_info;
 375         } db;
 376         void __iomem              *uar_map;
 377         struct netdev_queue       *txq;
 378         u32                        sqn;
 379         u8                         min_inline_mode;
 380         struct device             *pdev;
 381         __be32                     mkey_be;
 382         unsigned long              state;
 383         struct hwtstamp_config    *tstamp;
 384         struct mlx5_clock         *clock;
 385
 386         /* control path */
 387         struct mlx5_wq_ctrl        wq_ctrl;
 388         struct mlx5e_channel      *channel;
 389         int                        txq_ix;
 390         u32                        rate_limit;
 391         struct mlx5e_txqsq_recover {
 392                 struct work_struct         recover_work;
 393                 u64                        last_recover;
 394         } recover;
 395 } ____cacheline_aligned_in_smp;
 396
 397 struct mlx5e_dma_info {
 398         struct page     *page;
 399         dma_addr_t      addr;
 400 };
 401
 402 struct mlx5e_xdp_info {
 403         struct xdp_frame      *xdpf;
 404         dma_addr_t            dma_addr;
 405         struct mlx5e_dma_info di;
 406 };
 407
 408 struct mlx5e_xdpsq {
 409         /* data path */
 410
 411         /* dirtied @completion */
 412         u16                        cc;
 413         bool                       redirect_flush;
 414
 415         /* dirtied @xmit */
 416         u16                        pc ____cacheline_aligned_in_smp;
 417         bool                       doorbell;
 418
 419         struct mlx5e_cq            cq;
 420
 421         /* read only */
 422         struct mlx5_wq_cyc         wq;
 423         struct mlx5e_xdpsq_stats  *stats;
 424         struct {
 425                 struct mlx5e_xdp_info     *xdpi;
 426         } db;
 427         void __iomem              *uar_map;
 428         u32                        sqn;
 429         struct device             *pdev;
 430         __be32                     mkey_be;
 431         u8                         min_inline_mode;
 432         unsigned long              state;
 433         unsigned int               hw_mtu;
 434
 435         /* control path */
 436         struct mlx5_wq_ctrl        wq_ctrl;
 437         struct mlx5e_channel      *channel;
 438 } ____cacheline_aligned_in_smp;
 439
 440 struct mlx5e_icosq {
 441         /* data path */
 442
 443         /* dirtied @xmit */
 444         u16                        pc ____cacheline_aligned_in_smp;
 445
 446         struct mlx5e_cq            cq;
 447
 448         /* write@xmit, read@completion */
 449         struct {
 450                 struct mlx5e_sq_wqe_info *ico_wqe;
 451         } db;
 452
 453         /* read only */
 454         struct mlx5_wq_cyc         wq;
 455         void __iomem              *uar_map;
 456         u32                        sqn;
 457         unsigned long              state;
 458
 459         /* control path */
 460         struct mlx5_wq_ctrl        wq_ctrl;
 461         struct mlx5e_channel      *channel;
 462 } ____cacheline_aligned_in_smp;
 463
 464 static inline bool
 465 mlx5e_wqc_has_room_for(struct mlx5_wq_cyc *wq, u16 cc, u16 pc, u16 n)
 466 {
 467         return (mlx5_wq_cyc_ctr2ix(wq, cc - pc) >= n) || (cc == pc);
 468 }
 469
 470 struct mlx5e_wqe_frag_info {
 471         struct mlx5e_dma_info *di;
 472         u32 offset;
 473         bool last_in_page;
 474 };
 475
 476 struct mlx5e_umr_dma_info {
 477         struct mlx5e_dma_info  dma_info[MLX5_MPWRQ_PAGES_PER_WQE];
 478 };
 479
 480 struct mlx5e_mpw_info {
 481         struct mlx5e_umr_dma_info umr;
 482         u16 consumed_strides;
 483         DECLARE_BITMAP(xdp_xmit_bitmap, MLX5_MPWRQ_PAGES_PER_WQE);
 484 };
 485
 486 #define MLX5E_MAX_RX_FRAGS 4
 487
 488 /* a single cache unit is capable to serve one napi call (for non-striding rq)
 489  * or a MPWQE (for striding rq).
 490  */
 491 #define MLX5E_CACHE_UNIT        (MLX5_MPWRQ_PAGES_PER_WQE > NAPI_POLL_WEIGHT ? \
 492                                  MLX5_MPWRQ_PAGES_PER_WQE : NAPI_POLL_WEIGHT)
 493 #define MLX5E_CACHE_SIZE        (4 * roundup_pow_of_two(MLX5E_CACHE_UNIT))
 494 struct mlx5e_page_cache {
 495         u32 head;
 496         u32 tail;
 497         struct mlx5e_dma_info page_cache[MLX5E_CACHE_SIZE];
 498 };
 499
 500 struct mlx5e_rq;
 501 typedef void (*mlx5e_fp_handle_rx_cqe)(struct mlx5e_rq*, struct mlx5_cqe64*);
 502 typedef struct sk_buff *
 503 (*mlx5e_fp_skb_from_cqe_mpwrq)(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
 504                                u16 cqe_bcnt, u32 head_offset, u32 page_idx);
 505 typedef struct sk_buff *
 506 (*mlx5e_fp_skb_from_cqe)(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe,
 507                          struct mlx5e_wqe_frag_info *wi, u32 cqe_bcnt);
 508 typedef bool (*mlx5e_fp_post_rx_wqes)(struct mlx5e_rq *rq);
 509 typedef void (*mlx5e_fp_dealloc_wqe)(struct mlx5e_rq*, u16);
 510
 511 enum mlx5e_rq_flag {
 512         MLX5E_RQ_FLAG_XDP_XMIT = BIT(0),
 513 };
 514
 515 struct mlx5e_rq_frag_info {
 516         int frag_size;
 517         int frag_stride;
 518 };
 519
 520 struct mlx5e_rq_frags_info {
 521         struct mlx5e_rq_frag_info arr[MLX5E_MAX_RX_FRAGS];
 522         u8 num_frags;
 523         u8 log_num_frags;
 524         u8 wqe_bulk;
 525 };
 526
 527 struct mlx5e_rq {
 528         /* data path */
 529         union {
 530                 struct {
 531                         struct mlx5_wq_cyc          wq;
 532                         struct mlx5e_wqe_frag_info *frags;
 533                         struct mlx5e_dma_info      *di;
 534                         struct mlx5e_rq_frags_info  info;
 535                         mlx5e_fp_skb_from_cqe       skb_from_cqe;
 536                 } wqe;
 537                 struct {
 538                         struct mlx5_wq_ll      wq;
 539                         struct mlx5e_umr_wqe   umr_wqe;
 540                         struct mlx5e_mpw_info *info;
 541                         mlx5e_fp_skb_from_cqe_mpwrq skb_from_cqe_mpwrq;
 542                         u16                    num_strides;
 543                         u8                     log_stride_sz;
 544                         bool                   umr_in_progress;
 545                 } mpwqe;
 546         };
 547         struct {
 548                 u16            headroom;
 549                 u8             map_dir;   /* dma map direction */
 550         } buff;
 551
 552         struct mlx5e_channel  *channel;
 553         struct device         *pdev;
 554         struct net_device     *netdev;
 555         struct mlx5e_rq_stats *stats;
 556         struct mlx5e_cq        cq;
 557         struct mlx5e_page_cache page_cache;
 558         struct hwtstamp_config *tstamp;
 559         struct mlx5_clock      *clock;
 560
 561         mlx5e_fp_handle_rx_cqe handle_rx_cqe;
 562         mlx5e_fp_post_rx_wqes  post_wqes;
 563         mlx5e_fp_dealloc_wqe   dealloc_wqe;
 564
 565         unsigned long          state;
 566         int                    ix;
 567
 568         struct net_dim         dim; /* Dynamic Interrupt Moderation */
 569
 570         /* XDP */
 571         struct bpf_prog       *xdp_prog;
 572         struct mlx5e_xdpsq     xdpsq;
 573         DECLARE_BITMAP(flags, 8);
 574         struct page_pool      *page_pool;
 575
 576         /* control */
 577         struct mlx5_wq_ctrl    wq_ctrl;
 578         __be32                 mkey_be;
 579         u8                     wq_type;
 580         u32                    rqn;
 581         struct mlx5_core_dev  *mdev;
 582         struct mlx5_core_mkey  umr_mkey;
 583
 584         /* XDP read-mostly */
 585         struct xdp_rxq_info    xdp_rxq;
 586 } ____cacheline_aligned_in_smp;
 587
 588 struct mlx5e_channel {
 589         /* data path */
 590         struct mlx5e_rq            rq;
 591         struct mlx5e_txqsq         sq[MLX5E_MAX_NUM_TC];
 592         struct mlx5e_icosq         icosq;   /* internal control operations */
 593         bool                       xdp;
 594         struct napi_struct         napi;
 595         struct device             *pdev;
 596         struct net_device         *netdev;
 597         __be32                     mkey_be;
 598         u8                         num_tc;
 599
 600         /* XDP_REDIRECT */
 601         struct mlx5e_xdpsq         xdpsq;
 602
 603         /* data path - accessed per napi poll */
 604         struct irq_desc *irq_desc;
 605         struct mlx5e_ch_stats     *stats;
 606
 607         /* control */
 608         struct mlx5e_priv         *priv;
 609         struct mlx5_core_dev      *mdev;
 610         struct hwtstamp_config    *tstamp;
 611         int                        ix;
 612         int                        cpu;
 613 };
 614
 615 struct mlx5e_channels {
 616         struct mlx5e_channel **c;
 617         unsigned int           num;
 618         struct mlx5e_params    params;
 619 };
 620
 621 struct mlx5e_channel_stats {
 622         struct mlx5e_ch_stats ch;
 623         struct mlx5e_sq_stats sq[MLX5E_MAX_NUM_TC];
 624         struct mlx5e_rq_stats rq;
 625         struct mlx5e_xdpsq_stats rq_xdpsq;
 626         struct mlx5e_xdpsq_stats xdpsq;
 627 } ____cacheline_aligned_in_smp;
 628
 629 enum mlx5e_traffic_types {
 630         MLX5E_TT_IPV4_TCP,
 631         MLX5E_TT_IPV6_TCP,
 632         MLX5E_TT_IPV4_UDP,
 633         MLX5E_TT_IPV6_UDP,
 634         MLX5E_TT_IPV4_IPSEC_AH,
 635         MLX5E_TT_IPV6_IPSEC_AH,
 636         MLX5E_TT_IPV4_IPSEC_ESP,
 637         MLX5E_TT_IPV6_IPSEC_ESP,
 638         MLX5E_TT_IPV4,
 639         MLX5E_TT_IPV6,
 640         MLX5E_TT_ANY,
 641         MLX5E_NUM_TT,
 642         MLX5E_NUM_INDIR_TIRS = MLX5E_TT_ANY,
 643 };
 644
 645 enum mlx5e_tunnel_types {
 646         MLX5E_TT_IPV4_GRE,
 647         MLX5E_TT_IPV6_GRE,
 648         MLX5E_NUM_TUNNEL_TT,
 649 };
 650
 651 enum {
 652         MLX5E_STATE_ASYNC_EVENTS_ENABLED,
 653         MLX5E_STATE_OPENED,
 654         MLX5E_STATE_DESTROYING,
 655 };
 656
 657 struct mlx5e_l2_rule {
 658         u8  addr[ETH_ALEN + 2];
 659         struct mlx5_flow_handle *rule;
 660 };
 661
 662 struct mlx5e_flow_table {
 663         int num_groups;
 664         struct mlx5_flow_table *t;
 665         struct mlx5_flow_group **g;
 666 };
 667
 668 #define MLX5E_L2_ADDR_HASH_SIZE BIT(BITS_PER_BYTE)
 669
 670 struct mlx5e_tc_table {
 671         struct mlx5_flow_table          *t;
 672
 673         struct rhashtable               ht;
 674
 675         DECLARE_HASHTABLE(mod_hdr_tbl, 8);
 676         DECLARE_HASHTABLE(hairpin_tbl, 8);
 677 };
 678
 679 struct mlx5e_vlan_table {
 680         struct mlx5e_flow_table         ft;
 681         DECLARE_BITMAP(active_cvlans, VLAN_N_VID);
 682         DECLARE_BITMAP(active_svlans, VLAN_N_VID);
 683         struct mlx5_flow_handle *active_cvlans_rule[VLAN_N_VID];
 684         struct mlx5_flow_handle *active_svlans_rule[VLAN_N_VID];
 685         struct mlx5_flow_handle *untagged_rule;
 686         struct mlx5_flow_handle *any_cvlan_rule;
 687         struct mlx5_flow_handle *any_svlan_rule;
 688         bool                    cvlan_filter_disabled;
 689 };
 690
 691 struct mlx5e_l2_table {
 692         struct mlx5e_flow_table    ft;
 693         struct hlist_head          netdev_uc[MLX5E_L2_ADDR_HASH_SIZE];
 694         struct hlist_head          netdev_mc[MLX5E_L2_ADDR_HASH_SIZE];
 695         struct mlx5e_l2_rule       broadcast;
 696         struct mlx5e_l2_rule       allmulti;
 697         struct mlx5e_l2_rule       promisc;
 698         bool                       broadcast_enabled;
 699         bool                       allmulti_enabled;
 700         bool                       promisc_enabled;
 701 };
 702
 703 /* L3/L4 traffic type classifier */
 704 struct mlx5e_ttc_table {
 705         struct mlx5e_flow_table  ft;
 706         struct mlx5_flow_handle  *rules[MLX5E_NUM_TT];
 707         struct mlx5_flow_handle  *tunnel_rules[MLX5E_NUM_TUNNEL_TT];
 708 };
 709
 710 #define ARFS_HASH_SHIFT BITS_PER_BYTE
 711 #define ARFS_HASH_SIZE BIT(BITS_PER_BYTE)
 712 struct arfs_table {
 713         struct mlx5e_flow_table  ft;
 714         struct mlx5_flow_handle  *default_rule;
 715         struct hlist_head        rules_hash[ARFS_HASH_SIZE];
 716 };
 717
 718 enum  arfs_type {
 719         ARFS_IPV4_TCP,
 720         ARFS_IPV6_TCP,
 721         ARFS_IPV4_UDP,
 722         ARFS_IPV6_UDP,
 723         ARFS_NUM_TYPES,
 724 };
 725
 726 struct mlx5e_arfs_tables {
 727         struct arfs_table arfs_tables[ARFS_NUM_TYPES];
 728         /* Protect aRFS rules list */
 729         spinlock_t                     arfs_lock;
 730         struct list_head               rules;
 731         int                            last_filter_id;
 732         struct workqueue_struct        *wq;
 733 };
 734
 735 /* NIC prio FTS */
 736 enum {
 737         MLX5E_VLAN_FT_LEVEL = 0,
 738         MLX5E_L2_FT_LEVEL,
 739         MLX5E_TTC_FT_LEVEL,
 740         MLX5E_INNER_TTC_FT_LEVEL,
 741         MLX5E_ARFS_FT_LEVEL
 742 };
 743
 744 enum {
 745         MLX5E_TC_FT_LEVEL = 0,
 746         MLX5E_TC_TTC_FT_LEVEL,
 747 };
 748
 749 struct mlx5e_ethtool_table {
 750         struct mlx5_flow_table *ft;
 751         int                    num_rules;
 752 };
 753
 754 #define ETHTOOL_NUM_L3_L4_FTS 7
 755 #define ETHTOOL_NUM_L2_FTS 4
 756
 757 struct mlx5e_ethtool_steering {
 758         struct mlx5e_ethtool_table      l3_l4_ft[ETHTOOL_NUM_L3_L4_FTS];
 759         struct mlx5e_ethtool_table      l2_ft[ETHTOOL_NUM_L2_FTS];
 760         struct list_head                rules;
 761         int                             tot_num_rules;
 762 };
 763
 764 struct mlx5e_flow_steering {
 765         struct mlx5_flow_namespace      *ns;
 766         struct mlx5e_ethtool_steering   ethtool;
 767         struct mlx5e_tc_table           tc;
 768         struct mlx5e_vlan_table         vlan;
 769         struct mlx5e_l2_table           l2;
 770         struct mlx5e_ttc_table          ttc;
 771         struct mlx5e_ttc_table          inner_ttc;
 772         struct mlx5e_arfs_tables        arfs;
 773 };
 774
 775 struct mlx5e_rqt {
 776         u32              rqtn;
 777         bool             enabled;
 778 };
 779
 780 struct mlx5e_tir {
 781         u32               tirn;
 782         struct mlx5e_rqt  rqt;
 783         struct list_head  list;
 784 };
 785
 786 enum {
 787         MLX5E_TC_PRIO = 0,
 788         MLX5E_NIC_PRIO
 789 };
 790
 791 struct mlx5e_priv {
 792         /* priv data path fields - start */
 793         struct mlx5e_txqsq *txq2sq[MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC];
 794         int channel_tc2txq[MLX5E_MAX_NUM_CHANNELS][MLX5E_MAX_NUM_TC];
 795 #ifdef CONFIG_MLX5_CORE_EN_DCB
 796         struct mlx5e_dcbx_dp       dcbx_dp;
 797 #endif
 798         /* priv data path fields - end */
 799
 800         u32                        msglevel;
 801         unsigned long              state;
 802         struct mutex               state_lock; /* Protects Interface state */
 803         struct mlx5e_rq            drop_rq;
 804
 805         struct mlx5e_channels      channels;
 806         u32                        tisn[MLX5E_MAX_NUM_TC];
 807         struct mlx5e_rqt           indir_rqt;
 808         struct mlx5e_tir           indir_tir[MLX5E_NUM_INDIR_TIRS];
 809         struct mlx5e_tir           inner_indir_tir[MLX5E_NUM_INDIR_TIRS];
 810         struct mlx5e_tir           direct_tir[MLX5E_MAX_NUM_CHANNELS];
 811         u32                        tx_rates[MLX5E_MAX_NUM_SQS];
 812
 813         struct mlx5e_flow_steering fs;
 814
 815         struct workqueue_struct    *wq;
 816         struct work_struct         update_carrier_work;
 817         struct work_struct         set_rx_mode_work;
 818         struct work_struct         tx_timeout_work;
 819         struct delayed_work        update_stats_work;
 820
 821         struct mlx5_core_dev      *mdev;
 822         struct net_device         *netdev;
 823         struct mlx5e_stats         stats;
 824         struct mlx5e_channel_stats channel_stats[MLX5E_MAX_NUM_CHANNELS];
 825         u8                         max_opened_tc;
 826         struct hwtstamp_config     tstamp;
 827         u16                        q_counter;
 828         u16                        drop_rq_q_counter;
 829 #ifdef CONFIG_MLX5_CORE_EN_DCB
 830         struct mlx5e_dcbx          dcbx;
 831 #endif
 832
 833         const struct mlx5e_profile *profile;
 834         void                      *ppriv;
 835 #ifdef CONFIG_MLX5_EN_IPSEC
 836         struct mlx5e_ipsec        *ipsec;
 837 #endif
 838 #ifdef CONFIG_MLX5_EN_TLS
 839         struct mlx5e_tls          *tls;
 840 #endif
 841 };
 842
 843 struct mlx5e_profile {
 844         void    (*init)(struct mlx5_core_dev *mdev,
 845                         struct net_device *netdev,
 846                         const struct mlx5e_profile *profile, void *ppriv);
 847         void    (*cleanup)(struct mlx5e_priv *priv);
 848         int     (*init_rx)(struct mlx5e_priv *priv);
 849         void    (*cleanup_rx)(struct mlx5e_priv *priv);
 850         int     (*init_tx)(struct mlx5e_priv *priv);
 851         void    (*cleanup_tx)(struct mlx5e_priv *priv);
 852         void    (*enable)(struct mlx5e_priv *priv);
 853         void    (*disable)(struct mlx5e_priv *priv);
 854         void    (*update_stats)(struct mlx5e_priv *priv);
 855         void    (*update_carrier)(struct mlx5e_priv *priv);
 856         int     (*max_nch)(struct mlx5_core_dev *mdev);
 857         struct {
 858                 mlx5e_fp_handle_rx_cqe handle_rx_cqe;
 859                 mlx5e_fp_handle_rx_cqe handle_rx_cqe_mpwqe;
 860         } rx_handlers;
 861         int     max_tc;
 862 };
 863
 864 void mlx5e_build_ptys2ethtool_map(void);
 865
 866 u16 mlx5e_select_queue(struct net_device *dev, struct sk_buff *skb,
 867                        struct net_device *sb_dev,
 868                        select_queue_fallback_t fallback);
 869 netdev_tx_t mlx5e_xmit(struct sk_buff *skb, struct net_device *dev);
 870 netdev_tx_t mlx5e_sq_xmit(struct mlx5e_txqsq *sq, struct sk_buff *skb,
 871                           struct mlx5e_tx_wqe *wqe, u16 pi);
 872
 873 void mlx5e_completion_event(struct mlx5_core_cq *mcq);
 874 void mlx5e_cq_error_event(struct mlx5_core_cq *mcq, enum mlx5_event event);
 875 int mlx5e_napi_poll(struct napi_struct *napi, int budget);
 876 bool mlx5e_poll_tx_cq(struct mlx5e_cq *cq, int napi_budget);
 877 int mlx5e_poll_rx_cq(struct mlx5e_cq *cq, int budget);
 878 void mlx5e_free_txqsq_descs(struct mlx5e_txqsq *sq);
 879
 880 bool mlx5e_check_fragmented_striding_rq_cap(struct mlx5_core_dev *mdev);
 881 bool mlx5e_striding_rq_possible(struct mlx5_core_dev *mdev,
 882                                 struct mlx5e_params *params);
 883
 884 void mlx5e_page_dma_unmap(struct mlx5e_rq *rq, struct mlx5e_dma_info *dma_info);
 885 void mlx5e_page_release(struct mlx5e_rq *rq, struct mlx5e_dma_info *dma_info,
 886                         bool recycle);
 887 void mlx5e_handle_rx_cqe(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
 888 void mlx5e_handle_rx_cqe_mpwrq(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
 889 bool mlx5e_post_rx_wqes(struct mlx5e_rq *rq);
 890 bool mlx5e_post_rx_mpwqes(struct mlx5e_rq *rq);
 891 void mlx5e_dealloc_rx_wqe(struct mlx5e_rq *rq, u16 ix);
 892 void mlx5e_dealloc_rx_mpwqe(struct mlx5e_rq *rq, u16 ix);
 893 struct sk_buff *
 894 mlx5e_skb_from_cqe_mpwrq_linear(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
 895                                 u16 cqe_bcnt, u32 head_offset, u32 page_idx);
 896 struct sk_buff *
 897 mlx5e_skb_from_cqe_mpwrq_nonlinear(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
 898                                    u16 cqe_bcnt, u32 head_offset, u32 page_idx);
 899 struct sk_buff *
 900 mlx5e_skb_from_cqe_linear(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe,
 901                           struct mlx5e_wqe_frag_info *wi, u32 cqe_bcnt);
 902 struct sk_buff *
 903 mlx5e_skb_from_cqe_nonlinear(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe,
 904                              struct mlx5e_wqe_frag_info *wi, u32 cqe_bcnt);
 905
 906 void mlx5e_update_stats(struct mlx5e_priv *priv);
 907
 908 int mlx5e_create_flow_steering(struct mlx5e_priv *priv);
 909 void mlx5e_destroy_flow_steering(struct mlx5e_priv *priv);
 910 void mlx5e_init_l2_addr(struct mlx5e_priv *priv);
 911 void mlx5e_destroy_flow_table(struct mlx5e_flow_table *ft);
 912 int mlx5e_self_test_num(struct mlx5e_priv *priv);
 913 void mlx5e_self_test(struct net_device *ndev, struct ethtool_test *etest,
 914                      u64 *buf);
 915 void mlx5e_ethtool_init_steering(struct mlx5e_priv *priv);
 916 void mlx5e_ethtool_cleanup_steering(struct mlx5e_priv *priv);
 917 int mlx5e_set_rxnfc(struct net_device *dev, struct ethtool_rxnfc *cmd);
 918 int mlx5e_get_rxnfc(struct net_device *dev,
 919                     struct ethtool_rxnfc *info, u32 *rule_locs);
 920 void mlx5e_set_rx_mode_work(struct work_struct *work);
 921
 922 int mlx5e_hwstamp_set(struct mlx5e_priv *priv, struct ifreq *ifr);
 923 int mlx5e_hwstamp_get(struct mlx5e_priv *priv, struct ifreq *ifr);
 924 int mlx5e_modify_rx_cqe_compression_locked(struct mlx5e_priv *priv, bool val);
 925
 926 int mlx5e_vlan_rx_add_vid(struct net_device *dev, __always_unused __be16 proto,
 927                           u16 vid);
 928 int mlx5e_vlan_rx_kill_vid(struct net_device *dev, __always_unused __be16 proto,
 929                            u16 vid);
 930 void mlx5e_enable_cvlan_filter(struct mlx5e_priv *priv);
 931 void mlx5e_disable_cvlan_filter(struct mlx5e_priv *priv);
 932 void mlx5e_timestamp_init(struct mlx5e_priv *priv);
 933
 934 struct mlx5e_redirect_rqt_param {
 935         bool is_rss;
 936         union {
 937                 u32 rqn; /* Direct RQN (Non-RSS) */
 938                 struct {
 939                         u8 hfunc;
 940                         struct mlx5e_channels *channels;
 941                 } rss; /* RSS data */
 942         };
 943 };
 944
 945 int mlx5e_redirect_rqt(struct mlx5e_priv *priv, u32 rqtn, int sz,
 946                        struct mlx5e_redirect_rqt_param rrp);
 947 void mlx5e_build_indir_tir_ctx_hash(struct mlx5e_params *params,
 948                                     enum mlx5e_traffic_types tt,
 949                                     void *tirc, bool inner);
 950
 951 int mlx5e_open_locked(struct net_device *netdev);
 952 int mlx5e_close_locked(struct net_device *netdev);
 953
 954 int mlx5e_open_channels(struct mlx5e_priv *priv,
 955                         struct mlx5e_channels *chs);
 956 void mlx5e_close_channels(struct mlx5e_channels *chs);
 957
 958 /* Function pointer to be used to modify WH settings while
 959  * switching channels
 960  */
 961 typedef int (*mlx5e_fp_hw_modify)(struct mlx5e_priv *priv);
 962 void mlx5e_switch_priv_channels(struct mlx5e_priv *priv,
 963                                 struct mlx5e_channels *new_chs,
 964                                 mlx5e_fp_hw_modify hw_modify);
 965 void mlx5e_activate_priv_channels(struct mlx5e_priv *priv);
 966 void mlx5e_deactivate_priv_channels(struct mlx5e_priv *priv);
 967
 968 void mlx5e_build_default_indir_rqt(u32 *indirection_rqt, int len,
 969                                    int num_channels);
 970 void mlx5e_set_tx_cq_mode_params(struct mlx5e_params *params,
 971                                  u8 cq_period_mode);
 972 void mlx5e_set_rx_cq_mode_params(struct mlx5e_params *params,
 973                                  u8 cq_period_mode);
 974 void mlx5e_set_rq_type(struct mlx5_core_dev *mdev, struct mlx5e_params *params);
 975 void mlx5e_init_rq_type_params(struct mlx5_core_dev *mdev,
 976                                struct mlx5e_params *params);
 977
 978 static inline bool mlx5e_tunnel_inner_ft_supported(struct mlx5_core_dev *mdev)
 979 {
 980         return (MLX5_CAP_ETH(mdev, tunnel_stateless_gre) &&
 981                 MLX5_CAP_FLOWTABLE_NIC_RX(mdev, ft_field_support.inner_ip_version));
 982 }
 983
 984 static inline void mlx5e_sq_fetch_wqe(struct mlx5e_txqsq *sq,
 985                                       struct mlx5e_tx_wqe **wqe,
 986                                       u16 *pi)
 987 {
 988         struct mlx5_wq_cyc *wq = &sq->wq;
 989
 990         *pi  = mlx5_wq_cyc_ctr2ix(wq, sq->pc);
 991         *wqe = mlx5_wq_cyc_get_wqe(wq, *pi);
 992         memset(*wqe, 0, sizeof(**wqe));
 993 }
 994
 995 static inline
 996 struct mlx5e_tx_wqe *mlx5e_post_nop(struct mlx5_wq_cyc *wq, u32 sqn, u16 *pc)
 997 {
 998         u16                         pi   = mlx5_wq_cyc_ctr2ix(wq, *pc);
 999         struct mlx5e_tx_wqe        *wqe  = mlx5_wq_cyc_get_wqe(wq, pi);
1000         struct mlx5_wqe_ctrl_seg   *cseg = &wqe->ctrl;
1001
1002         memset(cseg, 0, sizeof(*cseg));
1003
1004         cseg->opmod_idx_opcode = cpu_to_be32((*pc << 8) | MLX5_OPCODE_NOP);
1005         cseg->qpn_ds           = cpu_to_be32((sqn << 8) | 0x01);
1006
1007         (*pc)++;
1008
1009         return wqe;
1010 }
1011
1012 static inline
1013 void mlx5e_notify_hw(struct mlx5_wq_cyc *wq, u16 pc,
1014                      void __iomem *uar_map,
1015                      struct mlx5_wqe_ctrl_seg *ctrl)
1016 {
1017         ctrl->fm_ce_se = MLX5_WQE_CTRL_CQ_UPDATE;
1018         /* ensure wqe is visible to device before updating doorbell record */
1019         dma_wmb();
1020
1021         *wq->db = cpu_to_be32(pc);
1022
1023         /* ensure doorbell record is visible to device before ringing the
1024          * doorbell
1025          */
1026         wmb();
1027
1028         mlx5_write64((__be32 *)ctrl, uar_map, NULL);
1029 }
1030
1031 static inline void mlx5e_cq_arm(struct mlx5e_cq *cq)
1032 {
1033         struct mlx5_core_cq *mcq;
1034
1035         mcq = &cq->mcq;
1036         mlx5_cq_arm(mcq, MLX5_CQ_DB_REQ_NOT, mcq->uar->map, cq->wq.cc);
1037 }
1038
1039 extern const struct ethtool_ops mlx5e_ethtool_ops;
1040 #ifdef CONFIG_MLX5_CORE_EN_DCB
1041 extern const struct dcbnl_rtnl_ops mlx5e_dcbnl_ops;
1042 int mlx5e_dcbnl_ieee_setets_core(struct mlx5e_priv *priv, struct ieee_ets *ets);
1043 void mlx5e_dcbnl_initialize(struct mlx5e_priv *priv);
1044 void mlx5e_dcbnl_init_app(struct mlx5e_priv *priv);
1045 void mlx5e_dcbnl_delete_app(struct mlx5e_priv *priv);
1046 #endif
1047
1048 #ifndef CONFIG_RFS_ACCEL
1049 static inline int mlx5e_arfs_create_tables(struct mlx5e_priv *priv)
1050 {
1051         return 0;
1052 }
1053
1054 static inline void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv) {}
1055
1056 static inline int mlx5e_arfs_enable(struct mlx5e_priv *priv)
1057 {
1058         return -EOPNOTSUPP;
1059 }
1060
1061 static inline int mlx5e_arfs_disable(struct mlx5e_priv *priv)
1062 {
1063         return -EOPNOTSUPP;
1064 }
1065 #else
1066 int mlx5e_arfs_create_tables(struct mlx5e_priv *priv);
1067 void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv);
1068 int mlx5e_arfs_enable(struct mlx5e_priv *priv);
1069 int mlx5e_arfs_disable(struct mlx5e_priv *priv);
1070 int mlx5e_rx_flow_steer(struct net_device *dev, const struct sk_buff *skb,
1071                         u16 rxq_index, u32 flow_id);
1072 #endif
1073
1074 int mlx5e_create_tir(struct mlx5_core_dev *mdev,
1075                      struct mlx5e_tir *tir, u32 *in, int inlen);
1076 void mlx5e_destroy_tir(struct mlx5_core_dev *mdev,
1077                        struct mlx5e_tir *tir);
1078 int mlx5e_create_mdev_resources(struct mlx5_core_dev *mdev);
1079 void mlx5e_destroy_mdev_resources(struct mlx5_core_dev *mdev);
1080 int mlx5e_refresh_tirs(struct mlx5e_priv *priv, bool enable_uc_lb);
1081
1082 /* common netdev helpers */
1083 int mlx5e_create_indirect_rqt(struct mlx5e_priv *priv);
1084
1085 int mlx5e_create_indirect_tirs(struct mlx5e_priv *priv);
1086 void mlx5e_destroy_indirect_tirs(struct mlx5e_priv *priv);
1087
1088 int mlx5e_create_direct_rqts(struct mlx5e_priv *priv);
1089 void mlx5e_destroy_direct_rqts(struct mlx5e_priv *priv);
1090 int mlx5e_create_direct_tirs(struct mlx5e_priv *priv);
1091 void mlx5e_destroy_direct_tirs(struct mlx5e_priv *priv);
1092 void mlx5e_destroy_rqt(struct mlx5e_priv *priv, struct mlx5e_rqt *rqt);
1093
1094 struct ttc_params {
1095         struct mlx5_flow_table_attr ft_attr;
1096         u32 any_tt_tirn;
1097         u32 indir_tirn[MLX5E_NUM_INDIR_TIRS];
1098         struct mlx5e_ttc_table *inner_ttc;
1099 };
1100
1101 void mlx5e_set_ttc_basic_params(struct mlx5e_priv *priv, struct ttc_params *ttc_params);
1102 void mlx5e_set_ttc_ft_params(struct ttc_params *ttc_params);
1103 void mlx5e_set_inner_ttc_ft_params(struct ttc_params *ttc_params);
1104
1105 int mlx5e_create_ttc_table(struct mlx5e_priv *priv, struct ttc_params *params,
1106                            struct mlx5e_ttc_table *ttc);
1107 void mlx5e_destroy_ttc_table(struct mlx5e_priv *priv,
1108                              struct mlx5e_ttc_table *ttc);
1109
1110 int mlx5e_create_inner_ttc_table(struct mlx5e_priv *priv, struct ttc_params *params,
1111                                  struct mlx5e_ttc_table *ttc);
1112 void mlx5e_destroy_inner_ttc_table(struct mlx5e_priv *priv,
1113                                    struct mlx5e_ttc_table *ttc);
1114
1115 int mlx5e_create_tis(struct mlx5_core_dev *mdev, int tc,
1116                      u32 underlay_qpn, u32 *tisn);
1117 void mlx5e_destroy_tis(struct mlx5_core_dev *mdev, u32 tisn);
1118
1119 int mlx5e_create_tises(struct mlx5e_priv *priv);
1120 void mlx5e_cleanup_nic_tx(struct mlx5e_priv *priv);
1121 int mlx5e_close(struct net_device *netdev);
1122 int mlx5e_open(struct net_device *netdev);
1123 void mlx5e_update_stats_work(struct work_struct *work);
1124
1125 int mlx5e_bits_invert(unsigned long a, int size);
1126
1127 typedef int (*change_hw_mtu_cb)(struct mlx5e_priv *priv);
1128 int mlx5e_change_mtu(struct net_device *netdev, int new_mtu,
1129                      change_hw_mtu_cb set_mtu_cb);
1130
1131 /* ethtool helpers */
1132 void mlx5e_ethtool_get_drvinfo(struct mlx5e_priv *priv,
1133                                struct ethtool_drvinfo *drvinfo);
1134 void mlx5e_ethtool_get_strings(struct mlx5e_priv *priv,
1135                                uint32_t stringset, uint8_t *data);
1136 int mlx5e_ethtool_get_sset_count(struct mlx5e_priv *priv, int sset);
1137 void mlx5e_ethtool_get_ethtool_stats(struct mlx5e_priv *priv,
1138                                      struct ethtool_stats *stats, u64 *data);
1139 void mlx5e_ethtool_get_ringparam(struct mlx5e_priv *priv,
1140                                  struct ethtool_ringparam *param);
1141 int mlx5e_ethtool_set_ringparam(struct mlx5e_priv *priv,
1142                                 struct ethtool_ringparam *param);
1143 void mlx5e_ethtool_get_channels(struct mlx5e_priv *priv,
1144                                 struct ethtool_channels *ch);
1145 int mlx5e_ethtool_set_channels(struct mlx5e_priv *priv,
1146                                struct ethtool_channels *ch);
1147 int mlx5e_ethtool_get_coalesce(struct mlx5e_priv *priv,
1148                                struct ethtool_coalesce *coal);
1149 int mlx5e_ethtool_set_coalesce(struct mlx5e_priv *priv,
1150                                struct ethtool_coalesce *coal);
1151 int mlx5e_ethtool_get_ts_info(struct mlx5e_priv *priv,
1152                               struct ethtool_ts_info *info);
1153 int mlx5e_ethtool_flash_device(struct mlx5e_priv *priv,
1154                                struct ethtool_flash *flash);
1155
1156 /* mlx5e generic netdev management API */
1157 struct net_device*
1158 mlx5e_create_netdev(struct mlx5_core_dev *mdev, const struct mlx5e_profile *profile,
1159                     void *ppriv);
1160 int mlx5e_attach_netdev(struct mlx5e_priv *priv);
1161 void mlx5e_detach_netdev(struct mlx5e_priv *priv);
1162 void mlx5e_destroy_netdev(struct mlx5e_priv *priv);
1163 void mlx5e_build_nic_params(struct mlx5_core_dev *mdev,
1164                             struct mlx5e_params *params,
1165                             u16 max_channels, u16 mtu);
1166 u8 mlx5e_params_calculate_tx_min_inline(struct mlx5_core_dev *mdev);
1167 void mlx5e_rx_dim_work(struct work_struct *work);
1168 void mlx5e_tx_dim_work(struct work_struct *work);
1169 #endif /* __MLX5_EN_H__ */