22c3d26c6d3ddc99b5e5d02bb7b91620162e7267
[sfrench/cifs-2.6.git] / drivers / net / ethernet / mellanox / mlx5 / core / en.h
1 /*
2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
3  *
4  * This software is available to you under a choice of one of two
5  * licenses.  You may choose to be licensed under the terms of the GNU
6  * General Public License (GPL) Version 2, available from the file
7  * COPYING in the main directory of this source tree, or the
8  * OpenIB.org BSD license below:
9  *
10  *     Redistribution and use in source and binary forms, with or
11  *     without modification, are permitted provided that the following
12  *     conditions are met:
13  *
14  *      - Redistributions of source code must retain the above
15  *        copyright notice, this list of conditions and the following
16  *        disclaimer.
17  *
18  *      - Redistributions in binary form must reproduce the above
19  *        copyright notice, this list of conditions and the following
20  *        disclaimer in the documentation and/or other materials
21  *        provided with the distribution.
22  *
23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
30  * SOFTWARE.
31  */
32 #ifndef __MLX5_EN_H__
33 #define __MLX5_EN_H__
34
35 #include <linux/if_vlan.h>
36 #include <linux/etherdevice.h>
37 #include <linux/timecounter.h>
38 #include <linux/net_tstamp.h>
39 #include <linux/ptp_clock_kernel.h>
40 #include <linux/mlx5/driver.h>
41 #include <linux/mlx5/qp.h>
42 #include <linux/mlx5/cq.h>
43 #include <linux/mlx5/port.h>
44 #include <linux/mlx5/vport.h>
45 #include <linux/mlx5/transobj.h>
46 #include <linux/rhashtable.h>
47 #include <net/switchdev.h>
48 #include "wq.h"
49 #include "mlx5_core.h"
50 #include "en_stats.h"
51
52 #define MLX5_SET_CFG(p, f, v) MLX5_SET(create_flow_group_in, p, f, v)
53
54 #define MLX5E_HW2SW_MTU(hwmtu) ((hwmtu) - (ETH_HLEN + VLAN_HLEN + ETH_FCS_LEN))
55 #define MLX5E_SW2HW_MTU(swmtu) ((swmtu) + (ETH_HLEN + VLAN_HLEN + ETH_FCS_LEN))
56
57 #define MLX5E_MAX_NUM_TC        8
58
59 #define MLX5E_PARAMS_MINIMUM_LOG_SQ_SIZE                0x6
60 #define MLX5E_PARAMS_DEFAULT_LOG_SQ_SIZE                0xa
61 #define MLX5E_PARAMS_MAXIMUM_LOG_SQ_SIZE                0xd
62
63 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE                0x1
64 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE                0xa
65 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE                0xd
66
67 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW            0x1
68 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE_MPW            0x3
69 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW            0x6
70
71 #define MLX5_RX_HEADROOM NET_SKB_PAD
72
73 #define MLX5_MPWRQ_LOG_STRIDE_SIZE              6  /* >= 6, HW restriction */
74 #define MLX5_MPWRQ_LOG_STRIDE_SIZE_CQE_COMPRESS 8  /* >= 6, HW restriction */
75 #define MLX5_MPWRQ_LOG_WQE_SZ                   18
76 #define MLX5_MPWRQ_WQE_PAGE_ORDER  (MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT > 0 ? \
77                                     MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT : 0)
78 #define MLX5_MPWRQ_PAGES_PER_WQE                BIT(MLX5_MPWRQ_WQE_PAGE_ORDER)
79 #define MLX5_MPWRQ_STRIDES_PER_PAGE             (MLX5_MPWRQ_NUM_STRIDES >> \
80                                                  MLX5_MPWRQ_WQE_PAGE_ORDER)
81
82 #define MLX5_MTT_OCTW(npages) (ALIGN(npages, 8) / 2)
83 #define MLX5E_REQUIRED_MTTS(wqes)               \
84         (wqes * ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8))
85 #define MLX5E_VALID_NUM_MTTS(num_mtts) (MLX5_MTT_OCTW(num_mtts) - 1 <= U16_MAX)
86
87 #define MLX5_UMR_ALIGN                          (2048)
88 #define MLX5_MPWRQ_SMALL_PACKET_THRESHOLD       (128)
89
90 #define MLX5E_PARAMS_DEFAULT_LRO_WQE_SZ                 (64 * 1024)
91 #define MLX5E_DEFAULT_LRO_TIMEOUT                       32
92 #define MLX5E_LRO_TIMEOUT_ARR_SIZE                      4
93
94 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC      0x10
95 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC_FROM_CQE 0x3
96 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_PKTS      0x20
97 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC      0x10
98 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_PKTS      0x20
99 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES                0x80
100 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW            0x2
101
102 #define MLX5E_LOG_INDIR_RQT_SIZE       0x7
103 #define MLX5E_INDIR_RQT_SIZE           BIT(MLX5E_LOG_INDIR_RQT_SIZE)
104 #define MLX5E_MAX_NUM_CHANNELS         (MLX5E_INDIR_RQT_SIZE >> 1)
105 #define MLX5E_MAX_NUM_SQS              (MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC)
106 #define MLX5E_TX_CQ_POLL_BUDGET        128
107 #define MLX5E_UPDATE_STATS_INTERVAL    200 /* msecs */
108 #define MLX5E_SQ_BF_BUDGET             16
109
110 #define MLX5E_ICOSQ_MAX_WQEBBS \
111         (DIV_ROUND_UP(sizeof(struct mlx5e_umr_wqe), MLX5_SEND_WQE_BB))
112
113 #define MLX5E_XDP_MIN_INLINE (ETH_HLEN + VLAN_HLEN)
114 #define MLX5E_XDP_IHS_DS_COUNT \
115         DIV_ROUND_UP(MLX5E_XDP_MIN_INLINE - 2, MLX5_SEND_WQE_DS)
116 #define MLX5E_XDP_TX_DS_COUNT \
117         (MLX5E_XDP_IHS_DS_COUNT + \
118          (sizeof(struct mlx5e_tx_wqe) / MLX5_SEND_WQE_DS) + 1 /* SG DS */)
119 #define MLX5E_XDP_TX_WQEBBS \
120         DIV_ROUND_UP(MLX5E_XDP_TX_DS_COUNT, MLX5_SEND_WQEBB_NUM_DS)
121
122 #define MLX5E_NUM_MAIN_GROUPS 9
123
124 static inline u16 mlx5_min_rx_wqes(int wq_type, u32 wq_size)
125 {
126         switch (wq_type) {
127         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
128                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW,
129                              wq_size / 2);
130         default:
131                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES,
132                              wq_size / 2);
133         }
134 }
135
136 static inline int mlx5_min_log_rq_size(int wq_type)
137 {
138         switch (wq_type) {
139         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
140                 return MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW;
141         default:
142                 return MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE;
143         }
144 }
145
146 static inline int mlx5_max_log_rq_size(int wq_type)
147 {
148         switch (wq_type) {
149         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
150                 return MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW;
151         default:
152                 return MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE;
153         }
154 }
155
156 struct mlx5e_tx_wqe {
157         struct mlx5_wqe_ctrl_seg ctrl;
158         struct mlx5_wqe_eth_seg  eth;
159 };
160
161 struct mlx5e_rx_wqe {
162         struct mlx5_wqe_srq_next_seg  next;
163         struct mlx5_wqe_data_seg      data;
164 };
165
166 struct mlx5e_umr_wqe {
167         struct mlx5_wqe_ctrl_seg       ctrl;
168         struct mlx5_wqe_umr_ctrl_seg   uctrl;
169         struct mlx5_mkey_seg           mkc;
170         struct mlx5_wqe_data_seg       data;
171 };
172
173 extern const char mlx5e_self_tests[][ETH_GSTRING_LEN];
174
175 static const char mlx5e_priv_flags[][ETH_GSTRING_LEN] = {
176         "rx_cqe_moder",
177         "rx_cqe_compress",
178 };
179
180 enum mlx5e_priv_flag {
181         MLX5E_PFLAG_RX_CQE_BASED_MODER = (1 << 0),
182         MLX5E_PFLAG_RX_CQE_COMPRESS = (1 << 1),
183 };
184
185 #define MLX5E_SET_PFLAG(priv, pflag, enable)                    \
186         do {                                                    \
187                 if (enable)                                     \
188                         (priv)->params.pflags |= (pflag);       \
189                 else                                            \
190                         (priv)->params.pflags &= ~(pflag);      \
191         } while (0)
192
193 #define MLX5E_GET_PFLAG(priv, pflag) (!!((priv)->params.pflags & (pflag)))
194
195 #ifdef CONFIG_MLX5_CORE_EN_DCB
196 #define MLX5E_MAX_BW_ALLOC 100 /* Max percentage of BW allocation */
197 #endif
198
199 struct mlx5e_cq_moder {
200         u16 usec;
201         u16 pkts;
202 };
203
204 struct mlx5e_params {
205         u8  log_sq_size;
206         u8  rq_wq_type;
207         u8  mpwqe_log_stride_sz;
208         u8  mpwqe_log_num_strides;
209         u8  log_rq_size;
210         u16 num_channels;
211         u8  num_tc;
212         u8  rx_cq_period_mode;
213         bool rx_cqe_compress_def;
214         struct mlx5e_cq_moder rx_cq_moderation;
215         struct mlx5e_cq_moder tx_cq_moderation;
216         u16 min_rx_wqes;
217         bool lro_en;
218         u32 lro_wqe_sz;
219         u16 tx_max_inline;
220         u8  tx_min_inline_mode;
221         u8  rss_hfunc;
222         u8  toeplitz_hash_key[40];
223         u32 indirection_rqt[MLX5E_INDIR_RQT_SIZE];
224         bool vlan_strip_disable;
225         bool rx_am_enabled;
226         u32 lro_timeout;
227         u32 pflags;
228 };
229
230 #ifdef CONFIG_MLX5_CORE_EN_DCB
231 struct mlx5e_cee_config {
232         /* bw pct for priority group */
233         u8                         pg_bw_pct[CEE_DCBX_MAX_PGS];
234         u8                         prio_to_pg_map[CEE_DCBX_MAX_PRIO];
235         bool                       pfc_setting[CEE_DCBX_MAX_PRIO];
236         bool                       pfc_enable;
237 };
238
239 enum {
240         MLX5_DCB_CHG_RESET,
241         MLX5_DCB_NO_CHG,
242         MLX5_DCB_CHG_NO_RESET,
243 };
244
245 struct mlx5e_dcbx {
246         enum mlx5_dcbx_oper_mode   mode;
247         struct mlx5e_cee_config    cee_cfg; /* pending configuration */
248
249         /* The only setting that cannot be read from FW */
250         u8                         tc_tsa[IEEE_8021QAZ_MAX_TCS];
251 };
252 #endif
253
254 struct mlx5e_tstamp {
255         rwlock_t                   lock;
256         struct cyclecounter        cycles;
257         struct timecounter         clock;
258         struct hwtstamp_config     hwtstamp_config;
259         u32                        nominal_c_mult;
260         unsigned long              overflow_period;
261         struct delayed_work        overflow_work;
262         struct mlx5_core_dev      *mdev;
263         struct ptp_clock          *ptp;
264         struct ptp_clock_info      ptp_info;
265         u8                        *pps_pin_caps;
266 };
267
268 enum {
269         MLX5E_RQ_STATE_ENABLED,
270         MLX5E_RQ_STATE_UMR_WQE_IN_PROGRESS,
271         MLX5E_RQ_STATE_AM,
272 };
273
274 struct mlx5e_cq {
275         /* data path - accessed per cqe */
276         struct mlx5_cqwq           wq;
277
278         /* data path - accessed per napi poll */
279         u16                        event_ctr;
280         struct napi_struct        *napi;
281         struct mlx5_core_cq        mcq;
282         struct mlx5e_channel      *channel;
283         struct mlx5e_priv         *priv;
284
285         /* cqe decompression */
286         struct mlx5_cqe64          title;
287         struct mlx5_mini_cqe8      mini_arr[MLX5_MINI_CQE_ARRAY_SIZE];
288         u8                         mini_arr_idx;
289         u16                        decmprs_left;
290         u16                        decmprs_wqe_counter;
291
292         /* control */
293         struct mlx5_frag_wq_ctrl   wq_ctrl;
294 } ____cacheline_aligned_in_smp;
295
296 struct mlx5e_rq;
297 typedef void (*mlx5e_fp_handle_rx_cqe)(struct mlx5e_rq *rq,
298                                        struct mlx5_cqe64 *cqe);
299 typedef int (*mlx5e_fp_alloc_wqe)(struct mlx5e_rq *rq, struct mlx5e_rx_wqe *wqe,
300                                   u16 ix);
301
302 typedef void (*mlx5e_fp_dealloc_wqe)(struct mlx5e_rq *rq, u16 ix);
303
304 struct mlx5e_dma_info {
305         struct page     *page;
306         dma_addr_t      addr;
307 };
308
309 struct mlx5e_rx_am_stats {
310         int ppms; /* packets per msec */
311         int epms; /* events per msec */
312 };
313
314 struct mlx5e_rx_am_sample {
315         ktime_t         time;
316         unsigned int    pkt_ctr;
317         u16             event_ctr;
318 };
319
320 struct mlx5e_rx_am { /* Adaptive Moderation */
321         u8                                      state;
322         struct mlx5e_rx_am_stats                prev_stats;
323         struct mlx5e_rx_am_sample               start_sample;
324         struct work_struct                      work;
325         u8                                      profile_ix;
326         u8                                      mode;
327         u8                                      tune_state;
328         u8                                      steps_right;
329         u8                                      steps_left;
330         u8                                      tired;
331 };
332
333 /* a single cache unit is capable to serve one napi call (for non-striding rq)
334  * or a MPWQE (for striding rq).
335  */
336 #define MLX5E_CACHE_UNIT        (MLX5_MPWRQ_PAGES_PER_WQE > NAPI_POLL_WEIGHT ? \
337                                  MLX5_MPWRQ_PAGES_PER_WQE : NAPI_POLL_WEIGHT)
338 #define MLX5E_CACHE_SIZE        (2 * roundup_pow_of_two(MLX5E_CACHE_UNIT))
339 struct mlx5e_page_cache {
340         u32 head;
341         u32 tail;
342         struct mlx5e_dma_info page_cache[MLX5E_CACHE_SIZE];
343 };
344
345 struct mlx5e_rq {
346         /* data path */
347         struct mlx5_wq_ll      wq;
348
349         union {
350                 struct mlx5e_dma_info *dma_info;
351                 struct {
352                         struct mlx5e_mpw_info *info;
353                         void                  *mtt_no_align;
354                 } mpwqe;
355         };
356         struct {
357                 u8             page_order;
358                 u32            wqe_sz;    /* wqe data buffer size */
359                 u8             map_dir;   /* dma map direction */
360         } buff;
361         __be32                 mkey_be;
362
363         struct device         *pdev;
364         struct net_device     *netdev;
365         struct mlx5e_tstamp   *tstamp;
366         struct mlx5e_rq_stats  stats;
367         struct mlx5e_cq        cq;
368         struct mlx5e_page_cache page_cache;
369
370         mlx5e_fp_handle_rx_cqe handle_rx_cqe;
371         mlx5e_fp_alloc_wqe     alloc_wqe;
372         mlx5e_fp_dealloc_wqe   dealloc_wqe;
373
374         unsigned long          state;
375         int                    ix;
376         u16                    rx_headroom;
377
378         struct mlx5e_rx_am     am; /* Adaptive Moderation */
379         struct bpf_prog       *xdp_prog;
380
381         /* control */
382         struct mlx5_wq_ctrl    wq_ctrl;
383         u8                     wq_type;
384         u32                    mpwqe_stride_sz;
385         u32                    mpwqe_num_strides;
386         u32                    rqn;
387         struct mlx5e_channel  *channel;
388         struct mlx5e_priv     *priv;
389         struct mlx5_core_mkey  umr_mkey;
390 } ____cacheline_aligned_in_smp;
391
392 struct mlx5e_umr_dma_info {
393         __be64                *mtt;
394         dma_addr_t             mtt_addr;
395         struct mlx5e_dma_info  dma_info[MLX5_MPWRQ_PAGES_PER_WQE];
396         struct mlx5e_umr_wqe   wqe;
397 };
398
399 struct mlx5e_mpw_info {
400         struct mlx5e_umr_dma_info umr;
401         u16 consumed_strides;
402         u16 skbs_frags[MLX5_MPWRQ_PAGES_PER_WQE];
403 };
404
405 struct mlx5e_tx_wqe_info {
406         u32 num_bytes;
407         u8  num_wqebbs;
408         u8  num_dma;
409 };
410
411 enum mlx5e_dma_map_type {
412         MLX5E_DMA_MAP_SINGLE,
413         MLX5E_DMA_MAP_PAGE
414 };
415
416 struct mlx5e_sq_dma {
417         dma_addr_t              addr;
418         u32                     size;
419         enum mlx5e_dma_map_type type;
420 };
421
422 enum {
423         MLX5E_SQ_STATE_ENABLED,
424         MLX5E_SQ_STATE_BF_ENABLE,
425 };
426
427 struct mlx5e_sq_wqe_info {
428         u8  opcode;
429         u8  num_wqebbs;
430 };
431
432 enum mlx5e_sq_type {
433         MLX5E_SQ_TXQ,
434         MLX5E_SQ_ICO,
435         MLX5E_SQ_XDP
436 };
437
438 struct mlx5e_sq {
439         /* data path */
440
441         /* dirtied @completion */
442         u16                        cc;
443         u32                        dma_fifo_cc;
444
445         /* dirtied @xmit */
446         u16                        pc ____cacheline_aligned_in_smp;
447         u32                        dma_fifo_pc;
448         u16                        bf_offset;
449         u16                        prev_cc;
450         u8                         bf_budget;
451         struct mlx5e_sq_stats      stats;
452
453         struct mlx5e_cq            cq;
454
455         /* pointers to per tx element info: write@xmit, read@completion */
456         union {
457                 struct {
458                         struct sk_buff           **skb;
459                         struct mlx5e_sq_dma       *dma_fifo;
460                         struct mlx5e_tx_wqe_info  *wqe_info;
461                 } txq;
462                 struct mlx5e_sq_wqe_info *ico_wqe;
463                 struct {
464                         struct mlx5e_sq_wqe_info  *wqe_info;
465                         struct mlx5e_dma_info     *di;
466                         bool                       doorbell;
467                 } xdp;
468         } db;
469
470         /* read only */
471         struct mlx5_wq_cyc         wq;
472         u32                        dma_fifo_mask;
473         struct netdev_queue       *txq;
474         u32                        sqn;
475         u16                        bf_buf_size;
476         u16                        max_inline;
477         u8                         min_inline_mode;
478         u16                        edge;
479         struct device             *pdev;
480         struct mlx5e_tstamp       *tstamp;
481         __be32                     mkey_be;
482         unsigned long              state;
483
484         /* control path */
485         struct mlx5_wq_ctrl        wq_ctrl;
486         struct mlx5_sq_bfreg       bfreg;
487         struct mlx5e_channel      *channel;
488         int                        tc;
489         u32                        rate_limit;
490         u8                         type;
491 } ____cacheline_aligned_in_smp;
492
493 static inline bool mlx5e_sq_has_room_for(struct mlx5e_sq *sq, u16 n)
494 {
495         return (((sq->wq.sz_m1 & (sq->cc - sq->pc)) >= n) ||
496                 (sq->cc  == sq->pc));
497 }
498
499 enum channel_flags {
500         MLX5E_CHANNEL_NAPI_SCHED = 1,
501 };
502
503 struct mlx5e_channel {
504         /* data path */
505         struct mlx5e_rq            rq;
506         struct mlx5e_sq            xdp_sq;
507         struct mlx5e_sq            sq[MLX5E_MAX_NUM_TC];
508         struct mlx5e_sq            icosq;   /* internal control operations */
509         bool                       xdp;
510         struct napi_struct         napi;
511         struct device             *pdev;
512         struct net_device         *netdev;
513         __be32                     mkey_be;
514         u8                         num_tc;
515         unsigned long              flags;
516
517         /* control */
518         struct mlx5e_priv         *priv;
519         int                        ix;
520         int                        cpu;
521 };
522
523 enum mlx5e_traffic_types {
524         MLX5E_TT_IPV4_TCP,
525         MLX5E_TT_IPV6_TCP,
526         MLX5E_TT_IPV4_UDP,
527         MLX5E_TT_IPV6_UDP,
528         MLX5E_TT_IPV4_IPSEC_AH,
529         MLX5E_TT_IPV6_IPSEC_AH,
530         MLX5E_TT_IPV4_IPSEC_ESP,
531         MLX5E_TT_IPV6_IPSEC_ESP,
532         MLX5E_TT_IPV4,
533         MLX5E_TT_IPV6,
534         MLX5E_TT_ANY,
535         MLX5E_NUM_TT,
536         MLX5E_NUM_INDIR_TIRS = MLX5E_TT_ANY,
537 };
538
539 enum {
540         MLX5E_STATE_ASYNC_EVENTS_ENABLED,
541         MLX5E_STATE_OPENED,
542         MLX5E_STATE_DESTROYING,
543 };
544
545 struct mlx5e_vxlan_db {
546         spinlock_t                      lock; /* protect vxlan table */
547         struct radix_tree_root          tree;
548 };
549
550 struct mlx5e_l2_rule {
551         u8  addr[ETH_ALEN + 2];
552         struct mlx5_flow_handle *rule;
553 };
554
555 struct mlx5e_flow_table {
556         int num_groups;
557         struct mlx5_flow_table *t;
558         struct mlx5_flow_group **g;
559 };
560
561 #define MLX5E_L2_ADDR_HASH_SIZE BIT(BITS_PER_BYTE)
562
563 struct mlx5e_tc_table {
564         struct mlx5_flow_table          *t;
565
566         struct rhashtable_params        ht_params;
567         struct rhashtable               ht;
568 };
569
570 struct mlx5e_vlan_table {
571         struct mlx5e_flow_table         ft;
572         unsigned long active_vlans[BITS_TO_LONGS(VLAN_N_VID)];
573         struct mlx5_flow_handle *active_vlans_rule[VLAN_N_VID];
574         struct mlx5_flow_handle *untagged_rule;
575         struct mlx5_flow_handle *any_vlan_rule;
576         bool            filter_disabled;
577 };
578
579 struct mlx5e_l2_table {
580         struct mlx5e_flow_table    ft;
581         struct hlist_head          netdev_uc[MLX5E_L2_ADDR_HASH_SIZE];
582         struct hlist_head          netdev_mc[MLX5E_L2_ADDR_HASH_SIZE];
583         struct mlx5e_l2_rule       broadcast;
584         struct mlx5e_l2_rule       allmulti;
585         struct mlx5e_l2_rule       promisc;
586         bool                       broadcast_enabled;
587         bool                       allmulti_enabled;
588         bool                       promisc_enabled;
589 };
590
591 /* L3/L4 traffic type classifier */
592 struct mlx5e_ttc_table {
593         struct mlx5e_flow_table  ft;
594         struct mlx5_flow_handle  *rules[MLX5E_NUM_TT];
595 };
596
597 #define ARFS_HASH_SHIFT BITS_PER_BYTE
598 #define ARFS_HASH_SIZE BIT(BITS_PER_BYTE)
599 struct arfs_table {
600         struct mlx5e_flow_table  ft;
601         struct mlx5_flow_handle  *default_rule;
602         struct hlist_head        rules_hash[ARFS_HASH_SIZE];
603 };
604
605 enum  arfs_type {
606         ARFS_IPV4_TCP,
607         ARFS_IPV6_TCP,
608         ARFS_IPV4_UDP,
609         ARFS_IPV6_UDP,
610         ARFS_NUM_TYPES,
611 };
612
613 struct mlx5e_arfs_tables {
614         struct arfs_table arfs_tables[ARFS_NUM_TYPES];
615         /* Protect aRFS rules list */
616         spinlock_t                     arfs_lock;
617         struct list_head               rules;
618         int                            last_filter_id;
619         struct workqueue_struct        *wq;
620 };
621
622 /* NIC prio FTS */
623 enum {
624         MLX5E_VLAN_FT_LEVEL = 0,
625         MLX5E_L2_FT_LEVEL,
626         MLX5E_TTC_FT_LEVEL,
627         MLX5E_ARFS_FT_LEVEL
628 };
629
630 struct mlx5e_ethtool_table {
631         struct mlx5_flow_table *ft;
632         int                    num_rules;
633 };
634
635 #define ETHTOOL_NUM_L3_L4_FTS 7
636 #define ETHTOOL_NUM_L2_FTS 4
637
638 struct mlx5e_ethtool_steering {
639         struct mlx5e_ethtool_table      l3_l4_ft[ETHTOOL_NUM_L3_L4_FTS];
640         struct mlx5e_ethtool_table      l2_ft[ETHTOOL_NUM_L2_FTS];
641         struct list_head                rules;
642         int                             tot_num_rules;
643 };
644
645 struct mlx5e_flow_steering {
646         struct mlx5_flow_namespace      *ns;
647         struct mlx5e_ethtool_steering   ethtool;
648         struct mlx5e_tc_table           tc;
649         struct mlx5e_vlan_table         vlan;
650         struct mlx5e_l2_table           l2;
651         struct mlx5e_ttc_table          ttc;
652         struct mlx5e_arfs_tables        arfs;
653 };
654
655 struct mlx5e_rqt {
656         u32              rqtn;
657         bool             enabled;
658 };
659
660 struct mlx5e_tir {
661         u32               tirn;
662         struct mlx5e_rqt  rqt;
663         struct list_head  list;
664 };
665
666 enum {
667         MLX5E_TC_PRIO = 0,
668         MLX5E_NIC_PRIO
669 };
670
671 struct mlx5e_profile {
672         void    (*init)(struct mlx5_core_dev *mdev,
673                         struct net_device *netdev,
674                         const struct mlx5e_profile *profile, void *ppriv);
675         void    (*cleanup)(struct mlx5e_priv *priv);
676         int     (*init_rx)(struct mlx5e_priv *priv);
677         void    (*cleanup_rx)(struct mlx5e_priv *priv);
678         int     (*init_tx)(struct mlx5e_priv *priv);
679         void    (*cleanup_tx)(struct mlx5e_priv *priv);
680         void    (*enable)(struct mlx5e_priv *priv);
681         void    (*disable)(struct mlx5e_priv *priv);
682         void    (*update_stats)(struct mlx5e_priv *priv);
683         int     (*max_nch)(struct mlx5_core_dev *mdev);
684         int     max_tc;
685 };
686
687 struct mlx5e_priv {
688         /* priv data path fields - start */
689         struct mlx5e_sq            **txq_to_sq_map;
690         int channeltc_to_txq_map[MLX5E_MAX_NUM_CHANNELS][MLX5E_MAX_NUM_TC];
691         struct bpf_prog *xdp_prog;
692         /* priv data path fields - end */
693
694         unsigned long              state;
695         struct mutex               state_lock; /* Protects Interface state */
696         struct mlx5e_rq            drop_rq;
697
698         struct mlx5e_channel     **channel;
699         u32                        tisn[MLX5E_MAX_NUM_TC];
700         struct mlx5e_rqt           indir_rqt;
701         struct mlx5e_tir           indir_tir[MLX5E_NUM_INDIR_TIRS];
702         struct mlx5e_tir           direct_tir[MLX5E_MAX_NUM_CHANNELS];
703         u32                        tx_rates[MLX5E_MAX_NUM_SQS];
704
705         struct mlx5e_flow_steering fs;
706         struct mlx5e_vxlan_db      vxlan;
707
708         struct mlx5e_params        params;
709         struct workqueue_struct    *wq;
710         struct work_struct         update_carrier_work;
711         struct work_struct         set_rx_mode_work;
712         struct work_struct         tx_timeout_work;
713         struct delayed_work        update_stats_work;
714
715         struct mlx5_core_dev      *mdev;
716         struct net_device         *netdev;
717         struct mlx5e_stats         stats;
718         struct mlx5e_tstamp        tstamp;
719         u16 q_counter;
720 #ifdef CONFIG_MLX5_CORE_EN_DCB
721         struct mlx5e_dcbx          dcbx;
722 #endif
723
724         const struct mlx5e_profile *profile;
725         void                      *ppriv;
726 };
727
728 void mlx5e_build_ptys2ethtool_map(void);
729
730 void mlx5e_send_nop(struct mlx5e_sq *sq, bool notify_hw);
731 u16 mlx5e_select_queue(struct net_device *dev, struct sk_buff *skb,
732                        void *accel_priv, select_queue_fallback_t fallback);
733 netdev_tx_t mlx5e_xmit(struct sk_buff *skb, struct net_device *dev);
734
735 void mlx5e_completion_event(struct mlx5_core_cq *mcq);
736 void mlx5e_cq_error_event(struct mlx5_core_cq *mcq, enum mlx5_event event);
737 int mlx5e_napi_poll(struct napi_struct *napi, int budget);
738 bool mlx5e_poll_tx_cq(struct mlx5e_cq *cq, int napi_budget);
739 int mlx5e_poll_rx_cq(struct mlx5e_cq *cq, int budget);
740 void mlx5e_free_sq_descs(struct mlx5e_sq *sq);
741
742 void mlx5e_page_release(struct mlx5e_rq *rq, struct mlx5e_dma_info *dma_info,
743                         bool recycle);
744 void mlx5e_handle_rx_cqe(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
745 void mlx5e_handle_rx_cqe_mpwrq(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
746 bool mlx5e_post_rx_wqes(struct mlx5e_rq *rq);
747 int mlx5e_alloc_rx_wqe(struct mlx5e_rq *rq, struct mlx5e_rx_wqe *wqe, u16 ix);
748 int mlx5e_alloc_rx_mpwqe(struct mlx5e_rq *rq, struct mlx5e_rx_wqe *wqe, u16 ix);
749 void mlx5e_dealloc_rx_wqe(struct mlx5e_rq *rq, u16 ix);
750 void mlx5e_dealloc_rx_mpwqe(struct mlx5e_rq *rq, u16 ix);
751 void mlx5e_post_rx_mpwqe(struct mlx5e_rq *rq);
752 void mlx5e_free_rx_mpwqe(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi);
753 struct mlx5_cqe64 *mlx5e_get_cqe(struct mlx5e_cq *cq);
754
755 void mlx5e_rx_am(struct mlx5e_rq *rq);
756 void mlx5e_rx_am_work(struct work_struct *work);
757 struct mlx5e_cq_moder mlx5e_am_get_def_profile(u8 rx_cq_period_mode);
758
759 void mlx5e_update_stats(struct mlx5e_priv *priv);
760
761 int mlx5e_create_flow_steering(struct mlx5e_priv *priv);
762 void mlx5e_destroy_flow_steering(struct mlx5e_priv *priv);
763 void mlx5e_init_l2_addr(struct mlx5e_priv *priv);
764 void mlx5e_destroy_flow_table(struct mlx5e_flow_table *ft);
765 int mlx5e_self_test_num(struct mlx5e_priv *priv);
766 void mlx5e_self_test(struct net_device *ndev, struct ethtool_test *etest,
767                      u64 *buf);
768 int mlx5e_ethtool_get_flow(struct mlx5e_priv *priv, struct ethtool_rxnfc *info,
769                            int location);
770 int mlx5e_ethtool_get_all_flows(struct mlx5e_priv *priv,
771                                 struct ethtool_rxnfc *info, u32 *rule_locs);
772 int mlx5e_ethtool_flow_replace(struct mlx5e_priv *priv,
773                                struct ethtool_rx_flow_spec *fs);
774 int mlx5e_ethtool_flow_remove(struct mlx5e_priv *priv,
775                               int location);
776 void mlx5e_ethtool_init_steering(struct mlx5e_priv *priv);
777 void mlx5e_ethtool_cleanup_steering(struct mlx5e_priv *priv);
778 void mlx5e_set_rx_mode_work(struct work_struct *work);
779
780 void mlx5e_fill_hwstamp(struct mlx5e_tstamp *clock, u64 timestamp,
781                         struct skb_shared_hwtstamps *hwts);
782 void mlx5e_timestamp_init(struct mlx5e_priv *priv);
783 void mlx5e_timestamp_cleanup(struct mlx5e_priv *priv);
784 void mlx5e_pps_event_handler(struct mlx5e_priv *priv,
785                              struct ptp_clock_event *event);
786 int mlx5e_hwstamp_set(struct net_device *dev, struct ifreq *ifr);
787 int mlx5e_hwstamp_get(struct net_device *dev, struct ifreq *ifr);
788 void mlx5e_modify_rx_cqe_compression(struct mlx5e_priv *priv, bool val);
789
790 int mlx5e_vlan_rx_add_vid(struct net_device *dev, __always_unused __be16 proto,
791                           u16 vid);
792 int mlx5e_vlan_rx_kill_vid(struct net_device *dev, __always_unused __be16 proto,
793                            u16 vid);
794 void mlx5e_enable_vlan_filter(struct mlx5e_priv *priv);
795 void mlx5e_disable_vlan_filter(struct mlx5e_priv *priv);
796
797 int mlx5e_modify_rqs_vsd(struct mlx5e_priv *priv, bool vsd);
798
799 int mlx5e_redirect_rqt(struct mlx5e_priv *priv, u32 rqtn, int sz, int ix);
800 void mlx5e_build_tir_ctx_hash(void *tirc, struct mlx5e_priv *priv);
801
802 int mlx5e_open_locked(struct net_device *netdev);
803 int mlx5e_close_locked(struct net_device *netdev);
804 void mlx5e_build_default_indir_rqt(struct mlx5_core_dev *mdev,
805                                    u32 *indirection_rqt, int len,
806                                    int num_channels);
807 int mlx5e_get_max_linkspeed(struct mlx5_core_dev *mdev, u32 *speed);
808
809 void mlx5e_set_rx_cq_mode_params(struct mlx5e_params *params,
810                                  u8 cq_period_mode);
811
812 static inline void mlx5e_tx_notify_hw(struct mlx5e_sq *sq,
813                                       struct mlx5_wqe_ctrl_seg *ctrl, int bf_sz)
814 {
815         u16 ofst = sq->bf_offset;
816
817         /* ensure wqe is visible to device before updating doorbell record */
818         dma_wmb();
819
820         *sq->wq.db = cpu_to_be32(sq->pc);
821
822         /* ensure doorbell record is visible to device before ringing the
823          * doorbell
824          */
825         wmb();
826         if (bf_sz)
827                 __iowrite64_copy(sq->bfreg.map + ofst, ctrl, bf_sz);
828         else
829                 mlx5_write64((__be32 *)ctrl, sq->bfreg.map + ofst, NULL);
830         /* flush the write-combining mapped buffer */
831         wmb();
832
833         sq->bf_offset ^= sq->bf_buf_size;
834 }
835
836 static inline void mlx5e_cq_arm(struct mlx5e_cq *cq)
837 {
838         struct mlx5_core_cq *mcq;
839
840         mcq = &cq->mcq;
841         mlx5_cq_arm(mcq, MLX5_CQ_DB_REQ_NOT, mcq->uar->map, cq->wq.cc);
842 }
843
844 static inline u32 mlx5e_get_wqe_mtt_offset(struct mlx5e_rq *rq, u16 wqe_ix)
845 {
846         return wqe_ix * ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8);
847 }
848
849 static inline int mlx5e_get_max_num_channels(struct mlx5_core_dev *mdev)
850 {
851         return min_t(int, mdev->priv.eq_table.num_comp_vectors,
852                      MLX5E_MAX_NUM_CHANNELS);
853 }
854
855 extern const struct ethtool_ops mlx5e_ethtool_ops;
856 #ifdef CONFIG_MLX5_CORE_EN_DCB
857 extern const struct dcbnl_rtnl_ops mlx5e_dcbnl_ops;
858 int mlx5e_dcbnl_ieee_setets_core(struct mlx5e_priv *priv, struct ieee_ets *ets);
859 void mlx5e_dcbnl_initialize(struct mlx5e_priv *priv);
860 #endif
861
862 #ifndef CONFIG_RFS_ACCEL
863 static inline int mlx5e_arfs_create_tables(struct mlx5e_priv *priv)
864 {
865         return 0;
866 }
867
868 static inline void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv) {}
869
870 static inline int mlx5e_arfs_enable(struct mlx5e_priv *priv)
871 {
872         return -ENOTSUPP;
873 }
874
875 static inline int mlx5e_arfs_disable(struct mlx5e_priv *priv)
876 {
877         return -ENOTSUPP;
878 }
879 #else
880 int mlx5e_arfs_create_tables(struct mlx5e_priv *priv);
881 void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv);
882 int mlx5e_arfs_enable(struct mlx5e_priv *priv);
883 int mlx5e_arfs_disable(struct mlx5e_priv *priv);
884 int mlx5e_rx_flow_steer(struct net_device *dev, const struct sk_buff *skb,
885                         u16 rxq_index, u32 flow_id);
886 #endif
887
888 u16 mlx5e_get_max_inline_cap(struct mlx5_core_dev *mdev);
889 int mlx5e_create_tir(struct mlx5_core_dev *mdev,
890                      struct mlx5e_tir *tir, u32 *in, int inlen);
891 void mlx5e_destroy_tir(struct mlx5_core_dev *mdev,
892                        struct mlx5e_tir *tir);
893 int mlx5e_create_mdev_resources(struct mlx5_core_dev *mdev);
894 void mlx5e_destroy_mdev_resources(struct mlx5_core_dev *mdev);
895 int mlx5e_refresh_tirs_self_loopback(struct mlx5_core_dev *mdev,
896                                      bool enable_uc_lb);
897
898 struct mlx5_eswitch_rep;
899 int mlx5e_vport_rep_load(struct mlx5_eswitch *esw,
900                          struct mlx5_eswitch_rep *rep);
901 void mlx5e_vport_rep_unload(struct mlx5_eswitch *esw,
902                             struct mlx5_eswitch_rep *rep);
903 int mlx5e_nic_rep_load(struct mlx5_eswitch *esw, struct mlx5_eswitch_rep *rep);
904 void mlx5e_nic_rep_unload(struct mlx5_eswitch *esw,
905                           struct mlx5_eswitch_rep *rep);
906 int mlx5e_add_sqs_fwd_rules(struct mlx5e_priv *priv);
907 void mlx5e_remove_sqs_fwd_rules(struct mlx5e_priv *priv);
908 int mlx5e_attr_get(struct net_device *dev, struct switchdev_attr *attr);
909 void mlx5e_handle_rx_cqe_rep(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
910 void mlx5e_update_hw_rep_counters(struct mlx5e_priv *priv);
911
912 int mlx5e_create_direct_rqts(struct mlx5e_priv *priv);
913 void mlx5e_destroy_rqt(struct mlx5e_priv *priv, struct mlx5e_rqt *rqt);
914 int mlx5e_create_direct_tirs(struct mlx5e_priv *priv);
915 void mlx5e_destroy_direct_tirs(struct mlx5e_priv *priv);
916 int mlx5e_create_tises(struct mlx5e_priv *priv);
917 void mlx5e_cleanup_nic_tx(struct mlx5e_priv *priv);
918 int mlx5e_close(struct net_device *netdev);
919 int mlx5e_open(struct net_device *netdev);
920 void mlx5e_update_stats_work(struct work_struct *work);
921 struct net_device *mlx5e_create_netdev(struct mlx5_core_dev *mdev,
922                                        const struct mlx5e_profile *profile,
923                                        void *ppriv);
924 void mlx5e_destroy_netdev(struct mlx5_core_dev *mdev, struct mlx5e_priv *priv);
925 int mlx5e_attach_netdev(struct mlx5_core_dev *mdev, struct net_device *netdev);
926 void mlx5e_detach_netdev(struct mlx5_core_dev *mdev, struct net_device *netdev);
927 u32 mlx5e_choose_lro_timeout(struct mlx5_core_dev *mdev, u32 wanted_timeout);
928 void mlx5e_add_vxlan_port(struct net_device *netdev,
929                           struct udp_tunnel_info *ti);
930 void mlx5e_del_vxlan_port(struct net_device *netdev,
931                           struct udp_tunnel_info *ti);
932
933 int mlx5e_get_offload_stats(int attr_id, const struct net_device *dev,
934                             void *sp);
935 bool mlx5e_has_offload_stats(const struct net_device *dev, int attr_id);
936
937 bool mlx5e_is_uplink_rep(struct mlx5e_priv *priv);
938 bool mlx5e_is_vf_vport_rep(struct mlx5e_priv *priv);
939 #endif /* __MLX5_EN_H__ */