drivers/net/ethernet/mellanox/mlx5/core/en.h

   1 /*
   2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32 #ifndef __MLX5_EN_H__
  33 #define __MLX5_EN_H__
  34
  35 #include <linux/if_vlan.h>
  36 #include <linux/etherdevice.h>
  37 #include <linux/timecounter.h>
  38 #include <linux/net_tstamp.h>
  39 #include <linux/ptp_clock_kernel.h>
  40 #include <linux/crash_dump.h>
  41 #include <linux/mlx5/driver.h>
  42 #include <linux/mlx5/qp.h>
  43 #include <linux/mlx5/cq.h>
  44 #include <linux/mlx5/port.h>
  45 #include <linux/mlx5/vport.h>
  46 #include <linux/mlx5/transobj.h>
  47 #include <linux/mlx5/fs.h>
  48 #include <linux/rhashtable.h>
  49 #include <net/switchdev.h>
  50 #include <net/xdp.h>
  51 #include <linux/net_dim.h>
  52 #include "wq.h"
  53 #include "mlx5_core.h"
  54 #include "en_stats.h"
  55
  56 struct page_pool;
  57
  58 #define MLX5E_METADATA_ETHER_TYPE (0x8CE4)
  59 #define MLX5E_METADATA_ETHER_LEN 8
  60
  61 #define MLX5_SET_CFG(p, f, v) MLX5_SET(create_flow_group_in, p, f, v)
  62
  63 #define MLX5E_ETH_HARD_MTU (ETH_HLEN + VLAN_HLEN + ETH_FCS_LEN)
  64
  65 #define MLX5E_HW2SW_MTU(params, hwmtu) ((hwmtu) - ((params)->hard_mtu))
  66 #define MLX5E_SW2HW_MTU(params, swmtu) ((swmtu) + ((params)->hard_mtu))
  67
  68 #define MLX5E_MAX_PRIORITY      8
  69 #define MLX5E_MAX_DSCP          64
  70 #define MLX5E_MAX_NUM_TC        8
  71
  72 #define MLX5_RX_HEADROOM NET_SKB_PAD
  73 #define MLX5_SKB_FRAG_SZ(len)   (SKB_DATA_ALIGN(len) +  \
  74                                  SKB_DATA_ALIGN(sizeof(struct skb_shared_info)))
  75
  76 #define MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev) \
  77         (6 + MLX5_CAP_GEN(mdev, cache_line_128byte)) /* HW restriction */
  78 #define MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, req) \
  79         max_t(u32, MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev), req)
  80 #define MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev)       MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 6)
  81 #define MLX5_MPWRQ_CQE_CMPRS_LOG_STRIDE_SZ(mdev) MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 8)
  82 #define MLX5E_MPWQE_STRIDE_SZ(mdev, cqe_cmprs) \
  83         (cqe_cmprs ? MLX5_MPWRQ_CQE_CMPRS_LOG_STRIDE_SZ(mdev) : \
  84         MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev))
  85
  86 #define MLX5_MPWRQ_LOG_WQE_SZ                   18
  87 #define MLX5_MPWRQ_WQE_PAGE_ORDER  (MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT > 0 ? \
  88                                     MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT : 0)
  89 #define MLX5_MPWRQ_PAGES_PER_WQE                BIT(MLX5_MPWRQ_WQE_PAGE_ORDER)
  90
  91 #define MLX5_MTT_OCTW(npages) (ALIGN(npages, 8) / 2)
  92 #define MLX5E_REQUIRED_WQE_MTTS         (ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8))
  93 #define MLX5E_LOG_ALIGNED_MPWQE_PPW     (ilog2(MLX5E_REQUIRED_WQE_MTTS))
  94 #define MLX5E_REQUIRED_MTTS(wqes)       (wqes * MLX5E_REQUIRED_WQE_MTTS)
  95 #define MLX5E_MAX_RQ_NUM_MTTS   \
  96         ((1 << 16) * 2) /* So that MLX5_MTT_OCTW(num_mtts) fits into u16 */
  97 #define MLX5E_ORDER2_MAX_PACKET_MTU (order_base_2(10 * 1024))
  98 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW    \
  99                 (ilog2(MLX5E_MAX_RQ_NUM_MTTS / MLX5E_REQUIRED_WQE_MTTS))
 100 #define MLX5E_LOG_MAX_RQ_NUM_PACKETS_MPW \
 101         (MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW + \
 102          (MLX5_MPWRQ_LOG_WQE_SZ - MLX5E_ORDER2_MAX_PACKET_MTU))
 103
 104 #define MLX5E_PARAMS_MINIMUM_LOG_SQ_SIZE                0x6
 105 #define MLX5E_PARAMS_DEFAULT_LOG_SQ_SIZE                0xa
 106 #define MLX5E_PARAMS_MAXIMUM_LOG_SQ_SIZE                0xd
 107
 108 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE                0x1
 109 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE                0xa
 110 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE min_t(u8, 0xd, \
 111                                                MLX5E_LOG_MAX_RQ_NUM_PACKETS_MPW)
 112
 113 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW            0x2
 114
 115 #define MLX5_MPWRQ_SMALL_PACKET_THRESHOLD       (256)
 116
 117 #define MLX5E_PARAMS_DEFAULT_LRO_WQE_SZ                 (64 * 1024)
 118 #define MLX5E_DEFAULT_LRO_TIMEOUT                       32
 119 #define MLX5E_LRO_TIMEOUT_ARR_SIZE                      4
 120
 121 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC      0x10
 122 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC_FROM_CQE 0x3
 123 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_PKTS      0x20
 124 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC      0x10
 125 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC_FROM_CQE 0x10
 126 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_PKTS      0x20
 127 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES                0x80
 128 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW            0x2
 129
 130 #define MLX5E_LOG_INDIR_RQT_SIZE       0x7
 131 #define MLX5E_INDIR_RQT_SIZE           BIT(MLX5E_LOG_INDIR_RQT_SIZE)
 132 #define MLX5E_MIN_NUM_CHANNELS         0x1
 133 #define MLX5E_MAX_NUM_CHANNELS         (MLX5E_INDIR_RQT_SIZE >> 1)
 134 #define MLX5E_MAX_NUM_SQS              (MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC)
 135 #define MLX5E_TX_CQ_POLL_BUDGET        128
 136 #define MLX5E_UPDATE_STATS_INTERVAL    200 /* msecs */
 137 #define MLX5E_SQ_RECOVER_MIN_INTERVAL  500 /* msecs */
 138
 139 #define MLX5E_UMR_WQE_INLINE_SZ \
 140         (sizeof(struct mlx5e_umr_wqe) + \
 141          ALIGN(MLX5_MPWRQ_PAGES_PER_WQE * sizeof(struct mlx5_mtt), \
 142                MLX5_UMR_MTT_ALIGNMENT))
 143 #define MLX5E_UMR_WQEBBS \
 144         (DIV_ROUND_UP(MLX5E_UMR_WQE_INLINE_SZ, MLX5_SEND_WQE_BB))
 145 #define MLX5E_ICOSQ_MAX_WQEBBS MLX5E_UMR_WQEBBS
 146
 147 #define MLX5E_XDP_MIN_INLINE (ETH_HLEN + VLAN_HLEN)
 148 #define MLX5E_XDP_TX_DS_COUNT \
 149         ((sizeof(struct mlx5e_tx_wqe) / MLX5_SEND_WQE_DS) + 1 /* SG DS */)
 150
 151 #define MLX5E_NUM_MAIN_GROUPS 9
 152
 153 #define MLX5E_MSG_LEVEL                 NETIF_MSG_LINK
 154
 155 #define mlx5e_dbg(mlevel, priv, format, ...)                    \
 156 do {                                                            \
 157         if (NETIF_MSG_##mlevel & (priv)->msglevel)              \
 158                 netdev_warn(priv->netdev, format,               \
 159                             ##__VA_ARGS__);                     \
 160 } while (0)
 161
 162
 163 static inline u16 mlx5_min_rx_wqes(int wq_type, u32 wq_size)
 164 {
 165         switch (wq_type) {
 166         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
 167                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW,
 168                              wq_size / 2);
 169         default:
 170                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES,
 171                              wq_size / 2);
 172         }
 173 }
 174
 175 static inline int mlx5e_get_max_num_channels(struct mlx5_core_dev *mdev)
 176 {
 177         return is_kdump_kernel() ?
 178                 MLX5E_MIN_NUM_CHANNELS :
 179                 min_t(int, mdev->priv.eq_table.num_comp_vectors,
 180                       MLX5E_MAX_NUM_CHANNELS);
 181 }
 182
 183 struct mlx5e_tx_wqe {
 184         struct mlx5_wqe_ctrl_seg ctrl;
 185         struct mlx5_wqe_eth_seg  eth;
 186         struct mlx5_wqe_data_seg data[0];
 187 };
 188
 189 struct mlx5e_rx_wqe {
 190         struct mlx5_wqe_srq_next_seg  next;
 191         struct mlx5_wqe_data_seg      data;
 192 };
 193
 194 struct mlx5e_umr_wqe {
 195         struct mlx5_wqe_ctrl_seg       ctrl;
 196         struct mlx5_wqe_umr_ctrl_seg   uctrl;
 197         struct mlx5_mkey_seg           mkc;
 198         struct mlx5_mtt                inline_mtts[0];
 199 };
 200
 201 extern const char mlx5e_self_tests[][ETH_GSTRING_LEN];
 202
 203 static const char mlx5e_priv_flags[][ETH_GSTRING_LEN] = {
 204         "rx_cqe_moder",
 205         "tx_cqe_moder",
 206         "rx_cqe_compress",
 207         "rx_striding_rq",
 208 };
 209
 210 enum mlx5e_priv_flag {
 211         MLX5E_PFLAG_RX_CQE_BASED_MODER = (1 << 0),
 212         MLX5E_PFLAG_TX_CQE_BASED_MODER = (1 << 1),
 213         MLX5E_PFLAG_RX_CQE_COMPRESS = (1 << 2),
 214         MLX5E_PFLAG_RX_STRIDING_RQ = (1 << 3),
 215 };
 216
 217 #define MLX5E_SET_PFLAG(params, pflag, enable)                  \
 218         do {                                                    \
 219                 if (enable)                                     \
 220                         (params)->pflags |= (pflag);            \
 221                 else                                            \
 222                         (params)->pflags &= ~(pflag);           \
 223         } while (0)
 224
 225 #define MLX5E_GET_PFLAG(params, pflag) (!!((params)->pflags & (pflag)))
 226
 227 #ifdef CONFIG_MLX5_CORE_EN_DCB
 228 #define MLX5E_MAX_BW_ALLOC 100 /* Max percentage of BW allocation */
 229 #endif
 230
 231 struct mlx5e_params {
 232         u8  log_sq_size;
 233         u8  rq_wq_type;
 234         u8  log_rq_mtu_frames;
 235         u16 num_channels;
 236         u8  num_tc;
 237         bool rx_cqe_compress_def;
 238         struct net_dim_cq_moder rx_cq_moderation;
 239         struct net_dim_cq_moder tx_cq_moderation;
 240         bool lro_en;
 241         u32 lro_wqe_sz;
 242         u8  tx_min_inline_mode;
 243         u8  rss_hfunc;
 244         u8  toeplitz_hash_key[40];
 245         u32 indirection_rqt[MLX5E_INDIR_RQT_SIZE];
 246         bool vlan_strip_disable;
 247         bool scatter_fcs_en;
 248         bool rx_dim_enabled;
 249         bool tx_dim_enabled;
 250         u32 lro_timeout;
 251         u32 pflags;
 252         struct bpf_prog *xdp_prog;
 253         unsigned int sw_mtu;
 254         int hard_mtu;
 255 };
 256
 257 #ifdef CONFIG_MLX5_CORE_EN_DCB
 258 struct mlx5e_cee_config {
 259         /* bw pct for priority group */
 260         u8                         pg_bw_pct[CEE_DCBX_MAX_PGS];
 261         u8                         prio_to_pg_map[CEE_DCBX_MAX_PRIO];
 262         bool                       pfc_setting[CEE_DCBX_MAX_PRIO];
 263         bool                       pfc_enable;
 264 };
 265
 266 enum {
 267         MLX5_DCB_CHG_RESET,
 268         MLX5_DCB_NO_CHG,
 269         MLX5_DCB_CHG_NO_RESET,
 270 };
 271
 272 struct mlx5e_dcbx {
 273         enum mlx5_dcbx_oper_mode   mode;
 274         struct mlx5e_cee_config    cee_cfg; /* pending configuration */
 275         u8                         dscp_app_cnt;
 276
 277         /* The only setting that cannot be read from FW */
 278         u8                         tc_tsa[IEEE_8021QAZ_MAX_TCS];
 279         u8                         cap;
 280
 281         /* Buffer configuration */
 282         bool                       manual_buffer;
 283         u32                        cable_len;
 284         u32                        xoff;
 285 };
 286
 287 struct mlx5e_dcbx_dp {
 288         u8                         dscp2prio[MLX5E_MAX_DSCP];
 289         u8                         trust_state;
 290 };
 291 #endif
 292
 293 enum {
 294         MLX5E_RQ_STATE_ENABLED,
 295         MLX5E_RQ_STATE_AM,
 296 };
 297
 298 struct mlx5e_cq {
 299         /* data path - accessed per cqe */
 300         struct mlx5_cqwq           wq;
 301
 302         /* data path - accessed per napi poll */
 303         u16                        event_ctr;
 304         struct napi_struct        *napi;
 305         struct mlx5_core_cq        mcq;
 306         struct mlx5e_channel      *channel;
 307
 308         /* cqe decompression */
 309         struct mlx5_cqe64          title;
 310         struct mlx5_mini_cqe8      mini_arr[MLX5_MINI_CQE_ARRAY_SIZE];
 311         u8                         mini_arr_idx;
 312         u16                        decmprs_left;
 313         u16                        decmprs_wqe_counter;
 314
 315         /* control */
 316         struct mlx5_core_dev      *mdev;
 317         struct mlx5_wq_ctrl        wq_ctrl;
 318 } ____cacheline_aligned_in_smp;
 319
 320 struct mlx5e_tx_wqe_info {
 321         struct sk_buff *skb;
 322         u32 num_bytes;
 323         u8  num_wqebbs;
 324         u8  num_dma;
 325 };
 326
 327 enum mlx5e_dma_map_type {
 328         MLX5E_DMA_MAP_SINGLE,
 329         MLX5E_DMA_MAP_PAGE
 330 };
 331
 332 struct mlx5e_sq_dma {
 333         dma_addr_t              addr;
 334         u32                     size;
 335         enum mlx5e_dma_map_type type;
 336 };
 337
 338 enum {
 339         MLX5E_SQ_STATE_ENABLED,
 340         MLX5E_SQ_STATE_RECOVERING,
 341         MLX5E_SQ_STATE_IPSEC,
 342         MLX5E_SQ_STATE_AM,
 343         MLX5E_SQ_STATE_TLS,
 344 };
 345
 346 struct mlx5e_sq_wqe_info {
 347         u8  opcode;
 348 };
 349
 350 struct mlx5e_txqsq {
 351         /* data path */
 352
 353         /* dirtied @completion */
 354         u16                        cc;
 355         u32                        dma_fifo_cc;
 356         struct net_dim             dim; /* Adaptive Moderation */
 357
 358         /* dirtied @xmit */
 359         u16                        pc ____cacheline_aligned_in_smp;
 360         u32                        dma_fifo_pc;
 361
 362         struct mlx5e_cq            cq;
 363
 364         /* write@xmit, read@completion */
 365         struct {
 366                 struct mlx5e_sq_dma       *dma_fifo;
 367                 struct mlx5e_tx_wqe_info  *wqe_info;
 368         } db;
 369
 370         /* read only */
 371         struct mlx5_wq_cyc         wq;
 372         u32                        dma_fifo_mask;
 373         struct mlx5e_sq_stats     *stats;
 374         void __iomem              *uar_map;
 375         struct netdev_queue       *txq;
 376         u32                        sqn;
 377         u8                         min_inline_mode;
 378         struct device             *pdev;
 379         __be32                     mkey_be;
 380         unsigned long              state;
 381         struct hwtstamp_config    *tstamp;
 382         struct mlx5_clock         *clock;
 383
 384         /* control path */
 385         struct mlx5_wq_ctrl        wq_ctrl;
 386         struct mlx5e_channel      *channel;
 387         int                        txq_ix;
 388         u32                        rate_limit;
 389         struct mlx5e_txqsq_recover {
 390                 struct work_struct         recover_work;
 391                 u64                        last_recover;
 392         } recover;
 393 } ____cacheline_aligned_in_smp;
 394
 395 struct mlx5e_xdpsq {
 396         /* data path */
 397
 398         /* dirtied @rx completion */
 399         u16                        cc;
 400         u16                        pc;
 401
 402         struct mlx5e_cq            cq;
 403
 404         /* write@xmit, read@completion */
 405         struct {
 406                 struct mlx5e_dma_info     *di;
 407                 bool                       doorbell;
 408                 bool                       redirect_flush;
 409         } db;
 410
 411         /* read only */
 412         struct mlx5_wq_cyc         wq;
 413         void __iomem              *uar_map;
 414         u32                        sqn;
 415         struct device             *pdev;
 416         __be32                     mkey_be;
 417         u8                         min_inline_mode;
 418         unsigned long              state;
 419
 420         /* control path */
 421         struct mlx5_wq_ctrl        wq_ctrl;
 422         struct mlx5e_channel      *channel;
 423 } ____cacheline_aligned_in_smp;
 424
 425 struct mlx5e_icosq {
 426         /* data path */
 427
 428         /* dirtied @xmit */
 429         u16                        pc ____cacheline_aligned_in_smp;
 430
 431         struct mlx5e_cq            cq;
 432
 433         /* write@xmit, read@completion */
 434         struct {
 435                 struct mlx5e_sq_wqe_info *ico_wqe;
 436         } db;
 437
 438         /* read only */
 439         struct mlx5_wq_cyc         wq;
 440         void __iomem              *uar_map;
 441         u32                        sqn;
 442         unsigned long              state;
 443
 444         /* control path */
 445         struct mlx5_wq_ctrl        wq_ctrl;
 446         struct mlx5e_channel      *channel;
 447 } ____cacheline_aligned_in_smp;
 448
 449 static inline bool
 450 mlx5e_wqc_has_room_for(struct mlx5_wq_cyc *wq, u16 cc, u16 pc, u16 n)
 451 {
 452         return (mlx5_wq_cyc_ctr2ix(wq, cc - pc) >= n) || (cc == pc);
 453 }
 454
 455 struct mlx5e_dma_info {
 456         struct page     *page;
 457         dma_addr_t      addr;
 458 };
 459
 460 struct mlx5e_wqe_frag_info {
 461         struct mlx5e_dma_info di;
 462         u32 offset;
 463 };
 464
 465 struct mlx5e_umr_dma_info {
 466         struct mlx5e_dma_info  dma_info[MLX5_MPWRQ_PAGES_PER_WQE];
 467 };
 468
 469 struct mlx5e_mpw_info {
 470         struct mlx5e_umr_dma_info umr;
 471         u16 consumed_strides;
 472         DECLARE_BITMAP(xdp_xmit_bitmap, MLX5_MPWRQ_PAGES_PER_WQE);
 473 };
 474
 475 /* a single cache unit is capable to serve one napi call (for non-striding rq)
 476  * or a MPWQE (for striding rq).
 477  */
 478 #define MLX5E_CACHE_UNIT        (MLX5_MPWRQ_PAGES_PER_WQE > NAPI_POLL_WEIGHT ? \
 479                                  MLX5_MPWRQ_PAGES_PER_WQE : NAPI_POLL_WEIGHT)
 480 #define MLX5E_CACHE_SIZE        (4 * roundup_pow_of_two(MLX5E_CACHE_UNIT))
 481 struct mlx5e_page_cache {
 482         u32 head;
 483         u32 tail;
 484         struct mlx5e_dma_info page_cache[MLX5E_CACHE_SIZE];
 485 };
 486
 487 struct mlx5e_rq;
 488 typedef void (*mlx5e_fp_handle_rx_cqe)(struct mlx5e_rq*, struct mlx5_cqe64*);
 489 typedef struct sk_buff *
 490 (*mlx5e_fp_skb_from_cqe_mpwrq)(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
 491                                u16 cqe_bcnt, u32 head_offset, u32 page_idx);
 492 typedef bool (*mlx5e_fp_post_rx_wqes)(struct mlx5e_rq *rq);
 493 typedef void (*mlx5e_fp_dealloc_wqe)(struct mlx5e_rq*, u16);
 494
 495 enum mlx5e_rq_flag {
 496         MLX5E_RQ_FLAG_XDP_XMIT = BIT(0),
 497 };
 498
 499 struct mlx5e_rq {
 500         /* data path */
 501         struct mlx5_wq_ll      wq;
 502
 503         union {
 504                 struct {
 505                         struct mlx5e_wqe_frag_info *frag_info;
 506                         u32 frag_sz;    /* max possible skb frag_sz */
 507                         union {
 508                                 bool page_reuse;
 509                         };
 510                 } wqe;
 511                 struct {
 512                         struct mlx5e_umr_wqe   umr_wqe;
 513                         struct mlx5e_mpw_info *info;
 514                         mlx5e_fp_skb_from_cqe_mpwrq skb_from_cqe_mpwrq;
 515                         u16                    num_strides;
 516                         u8                     log_stride_sz;
 517                         bool                   umr_in_progress;
 518                 } mpwqe;
 519         };
 520         struct {
 521                 u16            headroom;
 522                 u8             page_order;
 523                 u8             map_dir;   /* dma map direction */
 524         } buff;
 525
 526         struct mlx5e_channel  *channel;
 527         struct device         *pdev;
 528         struct net_device     *netdev;
 529         struct mlx5e_rq_stats *stats;
 530         struct mlx5e_cq        cq;
 531         struct mlx5e_page_cache page_cache;
 532         struct hwtstamp_config *tstamp;
 533         struct mlx5_clock      *clock;
 534
 535         mlx5e_fp_handle_rx_cqe handle_rx_cqe;
 536         mlx5e_fp_post_rx_wqes  post_wqes;
 537         mlx5e_fp_dealloc_wqe   dealloc_wqe;
 538
 539         unsigned long          state;
 540         int                    ix;
 541
 542         struct net_dim         dim; /* Dynamic Interrupt Moderation */
 543
 544         /* XDP */
 545         struct bpf_prog       *xdp_prog;
 546         unsigned int           hw_mtu;
 547         struct mlx5e_xdpsq     xdpsq;
 548         DECLARE_BITMAP(flags, 8);
 549         struct page_pool      *page_pool;
 550
 551         /* control */
 552         struct mlx5_wq_ctrl    wq_ctrl;
 553         __be32                 mkey_be;
 554         u8                     wq_type;
 555         u32                    rqn;
 556         struct mlx5_core_dev  *mdev;
 557         struct mlx5_core_mkey  umr_mkey;
 558
 559         /* XDP read-mostly */
 560         struct xdp_rxq_info    xdp_rxq;
 561 } ____cacheline_aligned_in_smp;
 562
 563 struct mlx5e_channel {
 564         /* data path */
 565         struct mlx5e_rq            rq;
 566         struct mlx5e_txqsq         sq[MLX5E_MAX_NUM_TC];
 567         struct mlx5e_icosq         icosq;   /* internal control operations */
 568         bool                       xdp;
 569         struct napi_struct         napi;
 570         struct device             *pdev;
 571         struct net_device         *netdev;
 572         __be32                     mkey_be;
 573         u8                         num_tc;
 574
 575         /* data path - accessed per napi poll */
 576         struct irq_desc *irq_desc;
 577         struct mlx5e_ch_stats     *stats;
 578
 579         /* control */
 580         struct mlx5e_priv         *priv;
 581         struct mlx5_core_dev      *mdev;
 582         struct hwtstamp_config    *tstamp;
 583         int                        ix;
 584         int                        cpu;
 585 };
 586
 587 struct mlx5e_channels {
 588         struct mlx5e_channel **c;
 589         unsigned int           num;
 590         struct mlx5e_params    params;
 591 };
 592
 593 struct mlx5e_channel_stats {
 594         struct mlx5e_ch_stats ch;
 595         struct mlx5e_sq_stats sq[MLX5E_MAX_NUM_TC];
 596         struct mlx5e_rq_stats rq;
 597 } ____cacheline_aligned_in_smp;
 598
 599 enum mlx5e_traffic_types {
 600         MLX5E_TT_IPV4_TCP,
 601         MLX5E_TT_IPV6_TCP,
 602         MLX5E_TT_IPV4_UDP,
 603         MLX5E_TT_IPV6_UDP,
 604         MLX5E_TT_IPV4_IPSEC_AH,
 605         MLX5E_TT_IPV6_IPSEC_AH,
 606         MLX5E_TT_IPV4_IPSEC_ESP,
 607         MLX5E_TT_IPV6_IPSEC_ESP,
 608         MLX5E_TT_IPV4,
 609         MLX5E_TT_IPV6,
 610         MLX5E_TT_ANY,
 611         MLX5E_NUM_TT,
 612         MLX5E_NUM_INDIR_TIRS = MLX5E_TT_ANY,
 613 };
 614
 615 enum mlx5e_tunnel_types {
 616         MLX5E_TT_IPV4_GRE,
 617         MLX5E_TT_IPV6_GRE,
 618         MLX5E_NUM_TUNNEL_TT,
 619 };
 620
 621 enum {
 622         MLX5E_STATE_ASYNC_EVENTS_ENABLED,
 623         MLX5E_STATE_OPENED,
 624         MLX5E_STATE_DESTROYING,
 625 };
 626
 627 struct mlx5e_vxlan_db {
 628         spinlock_t                      lock; /* protect vxlan table */
 629         struct radix_tree_root          tree;
 630 };
 631
 632 struct mlx5e_l2_rule {
 633         u8  addr[ETH_ALEN + 2];
 634         struct mlx5_flow_handle *rule;
 635 };
 636
 637 struct mlx5e_flow_table {
 638         int num_groups;
 639         struct mlx5_flow_table *t;
 640         struct mlx5_flow_group **g;
 641 };
 642
 643 #define MLX5E_L2_ADDR_HASH_SIZE BIT(BITS_PER_BYTE)
 644
 645 struct mlx5e_tc_table {
 646         struct mlx5_flow_table          *t;
 647
 648         struct rhashtable               ht;
 649
 650         DECLARE_HASHTABLE(mod_hdr_tbl, 8);
 651         DECLARE_HASHTABLE(hairpin_tbl, 8);
 652 };
 653
 654 struct mlx5e_vlan_table {
 655         struct mlx5e_flow_table         ft;
 656         DECLARE_BITMAP(active_cvlans, VLAN_N_VID);
 657         DECLARE_BITMAP(active_svlans, VLAN_N_VID);
 658         struct mlx5_flow_handle *active_cvlans_rule[VLAN_N_VID];
 659         struct mlx5_flow_handle *active_svlans_rule[VLAN_N_VID];
 660         struct mlx5_flow_handle *untagged_rule;
 661         struct mlx5_flow_handle *any_cvlan_rule;
 662         struct mlx5_flow_handle *any_svlan_rule;
 663         bool                    cvlan_filter_disabled;
 664 };
 665
 666 struct mlx5e_l2_table {
 667         struct mlx5e_flow_table    ft;
 668         struct hlist_head          netdev_uc[MLX5E_L2_ADDR_HASH_SIZE];
 669         struct hlist_head          netdev_mc[MLX5E_L2_ADDR_HASH_SIZE];
 670         struct mlx5e_l2_rule       broadcast;
 671         struct mlx5e_l2_rule       allmulti;
 672         struct mlx5e_l2_rule       promisc;
 673         bool                       broadcast_enabled;
 674         bool                       allmulti_enabled;
 675         bool                       promisc_enabled;
 676 };
 677
 678 /* L3/L4 traffic type classifier */
 679 struct mlx5e_ttc_table {
 680         struct mlx5e_flow_table  ft;
 681         struct mlx5_flow_handle  *rules[MLX5E_NUM_TT];
 682         struct mlx5_flow_handle  *tunnel_rules[MLX5E_NUM_TUNNEL_TT];
 683 };
 684
 685 #define ARFS_HASH_SHIFT BITS_PER_BYTE
 686 #define ARFS_HASH_SIZE BIT(BITS_PER_BYTE)
 687 struct arfs_table {
 688         struct mlx5e_flow_table  ft;
 689         struct mlx5_flow_handle  *default_rule;
 690         struct hlist_head        rules_hash[ARFS_HASH_SIZE];
 691 };
 692
 693 enum  arfs_type {
 694         ARFS_IPV4_TCP,
 695         ARFS_IPV6_TCP,
 696         ARFS_IPV4_UDP,
 697         ARFS_IPV6_UDP,
 698         ARFS_NUM_TYPES,
 699 };
 700
 701 struct mlx5e_arfs_tables {
 702         struct arfs_table arfs_tables[ARFS_NUM_TYPES];
 703         /* Protect aRFS rules list */
 704         spinlock_t                     arfs_lock;
 705         struct list_head               rules;
 706         int                            last_filter_id;
 707         struct workqueue_struct        *wq;
 708 };
 709
 710 /* NIC prio FTS */
 711 enum {
 712         MLX5E_VLAN_FT_LEVEL = 0,
 713         MLX5E_L2_FT_LEVEL,
 714         MLX5E_TTC_FT_LEVEL,
 715         MLX5E_INNER_TTC_FT_LEVEL,
 716         MLX5E_ARFS_FT_LEVEL
 717 };
 718
 719 enum {
 720         MLX5E_TC_FT_LEVEL = 0,
 721         MLX5E_TC_TTC_FT_LEVEL,
 722 };
 723
 724 struct mlx5e_ethtool_table {
 725         struct mlx5_flow_table *ft;
 726         int                    num_rules;
 727 };
 728
 729 #define ETHTOOL_NUM_L3_L4_FTS 7
 730 #define ETHTOOL_NUM_L2_FTS 4
 731
 732 struct mlx5e_ethtool_steering {
 733         struct mlx5e_ethtool_table      l3_l4_ft[ETHTOOL_NUM_L3_L4_FTS];
 734         struct mlx5e_ethtool_table      l2_ft[ETHTOOL_NUM_L2_FTS];
 735         struct list_head                rules;
 736         int                             tot_num_rules;
 737 };
 738
 739 struct mlx5e_flow_steering {
 740         struct mlx5_flow_namespace      *ns;
 741         struct mlx5e_ethtool_steering   ethtool;
 742         struct mlx5e_tc_table           tc;
 743         struct mlx5e_vlan_table         vlan;
 744         struct mlx5e_l2_table           l2;
 745         struct mlx5e_ttc_table          ttc;
 746         struct mlx5e_ttc_table          inner_ttc;
 747         struct mlx5e_arfs_tables        arfs;
 748 };
 749
 750 struct mlx5e_rqt {
 751         u32              rqtn;
 752         bool             enabled;
 753 };
 754
 755 struct mlx5e_tir {
 756         u32               tirn;
 757         struct mlx5e_rqt  rqt;
 758         struct list_head  list;
 759 };
 760
 761 enum {
 762         MLX5E_TC_PRIO = 0,
 763         MLX5E_NIC_PRIO
 764 };
 765
 766 struct mlx5e_priv {
 767         /* priv data path fields - start */
 768         struct mlx5e_txqsq *txq2sq[MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC];
 769         int channel_tc2txq[MLX5E_MAX_NUM_CHANNELS][MLX5E_MAX_NUM_TC];
 770 #ifdef CONFIG_MLX5_CORE_EN_DCB
 771         struct mlx5e_dcbx_dp       dcbx_dp;
 772 #endif
 773         /* priv data path fields - end */
 774
 775         u32                        msglevel;
 776         unsigned long              state;
 777         struct mutex               state_lock; /* Protects Interface state */
 778         struct mlx5e_rq            drop_rq;
 779
 780         rwlock_t                   stats_lock; /* Protects channels SW stats updates */
 781         bool                       channels_active;
 782         struct mlx5e_channels      channels;
 783         u32                        tisn[MLX5E_MAX_NUM_TC];
 784         struct mlx5e_rqt           indir_rqt;
 785         struct mlx5e_tir           indir_tir[MLX5E_NUM_INDIR_TIRS];
 786         struct mlx5e_tir           inner_indir_tir[MLX5E_NUM_INDIR_TIRS];
 787         struct mlx5e_tir           direct_tir[MLX5E_MAX_NUM_CHANNELS];
 788         u32                        tx_rates[MLX5E_MAX_NUM_SQS];
 789
 790         struct mlx5e_flow_steering fs;
 791         struct mlx5e_vxlan_db      vxlan;
 792
 793         struct workqueue_struct    *wq;
 794         struct work_struct         update_carrier_work;
 795         struct work_struct         set_rx_mode_work;
 796         struct work_struct         tx_timeout_work;
 797         struct delayed_work        update_stats_work;
 798
 799         struct mlx5_core_dev      *mdev;
 800         struct net_device         *netdev;
 801         struct mlx5e_stats         stats;
 802         struct mlx5e_channel_stats channel_stats[MLX5E_MAX_NUM_CHANNELS];
 803         u8                         max_opened_tc;
 804         struct hwtstamp_config     tstamp;
 805         u16                        q_counter;
 806         u16                        drop_rq_q_counter;
 807 #ifdef CONFIG_MLX5_CORE_EN_DCB
 808         struct mlx5e_dcbx          dcbx;
 809 #endif
 810
 811         const struct mlx5e_profile *profile;
 812         void                      *ppriv;
 813 #ifdef CONFIG_MLX5_EN_IPSEC
 814         struct mlx5e_ipsec        *ipsec;
 815 #endif
 816 #ifdef CONFIG_MLX5_EN_TLS
 817         struct mlx5e_tls          *tls;
 818 #endif
 819 };
 820
 821 struct mlx5e_profile {
 822         void    (*init)(struct mlx5_core_dev *mdev,
 823                         struct net_device *netdev,
 824                         const struct mlx5e_profile *profile, void *ppriv);
 825         void    (*cleanup)(struct mlx5e_priv *priv);
 826         int     (*init_rx)(struct mlx5e_priv *priv);
 827         void    (*cleanup_rx)(struct mlx5e_priv *priv);
 828         int     (*init_tx)(struct mlx5e_priv *priv);
 829         void    (*cleanup_tx)(struct mlx5e_priv *priv);
 830         void    (*enable)(struct mlx5e_priv *priv);
 831         void    (*disable)(struct mlx5e_priv *priv);
 832         void    (*update_stats)(struct mlx5e_priv *priv);
 833         void    (*update_carrier)(struct mlx5e_priv *priv);
 834         int     (*max_nch)(struct mlx5_core_dev *mdev);
 835         struct {
 836                 mlx5e_fp_handle_rx_cqe handle_rx_cqe;
 837                 mlx5e_fp_handle_rx_cqe handle_rx_cqe_mpwqe;
 838         } rx_handlers;
 839         void    (*netdev_registered_init)(struct mlx5e_priv *priv);
 840         void    (*netdev_registered_remove)(struct mlx5e_priv *priv);
 841         int     max_tc;
 842 };
 843
 844 void mlx5e_build_ptys2ethtool_map(void);
 845
 846 u16 mlx5e_select_queue(struct net_device *dev, struct sk_buff *skb,
 847                        void *accel_priv, select_queue_fallback_t fallback);
 848 netdev_tx_t mlx5e_xmit(struct sk_buff *skb, struct net_device *dev);
 849 netdev_tx_t mlx5e_sq_xmit(struct mlx5e_txqsq *sq, struct sk_buff *skb,
 850                           struct mlx5e_tx_wqe *wqe, u16 pi);
 851
 852 void mlx5e_completion_event(struct mlx5_core_cq *mcq);
 853 void mlx5e_cq_error_event(struct mlx5_core_cq *mcq, enum mlx5_event event);
 854 int mlx5e_napi_poll(struct napi_struct *napi, int budget);
 855 bool mlx5e_poll_tx_cq(struct mlx5e_cq *cq, int napi_budget);
 856 int mlx5e_poll_rx_cq(struct mlx5e_cq *cq, int budget);
 857 bool mlx5e_poll_xdpsq_cq(struct mlx5e_cq *cq);
 858 void mlx5e_free_txqsq_descs(struct mlx5e_txqsq *sq);
 859 void mlx5e_free_xdpsq_descs(struct mlx5e_xdpsq *sq);
 860
 861 bool mlx5e_check_fragmented_striding_rq_cap(struct mlx5_core_dev *mdev);
 862 bool mlx5e_striding_rq_possible(struct mlx5_core_dev *mdev,
 863                                 struct mlx5e_params *params);
 864
 865 void mlx5e_page_release(struct mlx5e_rq *rq, struct mlx5e_dma_info *dma_info,
 866                         bool recycle);
 867 void mlx5e_handle_rx_cqe(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
 868 void mlx5e_handle_rx_cqe_mpwrq(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
 869 bool mlx5e_post_rx_wqes(struct mlx5e_rq *rq);
 870 bool mlx5e_post_rx_mpwqes(struct mlx5e_rq *rq);
 871 void mlx5e_dealloc_rx_wqe(struct mlx5e_rq *rq, u16 ix);
 872 void mlx5e_dealloc_rx_mpwqe(struct mlx5e_rq *rq, u16 ix);
 873 void mlx5e_free_rx_mpwqe(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi);
 874 struct sk_buff *
 875 mlx5e_skb_from_cqe_mpwrq_linear(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
 876                                 u16 cqe_bcnt, u32 head_offset, u32 page_idx);
 877 struct sk_buff *
 878 mlx5e_skb_from_cqe_mpwrq_nonlinear(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
 879                                    u16 cqe_bcnt, u32 head_offset, u32 page_idx);
 880
 881 void mlx5e_update_stats(struct mlx5e_priv *priv);
 882
 883 int mlx5e_create_flow_steering(struct mlx5e_priv *priv);
 884 void mlx5e_destroy_flow_steering(struct mlx5e_priv *priv);
 885 void mlx5e_init_l2_addr(struct mlx5e_priv *priv);
 886 void mlx5e_destroy_flow_table(struct mlx5e_flow_table *ft);
 887 int mlx5e_self_test_num(struct mlx5e_priv *priv);
 888 void mlx5e_self_test(struct net_device *ndev, struct ethtool_test *etest,
 889                      u64 *buf);
 890 int mlx5e_ethtool_get_flow(struct mlx5e_priv *priv, struct ethtool_rxnfc *info,
 891                            int location);
 892 int mlx5e_ethtool_get_all_flows(struct mlx5e_priv *priv,
 893                                 struct ethtool_rxnfc *info, u32 *rule_locs);
 894 int mlx5e_ethtool_flow_replace(struct mlx5e_priv *priv,
 895                                struct ethtool_rx_flow_spec *fs);
 896 int mlx5e_ethtool_flow_remove(struct mlx5e_priv *priv,
 897                               int location);
 898 void mlx5e_ethtool_init_steering(struct mlx5e_priv *priv);
 899 void mlx5e_ethtool_cleanup_steering(struct mlx5e_priv *priv);
 900 void mlx5e_set_rx_mode_work(struct work_struct *work);
 901
 902 int mlx5e_hwstamp_set(struct mlx5e_priv *priv, struct ifreq *ifr);
 903 int mlx5e_hwstamp_get(struct mlx5e_priv *priv, struct ifreq *ifr);
 904 int mlx5e_modify_rx_cqe_compression_locked(struct mlx5e_priv *priv, bool val);
 905
 906 int mlx5e_vlan_rx_add_vid(struct net_device *dev, __always_unused __be16 proto,
 907                           u16 vid);
 908 int mlx5e_vlan_rx_kill_vid(struct net_device *dev, __always_unused __be16 proto,
 909                            u16 vid);
 910 void mlx5e_enable_cvlan_filter(struct mlx5e_priv *priv);
 911 void mlx5e_disable_cvlan_filter(struct mlx5e_priv *priv);
 912 void mlx5e_timestamp_init(struct mlx5e_priv *priv);
 913
 914 struct mlx5e_redirect_rqt_param {
 915         bool is_rss;
 916         union {
 917                 u32 rqn; /* Direct RQN (Non-RSS) */
 918                 struct {
 919                         u8 hfunc;
 920                         struct mlx5e_channels *channels;
 921                 } rss; /* RSS data */
 922         };
 923 };
 924
 925 int mlx5e_redirect_rqt(struct mlx5e_priv *priv, u32 rqtn, int sz,
 926                        struct mlx5e_redirect_rqt_param rrp);
 927 void mlx5e_build_indir_tir_ctx_hash(struct mlx5e_params *params,
 928                                     enum mlx5e_traffic_types tt,
 929                                     void *tirc, bool inner);
 930
 931 int mlx5e_open_locked(struct net_device *netdev);
 932 int mlx5e_close_locked(struct net_device *netdev);
 933
 934 int mlx5e_open_channels(struct mlx5e_priv *priv,
 935                         struct mlx5e_channels *chs);
 936 void mlx5e_close_channels(struct mlx5e_channels *chs);
 937
 938 /* Function pointer to be used to modify WH settings while
 939  * switching channels
 940  */
 941 typedef int (*mlx5e_fp_hw_modify)(struct mlx5e_priv *priv);
 942 void mlx5e_switch_priv_channels(struct mlx5e_priv *priv,
 943                                 struct mlx5e_channels *new_chs,
 944                                 mlx5e_fp_hw_modify hw_modify);
 945 void mlx5e_activate_priv_channels(struct mlx5e_priv *priv);
 946 void mlx5e_deactivate_priv_channels(struct mlx5e_priv *priv);
 947
 948 void mlx5e_build_default_indir_rqt(u32 *indirection_rqt, int len,
 949                                    int num_channels);
 950 void mlx5e_set_tx_cq_mode_params(struct mlx5e_params *params,
 951                                  u8 cq_period_mode);
 952 void mlx5e_set_rx_cq_mode_params(struct mlx5e_params *params,
 953                                  u8 cq_period_mode);
 954 void mlx5e_set_rq_type(struct mlx5_core_dev *mdev, struct mlx5e_params *params);
 955 void mlx5e_init_rq_type_params(struct mlx5_core_dev *mdev,
 956                                struct mlx5e_params *params);
 957
 958 static inline bool mlx5e_tunnel_inner_ft_supported(struct mlx5_core_dev *mdev)
 959 {
 960         return (MLX5_CAP_ETH(mdev, tunnel_stateless_gre) &&
 961                 MLX5_CAP_FLOWTABLE_NIC_RX(mdev, ft_field_support.inner_ip_version));
 962 }
 963
 964 static inline void mlx5e_sq_fetch_wqe(struct mlx5e_txqsq *sq,
 965                                       struct mlx5e_tx_wqe **wqe,
 966                                       u16 *pi)
 967 {
 968         struct mlx5_wq_cyc *wq = &sq->wq;
 969
 970         *pi  = mlx5_wq_cyc_ctr2ix(wq, sq->pc);
 971         *wqe = mlx5_wq_cyc_get_wqe(wq, *pi);
 972         memset(*wqe, 0, sizeof(**wqe));
 973 }
 974
 975 static inline
 976 struct mlx5e_tx_wqe *mlx5e_post_nop(struct mlx5_wq_cyc *wq, u32 sqn, u16 *pc)
 977 {
 978         u16                         pi   = mlx5_wq_cyc_ctr2ix(wq, *pc);
 979         struct mlx5e_tx_wqe        *wqe  = mlx5_wq_cyc_get_wqe(wq, pi);
 980         struct mlx5_wqe_ctrl_seg   *cseg = &wqe->ctrl;
 981
 982         memset(cseg, 0, sizeof(*cseg));
 983
 984         cseg->opmod_idx_opcode = cpu_to_be32((*pc << 8) | MLX5_OPCODE_NOP);
 985         cseg->qpn_ds           = cpu_to_be32((sqn << 8) | 0x01);
 986
 987         (*pc)++;
 988
 989         return wqe;
 990 }
 991
 992 static inline
 993 void mlx5e_notify_hw(struct mlx5_wq_cyc *wq, u16 pc,
 994                      void __iomem *uar_map,
 995                      struct mlx5_wqe_ctrl_seg *ctrl)
 996 {
 997         ctrl->fm_ce_se = MLX5_WQE_CTRL_CQ_UPDATE;
 998         /* ensure wqe is visible to device before updating doorbell record */
 999         dma_wmb();
1000
1001         *wq->db = cpu_to_be32(pc);
1002
1003         /* ensure doorbell record is visible to device before ringing the
1004          * doorbell
1005          */
1006         wmb();
1007
1008         mlx5_write64((__be32 *)ctrl, uar_map, NULL);
1009 }
1010
1011 static inline void mlx5e_cq_arm(struct mlx5e_cq *cq)
1012 {
1013         struct mlx5_core_cq *mcq;
1014
1015         mcq = &cq->mcq;
1016         mlx5_cq_arm(mcq, MLX5_CQ_DB_REQ_NOT, mcq->uar->map, cq->wq.cc);
1017 }
1018
1019 extern const struct ethtool_ops mlx5e_ethtool_ops;
1020 #ifdef CONFIG_MLX5_CORE_EN_DCB
1021 extern const struct dcbnl_rtnl_ops mlx5e_dcbnl_ops;
1022 int mlx5e_dcbnl_ieee_setets_core(struct mlx5e_priv *priv, struct ieee_ets *ets);
1023 void mlx5e_dcbnl_initialize(struct mlx5e_priv *priv);
1024 void mlx5e_dcbnl_init_app(struct mlx5e_priv *priv);
1025 void mlx5e_dcbnl_delete_app(struct mlx5e_priv *priv);
1026 #endif
1027
1028 #ifndef CONFIG_RFS_ACCEL
1029 static inline int mlx5e_arfs_create_tables(struct mlx5e_priv *priv)
1030 {
1031         return 0;
1032 }
1033
1034 static inline void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv) {}
1035
1036 static inline int mlx5e_arfs_enable(struct mlx5e_priv *priv)
1037 {
1038         return -EOPNOTSUPP;
1039 }
1040
1041 static inline int mlx5e_arfs_disable(struct mlx5e_priv *priv)
1042 {
1043         return -EOPNOTSUPP;
1044 }
1045 #else
1046 int mlx5e_arfs_create_tables(struct mlx5e_priv *priv);
1047 void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv);
1048 int mlx5e_arfs_enable(struct mlx5e_priv *priv);
1049 int mlx5e_arfs_disable(struct mlx5e_priv *priv);
1050 int mlx5e_rx_flow_steer(struct net_device *dev, const struct sk_buff *skb,
1051                         u16 rxq_index, u32 flow_id);
1052 #endif
1053
1054 int mlx5e_create_tir(struct mlx5_core_dev *mdev,
1055                      struct mlx5e_tir *tir, u32 *in, int inlen);
1056 void mlx5e_destroy_tir(struct mlx5_core_dev *mdev,
1057                        struct mlx5e_tir *tir);
1058 int mlx5e_create_mdev_resources(struct mlx5_core_dev *mdev);
1059 void mlx5e_destroy_mdev_resources(struct mlx5_core_dev *mdev);
1060 int mlx5e_refresh_tirs(struct mlx5e_priv *priv, bool enable_uc_lb);
1061
1062 /* common netdev helpers */
1063 int mlx5e_create_indirect_rqt(struct mlx5e_priv *priv);
1064
1065 int mlx5e_create_indirect_tirs(struct mlx5e_priv *priv);
1066 void mlx5e_destroy_indirect_tirs(struct mlx5e_priv *priv);
1067
1068 int mlx5e_create_direct_rqts(struct mlx5e_priv *priv);
1069 void mlx5e_destroy_direct_rqts(struct mlx5e_priv *priv);
1070 int mlx5e_create_direct_tirs(struct mlx5e_priv *priv);
1071 void mlx5e_destroy_direct_tirs(struct mlx5e_priv *priv);
1072 void mlx5e_destroy_rqt(struct mlx5e_priv *priv, struct mlx5e_rqt *rqt);
1073
1074 struct ttc_params {
1075         struct mlx5_flow_table_attr ft_attr;
1076         u32 any_tt_tirn;
1077         u32 indir_tirn[MLX5E_NUM_INDIR_TIRS];
1078         struct mlx5e_ttc_table *inner_ttc;
1079 };
1080
1081 void mlx5e_set_ttc_basic_params(struct mlx5e_priv *priv, struct ttc_params *ttc_params);
1082 void mlx5e_set_ttc_ft_params(struct ttc_params *ttc_params);
1083 void mlx5e_set_inner_ttc_ft_params(struct ttc_params *ttc_params);
1084
1085 int mlx5e_create_ttc_table(struct mlx5e_priv *priv, struct ttc_params *params,
1086                            struct mlx5e_ttc_table *ttc);
1087 void mlx5e_destroy_ttc_table(struct mlx5e_priv *priv,
1088                              struct mlx5e_ttc_table *ttc);
1089
1090 int mlx5e_create_inner_ttc_table(struct mlx5e_priv *priv, struct ttc_params *params,
1091                                  struct mlx5e_ttc_table *ttc);
1092 void mlx5e_destroy_inner_ttc_table(struct mlx5e_priv *priv,
1093                                    struct mlx5e_ttc_table *ttc);
1094
1095 int mlx5e_create_tis(struct mlx5_core_dev *mdev, int tc,
1096                      u32 underlay_qpn, u32 *tisn);
1097 void mlx5e_destroy_tis(struct mlx5_core_dev *mdev, u32 tisn);
1098
1099 int mlx5e_create_tises(struct mlx5e_priv *priv);
1100 void mlx5e_cleanup_nic_tx(struct mlx5e_priv *priv);
1101 int mlx5e_close(struct net_device *netdev);
1102 int mlx5e_open(struct net_device *netdev);
1103 void mlx5e_update_stats_work(struct work_struct *work);
1104
1105 int mlx5e_bits_invert(unsigned long a, int size);
1106
1107 /* ethtool helpers */
1108 void mlx5e_ethtool_get_drvinfo(struct mlx5e_priv *priv,
1109                                struct ethtool_drvinfo *drvinfo);
1110 void mlx5e_ethtool_get_strings(struct mlx5e_priv *priv,
1111                                uint32_t stringset, uint8_t *data);
1112 int mlx5e_ethtool_get_sset_count(struct mlx5e_priv *priv, int sset);
1113 void mlx5e_ethtool_get_ethtool_stats(struct mlx5e_priv *priv,
1114                                      struct ethtool_stats *stats, u64 *data);
1115 void mlx5e_ethtool_get_ringparam(struct mlx5e_priv *priv,
1116                                  struct ethtool_ringparam *param);
1117 int mlx5e_ethtool_set_ringparam(struct mlx5e_priv *priv,
1118                                 struct ethtool_ringparam *param);
1119 void mlx5e_ethtool_get_channels(struct mlx5e_priv *priv,
1120                                 struct ethtool_channels *ch);
1121 int mlx5e_ethtool_set_channels(struct mlx5e_priv *priv,
1122                                struct ethtool_channels *ch);
1123 int mlx5e_ethtool_get_coalesce(struct mlx5e_priv *priv,
1124                                struct ethtool_coalesce *coal);
1125 int mlx5e_ethtool_set_coalesce(struct mlx5e_priv *priv,
1126                                struct ethtool_coalesce *coal);
1127 int mlx5e_ethtool_get_ts_info(struct mlx5e_priv *priv,
1128                               struct ethtool_ts_info *info);
1129 int mlx5e_ethtool_flash_device(struct mlx5e_priv *priv,
1130                                struct ethtool_flash *flash);
1131
1132 /* mlx5e generic netdev management API */
1133 struct net_device*
1134 mlx5e_create_netdev(struct mlx5_core_dev *mdev, const struct mlx5e_profile *profile,
1135                     void *ppriv);
1136 int mlx5e_attach_netdev(struct mlx5e_priv *priv);
1137 void mlx5e_detach_netdev(struct mlx5e_priv *priv);
1138 void mlx5e_destroy_netdev(struct mlx5e_priv *priv);
1139 void mlx5e_build_nic_params(struct mlx5_core_dev *mdev,
1140                             struct mlx5e_params *params,
1141                             u16 max_channels, u16 mtu);
1142 u8 mlx5e_params_calculate_tx_min_inline(struct mlx5_core_dev *mdev);
1143 void mlx5e_rx_dim_work(struct work_struct *work);
1144 void mlx5e_tx_dim_work(struct work_struct *work);
1145 #endif /* __MLX5_EN_H__ */