19728f9f25e717774a5df4337ce672ffd1042258
[sfrench/cifs-2.6.git] / drivers / net / ethernet / mellanox / mlx5 / core / en.h
1 /*
2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
3  *
4  * This software is available to you under a choice of one of two
5  * licenses.  You may choose to be licensed under the terms of the GNU
6  * General Public License (GPL) Version 2, available from the file
7  * COPYING in the main directory of this source tree, or the
8  * OpenIB.org BSD license below:
9  *
10  *     Redistribution and use in source and binary forms, with or
11  *     without modification, are permitted provided that the following
12  *     conditions are met:
13  *
14  *      - Redistributions of source code must retain the above
15  *        copyright notice, this list of conditions and the following
16  *        disclaimer.
17  *
18  *      - Redistributions in binary form must reproduce the above
19  *        copyright notice, this list of conditions and the following
20  *        disclaimer in the documentation and/or other materials
21  *        provided with the distribution.
22  *
23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
30  * SOFTWARE.
31  */
32 #ifndef __MLX5_EN_H__
33 #define __MLX5_EN_H__
34
35 #include <linux/if_vlan.h>
36 #include <linux/etherdevice.h>
37 #include <linux/timecounter.h>
38 #include <linux/net_tstamp.h>
39 #include <linux/ptp_clock_kernel.h>
40 #include <linux/crash_dump.h>
41 #include <linux/mlx5/driver.h>
42 #include <linux/mlx5/qp.h>
43 #include <linux/mlx5/cq.h>
44 #include <linux/mlx5/port.h>
45 #include <linux/mlx5/vport.h>
46 #include <linux/mlx5/transobj.h>
47 #include <linux/mlx5/fs.h>
48 #include <linux/rhashtable.h>
49 #include <net/switchdev.h>
50 #include <net/xdp.h>
51 #include <linux/net_dim.h>
52 #include "wq.h"
53 #include "mlx5_core.h"
54 #include "en_stats.h"
55 #include "en/fs.h"
56
57 struct page_pool;
58
59 #define MLX5E_METADATA_ETHER_TYPE (0x8CE4)
60 #define MLX5E_METADATA_ETHER_LEN 8
61
62 #define MLX5_SET_CFG(p, f, v) MLX5_SET(create_flow_group_in, p, f, v)
63
64 #define MLX5E_ETH_HARD_MTU (ETH_HLEN + VLAN_HLEN + ETH_FCS_LEN)
65
66 #define MLX5E_HW2SW_MTU(params, hwmtu) ((hwmtu) - ((params)->hard_mtu))
67 #define MLX5E_SW2HW_MTU(params, swmtu) ((swmtu) + ((params)->hard_mtu))
68
69 #define MLX5E_MAX_PRIORITY      8
70 #define MLX5E_MAX_DSCP          64
71 #define MLX5E_MAX_NUM_TC        8
72
73 #define MLX5_RX_HEADROOM NET_SKB_PAD
74 #define MLX5_SKB_FRAG_SZ(len)   (SKB_DATA_ALIGN(len) +  \
75                                  SKB_DATA_ALIGN(sizeof(struct skb_shared_info)))
76
77 #define MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev) \
78         (6 + MLX5_CAP_GEN(mdev, cache_line_128byte)) /* HW restriction */
79 #define MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, req) \
80         max_t(u32, MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev), req)
81 #define MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev)       MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 6)
82 #define MLX5_MPWRQ_CQE_CMPRS_LOG_STRIDE_SZ(mdev) MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 8)
83 #define MLX5E_MPWQE_STRIDE_SZ(mdev, cqe_cmprs) \
84         (cqe_cmprs ? MLX5_MPWRQ_CQE_CMPRS_LOG_STRIDE_SZ(mdev) : \
85         MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev))
86
87 #define MLX5_MPWRQ_LOG_WQE_SZ                   18
88 #define MLX5_MPWRQ_WQE_PAGE_ORDER  (MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT > 0 ? \
89                                     MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT : 0)
90 #define MLX5_MPWRQ_PAGES_PER_WQE                BIT(MLX5_MPWRQ_WQE_PAGE_ORDER)
91
92 #define MLX5_MTT_OCTW(npages) (ALIGN(npages, 8) / 2)
93 #define MLX5E_REQUIRED_WQE_MTTS         (ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8))
94 #define MLX5E_LOG_ALIGNED_MPWQE_PPW     (ilog2(MLX5E_REQUIRED_WQE_MTTS))
95 #define MLX5E_REQUIRED_MTTS(wqes)       (wqes * MLX5E_REQUIRED_WQE_MTTS)
96 #define MLX5E_MAX_RQ_NUM_MTTS   \
97         ((1 << 16) * 2) /* So that MLX5_MTT_OCTW(num_mtts) fits into u16 */
98 #define MLX5E_ORDER2_MAX_PACKET_MTU (order_base_2(10 * 1024))
99 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW    \
100                 (ilog2(MLX5E_MAX_RQ_NUM_MTTS / MLX5E_REQUIRED_WQE_MTTS))
101 #define MLX5E_LOG_MAX_RQ_NUM_PACKETS_MPW \
102         (MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW + \
103          (MLX5_MPWRQ_LOG_WQE_SZ - MLX5E_ORDER2_MAX_PACKET_MTU))
104
105 #define MLX5E_MIN_SKB_FRAG_SZ           (MLX5_SKB_FRAG_SZ(MLX5_RX_HEADROOM))
106 #define MLX5E_LOG_MAX_RX_WQE_BULK       \
107         (ilog2(PAGE_SIZE / roundup_pow_of_two(MLX5E_MIN_SKB_FRAG_SZ)))
108
109 #define MLX5E_PARAMS_MINIMUM_LOG_SQ_SIZE                0x6
110 #define MLX5E_PARAMS_DEFAULT_LOG_SQ_SIZE                0xa
111 #define MLX5E_PARAMS_MAXIMUM_LOG_SQ_SIZE                0xd
112
113 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE (1 + MLX5E_LOG_MAX_RX_WQE_BULK)
114 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE                0xa
115 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE min_t(u8, 0xd, \
116                                                MLX5E_LOG_MAX_RQ_NUM_PACKETS_MPW)
117
118 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW            0x2
119
120 #define MLX5E_RX_MAX_HEAD (256)
121
122 #define MLX5E_PARAMS_DEFAULT_LRO_WQE_SZ                 (64 * 1024)
123 #define MLX5E_DEFAULT_LRO_TIMEOUT                       32
124 #define MLX5E_LRO_TIMEOUT_ARR_SIZE                      4
125
126 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC      0x10
127 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC_FROM_CQE 0x3
128 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_PKTS      0x20
129 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC      0x10
130 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC_FROM_CQE 0x10
131 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_PKTS      0x20
132 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES                0x80
133 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW            0x2
134
135 #define MLX5E_LOG_INDIR_RQT_SIZE       0x7
136 #define MLX5E_INDIR_RQT_SIZE           BIT(MLX5E_LOG_INDIR_RQT_SIZE)
137 #define MLX5E_MIN_NUM_CHANNELS         0x1
138 #define MLX5E_MAX_NUM_CHANNELS         (MLX5E_INDIR_RQT_SIZE >> 1)
139 #define MLX5E_MAX_NUM_SQS              (MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC)
140 #define MLX5E_TX_CQ_POLL_BUDGET        128
141 #define MLX5E_SQ_RECOVER_MIN_INTERVAL  500 /* msecs */
142
143 #define MLX5E_UMR_WQE_INLINE_SZ \
144         (sizeof(struct mlx5e_umr_wqe) + \
145          ALIGN(MLX5_MPWRQ_PAGES_PER_WQE * sizeof(struct mlx5_mtt), \
146                MLX5_UMR_MTT_ALIGNMENT))
147 #define MLX5E_UMR_WQEBBS \
148         (DIV_ROUND_UP(MLX5E_UMR_WQE_INLINE_SZ, MLX5_SEND_WQE_BB))
149 #define MLX5E_ICOSQ_MAX_WQEBBS MLX5E_UMR_WQEBBS
150
151 #define MLX5E_NUM_MAIN_GROUPS 9
152
153 #define MLX5E_MSG_LEVEL                 NETIF_MSG_LINK
154
155 #define mlx5e_dbg(mlevel, priv, format, ...)                    \
156 do {                                                            \
157         if (NETIF_MSG_##mlevel & (priv)->msglevel)              \
158                 netdev_warn(priv->netdev, format,               \
159                             ##__VA_ARGS__);                     \
160 } while (0)
161
162
163 static inline u16 mlx5_min_rx_wqes(int wq_type, u32 wq_size)
164 {
165         switch (wq_type) {
166         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
167                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW,
168                              wq_size / 2);
169         default:
170                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES,
171                              wq_size / 2);
172         }
173 }
174
175 static inline int mlx5e_get_max_num_channels(struct mlx5_core_dev *mdev)
176 {
177         return is_kdump_kernel() ?
178                 MLX5E_MIN_NUM_CHANNELS :
179                 min_t(int, mdev->priv.eq_table.num_comp_vectors,
180                       MLX5E_MAX_NUM_CHANNELS);
181 }
182
183 struct mlx5e_tx_wqe {
184         struct mlx5_wqe_ctrl_seg ctrl;
185         struct mlx5_wqe_eth_seg  eth;
186         struct mlx5_wqe_data_seg data[0];
187 };
188
189 struct mlx5e_rx_wqe_ll {
190         struct mlx5_wqe_srq_next_seg  next;
191         struct mlx5_wqe_data_seg      data[0];
192 };
193
194 struct mlx5e_rx_wqe_cyc {
195         struct mlx5_wqe_data_seg      data[0];
196 };
197
198 struct mlx5e_umr_wqe {
199         struct mlx5_wqe_ctrl_seg       ctrl;
200         struct mlx5_wqe_umr_ctrl_seg   uctrl;
201         struct mlx5_mkey_seg           mkc;
202         struct mlx5_mtt                inline_mtts[0];
203 };
204
205 extern const char mlx5e_self_tests[][ETH_GSTRING_LEN];
206
207 static const char mlx5e_priv_flags[][ETH_GSTRING_LEN] = {
208         "rx_cqe_moder",
209         "tx_cqe_moder",
210         "rx_cqe_compress",
211         "rx_striding_rq",
212 };
213
214 enum mlx5e_priv_flag {
215         MLX5E_PFLAG_RX_CQE_BASED_MODER = (1 << 0),
216         MLX5E_PFLAG_TX_CQE_BASED_MODER = (1 << 1),
217         MLX5E_PFLAG_RX_CQE_COMPRESS = (1 << 2),
218         MLX5E_PFLAG_RX_STRIDING_RQ = (1 << 3),
219 };
220
221 #define MLX5E_SET_PFLAG(params, pflag, enable)                  \
222         do {                                                    \
223                 if (enable)                                     \
224                         (params)->pflags |= (pflag);            \
225                 else                                            \
226                         (params)->pflags &= ~(pflag);           \
227         } while (0)
228
229 #define MLX5E_GET_PFLAG(params, pflag) (!!((params)->pflags & (pflag)))
230
231 #ifdef CONFIG_MLX5_CORE_EN_DCB
232 #define MLX5E_MAX_BW_ALLOC 100 /* Max percentage of BW allocation */
233 #endif
234
235 struct mlx5e_params {
236         u8  log_sq_size;
237         u8  rq_wq_type;
238         u8  log_rq_mtu_frames;
239         u16 num_channels;
240         u8  num_tc;
241         bool rx_cqe_compress_def;
242         struct net_dim_cq_moder rx_cq_moderation;
243         struct net_dim_cq_moder tx_cq_moderation;
244         bool lro_en;
245         u32 lro_wqe_sz;
246         u8  tx_min_inline_mode;
247         u8  rss_hfunc;
248         u8  toeplitz_hash_key[40];
249         u32 indirection_rqt[MLX5E_INDIR_RQT_SIZE];
250         bool vlan_strip_disable;
251         bool scatter_fcs_en;
252         bool rx_dim_enabled;
253         bool tx_dim_enabled;
254         u32 lro_timeout;
255         u32 pflags;
256         struct bpf_prog *xdp_prog;
257         unsigned int sw_mtu;
258         int hard_mtu;
259 };
260
261 #ifdef CONFIG_MLX5_CORE_EN_DCB
262 struct mlx5e_cee_config {
263         /* bw pct for priority group */
264         u8                         pg_bw_pct[CEE_DCBX_MAX_PGS];
265         u8                         prio_to_pg_map[CEE_DCBX_MAX_PRIO];
266         bool                       pfc_setting[CEE_DCBX_MAX_PRIO];
267         bool                       pfc_enable;
268 };
269
270 enum {
271         MLX5_DCB_CHG_RESET,
272         MLX5_DCB_NO_CHG,
273         MLX5_DCB_CHG_NO_RESET,
274 };
275
276 struct mlx5e_dcbx {
277         enum mlx5_dcbx_oper_mode   mode;
278         struct mlx5e_cee_config    cee_cfg; /* pending configuration */
279         u8                         dscp_app_cnt;
280
281         /* The only setting that cannot be read from FW */
282         u8                         tc_tsa[IEEE_8021QAZ_MAX_TCS];
283         u8                         cap;
284
285         /* Buffer configuration */
286         bool                       manual_buffer;
287         u32                        cable_len;
288         u32                        xoff;
289 };
290
291 struct mlx5e_dcbx_dp {
292         u8                         dscp2prio[MLX5E_MAX_DSCP];
293         u8                         trust_state;
294 };
295 #endif
296
297 enum {
298         MLX5E_RQ_STATE_ENABLED,
299         MLX5E_RQ_STATE_AM,
300 };
301
302 struct mlx5e_cq {
303         /* data path - accessed per cqe */
304         struct mlx5_cqwq           wq;
305
306         /* data path - accessed per napi poll */
307         u16                        event_ctr;
308         struct napi_struct        *napi;
309         struct mlx5_core_cq        mcq;
310         struct mlx5e_channel      *channel;
311
312         /* cqe decompression */
313         struct mlx5_cqe64          title;
314         struct mlx5_mini_cqe8      mini_arr[MLX5_MINI_CQE_ARRAY_SIZE];
315         u8                         mini_arr_idx;
316         u16                        decmprs_left;
317         u16                        decmprs_wqe_counter;
318
319         /* control */
320         struct mlx5_core_dev      *mdev;
321         struct mlx5_wq_ctrl        wq_ctrl;
322 } ____cacheline_aligned_in_smp;
323
324 struct mlx5e_tx_wqe_info {
325         struct sk_buff *skb;
326         u32 num_bytes;
327         u8  num_wqebbs;
328         u8  num_dma;
329 };
330
331 enum mlx5e_dma_map_type {
332         MLX5E_DMA_MAP_SINGLE,
333         MLX5E_DMA_MAP_PAGE
334 };
335
336 struct mlx5e_sq_dma {
337         dma_addr_t              addr;
338         u32                     size;
339         enum mlx5e_dma_map_type type;
340 };
341
342 enum {
343         MLX5E_SQ_STATE_ENABLED,
344         MLX5E_SQ_STATE_RECOVERING,
345         MLX5E_SQ_STATE_IPSEC,
346         MLX5E_SQ_STATE_AM,
347         MLX5E_SQ_STATE_TLS,
348         MLX5E_SQ_STATE_REDIRECT,
349 };
350
351 struct mlx5e_sq_wqe_info {
352         u8  opcode;
353 };
354
355 struct mlx5e_txqsq {
356         /* data path */
357
358         /* dirtied @completion */
359         u16                        cc;
360         u32                        dma_fifo_cc;
361         struct net_dim             dim; /* Adaptive Moderation */
362
363         /* dirtied @xmit */
364         u16                        pc ____cacheline_aligned_in_smp;
365         u32                        dma_fifo_pc;
366
367         struct mlx5e_cq            cq;
368
369         /* read only */
370         struct mlx5_wq_cyc         wq;
371         u32                        dma_fifo_mask;
372         struct mlx5e_sq_stats     *stats;
373         struct {
374                 struct mlx5e_sq_dma       *dma_fifo;
375                 struct mlx5e_tx_wqe_info  *wqe_info;
376         } db;
377         void __iomem              *uar_map;
378         struct netdev_queue       *txq;
379         u32                        sqn;
380         u8                         min_inline_mode;
381         struct device             *pdev;
382         __be32                     mkey_be;
383         unsigned long              state;
384         struct hwtstamp_config    *tstamp;
385         struct mlx5_clock         *clock;
386
387         /* control path */
388         struct mlx5_wq_ctrl        wq_ctrl;
389         struct mlx5e_channel      *channel;
390         int                        txq_ix;
391         u32                        rate_limit;
392         struct mlx5e_txqsq_recover {
393                 struct work_struct         recover_work;
394                 u64                        last_recover;
395         } recover;
396 } ____cacheline_aligned_in_smp;
397
398 struct mlx5e_dma_info {
399         struct page     *page;
400         dma_addr_t      addr;
401 };
402
403 struct mlx5e_xdp_info {
404         struct xdp_frame      *xdpf;
405         dma_addr_t            dma_addr;
406         struct mlx5e_dma_info di;
407 };
408
409 struct mlx5e_xdpsq {
410         /* data path */
411
412         /* dirtied @completion */
413         u16                        cc;
414         bool                       redirect_flush;
415
416         /* dirtied @xmit */
417         u16                        pc ____cacheline_aligned_in_smp;
418         bool                       doorbell;
419
420         struct mlx5e_cq            cq;
421
422         /* read only */
423         struct mlx5_wq_cyc         wq;
424         struct mlx5e_xdpsq_stats  *stats;
425         struct {
426                 struct mlx5e_xdp_info     *xdpi;
427         } db;
428         void __iomem              *uar_map;
429         u32                        sqn;
430         struct device             *pdev;
431         __be32                     mkey_be;
432         u8                         min_inline_mode;
433         unsigned long              state;
434         unsigned int               hw_mtu;
435
436         /* control path */
437         struct mlx5_wq_ctrl        wq_ctrl;
438         struct mlx5e_channel      *channel;
439 } ____cacheline_aligned_in_smp;
440
441 struct mlx5e_icosq {
442         /* data path */
443
444         /* dirtied @xmit */
445         u16                        pc ____cacheline_aligned_in_smp;
446
447         struct mlx5e_cq            cq;
448
449         /* write@xmit, read@completion */
450         struct {
451                 struct mlx5e_sq_wqe_info *ico_wqe;
452         } db;
453
454         /* read only */
455         struct mlx5_wq_cyc         wq;
456         void __iomem              *uar_map;
457         u32                        sqn;
458         unsigned long              state;
459
460         /* control path */
461         struct mlx5_wq_ctrl        wq_ctrl;
462         struct mlx5e_channel      *channel;
463 } ____cacheline_aligned_in_smp;
464
465 static inline bool
466 mlx5e_wqc_has_room_for(struct mlx5_wq_cyc *wq, u16 cc, u16 pc, u16 n)
467 {
468         return (mlx5_wq_cyc_ctr2ix(wq, cc - pc) >= n) || (cc == pc);
469 }
470
471 struct mlx5e_wqe_frag_info {
472         struct mlx5e_dma_info *di;
473         u32 offset;
474         bool last_in_page;
475 };
476
477 struct mlx5e_umr_dma_info {
478         struct mlx5e_dma_info  dma_info[MLX5_MPWRQ_PAGES_PER_WQE];
479 };
480
481 struct mlx5e_mpw_info {
482         struct mlx5e_umr_dma_info umr;
483         u16 consumed_strides;
484         DECLARE_BITMAP(xdp_xmit_bitmap, MLX5_MPWRQ_PAGES_PER_WQE);
485 };
486
487 #define MLX5E_MAX_RX_FRAGS 4
488
489 /* a single cache unit is capable to serve one napi call (for non-striding rq)
490  * or a MPWQE (for striding rq).
491  */
492 #define MLX5E_CACHE_UNIT        (MLX5_MPWRQ_PAGES_PER_WQE > NAPI_POLL_WEIGHT ? \
493                                  MLX5_MPWRQ_PAGES_PER_WQE : NAPI_POLL_WEIGHT)
494 #define MLX5E_CACHE_SIZE        (4 * roundup_pow_of_two(MLX5E_CACHE_UNIT))
495 struct mlx5e_page_cache {
496         u32 head;
497         u32 tail;
498         struct mlx5e_dma_info page_cache[MLX5E_CACHE_SIZE];
499 };
500
501 struct mlx5e_rq;
502 typedef void (*mlx5e_fp_handle_rx_cqe)(struct mlx5e_rq*, struct mlx5_cqe64*);
503 typedef struct sk_buff *
504 (*mlx5e_fp_skb_from_cqe_mpwrq)(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
505                                u16 cqe_bcnt, u32 head_offset, u32 page_idx);
506 typedef struct sk_buff *
507 (*mlx5e_fp_skb_from_cqe)(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe,
508                          struct mlx5e_wqe_frag_info *wi, u32 cqe_bcnt);
509 typedef bool (*mlx5e_fp_post_rx_wqes)(struct mlx5e_rq *rq);
510 typedef void (*mlx5e_fp_dealloc_wqe)(struct mlx5e_rq*, u16);
511
512 enum mlx5e_rq_flag {
513         MLX5E_RQ_FLAG_XDP_XMIT = BIT(0),
514 };
515
516 struct mlx5e_rq_frag_info {
517         int frag_size;
518         int frag_stride;
519 };
520
521 struct mlx5e_rq_frags_info {
522         struct mlx5e_rq_frag_info arr[MLX5E_MAX_RX_FRAGS];
523         u8 num_frags;
524         u8 log_num_frags;
525         u8 wqe_bulk;
526 };
527
528 struct mlx5e_rq {
529         /* data path */
530         union {
531                 struct {
532                         struct mlx5_wq_cyc          wq;
533                         struct mlx5e_wqe_frag_info *frags;
534                         struct mlx5e_dma_info      *di;
535                         struct mlx5e_rq_frags_info  info;
536                         mlx5e_fp_skb_from_cqe       skb_from_cqe;
537                 } wqe;
538                 struct {
539                         struct mlx5_wq_ll      wq;
540                         struct mlx5e_umr_wqe   umr_wqe;
541                         struct mlx5e_mpw_info *info;
542                         mlx5e_fp_skb_from_cqe_mpwrq skb_from_cqe_mpwrq;
543                         u16                    num_strides;
544                         u8                     log_stride_sz;
545                         bool                   umr_in_progress;
546                 } mpwqe;
547         };
548         struct {
549                 u16            headroom;
550                 u8             map_dir;   /* dma map direction */
551         } buff;
552
553         struct mlx5e_channel  *channel;
554         struct device         *pdev;
555         struct net_device     *netdev;
556         struct mlx5e_rq_stats *stats;
557         struct mlx5e_cq        cq;
558         struct mlx5e_page_cache page_cache;
559         struct hwtstamp_config *tstamp;
560         struct mlx5_clock      *clock;
561
562         mlx5e_fp_handle_rx_cqe handle_rx_cqe;
563         mlx5e_fp_post_rx_wqes  post_wqes;
564         mlx5e_fp_dealloc_wqe   dealloc_wqe;
565
566         unsigned long          state;
567         int                    ix;
568
569         struct net_dim         dim; /* Dynamic Interrupt Moderation */
570
571         /* XDP */
572         struct bpf_prog       *xdp_prog;
573         struct mlx5e_xdpsq     xdpsq;
574         DECLARE_BITMAP(flags, 8);
575         struct page_pool      *page_pool;
576
577         /* control */
578         struct mlx5_wq_ctrl    wq_ctrl;
579         __be32                 mkey_be;
580         u8                     wq_type;
581         u32                    rqn;
582         struct mlx5_core_dev  *mdev;
583         struct mlx5_core_mkey  umr_mkey;
584
585         /* XDP read-mostly */
586         struct xdp_rxq_info    xdp_rxq;
587 } ____cacheline_aligned_in_smp;
588
589 struct mlx5e_channel {
590         /* data path */
591         struct mlx5e_rq            rq;
592         struct mlx5e_txqsq         sq[MLX5E_MAX_NUM_TC];
593         struct mlx5e_icosq         icosq;   /* internal control operations */
594         bool                       xdp;
595         struct napi_struct         napi;
596         struct device             *pdev;
597         struct net_device         *netdev;
598         __be32                     mkey_be;
599         u8                         num_tc;
600
601         /* XDP_REDIRECT */
602         struct mlx5e_xdpsq         xdpsq;
603
604         /* data path - accessed per napi poll */
605         struct irq_desc *irq_desc;
606         struct mlx5e_ch_stats     *stats;
607
608         /* control */
609         struct mlx5e_priv         *priv;
610         struct mlx5_core_dev      *mdev;
611         struct hwtstamp_config    *tstamp;
612         int                        ix;
613         int                        cpu;
614 };
615
616 struct mlx5e_channels {
617         struct mlx5e_channel **c;
618         unsigned int           num;
619         struct mlx5e_params    params;
620 };
621
622 struct mlx5e_channel_stats {
623         struct mlx5e_ch_stats ch;
624         struct mlx5e_sq_stats sq[MLX5E_MAX_NUM_TC];
625         struct mlx5e_rq_stats rq;
626         struct mlx5e_xdpsq_stats rq_xdpsq;
627         struct mlx5e_xdpsq_stats xdpsq;
628 } ____cacheline_aligned_in_smp;
629
630 enum mlx5e_traffic_types {
631         MLX5E_TT_IPV4_TCP,
632         MLX5E_TT_IPV6_TCP,
633         MLX5E_TT_IPV4_UDP,
634         MLX5E_TT_IPV6_UDP,
635         MLX5E_TT_IPV4_IPSEC_AH,
636         MLX5E_TT_IPV6_IPSEC_AH,
637         MLX5E_TT_IPV4_IPSEC_ESP,
638         MLX5E_TT_IPV6_IPSEC_ESP,
639         MLX5E_TT_IPV4,
640         MLX5E_TT_IPV6,
641         MLX5E_TT_ANY,
642         MLX5E_NUM_TT,
643         MLX5E_NUM_INDIR_TIRS = MLX5E_TT_ANY,
644 };
645
646 enum mlx5e_tunnel_types {
647         MLX5E_TT_IPV4_GRE,
648         MLX5E_TT_IPV6_GRE,
649         MLX5E_NUM_TUNNEL_TT,
650 };
651
652 enum {
653         MLX5E_STATE_ASYNC_EVENTS_ENABLED,
654         MLX5E_STATE_OPENED,
655         MLX5E_STATE_DESTROYING,
656 };
657
658 struct mlx5e_l2_rule {
659         u8  addr[ETH_ALEN + 2];
660         struct mlx5_flow_handle *rule;
661 };
662
663 struct mlx5e_flow_table {
664         int num_groups;
665         struct mlx5_flow_table *t;
666         struct mlx5_flow_group **g;
667 };
668
669 #define MLX5E_L2_ADDR_HASH_SIZE BIT(BITS_PER_BYTE)
670
671 struct mlx5e_tc_table {
672         struct mlx5_flow_table          *t;
673
674         struct rhashtable               ht;
675
676         DECLARE_HASHTABLE(mod_hdr_tbl, 8);
677         DECLARE_HASHTABLE(hairpin_tbl, 8);
678 };
679
680 struct mlx5e_vlan_table {
681         struct mlx5e_flow_table         ft;
682         DECLARE_BITMAP(active_cvlans, VLAN_N_VID);
683         DECLARE_BITMAP(active_svlans, VLAN_N_VID);
684         struct mlx5_flow_handle *active_cvlans_rule[VLAN_N_VID];
685         struct mlx5_flow_handle *active_svlans_rule[VLAN_N_VID];
686         struct mlx5_flow_handle *untagged_rule;
687         struct mlx5_flow_handle *any_cvlan_rule;
688         struct mlx5_flow_handle *any_svlan_rule;
689         bool                    cvlan_filter_disabled;
690 };
691
692 struct mlx5e_l2_table {
693         struct mlx5e_flow_table    ft;
694         struct hlist_head          netdev_uc[MLX5E_L2_ADDR_HASH_SIZE];
695         struct hlist_head          netdev_mc[MLX5E_L2_ADDR_HASH_SIZE];
696         struct mlx5e_l2_rule       broadcast;
697         struct mlx5e_l2_rule       allmulti;
698         struct mlx5e_l2_rule       promisc;
699         bool                       broadcast_enabled;
700         bool                       allmulti_enabled;
701         bool                       promisc_enabled;
702 };
703
704 /* L3/L4 traffic type classifier */
705 struct mlx5e_ttc_table {
706         struct mlx5e_flow_table  ft;
707         struct mlx5_flow_handle  *rules[MLX5E_NUM_TT];
708         struct mlx5_flow_handle  *tunnel_rules[MLX5E_NUM_TUNNEL_TT];
709 };
710
711 #define ARFS_HASH_SHIFT BITS_PER_BYTE
712 #define ARFS_HASH_SIZE BIT(BITS_PER_BYTE)
713 struct arfs_table {
714         struct mlx5e_flow_table  ft;
715         struct mlx5_flow_handle  *default_rule;
716         struct hlist_head        rules_hash[ARFS_HASH_SIZE];
717 };
718
719 enum  arfs_type {
720         ARFS_IPV4_TCP,
721         ARFS_IPV6_TCP,
722         ARFS_IPV4_UDP,
723         ARFS_IPV6_UDP,
724         ARFS_NUM_TYPES,
725 };
726
727 struct mlx5e_arfs_tables {
728         struct arfs_table arfs_tables[ARFS_NUM_TYPES];
729         /* Protect aRFS rules list */
730         spinlock_t                     arfs_lock;
731         struct list_head               rules;
732         int                            last_filter_id;
733         struct workqueue_struct        *wq;
734 };
735
736 /* NIC prio FTS */
737 enum {
738         MLX5E_VLAN_FT_LEVEL = 0,
739         MLX5E_L2_FT_LEVEL,
740         MLX5E_TTC_FT_LEVEL,
741         MLX5E_INNER_TTC_FT_LEVEL,
742         MLX5E_ARFS_FT_LEVEL
743 };
744
745 enum {
746         MLX5E_TC_FT_LEVEL = 0,
747         MLX5E_TC_TTC_FT_LEVEL,
748 };
749
750 struct mlx5e_flow_steering {
751         struct mlx5_flow_namespace      *ns;
752 #ifdef CONFIG_MLX5_EN_RXNFC
753         struct mlx5e_ethtool_steering   ethtool;
754 #endif
755         struct mlx5e_tc_table           tc;
756         struct mlx5e_vlan_table         vlan;
757         struct mlx5e_l2_table           l2;
758         struct mlx5e_ttc_table          ttc;
759         struct mlx5e_ttc_table          inner_ttc;
760         struct mlx5e_arfs_tables        arfs;
761 };
762
763 struct mlx5e_rqt {
764         u32              rqtn;
765         bool             enabled;
766 };
767
768 struct mlx5e_tir {
769         u32               tirn;
770         struct mlx5e_rqt  rqt;
771         struct list_head  list;
772 };
773
774 enum {
775         MLX5E_TC_PRIO = 0,
776         MLX5E_NIC_PRIO
777 };
778
779 struct mlx5e_priv {
780         /* priv data path fields - start */
781         struct mlx5e_txqsq *txq2sq[MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC];
782         int channel_tc2txq[MLX5E_MAX_NUM_CHANNELS][MLX5E_MAX_NUM_TC];
783 #ifdef CONFIG_MLX5_CORE_EN_DCB
784         struct mlx5e_dcbx_dp       dcbx_dp;
785 #endif
786         /* priv data path fields - end */
787
788         u32                        msglevel;
789         unsigned long              state;
790         struct mutex               state_lock; /* Protects Interface state */
791         struct mlx5e_rq            drop_rq;
792
793         struct mlx5e_channels      channels;
794         u32                        tisn[MLX5E_MAX_NUM_TC];
795         struct mlx5e_rqt           indir_rqt;
796         struct mlx5e_tir           indir_tir[MLX5E_NUM_INDIR_TIRS];
797         struct mlx5e_tir           inner_indir_tir[MLX5E_NUM_INDIR_TIRS];
798         struct mlx5e_tir           direct_tir[MLX5E_MAX_NUM_CHANNELS];
799         u32                        tx_rates[MLX5E_MAX_NUM_SQS];
800
801         struct mlx5e_flow_steering fs;
802
803         struct workqueue_struct    *wq;
804         struct work_struct         update_carrier_work;
805         struct work_struct         set_rx_mode_work;
806         struct work_struct         tx_timeout_work;
807         struct delayed_work        update_stats_work;
808
809         struct mlx5_core_dev      *mdev;
810         struct net_device         *netdev;
811         struct mlx5e_stats         stats;
812         struct mlx5e_channel_stats channel_stats[MLX5E_MAX_NUM_CHANNELS];
813         u8                         max_opened_tc;
814         struct hwtstamp_config     tstamp;
815         u16                        q_counter;
816         u16                        drop_rq_q_counter;
817 #ifdef CONFIG_MLX5_CORE_EN_DCB
818         struct mlx5e_dcbx          dcbx;
819 #endif
820
821         const struct mlx5e_profile *profile;
822         void                      *ppriv;
823 #ifdef CONFIG_MLX5_EN_IPSEC
824         struct mlx5e_ipsec        *ipsec;
825 #endif
826 #ifdef CONFIG_MLX5_EN_TLS
827         struct mlx5e_tls          *tls;
828 #endif
829 };
830
831 struct mlx5e_profile {
832         void    (*init)(struct mlx5_core_dev *mdev,
833                         struct net_device *netdev,
834                         const struct mlx5e_profile *profile, void *ppriv);
835         void    (*cleanup)(struct mlx5e_priv *priv);
836         int     (*init_rx)(struct mlx5e_priv *priv);
837         void    (*cleanup_rx)(struct mlx5e_priv *priv);
838         int     (*init_tx)(struct mlx5e_priv *priv);
839         void    (*cleanup_tx)(struct mlx5e_priv *priv);
840         void    (*enable)(struct mlx5e_priv *priv);
841         void    (*disable)(struct mlx5e_priv *priv);
842         void    (*update_stats)(struct mlx5e_priv *priv);
843         void    (*update_carrier)(struct mlx5e_priv *priv);
844         int     (*max_nch)(struct mlx5_core_dev *mdev);
845         struct {
846                 mlx5e_fp_handle_rx_cqe handle_rx_cqe;
847                 mlx5e_fp_handle_rx_cqe handle_rx_cqe_mpwqe;
848         } rx_handlers;
849         int     max_tc;
850 };
851
852 void mlx5e_build_ptys2ethtool_map(void);
853
854 u16 mlx5e_select_queue(struct net_device *dev, struct sk_buff *skb,
855                        struct net_device *sb_dev,
856                        select_queue_fallback_t fallback);
857 netdev_tx_t mlx5e_xmit(struct sk_buff *skb, struct net_device *dev);
858 netdev_tx_t mlx5e_sq_xmit(struct mlx5e_txqsq *sq, struct sk_buff *skb,
859                           struct mlx5e_tx_wqe *wqe, u16 pi);
860
861 void mlx5e_completion_event(struct mlx5_core_cq *mcq);
862 void mlx5e_cq_error_event(struct mlx5_core_cq *mcq, enum mlx5_event event);
863 int mlx5e_napi_poll(struct napi_struct *napi, int budget);
864 bool mlx5e_poll_tx_cq(struct mlx5e_cq *cq, int napi_budget);
865 int mlx5e_poll_rx_cq(struct mlx5e_cq *cq, int budget);
866 void mlx5e_free_txqsq_descs(struct mlx5e_txqsq *sq);
867
868 bool mlx5e_check_fragmented_striding_rq_cap(struct mlx5_core_dev *mdev);
869 bool mlx5e_striding_rq_possible(struct mlx5_core_dev *mdev,
870                                 struct mlx5e_params *params);
871
872 void mlx5e_page_dma_unmap(struct mlx5e_rq *rq, struct mlx5e_dma_info *dma_info);
873 void mlx5e_page_release(struct mlx5e_rq *rq, struct mlx5e_dma_info *dma_info,
874                         bool recycle);
875 void mlx5e_handle_rx_cqe(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
876 void mlx5e_handle_rx_cqe_mpwrq(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
877 bool mlx5e_post_rx_wqes(struct mlx5e_rq *rq);
878 bool mlx5e_post_rx_mpwqes(struct mlx5e_rq *rq);
879 void mlx5e_dealloc_rx_wqe(struct mlx5e_rq *rq, u16 ix);
880 void mlx5e_dealloc_rx_mpwqe(struct mlx5e_rq *rq, u16 ix);
881 struct sk_buff *
882 mlx5e_skb_from_cqe_mpwrq_linear(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
883                                 u16 cqe_bcnt, u32 head_offset, u32 page_idx);
884 struct sk_buff *
885 mlx5e_skb_from_cqe_mpwrq_nonlinear(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi,
886                                    u16 cqe_bcnt, u32 head_offset, u32 page_idx);
887 struct sk_buff *
888 mlx5e_skb_from_cqe_linear(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe,
889                           struct mlx5e_wqe_frag_info *wi, u32 cqe_bcnt);
890 struct sk_buff *
891 mlx5e_skb_from_cqe_nonlinear(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe,
892                              struct mlx5e_wqe_frag_info *wi, u32 cqe_bcnt);
893
894 void mlx5e_update_stats(struct mlx5e_priv *priv);
895
896 int mlx5e_create_flow_steering(struct mlx5e_priv *priv);
897 void mlx5e_destroy_flow_steering(struct mlx5e_priv *priv);
898 void mlx5e_init_l2_addr(struct mlx5e_priv *priv);
899 void mlx5e_destroy_flow_table(struct mlx5e_flow_table *ft);
900 int mlx5e_self_test_num(struct mlx5e_priv *priv);
901 void mlx5e_self_test(struct net_device *ndev, struct ethtool_test *etest,
902                      u64 *buf);
903 void mlx5e_set_rx_mode_work(struct work_struct *work);
904
905 int mlx5e_hwstamp_set(struct mlx5e_priv *priv, struct ifreq *ifr);
906 int mlx5e_hwstamp_get(struct mlx5e_priv *priv, struct ifreq *ifr);
907 int mlx5e_modify_rx_cqe_compression_locked(struct mlx5e_priv *priv, bool val);
908
909 int mlx5e_vlan_rx_add_vid(struct net_device *dev, __always_unused __be16 proto,
910                           u16 vid);
911 int mlx5e_vlan_rx_kill_vid(struct net_device *dev, __always_unused __be16 proto,
912                            u16 vid);
913 void mlx5e_enable_cvlan_filter(struct mlx5e_priv *priv);
914 void mlx5e_disable_cvlan_filter(struct mlx5e_priv *priv);
915 void mlx5e_timestamp_init(struct mlx5e_priv *priv);
916
917 struct mlx5e_redirect_rqt_param {
918         bool is_rss;
919         union {
920                 u32 rqn; /* Direct RQN (Non-RSS) */
921                 struct {
922                         u8 hfunc;
923                         struct mlx5e_channels *channels;
924                 } rss; /* RSS data */
925         };
926 };
927
928 int mlx5e_redirect_rqt(struct mlx5e_priv *priv, u32 rqtn, int sz,
929                        struct mlx5e_redirect_rqt_param rrp);
930 void mlx5e_build_indir_tir_ctx_hash(struct mlx5e_params *params,
931                                     enum mlx5e_traffic_types tt,
932                                     void *tirc, bool inner);
933
934 int mlx5e_open_locked(struct net_device *netdev);
935 int mlx5e_close_locked(struct net_device *netdev);
936
937 int mlx5e_open_channels(struct mlx5e_priv *priv,
938                         struct mlx5e_channels *chs);
939 void mlx5e_close_channels(struct mlx5e_channels *chs);
940
941 /* Function pointer to be used to modify WH settings while
942  * switching channels
943  */
944 typedef int (*mlx5e_fp_hw_modify)(struct mlx5e_priv *priv);
945 void mlx5e_switch_priv_channels(struct mlx5e_priv *priv,
946                                 struct mlx5e_channels *new_chs,
947                                 mlx5e_fp_hw_modify hw_modify);
948 void mlx5e_activate_priv_channels(struct mlx5e_priv *priv);
949 void mlx5e_deactivate_priv_channels(struct mlx5e_priv *priv);
950
951 void mlx5e_build_default_indir_rqt(u32 *indirection_rqt, int len,
952                                    int num_channels);
953 void mlx5e_set_tx_cq_mode_params(struct mlx5e_params *params,
954                                  u8 cq_period_mode);
955 void mlx5e_set_rx_cq_mode_params(struct mlx5e_params *params,
956                                  u8 cq_period_mode);
957 void mlx5e_set_rq_type(struct mlx5_core_dev *mdev, struct mlx5e_params *params);
958 void mlx5e_init_rq_type_params(struct mlx5_core_dev *mdev,
959                                struct mlx5e_params *params);
960
961 static inline bool mlx5e_tunnel_inner_ft_supported(struct mlx5_core_dev *mdev)
962 {
963         return (MLX5_CAP_ETH(mdev, tunnel_stateless_gre) &&
964                 MLX5_CAP_FLOWTABLE_NIC_RX(mdev, ft_field_support.inner_ip_version));
965 }
966
967 static inline void mlx5e_sq_fetch_wqe(struct mlx5e_txqsq *sq,
968                                       struct mlx5e_tx_wqe **wqe,
969                                       u16 *pi)
970 {
971         struct mlx5_wq_cyc *wq = &sq->wq;
972
973         *pi  = mlx5_wq_cyc_ctr2ix(wq, sq->pc);
974         *wqe = mlx5_wq_cyc_get_wqe(wq, *pi);
975         memset(*wqe, 0, sizeof(**wqe));
976 }
977
978 static inline
979 struct mlx5e_tx_wqe *mlx5e_post_nop(struct mlx5_wq_cyc *wq, u32 sqn, u16 *pc)
980 {
981         u16                         pi   = mlx5_wq_cyc_ctr2ix(wq, *pc);
982         struct mlx5e_tx_wqe        *wqe  = mlx5_wq_cyc_get_wqe(wq, pi);
983         struct mlx5_wqe_ctrl_seg   *cseg = &wqe->ctrl;
984
985         memset(cseg, 0, sizeof(*cseg));
986
987         cseg->opmod_idx_opcode = cpu_to_be32((*pc << 8) | MLX5_OPCODE_NOP);
988         cseg->qpn_ds           = cpu_to_be32((sqn << 8) | 0x01);
989
990         (*pc)++;
991
992         return wqe;
993 }
994
995 static inline
996 void mlx5e_notify_hw(struct mlx5_wq_cyc *wq, u16 pc,
997                      void __iomem *uar_map,
998                      struct mlx5_wqe_ctrl_seg *ctrl)
999 {
1000         ctrl->fm_ce_se = MLX5_WQE_CTRL_CQ_UPDATE;
1001         /* ensure wqe is visible to device before updating doorbell record */
1002         dma_wmb();
1003
1004         *wq->db = cpu_to_be32(pc);
1005
1006         /* ensure doorbell record is visible to device before ringing the
1007          * doorbell
1008          */
1009         wmb();
1010
1011         mlx5_write64((__be32 *)ctrl, uar_map, NULL);
1012 }
1013
1014 static inline void mlx5e_cq_arm(struct mlx5e_cq *cq)
1015 {
1016         struct mlx5_core_cq *mcq;
1017
1018         mcq = &cq->mcq;
1019         mlx5_cq_arm(mcq, MLX5_CQ_DB_REQ_NOT, mcq->uar->map, cq->wq.cc);
1020 }
1021
1022 extern const struct ethtool_ops mlx5e_ethtool_ops;
1023 #ifdef CONFIG_MLX5_CORE_EN_DCB
1024 extern const struct dcbnl_rtnl_ops mlx5e_dcbnl_ops;
1025 int mlx5e_dcbnl_ieee_setets_core(struct mlx5e_priv *priv, struct ieee_ets *ets);
1026 void mlx5e_dcbnl_initialize(struct mlx5e_priv *priv);
1027 void mlx5e_dcbnl_init_app(struct mlx5e_priv *priv);
1028 void mlx5e_dcbnl_delete_app(struct mlx5e_priv *priv);
1029 #endif
1030
1031 #ifndef CONFIG_RFS_ACCEL
1032 static inline int mlx5e_arfs_create_tables(struct mlx5e_priv *priv)
1033 {
1034         return 0;
1035 }
1036
1037 static inline void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv) {}
1038
1039 static inline int mlx5e_arfs_enable(struct mlx5e_priv *priv)
1040 {
1041         return -EOPNOTSUPP;
1042 }
1043
1044 static inline int mlx5e_arfs_disable(struct mlx5e_priv *priv)
1045 {
1046         return -EOPNOTSUPP;
1047 }
1048 #else
1049 int mlx5e_arfs_create_tables(struct mlx5e_priv *priv);
1050 void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv);
1051 int mlx5e_arfs_enable(struct mlx5e_priv *priv);
1052 int mlx5e_arfs_disable(struct mlx5e_priv *priv);
1053 int mlx5e_rx_flow_steer(struct net_device *dev, const struct sk_buff *skb,
1054                         u16 rxq_index, u32 flow_id);
1055 #endif
1056
1057 int mlx5e_create_tir(struct mlx5_core_dev *mdev,
1058                      struct mlx5e_tir *tir, u32 *in, int inlen);
1059 void mlx5e_destroy_tir(struct mlx5_core_dev *mdev,
1060                        struct mlx5e_tir *tir);
1061 int mlx5e_create_mdev_resources(struct mlx5_core_dev *mdev);
1062 void mlx5e_destroy_mdev_resources(struct mlx5_core_dev *mdev);
1063 int mlx5e_refresh_tirs(struct mlx5e_priv *priv, bool enable_uc_lb);
1064
1065 /* common netdev helpers */
1066 int mlx5e_create_indirect_rqt(struct mlx5e_priv *priv);
1067
1068 int mlx5e_create_indirect_tirs(struct mlx5e_priv *priv);
1069 void mlx5e_destroy_indirect_tirs(struct mlx5e_priv *priv);
1070
1071 int mlx5e_create_direct_rqts(struct mlx5e_priv *priv);
1072 void mlx5e_destroy_direct_rqts(struct mlx5e_priv *priv);
1073 int mlx5e_create_direct_tirs(struct mlx5e_priv *priv);
1074 void mlx5e_destroy_direct_tirs(struct mlx5e_priv *priv);
1075 void mlx5e_destroy_rqt(struct mlx5e_priv *priv, struct mlx5e_rqt *rqt);
1076
1077 struct ttc_params {
1078         struct mlx5_flow_table_attr ft_attr;
1079         u32 any_tt_tirn;
1080         u32 indir_tirn[MLX5E_NUM_INDIR_TIRS];
1081         struct mlx5e_ttc_table *inner_ttc;
1082 };
1083
1084 void mlx5e_set_ttc_basic_params(struct mlx5e_priv *priv, struct ttc_params *ttc_params);
1085 void mlx5e_set_ttc_ft_params(struct ttc_params *ttc_params);
1086 void mlx5e_set_inner_ttc_ft_params(struct ttc_params *ttc_params);
1087
1088 int mlx5e_create_ttc_table(struct mlx5e_priv *priv, struct ttc_params *params,
1089                            struct mlx5e_ttc_table *ttc);
1090 void mlx5e_destroy_ttc_table(struct mlx5e_priv *priv,
1091                              struct mlx5e_ttc_table *ttc);
1092
1093 int mlx5e_create_inner_ttc_table(struct mlx5e_priv *priv, struct ttc_params *params,
1094                                  struct mlx5e_ttc_table *ttc);
1095 void mlx5e_destroy_inner_ttc_table(struct mlx5e_priv *priv,
1096                                    struct mlx5e_ttc_table *ttc);
1097
1098 int mlx5e_create_tis(struct mlx5_core_dev *mdev, int tc,
1099                      u32 underlay_qpn, u32 *tisn);
1100 void mlx5e_destroy_tis(struct mlx5_core_dev *mdev, u32 tisn);
1101
1102 int mlx5e_create_tises(struct mlx5e_priv *priv);
1103 void mlx5e_cleanup_nic_tx(struct mlx5e_priv *priv);
1104 int mlx5e_close(struct net_device *netdev);
1105 int mlx5e_open(struct net_device *netdev);
1106 void mlx5e_update_stats_work(struct work_struct *work);
1107
1108 int mlx5e_bits_invert(unsigned long a, int size);
1109
1110 typedef int (*change_hw_mtu_cb)(struct mlx5e_priv *priv);
1111 int mlx5e_change_mtu(struct net_device *netdev, int new_mtu,
1112                      change_hw_mtu_cb set_mtu_cb);
1113
1114 /* ethtool helpers */
1115 void mlx5e_ethtool_get_drvinfo(struct mlx5e_priv *priv,
1116                                struct ethtool_drvinfo *drvinfo);
1117 void mlx5e_ethtool_get_strings(struct mlx5e_priv *priv,
1118                                uint32_t stringset, uint8_t *data);
1119 int mlx5e_ethtool_get_sset_count(struct mlx5e_priv *priv, int sset);
1120 void mlx5e_ethtool_get_ethtool_stats(struct mlx5e_priv *priv,
1121                                      struct ethtool_stats *stats, u64 *data);
1122 void mlx5e_ethtool_get_ringparam(struct mlx5e_priv *priv,
1123                                  struct ethtool_ringparam *param);
1124 int mlx5e_ethtool_set_ringparam(struct mlx5e_priv *priv,
1125                                 struct ethtool_ringparam *param);
1126 void mlx5e_ethtool_get_channels(struct mlx5e_priv *priv,
1127                                 struct ethtool_channels *ch);
1128 int mlx5e_ethtool_set_channels(struct mlx5e_priv *priv,
1129                                struct ethtool_channels *ch);
1130 int mlx5e_ethtool_get_coalesce(struct mlx5e_priv *priv,
1131                                struct ethtool_coalesce *coal);
1132 int mlx5e_ethtool_set_coalesce(struct mlx5e_priv *priv,
1133                                struct ethtool_coalesce *coal);
1134 int mlx5e_ethtool_get_ts_info(struct mlx5e_priv *priv,
1135                               struct ethtool_ts_info *info);
1136 int mlx5e_ethtool_flash_device(struct mlx5e_priv *priv,
1137                                struct ethtool_flash *flash);
1138
1139 /* mlx5e generic netdev management API */
1140 struct net_device*
1141 mlx5e_create_netdev(struct mlx5_core_dev *mdev, const struct mlx5e_profile *profile,
1142                     void *ppriv);
1143 int mlx5e_attach_netdev(struct mlx5e_priv *priv);
1144 void mlx5e_detach_netdev(struct mlx5e_priv *priv);
1145 void mlx5e_destroy_netdev(struct mlx5e_priv *priv);
1146 void mlx5e_build_nic_params(struct mlx5_core_dev *mdev,
1147                             struct mlx5e_params *params,
1148                             u16 max_channels, u16 mtu);
1149 u8 mlx5e_params_calculate_tx_min_inline(struct mlx5_core_dev *mdev);
1150 void mlx5e_rx_dim_work(struct work_struct *work);
1151 void mlx5e_tx_dim_work(struct work_struct *work);
1152 #endif /* __MLX5_EN_H__ */