cxgb4: Replaced the backdoor mechanism to access the HW memory with PCIe Window method
[sfrench/cifs-2.6.git] / drivers / net / ethernet / chelsio / cxgb4 / t4_regs.h
1 /*
2  * This file is part of the Chelsio T4 Ethernet driver for Linux.
3  *
4  * Copyright (c) 2003-2014 Chelsio Communications, Inc. All rights reserved.
5  *
6  * This software is available to you under a choice of one of two
7  * licenses.  You may choose to be licensed under the terms of the GNU
8  * General Public License (GPL) Version 2, available from the file
9  * COPYING in the main directory of this source tree, or the
10  * OpenIB.org BSD license below:
11  *
12  *     Redistribution and use in source and binary forms, with or
13  *     without modification, are permitted provided that the following
14  *     conditions are met:
15  *
16  *      - Redistributions of source code must retain the above
17  *        copyright notice, this list of conditions and the following
18  *        disclaimer.
19  *
20  *      - Redistributions in binary form must reproduce the above
21  *        copyright notice, this list of conditions and the following
22  *        disclaimer in the documentation and/or other materials
23  *        provided with the distribution.
24  *
25  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
26  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
27  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
28  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
29  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
30  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
31  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
32  * SOFTWARE.
33  */
34
35 #ifndef __T4_REGS_H
36 #define __T4_REGS_H
37
38 #define MYPF_BASE 0x1b000
39 #define MYPF_REG(reg_addr) (MYPF_BASE + (reg_addr))
40
41 #define PF0_BASE 0x1e000
42 #define PF0_REG(reg_addr) (PF0_BASE + (reg_addr))
43
44 #define PF_STRIDE 0x400
45 #define PF_BASE(idx) (PF0_BASE + (idx) * PF_STRIDE)
46 #define PF_REG(idx, reg) (PF_BASE(idx) + (reg))
47
48 #define MYPORT_BASE 0x1c000
49 #define MYPORT_REG(reg_addr) (MYPORT_BASE + (reg_addr))
50
51 #define PORT0_BASE 0x20000
52 #define PORT0_REG(reg_addr) (PORT0_BASE + (reg_addr))
53
54 #define PORT_STRIDE 0x2000
55 #define PORT_BASE(idx) (PORT0_BASE + (idx) * PORT_STRIDE)
56 #define PORT_REG(idx, reg) (PORT_BASE(idx) + (reg))
57
58 #define EDC_STRIDE (EDC_1_BASE_ADDR - EDC_0_BASE_ADDR)
59 #define EDC_REG(reg, idx) (reg + EDC_STRIDE * idx)
60
61 #define PCIE_MEM_ACCESS_REG(reg_addr, idx) ((reg_addr) + (idx) * 8)
62 #define PCIE_MAILBOX_REG(reg_addr, idx) ((reg_addr) + (idx) * 8)
63 #define MC_BIST_STATUS_REG(reg_addr, idx) ((reg_addr) + (idx) * 4)
64 #define EDC_BIST_STATUS_REG(reg_addr, idx) ((reg_addr) + (idx) * 4)
65
66 #define SGE_PF_KDOORBELL 0x0
67 #define  QID_MASK    0xffff8000U
68 #define  QID_SHIFT   15
69 #define  QID(x)      ((x) << QID_SHIFT)
70 #define  DBPRIO(x)   ((x) << 14)
71 #define  DBTYPE(x)   ((x) << 13)
72 #define  PIDX_MASK   0x00003fffU
73 #define  PIDX_SHIFT  0
74 #define  PIDX(x)     ((x) << PIDX_SHIFT)
75 #define  S_PIDX_T5   0
76 #define  M_PIDX_T5   0x1fffU
77 #define  PIDX_T5(x)  (((x) >> S_PIDX_T5) & M_PIDX_T5)
78
79
80 #define SGE_PF_GTS 0x4
81 #define  INGRESSQID_MASK   0xffff0000U
82 #define  INGRESSQID_SHIFT  16
83 #define  INGRESSQID(x)     ((x) << INGRESSQID_SHIFT)
84 #define  TIMERREG_MASK     0x0000e000U
85 #define  TIMERREG_SHIFT    13
86 #define  TIMERREG(x)       ((x) << TIMERREG_SHIFT)
87 #define  SEINTARM_MASK     0x00001000U
88 #define  SEINTARM_SHIFT    12
89 #define  SEINTARM(x)       ((x) << SEINTARM_SHIFT)
90 #define  CIDXINC_MASK      0x00000fffU
91 #define  CIDXINC_SHIFT     0
92 #define  CIDXINC(x)        ((x) << CIDXINC_SHIFT)
93
94 #define X_RXPKTCPLMODE_SPLIT     1
95 #define X_INGPADBOUNDARY_SHIFT 5
96
97 #define SGE_CONTROL 0x1008
98 #define  DCASYSTYPE             0x00080000U
99 #define  RXPKTCPLMODE_MASK      0x00040000U
100 #define  RXPKTCPLMODE_SHIFT     18
101 #define  RXPKTCPLMODE(x)        ((x) << RXPKTCPLMODE_SHIFT)
102 #define  EGRSTATUSPAGESIZE_MASK  0x00020000U
103 #define  EGRSTATUSPAGESIZE_SHIFT 17
104 #define  EGRSTATUSPAGESIZE(x)    ((x) << EGRSTATUSPAGESIZE_SHIFT)
105 #define  PKTSHIFT_MASK          0x00001c00U
106 #define  PKTSHIFT_SHIFT         10
107 #define  PKTSHIFT(x)            ((x) << PKTSHIFT_SHIFT)
108 #define  PKTSHIFT_GET(x)        (((x) & PKTSHIFT_MASK) >> PKTSHIFT_SHIFT)
109 #define  INGPCIEBOUNDARY_MASK   0x00000380U
110 #define  INGPCIEBOUNDARY_SHIFT  7
111 #define  INGPCIEBOUNDARY(x)     ((x) << INGPCIEBOUNDARY_SHIFT)
112 #define  INGPADBOUNDARY_MASK    0x00000070U
113 #define  INGPADBOUNDARY_SHIFT   4
114 #define  INGPADBOUNDARY(x)      ((x) << INGPADBOUNDARY_SHIFT)
115 #define  INGPADBOUNDARY_GET(x)  (((x) & INGPADBOUNDARY_MASK) \
116                                  >> INGPADBOUNDARY_SHIFT)
117 #define  EGRPCIEBOUNDARY_MASK   0x0000000eU
118 #define  EGRPCIEBOUNDARY_SHIFT  1
119 #define  EGRPCIEBOUNDARY(x)     ((x) << EGRPCIEBOUNDARY_SHIFT)
120 #define  GLOBALENABLE           0x00000001U
121
122 #define SGE_HOST_PAGE_SIZE 0x100c
123
124 #define  HOSTPAGESIZEPF7_MASK   0x0000000fU
125 #define  HOSTPAGESIZEPF7_SHIFT  28
126 #define  HOSTPAGESIZEPF7(x)     ((x) << HOSTPAGESIZEPF7_SHIFT)
127
128 #define  HOSTPAGESIZEPF6_MASK   0x0000000fU
129 #define  HOSTPAGESIZEPF6_SHIFT  24
130 #define  HOSTPAGESIZEPF6(x)     ((x) << HOSTPAGESIZEPF6_SHIFT)
131
132 #define  HOSTPAGESIZEPF5_MASK   0x0000000fU
133 #define  HOSTPAGESIZEPF5_SHIFT  20
134 #define  HOSTPAGESIZEPF5(x)     ((x) << HOSTPAGESIZEPF5_SHIFT)
135
136 #define  HOSTPAGESIZEPF4_MASK   0x0000000fU
137 #define  HOSTPAGESIZEPF4_SHIFT  16
138 #define  HOSTPAGESIZEPF4(x)     ((x) << HOSTPAGESIZEPF4_SHIFT)
139
140 #define  HOSTPAGESIZEPF3_MASK   0x0000000fU
141 #define  HOSTPAGESIZEPF3_SHIFT  12
142 #define  HOSTPAGESIZEPF3(x)     ((x) << HOSTPAGESIZEPF3_SHIFT)
143
144 #define  HOSTPAGESIZEPF2_MASK   0x0000000fU
145 #define  HOSTPAGESIZEPF2_SHIFT  8
146 #define  HOSTPAGESIZEPF2(x)     ((x) << HOSTPAGESIZEPF2_SHIFT)
147
148 #define  HOSTPAGESIZEPF1_MASK   0x0000000fU
149 #define  HOSTPAGESIZEPF1_SHIFT  4
150 #define  HOSTPAGESIZEPF1(x)     ((x) << HOSTPAGESIZEPF1_SHIFT)
151
152 #define  HOSTPAGESIZEPF0_MASK   0x0000000fU
153 #define  HOSTPAGESIZEPF0_SHIFT  0
154 #define  HOSTPAGESIZEPF0(x)     ((x) << HOSTPAGESIZEPF0_SHIFT)
155
156 #define SGE_EGRESS_QUEUES_PER_PAGE_PF 0x1010
157 #define  QUEUESPERPAGEPF0_MASK   0x0000000fU
158 #define  QUEUESPERPAGEPF0_GET(x) ((x) & QUEUESPERPAGEPF0_MASK)
159
160 #define QUEUESPERPAGEPF1    4
161
162 #define SGE_INT_CAUSE1 0x1024
163 #define SGE_INT_CAUSE2 0x1030
164 #define SGE_INT_CAUSE3 0x103c
165 #define  ERR_FLM_DBP               0x80000000U
166 #define  ERR_FLM_IDMA1             0x40000000U
167 #define  ERR_FLM_IDMA0             0x20000000U
168 #define  ERR_FLM_HINT              0x10000000U
169 #define  ERR_PCIE_ERROR3           0x08000000U
170 #define  ERR_PCIE_ERROR2           0x04000000U
171 #define  ERR_PCIE_ERROR1           0x02000000U
172 #define  ERR_PCIE_ERROR0           0x01000000U
173 #define  ERR_TIMER_ABOVE_MAX_QID   0x00800000U
174 #define  ERR_CPL_EXCEED_IQE_SIZE   0x00400000U
175 #define  ERR_INVALID_CIDX_INC      0x00200000U
176 #define  ERR_ITP_TIME_PAUSED       0x00100000U
177 #define  ERR_CPL_OPCODE_0          0x00080000U
178 #define  ERR_DROPPED_DB            0x00040000U
179 #define  ERR_DATA_CPL_ON_HIGH_QID1 0x00020000U
180 #define  ERR_DATA_CPL_ON_HIGH_QID0 0x00010000U
181 #define  ERR_BAD_DB_PIDX3          0x00008000U
182 #define  ERR_BAD_DB_PIDX2          0x00004000U
183 #define  ERR_BAD_DB_PIDX1          0x00002000U
184 #define  ERR_BAD_DB_PIDX0          0x00001000U
185 #define  ERR_ING_PCIE_CHAN         0x00000800U
186 #define  ERR_ING_CTXT_PRIO         0x00000400U
187 #define  ERR_EGR_CTXT_PRIO         0x00000200U
188 #define  DBFIFO_HP_INT             0x00000100U
189 #define  DBFIFO_LP_INT             0x00000080U
190 #define  REG_ADDRESS_ERR           0x00000040U
191 #define  INGRESS_SIZE_ERR          0x00000020U
192 #define  EGRESS_SIZE_ERR           0x00000010U
193 #define  ERR_INV_CTXT3             0x00000008U
194 #define  ERR_INV_CTXT2             0x00000004U
195 #define  ERR_INV_CTXT1             0x00000002U
196 #define  ERR_INV_CTXT0             0x00000001U
197
198 #define SGE_INT_ENABLE3 0x1040
199 #define SGE_FL_BUFFER_SIZE0 0x1044
200 #define SGE_FL_BUFFER_SIZE1 0x1048
201 #define SGE_FL_BUFFER_SIZE2 0x104c
202 #define SGE_FL_BUFFER_SIZE3 0x1050
203 #define SGE_FL_BUFFER_SIZE4 0x1054
204 #define SGE_FL_BUFFER_SIZE5 0x1058
205 #define SGE_FL_BUFFER_SIZE6 0x105c
206 #define SGE_FL_BUFFER_SIZE7 0x1060
207 #define SGE_FL_BUFFER_SIZE8 0x1064
208
209 #define SGE_INGRESS_RX_THRESHOLD 0x10a0
210 #define  THRESHOLD_0_MASK   0x3f000000U
211 #define  THRESHOLD_0_SHIFT  24
212 #define  THRESHOLD_0(x)     ((x) << THRESHOLD_0_SHIFT)
213 #define  THRESHOLD_0_GET(x) (((x) & THRESHOLD_0_MASK) >> THRESHOLD_0_SHIFT)
214 #define  THRESHOLD_1_MASK   0x003f0000U
215 #define  THRESHOLD_1_SHIFT  16
216 #define  THRESHOLD_1(x)     ((x) << THRESHOLD_1_SHIFT)
217 #define  THRESHOLD_1_GET(x) (((x) & THRESHOLD_1_MASK) >> THRESHOLD_1_SHIFT)
218 #define  THRESHOLD_2_MASK   0x00003f00U
219 #define  THRESHOLD_2_SHIFT  8
220 #define  THRESHOLD_2(x)     ((x) << THRESHOLD_2_SHIFT)
221 #define  THRESHOLD_2_GET(x) (((x) & THRESHOLD_2_MASK) >> THRESHOLD_2_SHIFT)
222 #define  THRESHOLD_3_MASK   0x0000003fU
223 #define  THRESHOLD_3_SHIFT  0
224 #define  THRESHOLD_3(x)     ((x) << THRESHOLD_3_SHIFT)
225 #define  THRESHOLD_3_GET(x) (((x) & THRESHOLD_3_MASK) >> THRESHOLD_3_SHIFT)
226
227 #define SGE_CONM_CTRL 0x1094
228 #define  EGRTHRESHOLD_MASK   0x00003f00U
229 #define  EGRTHRESHOLDshift   8
230 #define  EGRTHRESHOLD(x)     ((x) << EGRTHRESHOLDshift)
231 #define  EGRTHRESHOLD_GET(x) (((x) & EGRTHRESHOLD_MASK) >> EGRTHRESHOLDshift)
232
233 #define EGRTHRESHOLDPACKING_MASK        0x3fU
234 #define EGRTHRESHOLDPACKING_SHIFT       14
235 #define EGRTHRESHOLDPACKING(x)          ((x) << EGRTHRESHOLDPACKING_SHIFT)
236 #define EGRTHRESHOLDPACKING_GET(x)      (((x) >> EGRTHRESHOLDPACKING_SHIFT) & \
237                                           EGRTHRESHOLDPACKING_MASK)
238
239 #define SGE_DBFIFO_STATUS 0x10a4
240 #define  HP_INT_THRESH_SHIFT 28
241 #define  HP_INT_THRESH_MASK  0xfU
242 #define  HP_INT_THRESH(x)    ((x) << HP_INT_THRESH_SHIFT)
243 #define  LP_INT_THRESH_SHIFT 12
244 #define  LP_INT_THRESH_MASK  0xfU
245 #define  LP_INT_THRESH(x)    ((x) << LP_INT_THRESH_SHIFT)
246
247 #define SGE_DOORBELL_CONTROL 0x10a8
248 #define  ENABLE_DROP        (1 << 13)
249
250 #define S_NOCOALESCE    26
251 #define V_NOCOALESCE(x) ((x) << S_NOCOALESCE)
252 #define F_NOCOALESCE    V_NOCOALESCE(1U)
253
254 #define SGE_TIMER_VALUE_0_AND_1 0x10b8
255 #define  TIMERVALUE0_MASK   0xffff0000U
256 #define  TIMERVALUE0_SHIFT  16
257 #define  TIMERVALUE0(x)     ((x) << TIMERVALUE0_SHIFT)
258 #define  TIMERVALUE0_GET(x) (((x) & TIMERVALUE0_MASK) >> TIMERVALUE0_SHIFT)
259 #define  TIMERVALUE1_MASK   0x0000ffffU
260 #define  TIMERVALUE1_SHIFT  0
261 #define  TIMERVALUE1(x)     ((x) << TIMERVALUE1_SHIFT)
262 #define  TIMERVALUE1_GET(x) (((x) & TIMERVALUE1_MASK) >> TIMERVALUE1_SHIFT)
263
264 #define SGE_TIMER_VALUE_2_AND_3 0x10bc
265 #define  TIMERVALUE2_MASK   0xffff0000U
266 #define  TIMERVALUE2_SHIFT  16
267 #define  TIMERVALUE2(x)     ((x) << TIMERVALUE2_SHIFT)
268 #define  TIMERVALUE2_GET(x) (((x) & TIMERVALUE2_MASK) >> TIMERVALUE2_SHIFT)
269 #define  TIMERVALUE3_MASK   0x0000ffffU
270 #define  TIMERVALUE3_SHIFT  0
271 #define  TIMERVALUE3(x)     ((x) << TIMERVALUE3_SHIFT)
272 #define  TIMERVALUE3_GET(x) (((x) & TIMERVALUE3_MASK) >> TIMERVALUE3_SHIFT)
273
274 #define SGE_TIMER_VALUE_4_AND_5 0x10c0
275 #define  TIMERVALUE4_MASK   0xffff0000U
276 #define  TIMERVALUE4_SHIFT  16
277 #define  TIMERVALUE4(x)     ((x) << TIMERVALUE4_SHIFT)
278 #define  TIMERVALUE4_GET(x) (((x) & TIMERVALUE4_MASK) >> TIMERVALUE4_SHIFT)
279 #define  TIMERVALUE5_MASK   0x0000ffffU
280 #define  TIMERVALUE5_SHIFT  0
281 #define  TIMERVALUE5(x)     ((x) << TIMERVALUE5_SHIFT)
282 #define  TIMERVALUE5_GET(x) (((x) & TIMERVALUE5_MASK) >> TIMERVALUE5_SHIFT)
283
284 #define SGE_DEBUG_INDEX 0x10cc
285 #define SGE_DEBUG_DATA_HIGH 0x10d0
286 #define SGE_DEBUG_DATA_LOW 0x10d4
287 #define SGE_DEBUG_DATA_LOW_INDEX_2      0x12c8
288 #define SGE_DEBUG_DATA_LOW_INDEX_3      0x12cc
289 #define SGE_DEBUG_DATA_HIGH_INDEX_10    0x12a8
290 #define SGE_INGRESS_QUEUES_PER_PAGE_PF 0x10f4
291
292 #define S_HP_INT_THRESH    28
293 #define M_HP_INT_THRESH 0xfU
294 #define V_HP_INT_THRESH(x) ((x) << S_HP_INT_THRESH)
295 #define S_LP_INT_THRESH_T5    18
296 #define V_LP_INT_THRESH_T5(x) ((x) << S_LP_INT_THRESH_T5)
297 #define M_LP_COUNT_T5    0x3ffffU
298 #define G_LP_COUNT_T5(x) (((x) >> S_LP_COUNT) & M_LP_COUNT_T5)
299 #define M_HP_COUNT 0x7ffU
300 #define S_HP_COUNT 16
301 #define G_HP_COUNT(x) (((x) >> S_HP_COUNT) & M_HP_COUNT)
302 #define S_LP_INT_THRESH    12
303 #define M_LP_INT_THRESH 0xfU
304 #define M_LP_INT_THRESH_T5    0xfffU
305 #define V_LP_INT_THRESH(x) ((x) << S_LP_INT_THRESH)
306 #define M_LP_COUNT 0x7ffU
307 #define S_LP_COUNT 0
308 #define G_LP_COUNT(x) (((x) >> S_LP_COUNT) & M_LP_COUNT)
309 #define A_SGE_DBFIFO_STATUS 0x10a4
310
311 #define SGE_STAT_TOTAL 0x10e4
312 #define SGE_STAT_MATCH 0x10e8
313
314 #define SGE_STAT_CFG   0x10ec
315 #define S_STATSOURCE_T5    9
316 #define STATSOURCE_T5(x) ((x) << S_STATSOURCE_T5)
317
318 #define SGE_DBFIFO_STATUS2 0x1118
319 #define M_HP_COUNT_T5    0x3ffU
320 #define G_HP_COUNT_T5(x) ((x)  & M_HP_COUNT_T5)
321 #define S_HP_INT_THRESH_T5    10
322 #define M_HP_INT_THRESH_T5    0xfU
323 #define V_HP_INT_THRESH_T5(x) ((x) << S_HP_INT_THRESH_T5)
324
325 #define S_ENABLE_DROP    13
326 #define V_ENABLE_DROP(x) ((x) << S_ENABLE_DROP)
327 #define F_ENABLE_DROP    V_ENABLE_DROP(1U)
328 #define S_DROPPED_DB 0
329 #define V_DROPPED_DB(x) ((x) << S_DROPPED_DB)
330 #define F_DROPPED_DB V_DROPPED_DB(1U)
331 #define A_SGE_DOORBELL_CONTROL 0x10a8
332
333 #define A_SGE_CTXT_CMD 0x11fc
334 #define A_SGE_DBQ_CTXT_BADDR 0x1084
335
336 #define PCIE_PF_CFG 0x40
337 #define  AIVEC(x)       ((x) << 4)
338 #define  AIVEC_MASK     0x3ffU
339
340 #define PCIE_PF_CLI 0x44
341 #define PCIE_INT_CAUSE 0x3004
342 #define  UNXSPLCPLERR  0x20000000U
343 #define  PCIEPINT      0x10000000U
344 #define  PCIESINT      0x08000000U
345 #define  RPLPERR       0x04000000U
346 #define  RXWRPERR      0x02000000U
347 #define  RXCPLPERR     0x01000000U
348 #define  PIOTAGPERR    0x00800000U
349 #define  MATAGPERR     0x00400000U
350 #define  INTXCLRPERR   0x00200000U
351 #define  FIDPERR       0x00100000U
352 #define  CFGSNPPERR    0x00080000U
353 #define  HRSPPERR      0x00040000U
354 #define  HREQPERR      0x00020000U
355 #define  HCNTPERR      0x00010000U
356 #define  DRSPPERR      0x00008000U
357 #define  DREQPERR      0x00004000U
358 #define  DCNTPERR      0x00002000U
359 #define  CRSPPERR      0x00001000U
360 #define  CREQPERR      0x00000800U
361 #define  CCNTPERR      0x00000400U
362 #define  TARTAGPERR    0x00000200U
363 #define  PIOREQPERR    0x00000100U
364 #define  PIOCPLPERR    0x00000080U
365 #define  MSIXDIPERR    0x00000040U
366 #define  MSIXDATAPERR  0x00000020U
367 #define  MSIXADDRHPERR 0x00000010U
368 #define  MSIXADDRLPERR 0x00000008U
369 #define  MSIDATAPERR   0x00000004U
370 #define  MSIADDRHPERR  0x00000002U
371 #define  MSIADDRLPERR  0x00000001U
372
373 #define  READRSPERR      0x20000000U
374 #define  TRGT1GRPPERR    0x10000000U
375 #define  IPSOTPERR       0x08000000U
376 #define  IPRXDATAGRPPERR 0x02000000U
377 #define  IPRXHDRGRPPERR  0x01000000U
378 #define  MAGRPPERR       0x00400000U
379 #define  VFIDPERR        0x00200000U
380 #define  HREQWRPERR      0x00010000U
381 #define  DREQWRPERR      0x00002000U
382 #define  MSTTAGQPERR     0x00000400U
383 #define  PIOREQGRPPERR   0x00000100U
384 #define  PIOCPLGRPPERR   0x00000080U
385 #define  MSIXSTIPERR     0x00000004U
386 #define  MSTTIMEOUTPERR  0x00000002U
387 #define  MSTGRPPERR      0x00000001U
388
389 #define PCIE_NONFAT_ERR 0x3010
390 #define PCIE_CFG_SPACE_REQ 0x3060
391 #define PCIE_CFG_SPACE_DATA 0x3064
392 #define PCIE_MEM_ACCESS_BASE_WIN 0x3068
393 #define S_PCIEOFST       10
394 #define M_PCIEOFST       0x3fffffU
395 #define GET_PCIEOFST(x)  (((x) >> S_PCIEOFST) & M_PCIEOFST)
396 #define  PCIEOFST_MASK   0xfffffc00U
397 #define  BIR_MASK        0x00000300U
398 #define  BIR_SHIFT       8
399 #define  BIR(x)          ((x) << BIR_SHIFT)
400 #define  WINDOW_MASK     0x000000ffU
401 #define  WINDOW_SHIFT    0
402 #define  WINDOW(x)       ((x) << WINDOW_SHIFT)
403 #define  GET_WINDOW(x)   (((x) >> WINDOW_SHIFT) & WINDOW_MASK)
404 #define PCIE_MEM_ACCESS_OFFSET 0x306c
405 #define ENABLE  (1U << 30)
406 #define FUNCTION(x) ((x) << 12)
407 #define F_LOCALCFG    (1U << 28)
408
409 #define S_PFNUM    0
410 #define V_PFNUM(x) ((x) << S_PFNUM)
411
412 #define PCIE_FW 0x30b8
413 #define  PCIE_FW_ERR            0x80000000U
414 #define  PCIE_FW_INIT           0x40000000U
415 #define  PCIE_FW_HALT           0x20000000U
416 #define  PCIE_FW_MASTER_VLD     0x00008000U
417 #define  PCIE_FW_MASTER(x)      ((x) << 12)
418 #define  PCIE_FW_MASTER_MASK    0x7
419 #define  PCIE_FW_MASTER_GET(x)  (((x) >> 12) & PCIE_FW_MASTER_MASK)
420
421 #define PCIE_CORE_UTL_SYSTEM_BUS_AGENT_STATUS 0x5908
422 #define  RNPP 0x80000000U
423 #define  RPCP 0x20000000U
424 #define  RCIP 0x08000000U
425 #define  RCCP 0x04000000U
426 #define  RFTP 0x00800000U
427 #define  PTRP 0x00100000U
428
429 #define PCIE_CORE_UTL_PCI_EXPRESS_PORT_STATUS 0x59a4
430 #define  TPCP 0x40000000U
431 #define  TNPP 0x20000000U
432 #define  TFTP 0x10000000U
433 #define  TCAP 0x08000000U
434 #define  TCIP 0x04000000U
435 #define  RCAP 0x02000000U
436 #define  PLUP 0x00800000U
437 #define  PLDN 0x00400000U
438 #define  OTDD 0x00200000U
439 #define  GTRP 0x00100000U
440 #define  RDPE 0x00040000U
441 #define  TDCE 0x00020000U
442 #define  TDUE 0x00010000U
443
444 #define MC_INT_CAUSE 0x7518
445 #define  ECC_UE_INT_CAUSE 0x00000004U
446 #define  ECC_CE_INT_CAUSE 0x00000002U
447 #define  PERR_INT_CAUSE   0x00000001U
448
449 #define MC_ECC_STATUS 0x751c
450 #define  ECC_CECNT_MASK   0xffff0000U
451 #define  ECC_CECNT_SHIFT  16
452 #define  ECC_CECNT(x)     ((x) << ECC_CECNT_SHIFT)
453 #define  ECC_CECNT_GET(x) (((x) & ECC_CECNT_MASK) >> ECC_CECNT_SHIFT)
454 #define  ECC_UECNT_MASK   0x0000ffffU
455 #define  ECC_UECNT_SHIFT  0
456 #define  ECC_UECNT(x)     ((x) << ECC_UECNT_SHIFT)
457 #define  ECC_UECNT_GET(x) (((x) & ECC_UECNT_MASK) >> ECC_UECNT_SHIFT)
458
459 #define MC_BIST_CMD 0x7600
460 #define  START_BIST          0x80000000U
461 #define  BIST_CMD_GAP_MASK   0x0000ff00U
462 #define  BIST_CMD_GAP_SHIFT  8
463 #define  BIST_CMD_GAP(x)     ((x) << BIST_CMD_GAP_SHIFT)
464 #define  BIST_OPCODE_MASK    0x00000003U
465 #define  BIST_OPCODE_SHIFT   0
466 #define  BIST_OPCODE(x)      ((x) << BIST_OPCODE_SHIFT)
467
468 #define MC_BIST_CMD_ADDR 0x7604
469 #define MC_BIST_CMD_LEN 0x7608
470 #define MC_BIST_DATA_PATTERN 0x760c
471 #define  BIST_DATA_TYPE_MASK   0x0000000fU
472 #define  BIST_DATA_TYPE_SHIFT  0
473 #define  BIST_DATA_TYPE(x)     ((x) << BIST_DATA_TYPE_SHIFT)
474
475 #define MC_BIST_STATUS_RDATA 0x7688
476
477 #define MA_EDRAM0_BAR 0x77c0
478 #define MA_EDRAM1_BAR 0x77c4
479 #define EDRAM_SIZE_MASK   0xfffU
480 #define EDRAM_SIZE_GET(x) ((x) & EDRAM_SIZE_MASK)
481
482 #define MA_EXT_MEMORY_BAR 0x77c8
483 #define  EXT_MEM_SIZE_MASK   0x00000fffU
484 #define  EXT_MEM_SIZE_SHIFT  0
485 #define  EXT_MEM_SIZE_GET(x) (((x) & EXT_MEM_SIZE_MASK) >> EXT_MEM_SIZE_SHIFT)
486
487 #define MA_TARGET_MEM_ENABLE 0x77d8
488 #define  EXT_MEM1_ENABLE 0x00000010U
489 #define  EXT_MEM_ENABLE 0x00000004U
490 #define  EDRAM1_ENABLE  0x00000002U
491 #define  EDRAM0_ENABLE  0x00000001U
492
493 #define MA_INT_CAUSE 0x77e0
494 #define  MEM_PERR_INT_CAUSE 0x00000002U
495 #define  MEM_WRAP_INT_CAUSE 0x00000001U
496
497 #define MA_INT_WRAP_STATUS 0x77e4
498 #define  MEM_WRAP_ADDRESS_MASK   0xfffffff0U
499 #define  MEM_WRAP_ADDRESS_SHIFT  4
500 #define  MEM_WRAP_ADDRESS_GET(x) (((x) & MEM_WRAP_ADDRESS_MASK) >> MEM_WRAP_ADDRESS_SHIFT)
501 #define  MEM_WRAP_CLIENT_NUM_MASK   0x0000000fU
502 #define  MEM_WRAP_CLIENT_NUM_SHIFT  0
503 #define  MEM_WRAP_CLIENT_NUM_GET(x) (((x) & MEM_WRAP_CLIENT_NUM_MASK) >> MEM_WRAP_CLIENT_NUM_SHIFT)
504 #define MA_PCIE_FW 0x30b8
505 #define MA_PARITY_ERROR_STATUS 0x77f4
506
507 #define MA_EXT_MEMORY1_BAR 0x7808
508 #define EDC_0_BASE_ADDR 0x7900
509
510 #define EDC_BIST_CMD 0x7904
511 #define EDC_BIST_CMD_ADDR 0x7908
512 #define EDC_BIST_CMD_LEN 0x790c
513 #define EDC_BIST_DATA_PATTERN 0x7910
514 #define EDC_BIST_STATUS_RDATA 0x7928
515 #define EDC_INT_CAUSE 0x7978
516 #define  ECC_UE_PAR     0x00000020U
517 #define  ECC_CE_PAR     0x00000010U
518 #define  PERR_PAR_CAUSE 0x00000008U
519
520 #define EDC_ECC_STATUS 0x797c
521
522 #define EDC_1_BASE_ADDR 0x7980
523
524 #define CIM_BOOT_CFG 0x7b00
525 #define  BOOTADDR_MASK 0xffffff00U
526 #define  UPCRST        0x1U
527
528 #define CIM_PF_MAILBOX_DATA 0x240
529 #define CIM_PF_MAILBOX_CTRL 0x280
530 #define  MBMSGVALID     0x00000008U
531 #define  MBINTREQ       0x00000004U
532 #define  MBOWNER_MASK   0x00000003U
533 #define  MBOWNER_SHIFT  0
534 #define  MBOWNER(x)     ((x) << MBOWNER_SHIFT)
535 #define  MBOWNER_GET(x) (((x) & MBOWNER_MASK) >> MBOWNER_SHIFT)
536
537 #define CIM_PF_HOST_INT_ENABLE 0x288
538 #define  MBMSGRDYINTEN(x) ((x) << 19)
539
540 #define CIM_PF_HOST_INT_CAUSE 0x28c
541 #define  MBMSGRDYINT 0x00080000U
542
543 #define CIM_HOST_INT_CAUSE 0x7b2c
544 #define  TIEQOUTPARERRINT  0x00100000U
545 #define  TIEQINPARERRINT   0x00080000U
546 #define  MBHOSTPARERR      0x00040000U
547 #define  MBUPPARERR        0x00020000U
548 #define  IBQPARERR         0x0001f800U
549 #define  IBQTP0PARERR      0x00010000U
550 #define  IBQTP1PARERR      0x00008000U
551 #define  IBQULPPARERR      0x00004000U
552 #define  IBQSGELOPARERR    0x00002000U
553 #define  IBQSGEHIPARERR    0x00001000U
554 #define  IBQNCSIPARERR     0x00000800U
555 #define  OBQPARERR         0x000007e0U
556 #define  OBQULP0PARERR     0x00000400U
557 #define  OBQULP1PARERR     0x00000200U
558 #define  OBQULP2PARERR     0x00000100U
559 #define  OBQULP3PARERR     0x00000080U
560 #define  OBQSGEPARERR      0x00000040U
561 #define  OBQNCSIPARERR     0x00000020U
562 #define  PREFDROPINT       0x00000002U
563 #define  UPACCNONZERO      0x00000001U
564
565 #define CIM_HOST_UPACC_INT_CAUSE 0x7b34
566 #define  EEPROMWRINT      0x40000000U
567 #define  TIMEOUTMAINT     0x20000000U
568 #define  TIMEOUTINT       0x10000000U
569 #define  RSPOVRLOOKUPINT  0x08000000U
570 #define  REQOVRLOOKUPINT  0x04000000U
571 #define  BLKWRPLINT       0x02000000U
572 #define  BLKRDPLINT       0x01000000U
573 #define  SGLWRPLINT       0x00800000U
574 #define  SGLRDPLINT       0x00400000U
575 #define  BLKWRCTLINT      0x00200000U
576 #define  BLKRDCTLINT      0x00100000U
577 #define  SGLWRCTLINT      0x00080000U
578 #define  SGLRDCTLINT      0x00040000U
579 #define  BLKWREEPROMINT   0x00020000U
580 #define  BLKRDEEPROMINT   0x00010000U
581 #define  SGLWREEPROMINT   0x00008000U
582 #define  SGLRDEEPROMINT   0x00004000U
583 #define  BLKWRFLASHINT    0x00002000U
584 #define  BLKRDFLASHINT    0x00001000U
585 #define  SGLWRFLASHINT    0x00000800U
586 #define  SGLRDFLASHINT    0x00000400U
587 #define  BLKWRBOOTINT     0x00000200U
588 #define  BLKRDBOOTINT     0x00000100U
589 #define  SGLWRBOOTINT     0x00000080U
590 #define  SGLRDBOOTINT     0x00000040U
591 #define  ILLWRBEINT       0x00000020U
592 #define  ILLRDBEINT       0x00000010U
593 #define  ILLRDINT         0x00000008U
594 #define  ILLWRINT         0x00000004U
595 #define  ILLTRANSINT      0x00000002U
596 #define  RSVDSPACEINT     0x00000001U
597
598 #define TP_OUT_CONFIG 0x7d04
599 #define  VLANEXTENABLE_MASK  0x0000f000U
600 #define  VLANEXTENABLE_SHIFT 12
601
602 #define TP_GLOBAL_CONFIG 0x7d08
603 #define  FIVETUPLELOOKUP_SHIFT  17
604 #define  FIVETUPLELOOKUP_MASK   0x00060000U
605 #define  FIVETUPLELOOKUP(x)     ((x) << FIVETUPLELOOKUP_SHIFT)
606 #define  FIVETUPLELOOKUP_GET(x) (((x) & FIVETUPLELOOKUP_MASK) >> \
607                                 FIVETUPLELOOKUP_SHIFT)
608
609 #define TP_PARA_REG2 0x7d68
610 #define  MAXRXDATA_MASK    0xffff0000U
611 #define  MAXRXDATA_SHIFT   16
612 #define  MAXRXDATA_GET(x) (((x) & MAXRXDATA_MASK) >> MAXRXDATA_SHIFT)
613
614 #define TP_TIMER_RESOLUTION 0x7d90
615 #define  TIMERRESOLUTION_MASK   0x00ff0000U
616 #define  TIMERRESOLUTION_SHIFT  16
617 #define  TIMERRESOLUTION_GET(x) (((x) & TIMERRESOLUTION_MASK) >> TIMERRESOLUTION_SHIFT)
618 #define  DELAYEDACKRESOLUTION_MASK 0x000000ffU
619 #define  DELAYEDACKRESOLUTION_SHIFT     0
620 #define  DELAYEDACKRESOLUTION_GET(x) \
621         (((x) & DELAYEDACKRESOLUTION_MASK) >> DELAYEDACKRESOLUTION_SHIFT)
622
623 #define TP_SHIFT_CNT 0x7dc0
624 #define  SYNSHIFTMAX_SHIFT         24
625 #define  SYNSHIFTMAX_MASK          0xff000000U
626 #define  SYNSHIFTMAX(x)            ((x) << SYNSHIFTMAX_SHIFT)
627 #define  SYNSHIFTMAX_GET(x)        (((x) & SYNSHIFTMAX_MASK) >> \
628                                    SYNSHIFTMAX_SHIFT)
629 #define  RXTSHIFTMAXR1_SHIFT       20
630 #define  RXTSHIFTMAXR1_MASK        0x00f00000U
631 #define  RXTSHIFTMAXR1(x)          ((x) << RXTSHIFTMAXR1_SHIFT)
632 #define  RXTSHIFTMAXR1_GET(x)      (((x) & RXTSHIFTMAXR1_MASK) >> \
633                                    RXTSHIFTMAXR1_SHIFT)
634 #define  RXTSHIFTMAXR2_SHIFT       16
635 #define  RXTSHIFTMAXR2_MASK        0x000f0000U
636 #define  RXTSHIFTMAXR2(x)          ((x) << RXTSHIFTMAXR2_SHIFT)
637 #define  RXTSHIFTMAXR2_GET(x)      (((x) & RXTSHIFTMAXR2_MASK) >> \
638                                    RXTSHIFTMAXR2_SHIFT)
639 #define  PERSHIFTBACKOFFMAX_SHIFT  12
640 #define  PERSHIFTBACKOFFMAX_MASK   0x0000f000U
641 #define  PERSHIFTBACKOFFMAX(x)     ((x) << PERSHIFTBACKOFFMAX_SHIFT)
642 #define  PERSHIFTBACKOFFMAX_GET(x) (((x) & PERSHIFTBACKOFFMAX_MASK) >> \
643                                    PERSHIFTBACKOFFMAX_SHIFT)
644 #define  PERSHIFTMAX_SHIFT         8
645 #define  PERSHIFTMAX_MASK          0x00000f00U
646 #define  PERSHIFTMAX(x)            ((x) << PERSHIFTMAX_SHIFT)
647 #define  PERSHIFTMAX_GET(x)        (((x) & PERSHIFTMAX_MASK) >> \
648                                    PERSHIFTMAX_SHIFT)
649 #define  KEEPALIVEMAXR1_SHIFT      4
650 #define  KEEPALIVEMAXR1_MASK       0x000000f0U
651 #define  KEEPALIVEMAXR1(x)         ((x) << KEEPALIVEMAXR1_SHIFT)
652 #define  KEEPALIVEMAXR1_GET(x)     (((x) & KEEPALIVEMAXR1_MASK) >> \
653                                    KEEPALIVEMAXR1_SHIFT)
654 #define KEEPALIVEMAXR2_SHIFT       0
655 #define KEEPALIVEMAXR2_MASK        0x0000000fU
656 #define KEEPALIVEMAXR2(x)          ((x) << KEEPALIVEMAXR2_SHIFT)
657 #define KEEPALIVEMAXR2_GET(x)      (((x) & KEEPALIVEMAXR2_MASK) >> \
658                                    KEEPALIVEMAXR2_SHIFT)
659
660 #define TP_CCTRL_TABLE 0x7ddc
661 #define TP_MTU_TABLE 0x7de4
662 #define  MTUINDEX_MASK   0xff000000U
663 #define  MTUINDEX_SHIFT  24
664 #define  MTUINDEX(x)     ((x) << MTUINDEX_SHIFT)
665 #define  MTUWIDTH_MASK   0x000f0000U
666 #define  MTUWIDTH_SHIFT  16
667 #define  MTUWIDTH(x)     ((x) << MTUWIDTH_SHIFT)
668 #define  MTUWIDTH_GET(x) (((x) & MTUWIDTH_MASK) >> MTUWIDTH_SHIFT)
669 #define  MTUVALUE_MASK   0x00003fffU
670 #define  MTUVALUE_SHIFT  0
671 #define  MTUVALUE(x)     ((x) << MTUVALUE_SHIFT)
672 #define  MTUVALUE_GET(x) (((x) & MTUVALUE_MASK) >> MTUVALUE_SHIFT)
673
674 #define TP_RSS_LKP_TABLE 0x7dec
675 #define  LKPTBLROWVLD        0x80000000U
676 #define  LKPTBLQUEUE1_MASK   0x000ffc00U
677 #define  LKPTBLQUEUE1_SHIFT  10
678 #define  LKPTBLQUEUE1(x)     ((x) << LKPTBLQUEUE1_SHIFT)
679 #define  LKPTBLQUEUE1_GET(x) (((x) & LKPTBLQUEUE1_MASK) >> LKPTBLQUEUE1_SHIFT)
680 #define  LKPTBLQUEUE0_MASK   0x000003ffU
681 #define  LKPTBLQUEUE0_SHIFT  0
682 #define  LKPTBLQUEUE0(x)     ((x) << LKPTBLQUEUE0_SHIFT)
683 #define  LKPTBLQUEUE0_GET(x) (((x) & LKPTBLQUEUE0_MASK) >> LKPTBLQUEUE0_SHIFT)
684
685 #define TP_PIO_ADDR 0x7e40
686 #define TP_PIO_DATA 0x7e44
687 #define TP_MIB_INDEX 0x7e50
688 #define TP_MIB_DATA 0x7e54
689 #define TP_INT_CAUSE 0x7e74
690 #define  FLMTXFLSTEMPTY 0x40000000U
691
692 #define TP_VLAN_PRI_MAP 0x140
693 #define  FRAGMENTATION_SHIFT 9
694 #define  FRAGMENTATION_MASK  0x00000200U
695 #define  MPSHITTYPE_MASK     0x00000100U
696 #define  MACMATCH_MASK       0x00000080U
697 #define  ETHERTYPE_MASK      0x00000040U
698 #define  PROTOCOL_MASK       0x00000020U
699 #define  TOS_MASK            0x00000010U
700 #define  VLAN_MASK           0x00000008U
701 #define  VNIC_ID_MASK        0x00000004U
702 #define  PORT_MASK           0x00000002U
703 #define  FCOE_SHIFT          0
704 #define  FCOE_MASK           0x00000001U
705
706 #define TP_INGRESS_CONFIG 0x141
707 #define  VNIC                0x00000800U
708 #define  CSUM_HAS_PSEUDO_HDR 0x00000400U
709 #define  RM_OVLAN            0x00000200U
710 #define  LOOKUPEVERYPKT      0x00000100U
711
712 #define TP_MIB_MAC_IN_ERR_0 0x0
713 #define TP_MIB_TCP_OUT_RST 0xc
714 #define TP_MIB_TCP_IN_SEG_HI 0x10
715 #define TP_MIB_TCP_IN_SEG_LO 0x11
716 #define TP_MIB_TCP_OUT_SEG_HI 0x12
717 #define TP_MIB_TCP_OUT_SEG_LO 0x13
718 #define TP_MIB_TCP_RXT_SEG_HI 0x14
719 #define TP_MIB_TCP_RXT_SEG_LO 0x15
720 #define TP_MIB_TNL_CNG_DROP_0 0x18
721 #define TP_MIB_TCP_V6IN_ERR_0 0x28
722 #define TP_MIB_TCP_V6OUT_RST 0x2c
723 #define TP_MIB_OFD_ARP_DROP 0x36
724 #define TP_MIB_TNL_DROP_0 0x44
725 #define TP_MIB_OFD_VLN_DROP_0 0x58
726
727 #define ULP_TX_INT_CAUSE 0x8dcc
728 #define  PBL_BOUND_ERR_CH3 0x80000000U
729 #define  PBL_BOUND_ERR_CH2 0x40000000U
730 #define  PBL_BOUND_ERR_CH1 0x20000000U
731 #define  PBL_BOUND_ERR_CH0 0x10000000U
732
733 #define PM_RX_INT_CAUSE 0x8fdc
734 #define  ZERO_E_CMD_ERROR     0x00400000U
735 #define  PMRX_FRAMING_ERROR   0x003ffff0U
736 #define  OCSPI_PAR_ERROR      0x00000008U
737 #define  DB_OPTIONS_PAR_ERROR 0x00000004U
738 #define  IESPI_PAR_ERROR      0x00000002U
739 #define  E_PCMD_PAR_ERROR     0x00000001U
740
741 #define PM_TX_INT_CAUSE 0x8ffc
742 #define  PCMD_LEN_OVFL0     0x80000000U
743 #define  PCMD_LEN_OVFL1     0x40000000U
744 #define  PCMD_LEN_OVFL2     0x20000000U
745 #define  ZERO_C_CMD_ERROR   0x10000000U
746 #define  PMTX_FRAMING_ERROR 0x0ffffff0U
747 #define  OESPI_PAR_ERROR    0x00000008U
748 #define  ICSPI_PAR_ERROR    0x00000002U
749 #define  C_PCMD_PAR_ERROR   0x00000001U
750
751 #define MPS_PORT_STAT_TX_PORT_BYTES_L 0x400
752 #define MPS_PORT_STAT_TX_PORT_BYTES_H 0x404
753 #define MPS_PORT_STAT_TX_PORT_FRAMES_L 0x408
754 #define MPS_PORT_STAT_TX_PORT_FRAMES_H 0x40c
755 #define MPS_PORT_STAT_TX_PORT_BCAST_L 0x410
756 #define MPS_PORT_STAT_TX_PORT_BCAST_H 0x414
757 #define MPS_PORT_STAT_TX_PORT_MCAST_L 0x418
758 #define MPS_PORT_STAT_TX_PORT_MCAST_H 0x41c
759 #define MPS_PORT_STAT_TX_PORT_UCAST_L 0x420
760 #define MPS_PORT_STAT_TX_PORT_UCAST_H 0x424
761 #define MPS_PORT_STAT_TX_PORT_ERROR_L 0x428
762 #define MPS_PORT_STAT_TX_PORT_ERROR_H 0x42c
763 #define MPS_PORT_STAT_TX_PORT_64B_L 0x430
764 #define MPS_PORT_STAT_TX_PORT_64B_H 0x434
765 #define MPS_PORT_STAT_TX_PORT_65B_127B_L 0x438
766 #define MPS_PORT_STAT_TX_PORT_65B_127B_H 0x43c
767 #define MPS_PORT_STAT_TX_PORT_128B_255B_L 0x440
768 #define MPS_PORT_STAT_TX_PORT_128B_255B_H 0x444
769 #define MPS_PORT_STAT_TX_PORT_256B_511B_L 0x448
770 #define MPS_PORT_STAT_TX_PORT_256B_511B_H 0x44c
771 #define MPS_PORT_STAT_TX_PORT_512B_1023B_L 0x450
772 #define MPS_PORT_STAT_TX_PORT_512B_1023B_H 0x454
773 #define MPS_PORT_STAT_TX_PORT_1024B_1518B_L 0x458
774 #define MPS_PORT_STAT_TX_PORT_1024B_1518B_H 0x45c
775 #define MPS_PORT_STAT_TX_PORT_1519B_MAX_L 0x460
776 #define MPS_PORT_STAT_TX_PORT_1519B_MAX_H 0x464
777 #define MPS_PORT_STAT_TX_PORT_DROP_L 0x468
778 #define MPS_PORT_STAT_TX_PORT_DROP_H 0x46c
779 #define MPS_PORT_STAT_TX_PORT_PAUSE_L 0x470
780 #define MPS_PORT_STAT_TX_PORT_PAUSE_H 0x474
781 #define MPS_PORT_STAT_TX_PORT_PPP0_L 0x478
782 #define MPS_PORT_STAT_TX_PORT_PPP0_H 0x47c
783 #define MPS_PORT_STAT_TX_PORT_PPP1_L 0x480
784 #define MPS_PORT_STAT_TX_PORT_PPP1_H 0x484
785 #define MPS_PORT_STAT_TX_PORT_PPP2_L 0x488
786 #define MPS_PORT_STAT_TX_PORT_PPP2_H 0x48c
787 #define MPS_PORT_STAT_TX_PORT_PPP3_L 0x490
788 #define MPS_PORT_STAT_TX_PORT_PPP3_H 0x494
789 #define MPS_PORT_STAT_TX_PORT_PPP4_L 0x498
790 #define MPS_PORT_STAT_TX_PORT_PPP4_H 0x49c
791 #define MPS_PORT_STAT_TX_PORT_PPP5_L 0x4a0
792 #define MPS_PORT_STAT_TX_PORT_PPP5_H 0x4a4
793 #define MPS_PORT_STAT_TX_PORT_PPP6_L 0x4a8
794 #define MPS_PORT_STAT_TX_PORT_PPP6_H 0x4ac
795 #define MPS_PORT_STAT_TX_PORT_PPP7_L 0x4b0
796 #define MPS_PORT_STAT_TX_PORT_PPP7_H 0x4b4
797 #define MPS_PORT_STAT_LB_PORT_BYTES_L 0x4c0
798 #define MPS_PORT_STAT_LB_PORT_BYTES_H 0x4c4
799 #define MPS_PORT_STAT_LB_PORT_FRAMES_L 0x4c8
800 #define MPS_PORT_STAT_LB_PORT_FRAMES_H 0x4cc
801 #define MPS_PORT_STAT_LB_PORT_BCAST_L 0x4d0
802 #define MPS_PORT_STAT_LB_PORT_BCAST_H 0x4d4
803 #define MPS_PORT_STAT_LB_PORT_MCAST_L 0x4d8
804 #define MPS_PORT_STAT_LB_PORT_MCAST_H 0x4dc
805 #define MPS_PORT_STAT_LB_PORT_UCAST_L 0x4e0
806 #define MPS_PORT_STAT_LB_PORT_UCAST_H 0x4e4
807 #define MPS_PORT_STAT_LB_PORT_ERROR_L 0x4e8
808 #define MPS_PORT_STAT_LB_PORT_ERROR_H 0x4ec
809 #define MPS_PORT_STAT_LB_PORT_64B_L 0x4f0
810 #define MPS_PORT_STAT_LB_PORT_64B_H 0x4f4
811 #define MPS_PORT_STAT_LB_PORT_65B_127B_L 0x4f8
812 #define MPS_PORT_STAT_LB_PORT_65B_127B_H 0x4fc
813 #define MPS_PORT_STAT_LB_PORT_128B_255B_L 0x500
814 #define MPS_PORT_STAT_LB_PORT_128B_255B_H 0x504
815 #define MPS_PORT_STAT_LB_PORT_256B_511B_L 0x508
816 #define MPS_PORT_STAT_LB_PORT_256B_511B_H 0x50c
817 #define MPS_PORT_STAT_LB_PORT_512B_1023B_L 0x510
818 #define MPS_PORT_STAT_LB_PORT_512B_1023B_H 0x514
819 #define MPS_PORT_STAT_LB_PORT_1024B_1518B_L 0x518
820 #define MPS_PORT_STAT_LB_PORT_1024B_1518B_H 0x51c
821 #define MPS_PORT_STAT_LB_PORT_1519B_MAX_L 0x520
822 #define MPS_PORT_STAT_LB_PORT_1519B_MAX_H 0x524
823 #define MPS_PORT_STAT_LB_PORT_DROP_FRAMES 0x528
824 #define MPS_PORT_STAT_RX_PORT_BYTES_L 0x540
825 #define MPS_PORT_STAT_RX_PORT_BYTES_H 0x544
826 #define MPS_PORT_STAT_RX_PORT_FRAMES_L 0x548
827 #define MPS_PORT_STAT_RX_PORT_FRAMES_H 0x54c
828 #define MPS_PORT_STAT_RX_PORT_BCAST_L 0x550
829 #define MPS_PORT_STAT_RX_PORT_BCAST_H 0x554
830 #define MPS_PORT_STAT_RX_PORT_MCAST_L 0x558
831 #define MPS_PORT_STAT_RX_PORT_MCAST_H 0x55c
832 #define MPS_PORT_STAT_RX_PORT_UCAST_L 0x560
833 #define MPS_PORT_STAT_RX_PORT_UCAST_H 0x564
834 #define MPS_PORT_STAT_RX_PORT_MTU_ERROR_L 0x568
835 #define MPS_PORT_STAT_RX_PORT_MTU_ERROR_H 0x56c
836 #define MPS_PORT_STAT_RX_PORT_MTU_CRC_ERROR_L 0x570
837 #define MPS_PORT_STAT_RX_PORT_MTU_CRC_ERROR_H 0x574
838 #define MPS_PORT_STAT_RX_PORT_CRC_ERROR_L 0x578
839 #define MPS_PORT_STAT_RX_PORT_CRC_ERROR_H 0x57c
840 #define MPS_PORT_STAT_RX_PORT_LEN_ERROR_L 0x580
841 #define MPS_PORT_STAT_RX_PORT_LEN_ERROR_H 0x584
842 #define MPS_PORT_STAT_RX_PORT_SYM_ERROR_L 0x588
843 #define MPS_PORT_STAT_RX_PORT_SYM_ERROR_H 0x58c
844 #define MPS_PORT_STAT_RX_PORT_64B_L 0x590
845 #define MPS_PORT_STAT_RX_PORT_64B_H 0x594
846 #define MPS_PORT_STAT_RX_PORT_65B_127B_L 0x598
847 #define MPS_PORT_STAT_RX_PORT_65B_127B_H 0x59c
848 #define MPS_PORT_STAT_RX_PORT_128B_255B_L 0x5a0
849 #define MPS_PORT_STAT_RX_PORT_128B_255B_H 0x5a4
850 #define MPS_PORT_STAT_RX_PORT_256B_511B_L 0x5a8
851 #define MPS_PORT_STAT_RX_PORT_256B_511B_H 0x5ac
852 #define MPS_PORT_STAT_RX_PORT_512B_1023B_L 0x5b0
853 #define MPS_PORT_STAT_RX_PORT_512B_1023B_H 0x5b4
854 #define MPS_PORT_STAT_RX_PORT_1024B_1518B_L 0x5b8
855 #define MPS_PORT_STAT_RX_PORT_1024B_1518B_H 0x5bc
856 #define MPS_PORT_STAT_RX_PORT_1519B_MAX_L 0x5c0
857 #define MPS_PORT_STAT_RX_PORT_1519B_MAX_H 0x5c4
858 #define MPS_PORT_STAT_RX_PORT_PAUSE_L 0x5c8
859 #define MPS_PORT_STAT_RX_PORT_PAUSE_H 0x5cc
860 #define MPS_PORT_STAT_RX_PORT_PPP0_L 0x5d0
861 #define MPS_PORT_STAT_RX_PORT_PPP0_H 0x5d4
862 #define MPS_PORT_STAT_RX_PORT_PPP1_L 0x5d8
863 #define MPS_PORT_STAT_RX_PORT_PPP1_H 0x5dc
864 #define MPS_PORT_STAT_RX_PORT_PPP2_L 0x5e0
865 #define MPS_PORT_STAT_RX_PORT_PPP2_H 0x5e4
866 #define MPS_PORT_STAT_RX_PORT_PPP3_L 0x5e8
867 #define MPS_PORT_STAT_RX_PORT_PPP3_H 0x5ec
868 #define MPS_PORT_STAT_RX_PORT_PPP4_L 0x5f0
869 #define MPS_PORT_STAT_RX_PORT_PPP4_H 0x5f4
870 #define MPS_PORT_STAT_RX_PORT_PPP5_L 0x5f8
871 #define MPS_PORT_STAT_RX_PORT_PPP5_H 0x5fc
872 #define MPS_PORT_STAT_RX_PORT_PPP6_L 0x600
873 #define MPS_PORT_STAT_RX_PORT_PPP6_H 0x604
874 #define MPS_PORT_STAT_RX_PORT_PPP7_L 0x608
875 #define MPS_PORT_STAT_RX_PORT_PPP7_H 0x60c
876 #define MPS_PORT_STAT_RX_PORT_LESS_64B_L 0x610
877 #define MPS_PORT_STAT_RX_PORT_LESS_64B_H 0x614
878 #define MAC_PORT_CFG2 0x818
879 #define MAC_PORT_MAGIC_MACID_LO 0x824
880 #define MAC_PORT_MAGIC_MACID_HI 0x828
881 #define MAC_PORT_EPIO_DATA0 0x8c0
882 #define MAC_PORT_EPIO_DATA1 0x8c4
883 #define MAC_PORT_EPIO_DATA2 0x8c8
884 #define MAC_PORT_EPIO_DATA3 0x8cc
885 #define MAC_PORT_EPIO_OP 0x8d0
886
887 #define MPS_CMN_CTL 0x9000
888 #define  NUMPORTS_MASK   0x00000003U
889 #define  NUMPORTS_SHIFT  0
890 #define  NUMPORTS_GET(x) (((x) & NUMPORTS_MASK) >> NUMPORTS_SHIFT)
891
892 #define MPS_INT_CAUSE 0x9008
893 #define  STATINT 0x00000020U
894 #define  TXINT   0x00000010U
895 #define  RXINT   0x00000008U
896 #define  TRCINT  0x00000004U
897 #define  CLSINT  0x00000002U
898 #define  PLINT   0x00000001U
899
900 #define MPS_TX_INT_CAUSE 0x9408
901 #define  PORTERR    0x00010000U
902 #define  FRMERR     0x00008000U
903 #define  SECNTERR   0x00004000U
904 #define  BUBBLE     0x00002000U
905 #define  TXDESCFIFO 0x00001e00U
906 #define  TXDATAFIFO 0x000001e0U
907 #define  NCSIFIFO   0x00000010U
908 #define  TPFIFO     0x0000000fU
909
910 #define MPS_STAT_PERR_INT_CAUSE_SRAM 0x9614
911 #define MPS_STAT_PERR_INT_CAUSE_TX_FIFO 0x9620
912 #define MPS_STAT_PERR_INT_CAUSE_RX_FIFO 0x962c
913
914 #define MPS_STAT_RX_BG_0_MAC_DROP_FRAME_L 0x9640
915 #define MPS_STAT_RX_BG_0_MAC_DROP_FRAME_H 0x9644
916 #define MPS_STAT_RX_BG_1_MAC_DROP_FRAME_L 0x9648
917 #define MPS_STAT_RX_BG_1_MAC_DROP_FRAME_H 0x964c
918 #define MPS_STAT_RX_BG_2_MAC_DROP_FRAME_L 0x9650
919 #define MPS_STAT_RX_BG_2_MAC_DROP_FRAME_H 0x9654
920 #define MPS_STAT_RX_BG_3_MAC_DROP_FRAME_L 0x9658
921 #define MPS_STAT_RX_BG_3_MAC_DROP_FRAME_H 0x965c
922 #define MPS_STAT_RX_BG_0_LB_DROP_FRAME_L 0x9660
923 #define MPS_STAT_RX_BG_0_LB_DROP_FRAME_H 0x9664
924 #define MPS_STAT_RX_BG_1_LB_DROP_FRAME_L 0x9668
925 #define MPS_STAT_RX_BG_1_LB_DROP_FRAME_H 0x966c
926 #define MPS_STAT_RX_BG_2_LB_DROP_FRAME_L 0x9670
927 #define MPS_STAT_RX_BG_2_LB_DROP_FRAME_H 0x9674
928 #define MPS_STAT_RX_BG_3_LB_DROP_FRAME_L 0x9678
929 #define MPS_STAT_RX_BG_3_LB_DROP_FRAME_H 0x967c
930 #define MPS_STAT_RX_BG_0_MAC_TRUNC_FRAME_L 0x9680
931 #define MPS_STAT_RX_BG_0_MAC_TRUNC_FRAME_H 0x9684
932 #define MPS_STAT_RX_BG_1_MAC_TRUNC_FRAME_L 0x9688
933 #define MPS_STAT_RX_BG_1_MAC_TRUNC_FRAME_H 0x968c
934 #define MPS_STAT_RX_BG_2_MAC_TRUNC_FRAME_L 0x9690
935 #define MPS_STAT_RX_BG_2_MAC_TRUNC_FRAME_H 0x9694
936 #define MPS_STAT_RX_BG_3_MAC_TRUNC_FRAME_L 0x9698
937 #define MPS_STAT_RX_BG_3_MAC_TRUNC_FRAME_H 0x969c
938 #define MPS_STAT_RX_BG_0_LB_TRUNC_FRAME_L 0x96a0
939 #define MPS_STAT_RX_BG_0_LB_TRUNC_FRAME_H 0x96a4
940 #define MPS_STAT_RX_BG_1_LB_TRUNC_FRAME_L 0x96a8
941 #define MPS_STAT_RX_BG_1_LB_TRUNC_FRAME_H 0x96ac
942 #define MPS_STAT_RX_BG_2_LB_TRUNC_FRAME_L 0x96b0
943 #define MPS_STAT_RX_BG_2_LB_TRUNC_FRAME_H 0x96b4
944 #define MPS_STAT_RX_BG_3_LB_TRUNC_FRAME_L 0x96b8
945 #define MPS_STAT_RX_BG_3_LB_TRUNC_FRAME_H 0x96bc
946 #define MPS_TRC_CFG 0x9800
947 #define  TRCFIFOEMPTY       0x00000010U
948 #define  TRCIGNOREDROPINPUT 0x00000008U
949 #define  TRCKEEPDUPLICATES  0x00000004U
950 #define  TRCEN              0x00000002U
951 #define  TRCMULTIFILTER     0x00000001U
952
953 #define MPS_TRC_RSS_CONTROL 0x9808
954 #define  RSSCONTROL_MASK    0x00ff0000U
955 #define  RSSCONTROL_SHIFT   16
956 #define  RSSCONTROL(x)      ((x) << RSSCONTROL_SHIFT)
957 #define  QUEUENUMBER_MASK   0x0000ffffU
958 #define  QUEUENUMBER_SHIFT  0
959 #define  QUEUENUMBER(x)     ((x) << QUEUENUMBER_SHIFT)
960
961 #define MPS_TRC_FILTER_MATCH_CTL_A 0x9810
962 #define  TFINVERTMATCH   0x01000000U
963 #define  TFPKTTOOLARGE   0x00800000U
964 #define  TFEN            0x00400000U
965 #define  TFPORT_MASK     0x003c0000U
966 #define  TFPORT_SHIFT    18
967 #define  TFPORT(x)       ((x) << TFPORT_SHIFT)
968 #define  TFPORT_GET(x)   (((x) & TFPORT_MASK) >> TFPORT_SHIFT)
969 #define  TFDROP          0x00020000U
970 #define  TFSOPEOPERR     0x00010000U
971 #define  TFLENGTH_MASK   0x00001f00U
972 #define  TFLENGTH_SHIFT  8
973 #define  TFLENGTH(x)     ((x) << TFLENGTH_SHIFT)
974 #define  TFLENGTH_GET(x) (((x) & TFLENGTH_MASK) >> TFLENGTH_SHIFT)
975 #define  TFOFFSET_MASK   0x0000001fU
976 #define  TFOFFSET_SHIFT  0
977 #define  TFOFFSET(x)     ((x) << TFOFFSET_SHIFT)
978 #define  TFOFFSET_GET(x) (((x) & TFOFFSET_MASK) >> TFOFFSET_SHIFT)
979
980 #define MPS_TRC_FILTER_MATCH_CTL_B 0x9820
981 #define  TFMINPKTSIZE_MASK   0x01ff0000U
982 #define  TFMINPKTSIZE_SHIFT  16
983 #define  TFMINPKTSIZE(x)     ((x) << TFMINPKTSIZE_SHIFT)
984 #define  TFMINPKTSIZE_GET(x) (((x) & TFMINPKTSIZE_MASK) >> TFMINPKTSIZE_SHIFT)
985 #define  TFCAPTUREMAX_MASK   0x00003fffU
986 #define  TFCAPTUREMAX_SHIFT  0
987 #define  TFCAPTUREMAX(x)     ((x) << TFCAPTUREMAX_SHIFT)
988 #define  TFCAPTUREMAX_GET(x) (((x) & TFCAPTUREMAX_MASK) >> TFCAPTUREMAX_SHIFT)
989
990 #define MPS_TRC_INT_CAUSE 0x985c
991 #define  MISCPERR 0x00000100U
992 #define  PKTFIFO  0x000000f0U
993 #define  FILTMEM  0x0000000fU
994
995 #define MPS_TRC_FILTER0_MATCH 0x9c00
996 #define MPS_TRC_FILTER0_DONT_CARE 0x9c80
997 #define MPS_TRC_FILTER1_MATCH 0x9d00
998 #define MPS_CLS_INT_CAUSE 0xd028
999 #define  PLERRENB  0x00000008U
1000 #define  HASHSRAM  0x00000004U
1001 #define  MATCHTCAM 0x00000002U
1002 #define  MATCHSRAM 0x00000001U
1003
1004 #define MPS_RX_PERR_INT_CAUSE 0x11074
1005
1006 #define CPL_INTR_CAUSE 0x19054
1007 #define  CIM_OP_MAP_PERR   0x00000020U
1008 #define  CIM_OVFL_ERROR    0x00000010U
1009 #define  TP_FRAMING_ERROR  0x00000008U
1010 #define  SGE_FRAMING_ERROR 0x00000004U
1011 #define  CIM_FRAMING_ERROR 0x00000002U
1012 #define  ZERO_SWITCH_ERROR 0x00000001U
1013
1014 #define SMB_INT_CAUSE 0x19090
1015 #define  MSTTXFIFOPARINT 0x00200000U
1016 #define  MSTRXFIFOPARINT 0x00100000U
1017 #define  SLVFIFOPARINT   0x00080000U
1018
1019 #define ULP_RX_INT_CAUSE 0x19158
1020 #define ULP_RX_ISCSI_TAGMASK 0x19164
1021 #define ULP_RX_ISCSI_PSZ 0x19168
1022 #define  HPZ3_MASK   0x0f000000U
1023 #define  HPZ3_SHIFT  24
1024 #define  HPZ3(x)     ((x) << HPZ3_SHIFT)
1025 #define  HPZ2_MASK   0x000f0000U
1026 #define  HPZ2_SHIFT  16
1027 #define  HPZ2(x)     ((x) << HPZ2_SHIFT)
1028 #define  HPZ1_MASK   0x00000f00U
1029 #define  HPZ1_SHIFT  8
1030 #define  HPZ1(x)     ((x) << HPZ1_SHIFT)
1031 #define  HPZ0_MASK   0x0000000fU
1032 #define  HPZ0_SHIFT  0
1033 #define  HPZ0(x)     ((x) << HPZ0_SHIFT)
1034
1035 #define ULP_RX_TDDP_PSZ 0x19178
1036
1037 #define SF_DATA 0x193f8
1038 #define SF_OP 0x193fc
1039 #define  SF_BUSY       0x80000000U
1040 #define  SF_LOCK       0x00000010U
1041 #define  SF_CONT       0x00000008U
1042 #define  BYTECNT_MASK  0x00000006U
1043 #define  BYTECNT_SHIFT 1
1044 #define  BYTECNT(x)    ((x) << BYTECNT_SHIFT)
1045 #define  OP_WR         0x00000001U
1046
1047 #define PL_PF_INT_CAUSE 0x3c0
1048 #define  PFSW  0x00000008U
1049 #define  PFSGE 0x00000004U
1050 #define  PFCIM 0x00000002U
1051 #define  PFMPS 0x00000001U
1052
1053 #define PL_PF_INT_ENABLE 0x3c4
1054 #define PL_PF_CTL 0x3c8
1055 #define  SWINT 0x00000001U
1056
1057 #define PL_WHOAMI 0x19400
1058 #define  SOURCEPF_MASK   0x00000700U
1059 #define  SOURCEPF_SHIFT  8
1060 #define  SOURCEPF(x)     ((x) << SOURCEPF_SHIFT)
1061 #define  SOURCEPF_GET(x) (((x) & SOURCEPF_MASK) >> SOURCEPF_SHIFT)
1062 #define  ISVF            0x00000080U
1063 #define  VFID_MASK       0x0000007fU
1064 #define  VFID_SHIFT      0
1065 #define  VFID(x)         ((x) << VFID_SHIFT)
1066 #define  VFID_GET(x)     (((x) & VFID_MASK) >> VFID_SHIFT)
1067
1068 #define PL_INT_CAUSE 0x1940c
1069 #define  ULP_TX     0x08000000U
1070 #define  SGE        0x04000000U
1071 #define  HMA        0x02000000U
1072 #define  CPL_SWITCH 0x01000000U
1073 #define  ULP_RX     0x00800000U
1074 #define  PM_RX      0x00400000U
1075 #define  PM_TX      0x00200000U
1076 #define  MA         0x00100000U
1077 #define  TP         0x00080000U
1078 #define  LE         0x00040000U
1079 #define  EDC1       0x00020000U
1080 #define  EDC0       0x00010000U
1081 #define  MC         0x00008000U
1082 #define  PCIE       0x00004000U
1083 #define  PMU        0x00002000U
1084 #define  XGMAC_KR1  0x00001000U
1085 #define  XGMAC_KR0  0x00000800U
1086 #define  XGMAC1     0x00000400U
1087 #define  XGMAC0     0x00000200U
1088 #define  SMB        0x00000100U
1089 #define  SF         0x00000080U
1090 #define  PL         0x00000040U
1091 #define  NCSI       0x00000020U
1092 #define  MPS        0x00000010U
1093 #define  MI         0x00000008U
1094 #define  DBG        0x00000004U
1095 #define  I2CM       0x00000002U
1096 #define  CIM        0x00000001U
1097
1098 #define PL_INT_ENABLE 0x19410
1099 #define PL_INT_MAP0 0x19414
1100 #define PL_RST 0x19428
1101 #define  PIORST     0x00000002U
1102 #define  PIORSTMODE 0x00000001U
1103
1104 #define PL_PL_INT_CAUSE 0x19430
1105 #define  FATALPERR 0x00000010U
1106 #define  PERRVFID  0x00000001U
1107
1108 #define PL_REV 0x1943c
1109
1110 #define S_REV    0
1111 #define M_REV    0xfU
1112 #define V_REV(x) ((x) << S_REV)
1113 #define G_REV(x) (((x) >> S_REV) & M_REV)
1114
1115 #define LE_DB_CONFIG 0x19c04
1116 #define  HASHEN 0x00100000U
1117
1118 #define LE_DB_SERVER_INDEX 0x19c18
1119 #define LE_DB_ACT_CNT_IPV4 0x19c20
1120 #define LE_DB_ACT_CNT_IPV6 0x19c24
1121
1122 #define LE_DB_INT_CAUSE 0x19c3c
1123 #define  REQQPARERR 0x00010000U
1124 #define  UNKNOWNCMD 0x00008000U
1125 #define  PARITYERR  0x00000040U
1126 #define  LIPMISS    0x00000020U
1127 #define  LIP0       0x00000010U
1128
1129 #define LE_DB_TID_HASHBASE 0x19df8
1130
1131 #define NCSI_INT_CAUSE 0x1a0d8
1132 #define  CIM_DM_PRTY_ERR 0x00000100U
1133 #define  MPS_DM_PRTY_ERR 0x00000080U
1134 #define  TXFIFO_PRTY_ERR 0x00000002U
1135 #define  RXFIFO_PRTY_ERR 0x00000001U
1136
1137 #define XGMAC_PORT_CFG2 0x1018
1138 #define  PATEN   0x00040000U
1139 #define  MAGICEN 0x00020000U
1140
1141 #define XGMAC_PORT_MAGIC_MACID_LO 0x1024
1142 #define XGMAC_PORT_MAGIC_MACID_HI 0x1028
1143
1144 #define XGMAC_PORT_EPIO_DATA0 0x10c0
1145 #define XGMAC_PORT_EPIO_DATA1 0x10c4
1146 #define XGMAC_PORT_EPIO_DATA2 0x10c8
1147 #define XGMAC_PORT_EPIO_DATA3 0x10cc
1148 #define XGMAC_PORT_EPIO_OP 0x10d0
1149 #define  EPIOWR         0x00000100U
1150 #define  ADDRESS_MASK   0x000000ffU
1151 #define  ADDRESS_SHIFT  0
1152 #define  ADDRESS(x)     ((x) << ADDRESS_SHIFT)
1153
1154 #define MAC_PORT_INT_CAUSE 0x8dc
1155 #define XGMAC_PORT_INT_CAUSE 0x10dc
1156
1157 #define A_TP_TX_MOD_QUEUE_REQ_MAP 0x7e28
1158
1159 #define A_TP_TX_MOD_CHANNEL_WEIGHT 0x7e34
1160
1161 #define S_TX_MOD_QUEUE_REQ_MAP    0
1162 #define M_TX_MOD_QUEUE_REQ_MAP    0xffffU
1163 #define V_TX_MOD_QUEUE_REQ_MAP(x) ((x) << S_TX_MOD_QUEUE_REQ_MAP)
1164
1165 #define A_TP_TX_MOD_QUEUE_WEIGHT0 0x7e30
1166
1167 #define S_TX_MODQ_WEIGHT3    24
1168 #define M_TX_MODQ_WEIGHT3    0xffU
1169 #define V_TX_MODQ_WEIGHT3(x) ((x) << S_TX_MODQ_WEIGHT3)
1170
1171 #define S_TX_MODQ_WEIGHT2    16
1172 #define M_TX_MODQ_WEIGHT2    0xffU
1173 #define V_TX_MODQ_WEIGHT2(x) ((x) << S_TX_MODQ_WEIGHT2)
1174
1175 #define S_TX_MODQ_WEIGHT1    8
1176 #define M_TX_MODQ_WEIGHT1    0xffU
1177 #define V_TX_MODQ_WEIGHT1(x) ((x) << S_TX_MODQ_WEIGHT1)
1178
1179 #define S_TX_MODQ_WEIGHT0    0
1180 #define M_TX_MODQ_WEIGHT0    0xffU
1181 #define V_TX_MODQ_WEIGHT0(x) ((x) << S_TX_MODQ_WEIGHT0)
1182
1183 #define A_TP_TX_SCHED_HDR 0x23
1184
1185 #define A_TP_TX_SCHED_FIFO 0x24
1186
1187 #define A_TP_TX_SCHED_PCMD 0x25
1188
1189 #define S_VNIC    11
1190 #define V_VNIC(x) ((x) << S_VNIC)
1191 #define F_VNIC    V_VNIC(1U)
1192
1193 #define S_FRAGMENTATION    9
1194 #define V_FRAGMENTATION(x) ((x) << S_FRAGMENTATION)
1195 #define F_FRAGMENTATION    V_FRAGMENTATION(1U)
1196
1197 #define S_MPSHITTYPE    8
1198 #define V_MPSHITTYPE(x) ((x) << S_MPSHITTYPE)
1199 #define F_MPSHITTYPE    V_MPSHITTYPE(1U)
1200
1201 #define S_MACMATCH    7
1202 #define V_MACMATCH(x) ((x) << S_MACMATCH)
1203 #define F_MACMATCH    V_MACMATCH(1U)
1204
1205 #define S_ETHERTYPE    6
1206 #define V_ETHERTYPE(x) ((x) << S_ETHERTYPE)
1207 #define F_ETHERTYPE    V_ETHERTYPE(1U)
1208
1209 #define S_PROTOCOL    5
1210 #define V_PROTOCOL(x) ((x) << S_PROTOCOL)
1211 #define F_PROTOCOL    V_PROTOCOL(1U)
1212
1213 #define S_TOS    4
1214 #define V_TOS(x) ((x) << S_TOS)
1215 #define F_TOS    V_TOS(1U)
1216
1217 #define S_VLAN    3
1218 #define V_VLAN(x) ((x) << S_VLAN)
1219 #define F_VLAN    V_VLAN(1U)
1220
1221 #define S_VNIC_ID    2
1222 #define V_VNIC_ID(x) ((x) << S_VNIC_ID)
1223 #define F_VNIC_ID    V_VNIC_ID(1U)
1224
1225 #define S_PORT    1
1226 #define V_PORT(x) ((x) << S_PORT)
1227 #define F_PORT    V_PORT(1U)
1228
1229 #define S_FCOE    0
1230 #define V_FCOE(x) ((x) << S_FCOE)
1231 #define F_FCOE    V_FCOE(1U)
1232
1233 #define NUM_MPS_CLS_SRAM_L_INSTANCES 336
1234 #define NUM_MPS_T5_CLS_SRAM_L_INSTANCES 512
1235
1236 #define T5_PORT0_BASE 0x30000
1237 #define T5_PORT_STRIDE 0x4000
1238 #define T5_PORT_BASE(idx) (T5_PORT0_BASE + (idx) * T5_PORT_STRIDE)
1239 #define T5_PORT_REG(idx, reg) (T5_PORT_BASE(idx) + (reg))
1240
1241 #define MC_0_BASE_ADDR 0x40000
1242 #define MC_1_BASE_ADDR 0x48000
1243 #define MC_STRIDE (MC_1_BASE_ADDR - MC_0_BASE_ADDR)
1244 #define MC_REG(reg, idx) (reg + MC_STRIDE * idx)
1245
1246 #define MC_P_BIST_CMD 0x41400
1247 #define MC_P_BIST_CMD_ADDR 0x41404
1248 #define MC_P_BIST_CMD_LEN 0x41408
1249 #define MC_P_BIST_DATA_PATTERN 0x4140c
1250 #define MC_P_BIST_STATUS_RDATA 0x41488
1251 #define EDC_T50_BASE_ADDR 0x50000
1252 #define EDC_H_BIST_CMD 0x50004
1253 #define EDC_H_BIST_CMD_ADDR 0x50008
1254 #define EDC_H_BIST_CMD_LEN 0x5000c
1255 #define EDC_H_BIST_DATA_PATTERN 0x50010
1256 #define EDC_H_BIST_STATUS_RDATA 0x50028
1257
1258 #define EDC_T51_BASE_ADDR 0x50800
1259 #define EDC_STRIDE_T5 (EDC_T51_BASE_ADDR - EDC_T50_BASE_ADDR)
1260 #define EDC_REG_T5(reg, idx) (reg + EDC_STRIDE_T5 * idx)
1261
1262 #define A_PL_VF_REV 0x4
1263 #define A_PL_VF_WHOAMI 0x0
1264 #define A_PL_VF_REVISION 0x8
1265
1266 #define S_CHIPID    4
1267 #define M_CHIPID    0xfU
1268 #define V_CHIPID(x) ((x) << S_CHIPID)
1269 #define G_CHIPID(x) (((x) >> S_CHIPID) & M_CHIPID)
1270
1271 /* TP_VLAN_PRI_MAP controls which subset of fields will be present in the
1272  * Compressed Filter Tuple for LE filters.  Each bit set in TP_VLAN_PRI_MAP
1273  * selects for a particular field being present.  These fields, when present
1274  * in the Compressed Filter Tuple, have the following widths in bits.
1275  */
1276 #define W_FT_FCOE                       1
1277 #define W_FT_PORT                       3
1278 #define W_FT_VNIC_ID                    17
1279 #define W_FT_VLAN                       17
1280 #define W_FT_TOS                        8
1281 #define W_FT_PROTOCOL                   8
1282 #define W_FT_ETHERTYPE                  16
1283 #define W_FT_MACMATCH                   9
1284 #define W_FT_MPSHITTYPE                 3
1285 #define W_FT_FRAGMENTATION              1
1286
1287 /* Some of the Compressed Filter Tuple fields have internal structure.  These
1288  * bit shifts/masks describe those structures.  All shifts are relative to the
1289  * base position of the fields within the Compressed Filter Tuple
1290  */
1291 #define S_FT_VLAN_VLD                   16
1292 #define V_FT_VLAN_VLD(x)                ((x) << S_FT_VLAN_VLD)
1293 #define F_FT_VLAN_VLD                   V_FT_VLAN_VLD(1U)
1294
1295 #define S_FT_VNID_ID_VF                 0
1296 #define V_FT_VNID_ID_VF(x)              ((x) << S_FT_VNID_ID_VF)
1297
1298 #define S_FT_VNID_ID_PF                 7
1299 #define V_FT_VNID_ID_PF(x)              ((x) << S_FT_VNID_ID_PF)
1300
1301 #define S_FT_VNID_ID_VLD                16
1302 #define V_FT_VNID_ID_VLD(x)             ((x) << S_FT_VNID_ID_VLD)
1303
1304 #endif /* __T4_REGS_H */