net: ena: complete host info to match latest ENA spec
[sfrench/cifs-2.6.git] / drivers / net / ethernet / amazon / ena / ena_admin_defs.h
1 /*
2  * Copyright 2015 - 2016 Amazon.com, Inc. or its affiliates.
3  *
4  * This software is available to you under a choice of one of two
5  * licenses.  You may choose to be licensed under the terms of the GNU
6  * General Public License (GPL) Version 2, available from the file
7  * COPYING in the main directory of this source tree, or the
8  * BSD license below:
9  *
10  *     Redistribution and use in source and binary forms, with or
11  *     without modification, are permitted provided that the following
12  *     conditions are met:
13  *
14  *      - Redistributions of source code must retain the above
15  *        copyright notice, this list of conditions and the following
16  *        disclaimer.
17  *
18  *      - Redistributions in binary form must reproduce the above
19  *        copyright notice, this list of conditions and the following
20  *        disclaimer in the documentation and/or other materials
21  *        provided with the distribution.
22  *
23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
30  * SOFTWARE.
31  */
32 #ifndef _ENA_ADMIN_H_
33 #define _ENA_ADMIN_H_
34
35 enum ena_admin_aq_opcode {
36         ENA_ADMIN_CREATE_SQ     = 1,
37
38         ENA_ADMIN_DESTROY_SQ    = 2,
39
40         ENA_ADMIN_CREATE_CQ     = 3,
41
42         ENA_ADMIN_DESTROY_CQ    = 4,
43
44         ENA_ADMIN_GET_FEATURE   = 8,
45
46         ENA_ADMIN_SET_FEATURE   = 9,
47
48         ENA_ADMIN_GET_STATS     = 11,
49 };
50
51 enum ena_admin_aq_completion_status {
52         ENA_ADMIN_SUCCESS                       = 0,
53
54         ENA_ADMIN_RESOURCE_ALLOCATION_FAILURE   = 1,
55
56         ENA_ADMIN_BAD_OPCODE                    = 2,
57
58         ENA_ADMIN_UNSUPPORTED_OPCODE            = 3,
59
60         ENA_ADMIN_MALFORMED_REQUEST             = 4,
61
62         /* Additional status is provided in ACQ entry extended_status */
63         ENA_ADMIN_ILLEGAL_PARAMETER             = 5,
64
65         ENA_ADMIN_UNKNOWN_ERROR                 = 6,
66
67         ENA_ADMIN_RESOURCE_BUSY                 = 7,
68 };
69
70 enum ena_admin_aq_feature_id {
71         ENA_ADMIN_DEVICE_ATTRIBUTES             = 1,
72
73         ENA_ADMIN_MAX_QUEUES_NUM                = 2,
74
75         ENA_ADMIN_HW_HINTS                      = 3,
76
77         ENA_ADMIN_RSS_HASH_FUNCTION             = 10,
78
79         ENA_ADMIN_STATELESS_OFFLOAD_CONFIG      = 11,
80
81         ENA_ADMIN_RSS_REDIRECTION_TABLE_CONFIG  = 12,
82
83         ENA_ADMIN_MTU                           = 14,
84
85         ENA_ADMIN_RSS_HASH_INPUT                = 18,
86
87         ENA_ADMIN_INTERRUPT_MODERATION          = 20,
88
89         ENA_ADMIN_AENQ_CONFIG                   = 26,
90
91         ENA_ADMIN_LINK_CONFIG                   = 27,
92
93         ENA_ADMIN_HOST_ATTR_CONFIG              = 28,
94
95         ENA_ADMIN_FEATURES_OPCODE_NUM           = 32,
96 };
97
98 enum ena_admin_placement_policy_type {
99         /* descriptors and headers are in host memory */
100         ENA_ADMIN_PLACEMENT_POLICY_HOST = 1,
101
102         /* descriptors and headers are in device memory (a.k.a Low Latency
103          * Queue)
104          */
105         ENA_ADMIN_PLACEMENT_POLICY_DEV  = 3,
106 };
107
108 enum ena_admin_link_types {
109         ENA_ADMIN_LINK_SPEED_1G         = 0x1,
110
111         ENA_ADMIN_LINK_SPEED_2_HALF_G   = 0x2,
112
113         ENA_ADMIN_LINK_SPEED_5G         = 0x4,
114
115         ENA_ADMIN_LINK_SPEED_10G        = 0x8,
116
117         ENA_ADMIN_LINK_SPEED_25G        = 0x10,
118
119         ENA_ADMIN_LINK_SPEED_40G        = 0x20,
120
121         ENA_ADMIN_LINK_SPEED_50G        = 0x40,
122
123         ENA_ADMIN_LINK_SPEED_100G       = 0x80,
124
125         ENA_ADMIN_LINK_SPEED_200G       = 0x100,
126
127         ENA_ADMIN_LINK_SPEED_400G       = 0x200,
128 };
129
130 enum ena_admin_completion_policy_type {
131         /* completion queue entry for each sq descriptor */
132         ENA_ADMIN_COMPLETION_POLICY_DESC                = 0,
133
134         /* completion queue entry upon request in sq descriptor */
135         ENA_ADMIN_COMPLETION_POLICY_DESC_ON_DEMAND      = 1,
136
137         /* current queue head pointer is updated in OS memory upon sq
138          * descriptor request
139          */
140         ENA_ADMIN_COMPLETION_POLICY_HEAD_ON_DEMAND      = 2,
141
142         /* current queue head pointer is updated in OS memory for each sq
143          * descriptor
144          */
145         ENA_ADMIN_COMPLETION_POLICY_HEAD                = 3,
146 };
147
148 /* basic stats return ena_admin_basic_stats while extanded stats return a
149  * buffer (string format) with additional statistics per queue and per
150  * device id
151  */
152 enum ena_admin_get_stats_type {
153         ENA_ADMIN_GET_STATS_TYPE_BASIC          = 0,
154
155         ENA_ADMIN_GET_STATS_TYPE_EXTENDED       = 1,
156 };
157
158 enum ena_admin_get_stats_scope {
159         ENA_ADMIN_SPECIFIC_QUEUE        = 0,
160
161         ENA_ADMIN_ETH_TRAFFIC           = 1,
162 };
163
164 struct ena_admin_aq_common_desc {
165         /* 11:0 : command_id
166          * 15:12 : reserved12
167          */
168         u16 command_id;
169
170         /* as appears in ena_admin_aq_opcode */
171         u8 opcode;
172
173         /* 0 : phase
174          * 1 : ctrl_data - control buffer address valid
175          * 2 : ctrl_data_indirect - control buffer address
176          *    points to list of pages with addresses of control
177          *    buffers
178          * 7:3 : reserved3
179          */
180         u8 flags;
181 };
182
183 /* used in ena_admin_aq_entry. Can point directly to control data, or to a
184  * page list chunk. Used also at the end of indirect mode page list chunks,
185  * for chaining.
186  */
187 struct ena_admin_ctrl_buff_info {
188         u32 length;
189
190         struct ena_common_mem_addr address;
191 };
192
193 struct ena_admin_sq {
194         u16 sq_idx;
195
196         /* 4:0 : reserved
197          * 7:5 : sq_direction - 0x1 - Tx; 0x2 - Rx
198          */
199         u8 sq_identity;
200
201         u8 reserved1;
202 };
203
204 struct ena_admin_aq_entry {
205         struct ena_admin_aq_common_desc aq_common_descriptor;
206
207         union {
208                 u32 inline_data_w1[3];
209
210                 struct ena_admin_ctrl_buff_info control_buffer;
211         } u;
212
213         u32 inline_data_w4[12];
214 };
215
216 struct ena_admin_acq_common_desc {
217         /* command identifier to associate it with the aq descriptor
218          * 11:0 : command_id
219          * 15:12 : reserved12
220          */
221         u16 command;
222
223         u8 status;
224
225         /* 0 : phase
226          * 7:1 : reserved1
227          */
228         u8 flags;
229
230         u16 extended_status;
231
232         /* serves as a hint what AQ entries can be revoked */
233         u16 sq_head_indx;
234 };
235
236 struct ena_admin_acq_entry {
237         struct ena_admin_acq_common_desc acq_common_descriptor;
238
239         u32 response_specific_data[14];
240 };
241
242 struct ena_admin_aq_create_sq_cmd {
243         struct ena_admin_aq_common_desc aq_common_descriptor;
244
245         /* 4:0 : reserved0_w1
246          * 7:5 : sq_direction - 0x1 - Tx, 0x2 - Rx
247          */
248         u8 sq_identity;
249
250         u8 reserved8_w1;
251
252         /* 3:0 : placement_policy - Describing where the SQ
253          *    descriptor ring and the SQ packet headers reside:
254          *    0x1 - descriptors and headers are in OS memory,
255          *    0x3 - descriptors and headers in device memory
256          *    (a.k.a Low Latency Queue)
257          * 6:4 : completion_policy - Describing what policy
258          *    to use for generation completion entry (cqe) in
259          *    the CQ associated with this SQ: 0x0 - cqe for each
260          *    sq descriptor, 0x1 - cqe upon request in sq
261          *    descriptor, 0x2 - current queue head pointer is
262          *    updated in OS memory upon sq descriptor request
263          *    0x3 - current queue head pointer is updated in OS
264          *    memory for each sq descriptor
265          * 7 : reserved15_w1
266          */
267         u8 sq_caps_2;
268
269         /* 0 : is_physically_contiguous - Described if the
270          *    queue ring memory is allocated in physical
271          *    contiguous pages or split.
272          * 7:1 : reserved17_w1
273          */
274         u8 sq_caps_3;
275
276         /* associated completion queue id. This CQ must be created prior to
277          *    SQ creation
278          */
279         u16 cq_idx;
280
281         /* submission queue depth in entries */
282         u16 sq_depth;
283
284         /* SQ physical base address in OS memory. This field should not be
285          * used for Low Latency queues. Has to be page aligned.
286          */
287         struct ena_common_mem_addr sq_ba;
288
289         /* specifies queue head writeback location in OS memory. Valid if
290          * completion_policy is set to completion_policy_head_on_demand or
291          * completion_policy_head. Has to be cache aligned
292          */
293         struct ena_common_mem_addr sq_head_writeback;
294
295         u32 reserved0_w7;
296
297         u32 reserved0_w8;
298 };
299
300 enum ena_admin_sq_direction {
301         ENA_ADMIN_SQ_DIRECTION_TX       = 1,
302
303         ENA_ADMIN_SQ_DIRECTION_RX       = 2,
304 };
305
306 struct ena_admin_acq_create_sq_resp_desc {
307         struct ena_admin_acq_common_desc acq_common_desc;
308
309         u16 sq_idx;
310
311         u16 reserved;
312
313         /* queue doorbell address as an offset to PCIe MMIO REG BAR */
314         u32 sq_doorbell_offset;
315
316         /* low latency queue ring base address as an offset to PCIe MMIO
317          * LLQ_MEM BAR
318          */
319         u32 llq_descriptors_offset;
320
321         /* low latency queue headers' memory as an offset to PCIe MMIO
322          * LLQ_MEM BAR
323          */
324         u32 llq_headers_offset;
325 };
326
327 struct ena_admin_aq_destroy_sq_cmd {
328         struct ena_admin_aq_common_desc aq_common_descriptor;
329
330         struct ena_admin_sq sq;
331 };
332
333 struct ena_admin_acq_destroy_sq_resp_desc {
334         struct ena_admin_acq_common_desc acq_common_desc;
335 };
336
337 struct ena_admin_aq_create_cq_cmd {
338         struct ena_admin_aq_common_desc aq_common_descriptor;
339
340         /* 4:0 : reserved5
341          * 5 : interrupt_mode_enabled - if set, cq operates
342          *    in interrupt mode, otherwise - polling
343          * 7:6 : reserved6
344          */
345         u8 cq_caps_1;
346
347         /* 4:0 : cq_entry_size_words - size of CQ entry in
348          *    32-bit words, valid values: 4, 8.
349          * 7:5 : reserved7
350          */
351         u8 cq_caps_2;
352
353         /* completion queue depth in # of entries. must be power of 2 */
354         u16 cq_depth;
355
356         /* msix vector assigned to this cq */
357         u32 msix_vector;
358
359         /* cq physical base address in OS memory. CQ must be physically
360          * contiguous
361          */
362         struct ena_common_mem_addr cq_ba;
363 };
364
365 struct ena_admin_acq_create_cq_resp_desc {
366         struct ena_admin_acq_common_desc acq_common_desc;
367
368         u16 cq_idx;
369
370         /* actual cq depth in number of entries */
371         u16 cq_actual_depth;
372
373         u32 numa_node_register_offset;
374
375         u32 cq_head_db_register_offset;
376
377         u32 cq_interrupt_unmask_register_offset;
378 };
379
380 struct ena_admin_aq_destroy_cq_cmd {
381         struct ena_admin_aq_common_desc aq_common_descriptor;
382
383         u16 cq_idx;
384
385         u16 reserved1;
386 };
387
388 struct ena_admin_acq_destroy_cq_resp_desc {
389         struct ena_admin_acq_common_desc acq_common_desc;
390 };
391
392 /* ENA AQ Get Statistics command. Extended statistics are placed in control
393  * buffer pointed by AQ entry
394  */
395 struct ena_admin_aq_get_stats_cmd {
396         struct ena_admin_aq_common_desc aq_common_descriptor;
397
398         union {
399                 /* command specific inline data */
400                 u32 inline_data_w1[3];
401
402                 struct ena_admin_ctrl_buff_info control_buffer;
403         } u;
404
405         /* stats type as defined in enum ena_admin_get_stats_type */
406         u8 type;
407
408         /* stats scope defined in enum ena_admin_get_stats_scope */
409         u8 scope;
410
411         u16 reserved3;
412
413         /* queue id. used when scope is specific_queue */
414         u16 queue_idx;
415
416         /* device id, value 0xFFFF means mine. only privileged device can get
417          *    stats of other device
418          */
419         u16 device_id;
420 };
421
422 /* Basic Statistics Command. */
423 struct ena_admin_basic_stats {
424         u32 tx_bytes_low;
425
426         u32 tx_bytes_high;
427
428         u32 tx_pkts_low;
429
430         u32 tx_pkts_high;
431
432         u32 rx_bytes_low;
433
434         u32 rx_bytes_high;
435
436         u32 rx_pkts_low;
437
438         u32 rx_pkts_high;
439
440         u32 rx_drops_low;
441
442         u32 rx_drops_high;
443 };
444
445 struct ena_admin_acq_get_stats_resp {
446         struct ena_admin_acq_common_desc acq_common_desc;
447
448         struct ena_admin_basic_stats basic_stats;
449 };
450
451 struct ena_admin_get_set_feature_common_desc {
452         /* 1:0 : select - 0x1 - current value; 0x3 - default
453          *    value
454          * 7:3 : reserved3
455          */
456         u8 flags;
457
458         /* as appears in ena_admin_aq_feature_id */
459         u8 feature_id;
460
461         u16 reserved16;
462 };
463
464 struct ena_admin_device_attr_feature_desc {
465         u32 impl_id;
466
467         u32 device_version;
468
469         /* bitmap of ena_admin_aq_feature_id */
470         u32 supported_features;
471
472         u32 reserved3;
473
474         /* Indicates how many bits are used physical address access. */
475         u32 phys_addr_width;
476
477         /* Indicates how many bits are used virtual address access. */
478         u32 virt_addr_width;
479
480         /* unicast MAC address (in Network byte order) */
481         u8 mac_addr[6];
482
483         u8 reserved7[2];
484
485         u32 max_mtu;
486 };
487
488 struct ena_admin_queue_feature_desc {
489         /* including LLQs */
490         u32 max_sq_num;
491
492         u32 max_sq_depth;
493
494         u32 max_cq_num;
495
496         u32 max_cq_depth;
497
498         u32 max_llq_num;
499
500         u32 max_llq_depth;
501
502         u32 max_header_size;
503
504         /* Maximum Descriptors number, including meta descriptor, allowed for
505          *    a single Tx packet
506          */
507         u16 max_packet_tx_descs;
508
509         /* Maximum Descriptors number allowed for a single Rx packet */
510         u16 max_packet_rx_descs;
511 };
512
513 struct ena_admin_set_feature_mtu_desc {
514         /* exclude L2 */
515         u32 mtu;
516 };
517
518 struct ena_admin_set_feature_host_attr_desc {
519         /* host OS info base address in OS memory. host info is 4KB of
520          * physically contiguous
521          */
522         struct ena_common_mem_addr os_info_ba;
523
524         /* host debug area base address in OS memory. debug area must be
525          * physically contiguous
526          */
527         struct ena_common_mem_addr debug_ba;
528
529         /* debug area size */
530         u32 debug_area_size;
531 };
532
533 struct ena_admin_feature_intr_moder_desc {
534         /* interrupt delay granularity in usec */
535         u16 intr_delay_resolution;
536
537         u16 reserved;
538 };
539
540 struct ena_admin_get_feature_link_desc {
541         /* Link speed in Mb */
542         u32 speed;
543
544         /* bit field of enum ena_admin_link types */
545         u32 supported;
546
547         /* 0 : autoneg
548          * 1 : duplex - Full Duplex
549          * 31:2 : reserved2
550          */
551         u32 flags;
552 };
553
554 struct ena_admin_feature_aenq_desc {
555         /* bitmask for AENQ groups the device can report */
556         u32 supported_groups;
557
558         /* bitmask for AENQ groups to report */
559         u32 enabled_groups;
560 };
561
562 struct ena_admin_feature_offload_desc {
563         /* 0 : TX_L3_csum_ipv4
564          * 1 : TX_L4_ipv4_csum_part - The checksum field
565          *    should be initialized with pseudo header checksum
566          * 2 : TX_L4_ipv4_csum_full
567          * 3 : TX_L4_ipv6_csum_part - The checksum field
568          *    should be initialized with pseudo header checksum
569          * 4 : TX_L4_ipv6_csum_full
570          * 5 : tso_ipv4
571          * 6 : tso_ipv6
572          * 7 : tso_ecn
573          */
574         u32 tx;
575
576         /* Receive side supported stateless offload
577          * 0 : RX_L3_csum_ipv4 - IPv4 checksum
578          * 1 : RX_L4_ipv4_csum - TCP/UDP/IPv4 checksum
579          * 2 : RX_L4_ipv6_csum - TCP/UDP/IPv6 checksum
580          * 3 : RX_hash - Hash calculation
581          */
582         u32 rx_supported;
583
584         u32 rx_enabled;
585 };
586
587 enum ena_admin_hash_functions {
588         ENA_ADMIN_TOEPLITZ      = 1,
589
590         ENA_ADMIN_CRC32         = 2,
591 };
592
593 struct ena_admin_feature_rss_flow_hash_control {
594         u32 keys_num;
595
596         u32 reserved;
597
598         u32 key[10];
599 };
600
601 struct ena_admin_feature_rss_flow_hash_function {
602         /* 7:0 : funcs - bitmask of ena_admin_hash_functions */
603         u32 supported_func;
604
605         /* 7:0 : selected_func - bitmask of
606          *    ena_admin_hash_functions
607          */
608         u32 selected_func;
609
610         /* initial value */
611         u32 init_val;
612 };
613
614 /* RSS flow hash protocols */
615 enum ena_admin_flow_hash_proto {
616         ENA_ADMIN_RSS_TCP4      = 0,
617
618         ENA_ADMIN_RSS_UDP4      = 1,
619
620         ENA_ADMIN_RSS_TCP6      = 2,
621
622         ENA_ADMIN_RSS_UDP6      = 3,
623
624         ENA_ADMIN_RSS_IP4       = 4,
625
626         ENA_ADMIN_RSS_IP6       = 5,
627
628         ENA_ADMIN_RSS_IP4_FRAG  = 6,
629
630         ENA_ADMIN_RSS_NOT_IP    = 7,
631
632         /* TCPv6 with extension header */
633         ENA_ADMIN_RSS_TCP6_EX   = 8,
634
635         /* IPv6 with extension header */
636         ENA_ADMIN_RSS_IP6_EX    = 9,
637
638         ENA_ADMIN_RSS_PROTO_NUM = 16,
639 };
640
641 /* RSS flow hash fields */
642 enum ena_admin_flow_hash_fields {
643         /* Ethernet Dest Addr */
644         ENA_ADMIN_RSS_L2_DA     = BIT(0),
645
646         /* Ethernet Src Addr */
647         ENA_ADMIN_RSS_L2_SA     = BIT(1),
648
649         /* ipv4/6 Dest Addr */
650         ENA_ADMIN_RSS_L3_DA     = BIT(2),
651
652         /* ipv4/6 Src Addr */
653         ENA_ADMIN_RSS_L3_SA     = BIT(3),
654
655         /* tcp/udp Dest Port */
656         ENA_ADMIN_RSS_L4_DP     = BIT(4),
657
658         /* tcp/udp Src Port */
659         ENA_ADMIN_RSS_L4_SP     = BIT(5),
660 };
661
662 struct ena_admin_proto_input {
663         /* flow hash fields (bitwise according to ena_admin_flow_hash_fields) */
664         u16 fields;
665
666         u16 reserved2;
667 };
668
669 struct ena_admin_feature_rss_hash_control {
670         struct ena_admin_proto_input supported_fields[ENA_ADMIN_RSS_PROTO_NUM];
671
672         struct ena_admin_proto_input selected_fields[ENA_ADMIN_RSS_PROTO_NUM];
673
674         struct ena_admin_proto_input reserved2[ENA_ADMIN_RSS_PROTO_NUM];
675
676         struct ena_admin_proto_input reserved3[ENA_ADMIN_RSS_PROTO_NUM];
677 };
678
679 struct ena_admin_feature_rss_flow_hash_input {
680         /* supported hash input sorting
681          * 1 : L3_sort - support swap L3 addresses if DA is
682          *    smaller than SA
683          * 2 : L4_sort - support swap L4 ports if DP smaller
684          *    SP
685          */
686         u16 supported_input_sort;
687
688         /* enabled hash input sorting
689          * 1 : enable_L3_sort - enable swap L3 addresses if
690          *    DA smaller than SA
691          * 2 : enable_L4_sort - enable swap L4 ports if DP
692          *    smaller than SP
693          */
694         u16 enabled_input_sort;
695 };
696
697 enum ena_admin_os_type {
698         ENA_ADMIN_OS_LINUX      = 1,
699
700         ENA_ADMIN_OS_WIN        = 2,
701
702         ENA_ADMIN_OS_DPDK       = 3,
703
704         ENA_ADMIN_OS_FREEBSD    = 4,
705
706         ENA_ADMIN_OS_IPXE       = 5,
707
708         ENA_ADMIN_OS_ESXI       = 6,
709
710         ENA_ADMIN_OS_GROUPS_NUM = 6,
711 };
712
713 struct ena_admin_host_info {
714         /* defined in enum ena_admin_os_type */
715         u32 os_type;
716
717         /* os distribution string format */
718         u8 os_dist_str[128];
719
720         /* OS distribution numeric format */
721         u32 os_dist;
722
723         /* kernel version string format */
724         u8 kernel_ver_str[32];
725
726         /* Kernel version numeric format */
727         u32 kernel_ver;
728
729         /* 7:0 : major
730          * 15:8 : minor
731          * 23:16 : sub_minor
732          * 31:24 : module_type
733          */
734         u32 driver_version;
735
736         /* features bitmap */
737         u32 supported_network_features[2];
738
739         /* ENA spec version of driver */
740         u16 ena_spec_version;
741
742         /* ENA device's Bus, Device and Function
743          * 2:0 : function
744          * 7:3 : device
745          * 15:8 : bus
746          */
747         u16 bdf;
748
749         /* Number of CPUs */
750         u16 num_cpus;
751
752         u16 reserved;
753 };
754
755 struct ena_admin_rss_ind_table_entry {
756         u16 cq_idx;
757
758         u16 reserved;
759 };
760
761 struct ena_admin_feature_rss_ind_table {
762         /* min supported table size (2^min_size) */
763         u16 min_size;
764
765         /* max supported table size (2^max_size) */
766         u16 max_size;
767
768         /* table size (2^size) */
769         u16 size;
770
771         u16 reserved;
772
773         /* index of the inline entry. 0xFFFFFFFF means invalid */
774         u32 inline_index;
775
776         /* used for updating single entry, ignored when setting the entire
777          * table through the control buffer.
778          */
779         struct ena_admin_rss_ind_table_entry inline_entry;
780 };
781
782 /* When hint value is 0, driver should use it's own predefined value */
783 struct ena_admin_ena_hw_hints {
784         /* value in ms */
785         u16 mmio_read_timeout;
786
787         /* value in ms */
788         u16 driver_watchdog_timeout;
789
790         /* Per packet tx completion timeout. value in ms */
791         u16 missing_tx_completion_timeout;
792
793         u16 missed_tx_completion_count_threshold_to_reset;
794
795         /* value in ms */
796         u16 admin_completion_tx_timeout;
797
798         u16 netdev_wd_timeout;
799
800         u16 max_tx_sgl_size;
801
802         u16 max_rx_sgl_size;
803
804         u16 reserved[8];
805 };
806
807 struct ena_admin_get_feat_cmd {
808         struct ena_admin_aq_common_desc aq_common_descriptor;
809
810         struct ena_admin_ctrl_buff_info control_buffer;
811
812         struct ena_admin_get_set_feature_common_desc feat_common;
813
814         u32 raw[11];
815 };
816
817 struct ena_admin_get_feat_resp {
818         struct ena_admin_acq_common_desc acq_common_desc;
819
820         union {
821                 u32 raw[14];
822
823                 struct ena_admin_device_attr_feature_desc dev_attr;
824
825                 struct ena_admin_queue_feature_desc max_queue;
826
827                 struct ena_admin_feature_aenq_desc aenq;
828
829                 struct ena_admin_get_feature_link_desc link;
830
831                 struct ena_admin_feature_offload_desc offload;
832
833                 struct ena_admin_feature_rss_flow_hash_function flow_hash_func;
834
835                 struct ena_admin_feature_rss_flow_hash_input flow_hash_input;
836
837                 struct ena_admin_feature_rss_ind_table ind_table;
838
839                 struct ena_admin_feature_intr_moder_desc intr_moderation;
840
841                 struct ena_admin_ena_hw_hints hw_hints;
842         } u;
843 };
844
845 struct ena_admin_set_feat_cmd {
846         struct ena_admin_aq_common_desc aq_common_descriptor;
847
848         struct ena_admin_ctrl_buff_info control_buffer;
849
850         struct ena_admin_get_set_feature_common_desc feat_common;
851
852         union {
853                 u32 raw[11];
854
855                 /* mtu size */
856                 struct ena_admin_set_feature_mtu_desc mtu;
857
858                 /* host attributes */
859                 struct ena_admin_set_feature_host_attr_desc host_attr;
860
861                 /* AENQ configuration */
862                 struct ena_admin_feature_aenq_desc aenq;
863
864                 /* rss flow hash function */
865                 struct ena_admin_feature_rss_flow_hash_function flow_hash_func;
866
867                 /* rss flow hash input */
868                 struct ena_admin_feature_rss_flow_hash_input flow_hash_input;
869
870                 /* rss indirection table */
871                 struct ena_admin_feature_rss_ind_table ind_table;
872         } u;
873 };
874
875 struct ena_admin_set_feat_resp {
876         struct ena_admin_acq_common_desc acq_common_desc;
877
878         union {
879                 u32 raw[14];
880         } u;
881 };
882
883 struct ena_admin_aenq_common_desc {
884         u16 group;
885
886         u16 syndrom;
887
888         /* 0 : phase */
889         u8 flags;
890
891         u8 reserved1[3];
892
893         u32 timestamp_low;
894
895         u32 timestamp_high;
896 };
897
898 /* asynchronous event notification groups */
899 enum ena_admin_aenq_group {
900         ENA_ADMIN_LINK_CHANGE           = 0,
901
902         ENA_ADMIN_FATAL_ERROR           = 1,
903
904         ENA_ADMIN_WARNING               = 2,
905
906         ENA_ADMIN_NOTIFICATION          = 3,
907
908         ENA_ADMIN_KEEP_ALIVE            = 4,
909
910         ENA_ADMIN_AENQ_GROUPS_NUM       = 5,
911 };
912
913 enum ena_admin_aenq_notification_syndrom {
914         ENA_ADMIN_SUSPEND       = 0,
915
916         ENA_ADMIN_RESUME        = 1,
917
918         ENA_ADMIN_UPDATE_HINTS  = 2,
919 };
920
921 struct ena_admin_aenq_entry {
922         struct ena_admin_aenq_common_desc aenq_common_desc;
923
924         /* command specific inline data */
925         u32 inline_data_w4[12];
926 };
927
928 struct ena_admin_aenq_link_change_desc {
929         struct ena_admin_aenq_common_desc aenq_common_desc;
930
931         /* 0 : link_status */
932         u32 flags;
933 };
934
935 struct ena_admin_aenq_keep_alive_desc {
936         struct ena_admin_aenq_common_desc aenq_common_desc;
937
938         u32 rx_drops_low;
939
940         u32 rx_drops_high;
941 };
942
943 struct ena_admin_ena_mmio_req_read_less_resp {
944         u16 req_id;
945
946         u16 reg_off;
947
948         /* value is valid when poll is cleared */
949         u32 reg_val;
950 };
951
952 /* aq_common_desc */
953 #define ENA_ADMIN_AQ_COMMON_DESC_COMMAND_ID_MASK GENMASK(11, 0)
954 #define ENA_ADMIN_AQ_COMMON_DESC_PHASE_MASK BIT(0)
955 #define ENA_ADMIN_AQ_COMMON_DESC_CTRL_DATA_SHIFT 1
956 #define ENA_ADMIN_AQ_COMMON_DESC_CTRL_DATA_MASK BIT(1)
957 #define ENA_ADMIN_AQ_COMMON_DESC_CTRL_DATA_INDIRECT_SHIFT 2
958 #define ENA_ADMIN_AQ_COMMON_DESC_CTRL_DATA_INDIRECT_MASK BIT(2)
959
960 /* sq */
961 #define ENA_ADMIN_SQ_SQ_DIRECTION_SHIFT 5
962 #define ENA_ADMIN_SQ_SQ_DIRECTION_MASK GENMASK(7, 5)
963
964 /* acq_common_desc */
965 #define ENA_ADMIN_ACQ_COMMON_DESC_COMMAND_ID_MASK GENMASK(11, 0)
966 #define ENA_ADMIN_ACQ_COMMON_DESC_PHASE_MASK BIT(0)
967
968 /* aq_create_sq_cmd */
969 #define ENA_ADMIN_AQ_CREATE_SQ_CMD_SQ_DIRECTION_SHIFT 5
970 #define ENA_ADMIN_AQ_CREATE_SQ_CMD_SQ_DIRECTION_MASK GENMASK(7, 5)
971 #define ENA_ADMIN_AQ_CREATE_SQ_CMD_PLACEMENT_POLICY_MASK GENMASK(3, 0)
972 #define ENA_ADMIN_AQ_CREATE_SQ_CMD_COMPLETION_POLICY_SHIFT 4
973 #define ENA_ADMIN_AQ_CREATE_SQ_CMD_COMPLETION_POLICY_MASK GENMASK(6, 4)
974 #define ENA_ADMIN_AQ_CREATE_SQ_CMD_IS_PHYSICALLY_CONTIGUOUS_MASK BIT(0)
975
976 /* aq_create_cq_cmd */
977 #define ENA_ADMIN_AQ_CREATE_CQ_CMD_INTERRUPT_MODE_ENABLED_SHIFT 5
978 #define ENA_ADMIN_AQ_CREATE_CQ_CMD_INTERRUPT_MODE_ENABLED_MASK BIT(5)
979 #define ENA_ADMIN_AQ_CREATE_CQ_CMD_CQ_ENTRY_SIZE_WORDS_MASK GENMASK(4, 0)
980
981 /* get_set_feature_common_desc */
982 #define ENA_ADMIN_GET_SET_FEATURE_COMMON_DESC_SELECT_MASK GENMASK(1, 0)
983
984 /* get_feature_link_desc */
985 #define ENA_ADMIN_GET_FEATURE_LINK_DESC_AUTONEG_MASK BIT(0)
986 #define ENA_ADMIN_GET_FEATURE_LINK_DESC_DUPLEX_SHIFT 1
987 #define ENA_ADMIN_GET_FEATURE_LINK_DESC_DUPLEX_MASK BIT(1)
988
989 /* feature_offload_desc */
990 #define ENA_ADMIN_FEATURE_OFFLOAD_DESC_TX_L3_CSUM_IPV4_MASK BIT(0)
991 #define ENA_ADMIN_FEATURE_OFFLOAD_DESC_TX_L4_IPV4_CSUM_PART_SHIFT 1
992 #define ENA_ADMIN_FEATURE_OFFLOAD_DESC_TX_L4_IPV4_CSUM_PART_MASK BIT(1)
993 #define ENA_ADMIN_FEATURE_OFFLOAD_DESC_TX_L4_IPV4_CSUM_FULL_SHIFT 2
994 #define ENA_ADMIN_FEATURE_OFFLOAD_DESC_TX_L4_IPV4_CSUM_FULL_MASK BIT(2)
995 #define ENA_ADMIN_FEATURE_OFFLOAD_DESC_TX_L4_IPV6_CSUM_PART_SHIFT 3
996 #define ENA_ADMIN_FEATURE_OFFLOAD_DESC_TX_L4_IPV6_CSUM_PART_MASK BIT(3)
997 #define ENA_ADMIN_FEATURE_OFFLOAD_DESC_TX_L4_IPV6_CSUM_FULL_SHIFT 4
998 #define ENA_ADMIN_FEATURE_OFFLOAD_DESC_TX_L4_IPV6_CSUM_FULL_MASK BIT(4)
999 #define ENA_ADMIN_FEATURE_OFFLOAD_DESC_TSO_IPV4_SHIFT 5
1000 #define ENA_ADMIN_FEATURE_OFFLOAD_DESC_TSO_IPV4_MASK BIT(5)
1001 #define ENA_ADMIN_FEATURE_OFFLOAD_DESC_TSO_IPV6_SHIFT 6
1002 #define ENA_ADMIN_FEATURE_OFFLOAD_DESC_TSO_IPV6_MASK BIT(6)
1003 #define ENA_ADMIN_FEATURE_OFFLOAD_DESC_TSO_ECN_SHIFT 7
1004 #define ENA_ADMIN_FEATURE_OFFLOAD_DESC_TSO_ECN_MASK BIT(7)
1005 #define ENA_ADMIN_FEATURE_OFFLOAD_DESC_RX_L3_CSUM_IPV4_MASK BIT(0)
1006 #define ENA_ADMIN_FEATURE_OFFLOAD_DESC_RX_L4_IPV4_CSUM_SHIFT 1
1007 #define ENA_ADMIN_FEATURE_OFFLOAD_DESC_RX_L4_IPV4_CSUM_MASK BIT(1)
1008 #define ENA_ADMIN_FEATURE_OFFLOAD_DESC_RX_L4_IPV6_CSUM_SHIFT 2
1009 #define ENA_ADMIN_FEATURE_OFFLOAD_DESC_RX_L4_IPV6_CSUM_MASK BIT(2)
1010 #define ENA_ADMIN_FEATURE_OFFLOAD_DESC_RX_HASH_SHIFT 3
1011 #define ENA_ADMIN_FEATURE_OFFLOAD_DESC_RX_HASH_MASK BIT(3)
1012
1013 /* feature_rss_flow_hash_function */
1014 #define ENA_ADMIN_FEATURE_RSS_FLOW_HASH_FUNCTION_FUNCS_MASK GENMASK(7, 0)
1015 #define ENA_ADMIN_FEATURE_RSS_FLOW_HASH_FUNCTION_SELECTED_FUNC_MASK GENMASK(7, 0)
1016
1017 /* feature_rss_flow_hash_input */
1018 #define ENA_ADMIN_FEATURE_RSS_FLOW_HASH_INPUT_L3_SORT_SHIFT 1
1019 #define ENA_ADMIN_FEATURE_RSS_FLOW_HASH_INPUT_L3_SORT_MASK BIT(1)
1020 #define ENA_ADMIN_FEATURE_RSS_FLOW_HASH_INPUT_L4_SORT_SHIFT 2
1021 #define ENA_ADMIN_FEATURE_RSS_FLOW_HASH_INPUT_L4_SORT_MASK BIT(2)
1022 #define ENA_ADMIN_FEATURE_RSS_FLOW_HASH_INPUT_ENABLE_L3_SORT_SHIFT 1
1023 #define ENA_ADMIN_FEATURE_RSS_FLOW_HASH_INPUT_ENABLE_L3_SORT_MASK BIT(1)
1024 #define ENA_ADMIN_FEATURE_RSS_FLOW_HASH_INPUT_ENABLE_L4_SORT_SHIFT 2
1025 #define ENA_ADMIN_FEATURE_RSS_FLOW_HASH_INPUT_ENABLE_L4_SORT_MASK BIT(2)
1026
1027 /* host_info */
1028 #define ENA_ADMIN_HOST_INFO_MAJOR_MASK GENMASK(7, 0)
1029 #define ENA_ADMIN_HOST_INFO_MINOR_SHIFT 8
1030 #define ENA_ADMIN_HOST_INFO_MINOR_MASK GENMASK(15, 8)
1031 #define ENA_ADMIN_HOST_INFO_SUB_MINOR_SHIFT 16
1032 #define ENA_ADMIN_HOST_INFO_SUB_MINOR_MASK GENMASK(23, 16)
1033 #define ENA_ADMIN_HOST_INFO_MODULE_TYPE_SHIFT 24
1034 #define ENA_ADMIN_HOST_INFO_MODULE_TYPE_MASK GENMASK(31, 24)
1035 #define ENA_ADMIN_HOST_INFO_FUNCTION_MASK GENMASK(2, 0)
1036 #define ENA_ADMIN_HOST_INFO_DEVICE_SHIFT 3
1037 #define ENA_ADMIN_HOST_INFO_DEVICE_MASK GENMASK(7, 3)
1038 #define ENA_ADMIN_HOST_INFO_BUS_SHIFT 8
1039 #define ENA_ADMIN_HOST_INFO_BUS_MASK GENMASK(15, 8)
1040
1041 /* aenq_common_desc */
1042 #define ENA_ADMIN_AENQ_COMMON_DESC_PHASE_MASK BIT(0)
1043
1044 /* aenq_link_change_desc */
1045 #define ENA_ADMIN_AENQ_LINK_CHANGE_DESC_LINK_STATUS_MASK BIT(0)
1046
1047 #endif /*_ENA_ADMIN_H_ */