drivers/irqchip/irq-gic.c

   1 /*
   2  *  linux/arch/arm/common/gic.c
   3  *
   4  *  Copyright (C) 2002 ARM Limited, All Rights Reserved.
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  *
  10  * Interrupt architecture for the GIC:
  11  *
  12  * o There is one Interrupt Distributor, which receives interrupts
  13  *   from system devices and sends them to the Interrupt Controllers.
  14  *
  15  * o There is one CPU Interface per CPU, which sends interrupts sent
  16  *   by the Distributor, and interrupts generated locally, to the
  17  *   associated CPU. The base address of the CPU interface is usually
  18  *   aliased so that the same address points to different chips depending
  19  *   on the CPU it is accessed from.
  20  *
  21  * Note that IRQs 0-31 are special - they are local to each CPU.
  22  * As such, the enable set/clear, pending set/clear and active bit
  23  * registers are banked per-cpu for these sources.
  24  */
  25 #include <linux/init.h>
  26 #include <linux/kernel.h>
  27 #include <linux/err.h>
  28 #include <linux/module.h>
  29 #include <linux/list.h>
  30 #include <linux/smp.h>
  31 #include <linux/cpu.h>
  32 #include <linux/cpu_pm.h>
  33 #include <linux/cpumask.h>
  34 #include <linux/io.h>
  35 #include <linux/of.h>
  36 #include <linux/of_address.h>
  37 #include <linux/of_irq.h>
  38 #include <linux/irqdomain.h>
  39 #include <linux/interrupt.h>
  40 #include <linux/percpu.h>
  41 #include <linux/slab.h>
  42 #include <linux/irqchip/chained_irq.h>
  43 #include <linux/irqchip/arm-gic.h>
  44
  45 #include <asm/cputype.h>
  46 #include <asm/irq.h>
  47 #include <asm/exception.h>
  48 #include <asm/smp_plat.h>
  49
  50 #include "irq-gic-common.h"
  51 #include "irqchip.h"
  52
  53 union gic_base {
  54         void __iomem *common_base;
  55         void __percpu * __iomem *percpu_base;
  56 };
  57
  58 struct gic_chip_data {
  59         union gic_base dist_base;
  60         union gic_base cpu_base;
  61 #ifdef CONFIG_CPU_PM
  62         u32 saved_spi_enable[DIV_ROUND_UP(1020, 32)];
  63         u32 saved_spi_conf[DIV_ROUND_UP(1020, 16)];
  64         u32 saved_spi_target[DIV_ROUND_UP(1020, 4)];
  65         u32 __percpu *saved_ppi_enable;
  66         u32 __percpu *saved_ppi_conf;
  67 #endif
  68         struct irq_domain *domain;
  69         unsigned int gic_irqs;
  70 #ifdef CONFIG_GIC_NON_BANKED
  71         void __iomem *(*get_base)(union gic_base *);
  72 #endif
  73 };
  74
  75 static DEFINE_RAW_SPINLOCK(irq_controller_lock);
  76
  77 /*
  78  * The GIC mapping of CPU interfaces does not necessarily match
  79  * the logical CPU numbering.  Let's use a mapping as returned
  80  * by the GIC itself.
  81  */
  82 #define NR_GIC_CPU_IF 8
  83 static u8 gic_cpu_map[NR_GIC_CPU_IF] __read_mostly;
  84
  85 /*
  86  * Supported arch specific GIC irq extension.
  87  * Default make them NULL.
  88  */
  89 struct irq_chip gic_arch_extn = {
  90         .irq_eoi        = NULL,
  91         .irq_mask       = NULL,
  92         .irq_unmask     = NULL,
  93         .irq_retrigger  = NULL,
  94         .irq_set_type   = NULL,
  95         .irq_set_wake   = NULL,
  96 };
  97
  98 #ifndef MAX_GIC_NR
  99 #define MAX_GIC_NR      1
 100 #endif
 101
 102 static struct gic_chip_data gic_data[MAX_GIC_NR] __read_mostly;
 103
 104 #ifdef CONFIG_GIC_NON_BANKED
 105 static void __iomem *gic_get_percpu_base(union gic_base *base)
 106 {
 107         return *__this_cpu_ptr(base->percpu_base);
 108 }
 109
 110 static void __iomem *gic_get_common_base(union gic_base *base)
 111 {
 112         return base->common_base;
 113 }
 114
 115 static inline void __iomem *gic_data_dist_base(struct gic_chip_data *data)
 116 {
 117         return data->get_base(&data->dist_base);
 118 }
 119
 120 static inline void __iomem *gic_data_cpu_base(struct gic_chip_data *data)
 121 {
 122         return data->get_base(&data->cpu_base);
 123 }
 124
 125 static inline void gic_set_base_accessor(struct gic_chip_data *data,
 126                                          void __iomem *(*f)(union gic_base *))
 127 {
 128         data->get_base = f;
 129 }
 130 #else
 131 #define gic_data_dist_base(d)   ((d)->dist_base.common_base)
 132 #define gic_data_cpu_base(d)    ((d)->cpu_base.common_base)
 133 #define gic_set_base_accessor(d, f)
 134 #endif
 135
 136 static inline void __iomem *gic_dist_base(struct irq_data *d)
 137 {
 138         struct gic_chip_data *gic_data = irq_data_get_irq_chip_data(d);
 139         return gic_data_dist_base(gic_data);
 140 }
 141
 142 static inline void __iomem *gic_cpu_base(struct irq_data *d)
 143 {
 144         struct gic_chip_data *gic_data = irq_data_get_irq_chip_data(d);
 145         return gic_data_cpu_base(gic_data);
 146 }
 147
 148 static inline unsigned int gic_irq(struct irq_data *d)
 149 {
 150         return d->hwirq;
 151 }
 152
 153 /*
 154  * Routines to acknowledge, disable and enable interrupts
 155  */
 156 static void gic_mask_irq(struct irq_data *d)
 157 {
 158         u32 mask = 1 << (gic_irq(d) % 32);
 159
 160         raw_spin_lock(&irq_controller_lock);
 161         writel_relaxed(mask, gic_dist_base(d) + GIC_DIST_ENABLE_CLEAR + (gic_irq(d) / 32) * 4);
 162         if (gic_arch_extn.irq_mask)
 163                 gic_arch_extn.irq_mask(d);
 164         raw_spin_unlock(&irq_controller_lock);
 165 }
 166
 167 static void gic_unmask_irq(struct irq_data *d)
 168 {
 169         u32 mask = 1 << (gic_irq(d) % 32);
 170
 171         raw_spin_lock(&irq_controller_lock);
 172         if (gic_arch_extn.irq_unmask)
 173                 gic_arch_extn.irq_unmask(d);
 174         writel_relaxed(mask, gic_dist_base(d) + GIC_DIST_ENABLE_SET + (gic_irq(d) / 32) * 4);
 175         raw_spin_unlock(&irq_controller_lock);
 176 }
 177
 178 static void gic_eoi_irq(struct irq_data *d)
 179 {
 180         if (gic_arch_extn.irq_eoi) {
 181                 raw_spin_lock(&irq_controller_lock);
 182                 gic_arch_extn.irq_eoi(d);
 183                 raw_spin_unlock(&irq_controller_lock);
 184         }
 185
 186         writel_relaxed(gic_irq(d), gic_cpu_base(d) + GIC_CPU_EOI);
 187 }
 188
 189 static int gic_set_type(struct irq_data *d, unsigned int type)
 190 {
 191         void __iomem *base = gic_dist_base(d);
 192         unsigned int gicirq = gic_irq(d);
 193
 194         /* Interrupt configuration for SGIs can't be changed */
 195         if (gicirq < 16)
 196                 return -EINVAL;
 197
 198         if (type != IRQ_TYPE_LEVEL_HIGH && type != IRQ_TYPE_EDGE_RISING)
 199                 return -EINVAL;
 200
 201         raw_spin_lock(&irq_controller_lock);
 202
 203         if (gic_arch_extn.irq_set_type)
 204                 gic_arch_extn.irq_set_type(d, type);
 205
 206         gic_configure_irq(gicirq, type, base, NULL);
 207
 208         raw_spin_unlock(&irq_controller_lock);
 209
 210         return 0;
 211 }
 212
 213 static int gic_retrigger(struct irq_data *d)
 214 {
 215         if (gic_arch_extn.irq_retrigger)
 216                 return gic_arch_extn.irq_retrigger(d);
 217
 218         /* the genirq layer expects 0 if we can't retrigger in hardware */
 219         return 0;
 220 }
 221
 222 #ifdef CONFIG_SMP
 223 static int gic_set_affinity(struct irq_data *d, const struct cpumask *mask_val,
 224                             bool force)
 225 {
 226         void __iomem *reg = gic_dist_base(d) + GIC_DIST_TARGET + (gic_irq(d) & ~3);
 227         unsigned int cpu, shift = (gic_irq(d) % 4) * 8;
 228         u32 val, mask, bit;
 229
 230         if (!force)
 231                 cpu = cpumask_any_and(mask_val, cpu_online_mask);
 232         else
 233                 cpu = cpumask_first(mask_val);
 234
 235         if (cpu >= NR_GIC_CPU_IF || cpu >= nr_cpu_ids)
 236                 return -EINVAL;
 237
 238         raw_spin_lock(&irq_controller_lock);
 239         mask = 0xff << shift;
 240         bit = gic_cpu_map[cpu] << shift;
 241         val = readl_relaxed(reg) & ~mask;
 242         writel_relaxed(val | bit, reg);
 243         raw_spin_unlock(&irq_controller_lock);
 244
 245         return IRQ_SET_MASK_OK;
 246 }
 247 #endif
 248
 249 #ifdef CONFIG_PM
 250 static int gic_set_wake(struct irq_data *d, unsigned int on)
 251 {
 252         int ret = -ENXIO;
 253
 254         if (gic_arch_extn.irq_set_wake)
 255                 ret = gic_arch_extn.irq_set_wake(d, on);
 256
 257         return ret;
 258 }
 259
 260 #else
 261 #define gic_set_wake    NULL
 262 #endif
 263
 264 static void __exception_irq_entry gic_handle_irq(struct pt_regs *regs)
 265 {
 266         u32 irqstat, irqnr;
 267         struct gic_chip_data *gic = &gic_data[0];
 268         void __iomem *cpu_base = gic_data_cpu_base(gic);
 269
 270         do {
 271                 irqstat = readl_relaxed(cpu_base + GIC_CPU_INTACK);
 272                 irqnr = irqstat & GICC_IAR_INT_ID_MASK;
 273
 274                 if (likely(irqnr > 15 && irqnr < 1021)) {
 275                         irqnr = irq_find_mapping(gic->domain, irqnr);
 276                         handle_IRQ(irqnr, regs);
 277                         continue;
 278                 }
 279                 if (irqnr < 16) {
 280                         writel_relaxed(irqstat, cpu_base + GIC_CPU_EOI);
 281 #ifdef CONFIG_SMP
 282                         handle_IPI(irqnr, regs);
 283 #endif
 284                         continue;
 285                 }
 286                 break;
 287         } while (1);
 288 }
 289
 290 static void gic_handle_cascade_irq(unsigned int irq, struct irq_desc *desc)
 291 {
 292         struct gic_chip_data *chip_data = irq_get_handler_data(irq);
 293         struct irq_chip *chip = irq_get_chip(irq);
 294         unsigned int cascade_irq, gic_irq;
 295         unsigned long status;
 296
 297         chained_irq_enter(chip, desc);
 298
 299         raw_spin_lock(&irq_controller_lock);
 300         status = readl_relaxed(gic_data_cpu_base(chip_data) + GIC_CPU_INTACK);
 301         raw_spin_unlock(&irq_controller_lock);
 302
 303         gic_irq = (status & 0x3ff);
 304         if (gic_irq == 1023)
 305                 goto out;
 306
 307         cascade_irq = irq_find_mapping(chip_data->domain, gic_irq);
 308         if (unlikely(gic_irq < 32 || gic_irq > 1020))
 309                 handle_bad_irq(cascade_irq, desc);
 310         else
 311                 generic_handle_irq(cascade_irq);
 312
 313  out:
 314         chained_irq_exit(chip, desc);
 315 }
 316
 317 static struct irq_chip gic_chip = {
 318         .name                   = "GIC",
 319         .irq_mask               = gic_mask_irq,
 320         .irq_unmask             = gic_unmask_irq,
 321         .irq_eoi                = gic_eoi_irq,
 322         .irq_set_type           = gic_set_type,
 323         .irq_retrigger          = gic_retrigger,
 324 #ifdef CONFIG_SMP
 325         .irq_set_affinity       = gic_set_affinity,
 326 #endif
 327         .irq_set_wake           = gic_set_wake,
 328 };
 329
 330 void __init gic_cascade_irq(unsigned int gic_nr, unsigned int irq)
 331 {
 332         if (gic_nr >= MAX_GIC_NR)
 333                 BUG();
 334         if (irq_set_handler_data(irq, &gic_data[gic_nr]) != 0)
 335                 BUG();
 336         irq_set_chained_handler(irq, gic_handle_cascade_irq);
 337 }
 338
 339 static u8 gic_get_cpumask(struct gic_chip_data *gic)
 340 {
 341         void __iomem *base = gic_data_dist_base(gic);
 342         u32 mask, i;
 343
 344         for (i = mask = 0; i < 32; i += 4) {
 345                 mask = readl_relaxed(base + GIC_DIST_TARGET + i);
 346                 mask |= mask >> 16;
 347                 mask |= mask >> 8;
 348                 if (mask)
 349                         break;
 350         }
 351
 352         if (!mask)
 353                 pr_crit("GIC CPU mask not found - kernel will fail to boot.\n");
 354
 355         return mask;
 356 }
 357
 358 static void __init gic_dist_init(struct gic_chip_data *gic)
 359 {
 360         unsigned int i;
 361         u32 cpumask;
 362         unsigned int gic_irqs = gic->gic_irqs;
 363         void __iomem *base = gic_data_dist_base(gic);
 364
 365         writel_relaxed(0, base + GIC_DIST_CTRL);
 366
 367         /*
 368          * Set all global interrupts to this CPU only.
 369          */
 370         cpumask = gic_get_cpumask(gic);
 371         cpumask |= cpumask << 8;
 372         cpumask |= cpumask << 16;
 373         for (i = 32; i < gic_irqs; i += 4)
 374                 writel_relaxed(cpumask, base + GIC_DIST_TARGET + i * 4 / 4);
 375
 376         gic_dist_config(base, gic_irqs, NULL);
 377
 378         writel_relaxed(1, base + GIC_DIST_CTRL);
 379 }
 380
 381 static void gic_cpu_init(struct gic_chip_data *gic)
 382 {
 383         void __iomem *dist_base = gic_data_dist_base(gic);
 384         void __iomem *base = gic_data_cpu_base(gic);
 385         unsigned int cpu_mask, cpu = smp_processor_id();
 386         int i;
 387
 388         /*
 389          * Get what the GIC says our CPU mask is.
 390          */
 391         BUG_ON(cpu >= NR_GIC_CPU_IF);
 392         cpu_mask = gic_get_cpumask(gic);
 393         gic_cpu_map[cpu] = cpu_mask;
 394
 395         /*
 396          * Clear our mask from the other map entries in case they're
 397          * still undefined.
 398          */
 399         for (i = 0; i < NR_GIC_CPU_IF; i++)
 400                 if (i != cpu)
 401                         gic_cpu_map[i] &= ~cpu_mask;
 402
 403         gic_cpu_config(dist_base, NULL);
 404
 405         writel_relaxed(0xf0, base + GIC_CPU_PRIMASK);
 406         writel_relaxed(1, base + GIC_CPU_CTRL);
 407 }
 408
 409 void gic_cpu_if_down(void)
 410 {
 411         void __iomem *cpu_base = gic_data_cpu_base(&gic_data[0]);
 412         writel_relaxed(0, cpu_base + GIC_CPU_CTRL);
 413 }
 414
 415 #ifdef CONFIG_CPU_PM
 416 /*
 417  * Saves the GIC distributor registers during suspend or idle.  Must be called
 418  * with interrupts disabled but before powering down the GIC.  After calling
 419  * this function, no interrupts will be delivered by the GIC, and another
 420  * platform-specific wakeup source must be enabled.
 421  */
 422 static void gic_dist_save(unsigned int gic_nr)
 423 {
 424         unsigned int gic_irqs;
 425         void __iomem *dist_base;
 426         int i;
 427
 428         if (gic_nr >= MAX_GIC_NR)
 429                 BUG();
 430
 431         gic_irqs = gic_data[gic_nr].gic_irqs;
 432         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 433
 434         if (!dist_base)
 435                 return;
 436
 437         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 16); i++)
 438                 gic_data[gic_nr].saved_spi_conf[i] =
 439                         readl_relaxed(dist_base + GIC_DIST_CONFIG + i * 4);
 440
 441         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 4); i++)
 442                 gic_data[gic_nr].saved_spi_target[i] =
 443                         readl_relaxed(dist_base + GIC_DIST_TARGET + i * 4);
 444
 445         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 32); i++)
 446                 gic_data[gic_nr].saved_spi_enable[i] =
 447                         readl_relaxed(dist_base + GIC_DIST_ENABLE_SET + i * 4);
 448 }
 449
 450 /*
 451  * Restores the GIC distributor registers during resume or when coming out of
 452  * idle.  Must be called before enabling interrupts.  If a level interrupt
 453  * that occured while the GIC was suspended is still present, it will be
 454  * handled normally, but any edge interrupts that occured will not be seen by
 455  * the GIC and need to be handled by the platform-specific wakeup source.
 456  */
 457 static void gic_dist_restore(unsigned int gic_nr)
 458 {
 459         unsigned int gic_irqs;
 460         unsigned int i;
 461         void __iomem *dist_base;
 462
 463         if (gic_nr >= MAX_GIC_NR)
 464                 BUG();
 465
 466         gic_irqs = gic_data[gic_nr].gic_irqs;
 467         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 468
 469         if (!dist_base)
 470                 return;
 471
 472         writel_relaxed(0, dist_base + GIC_DIST_CTRL);
 473
 474         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 16); i++)
 475                 writel_relaxed(gic_data[gic_nr].saved_spi_conf[i],
 476                         dist_base + GIC_DIST_CONFIG + i * 4);
 477
 478         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 4); i++)
 479                 writel_relaxed(0xa0a0a0a0,
 480                         dist_base + GIC_DIST_PRI + i * 4);
 481
 482         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 4); i++)
 483                 writel_relaxed(gic_data[gic_nr].saved_spi_target[i],
 484                         dist_base + GIC_DIST_TARGET + i * 4);
 485
 486         for (i = 0; i < DIV_ROUND_UP(gic_irqs, 32); i++)
 487                 writel_relaxed(gic_data[gic_nr].saved_spi_enable[i],
 488                         dist_base + GIC_DIST_ENABLE_SET + i * 4);
 489
 490         writel_relaxed(1, dist_base + GIC_DIST_CTRL);
 491 }
 492
 493 static void gic_cpu_save(unsigned int gic_nr)
 494 {
 495         int i;
 496         u32 *ptr;
 497         void __iomem *dist_base;
 498         void __iomem *cpu_base;
 499
 500         if (gic_nr >= MAX_GIC_NR)
 501                 BUG();
 502
 503         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 504         cpu_base = gic_data_cpu_base(&gic_data[gic_nr]);
 505
 506         if (!dist_base || !cpu_base)
 507                 return;
 508
 509         ptr = __this_cpu_ptr(gic_data[gic_nr].saved_ppi_enable);
 510         for (i = 0; i < DIV_ROUND_UP(32, 32); i++)
 511                 ptr[i] = readl_relaxed(dist_base + GIC_DIST_ENABLE_SET + i * 4);
 512
 513         ptr = __this_cpu_ptr(gic_data[gic_nr].saved_ppi_conf);
 514         for (i = 0; i < DIV_ROUND_UP(32, 16); i++)
 515                 ptr[i] = readl_relaxed(dist_base + GIC_DIST_CONFIG + i * 4);
 516
 517 }
 518
 519 static void gic_cpu_restore(unsigned int gic_nr)
 520 {
 521         int i;
 522         u32 *ptr;
 523         void __iomem *dist_base;
 524         void __iomem *cpu_base;
 525
 526         if (gic_nr >= MAX_GIC_NR)
 527                 BUG();
 528
 529         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 530         cpu_base = gic_data_cpu_base(&gic_data[gic_nr]);
 531
 532         if (!dist_base || !cpu_base)
 533                 return;
 534
 535         ptr = __this_cpu_ptr(gic_data[gic_nr].saved_ppi_enable);
 536         for (i = 0; i < DIV_ROUND_UP(32, 32); i++)
 537                 writel_relaxed(ptr[i], dist_base + GIC_DIST_ENABLE_SET + i * 4);
 538
 539         ptr = __this_cpu_ptr(gic_data[gic_nr].saved_ppi_conf);
 540         for (i = 0; i < DIV_ROUND_UP(32, 16); i++)
 541                 writel_relaxed(ptr[i], dist_base + GIC_DIST_CONFIG + i * 4);
 542
 543         for (i = 0; i < DIV_ROUND_UP(32, 4); i++)
 544                 writel_relaxed(0xa0a0a0a0, dist_base + GIC_DIST_PRI + i * 4);
 545
 546         writel_relaxed(0xf0, cpu_base + GIC_CPU_PRIMASK);
 547         writel_relaxed(1, cpu_base + GIC_CPU_CTRL);
 548 }
 549
 550 static int gic_notifier(struct notifier_block *self, unsigned long cmd, void *v)
 551 {
 552         int i;
 553
 554         for (i = 0; i < MAX_GIC_NR; i++) {
 555 #ifdef CONFIG_GIC_NON_BANKED
 556                 /* Skip over unused GICs */
 557                 if (!gic_data[i].get_base)
 558                         continue;
 559 #endif
 560                 switch (cmd) {
 561                 case CPU_PM_ENTER:
 562                         gic_cpu_save(i);
 563                         break;
 564                 case CPU_PM_ENTER_FAILED:
 565                 case CPU_PM_EXIT:
 566                         gic_cpu_restore(i);
 567                         break;
 568                 case CPU_CLUSTER_PM_ENTER:
 569                         gic_dist_save(i);
 570                         break;
 571                 case CPU_CLUSTER_PM_ENTER_FAILED:
 572                 case CPU_CLUSTER_PM_EXIT:
 573                         gic_dist_restore(i);
 574                         break;
 575                 }
 576         }
 577
 578         return NOTIFY_OK;
 579 }
 580
 581 static struct notifier_block gic_notifier_block = {
 582         .notifier_call = gic_notifier,
 583 };
 584
 585 static void __init gic_pm_init(struct gic_chip_data *gic)
 586 {
 587         gic->saved_ppi_enable = __alloc_percpu(DIV_ROUND_UP(32, 32) * 4,
 588                 sizeof(u32));
 589         BUG_ON(!gic->saved_ppi_enable);
 590
 591         gic->saved_ppi_conf = __alloc_percpu(DIV_ROUND_UP(32, 16) * 4,
 592                 sizeof(u32));
 593         BUG_ON(!gic->saved_ppi_conf);
 594
 595         if (gic == &gic_data[0])
 596                 cpu_pm_register_notifier(&gic_notifier_block);
 597 }
 598 #else
 599 static void __init gic_pm_init(struct gic_chip_data *gic)
 600 {
 601 }
 602 #endif
 603
 604 #ifdef CONFIG_SMP
 605 static void gic_raise_softirq(const struct cpumask *mask, unsigned int irq)
 606 {
 607         int cpu;
 608         unsigned long flags, map = 0;
 609
 610         raw_spin_lock_irqsave(&irq_controller_lock, flags);
 611
 612         /* Convert our logical CPU mask into a physical one. */
 613         for_each_cpu(cpu, mask)
 614                 map |= gic_cpu_map[cpu];
 615
 616         /*
 617          * Ensure that stores to Normal memory are visible to the
 618          * other CPUs before they observe us issuing the IPI.
 619          */
 620         dmb(ishst);
 621
 622         /* this always happens on GIC0 */
 623         writel_relaxed(map << 16 | irq, gic_data_dist_base(&gic_data[0]) + GIC_DIST_SOFTINT);
 624
 625         raw_spin_unlock_irqrestore(&irq_controller_lock, flags);
 626 }
 627 #endif
 628
 629 #ifdef CONFIG_BL_SWITCHER
 630 /*
 631  * gic_send_sgi - send a SGI directly to given CPU interface number
 632  *
 633  * cpu_id: the ID for the destination CPU interface
 634  * irq: the IPI number to send a SGI for
 635  */
 636 void gic_send_sgi(unsigned int cpu_id, unsigned int irq)
 637 {
 638         BUG_ON(cpu_id >= NR_GIC_CPU_IF);
 639         cpu_id = 1 << cpu_id;
 640         /* this always happens on GIC0 */
 641         writel_relaxed((cpu_id << 16) | irq, gic_data_dist_base(&gic_data[0]) + GIC_DIST_SOFTINT);
 642 }
 643
 644 /*
 645  * gic_get_cpu_id - get the CPU interface ID for the specified CPU
 646  *
 647  * @cpu: the logical CPU number to get the GIC ID for.
 648  *
 649  * Return the CPU interface ID for the given logical CPU number,
 650  * or -1 if the CPU number is too large or the interface ID is
 651  * unknown (more than one bit set).
 652  */
 653 int gic_get_cpu_id(unsigned int cpu)
 654 {
 655         unsigned int cpu_bit;
 656
 657         if (cpu >= NR_GIC_CPU_IF)
 658                 return -1;
 659         cpu_bit = gic_cpu_map[cpu];
 660         if (cpu_bit & (cpu_bit - 1))
 661                 return -1;
 662         return __ffs(cpu_bit);
 663 }
 664
 665 /*
 666  * gic_migrate_target - migrate IRQs to another CPU interface
 667  *
 668  * @new_cpu_id: the CPU target ID to migrate IRQs to
 669  *
 670  * Migrate all peripheral interrupts with a target matching the current CPU
 671  * to the interface corresponding to @new_cpu_id.  The CPU interface mapping
 672  * is also updated.  Targets to other CPU interfaces are unchanged.
 673  * This must be called with IRQs locally disabled.
 674  */
 675 void gic_migrate_target(unsigned int new_cpu_id)
 676 {
 677         unsigned int cur_cpu_id, gic_irqs, gic_nr = 0;
 678         void __iomem *dist_base;
 679         int i, ror_val, cpu = smp_processor_id();
 680         u32 val, cur_target_mask, active_mask;
 681
 682         if (gic_nr >= MAX_GIC_NR)
 683                 BUG();
 684
 685         dist_base = gic_data_dist_base(&gic_data[gic_nr]);
 686         if (!dist_base)
 687                 return;
 688         gic_irqs = gic_data[gic_nr].gic_irqs;
 689
 690         cur_cpu_id = __ffs(gic_cpu_map[cpu]);
 691         cur_target_mask = 0x01010101 << cur_cpu_id;
 692         ror_val = (cur_cpu_id - new_cpu_id) & 31;
 693
 694         raw_spin_lock(&irq_controller_lock);
 695
 696         /* Update the target interface for this logical CPU */
 697         gic_cpu_map[cpu] = 1 << new_cpu_id;
 698
 699         /*
 700          * Find all the peripheral interrupts targetting the current
 701          * CPU interface and migrate them to the new CPU interface.
 702          * We skip DIST_TARGET 0 to 7 as they are read-only.
 703          */
 704         for (i = 8; i < DIV_ROUND_UP(gic_irqs, 4); i++) {
 705                 val = readl_relaxed(dist_base + GIC_DIST_TARGET + i * 4);
 706                 active_mask = val & cur_target_mask;
 707                 if (active_mask) {
 708                         val &= ~active_mask;
 709                         val |= ror32(active_mask, ror_val);
 710                         writel_relaxed(val, dist_base + GIC_DIST_TARGET + i*4);
 711                 }
 712         }
 713
 714         raw_spin_unlock(&irq_controller_lock);
 715
 716         /*
 717          * Now let's migrate and clear any potential SGIs that might be
 718          * pending for us (cur_cpu_id).  Since GIC_DIST_SGI_PENDING_SET
 719          * is a banked register, we can only forward the SGI using
 720          * GIC_DIST_SOFTINT.  The original SGI source is lost but Linux
 721          * doesn't use that information anyway.
 722          *
 723          * For the same reason we do not adjust SGI source information
 724          * for previously sent SGIs by us to other CPUs either.
 725          */
 726         for (i = 0; i < 16; i += 4) {
 727                 int j;
 728                 val = readl_relaxed(dist_base + GIC_DIST_SGI_PENDING_SET + i);
 729                 if (!val)
 730                         continue;
 731                 writel_relaxed(val, dist_base + GIC_DIST_SGI_PENDING_CLEAR + i);
 732                 for (j = i; j < i + 4; j++) {
 733                         if (val & 0xff)
 734                                 writel_relaxed((1 << (new_cpu_id + 16)) | j,
 735                                                 dist_base + GIC_DIST_SOFTINT);
 736                         val >>= 8;
 737                 }
 738         }
 739 }
 740
 741 /*
 742  * gic_get_sgir_physaddr - get the physical address for the SGI register
 743  *
 744  * REturn the physical address of the SGI register to be used
 745  * by some early assembly code when the kernel is not yet available.
 746  */
 747 static unsigned long gic_dist_physaddr;
 748
 749 unsigned long gic_get_sgir_physaddr(void)
 750 {
 751         if (!gic_dist_physaddr)
 752                 return 0;
 753         return gic_dist_physaddr + GIC_DIST_SOFTINT;
 754 }
 755
 756 void __init gic_init_physaddr(struct device_node *node)
 757 {
 758         struct resource res;
 759         if (of_address_to_resource(node, 0, &res) == 0) {
 760                 gic_dist_physaddr = res.start;
 761                 pr_info("GIC physical location is %#lx\n", gic_dist_physaddr);
 762         }
 763 }
 764
 765 #else
 766 #define gic_init_physaddr(node)  do { } while (0)
 767 #endif
 768
 769 static int gic_irq_domain_map(struct irq_domain *d, unsigned int irq,
 770                                 irq_hw_number_t hw)
 771 {
 772         if (hw < 32) {
 773                 irq_set_percpu_devid(irq);
 774                 irq_set_chip_and_handler(irq, &gic_chip,
 775                                          handle_percpu_devid_irq);
 776                 set_irq_flags(irq, IRQF_VALID | IRQF_NOAUTOEN);
 777         } else {
 778                 irq_set_chip_and_handler(irq, &gic_chip,
 779                                          handle_fasteoi_irq);
 780                 set_irq_flags(irq, IRQF_VALID | IRQF_PROBE);
 781
 782                 gic_routable_irq_domain_ops->map(d, irq, hw);
 783         }
 784         irq_set_chip_data(irq, d->host_data);
 785         return 0;
 786 }
 787
 788 static void gic_irq_domain_unmap(struct irq_domain *d, unsigned int irq)
 789 {
 790         gic_routable_irq_domain_ops->unmap(d, irq);
 791 }
 792
 793 static int gic_irq_domain_xlate(struct irq_domain *d,
 794                                 struct device_node *controller,
 795                                 const u32 *intspec, unsigned int intsize,
 796                                 unsigned long *out_hwirq, unsigned int *out_type)
 797 {
 798         unsigned long ret = 0;
 799
 800         if (d->of_node != controller)
 801                 return -EINVAL;
 802         if (intsize < 3)
 803                 return -EINVAL;
 804
 805         /* Get the interrupt number and add 16 to skip over SGIs */
 806         *out_hwirq = intspec[1] + 16;
 807
 808         /* For SPIs, we need to add 16 more to get the GIC irq ID number */
 809         if (!intspec[0]) {
 810                 ret = gic_routable_irq_domain_ops->xlate(d, controller,
 811                                                          intspec,
 812                                                          intsize,
 813                                                          out_hwirq,
 814                                                          out_type);
 815
 816                 if (IS_ERR_VALUE(ret))
 817                         return ret;
 818         }
 819
 820         *out_type = intspec[2] & IRQ_TYPE_SENSE_MASK;
 821
 822         return ret;
 823 }
 824
 825 #ifdef CONFIG_SMP
 826 static int gic_secondary_init(struct notifier_block *nfb, unsigned long action,
 827                               void *hcpu)
 828 {
 829         if (action == CPU_STARTING || action == CPU_STARTING_FROZEN)
 830                 gic_cpu_init(&gic_data[0]);
 831         return NOTIFY_OK;
 832 }
 833
 834 /*
 835  * Notifier for enabling the GIC CPU interface. Set an arbitrarily high
 836  * priority because the GIC needs to be up before the ARM generic timers.
 837  */
 838 static struct notifier_block gic_cpu_notifier = {
 839         .notifier_call = gic_secondary_init,
 840         .priority = 100,
 841 };
 842 #endif
 843
 844 static const struct irq_domain_ops gic_irq_domain_ops = {
 845         .map = gic_irq_domain_map,
 846         .unmap = gic_irq_domain_unmap,
 847         .xlate = gic_irq_domain_xlate,
 848 };
 849
 850 /* Default functions for routable irq domain */
 851 static int gic_routable_irq_domain_map(struct irq_domain *d, unsigned int irq,
 852                               irq_hw_number_t hw)
 853 {
 854         return 0;
 855 }
 856
 857 static void gic_routable_irq_domain_unmap(struct irq_domain *d,
 858                                           unsigned int irq)
 859 {
 860 }
 861
 862 static int gic_routable_irq_domain_xlate(struct irq_domain *d,
 863                                 struct device_node *controller,
 864                                 const u32 *intspec, unsigned int intsize,
 865                                 unsigned long *out_hwirq,
 866                                 unsigned int *out_type)
 867 {
 868         *out_hwirq += 16;
 869         return 0;
 870 }
 871
 872 const struct irq_domain_ops gic_default_routable_irq_domain_ops = {
 873         .map = gic_routable_irq_domain_map,
 874         .unmap = gic_routable_irq_domain_unmap,
 875         .xlate = gic_routable_irq_domain_xlate,
 876 };
 877
 878 const struct irq_domain_ops *gic_routable_irq_domain_ops =
 879                                         &gic_default_routable_irq_domain_ops;
 880
 881 void __init gic_init_bases(unsigned int gic_nr, int irq_start,
 882                            void __iomem *dist_base, void __iomem *cpu_base,
 883                            u32 percpu_offset, struct device_node *node)
 884 {
 885         irq_hw_number_t hwirq_base;
 886         struct gic_chip_data *gic;
 887         int gic_irqs, irq_base, i;
 888         int nr_routable_irqs;
 889
 890         BUG_ON(gic_nr >= MAX_GIC_NR);
 891
 892         gic = &gic_data[gic_nr];
 893 #ifdef CONFIG_GIC_NON_BANKED
 894         if (percpu_offset) { /* Frankein-GIC without banked registers... */
 895                 unsigned int cpu;
 896
 897                 gic->dist_base.percpu_base = alloc_percpu(void __iomem *);
 898                 gic->cpu_base.percpu_base = alloc_percpu(void __iomem *);
 899                 if (WARN_ON(!gic->dist_base.percpu_base ||
 900                             !gic->cpu_base.percpu_base)) {
 901                         free_percpu(gic->dist_base.percpu_base);
 902                         free_percpu(gic->cpu_base.percpu_base);
 903                         return;
 904                 }
 905
 906                 for_each_possible_cpu(cpu) {
 907                         u32 mpidr = cpu_logical_map(cpu);
 908                         u32 core_id = MPIDR_AFFINITY_LEVEL(mpidr, 0);
 909                         unsigned long offset = percpu_offset * core_id;
 910                         *per_cpu_ptr(gic->dist_base.percpu_base, cpu) = dist_base + offset;
 911                         *per_cpu_ptr(gic->cpu_base.percpu_base, cpu) = cpu_base + offset;
 912                 }
 913
 914                 gic_set_base_accessor(gic, gic_get_percpu_base);
 915         } else
 916 #endif
 917         {                       /* Normal, sane GIC... */
 918                 WARN(percpu_offset,
 919                      "GIC_NON_BANKED not enabled, ignoring %08x offset!",
 920                      percpu_offset);
 921                 gic->dist_base.common_base = dist_base;
 922                 gic->cpu_base.common_base = cpu_base;
 923                 gic_set_base_accessor(gic, gic_get_common_base);
 924         }
 925
 926         /*
 927          * Initialize the CPU interface map to all CPUs.
 928          * It will be refined as each CPU probes its ID.
 929          */
 930         for (i = 0; i < NR_GIC_CPU_IF; i++)
 931                 gic_cpu_map[i] = 0xff;
 932
 933         /*
 934          * For primary GICs, skip over SGIs.
 935          * For secondary GICs, skip over PPIs, too.
 936          */
 937         if (gic_nr == 0 && (irq_start & 31) > 0) {
 938                 hwirq_base = 16;
 939                 if (irq_start != -1)
 940                         irq_start = (irq_start & ~31) + 16;
 941         } else {
 942                 hwirq_base = 32;
 943         }
 944
 945         /*
 946          * Find out how many interrupts are supported.
 947          * The GIC only supports up to 1020 interrupt sources.
 948          */
 949         gic_irqs = readl_relaxed(gic_data_dist_base(gic) + GIC_DIST_CTR) & 0x1f;
 950         gic_irqs = (gic_irqs + 1) * 32;
 951         if (gic_irqs > 1020)
 952                 gic_irqs = 1020;
 953         gic->gic_irqs = gic_irqs;
 954
 955         gic_irqs -= hwirq_base; /* calculate # of irqs to allocate */
 956
 957         if (of_property_read_u32(node, "arm,routable-irqs",
 958                                  &nr_routable_irqs)) {
 959                 irq_base = irq_alloc_descs(irq_start, 16, gic_irqs,
 960                                            numa_node_id());
 961                 if (IS_ERR_VALUE(irq_base)) {
 962                         WARN(1, "Cannot allocate irq_descs @ IRQ%d, assuming pre-allocated\n",
 963                              irq_start);
 964                         irq_base = irq_start;
 965                 }
 966
 967                 gic->domain = irq_domain_add_legacy(node, gic_irqs, irq_base,
 968                                         hwirq_base, &gic_irq_domain_ops, gic);
 969         } else {
 970                 gic->domain = irq_domain_add_linear(node, nr_routable_irqs,
 971                                                     &gic_irq_domain_ops,
 972                                                     gic);
 973         }
 974
 975         if (WARN_ON(!gic->domain))
 976                 return;
 977
 978         if (gic_nr == 0) {
 979 #ifdef CONFIG_SMP
 980                 set_smp_cross_call(gic_raise_softirq);
 981                 register_cpu_notifier(&gic_cpu_notifier);
 982 #endif
 983                 set_handle_irq(gic_handle_irq);
 984         }
 985
 986         gic_chip.flags |= gic_arch_extn.flags;
 987         gic_dist_init(gic);
 988         gic_cpu_init(gic);
 989         gic_pm_init(gic);
 990 }
 991
 992 #ifdef CONFIG_OF
 993 static int gic_cnt __initdata;
 994
 995 static int __init
 996 gic_of_init(struct device_node *node, struct device_node *parent)
 997 {
 998         void __iomem *cpu_base;
 999         void __iomem *dist_base;
1000         u32 percpu_offset;
1001         int irq;
1002
1003         if (WARN_ON(!node))
1004                 return -ENODEV;
1005
1006         dist_base = of_iomap(node, 0);
1007         WARN(!dist_base, "unable to map gic dist registers\n");
1008
1009         cpu_base = of_iomap(node, 1);
1010         WARN(!cpu_base, "unable to map gic cpu registers\n");
1011
1012         if (of_property_read_u32(node, "cpu-offset", &percpu_offset))
1013                 percpu_offset = 0;
1014
1015         gic_init_bases(gic_cnt, -1, dist_base, cpu_base, percpu_offset, node);
1016         if (!gic_cnt)
1017                 gic_init_physaddr(node);
1018
1019         if (parent) {
1020                 irq = irq_of_parse_and_map(node, 0);
1021                 gic_cascade_irq(gic_cnt, irq);
1022         }
1023         gic_cnt++;
1024         return 0;
1025 }
1026 IRQCHIP_DECLARE(gic_400, "arm,gic-400", gic_of_init);
1027 IRQCHIP_DECLARE(cortex_a15_gic, "arm,cortex-a15-gic", gic_of_init);
1028 IRQCHIP_DECLARE(cortex_a9_gic, "arm,cortex-a9-gic", gic_of_init);
1029 IRQCHIP_DECLARE(cortex_a7_gic, "arm,cortex-a7-gic", gic_of_init);
1030 IRQCHIP_DECLARE(msm_8660_qgic, "qcom,msm-8660-qgic", gic_of_init);
1031 IRQCHIP_DECLARE(msm_qgic2, "qcom,msm-qgic2", gic_of_init);
1032
1033 #endif