Merge branch 'pcmcia' of git://git.kernel.org/pub/scm/linux/kernel/git/brodo/pcmcia
[sfrench/cifs-2.6.git] / drivers / iommu / amd_iommu_types.h
1 /*
2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
3  * Author: Joerg Roedel <jroedel@suse.de>
4  *         Leo Duran <leo.duran@amd.com>
5  *
6  * This program is free software; you can redistribute it and/or modify it
7  * under the terms of the GNU General Public License version 2 as published
8  * by the Free Software Foundation.
9  *
10  * This program is distributed in the hope that it will be useful,
11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
13  * GNU General Public License for more details.
14  *
15  * You should have received a copy of the GNU General Public License
16  * along with this program; if not, write to the Free Software
17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
18  */
19
20 #ifndef _ASM_X86_AMD_IOMMU_TYPES_H
21 #define _ASM_X86_AMD_IOMMU_TYPES_H
22
23 #include <linux/types.h>
24 #include <linux/mutex.h>
25 #include <linux/msi.h>
26 #include <linux/list.h>
27 #include <linux/spinlock.h>
28 #include <linux/pci.h>
29 #include <linux/irqreturn.h>
30
31 /*
32  * Maximum number of IOMMUs supported
33  */
34 #define MAX_IOMMUS      32
35
36 /*
37  * some size calculation constants
38  */
39 #define DEV_TABLE_ENTRY_SIZE            32
40 #define ALIAS_TABLE_ENTRY_SIZE          2
41 #define RLOOKUP_TABLE_ENTRY_SIZE        (sizeof(void *))
42
43 /* Capability offsets used by the driver */
44 #define MMIO_CAP_HDR_OFFSET     0x00
45 #define MMIO_RANGE_OFFSET       0x0c
46 #define MMIO_MISC_OFFSET        0x10
47
48 /* Masks, shifts and macros to parse the device range capability */
49 #define MMIO_RANGE_LD_MASK      0xff000000
50 #define MMIO_RANGE_FD_MASK      0x00ff0000
51 #define MMIO_RANGE_BUS_MASK     0x0000ff00
52 #define MMIO_RANGE_LD_SHIFT     24
53 #define MMIO_RANGE_FD_SHIFT     16
54 #define MMIO_RANGE_BUS_SHIFT    8
55 #define MMIO_GET_LD(x)  (((x) & MMIO_RANGE_LD_MASK) >> MMIO_RANGE_LD_SHIFT)
56 #define MMIO_GET_FD(x)  (((x) & MMIO_RANGE_FD_MASK) >> MMIO_RANGE_FD_SHIFT)
57 #define MMIO_GET_BUS(x) (((x) & MMIO_RANGE_BUS_MASK) >> MMIO_RANGE_BUS_SHIFT)
58 #define MMIO_MSI_NUM(x) ((x) & 0x1f)
59
60 /* Flag masks for the AMD IOMMU exclusion range */
61 #define MMIO_EXCL_ENABLE_MASK 0x01ULL
62 #define MMIO_EXCL_ALLOW_MASK  0x02ULL
63
64 /* Used offsets into the MMIO space */
65 #define MMIO_DEV_TABLE_OFFSET   0x0000
66 #define MMIO_CMD_BUF_OFFSET     0x0008
67 #define MMIO_EVT_BUF_OFFSET     0x0010
68 #define MMIO_CONTROL_OFFSET     0x0018
69 #define MMIO_EXCL_BASE_OFFSET   0x0020
70 #define MMIO_EXCL_LIMIT_OFFSET  0x0028
71 #define MMIO_EXT_FEATURES       0x0030
72 #define MMIO_PPR_LOG_OFFSET     0x0038
73 #define MMIO_GA_LOG_BASE_OFFSET 0x00e0
74 #define MMIO_GA_LOG_TAIL_OFFSET 0x00e8
75 #define MMIO_CMD_HEAD_OFFSET    0x2000
76 #define MMIO_CMD_TAIL_OFFSET    0x2008
77 #define MMIO_EVT_HEAD_OFFSET    0x2010
78 #define MMIO_EVT_TAIL_OFFSET    0x2018
79 #define MMIO_STATUS_OFFSET      0x2020
80 #define MMIO_PPR_HEAD_OFFSET    0x2030
81 #define MMIO_PPR_TAIL_OFFSET    0x2038
82 #define MMIO_GA_HEAD_OFFSET     0x2040
83 #define MMIO_GA_TAIL_OFFSET     0x2048
84 #define MMIO_CNTR_CONF_OFFSET   0x4000
85 #define MMIO_CNTR_REG_OFFSET    0x40000
86 #define MMIO_REG_END_OFFSET     0x80000
87
88
89
90 /* Extended Feature Bits */
91 #define FEATURE_PREFETCH        (1ULL<<0)
92 #define FEATURE_PPR             (1ULL<<1)
93 #define FEATURE_X2APIC          (1ULL<<2)
94 #define FEATURE_NX              (1ULL<<3)
95 #define FEATURE_GT              (1ULL<<4)
96 #define FEATURE_IA              (1ULL<<6)
97 #define FEATURE_GA              (1ULL<<7)
98 #define FEATURE_HE              (1ULL<<8)
99 #define FEATURE_PC              (1ULL<<9)
100 #define FEATURE_GAM_VAPIC       (1ULL<<21)
101
102 #define FEATURE_PASID_SHIFT     32
103 #define FEATURE_PASID_MASK      (0x1fULL << FEATURE_PASID_SHIFT)
104
105 #define FEATURE_GLXVAL_SHIFT    14
106 #define FEATURE_GLXVAL_MASK     (0x03ULL << FEATURE_GLXVAL_SHIFT)
107
108 /* Note:
109  * The current driver only support 16-bit PASID.
110  * Currently, hardware only implement upto 16-bit PASID
111  * even though the spec says it could have upto 20 bits.
112  */
113 #define PASID_MASK              0x0000ffff
114
115 /* MMIO status bits */
116 #define MMIO_STATUS_EVT_INT_MASK        (1 << 1)
117 #define MMIO_STATUS_COM_WAIT_INT_MASK   (1 << 2)
118 #define MMIO_STATUS_PPR_INT_MASK        (1 << 6)
119 #define MMIO_STATUS_GALOG_RUN_MASK      (1 << 8)
120 #define MMIO_STATUS_GALOG_OVERFLOW_MASK (1 << 9)
121 #define MMIO_STATUS_GALOG_INT_MASK      (1 << 10)
122
123 /* event logging constants */
124 #define EVENT_ENTRY_SIZE        0x10
125 #define EVENT_TYPE_SHIFT        28
126 #define EVENT_TYPE_MASK         0xf
127 #define EVENT_TYPE_ILL_DEV      0x1
128 #define EVENT_TYPE_IO_FAULT     0x2
129 #define EVENT_TYPE_DEV_TAB_ERR  0x3
130 #define EVENT_TYPE_PAGE_TAB_ERR 0x4
131 #define EVENT_TYPE_ILL_CMD      0x5
132 #define EVENT_TYPE_CMD_HARD_ERR 0x6
133 #define EVENT_TYPE_IOTLB_INV_TO 0x7
134 #define EVENT_TYPE_INV_DEV_REQ  0x8
135 #define EVENT_DEVID_MASK        0xffff
136 #define EVENT_DEVID_SHIFT       0
137 #define EVENT_DOMID_MASK        0xffff
138 #define EVENT_DOMID_SHIFT       0
139 #define EVENT_FLAGS_MASK        0xfff
140 #define EVENT_FLAGS_SHIFT       0x10
141
142 /* feature control bits */
143 #define CONTROL_IOMMU_EN        0x00ULL
144 #define CONTROL_HT_TUN_EN       0x01ULL
145 #define CONTROL_EVT_LOG_EN      0x02ULL
146 #define CONTROL_EVT_INT_EN      0x03ULL
147 #define CONTROL_COMWAIT_EN      0x04ULL
148 #define CONTROL_INV_TIMEOUT     0x05ULL
149 #define CONTROL_PASSPW_EN       0x08ULL
150 #define CONTROL_RESPASSPW_EN    0x09ULL
151 #define CONTROL_COHERENT_EN     0x0aULL
152 #define CONTROL_ISOC_EN         0x0bULL
153 #define CONTROL_CMDBUF_EN       0x0cULL
154 #define CONTROL_PPFLOG_EN       0x0dULL
155 #define CONTROL_PPFINT_EN       0x0eULL
156 #define CONTROL_PPR_EN          0x0fULL
157 #define CONTROL_GT_EN           0x10ULL
158 #define CONTROL_GA_EN           0x11ULL
159 #define CONTROL_GAM_EN          0x19ULL
160 #define CONTROL_GALOG_EN        0x1CULL
161 #define CONTROL_GAINT_EN        0x1DULL
162
163 #define CTRL_INV_TO_MASK        (7 << CONTROL_INV_TIMEOUT)
164 #define CTRL_INV_TO_NONE        0
165 #define CTRL_INV_TO_1MS         1
166 #define CTRL_INV_TO_10MS        2
167 #define CTRL_INV_TO_100MS       3
168 #define CTRL_INV_TO_1S          4
169 #define CTRL_INV_TO_10S         5
170 #define CTRL_INV_TO_100S        6
171
172 /* command specific defines */
173 #define CMD_COMPL_WAIT          0x01
174 #define CMD_INV_DEV_ENTRY       0x02
175 #define CMD_INV_IOMMU_PAGES     0x03
176 #define CMD_INV_IOTLB_PAGES     0x04
177 #define CMD_INV_IRT             0x05
178 #define CMD_COMPLETE_PPR        0x07
179 #define CMD_INV_ALL             0x08
180
181 #define CMD_COMPL_WAIT_STORE_MASK       0x01
182 #define CMD_COMPL_WAIT_INT_MASK         0x02
183 #define CMD_INV_IOMMU_PAGES_SIZE_MASK   0x01
184 #define CMD_INV_IOMMU_PAGES_PDE_MASK    0x02
185 #define CMD_INV_IOMMU_PAGES_GN_MASK     0x04
186
187 #define PPR_STATUS_MASK                 0xf
188 #define PPR_STATUS_SHIFT                12
189
190 #define CMD_INV_IOMMU_ALL_PAGES_ADDRESS 0x7fffffffffffffffULL
191
192 /* macros and definitions for device table entries */
193 #define DEV_ENTRY_VALID         0x00
194 #define DEV_ENTRY_TRANSLATION   0x01
195 #define DEV_ENTRY_IR            0x3d
196 #define DEV_ENTRY_IW            0x3e
197 #define DEV_ENTRY_NO_PAGE_FAULT 0x62
198 #define DEV_ENTRY_EX            0x67
199 #define DEV_ENTRY_SYSMGT1       0x68
200 #define DEV_ENTRY_SYSMGT2       0x69
201 #define DEV_ENTRY_IRQ_TBL_EN    0x80
202 #define DEV_ENTRY_INIT_PASS     0xb8
203 #define DEV_ENTRY_EINT_PASS     0xb9
204 #define DEV_ENTRY_NMI_PASS      0xba
205 #define DEV_ENTRY_LINT0_PASS    0xbe
206 #define DEV_ENTRY_LINT1_PASS    0xbf
207 #define DEV_ENTRY_MODE_MASK     0x07
208 #define DEV_ENTRY_MODE_SHIFT    0x09
209
210 #define MAX_DEV_TABLE_ENTRIES   0xffff
211
212 /* constants to configure the command buffer */
213 #define CMD_BUFFER_SIZE    8192
214 #define CMD_BUFFER_UNINITIALIZED 1
215 #define CMD_BUFFER_ENTRIES 512
216 #define MMIO_CMD_SIZE_SHIFT 56
217 #define MMIO_CMD_SIZE_512 (0x9ULL << MMIO_CMD_SIZE_SHIFT)
218
219 /* constants for event buffer handling */
220 #define EVT_BUFFER_SIZE         8192 /* 512 entries */
221 #define EVT_LEN_MASK            (0x9ULL << 56)
222
223 /* Constants for PPR Log handling */
224 #define PPR_LOG_ENTRIES         512
225 #define PPR_LOG_SIZE_SHIFT      56
226 #define PPR_LOG_SIZE_512        (0x9ULL << PPR_LOG_SIZE_SHIFT)
227 #define PPR_ENTRY_SIZE          16
228 #define PPR_LOG_SIZE            (PPR_ENTRY_SIZE * PPR_LOG_ENTRIES)
229
230 #define PPR_REQ_TYPE(x)         (((x) >> 60) & 0xfULL)
231 #define PPR_FLAGS(x)            (((x) >> 48) & 0xfffULL)
232 #define PPR_DEVID(x)            ((x) & 0xffffULL)
233 #define PPR_TAG(x)              (((x) >> 32) & 0x3ffULL)
234 #define PPR_PASID1(x)           (((x) >> 16) & 0xffffULL)
235 #define PPR_PASID2(x)           (((x) >> 42) & 0xfULL)
236 #define PPR_PASID(x)            ((PPR_PASID2(x) << 16) | PPR_PASID1(x))
237
238 #define PPR_REQ_FAULT           0x01
239
240 /* Constants for GA Log handling */
241 #define GA_LOG_ENTRIES          512
242 #define GA_LOG_SIZE_SHIFT       56
243 #define GA_LOG_SIZE_512         (0x8ULL << GA_LOG_SIZE_SHIFT)
244 #define GA_ENTRY_SIZE           8
245 #define GA_LOG_SIZE             (GA_ENTRY_SIZE * GA_LOG_ENTRIES)
246
247 #define GA_TAG(x)               (u32)(x & 0xffffffffULL)
248 #define GA_DEVID(x)             (u16)(((x) >> 32) & 0xffffULL)
249 #define GA_REQ_TYPE(x)          (((x) >> 60) & 0xfULL)
250
251 #define GA_GUEST_NR             0x1
252
253 /* Bit value definition for dte irq remapping fields*/
254 #define DTE_IRQ_PHYS_ADDR_MASK  (((1ULL << 45)-1) << 6)
255 #define DTE_IRQ_REMAP_INTCTL_MASK       (0x3ULL << 60)
256 #define DTE_IRQ_TABLE_LEN_MASK  (0xfULL << 1)
257 #define DTE_IRQ_REMAP_INTCTL    (2ULL << 60)
258 #define DTE_IRQ_TABLE_LEN       (8ULL << 1)
259 #define DTE_IRQ_REMAP_ENABLE    1ULL
260
261 #define PAGE_MODE_NONE    0x00
262 #define PAGE_MODE_1_LEVEL 0x01
263 #define PAGE_MODE_2_LEVEL 0x02
264 #define PAGE_MODE_3_LEVEL 0x03
265 #define PAGE_MODE_4_LEVEL 0x04
266 #define PAGE_MODE_5_LEVEL 0x05
267 #define PAGE_MODE_6_LEVEL 0x06
268
269 #define PM_LEVEL_SHIFT(x)       (12 + ((x) * 9))
270 #define PM_LEVEL_SIZE(x)        (((x) < 6) ? \
271                                   ((1ULL << PM_LEVEL_SHIFT((x))) - 1): \
272                                    (0xffffffffffffffffULL))
273 #define PM_LEVEL_INDEX(x, a)    (((a) >> PM_LEVEL_SHIFT((x))) & 0x1ffULL)
274 #define PM_LEVEL_ENC(x)         (((x) << 9) & 0xe00ULL)
275 #define PM_LEVEL_PDE(x, a)      ((a) | PM_LEVEL_ENC((x)) | \
276                                  IOMMU_PTE_PR | IOMMU_PTE_IR | IOMMU_PTE_IW)
277 #define PM_PTE_LEVEL(pte)       (((pte) >> 9) & 0x7ULL)
278
279 #define PM_MAP_4k               0
280 #define PM_ADDR_MASK            0x000ffffffffff000ULL
281 #define PM_MAP_MASK(lvl)        (PM_ADDR_MASK & \
282                                 (~((1ULL << (12 + ((lvl) * 9))) - 1)))
283 #define PM_ALIGNED(lvl, addr)   ((PM_MAP_MASK(lvl) & (addr)) == (addr))
284
285 /*
286  * Returns the page table level to use for a given page size
287  * Pagesize is expected to be a power-of-two
288  */
289 #define PAGE_SIZE_LEVEL(pagesize) \
290                 ((__ffs(pagesize) - 12) / 9)
291 /*
292  * Returns the number of ptes to use for a given page size
293  * Pagesize is expected to be a power-of-two
294  */
295 #define PAGE_SIZE_PTE_COUNT(pagesize) \
296                 (1ULL << ((__ffs(pagesize) - 12) % 9))
297
298 /*
299  * Aligns a given io-virtual address to a given page size
300  * Pagesize is expected to be a power-of-two
301  */
302 #define PAGE_SIZE_ALIGN(address, pagesize) \
303                 ((address) & ~((pagesize) - 1))
304 /*
305  * Creates an IOMMU PTE for an address and a given pagesize
306  * The PTE has no permission bits set
307  * Pagesize is expected to be a power-of-two larger than 4096
308  */
309 #define PAGE_SIZE_PTE(address, pagesize)                \
310                 (((address) | ((pagesize) - 1)) &       \
311                  (~(pagesize >> 1)) & PM_ADDR_MASK)
312
313 /*
314  * Takes a PTE value with mode=0x07 and returns the page size it maps
315  */
316 #define PTE_PAGE_SIZE(pte) \
317         (1ULL << (1 + ffz(((pte) | 0xfffULL))))
318
319 /*
320  * Takes a page-table level and returns the default page-size for this level
321  */
322 #define PTE_LEVEL_PAGE_SIZE(level)                      \
323         (1ULL << (12 + (9 * (level))))
324
325 /*
326  * Bit value definition for I/O PTE fields
327  */
328 #define IOMMU_PTE_PR (1ULL << 0)
329 #define IOMMU_PTE_U  (1ULL << 59)
330 #define IOMMU_PTE_FC (1ULL << 60)
331 #define IOMMU_PTE_IR (1ULL << 61)
332 #define IOMMU_PTE_IW (1ULL << 62)
333
334 /*
335  * Bit value definition for DTE fields
336  */
337 #define DTE_FLAG_V  (1ULL << 0)
338 #define DTE_FLAG_TV (1ULL << 1)
339 #define DTE_FLAG_IR (1ULL << 61)
340 #define DTE_FLAG_IW (1ULL << 62)
341
342 #define DTE_FLAG_IOTLB  (1ULL << 32)
343 #define DTE_FLAG_GV     (1ULL << 55)
344 #define DTE_FLAG_MASK   (0x3ffULL << 32)
345 #define DTE_GLX_SHIFT   (56)
346 #define DTE_GLX_MASK    (3)
347 #define DEV_DOMID_MASK  0xffffULL
348
349 #define DTE_GCR3_VAL_A(x)       (((x) >> 12) & 0x00007ULL)
350 #define DTE_GCR3_VAL_B(x)       (((x) >> 15) & 0x0ffffULL)
351 #define DTE_GCR3_VAL_C(x)       (((x) >> 31) & 0xfffffULL)
352
353 #define DTE_GCR3_INDEX_A        0
354 #define DTE_GCR3_INDEX_B        1
355 #define DTE_GCR3_INDEX_C        1
356
357 #define DTE_GCR3_SHIFT_A        58
358 #define DTE_GCR3_SHIFT_B        16
359 #define DTE_GCR3_SHIFT_C        43
360
361 #define GCR3_VALID              0x01ULL
362
363 #define IOMMU_PAGE_MASK (((1ULL << 52) - 1) & ~0xfffULL)
364 #define IOMMU_PTE_PRESENT(pte) ((pte) & IOMMU_PTE_PR)
365 #define IOMMU_PTE_PAGE(pte) (iommu_phys_to_virt((pte) & IOMMU_PAGE_MASK))
366 #define IOMMU_PTE_MODE(pte) (((pte) >> 9) & 0x07)
367
368 #define IOMMU_PROT_MASK 0x03
369 #define IOMMU_PROT_IR 0x01
370 #define IOMMU_PROT_IW 0x02
371
372 /* IOMMU capabilities */
373 #define IOMMU_CAP_IOTLB   24
374 #define IOMMU_CAP_NPCACHE 26
375 #define IOMMU_CAP_EFR     27
376
377 /* IOMMU Feature Reporting Field (for IVHD type 10h */
378 #define IOMMU_FEAT_GASUP_SHIFT  6
379
380 /* IOMMU Extended Feature Register (EFR) */
381 #define IOMMU_EFR_GASUP_SHIFT   7
382
383 #define MAX_DOMAIN_ID 65536
384
385 /* Protection domain flags */
386 #define PD_DMA_OPS_MASK         (1UL << 0) /* domain used for dma_ops */
387 #define PD_DEFAULT_MASK         (1UL << 1) /* domain is a default dma_ops
388                                               domain for an IOMMU */
389 #define PD_PASSTHROUGH_MASK     (1UL << 2) /* domain has no page
390                                               translation */
391 #define PD_IOMMUV2_MASK         (1UL << 3) /* domain has gcr3 table */
392
393 extern bool amd_iommu_dump;
394 #define DUMP_printk(format, arg...)                                     \
395         do {                                                            \
396                 if (amd_iommu_dump)                                             \
397                         printk(KERN_INFO "AMD-Vi: " format, ## arg);    \
398         } while(0);
399
400 /* global flag if IOMMUs cache non-present entries */
401 extern bool amd_iommu_np_cache;
402 /* Only true if all IOMMUs support device IOTLBs */
403 extern bool amd_iommu_iotlb_sup;
404
405 #define MAX_IRQS_PER_TABLE      256
406 #define IRQ_TABLE_ALIGNMENT     128
407
408 struct irq_remap_table {
409         spinlock_t lock;
410         unsigned min_index;
411         u32 *table;
412 };
413
414 extern struct irq_remap_table **irq_lookup_table;
415
416 /* Interrupt remapping feature used? */
417 extern bool amd_iommu_irq_remap;
418
419 /* kmem_cache to get tables with 128 byte alignement */
420 extern struct kmem_cache *amd_iommu_irq_cache;
421
422 /*
423  * Make iterating over all IOMMUs easier
424  */
425 #define for_each_iommu(iommu) \
426         list_for_each_entry((iommu), &amd_iommu_list, list)
427 #define for_each_iommu_safe(iommu, next) \
428         list_for_each_entry_safe((iommu), (next), &amd_iommu_list, list)
429
430 #define APERTURE_RANGE_SHIFT    27      /* 128 MB */
431 #define APERTURE_RANGE_SIZE     (1ULL << APERTURE_RANGE_SHIFT)
432 #define APERTURE_RANGE_PAGES    (APERTURE_RANGE_SIZE >> PAGE_SHIFT)
433 #define APERTURE_MAX_RANGES     32      /* allows 4GB of DMA address space */
434 #define APERTURE_RANGE_INDEX(a) ((a) >> APERTURE_RANGE_SHIFT)
435 #define APERTURE_PAGE_INDEX(a)  (((a) >> 21) & 0x3fULL)
436
437
438 /*
439  * This struct is used to pass information about
440  * incoming PPR faults around.
441  */
442 struct amd_iommu_fault {
443         u64 address;    /* IO virtual address of the fault*/
444         u32 pasid;      /* Address space identifier */
445         u16 device_id;  /* Originating PCI device id */
446         u16 tag;        /* PPR tag */
447         u16 flags;      /* Fault flags */
448
449 };
450
451
452 struct iommu_domain;
453 struct irq_domain;
454 struct amd_irte_ops;
455
456 #define AMD_IOMMU_FLAG_TRANS_PRE_ENABLED      (1 << 0)
457
458 /*
459  * This structure contains generic data for  IOMMU protection domains
460  * independent of their use.
461  */
462 struct protection_domain {
463         struct list_head list;  /* for list of all protection domains */
464         struct list_head dev_list; /* List of all devices in this domain */
465         struct iommu_domain domain; /* generic domain handle used by
466                                        iommu core code */
467         spinlock_t lock;        /* mostly used to lock the page table*/
468         struct mutex api_lock;  /* protect page tables in the iommu-api path */
469         u16 id;                 /* the domain id written to the device table */
470         int mode;               /* paging mode (0-6 levels) */
471         u64 *pt_root;           /* page table root pointer */
472         int glx;                /* Number of levels for GCR3 table */
473         u64 *gcr3_tbl;          /* Guest CR3 table */
474         unsigned long flags;    /* flags to find out type of domain */
475         bool updated;           /* complete domain flush required */
476         unsigned dev_cnt;       /* devices assigned to this domain */
477         unsigned dev_iommu[MAX_IOMMUS]; /* per-IOMMU reference count */
478 };
479
480 /*
481  * Structure where we save information about one hardware AMD IOMMU in the
482  * system.
483  */
484 struct amd_iommu {
485         struct list_head list;
486
487         /* Index within the IOMMU array */
488         int index;
489
490         /* locks the accesses to the hardware */
491         spinlock_t lock;
492
493         /* Pointer to PCI device of this IOMMU */
494         struct pci_dev *dev;
495
496         /* Cache pdev to root device for resume quirks */
497         struct pci_dev *root_pdev;
498
499         /* physical address of MMIO space */
500         u64 mmio_phys;
501
502         /* physical end address of MMIO space */
503         u64 mmio_phys_end;
504
505         /* virtual address of MMIO space */
506         u8 __iomem *mmio_base;
507
508         /* capabilities of that IOMMU read from ACPI */
509         u32 cap;
510
511         /* flags read from acpi table */
512         u8 acpi_flags;
513
514         /* Extended features */
515         u64 features;
516
517         /* IOMMUv2 */
518         bool is_iommu_v2;
519
520         /* PCI device id of the IOMMU device */
521         u16 devid;
522
523         /*
524          * Capability pointer. There could be more than one IOMMU per PCI
525          * device function if there are more than one AMD IOMMU capability
526          * pointers.
527          */
528         u16 cap_ptr;
529
530         /* pci domain of this IOMMU */
531         u16 pci_seg;
532
533         /* start of exclusion range of that IOMMU */
534         u64 exclusion_start;
535         /* length of exclusion range of that IOMMU */
536         u64 exclusion_length;
537
538         /* command buffer virtual address */
539         u8 *cmd_buf;
540         u32 cmd_buf_head;
541         u32 cmd_buf_tail;
542
543         /* event buffer virtual address */
544         u8 *evt_buf;
545
546         /* Base of the PPR log, if present */
547         u8 *ppr_log;
548
549         /* Base of the GA log, if present */
550         u8 *ga_log;
551
552         /* Tail of the GA log, if present */
553         u8 *ga_log_tail;
554
555         /* true if interrupts for this IOMMU are already enabled */
556         bool int_enabled;
557
558         /* if one, we need to send a completion wait command */
559         bool need_sync;
560
561         /* Handle for IOMMU core code */
562         struct iommu_device iommu;
563
564         /*
565          * We can't rely on the BIOS to restore all values on reinit, so we
566          * need to stash them
567          */
568
569         /* The iommu BAR */
570         u32 stored_addr_lo;
571         u32 stored_addr_hi;
572
573         /*
574          * Each iommu has 6 l1s, each of which is documented as having 0x12
575          * registers
576          */
577         u32 stored_l1[6][0x12];
578
579         /* The l2 indirect registers */
580         u32 stored_l2[0x83];
581
582         /* The maximum PC banks and counters/bank (PCSup=1) */
583         u8 max_banks;
584         u8 max_counters;
585 #ifdef CONFIG_IRQ_REMAP
586         struct irq_domain *ir_domain;
587         struct irq_domain *msi_domain;
588
589         struct amd_irte_ops *irte_ops;
590 #endif
591
592         u32 flags;
593         volatile u64 __aligned(8) cmd_sem;
594 };
595
596 static inline struct amd_iommu *dev_to_amd_iommu(struct device *dev)
597 {
598         struct iommu_device *iommu = dev_to_iommu_device(dev);
599
600         return container_of(iommu, struct amd_iommu, iommu);
601 }
602
603 #define ACPIHID_UID_LEN 256
604 #define ACPIHID_HID_LEN 9
605
606 struct acpihid_map_entry {
607         struct list_head list;
608         u8 uid[ACPIHID_UID_LEN];
609         u8 hid[ACPIHID_HID_LEN];
610         u16 devid;
611         u16 root_devid;
612         bool cmd_line;
613         struct iommu_group *group;
614 };
615
616 struct devid_map {
617         struct list_head list;
618         u8 id;
619         u16 devid;
620         bool cmd_line;
621 };
622
623 /*
624  * This struct contains device specific data for the IOMMU
625  */
626 struct iommu_dev_data {
627         struct list_head list;            /* For domain->dev_list */
628         struct list_head dev_data_list;   /* For global dev_data_list */
629         struct protection_domain *domain; /* Domain the device is bound to */
630         u16 devid;                        /* PCI Device ID */
631         u16 alias;                        /* Alias Device ID */
632         bool iommu_v2;                    /* Device can make use of IOMMUv2 */
633         bool passthrough;                 /* Device is identity mapped */
634         struct {
635                 bool enabled;
636                 int qdep;
637         } ats;                            /* ATS state */
638         bool pri_tlp;                     /* PASID TLB required for
639                                              PPR completions */
640         u32 errata;                       /* Bitmap for errata to apply */
641         bool use_vapic;                   /* Enable device to use vapic mode */
642         bool defer_attach;
643
644         struct ratelimit_state rs;        /* Ratelimit IOPF messages */
645 };
646
647 /* Map HPET and IOAPIC ids to the devid used by the IOMMU */
648 extern struct list_head ioapic_map;
649 extern struct list_head hpet_map;
650 extern struct list_head acpihid_map;
651
652 /*
653  * List with all IOMMUs in the system. This list is not locked because it is
654  * only written and read at driver initialization or suspend time
655  */
656 extern struct list_head amd_iommu_list;
657
658 /*
659  * Array with pointers to each IOMMU struct
660  * The indices are referenced in the protection domains
661  */
662 extern struct amd_iommu *amd_iommus[MAX_IOMMUS];
663
664 /*
665  * Declarations for the global list of all protection domains
666  */
667 extern spinlock_t amd_iommu_pd_lock;
668 extern struct list_head amd_iommu_pd_list;
669
670 /*
671  * Structure defining one entry in the device table
672  */
673 struct dev_table_entry {
674         u64 data[4];
675 };
676
677 /*
678  * One entry for unity mappings parsed out of the ACPI table.
679  */
680 struct unity_map_entry {
681         struct list_head list;
682
683         /* starting device id this entry is used for (including) */
684         u16 devid_start;
685         /* end device id this entry is used for (including) */
686         u16 devid_end;
687
688         /* start address to unity map (including) */
689         u64 address_start;
690         /* end address to unity map (including) */
691         u64 address_end;
692
693         /* required protection */
694         int prot;
695 };
696
697 /*
698  * List of all unity mappings. It is not locked because as runtime it is only
699  * read. It is created at ACPI table parsing time.
700  */
701 extern struct list_head amd_iommu_unity_map;
702
703 /*
704  * Data structures for device handling
705  */
706
707 /*
708  * Device table used by hardware. Read and write accesses by software are
709  * locked with the amd_iommu_pd_table lock.
710  */
711 extern struct dev_table_entry *amd_iommu_dev_table;
712
713 /*
714  * Alias table to find requestor ids to device ids. Not locked because only
715  * read on runtime.
716  */
717 extern u16 *amd_iommu_alias_table;
718
719 /*
720  * Reverse lookup table to find the IOMMU which translates a specific device.
721  */
722 extern struct amd_iommu **amd_iommu_rlookup_table;
723
724 /* size of the dma_ops aperture as power of 2 */
725 extern unsigned amd_iommu_aperture_order;
726
727 /* largest PCI device id we expect translation requests for */
728 extern u16 amd_iommu_last_bdf;
729
730 /* allocation bitmap for domain ids */
731 extern unsigned long *amd_iommu_pd_alloc_bitmap;
732
733 /*
734  * If true, the addresses will be flushed on unmap time, not when
735  * they are reused
736  */
737 extern bool amd_iommu_unmap_flush;
738
739 /* Smallest max PASID supported by any IOMMU in the system */
740 extern u32 amd_iommu_max_pasid;
741
742 extern bool amd_iommu_v2_present;
743
744 extern bool amd_iommu_force_isolation;
745
746 /* Max levels of glxval supported */
747 extern int amd_iommu_max_glx_val;
748
749 /*
750  * This function flushes all internal caches of
751  * the IOMMU used by this driver.
752  */
753 extern void iommu_flush_all_caches(struct amd_iommu *iommu);
754
755 static inline int get_ioapic_devid(int id)
756 {
757         struct devid_map *entry;
758
759         list_for_each_entry(entry, &ioapic_map, list) {
760                 if (entry->id == id)
761                         return entry->devid;
762         }
763
764         return -EINVAL;
765 }
766
767 static inline int get_hpet_devid(int id)
768 {
769         struct devid_map *entry;
770
771         list_for_each_entry(entry, &hpet_map, list) {
772                 if (entry->id == id)
773                         return entry->devid;
774         }
775
776         return -EINVAL;
777 }
778
779 enum amd_iommu_intr_mode_type {
780         AMD_IOMMU_GUEST_IR_LEGACY,
781
782         /* This mode is not visible to users. It is used when
783          * we cannot fully enable vAPIC and fallback to only support
784          * legacy interrupt remapping via 128-bit IRTE.
785          */
786         AMD_IOMMU_GUEST_IR_LEGACY_GA,
787         AMD_IOMMU_GUEST_IR_VAPIC,
788 };
789
790 #define AMD_IOMMU_GUEST_IR_GA(x)        (x == AMD_IOMMU_GUEST_IR_VAPIC || \
791                                          x == AMD_IOMMU_GUEST_IR_LEGACY_GA)
792
793 #define AMD_IOMMU_GUEST_IR_VAPIC(x)     (x == AMD_IOMMU_GUEST_IR_VAPIC)
794
795 union irte {
796         u32 val;
797         struct {
798                 u32 valid       : 1,
799                     no_fault    : 1,
800                     int_type    : 3,
801                     rq_eoi      : 1,
802                     dm          : 1,
803                     rsvd_1      : 1,
804                     destination : 8,
805                     vector      : 8,
806                     rsvd_2      : 8;
807         } fields;
808 };
809
810 union irte_ga_lo {
811         u64 val;
812
813         /* For int remapping */
814         struct {
815                 u64 valid       : 1,
816                     no_fault    : 1,
817                     /* ------ */
818                     int_type    : 3,
819                     rq_eoi      : 1,
820                     dm          : 1,
821                     /* ------ */
822                     guest_mode  : 1,
823                     destination : 8,
824                     rsvd        : 48;
825         } fields_remap;
826
827         /* For guest vAPIC */
828         struct {
829                 u64 valid       : 1,
830                     no_fault    : 1,
831                     /* ------ */
832                     ga_log_intr : 1,
833                     rsvd1       : 3,
834                     is_run      : 1,
835                     /* ------ */
836                     guest_mode  : 1,
837                     destination : 8,
838                     rsvd2       : 16,
839                     ga_tag      : 32;
840         } fields_vapic;
841 };
842
843 union irte_ga_hi {
844         u64 val;
845         struct {
846                 u64 vector      : 8,
847                     rsvd_1      : 4,
848                     ga_root_ptr : 40,
849                     rsvd_2      : 12;
850         } fields;
851 };
852
853 struct irte_ga {
854         union irte_ga_lo lo;
855         union irte_ga_hi hi;
856 };
857
858 struct irq_2_irte {
859         u16 devid; /* Device ID for IRTE table */
860         u16 index; /* Index into IRTE table*/
861 };
862
863 struct amd_ir_data {
864         u32 cached_ga_tag;
865         struct irq_2_irte irq_2_irte;
866         struct msi_msg msi_entry;
867         void *entry;    /* Pointer to union irte or struct irte_ga */
868         void *ref;      /* Pointer to the actual irte */
869 };
870
871 struct amd_irte_ops {
872         void (*prepare)(void *, u32, u32, u8, u32, int);
873         void (*activate)(void *, u16, u16);
874         void (*deactivate)(void *, u16, u16);
875         void (*set_affinity)(void *, u16, u16, u8, u32);
876         void *(*get)(struct irq_remap_table *, int);
877         void (*set_allocated)(struct irq_remap_table *, int);
878         bool (*is_allocated)(struct irq_remap_table *, int);
879         void (*clear_allocated)(struct irq_remap_table *, int);
880 };
881
882 #ifdef CONFIG_IRQ_REMAP
883 extern struct amd_irte_ops irte_32_ops;
884 extern struct amd_irte_ops irte_128_ops;
885 #endif
886
887 #endif /* _ASM_X86_AMD_IOMMU_TYPES_H */