drivers/gpu/drm/nouveau/core/subdev/fb/ramnve0.c

   1 /*
   2  * Copyright 2013 Red Hat Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  * Authors: Ben Skeggs
  23  */
  24
  25 #include <subdev/gpio.h>
  26
  27 #include <subdev/bios.h>
  28 #include <subdev/bios/pll.h>
  29 #include <subdev/bios/init.h>
  30 #include <subdev/bios/rammap.h>
  31 #include <subdev/bios/timing.h>
  32
  33 #include <subdev/clock.h>
  34 #include <subdev/clock/pll.h>
  35
  36 #include <subdev/timer.h>
  37
  38 #include <core/option.h>
  39
  40 #include "nvc0.h"
  41
  42 #include "ramfuc.h"
  43
  44 /* binary driver only executes this path if the condition (a) is true
  45  * for any configuration (combination of rammap+ramcfg+timing) that
  46  * can be reached on a given card.  for now, we will execute the branch
  47  * unconditionally in the hope that a "false everywhere" in the bios
  48  * tables doesn't actually mean "don't touch this".
  49  */
  50 #define NOTE00(a) 1
  51
  52 struct nve0_ramfuc {
  53         struct ramfuc base;
  54
  55         struct nvbios_pll refpll;
  56         struct nvbios_pll mempll;
  57
  58         struct ramfuc_reg r_gpioMV;
  59         u32 r_funcMV[2];
  60         struct ramfuc_reg r_gpio2E;
  61         u32 r_func2E[2];
  62         struct ramfuc_reg r_gpiotrig;
  63
  64         struct ramfuc_reg r_0x132020;
  65         struct ramfuc_reg r_0x132028;
  66         struct ramfuc_reg r_0x132024;
  67         struct ramfuc_reg r_0x132030;
  68         struct ramfuc_reg r_0x132034;
  69         struct ramfuc_reg r_0x132000;
  70         struct ramfuc_reg r_0x132004;
  71         struct ramfuc_reg r_0x132040;
  72
  73         struct ramfuc_reg r_0x10f248;
  74         struct ramfuc_reg r_0x10f290;
  75         struct ramfuc_reg r_0x10f294;
  76         struct ramfuc_reg r_0x10f298;
  77         struct ramfuc_reg r_0x10f29c;
  78         struct ramfuc_reg r_0x10f2a0;
  79         struct ramfuc_reg r_0x10f2a4;
  80         struct ramfuc_reg r_0x10f2a8;
  81         struct ramfuc_reg r_0x10f2ac;
  82         struct ramfuc_reg r_0x10f2cc;
  83         struct ramfuc_reg r_0x10f2e8;
  84         struct ramfuc_reg r_0x10f250;
  85         struct ramfuc_reg r_0x10f24c;
  86         struct ramfuc_reg r_0x10fec4;
  87         struct ramfuc_reg r_0x10fec8;
  88         struct ramfuc_reg r_0x10f604;
  89         struct ramfuc_reg r_0x10f614;
  90         struct ramfuc_reg r_0x10f610;
  91         struct ramfuc_reg r_0x100770;
  92         struct ramfuc_reg r_0x100778;
  93         struct ramfuc_reg r_0x10f224;
  94
  95         struct ramfuc_reg r_0x10f870;
  96         struct ramfuc_reg r_0x10f698;
  97         struct ramfuc_reg r_0x10f694;
  98         struct ramfuc_reg r_0x10f6b8;
  99         struct ramfuc_reg r_0x10f808;
 100         struct ramfuc_reg r_0x10f670;
 101         struct ramfuc_reg r_0x10f60c;
 102         struct ramfuc_reg r_0x10f830;
 103         struct ramfuc_reg r_0x1373ec;
 104         struct ramfuc_reg r_0x10f800;
 105         struct ramfuc_reg r_0x10f82c;
 106
 107         struct ramfuc_reg r_0x10f978;
 108         struct ramfuc_reg r_0x10f910;
 109         struct ramfuc_reg r_0x10f914;
 110
 111         struct ramfuc_reg r_mr[16]; /* MR0 - MR8, MR15 */
 112
 113         struct ramfuc_reg r_0x62c000;
 114
 115         struct ramfuc_reg r_0x10f200;
 116
 117         struct ramfuc_reg r_0x10f210;
 118         struct ramfuc_reg r_0x10f310;
 119         struct ramfuc_reg r_0x10f314;
 120         struct ramfuc_reg r_0x10f318;
 121         struct ramfuc_reg r_0x10f090;
 122         struct ramfuc_reg r_0x10f69c;
 123         struct ramfuc_reg r_0x10f824;
 124         struct ramfuc_reg r_0x1373f0;
 125         struct ramfuc_reg r_0x1373f4;
 126         struct ramfuc_reg r_0x137320;
 127         struct ramfuc_reg r_0x10f65c;
 128         struct ramfuc_reg r_0x10f6bc;
 129         struct ramfuc_reg r_0x100710;
 130         struct ramfuc_reg r_0x100750;
 131 };
 132
 133 struct nve0_ram {
 134         struct nouveau_ram base;
 135         struct nve0_ramfuc fuc;
 136
 137         u32 parts;
 138         u32 pmask;
 139         u32 pnuts;
 140
 141         int from;
 142         int mode;
 143         int N1, fN1, M1, P1;
 144         int N2, M2, P2;
 145 };
 146
 147 /*******************************************************************************
 148  * GDDR5
 149  ******************************************************************************/
 150 static void
 151 nve0_ram_train(struct nve0_ramfuc *fuc, u32 mask, u32 data)
 152 {
 153         struct nve0_ram *ram = container_of(fuc, typeof(*ram), fuc);
 154         u32 addr = 0x110974, i;
 155
 156         ram_mask(fuc, 0x10f910, mask, data);
 157         ram_mask(fuc, 0x10f914, mask, data);
 158
 159         for (i = 0; (data & 0x80000000) && i < ram->parts; addr += 0x1000, i++) {
 160                 if (ram->pmask & (1 << i))
 161                         continue;
 162                 ram_wait(fuc, addr, 0x0000000f, 0x00000000, 500000);
 163         }
 164 }
 165
 166 static void
 167 r1373f4_init(struct nve0_ramfuc *fuc)
 168 {
 169         struct nve0_ram *ram = container_of(fuc, typeof(*ram), fuc);
 170         const u32 mcoef = ((--ram->P2 << 28) | (ram->N2 << 8) | ram->M2);
 171         const u32 rcoef = ((  ram->P1 << 16) | (ram->N1 << 8) | ram->M1);
 172         const u32 runk0 = ram->fN1 << 16;
 173         const u32 runk1 = ram->fN1;
 174
 175         if (ram->from == 2) {
 176                 ram_mask(fuc, 0x1373f4, 0x00000000, 0x00001100);
 177                 ram_mask(fuc, 0x1373f4, 0x00000000, 0x00000010);
 178         } else {
 179                 ram_mask(fuc, 0x1373f4, 0x00000000, 0x00010010);
 180         }
 181
 182         ram_mask(fuc, 0x1373f4, 0x00000003, 0x00000000);
 183         ram_mask(fuc, 0x1373f4, 0x00000010, 0x00000000);
 184
 185         /* (re)program refpll, if required */
 186         if ((ram_rd32(fuc, 0x132024) & 0xffffffff) != rcoef ||
 187             (ram_rd32(fuc, 0x132034) & 0x0000ffff) != runk1) {
 188                 ram_mask(fuc, 0x132000, 0x00000001, 0x00000000);
 189                 ram_mask(fuc, 0x132020, 0x00000001, 0x00000000);
 190                 ram_wr32(fuc, 0x137320, 0x00000000);
 191                 ram_mask(fuc, 0x132030, 0xffff0000, runk0);
 192                 ram_mask(fuc, 0x132034, 0x0000ffff, runk1);
 193                 ram_wr32(fuc, 0x132024, rcoef);
 194                 ram_mask(fuc, 0x132028, 0x00080000, 0x00080000);
 195                 ram_mask(fuc, 0x132020, 0x00000001, 0x00000001);
 196                 ram_wait(fuc, 0x137390, 0x00020000, 0x00020000, 64000);
 197                 ram_mask(fuc, 0x132028, 0x00080000, 0x00000000);
 198         }
 199
 200         /* (re)program mempll, if required */
 201         if (ram->mode == 2) {
 202                 ram_mask(fuc, 0x1373f4, 0x00010000, 0x00000000);
 203                 ram_mask(fuc, 0x132000, 0x80000000, 0x80000000);
 204                 ram_mask(fuc, 0x132000, 0x00000001, 0x00000000);
 205                 ram_mask(fuc, 0x132004, 0x103fffff, mcoef);
 206                 ram_mask(fuc, 0x132000, 0x00000001, 0x00000001);
 207                 ram_wait(fuc, 0x137390, 0x00000002, 0x00000002, 64000);
 208                 ram_mask(fuc, 0x1373f4, 0x00000000, 0x00001100);
 209         } else {
 210                 ram_mask(fuc, 0x1373f4, 0x00000000, 0x00010100);
 211         }
 212
 213         ram_mask(fuc, 0x1373f4, 0x00000000, 0x00000010);
 214 }
 215
 216 static void
 217 r1373f4_fini(struct nve0_ramfuc *fuc)
 218 {
 219         struct nve0_ram *ram = container_of(fuc, typeof(*ram), fuc);
 220         struct nouveau_ram_data *next = ram->base.next;
 221         u8 v0 = next->bios.ramcfg_11_03_c0;
 222         u8 v1 = next->bios.ramcfg_11_03_30;
 223         u32 tmp;
 224
 225         tmp = ram_rd32(fuc, 0x1373ec) & ~0x00030000;
 226         ram_wr32(fuc, 0x1373ec, tmp | (v1 << 16));
 227         ram_mask(fuc, 0x1373f0, (~ram->mode & 3), 0x00000000);
 228         if (ram->mode == 2) {
 229                 ram_mask(fuc, 0x1373f4, 0x00000003, 0x000000002);
 230                 ram_mask(fuc, 0x1373f4, 0x00001100, 0x000000000);
 231         } else {
 232                 ram_mask(fuc, 0x1373f4, 0x00000003, 0x000000001);
 233                 ram_mask(fuc, 0x1373f4, 0x00010000, 0x000000000);
 234         }
 235         ram_mask(fuc, 0x10f800, 0x00000030, (v0 ^ v1) << 4);
 236 }
 237
 238 static void
 239 nve0_ram_nuts(struct nve0_ram *ram, struct ramfuc_reg *reg,
 240               u32 _mask, u32 _data, u32 _copy)
 241 {
 242         struct nve0_fb_priv *priv = (void *)nouveau_fb(ram);
 243         struct ramfuc *fuc = &ram->fuc.base;
 244         u32 addr = 0x110000 + (reg->addr[0] & 0xfff);
 245         u32 mask = _mask | _copy;
 246         u32 data = (_data & _mask) | (reg->data & _copy);
 247         u32 i;
 248
 249         for (i = 0; i < 16; i++, addr += 0x1000) {
 250                 if (ram->pnuts & (1 << i)) {
 251                         u32 prev = nv_rd32(priv, addr);
 252                         u32 next = (prev & ~mask) | data;
 253                         nouveau_memx_wr32(fuc->memx, addr, next);
 254                 }
 255         }
 256 }
 257 #define ram_nuts(s,r,m,d,c)                                                    \
 258         nve0_ram_nuts((s), &(s)->fuc.r_##r, (m), (d), (c))
 259
 260 static int
 261 nve0_ram_calc_gddr5(struct nouveau_fb *pfb, u32 freq)
 262 {
 263         struct nve0_ram *ram = (void *)pfb->ram;
 264         struct nve0_ramfuc *fuc = &ram->fuc;
 265         struct nouveau_ram_data *next = ram->base.next;
 266         int vc = !next->bios.ramcfg_11_02_08;
 267         int mv = !next->bios.ramcfg_11_02_04;
 268         u32 mask, data;
 269
 270         ram_mask(fuc, 0x10f808, 0x40000000, 0x40000000);
 271         ram_wr32(fuc, 0x62c000, 0x0f0f0000);
 272
 273         /* MR1: turn termination on early, for some reason.. */
 274         if ((ram->base.mr[1] & 0x03c) != 0x030) {
 275                 ram_mask(fuc, mr[1], 0x03c, ram->base.mr[1] & 0x03c);
 276                 ram_nuts(ram, mr[1], 0x03c, ram->base.mr1_nuts & 0x03c, 0x000);
 277         }
 278
 279         if (vc == 1 && ram_have(fuc, gpio2E)) {
 280                 u32 temp  = ram_mask(fuc, gpio2E, 0x3000, fuc->r_func2E[1]);
 281                 if (temp != ram_rd32(fuc, gpio2E)) {
 282                         ram_wr32(fuc, gpiotrig, 1);
 283                         ram_nsec(fuc, 20000);
 284                 }
 285         }
 286
 287         ram_mask(fuc, 0x10f200, 0x00000800, 0x00000000);
 288
 289         nve0_ram_train(fuc, 0x01020000, 0x000c0000);
 290
 291         ram_wr32(fuc, 0x10f210, 0x00000000); /* REFRESH_AUTO = 0 */
 292         ram_nsec(fuc, 1000);
 293         ram_wr32(fuc, 0x10f310, 0x00000001); /* REFRESH */
 294         ram_nsec(fuc, 1000);
 295
 296         ram_mask(fuc, 0x10f200, 0x80000000, 0x80000000);
 297         ram_wr32(fuc, 0x10f314, 0x00000001); /* PRECHARGE */
 298         ram_mask(fuc, 0x10f200, 0x80000000, 0x00000000);
 299         ram_wr32(fuc, 0x10f090, 0x00000061);
 300         ram_wr32(fuc, 0x10f090, 0xc000007f);
 301         ram_nsec(fuc, 1000);
 302
 303         ram_wr32(fuc, 0x10f698, 0x00000000);
 304         ram_wr32(fuc, 0x10f69c, 0x00000000);
 305
 306         /*XXX: there does appear to be some kind of condition here, simply
 307          *     modifying these bits in the vbios from the default pl0
 308          *     entries shows no change.  however, the data does appear to
 309          *     be correct and may be required for the transition back
 310          */
 311         mask = 0x800f07e0;
 312         data = 0x00030000;
 313         if (ram_rd32(fuc, 0x10f978) & 0x00800000)
 314                 data |= 0x00040000;
 315
 316         if (1) {
 317                 data |= 0x800807e0;
 318                 switch (next->bios.ramcfg_11_03_c0) {
 319                 case 3: data &= ~0x00000040; break;
 320                 case 2: data &= ~0x00000100; break;
 321                 case 1: data &= ~0x80000000; break;
 322                 case 0: data &= ~0x00000400; break;
 323                 }
 324
 325                 switch (next->bios.ramcfg_11_03_30) {
 326                 case 3: data &= ~0x00000020; break;
 327                 case 2: data &= ~0x00000080; break;
 328                 case 1: data &= ~0x00080000; break;
 329                 case 0: data &= ~0x00000200; break;
 330                 }
 331         }
 332
 333         if (next->bios.ramcfg_11_02_80)
 334                 mask |= 0x03000000;
 335         if (next->bios.ramcfg_11_02_40)
 336                 mask |= 0x00002000;
 337         if (next->bios.ramcfg_11_07_10)
 338                 mask |= 0x00004000;
 339         if (next->bios.ramcfg_11_07_08)
 340                 mask |= 0x00000003;
 341         else {
 342                 mask |= 0x34000000;
 343                 if (ram_rd32(fuc, 0x10f978) & 0x00800000)
 344                         mask |= 0x40000000;
 345         }
 346         ram_mask(fuc, 0x10f824, mask, data);
 347
 348         ram_mask(fuc, 0x132040, 0x00010000, 0x00000000);
 349
 350         if (ram->from == 2 && ram->mode != 2) {
 351                 ram_mask(fuc, 0x10f808, 0x00080000, 0x00000000);
 352                 ram_mask(fuc, 0x10f200, 0x18008000, 0x00008000);
 353                 ram_mask(fuc, 0x10f800, 0x00000000, 0x00000004);
 354                 ram_mask(fuc, 0x10f830, 0x00008000, 0x01040010);
 355                 ram_mask(fuc, 0x10f830, 0x01000000, 0x00000000);
 356                 r1373f4_init(fuc);
 357                 ram_mask(fuc, 0x1373f0, 0x00000002, 0x00000001);
 358                 r1373f4_fini(fuc);
 359                 ram_mask(fuc, 0x10f830, 0x00c00000, 0x00240001);
 360         } else
 361         if (ram->from != 2 && ram->mode != 2) {
 362                 r1373f4_init(fuc);
 363                 r1373f4_fini(fuc);
 364         }
 365
 366         if (ram_have(fuc, gpioMV)) {
 367                 u32 temp  = ram_mask(fuc, gpioMV, 0x3000, fuc->r_funcMV[mv]);
 368                 if (temp != ram_rd32(fuc, gpioMV)) {
 369                         ram_wr32(fuc, gpiotrig, 1);
 370                         ram_nsec(fuc, 64000);
 371                 }
 372         }
 373
 374         if (next->bios.ramcfg_11_02_40 ||
 375             next->bios.ramcfg_11_07_10) {
 376                 ram_mask(fuc, 0x132040, 0x00010000, 0x00010000);
 377                 ram_nsec(fuc, 20000);
 378         }
 379
 380         if (ram->from != 2 && ram->mode == 2) {
 381                 if (0 /*XXX: Titan */)
 382                         ram_mask(fuc, 0x10f200, 0x18000000, 0x18000000);
 383                 ram_mask(fuc, 0x10f800, 0x00000004, 0x00000000);
 384                 ram_mask(fuc, 0x1373f0, 0x00000000, 0x00000002);
 385                 ram_mask(fuc, 0x10f830, 0x00800001, 0x00408010);
 386                 r1373f4_init(fuc);
 387                 r1373f4_fini(fuc);
 388                 ram_mask(fuc, 0x10f808, 0x00000000, 0x00080000);
 389                 ram_mask(fuc, 0x10f200, 0x00808000, 0x00800000);
 390         } else
 391         if (ram->from == 2 && ram->mode == 2) {
 392                 ram_mask(fuc, 0x10f800, 0x00000004, 0x00000000);
 393                 r1373f4_init(fuc);
 394                 r1373f4_fini(fuc);
 395         }
 396
 397         if (ram->mode != 2) /*XXX*/ {
 398                 if (next->bios.ramcfg_11_07_40)
 399                         ram_mask(fuc, 0x10f670, 0x80000000, 0x80000000);
 400         }
 401
 402         ram_wr32(fuc, 0x10f65c, 0x00000011 * next->bios.rammap_11_11_0c);
 403         ram_wr32(fuc, 0x10f6b8, 0x01010101 * next->bios.ramcfg_11_09);
 404         ram_wr32(fuc, 0x10f6bc, 0x01010101 * next->bios.ramcfg_11_09);
 405
 406         if (!next->bios.ramcfg_11_07_08 && !next->bios.ramcfg_11_07_04) {
 407                 ram_wr32(fuc, 0x10f698, 0x01010101 * next->bios.ramcfg_11_04);
 408                 ram_wr32(fuc, 0x10f69c, 0x01010101 * next->bios.ramcfg_11_04);
 409         } else
 410         if (!next->bios.ramcfg_11_07_08) {
 411                 ram_wr32(fuc, 0x10f698, 0x00000000);
 412                 ram_wr32(fuc, 0x10f69c, 0x00000000);
 413         }
 414
 415         if (ram->mode != 2) {
 416                 u32 data = 0x01000100 * next->bios.ramcfg_11_04;
 417                 ram_nuke(fuc, 0x10f694);
 418                 ram_mask(fuc, 0x10f694, 0xff00ff00, data);
 419         }
 420
 421         if (ram->mode == 2 && next->bios.ramcfg_11_08_10)
 422                 data = 0x00000080;
 423         else
 424                 data = 0x00000000;
 425         ram_mask(fuc, 0x10f60c, 0x00000080, data);
 426
 427         mask = 0x00070000;
 428         data = 0x00000000;
 429         if (!next->bios.ramcfg_11_02_80)
 430                 data |= 0x03000000;
 431         if (!next->bios.ramcfg_11_02_40)
 432                 data |= 0x00002000;
 433         if (!next->bios.ramcfg_11_07_10)
 434                 data |= 0x00004000;
 435         if (!next->bios.ramcfg_11_07_08)
 436                 data |= 0x00000003;
 437         else
 438                 data |= 0x74000000;
 439         ram_mask(fuc, 0x10f824, mask, data);
 440
 441         if (next->bios.ramcfg_11_01_08)
 442                 data = 0x00000000;
 443         else
 444                 data = 0x00001000;
 445         ram_mask(fuc, 0x10f200, 0x00001000, data);
 446
 447         if (ram_rd32(fuc, 0x10f670) & 0x80000000) {
 448                 ram_nsec(fuc, 10000);
 449                 ram_mask(fuc, 0x10f670, 0x80000000, 0x00000000);
 450         }
 451
 452         if (next->bios.ramcfg_11_08_01)
 453                 data = 0x00100000;
 454         else
 455                 data = 0x00000000;
 456         ram_mask(fuc, 0x10f82c, 0x00100000, data);
 457
 458         data = 0x00000000;
 459         if (next->bios.ramcfg_11_08_08)
 460                 data |= 0x00002000;
 461         if (next->bios.ramcfg_11_08_04)
 462                 data |= 0x00001000;
 463         if (next->bios.ramcfg_11_08_02)
 464                 data |= 0x00004000;
 465         ram_mask(fuc, 0x10f830, 0x00007000, data);
 466
 467         /* PFB timing */
 468         ram_mask(fuc, 0x10f248, 0xffffffff, next->bios.timing[10]);
 469         ram_mask(fuc, 0x10f290, 0xffffffff, next->bios.timing[0]);
 470         ram_mask(fuc, 0x10f294, 0xffffffff, next->bios.timing[1]);
 471         ram_mask(fuc, 0x10f298, 0xffffffff, next->bios.timing[2]);
 472         ram_mask(fuc, 0x10f29c, 0xffffffff, next->bios.timing[3]);
 473         ram_mask(fuc, 0x10f2a0, 0xffffffff, next->bios.timing[4]);
 474         ram_mask(fuc, 0x10f2a4, 0xffffffff, next->bios.timing[5]);
 475         ram_mask(fuc, 0x10f2a8, 0xffffffff, next->bios.timing[6]);
 476         ram_mask(fuc, 0x10f2ac, 0xffffffff, next->bios.timing[7]);
 477         ram_mask(fuc, 0x10f2cc, 0xffffffff, next->bios.timing[8]);
 478         ram_mask(fuc, 0x10f2e8, 0xffffffff, next->bios.timing[9]);
 479
 480         data = mask = 0x00000000;
 481         if (NOTE00(ramcfg_08_20)) {
 482                 if (next->bios.ramcfg_11_08_20)
 483                         data |= 0x01000000;
 484                 mask |= 0x01000000;
 485         }
 486         ram_mask(fuc, 0x10f200, mask, data);
 487
 488         data = mask = 0x00000000;
 489         if (NOTE00(ramcfg_02_03 != 0)) {
 490                 data |= next->bios.ramcfg_11_02_03 << 8;
 491                 mask |= 0x00000300;
 492         }
 493         if (NOTE00(ramcfg_01_10)) {
 494                 if (next->bios.ramcfg_11_01_10)
 495                         data |= 0x70000000;
 496                 mask |= 0x70000000;
 497         }
 498         ram_mask(fuc, 0x10f604, mask, data);
 499
 500         data = mask = 0x00000000;
 501         if (NOTE00(timing_30_07 != 0)) {
 502                 data |= next->bios.timing_20_30_07 << 28;
 503                 mask |= 0x70000000;
 504         }
 505         if (NOTE00(ramcfg_01_01)) {
 506                 if (next->bios.ramcfg_11_01_01)
 507                         data |= 0x00000100;
 508                 mask |= 0x00000100;
 509         }
 510         ram_mask(fuc, 0x10f614, mask, data);
 511
 512         data = mask = 0x00000000;
 513         if (NOTE00(timing_30_07 != 0)) {
 514                 data |= next->bios.timing_20_30_07 << 28;
 515                 mask |= 0x70000000;
 516         }
 517         if (NOTE00(ramcfg_01_02)) {
 518                 if (next->bios.ramcfg_11_01_02)
 519                         data |= 0x00000100;
 520                 mask |= 0x00000100;
 521         }
 522         ram_mask(fuc, 0x10f610, mask, data);
 523
 524         mask = 0x33f00000;
 525         data = 0x00000000;
 526         if (!next->bios.ramcfg_11_01_04)
 527                 data |= 0x20200000;
 528         if (!next->bios.ramcfg_11_07_80)
 529                 data |= 0x12800000;
 530         /*XXX: see note above about there probably being some condition
 531          *     for the 10f824 stuff that uses ramcfg 3...
 532          */
 533         if (next->bios.ramcfg_11_03_f0) {
 534                 if (next->bios.rammap_11_08_0c) {
 535                         if (!next->bios.ramcfg_11_07_80)
 536                                 mask |= 0x00000020;
 537                         else
 538                                 data |= 0x00000020;
 539                         mask |= 0x00000004;
 540                 }
 541         } else {
 542                 mask |= 0x40000020;
 543                 data |= 0x00000004;
 544         }
 545
 546         ram_mask(fuc, 0x10f808, mask, data);
 547
 548         ram_wr32(fuc, 0x10f870, 0x11111111 * next->bios.ramcfg_11_03_0f);
 549
 550         data = mask = 0x00000000;
 551         if (NOTE00(ramcfg_02_03 != 0)) {
 552                 data |= next->bios.ramcfg_11_02_03;
 553                 mask |= 0x00000003;
 554         }
 555         if (NOTE00(ramcfg_01_10)) {
 556                 if (next->bios.ramcfg_11_01_10)
 557                         data |= 0x00000004;
 558                 mask |= 0x00000004;
 559         }
 560
 561         if ((ram_mask(fuc, 0x100770, mask, data) & mask & 4) != (data & 4)) {
 562                 ram_mask(fuc, 0x100750, 0x00000008, 0x00000008);
 563                 ram_wr32(fuc, 0x100710, 0x00000000);
 564                 ram_wait(fuc, 0x100710, 0x80000000, 0x80000000, 200000);
 565         }
 566
 567         data = next->bios.timing_20_30_07 << 8;
 568         if (next->bios.ramcfg_11_01_01)
 569                 data |= 0x80000000;
 570         ram_mask(fuc, 0x100778, 0x00000700, data);
 571
 572         ram_mask(fuc, 0x10f250, 0x000003f0, next->bios.timing_20_2c_003f << 4);
 573         data = (next->bios.timing[10] & 0x7f000000) >> 24;
 574         if (data < next->bios.timing_20_2c_1fc0)
 575                 data = next->bios.timing_20_2c_1fc0;
 576         ram_mask(fuc, 0x10f24c, 0x7f000000, data << 24);
 577         ram_mask(fuc, 0x10f224, 0x001f0000, next->bios.timing_20_30_f8 << 16);
 578
 579         ram_mask(fuc, 0x10fec4, 0x041e0f07, next->bios.timing_20_31_0800 << 26 |
 580                                             next->bios.timing_20_31_0780 << 17 |
 581                                             next->bios.timing_20_31_0078 << 8 |
 582                                             next->bios.timing_20_31_0007);
 583         ram_mask(fuc, 0x10fec8, 0x00000027, next->bios.timing_20_31_8000 << 5 |
 584                                             next->bios.timing_20_31_7000);
 585
 586         ram_wr32(fuc, 0x10f090, 0x4000007e);
 587         ram_nsec(fuc, 2000);
 588         ram_wr32(fuc, 0x10f314, 0x00000001); /* PRECHARGE */
 589         ram_wr32(fuc, 0x10f310, 0x00000001); /* REFRESH */
 590         ram_wr32(fuc, 0x10f210, 0x80000000); /* REFRESH_AUTO = 1 */
 591
 592         if (next->bios.ramcfg_11_08_10 && (ram->mode == 2) /*XXX*/) {
 593                 u32 temp = ram_mask(fuc, 0x10f294, 0xff000000, 0x24000000);
 594                 nve0_ram_train(fuc, 0xbc0e0000, 0xa4010000); /*XXX*/
 595                 ram_nsec(fuc, 1000);
 596                 ram_wr32(fuc, 0x10f294, temp);
 597         }
 598
 599         ram_mask(fuc, mr[3], 0xfff, ram->base.mr[3]);
 600         ram_wr32(fuc, mr[0], ram->base.mr[0]);
 601         ram_mask(fuc, mr[8], 0xfff, ram->base.mr[8]);
 602         ram_nsec(fuc, 1000);
 603         ram_mask(fuc, mr[1], 0xfff, ram->base.mr[1]);
 604         ram_mask(fuc, mr[5], 0xfff, ram->base.mr[5] & ~0x004); /* LP3 later */
 605         ram_mask(fuc, mr[6], 0xfff, ram->base.mr[6]);
 606         ram_mask(fuc, mr[7], 0xfff, ram->base.mr[7]);
 607
 608         if (vc == 0 && ram_have(fuc, gpio2E)) {
 609                 u32 temp  = ram_mask(fuc, gpio2E, 0x3000, fuc->r_func2E[0]);
 610                 if (temp != ram_rd32(fuc, gpio2E)) {
 611                         ram_wr32(fuc, gpiotrig, 1);
 612                         ram_nsec(fuc, 20000);
 613                 }
 614         }
 615
 616         ram_mask(fuc, 0x10f200, 0x80000000, 0x80000000);
 617         ram_wr32(fuc, 0x10f318, 0x00000001); /* NOP? */
 618         ram_mask(fuc, 0x10f200, 0x80000000, 0x00000000);
 619         ram_nsec(fuc, 1000);
 620         ram_nuts(ram, 0x10f200, 0x18808800, 0x00000000, 0x18808800);
 621
 622         data  = ram_rd32(fuc, 0x10f978);
 623         data &= ~0x00046144;
 624         data |=  0x0000000b;
 625         if (!next->bios.ramcfg_11_07_08) {
 626                 if (!next->bios.ramcfg_11_07_04)
 627                         data |= 0x0000200c;
 628                 else
 629                         data |= 0x00000000;
 630         } else {
 631                 data |= 0x00040044;
 632         }
 633         ram_wr32(fuc, 0x10f978, data);
 634
 635         if (ram->mode == 1) {
 636                 data = ram_rd32(fuc, 0x10f830) | 0x00000001;
 637                 ram_wr32(fuc, 0x10f830, data);
 638         }
 639
 640         if (!next->bios.ramcfg_11_07_08) {
 641                 data = 0x88020000;
 642                 if ( next->bios.ramcfg_11_07_04)
 643                         data |= 0x10000000;
 644                 if (!next->bios.rammap_11_08_10)
 645                         data |= 0x00080000;
 646         } else {
 647                 data = 0xa40e0000;
 648         }
 649         nve0_ram_train(fuc, 0xbc0f0000, data);
 650         if (1) /* XXX: not always? */
 651                 ram_nsec(fuc, 1000);
 652
 653         if (ram->mode == 2) { /*XXX*/
 654                 ram_mask(fuc, 0x10f800, 0x00000004, 0x00000004);
 655         }
 656
 657         /* LP3 */
 658         if (ram_mask(fuc, mr[5], 0x004, ram->base.mr[5]) != ram->base.mr[5])
 659                 ram_nsec(fuc, 1000);
 660
 661         if (ram->mode != 2) {
 662                 ram_mask(fuc, 0x10f830, 0x01000000, 0x01000000);
 663                 ram_mask(fuc, 0x10f830, 0x01000000, 0x00000000);
 664         }
 665
 666         if (next->bios.ramcfg_11_07_02)
 667                 nve0_ram_train(fuc, 0x80020000, 0x01000000);
 668
 669         ram_wr32(fuc, 0x62c000, 0x0f0f0f00);
 670
 671         if (next->bios.rammap_11_08_01)
 672                 data = 0x00000800;
 673         else
 674                 data = 0x00000000;
 675         ram_mask(fuc, 0x10f200, 0x00000800, data);
 676         ram_nuts(ram, 0x10f200, 0x18808800, data, 0x18808800);
 677         return 0;
 678 }
 679
 680 /*******************************************************************************
 681  * DDR3
 682  ******************************************************************************/
 683
 684 static int
 685 nve0_ram_calc_sddr3(struct nouveau_fb *pfb, u32 freq)
 686 {
 687         struct nve0_ram *ram = (void *)pfb->ram;
 688         struct nve0_ramfuc *fuc = &ram->fuc;
 689         const u32 rcoef = ((  ram->P1 << 16) | (ram->N1 << 8) | ram->M1);
 690         const u32 runk0 = ram->fN1 << 16;
 691         const u32 runk1 = ram->fN1;
 692         struct nouveau_ram_data *next = ram->base.next;
 693         int vc = !next->bios.ramcfg_11_02_08;
 694         int mv = !next->bios.ramcfg_11_02_04;
 695         u32 mask, data;
 696
 697         ram_mask(fuc, 0x10f808, 0x40000000, 0x40000000);
 698         ram_wr32(fuc, 0x62c000, 0x0f0f0000);
 699
 700         if (vc == 1 && ram_have(fuc, gpio2E)) {
 701                 u32 temp  = ram_mask(fuc, gpio2E, 0x3000, fuc->r_func2E[1]);
 702                 if (temp != ram_rd32(fuc, gpio2E)) {
 703                         ram_wr32(fuc, gpiotrig, 1);
 704                         ram_nsec(fuc, 20000);
 705                 }
 706         }
 707
 708         ram_mask(fuc, 0x10f200, 0x00000800, 0x00000000);
 709         if (next->bios.ramcfg_11_03_f0)
 710                 ram_mask(fuc, 0x10f808, 0x04000000, 0x04000000);
 711
 712         ram_wr32(fuc, 0x10f314, 0x00000001); /* PRECHARGE */
 713         ram_wr32(fuc, 0x10f210, 0x00000000); /* REFRESH_AUTO = 0 */
 714         ram_wr32(fuc, 0x10f310, 0x00000001); /* REFRESH */
 715         ram_mask(fuc, 0x10f200, 0x80000000, 0x80000000);
 716         ram_wr32(fuc, 0x10f310, 0x00000001); /* REFRESH */
 717         ram_mask(fuc, 0x10f200, 0x80000000, 0x00000000);
 718         ram_nsec(fuc, 1000);
 719
 720         ram_wr32(fuc, 0x10f090, 0x00000060);
 721         ram_wr32(fuc, 0x10f090, 0xc000007e);
 722
 723         /*XXX: there does appear to be some kind of condition here, simply
 724          *     modifying these bits in the vbios from the default pl0
 725          *     entries shows no change.  however, the data does appear to
 726          *     be correct and may be required for the transition back
 727          */
 728         mask = 0x00010000;
 729         data = 0x00010000;
 730
 731         if (1) {
 732                 mask |= 0x800807e0;
 733                 data |= 0x800807e0;
 734                 switch (next->bios.ramcfg_11_03_c0) {
 735                 case 3: data &= ~0x00000040; break;
 736                 case 2: data &= ~0x00000100; break;
 737                 case 1: data &= ~0x80000000; break;
 738                 case 0: data &= ~0x00000400; break;
 739                 }
 740
 741                 switch (next->bios.ramcfg_11_03_30) {
 742                 case 3: data &= ~0x00000020; break;
 743                 case 2: data &= ~0x00000080; break;
 744                 case 1: data &= ~0x00080000; break;
 745                 case 0: data &= ~0x00000200; break;
 746                 }
 747         }
 748
 749         if (next->bios.ramcfg_11_02_80)
 750                 mask |= 0x03000000;
 751         if (next->bios.ramcfg_11_02_40)
 752                 mask |= 0x00002000;
 753         if (next->bios.ramcfg_11_07_10)
 754                 mask |= 0x00004000;
 755         if (next->bios.ramcfg_11_07_08)
 756                 mask |= 0x00000003;
 757         else
 758                 mask |= 0x14000000;
 759         ram_mask(fuc, 0x10f824, mask, data);
 760
 761         ram_mask(fuc, 0x132040, 0x00010000, 0x00000000);
 762
 763         ram_mask(fuc, 0x1373f4, 0x00000000, 0x00010010);
 764         data  = ram_rd32(fuc, 0x1373ec) & ~0x00030000;
 765         data |= next->bios.ramcfg_11_03_30 << 16;
 766         ram_wr32(fuc, 0x1373ec, data);
 767         ram_mask(fuc, 0x1373f4, 0x00000003, 0x00000000);
 768         ram_mask(fuc, 0x1373f4, 0x00000010, 0x00000000);
 769
 770         /* (re)program refpll, if required */
 771         if ((ram_rd32(fuc, 0x132024) & 0xffffffff) != rcoef ||
 772             (ram_rd32(fuc, 0x132034) & 0x0000ffff) != runk1) {
 773                 ram_mask(fuc, 0x132000, 0x00000001, 0x00000000);
 774                 ram_mask(fuc, 0x132020, 0x00000001, 0x00000000);
 775                 ram_wr32(fuc, 0x137320, 0x00000000);
 776                 ram_mask(fuc, 0x132030, 0xffff0000, runk0);
 777                 ram_mask(fuc, 0x132034, 0x0000ffff, runk1);
 778                 ram_wr32(fuc, 0x132024, rcoef);
 779                 ram_mask(fuc, 0x132028, 0x00080000, 0x00080000);
 780                 ram_mask(fuc, 0x132020, 0x00000001, 0x00000001);
 781                 ram_wait(fuc, 0x137390, 0x00020000, 0x00020000, 64000);
 782                 ram_mask(fuc, 0x132028, 0x00080000, 0x00000000);
 783         }
 784
 785         ram_mask(fuc, 0x1373f4, 0x00000010, 0x00000010);
 786         ram_mask(fuc, 0x1373f4, 0x00000003, 0x00000001);
 787         ram_mask(fuc, 0x1373f4, 0x00010000, 0x00000000);
 788
 789         if (ram_have(fuc, gpioMV)) {
 790                 u32 temp  = ram_mask(fuc, gpioMV, 0x3000, fuc->r_funcMV[mv]);
 791                 if (temp != ram_rd32(fuc, gpioMV)) {
 792                         ram_wr32(fuc, gpiotrig, 1);
 793                         ram_nsec(fuc, 64000);
 794                 }
 795         }
 796
 797         if (next->bios.ramcfg_11_02_40 ||
 798             next->bios.ramcfg_11_07_10) {
 799                 ram_mask(fuc, 0x132040, 0x00010000, 0x00010000);
 800                 ram_nsec(fuc, 20000);
 801         }
 802
 803         if (ram->mode != 2) /*XXX*/ {
 804                 if (next->bios.ramcfg_11_07_40)
 805                         ram_mask(fuc, 0x10f670, 0x80000000, 0x80000000);
 806         }
 807
 808         ram_wr32(fuc, 0x10f65c, 0x00000011 * next->bios.rammap_11_11_0c);
 809         ram_wr32(fuc, 0x10f6b8, 0x01010101 * next->bios.ramcfg_11_09);
 810         ram_wr32(fuc, 0x10f6bc, 0x01010101 * next->bios.ramcfg_11_09);
 811
 812         mask = 0x00010000;
 813         data = 0x00000000;
 814         if (!next->bios.ramcfg_11_02_80)
 815                 data |= 0x03000000;
 816         if (!next->bios.ramcfg_11_02_40)
 817                 data |= 0x00002000;
 818         if (!next->bios.ramcfg_11_07_10)
 819                 data |= 0x00004000;
 820         if (!next->bios.ramcfg_11_07_08)
 821                 data |= 0x00000003;
 822         else
 823                 data |= 0x14000000;
 824         ram_mask(fuc, 0x10f824, mask, data);
 825         ram_nsec(fuc, 1000);
 826
 827         if (next->bios.ramcfg_11_08_01)
 828                 data = 0x00100000;
 829         else
 830                 data = 0x00000000;
 831         ram_mask(fuc, 0x10f82c, 0x00100000, data);
 832
 833         /* PFB timing */
 834         ram_mask(fuc, 0x10f248, 0xffffffff, next->bios.timing[10]);
 835         ram_mask(fuc, 0x10f290, 0xffffffff, next->bios.timing[0]);
 836         ram_mask(fuc, 0x10f294, 0xffffffff, next->bios.timing[1]);
 837         ram_mask(fuc, 0x10f298, 0xffffffff, next->bios.timing[2]);
 838         ram_mask(fuc, 0x10f29c, 0xffffffff, next->bios.timing[3]);
 839         ram_mask(fuc, 0x10f2a0, 0xffffffff, next->bios.timing[4]);
 840         ram_mask(fuc, 0x10f2a4, 0xffffffff, next->bios.timing[5]);
 841         ram_mask(fuc, 0x10f2a8, 0xffffffff, next->bios.timing[6]);
 842         ram_mask(fuc, 0x10f2ac, 0xffffffff, next->bios.timing[7]);
 843         ram_mask(fuc, 0x10f2cc, 0xffffffff, next->bios.timing[8]);
 844         ram_mask(fuc, 0x10f2e8, 0xffffffff, next->bios.timing[9]);
 845
 846         mask = 0x33f00000;
 847         data = 0x00000000;
 848         if (!next->bios.ramcfg_11_01_04)
 849                 data |= 0x20200000;
 850         if (!next->bios.ramcfg_11_07_80)
 851                 data |= 0x12800000;
 852         /*XXX: see note above about there probably being some condition
 853          *     for the 10f824 stuff that uses ramcfg 3...
 854          */
 855         if (next->bios.ramcfg_11_03_f0) {
 856                 if (next->bios.rammap_11_08_0c) {
 857                         if (!next->bios.ramcfg_11_07_80)
 858                                 mask |= 0x00000020;
 859                         else
 860                                 data |= 0x00000020;
 861                         mask |= 0x08000004;
 862                 }
 863                 data |= 0x04000000;
 864         } else {
 865                 mask |= 0x44000020;
 866                 data |= 0x08000004;
 867         }
 868
 869         ram_mask(fuc, 0x10f808, mask, data);
 870
 871         ram_wr32(fuc, 0x10f870, 0x11111111 * next->bios.ramcfg_11_03_0f);
 872
 873         ram_mask(fuc, 0x10f250, 0x000003f0, next->bios.timing_20_2c_003f << 4);
 874
 875         data = (next->bios.timing[10] & 0x7f000000) >> 24;
 876         if (data < next->bios.timing_20_2c_1fc0)
 877                 data = next->bios.timing_20_2c_1fc0;
 878         ram_mask(fuc, 0x10f24c, 0x7f000000, data << 24);
 879
 880         ram_mask(fuc, 0x10f224, 0x001f0000, next->bios.timing_20_30_f8 << 16);
 881
 882         ram_wr32(fuc, 0x10f090, 0x4000007f);
 883         ram_nsec(fuc, 1000);
 884
 885         ram_wr32(fuc, 0x10f314, 0x00000001); /* PRECHARGE */
 886         ram_wr32(fuc, 0x10f310, 0x00000001); /* REFRESH */
 887         ram_wr32(fuc, 0x10f210, 0x80000000); /* REFRESH_AUTO = 1 */
 888         ram_nsec(fuc, 1000);
 889
 890         ram_nuke(fuc, mr[0]);
 891         ram_mask(fuc, mr[0], 0x100, 0x100);
 892         ram_mask(fuc, mr[0], 0x100, 0x000);
 893
 894         ram_mask(fuc, mr[2], 0xfff, ram->base.mr[2]);
 895         ram_wr32(fuc, mr[0], ram->base.mr[0]);
 896         ram_nsec(fuc, 1000);
 897
 898         ram_nuke(fuc, mr[0]);
 899         ram_mask(fuc, mr[0], 0x100, 0x100);
 900         ram_mask(fuc, mr[0], 0x100, 0x000);
 901
 902         if (vc == 0 && ram_have(fuc, gpio2E)) {
 903                 u32 temp  = ram_mask(fuc, gpio2E, 0x3000, fuc->r_func2E[0]);
 904                 if (temp != ram_rd32(fuc, gpio2E)) {
 905                         ram_wr32(fuc, gpiotrig, 1);
 906                         ram_nsec(fuc, 20000);
 907                 }
 908         }
 909
 910         if (ram->mode != 2) {
 911                 ram_mask(fuc, 0x10f830, 0x01000000, 0x01000000);
 912                 ram_mask(fuc, 0x10f830, 0x01000000, 0x00000000);
 913         }
 914
 915         ram_mask(fuc, 0x10f200, 0x80000000, 0x80000000);
 916         ram_wr32(fuc, 0x10f318, 0x00000001); /* NOP? */
 917         ram_mask(fuc, 0x10f200, 0x80000000, 0x00000000);
 918         ram_nsec(fuc, 1000);
 919
 920         ram_wr32(fuc, 0x62c000, 0x0f0f0f00);
 921
 922         if (next->bios.rammap_11_08_01)
 923                 data = 0x00000800;
 924         else
 925                 data = 0x00000000;
 926         ram_mask(fuc, 0x10f200, 0x00000800, data);
 927         return 0;
 928 }
 929
 930 /*******************************************************************************
 931  * main hooks
 932  ******************************************************************************/
 933
 934 static int
 935 nve0_ram_calc_data(struct nouveau_fb *pfb, u32 freq,
 936                    struct nouveau_ram_data *data)
 937 {
 938         struct nouveau_bios *bios = nouveau_bios(pfb);
 939         struct nve0_ram *ram = (void *)pfb->ram;
 940         u8 strap, cnt, len;
 941
 942         /* lookup memory config data relevant to the target frequency */
 943         ram->base.rammap.data = nvbios_rammapEp(bios, freq / 1000,
 944                                                &ram->base.rammap.version,
 945                                                &ram->base.rammap.size,
 946                                                &cnt, &len, &data->bios);
 947         if (!ram->base.rammap.data || ram->base.rammap.version != 0x11 ||
 948              ram->base.rammap.size < 0x09) {
 949                 nv_error(pfb, "invalid/missing rammap entry\n");
 950                 return -EINVAL;
 951         }
 952
 953         /* locate specific data set for the attached memory */
 954         strap = nvbios_ramcfg_index(nv_subdev(pfb));
 955         ram->base.ramcfg.data = nvbios_rammapSp(bios, ram->base.rammap.data,
 956                                                 ram->base.rammap.version,
 957                                                 ram->base.rammap.size,
 958                                                 cnt, len, strap,
 959                                                 &ram->base.ramcfg.version,
 960                                                 &ram->base.ramcfg.size,
 961                                                 &data->bios);
 962         if (!ram->base.ramcfg.data || ram->base.ramcfg.version != 0x11 ||
 963              ram->base.ramcfg.size < 0x08) {
 964                 nv_error(pfb, "invalid/missing ramcfg entry\n");
 965                 return -EINVAL;
 966         }
 967
 968         /* lookup memory timings, if bios says they're present */
 969         strap = nv_ro08(bios, ram->base.ramcfg.data + 0x00);
 970         if (strap != 0xff) {
 971                 ram->base.timing.data =
 972                         nvbios_timingEp(bios, strap, &ram->base.timing.version,
 973                                        &ram->base.timing.size, &cnt, &len,
 974                                        &data->bios);
 975                 if (!ram->base.timing.data ||
 976                      ram->base.timing.version != 0x20 ||
 977                      ram->base.timing.size < 0x33) {
 978                         nv_error(pfb, "invalid/missing timing entry\n");
 979                         return -EINVAL;
 980                 }
 981         } else {
 982                 ram->base.timing.data = 0;
 983         }
 984
 985         data->freq = freq;
 986         return 0;
 987 }
 988
 989 static int
 990 nve0_ram_calc_xits(struct nouveau_fb *pfb, struct nouveau_ram_data *next)
 991 {
 992         struct nve0_ram *ram = (void *)pfb->ram;
 993         struct nve0_ramfuc *fuc = &ram->fuc;
 994         int refclk, i;
 995         int ret;
 996
 997         ret = ram_init(fuc, pfb);
 998         if (ret)
 999                 return ret;
1000
1001         ram->mode = (next->freq > fuc->refpll.vco1.max_freq) ? 2 : 1;
1002         ram->from = ram_rd32(fuc, 0x1373f4) & 0x0000000f;
1003
1004         /* XXX: this is *not* what nvidia do.  on fermi nvidia generally
1005          * select, based on some unknown condition, one of the two possible
1006          * reference frequencies listed in the vbios table for mempll and
1007          * program refpll to that frequency.
1008          *
1009          * so far, i've seen very weird values being chosen by nvidia on
1010          * kepler boards, no idea how/why they're chosen.
1011          */
1012         refclk = next->freq;
1013         if (ram->mode == 2)
1014                 refclk = fuc->mempll.refclk;
1015
1016         /* calculate refpll coefficients */
1017         ret = nva3_pll_calc(nv_subdev(pfb), &fuc->refpll, refclk, &ram->N1,
1018                            &ram->fN1, &ram->M1, &ram->P1);
1019         fuc->mempll.refclk = ret;
1020         if (ret <= 0) {
1021                 nv_error(pfb, "unable to calc refpll\n");
1022                 return -EINVAL;
1023         }
1024
1025         /* calculate mempll coefficients, if we're using it */
1026         if (ram->mode == 2) {
1027                 /* post-divider doesn't work... the reg takes the values but
1028                  * appears to completely ignore it.  there *is* a bit at
1029                  * bit 28 that appears to divide the clock by 2 if set.
1030                  */
1031                 fuc->mempll.min_p = 1;
1032                 fuc->mempll.max_p = 2;
1033
1034                 ret = nva3_pll_calc(nv_subdev(pfb), &fuc->mempll, next->freq,
1035                                    &ram->N2, NULL, &ram->M2, &ram->P2);
1036                 if (ret <= 0) {
1037                         nv_error(pfb, "unable to calc mempll\n");
1038                         return -EINVAL;
1039                 }
1040         }
1041
1042         for (i = 0; i < ARRAY_SIZE(fuc->r_mr); i++) {
1043                 if (ram_have(fuc, mr[i]))
1044                         ram->base.mr[i] = ram_rd32(fuc, mr[i]);
1045         }
1046         ram->base.freq = next->freq;
1047
1048         switch (ram->base.type) {
1049         case NV_MEM_TYPE_DDR3:
1050                 ret = nouveau_sddr3_calc(&ram->base);
1051                 if (ret == 0)
1052                         ret = nve0_ram_calc_sddr3(pfb, next->freq);
1053                 break;
1054         case NV_MEM_TYPE_GDDR5:
1055                 ret = nouveau_gddr5_calc(&ram->base, ram->pnuts != 0);
1056                 if (ret == 0)
1057                         ret = nve0_ram_calc_gddr5(pfb, next->freq);
1058                 break;
1059         default:
1060                 ret = -ENOSYS;
1061                 break;
1062         }
1063
1064         return ret;
1065 }
1066
1067 static int
1068 nve0_ram_calc(struct nouveau_fb *pfb, u32 freq)
1069 {
1070         struct nouveau_clock *clk = nouveau_clock(pfb);
1071         struct nve0_ram *ram = (void *)pfb->ram;
1072         struct nouveau_ram_data *xits = &ram->base.xition;
1073         struct nouveau_ram_data *copy;
1074         int ret;
1075
1076         if (ram->base.next == NULL) {
1077                 ret = nve0_ram_calc_data(pfb, clk->read(clk, nv_clk_src_mem),
1078                                         &ram->base.former);
1079                 if (ret)
1080                         return ret;
1081
1082                 ret = nve0_ram_calc_data(pfb, freq, &ram->base.target);
1083                 if (ret)
1084                         return ret;
1085
1086                 if (ram->base.target.freq < ram->base.former.freq) {
1087                         *xits = ram->base.target;
1088                         copy = &ram->base.former;
1089                 } else {
1090                         *xits = ram->base.former;
1091                         copy = &ram->base.target;
1092                 }
1093
1094                 xits->bios.ramcfg_11_02_04 = copy->bios.ramcfg_11_02_04;
1095                 xits->bios.ramcfg_11_02_03 = copy->bios.ramcfg_11_02_03;
1096                 xits->bios.timing_20_30_07 = copy->bios.timing_20_30_07;
1097
1098                 ram->base.next = &ram->base.target;
1099                 if (memcmp(xits, &ram->base.former, sizeof(xits->bios)))
1100                         ram->base.next = &ram->base.xition;
1101         } else {
1102                 BUG_ON(ram->base.next != &ram->base.xition);
1103                 ram->base.next = &ram->base.target;
1104         }
1105
1106         return nve0_ram_calc_xits(pfb, ram->base.next);
1107 }
1108
1109 static int
1110 nve0_ram_prog(struct nouveau_fb *pfb)
1111 {
1112         struct nouveau_device *device = nv_device(pfb);
1113         struct nve0_ram *ram = (void *)pfb->ram;
1114         struct nve0_ramfuc *fuc = &ram->fuc;
1115         ram_exec(fuc, nouveau_boolopt(device->cfgopt, "NvMemExec", true));
1116         return (ram->base.next == &ram->base.xition);
1117 }
1118
1119 static void
1120 nve0_ram_tidy(struct nouveau_fb *pfb)
1121 {
1122         struct nve0_ram *ram = (void *)pfb->ram;
1123         struct nve0_ramfuc *fuc = &ram->fuc;
1124         ram->base.next = NULL;
1125         ram_exec(fuc, false);
1126 }
1127
1128 int
1129 nve0_ram_init(struct nouveau_object *object)
1130 {
1131         struct nouveau_fb *pfb = (void *)object->parent;
1132         struct nve0_ram *ram   = (void *)object;
1133         struct nouveau_bios *bios = nouveau_bios(pfb);
1134         static const u8  train0[] = {
1135                 0x00, 0xff, 0xff, 0x00, 0xff, 0x00,
1136                 0x00, 0xff, 0xff, 0x00, 0xff, 0x00,
1137         };
1138         static const u32 train1[] = {
1139                 0x00000000, 0xffffffff,
1140                 0x55555555, 0xaaaaaaaa,
1141                 0x33333333, 0xcccccccc,
1142                 0xf0f0f0f0, 0x0f0f0f0f,
1143                 0x00ff00ff, 0xff00ff00,
1144                 0x0000ffff, 0xffff0000,
1145         };
1146         u8  ver, hdr, cnt, len, snr, ssz;
1147         u32 data, save;
1148         int ret, i;
1149
1150         ret = nouveau_ram_init(&ram->base);
1151         if (ret)
1152                 return ret;
1153
1154         /* run a bunch of tables from rammap table.  there's actually
1155          * individual pointers for each rammap entry too, but, nvidia
1156          * seem to just run the last two entries' scripts early on in
1157          * their init, and never again.. we'll just run 'em all once
1158          * for now.
1159          *
1160          * i strongly suspect that each script is for a separate mode
1161          * (likely selected by 0x10f65c's lower bits?), and the
1162          * binary driver skips the one that's already been setup by
1163          * the init tables.
1164          */
1165         data = nvbios_rammapTe(bios, &ver, &hdr, &cnt, &len, &snr, &ssz);
1166         if (!data || hdr < 0x15)
1167                 return -EINVAL;
1168
1169         cnt  = nv_ro08(bios, data + 0x14); /* guess at count */
1170         data = nv_ro32(bios, data + 0x10); /* guess u32... */
1171         save = nv_rd32(pfb, 0x10f65c);
1172         for (i = 0; i < cnt; i++) {
1173                 nv_mask(pfb, 0x10f65c, 0x000000f0, i << 4);
1174                 nvbios_exec(&(struct nvbios_init) {
1175                                 .subdev = nv_subdev(pfb),
1176                                 .bios = bios,
1177                                 .offset = nv_ro32(bios, data), /* guess u32 */
1178                                 .execute = 1,
1179                             });
1180                 data += 4;
1181         }
1182         nv_wr32(pfb, 0x10f65c, save);
1183         nv_mask(pfb, 0x10f584, 0x11000000, 0x00000000);
1184
1185         switch (ram->base.type) {
1186         case NV_MEM_TYPE_GDDR5:
1187                 for (i = 0; i < 0x30; i++) {
1188                         nv_wr32(pfb, 0x10f968, 0x00000000 | (i << 8));
1189                         nv_wr32(pfb, 0x10f920, 0x00000000 | train0[i % 12]);
1190                         nv_wr32(pfb, 0x10f918,              train1[i % 12]);
1191                         nv_wr32(pfb, 0x10f920, 0x00000100 | train0[i % 12]);
1192                         nv_wr32(pfb, 0x10f918,              train1[i % 12]);
1193
1194                         nv_wr32(pfb, 0x10f96c, 0x00000000 | (i << 8));
1195                         nv_wr32(pfb, 0x10f924, 0x00000000 | train0[i % 12]);
1196                         nv_wr32(pfb, 0x10f91c,              train1[i % 12]);
1197                         nv_wr32(pfb, 0x10f924, 0x00000100 | train0[i % 12]);
1198                         nv_wr32(pfb, 0x10f91c,              train1[i % 12]);
1199                 }
1200
1201                 for (i = 0; i < 0x100; i++) {
1202                         nv_wr32(pfb, 0x10f968, i);
1203                         nv_wr32(pfb, 0x10f900, train1[2 + (i & 1)]);
1204                 }
1205
1206                 for (i = 0; i < 0x100; i++) {
1207                         nv_wr32(pfb, 0x10f96c, i);
1208                         nv_wr32(pfb, 0x10f900, train1[2 + (i & 1)]);
1209                 }
1210                 break;
1211         default:
1212                 break;
1213         }
1214
1215         return 0;
1216 }
1217
1218 static int
1219 nve0_ram_ctor(struct nouveau_object *parent, struct nouveau_object *engine,
1220               struct nouveau_oclass *oclass, void *data, u32 size,
1221               struct nouveau_object **pobject)
1222 {
1223         struct nouveau_fb *pfb = nouveau_fb(parent);
1224         struct nouveau_bios *bios = nouveau_bios(pfb);
1225         struct nouveau_gpio *gpio = nouveau_gpio(pfb);
1226         struct dcb_gpio_func func;
1227         struct nve0_ram *ram;
1228         int ret, i;
1229         u32 tmp;
1230
1231         ret = nvc0_ram_create(parent, engine, oclass, 0x022554, &ram);
1232         *pobject = nv_object(ram);
1233         if (ret)
1234                 return ret;
1235
1236         switch (ram->base.type) {
1237         case NV_MEM_TYPE_DDR3:
1238         case NV_MEM_TYPE_GDDR5:
1239                 ram->base.calc = nve0_ram_calc;
1240                 ram->base.prog = nve0_ram_prog;
1241                 ram->base.tidy = nve0_ram_tidy;
1242                 break;
1243         default:
1244                 nv_warn(pfb, "reclocking of this RAM type is unsupported\n");
1245                 break;
1246         }
1247
1248         /* calculate a mask of differently configured memory partitions,
1249          * because, of course reclocking wasn't complicated enough
1250          * already without having to treat some of them differently to
1251          * the others....
1252          */
1253         ram->parts = nv_rd32(pfb, 0x022438);
1254         ram->pmask = nv_rd32(pfb, 0x022554);
1255         ram->pnuts = 0;
1256         for (i = 0, tmp = 0; i < ram->parts; i++) {
1257                 if (!(ram->pmask & (1 << i))) {
1258                         u32 cfg1 = nv_rd32(pfb, 0x110204 + (i * 0x1000));
1259                         if (tmp && tmp != cfg1) {
1260                                 ram->pnuts |= (1 << i);
1261                                 continue;
1262                         }
1263                         tmp = cfg1;
1264                 }
1265         }
1266
1267         // parse bios data for both pll's
1268         ret = nvbios_pll_parse(bios, 0x0c, &ram->fuc.refpll);
1269         if (ret) {
1270                 nv_error(pfb, "mclk refpll data not found\n");
1271                 return ret;
1272         }
1273
1274         ret = nvbios_pll_parse(bios, 0x04, &ram->fuc.mempll);
1275         if (ret) {
1276                 nv_error(pfb, "mclk pll data not found\n");
1277                 return ret;
1278         }
1279
1280         ret = gpio->find(gpio, 0, 0x18, DCB_GPIO_UNUSED, &func);
1281         if (ret == 0) {
1282                 ram->fuc.r_gpioMV = ramfuc_reg(0x00d610 + (func.line * 0x04));
1283                 ram->fuc.r_funcMV[0] = (func.log[0] ^ 2) << 12;
1284                 ram->fuc.r_funcMV[1] = (func.log[1] ^ 2) << 12;
1285         }
1286
1287         ret = gpio->find(gpio, 0, 0x2e, DCB_GPIO_UNUSED, &func);
1288         if (ret == 0) {
1289                 ram->fuc.r_gpio2E = ramfuc_reg(0x00d610 + (func.line * 0x04));
1290                 ram->fuc.r_func2E[0] = (func.log[0] ^ 2) << 12;
1291                 ram->fuc.r_func2E[1] = (func.log[1] ^ 2) << 12;
1292         }
1293
1294         ram->fuc.r_gpiotrig = ramfuc_reg(0x00d604);
1295
1296         ram->fuc.r_0x132020 = ramfuc_reg(0x132020);
1297         ram->fuc.r_0x132028 = ramfuc_reg(0x132028);
1298         ram->fuc.r_0x132024 = ramfuc_reg(0x132024);
1299         ram->fuc.r_0x132030 = ramfuc_reg(0x132030);
1300         ram->fuc.r_0x132034 = ramfuc_reg(0x132034);
1301         ram->fuc.r_0x132000 = ramfuc_reg(0x132000);
1302         ram->fuc.r_0x132004 = ramfuc_reg(0x132004);
1303         ram->fuc.r_0x132040 = ramfuc_reg(0x132040);
1304
1305         ram->fuc.r_0x10f248 = ramfuc_reg(0x10f248);
1306         ram->fuc.r_0x10f290 = ramfuc_reg(0x10f290);
1307         ram->fuc.r_0x10f294 = ramfuc_reg(0x10f294);
1308         ram->fuc.r_0x10f298 = ramfuc_reg(0x10f298);
1309         ram->fuc.r_0x10f29c = ramfuc_reg(0x10f29c);
1310         ram->fuc.r_0x10f2a0 = ramfuc_reg(0x10f2a0);
1311         ram->fuc.r_0x10f2a4 = ramfuc_reg(0x10f2a4);
1312         ram->fuc.r_0x10f2a8 = ramfuc_reg(0x10f2a8);
1313         ram->fuc.r_0x10f2ac = ramfuc_reg(0x10f2ac);
1314         ram->fuc.r_0x10f2cc = ramfuc_reg(0x10f2cc);
1315         ram->fuc.r_0x10f2e8 = ramfuc_reg(0x10f2e8);
1316         ram->fuc.r_0x10f250 = ramfuc_reg(0x10f250);
1317         ram->fuc.r_0x10f24c = ramfuc_reg(0x10f24c);
1318         ram->fuc.r_0x10fec4 = ramfuc_reg(0x10fec4);
1319         ram->fuc.r_0x10fec8 = ramfuc_reg(0x10fec8);
1320         ram->fuc.r_0x10f604 = ramfuc_reg(0x10f604);
1321         ram->fuc.r_0x10f614 = ramfuc_reg(0x10f614);
1322         ram->fuc.r_0x10f610 = ramfuc_reg(0x10f610);
1323         ram->fuc.r_0x100770 = ramfuc_reg(0x100770);
1324         ram->fuc.r_0x100778 = ramfuc_reg(0x100778);
1325         ram->fuc.r_0x10f224 = ramfuc_reg(0x10f224);
1326
1327         ram->fuc.r_0x10f870 = ramfuc_reg(0x10f870);
1328         ram->fuc.r_0x10f698 = ramfuc_reg(0x10f698);
1329         ram->fuc.r_0x10f694 = ramfuc_reg(0x10f694);
1330         ram->fuc.r_0x10f6b8 = ramfuc_reg(0x10f6b8);
1331         ram->fuc.r_0x10f808 = ramfuc_reg(0x10f808);
1332         ram->fuc.r_0x10f670 = ramfuc_reg(0x10f670);
1333         ram->fuc.r_0x10f60c = ramfuc_reg(0x10f60c);
1334         ram->fuc.r_0x10f830 = ramfuc_reg(0x10f830);
1335         ram->fuc.r_0x1373ec = ramfuc_reg(0x1373ec);
1336         ram->fuc.r_0x10f800 = ramfuc_reg(0x10f800);
1337         ram->fuc.r_0x10f82c = ramfuc_reg(0x10f82c);
1338
1339         ram->fuc.r_0x10f978 = ramfuc_reg(0x10f978);
1340         ram->fuc.r_0x10f910 = ramfuc_reg(0x10f910);
1341         ram->fuc.r_0x10f914 = ramfuc_reg(0x10f914);
1342
1343         switch (ram->base.type) {
1344         case NV_MEM_TYPE_GDDR5:
1345                 ram->fuc.r_mr[0] = ramfuc_reg(0x10f300);
1346                 ram->fuc.r_mr[1] = ramfuc_reg(0x10f330);
1347                 ram->fuc.r_mr[2] = ramfuc_reg(0x10f334);
1348                 ram->fuc.r_mr[3] = ramfuc_reg(0x10f338);
1349                 ram->fuc.r_mr[4] = ramfuc_reg(0x10f33c);
1350                 ram->fuc.r_mr[5] = ramfuc_reg(0x10f340);
1351                 ram->fuc.r_mr[6] = ramfuc_reg(0x10f344);
1352                 ram->fuc.r_mr[7] = ramfuc_reg(0x10f348);
1353                 ram->fuc.r_mr[8] = ramfuc_reg(0x10f354);
1354                 ram->fuc.r_mr[15] = ramfuc_reg(0x10f34c);
1355                 break;
1356         case NV_MEM_TYPE_DDR3:
1357                 ram->fuc.r_mr[0] = ramfuc_reg(0x10f300);
1358                 ram->fuc.r_mr[2] = ramfuc_reg(0x10f320);
1359                 break;
1360         default:
1361                 break;
1362         }
1363
1364         ram->fuc.r_0x62c000 = ramfuc_reg(0x62c000);
1365         ram->fuc.r_0x10f200 = ramfuc_reg(0x10f200);
1366         ram->fuc.r_0x10f210 = ramfuc_reg(0x10f210);
1367         ram->fuc.r_0x10f310 = ramfuc_reg(0x10f310);
1368         ram->fuc.r_0x10f314 = ramfuc_reg(0x10f314);
1369         ram->fuc.r_0x10f318 = ramfuc_reg(0x10f318);
1370         ram->fuc.r_0x10f090 = ramfuc_reg(0x10f090);
1371         ram->fuc.r_0x10f69c = ramfuc_reg(0x10f69c);
1372         ram->fuc.r_0x10f824 = ramfuc_reg(0x10f824);
1373         ram->fuc.r_0x1373f0 = ramfuc_reg(0x1373f0);
1374         ram->fuc.r_0x1373f4 = ramfuc_reg(0x1373f4);
1375         ram->fuc.r_0x137320 = ramfuc_reg(0x137320);
1376         ram->fuc.r_0x10f65c = ramfuc_reg(0x10f65c);
1377         ram->fuc.r_0x10f6bc = ramfuc_reg(0x10f6bc);
1378         ram->fuc.r_0x100710 = ramfuc_reg(0x100710);
1379         ram->fuc.r_0x100750 = ramfuc_reg(0x100750);
1380         return 0;
1381 }
1382
1383 struct nouveau_oclass
1384 nve0_ram_oclass = {
1385         .handle = 0,
1386         .ofuncs = &(struct nouveau_ofuncs) {
1387                 .ctor = nve0_ram_ctor,
1388                 .dtor = _nouveau_ram_dtor,
1389                 .init = nve0_ram_init,
1390                 .fini = _nouveau_ram_fini,
1391         }
1392 };